特開 2024-141840 半導体装置、半導体装置の製造方法、及び半導体装置の検査方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024141840

(43)【公開日】2024-10-10

(54)【発明の名称】半導体装置、半導体装置の製造方法、及び半導体装置の検査方法

(51)【国際特許分類】

   H01L 21/66 20060101AFI20241003BHJP

【ＦＩ】

H01L21/66 E

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023053688

(22)【出願日】2023-03-29

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】佐伯 勝利

【テーマコード（参考）】

4M106

【Ｆターム（参考）】

4M106AA01

4M106AA08

4M106AC02

4M106AC05

4M106AD02

4M106AD09

4M106BA10

4M106CA40

4M106DH50

(57)【要約】

【課題】逆テーパ形状となったゲートパターンなどの電極を検出することが可能な半導体装置、半導体装置の製造方法、及び半導体装置の検査方法を提供する。
【解決手段】半導体装置は、半導体素子が形成される素子形成領域と、半導体素子が形成されない非素子形成領域と、素子形成領域に配置される複数の第１電極と、非素子形成領域に配置される複数の第２電極と、を備え、第２電極のサイズは、第１電極のサイズよりも小さい。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体素子が形成される素子形成領域と、
前記半導体素子が形成されない非素子形成領域と、
前記素子形成領域に配置される複数の第１電極と、
前記非素子形成領域に配置される複数の第２電極と、
を備え、
前記第２電極のサイズは、前記第１電極のサイズよりも小さい、半導体装置。

【請求項2】

前記非素子形成領域を平面視した前記第２電極の面積は、前記素子形成領域を平面視した前記第１電極の面積よりも小さい、請求項１に記載の半導体装置。

【請求項3】

前記非素子形成領域における前記複数の第２電極の配置密度は、前記素子形成領域における前記複数の第１電極の配置密度よりも高い、請求項１に記載の半導体装置。

【請求項4】

前記第２電極は、前記半導体装置の中央部及び外周部の何れかに配置される、請求項１に記載の半導体装置。

【請求項5】

半導体素子が形成される素子形成領域に配置される複数の第１電極と前記半導体素子が形成されない非素子形成領域に配置される複数の第２電極とを同時に形成する工程を含み、
前記第２電極のサイズは、前記第１電極のサイズよりも小さい、半導体装置の製造方法。

【請求項6】

半導体素子が形成される素子形成領域と、前記半導体素子が形成されない非素子形成領域と、前記素子形成領域に配置される複数の第１電極と、前記非素子形成領域に配置される複数の第２電極とを備え、前記第２電極のサイズは、前記第１電極のサイズよりも小さい半導体装置の検査方法であって、
前記第２電極の状態を検出する工程と、
前記第２電極の状態に基づき、逆テーパ形状の前記第１電極を検出する工程と、を含む、半導体装置の検査方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、半導体装置の製造方法、及び半導体装置の検査方法に関する。

【背景技術】

【0002】

特許文献１には、スクライブライン領域にテスト用素子群（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ：ＴＥＧ）を形成することで、チップ本体領域の素子の特性を評価する半導体装置が開示されている。特許文献１に開示される半導体装置では、スクライブライン領域にＴＥＧ形成用のアクティブ領域が配置され、スクライブライン領域の内、当該アクティブ領域を除いた部分に複数の幅の狭いダミートレンチが形成される。またアクティブ領域の周囲には、複数の幅の狭いトレンチが形成される。またチップ本体領域には、多数の長方形のダミーアクティブ領域が島状に形成されている。チップ本体領域は、半導体素子が形成される素子形成領域と解釈してよい。スクライブライン領域は、半導体素子が形成されない非素子形成領域と解釈してよい。

【0003】

ダミーアクティブ領域が複数の島状に形成されることで、スクライブライン領域におけるアクティブ面積率（アクティブ領域の面積とトレンチ部の面積との比率）を、所望の値に設定することができる。このため、ＴＥＧ形成用のアクティブ領域の周辺部のアクティブ面積率が、チップ本体領域のアクティブ領域の周辺部におけるアクティブ面積率に略等しくなる。これにより、スクライブライン領域に形成されるテスト素子の特性を、チップ本体領域のトランジスタの特性と略同一とすることができる。従って、テスト素子の特性に測定することで、チップ本体領域のトランジスタの特性を適切に判定することができる。

【0004】

ここで、ゲートパターンなどの電極を形成するエッチング工程、パターンニング工程などの製造プロセスの異常により、ゲートパターンが逆テーパ形状になり得ることが知られている。逆テーパ形状は、ゲートパターンの形状が基板に近づくにつれて先細りになる形状である。ゲートパターンが逆テーパ形状になった場合、ゲートパターンをウエハ（基板）に向かって平面視したとき、ウエハにオフセット領域が形成され得る。オフセット領域は、ゲートパターンの上面の端部によって生じる死角領域と解釈してよい。

【0005】

オフセット領域が形成された場合、イオン注入工程において、オフセット領域へのイオンの注入が不十分になることで、完成した半導体素子の特性が所望の特性に対して変化し得る。この対策として、ゲートパターンが逆テーパ形状になることを防止するため、従来のウエハ製造プロセスでは、走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）による寸法測長、ゲート酸化膜残膜厚測定などが実施される場合がある。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００１－４４２７６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら従来技術では、ウエハの完成前に逆テーパ形状のゲートパターンが素子形成領域に配置されていることを検出することができない。このため、完成したウエアの素子形成領域に逆テーパ形状のゲートパターンが配置された場合、前述したオフセット領域が発生して、半導体素子の電気特性が低下し得る。またＳＥＭによる寸法測長、及びゲート酸化膜残膜厚測定は、ウエハの完成時点で行われる、ＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）測定、ＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｎｉｔｏｒｉｎｇ）測定などにおいて実施されるため、ゲートパターンの異常の発覚が遅れ、歩留まりが低下し得る。

【0008】

このように、従来技術では、半導体装置の歩留まりを向上させる上で改善の余地がある。

【0009】

本発明は、上記の事情を踏まえ、逆テーパ形状となったゲートパターンなどの電極を検出することが可能な半導体装置、半導体装置の製造方法、及び半導体装置の検査方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記課題を解決するため、本発明に係る半導体装置は、半導体素子が形成される素子形成領域と、前記半導体素子が形成されない非素子形成領域と、前記素子形成領域に配置される複数の第１電極と、前記非素子形成領域に配置される複数の第２電極と、を備え、前記第２電極のサイズは、前記第１電極のサイズよりも小さい。

【0011】

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体素子が形成される素子形成領域に配置される複数の第１電極と前記半導体素子が形成されない非素子形成領域に配置される複数の第２電極とを同時に形成する工程を含み、前記第２電極のサイズは、前記第１電極のサイズよりも小さい。

【0012】

上記課題を解決するため、本発明に係る半導体装置の検査方法は、半導体素子が形成される素子形成領域と、前記半導体素子が形成されない非素子形成領域と、前記素子形成領域に配置される複数の第１電極と、前記非素子形成領域に配置される複数の第２電極とを備え、前記第２電極のサイズは、前記第１電極のサイズよりも小さい半導体装置の検査方法であって、前記第２電極の状態を検出する工程と、前記第２電極の状態に基づき、逆テーパ形状の前記第１電極を検出する工程と、を含む。

【発明の効果】

【0013】

本発明によれば、逆テーパ形状となったゲートパターンなどの電極を検出することが可能な半導体装置、半導体装置の製造方法、及び半導体装置の検査方法を提供することができる、という効果を奏する。

【図面の簡単な説明】

【0014】

【図1】図１は、本開示の実施形態にかかる半導体装置を平面視した図である。

【図2】図２は、図１の素子形成領域及び非素子形成領域の断面を示す図である。

【図3】図３は、本開示の実施形態にかかる半導体装置の製造方法を説明するための図である。

【図4】図４は、本開示の実施形態にかかる半導体装置の製造方法を説明するための図である。

【図5】図５は、本開示の実施形態にかかる半導体装置の検査方法を説明するための図である。

【図6】本開示の実施形態にかかる半導体装置の変形例を説明するための図である。

【発明を実施するための形態】

【0015】

以下、実施形態を図面に基づいて説明する。なお、同一の機能や構成には、同一または類似の符号を付して、その説明を適宜省略する。

【0016】

図１は、本開示の実施形態にかかる半導体装置を平面視した図である。半導体装置１００は、半導体素子１が形成されるウエハを有する。ウエハはＳｉ（シリコン）を含む基板、ＳｉＣ（シリコンカーバイド）を含む基板、又は、ＧａＡｓ（ガリウム砒素）を含む基板と解釈してよい。

【0017】

半導体装置１００は、半導体素子１が形成される素子形成領域１Ａ、及び、半導体素子１が形成されない非素子形成領域１Ｂを備える。素子形成領域１Ａは、アクティブ領域又はチップ本体領域と解釈してよい。非素子形成領域１Ｂは、スクライブライン領域又はグリッドライン領域の一部と解釈してよい。非素子形成領域１Ｂは、ダミーアクティブ領域と解釈してもよい。非素子形成領域１Ｂは、例えば半導体装置１００（ウエハ）の中央部ＣＰ及び外周部ＯＰに設けられている。

【0018】

素子形成領域１Ａには複数の第１電極１１が配置される。第１電極１１は、ゲート電極、ドレイン電極、ソース電極などの導電部材である。ゲート電極、ドレイン電極、及びソース電極は、それぞれゲートパターン、ドレインパターン、及びソースパターンと解釈してよい。第１電極１１の材料は、用途、目的などに応じて適宜選択可能であり、一例としてポリシリコン（多結晶シリコン）が挙げられる。

【0019】

半導体装置１００の非素子形成領域１Ｂには複数の第２電極１２が配置される。第２電極１２は、ウエハ製造プロセス中に作成された半導体素子１の特性の良否を判定するためのＴＥＧと解釈してよい。図１では、半導体装置１００の中央部ＣＰに位置する非素子形成領域１Ｂに、第２電極１２が配置される。なお、第２電極１２は、中央部ＣＰ及び外周部ＯＰの何れかに設けられている非素子形成領域１Ｂに配置されていればよい。第２電極１２の材料は、第１電極１１と同様に、用途、目的などに応じて適宜選択可能であり、一例としてポリシリコン（多結晶シリコン）が挙げられる。

【0020】

図２は、図１の素子形成領域及び非素子形成領域の断面を示す図である。図２の左側には、素子形成領域１Ａに配置される複数の第１電極１１が示される。図２の右側には、非素子形成領域１Ｂに配置される複数の第２電極１２が示される。

【0021】

複数の第１電極１１は、ウエハの厚さ方向Ｄ１と交差する方向Ｄ２に間隔を空けて配列されている。第１電極１１は、逆テーパ形状に形成されている。逆テーパ形状は、ゲートパターンの形状が、ウエハの上面に近づくにつれて先細りになる形状である。逆テーパ形状は、ゲートパターンなどの電極を形成するエッチング工程、パターンニング工程などにおける製造プロセスの異常により生じ得る。

【0022】

このようにゲートパターンが逆テーパ形状の場合、ウエハには、オフセット領域ＯＦＦが形成され得る。オフセット領域ＯＦＦは、ゲートパターンなどの第１電極１１の上面１１ａの角部１１ａ１によって生じる死角領域と解釈してよい。なお、製造プロセスに異常が生じていない場合、第１電極１１は、順テーパ形状、又は、ウエハに対して垂直又はおおよそ垂直な形状となる。

【0023】

複数の第２電極１２は、方向Ｄ２に間隔を空けて配列されている。第２電極１２は、第１電極１１と同様に、逆テーパ形状に形成されている。第２電極１２のサイズは、第１電極１１のサイズよりも小さい。具体的には、非素子形成領域１Ｂを平面視した第２電極１２の上面１２ａの面積は、素子形成領域１Ａを平面視した第１電極１１の上面１１ａの面積よりも小さい。

【0024】

（半導体装置の製造方法）
次に、実施形態にかかる半導体装置１００の製造方法について説明する。図３及び図４は、本開示の実施形態にかかる半導体装置の製造方法を説明するための図である。図４の上側には、非素子形成領域１ＢがブラインドＢＬ（マスク）された状態が示され、図４の下側には、非素子形成領域１Ｂに第２電極１２のパターンが形成された状態が示される。

【0025】

（Ｓ１）電極形成工程
電極形成工程では、素子形成領域１Ａ以外の非素子形成領域１ＢがブラインドＢＬ（マスク）された状態で、ブラインドされていない素子形成領域１Ａ内に、第１電極１１のパターンが形成される。例えば、エッチングにより特定形状のレジストが形成され、エッチングにより第１電極１１のパターンが形成された後、レジストが除去される。

【0026】

また電極形成工程では、第１電極１１のパターンの形成と同時に、ブラインドされていた非素子形成領域１Ｂに、ＴＥＧである第２電極１２のパターンが形成される。例えば、エッチングにより特定形状のレジストが形成される。このとき、特定形状のレジストは、第２電極１２のサイズが第１電極１１のサイズよりも小さくなるように形成される。エッチングにより第２電極１２のパターンが形成された後、レジストが除去される。

【0027】

このように半導体装置１００の製造工程では、非素子形成領域１Ｂの第２電極１２のサイズが、第１電極１１のサイズよりも小さくなるように形成される。製造プロセスの異常により、サイズ（横幅）が小さい逆テーパ形状の第２電極１２は、ウエハとの接触領域が小さいため、順テーパ形状、又は垂直な形状の電極に比べて、製造プロセス（例えばエッチングなど）で、倒れ易くなり、又は飛散し易くなる。そして、第２電極１２が倒れ易くなり、又は飛散し易くなるということは、同様の製造プロセスで作成される第１電極１１が逆テーパ形状になっている可能性が高い。このため、ウエハの完成時点よりも前の時点で、第２電極１２の倒れなどを検出することで、ウエハ製造時における逆テーパ形状の第１電極１１を検出することができる。

【0028】

（半導体装置の検査方法）
図５は、本開示の実施形態にかかる半導体装置の検査方法を説明するための図である。
本実施形態にかかる半導体装置の検査方法は、第２電極１２の状態を検出する第１工程（Ｓ１１）と、第２電極１２の状態に基づき、逆テーパ形状の第１電極１１を検出する第２工程（Ｓ１２）とを含む。

【0029】

具体的には、前述した第２電極形成工程の後、非素子形成領域１Ｂに形成される第２電極１２に飛びなどが生じているかを観測する。そして第２電極１２に飛びなどが生じている場合、第１電橋が逆テーパ形状になっている可能性が高いため、ゲートパターンなどの異常が発生、つまり逆テーパ形状の第１電極１１が検出されたと見なし、イオン注入工程の実施前に、ウエハの製造プロセスを中断することができる。

【0030】

従って、前述したオフセット領域ＯＦＦに起因する半導体素子１の電気特性の低下を抑制できる。また、イオン注入工程の実施前にウエハの製造プロセスを中断できるため、ゲートパターンなどの異常の発覚が早まり、歩留まりが向上し得る。

【0031】

（変形例）
図６は、本開示の実施形態にかかる半導体装置の変形例を説明するための図である。
図６の左側には、素子形成領域１Ａに配置される複数の第１電極１１が示される。図６の右側には、非素子形成領域１Ｂに配置される複数の第２電極１２が示される。

【0032】

図６に示すように、第２電極１２は、非素子形成領域１Ｂの第１範囲Ｗ１に３つ設けられており、第１電極１１は、素子形成領域１Ａの第２範囲Ｗ２に２つ設けられている。第１範囲Ｗ１及び第２範囲Ｗ２の面積が等しい場合、第２電極１２の数が第１電極１１の数よりも多くなることで、非素子形成領域１Ｂにおける複数の第２電極１２の配置密度は、素子形成領域１Ａにおける複数の第１電極１１の配置密度よりも高くなる。

【0033】

このように、第２電極１２の配置密度を高くすることで、ウエハ上の狭い領域に複数の第２電極１２を密集して配置できるため、ＴＥＧとして利用される第２電極１２が占有する面積を広げることなく、多くの第２電極１２を配置することができる。このため、ウエハ上に形成される素子形成領域１Ａを狭めることなく、逆テーパ形状の第１電極１１を容易に検出することができる。

【0034】

（作用・効果）
以上に説明したように、本実施形態に係る半導体装置１００によれば、非素子形成領域１Ｂの第２電極１２のサイズが素子形成領域１Ａの第１電極１１のサイズよりも小さくなるように形成されることで、製造プロセスにおいて、逆テーパ形状の第２電極１２の倒れなどを検出することができる。このため、ウエハの完成時点よりも前の時点で、製造プロセスで、第２電極１２と同様に逆テーパ形状の可能性がある第１電極１１を検出することができる。

【0035】

また、逆テーパ形状の第１電極１１を検出した場合、イオン注入工程の実施前にウエハの製造プロセスを中断することができるため、オフセット領域ＯＦＦに起因する半導体素子１の電気特性の低下を抑制できる。また、イオン注入工程の実施前にウエハの製造プロセスを中断できるため、ゲートパターンなどの異常の発覚が早まり、歩留まりが向上し得る。

【0036】

また、本実施形態に係る半導体装置１００によれば、非素子形成領域１Ｂが半導体装置１００の中央部ＣＰ及び外周部ＯＰに設けられることで、第２電極１２を半導体装置の中央部ＣＰ及び外周部ＯＰの何れかに配置することができる。

【0037】

これにより、素子形成領域１Ａの密度が低いウエハの中央部ＣＰ及び外周部ＯＰにおいて、第２電極１２の飛びなどが生じた場合でも、第２電極１２による半導体素子１及び第１電極１１の汚損を軽減できる。従って、半導体素子１の電気特性の低下が抑制され、歩留まりが向上し得る。

【0038】

また、本実施形態に係る半導体装置１００によれば、非素子形成領域１Ｂを平面視した第２電極１２の面積を、素子形成領域１Ａを平面視した第１電極１１の面積よりも小さくすることで、製造プロセスにおいて、第２電極１２の倒れなどが生じ易くなる。従って、第２電極１２と同様に逆テーパ形状の第１電極１１をより一層容易に検出することができる。

【0039】

なお、以上の説明に関して更に以下の付記を開示する。

【0040】

（付記１）
半導体素子が形成される素子形成領域と、前記半導体素子が形成されない非素子形成領域と、前記素子形成領域に配置される複数の第１電極と、前記非素子形成領域に配置される複数の第２電極と、を備え、前記第２電極のサイズは、前記第１電極のサイズよりも小さい、半導体装置。

【0041】

（付記２）
前記非素子形成領域を平面視した前記第２電極の面積は、前記素子形成領域を平面視した前記第１電極の面積よりも小さい、付記１に記載の半導体装置。

【0042】

（付記３）
前記非素子形成領域における前記複数の第２電極の配置密度は、前記素子形成領域における前記複数の第１電極の配置密度よりも高い、付記１又は２に記載の半導体装置。

【0043】

（付記４）
前記第２電極は、前記半導体装置の中央部及び外周部の何れかに配置される、付記１から３の何れか１つに記載の半導体装置。

【0044】

（付記５）
半導体素子が形成される素子形成領域に配置される複数の第１電極と前記半導体素子が形成されない非素子形成領域に配置される複数の第２電極とを同時に形成する工程を含み、前記第２電極のサイズは、前記第１電極のサイズよりも小さい、半導体装置の製造方法。

【0045】

（付記６）
半導体素子が形成される素子形成領域と、前記半導体素子が形成されない非素子形成領域と、前記素子形成領域に配置される複数の第１電極と、前記非素子形成領域に配置される複数の第２電極とを備え、前記第２電極のサイズは、前記第１電極のサイズよりも小さい半導体装置の検査方法であって、前記第２電極の状態を検出する工程と、前記第２電極の状態に基づき、逆テーパ形状の前記第１電極を検出する工程と、を含む、半導体装置の検査方法。

【符号の説明】

【0046】

１ 半導体素子
１Ａ 素子形成領域
１Ｂ 非素子形成領域
１１ 第１電極
１１ａ 上面
１１ａ１ 角部
１２ 第２電極
１２ａ 上面
１００ 半導体装置
ＢＬ ブラインド
ＣＰ 中央部
Ｄ１ 方向
Ｄ２ 方向
ＯＦＦ オフセット領域
ＯＰ 外周部
Ｗ１ 範囲
Ｗ２ 範囲

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】