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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024142124
(43)【公開日】2024-10-10
(54)【発明の名称】高周波半導体スイッチ回路
(51)【国際特許分類】
H03K 17/693 20060101AFI20241003BHJP
【ＦＩ】
H03K17/693 A
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023054144
(22)【出願日】2023-03-29
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】村越 康則
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX12
5J055AX28
5J055BX03
5J055BX04
5J055CX03
5J055CX24
5J055DX22
5J055DX83
5J055EX02
5J055EY01
5J055EY10
5J055EY21
5J055EZ12
5J055EZ13
5J055EZ22
5J055GX01
5J055GX06
(57)【要約】 （修正有）
【課題】低い制御信号電圧であっても、低損失、高アイソレーション特性を維持可能とする高周波半導体スイッチ回路を提供する。
【解決手段】高周波半導体スイッチ回路には、第１の制御信号ＶＣＴＬ１及び第２の制御信号ＶＣＴＬ２を基に、第１のＲＦＦＥＴ１及び第２のＲＦＦＥＴ２のドレイン、ソースに対するバイアス電圧を生成し出力するバイアス電圧生成回路５０が設けられ、第１の制御信号及び第２の制御信号の組み合わせに応じて、第１のＲＦＦＥＴ及び第２のＲＦＦＥＴ、第１のＳＨＦＥＴ１１及び第２のＳＨＦＥＴ１２の動作制御がなされて、高周波入出力共通端子４０と第１の高周波入出力個別端子４１及び第２の高周波入出力個別端子４２間の導通、非導通を制御する。
【選択図】図１
【解決手段】高周波半導体スイッチ回路には、第１の制御信号ＶＣＴＬ１及び第２の制御信号ＶＣＴＬ２を基に、第１のＲＦＦＥＴ１及び第２のＲＦＦＥＴ２のドレイン、ソースに対するバイアス電圧を生成し出力するバイアス電圧生成回路５０が設けられ、第１の制御信号及び第２の制御信号の組み合わせに応じて、第１のＲＦＦＥＴ及び第２のＲＦＦＥＴ、第１のＳＨＦＥＴ１１及び第２のＳＨＦＥＴ１２の動作制御がなされて、高周波入出力共通端子４０と第１の高周波入出力個別端子４１及び第２の高周波入出力個別端子４２間の導通、非導通を制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
高周波入出力共通端子と第１の高周波入出力個別端子との間に高周波スイッチ用第１の電界効果トランジスタが、前記高周波入出力共通端子と第２の高周波入出力個別端子との間に高周波スイッチ用第２の電界効果トランジスタが、それぞれ直列接続されて設けられる一方、
前記第１の高周波入出力個別端子とグランドとの間にシャント用第１の電界効果トランジスタが、前記第２の高周波入出力個別端子とグランドとの間にシャント用第２の電界効果トランジスタが、それぞれ直列接続されて設けられ、外部から入力される第１及び第２の制御信号により、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通を制御可能に構成されてなる高周波半導体スイッチ回路において、
前記第１及び第２の制御信号を基に、前記高周波スイッチ用第１及び第２の電界効果トランジスタのドレイン、ソースに対するバイアス電圧を生成、出力するバイアス電圧生成回路と、
前記第１の制御信号が入力されると共に、前記第２の制御信号が電源電圧として入力されて、前記第１の制御信号の反転信号を出力する第１のインバータと、
前記第２の制御信号が入力されると共に、前記第１の制御信号が電源電圧として入力されて、前記第２の制御信号の反転信号を出力する第２のインバータとが設けられ、
前記高周波スイッチ用第１の電界効果トランジスタのゲートには、前記第１のインバータの出力が、前記高周波スイッチ用第２の電界効果トランジスタのゲートには、前記第２のインバータの出力が、それぞれ印加され、
前記シャント用第１の電界効果トランジスタのゲートには、前記第１の制御信号が、前記シャント用第２の電界効果トランジスタのゲートには、前記第２の制御信号が、それぞれ印加され、
前記第１及び第２の制御信号の組み合わせに応じて、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通が制御可能に構成されてなることを特徴とする高周波半導体スイッチ回路。
前記第１の高周波入出力個別端子とグランドとの間にシャント用第１の電界効果トランジスタが、前記第２の高周波入出力個別端子とグランドとの間にシャント用第２の電界効果トランジスタが、それぞれ直列接続されて設けられ、外部から入力される第１及び第２の制御信号により、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通を制御可能に構成されてなる高周波半導体スイッチ回路において、
前記第１及び第２の制御信号を基に、前記高周波スイッチ用第１及び第２の電界効果トランジスタのドレイン、ソースに対するバイアス電圧を生成、出力するバイアス電圧生成回路と、
前記第１の制御信号が入力されると共に、前記第２の制御信号が電源電圧として入力されて、前記第１の制御信号の反転信号を出力する第１のインバータと、
前記第２の制御信号が入力されると共に、前記第１の制御信号が電源電圧として入力されて、前記第２の制御信号の反転信号を出力する第２のインバータとが設けられ、
前記高周波スイッチ用第１の電界効果トランジスタのゲートには、前記第１のインバータの出力が、前記高周波スイッチ用第２の電界効果トランジスタのゲートには、前記第２のインバータの出力が、それぞれ印加され、
前記シャント用第１の電界効果トランジスタのゲートには、前記第１の制御信号が、前記シャント用第２の電界効果トランジスタのゲートには、前記第２の制御信号が、それぞれ印加され、
前記第１及び第２の制御信号の組み合わせに応じて、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通が制御可能に構成されてなることを特徴とする高周波半導体スイッチ回路。
【請求項2】
前記高周波スイッチ用第１及び第２の電界効果トランジスタには、ノーマリオン形の電界効果トランジスタが、前記シャント用第１及び第２の電界効果トランジスタには、ノーマリオフ形の電界効果トランジスタが、それぞれ用いられてなることを特徴とする請求項１記載の高周波半導体スイッチ回路。
【請求項3】
高周波入出力共通端子と第１の高周波入出力個別端子との間に高周波スイッチ用第１の電界効果トランジスタが、前記高周波入出力共通端子と第２の高周波入出力個別端子との間に高周波スイッチ用第２の電界効果トランジスタが、それぞれ直列接続されて設けられる一方、
前記第１の高周波入出力個別端子とグランドとの間にシャント用第１の電界効果トランジスタが、前記第２の高周波入出力個別端子とグランドとの間にシャント用第２の電界効果トランジスタが、それぞれ直列接続されて設けられ、外部から入力される第１及び第２の制御信号により、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通を制御可能に構成されてなる高周波半導体スイッチ回路において、
前記第１及び第２の制御信号を基に、前記高周波スイッチ用第１及び第２の電界効果トランジスタのドレイン、ソースに対するバイアス電圧を生成、出力するバイアス電圧生成回路と、
前記第１の制御信号が入力されると共に、前記第２の制御信号が電源電圧として入力されて、前記第１の制御信号の反転信号を出力する第１のインバータと、
前記第２の制御信号が入力されると共に、前記第１の制御信号が電源電圧として入力されて、前記第２の制御信号の反転信号を出力する第２のインバータとが設けられ、
前記高周波スイッチ用第１の電界効果トランジスタのゲートには、前記第１の制御信号が、前記高周波スイッチ用第２の電界効果トランジスタのゲートには、前記第２の制御信号が、それぞれ印加され、
前記シャント用第１の電界効果トランジスタのゲートには、前記第１のインバータの出力が、前記シャント用第２の電界効果トランジスタのゲートには、前記第２のインバータの出力が、それぞれ印加され、
前記第１及び第２の制御信号の組み合わせに応じて、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通が制御可能に構成されてなることを特徴とする高周波半導体スイッチ回路。
前記第１の高周波入出力個別端子とグランドとの間にシャント用第１の電界効果トランジスタが、前記第２の高周波入出力個別端子とグランドとの間にシャント用第２の電界効果トランジスタが、それぞれ直列接続されて設けられ、外部から入力される第１及び第２の制御信号により、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通を制御可能に構成されてなる高周波半導体スイッチ回路において、
前記第１及び第２の制御信号を基に、前記高周波スイッチ用第１及び第２の電界効果トランジスタのドレイン、ソースに対するバイアス電圧を生成、出力するバイアス電圧生成回路と、
前記第１の制御信号が入力されると共に、前記第２の制御信号が電源電圧として入力されて、前記第１の制御信号の反転信号を出力する第１のインバータと、
前記第２の制御信号が入力されると共に、前記第１の制御信号が電源電圧として入力されて、前記第２の制御信号の反転信号を出力する第２のインバータとが設けられ、
前記高周波スイッチ用第１の電界効果トランジスタのゲートには、前記第１の制御信号が、前記高周波スイッチ用第２の電界効果トランジスタのゲートには、前記第２の制御信号が、それぞれ印加され、
前記シャント用第１の電界効果トランジスタのゲートには、前記第１のインバータの出力が、前記シャント用第２の電界効果トランジスタのゲートには、前記第２のインバータの出力が、それぞれ印加され、
前記第１及び第２の制御信号の組み合わせに応じて、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通が制御可能に構成されてなることを特徴とする高周波半導体スイッチ回路。
【請求項4】
前記高周波スイッチ用第１及び第２の電界効果トランジスタには、ノーマリオフ形の電界効果トランジスタが、前記シャント用第１及び第２の電界効果トランジスタには、ノーマリオン形の電界効果トランジスタが、それぞれ用いられてなることを特徴とする請求項３記載の高周波半導体スイッチ回路。
【請求項5】
シャント用第３及び第４の電界効果トランジスタが直列接続されて設けられ、
前記シャント用第３の電界効果トランジスタのドレインは、前記高周波スイッチ用第１及び第２の電界効果トランジスタと前記高周波入出力共通端子との相互の接続点に接続され、前記シャント用第３の電界効果トランジスタのソースと前記シャント用第４の電界効果トランジスタのドレインは相互に接続され、前記シャント用第４の電界効果トランジスタのソースは、グランドに接続される一方、
前記シャント用第３の電界効果トランジスタのゲートには、前記第１の制御信号が、前記シャント用第４の電界効果トランジスタのゲートには、前記第２の制御信号が、それぞれ印加されてなることを特徴とする請求項１記載の高周波半導体スイッチ回路。
前記シャント用第３の電界効果トランジスタのドレインは、前記高周波スイッチ用第１及び第２の電界効果トランジスタと前記高周波入出力共通端子との相互の接続点に接続され、前記シャント用第３の電界効果トランジスタのソースと前記シャント用第４の電界効果トランジスタのドレインは相互に接続され、前記シャント用第４の電界効果トランジスタのソースは、グランドに接続される一方、
前記シャント用第３の電界効果トランジスタのゲートには、前記第１の制御信号が、前記シャント用第４の電界効果トランジスタのゲートには、前記第２の制御信号が、それぞれ印加されてなることを特徴とする請求項１記載の高周波半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、無線通信機器に用いられる高周波半導体スイッチ回路に係り、特に、低消費電力、低制御電圧における低損失、高アイソレーション特性の実現を図ったものに関する。
【背景技術】
【0002】
この種の高周波半導体スイッチ回路としては、例えば、図１５に示されたような構成を有するものが知られている（例えば、特許文献１等参照）。
以下、図１５を参照しつつ、かかる従来回路について説明する。
この従来回路は、電界効果トランジスタ（以下、説明の便宜上、「ＦＥＴ」と称する）を用いて、高周波入出力共通端子ＴＣと第１及び第２の高周波入出力個別端子間Ｔ１，Ｔ２における選択的な開閉成を可能に構成されたスイッチ回路である。
以下、図１５を参照しつつ、かかる従来回路について説明する。
この従来回路は、電界効果トランジスタ（以下、説明の便宜上、「ＦＥＴ」と称する）を用いて、高周波入出力共通端子ＴＣと第１及び第２の高周波入出力個別端子間Ｔ１，Ｔ２における選択的な開閉成を可能に構成されたスイッチ回路である。
【0003】
すなわち、高周波入出力共通端子ＴＣと第１の高周波入出力個別端子Ｔ１の間には、第１の高周波スイッチ用ＦＥＴ（図１５においては「ＳＷ１Ａ」と表記）６１が、高周波入出力共通端子ＴＣと第２の高周波入出力個別端子Ｔ２の間には、第２の高周波スイッチ用ＦＥＴ（図１５においては「ＳＷ２Ａ」と表記）６２が、それぞれ直列接続されて設けられている。
また、第１の高周波入出力個別端子Ｔ１とグランドとの間には、第１のシャント用ＦＥＴ（図１５においては「ＳＷ１Ｂ」と表記）６３が、第２の高周波入出力個別端子Ｔ２とグランドとの間には、第２のシャント用ＦＥＴ（図１５においては「ＳＷ２Ｂ」と表記）６４が、それぞれ設けられている。
また、第１の高周波入出力個別端子Ｔ１とグランドとの間には、第１のシャント用ＦＥＴ（図１５においては「ＳＷ１Ｂ」と表記）６３が、第２の高周波入出力個別端子Ｔ２とグランドとの間には、第２のシャント用ＦＥＴ（図１５においては「ＳＷ２Ｂ」と表記）６４が、それぞれ設けられている。
【0004】
かかる従来回路においては、第１及び第２の高周波スイッチ用ＦＥＴ６１，６２、並びに、第１及び第２のシャント用ＦＥＴ６３，６４の動作制御のために外部から入力される２つの制御信号ＶＣＴＬ１，ＶＣＴＬ２を基に、回路駆動に必要な電源電圧などの補助電圧を生成する補助電圧生成回路ＳＶ－ＧＥＮが設けられている。
すなわち、補助電圧生成回路ＳＶ－ＧＥＮは、制御信号ＶＣＴＬ１，ＶＣＴＬ２を基に、２つのインバータＩＮＶ１，ＩＮＶ２に対する補助電源電圧ＶＲＥＧを生成、出力すると共に、第１及び第２の高周波スイッチ用ＦＥＴ６１，６２と高周波入出力共通端子ＴＣとの接続点に供給される補助バイアス電圧ＶＢＩＡＳを生成、出力可能に構成されている。
すなわち、補助電圧生成回路ＳＶ－ＧＥＮは、制御信号ＶＣＴＬ１，ＶＣＴＬ２を基に、２つのインバータＩＮＶ１，ＩＮＶ２に対する補助電源電圧ＶＲＥＧを生成、出力すると共に、第１及び第２の高周波スイッチ用ＦＥＴ６１，６２と高周波入出力共通端子ＴＣとの接続点に供給される補助バイアス電圧ＶＢＩＡＳを生成、出力可能に構成されている。
【0005】
かかる構成において、スイッチ切り替え動作は、良く知られているように制御信号ＶＣＴＬ１，ＶＣＴＬ２のそれぞれの論理の組み合わせによって行われるようになっている。
例えば、高周波入出力共通端子ＴＣと第１の高周波入出力個別端子Ｔ１を導通状態とする場合、第１の高周波スイッチ用ＦＥＴ６１をオン状態、第２の高周波スイッチ用ＦＥＴ６２をオフ状態とすると共に、第１のシャント用ＦＥＴ６３をオフ状態、第２のシャント用ＦＥＴ６４をオン状態とするように、第１の制御信号ＶＣＴＬ１を論理値Ｌｏｗに相当する電圧（例えば、０Ｖ）に設定する一方、第２の制御信号ＶＣＴＬ２を論理値Ｈｉｇｈに相当する電圧（例えば、３．３Ｖ）に設定する。
例えば、高周波入出力共通端子ＴＣと第１の高周波入出力個別端子Ｔ１を導通状態とする場合、第１の高周波スイッチ用ＦＥＴ６１をオン状態、第２の高周波スイッチ用ＦＥＴ６２をオフ状態とすると共に、第１のシャント用ＦＥＴ６３をオフ状態、第２のシャント用ＦＥＴ６４をオン状態とするように、第１の制御信号ＶＣＴＬ１を論理値Ｌｏｗに相当する電圧（例えば、０Ｖ）に設定する一方、第２の制御信号ＶＣＴＬ２を論理値Ｈｉｇｈに相当する電圧（例えば、３．３Ｖ）に設定する。
【0006】
その結果、第１の高周波スイッチ用ＦＥＴ６１を介して高周波入出力共通端子ＴＣと第１の高周波入出力個別端子Ｔ１が導通状態となる一方、第２の高周波スイッチ用ＦＥＴ６２がオフ状態となる。また、同時に、第２のシャント用ＦＥＴ６４がオン状態となり第２の高周波入出力個別端子Ｔ２が接地されて、第２の高周波スイッチ用ＦＥＴ６２から漏れた高周波信号が反射されるため、第２の高周波入出力個別端子Ｔ２における信号が抑圧され、高アイソレーションが確保される。
【0007】
図１８には、制御信号ＶＣＴＬ１，ＶＣＴＬ２の論理の組み合わせに対する、高周波入出力共通端子の接続先と、各ＦＥＴの動作状態を纏めた説明図が示されており、上述の動作は、図１８に示された表の（２）の場合に相当する。
なお、他の制御信号ＶＣＴＬ１，ＶＣＴＬ２の論理の組み合わせに対する動作については、上述した動作に準じて説明できるもので、良く知られている動作であるので、ここでの詳細な説明を省略する。
なお、他の制御信号ＶＣＴＬ１，ＶＣＴＬ２の論理の組み合わせに対する動作については、上述した動作に準じて説明できるもので、良く知られている動作であるので、ここでの詳細な説明を省略する。
【0008】
ところで、上述のような従来回路における回路動作に必要とされる補助電圧生成回路において、先の補助電源電圧ＶＲＥＧや補助バイアス電圧ＶＢＩＡＳは、制御信号ＶＣＴＬ１，ＶＣＴＬ２のいずれかの論理値Ｈｉｇｈに相当する電圧を基に生成する必要があるが、回路を実現するためには、例えば、ダイオードやソースフォロアを用いた回路構成が採られることが多い。
図１６には、補助電源電圧ＶＲＥＧを生成する生成回路の回路構成例が、図１７には、補助バイアス電圧ＶＢＩＡＳを生成する生成回路の回路構成例が、それぞれ示されており、以下、これらの図を参照しつつ、それぞれの回路について説明する。
図１６には、補助電源電圧ＶＲＥＧを生成する生成回路の回路構成例が、図１７には、補助バイアス電圧ＶＢＩＡＳを生成する生成回路の回路構成例が、それぞれ示されており、以下、これらの図を参照しつつ、それぞれの回路について説明する。
【0009】
最初に、図１６に例示された補助電源電圧ＶＲＥＧの生成回路は、各々の制御信号ＶＣＴＬ１，ＶＣＴＬ２と補助電源電圧ＶＲＥＧの出力側との間に、それぞれ一つのダイオードが設けられると共に、補助電源電圧ＶＲＥＧの出力側とグランドとの間に、２つのダイオードが直列接続されて設けられた構成となっている。
かかる構成においては、制御信号ＶＣＴＬ１，ＶＣＴＬ２のいずれか、又は、双方が論理値Ｈｉｇｈに相当する電圧（例えば３．３Ｖ）となった場合、この電圧から、ダイオードのオン電圧（例えばＶｆ＝０．８Ｖ）分だけ電圧降下した電圧（例えば２．５Ｖ）が補助電源電圧ＶＲＥＧとして得られるものとなっている。
かかる構成においては、制御信号ＶＣＴＬ１，ＶＣＴＬ２のいずれか、又は、双方が論理値Ｈｉｇｈに相当する電圧（例えば３．３Ｖ）となった場合、この電圧から、ダイオードのオン電圧（例えばＶｆ＝０．８Ｖ）分だけ電圧降下した電圧（例えば２．５Ｖ）が補助電源電圧ＶＲＥＧとして得られるものとなっている。
【0010】
次に、図１７に例示された補助バイアス電圧ＶＢＩＡＳの生成回路は、各々の制御信号ＶＣＴＬ１，ＶＣＴＬ２とグランドとの間に、それぞれ３つのダイオードが直列接続されて設けられると共に、制御信号ＶＣＴＬ１，ＶＣＴＬ２が印加されるダイオードに対して、ソースフォロアのＦＥＴが、それぞれ設けられた構成となっている。
【0011】
かかる構成においては、制御信号ＶＣＴＬ１，ＶＣＴＬ２のいずれか、又は、双方が論理値Ｈｉｇｈに相当する電圧（例えば３．３Ｖ）となった場合、ダイオードのオン電圧（Ｖｆ＝０．８Ｖ）とＦＥＴのしきい値電圧（例えばＶｔｈ＝０．７Ｖ）分だけ電圧降下した電圧（例えば１．８Ｖ）が補助バイアス電圧ＶＢＩＡＳとして得られるようになっている。
【0012】
図１９には、上述した従来回路におけるバイアス電圧を説明する説明図が示されており、以下、その内容について説明する。
第１及び第２の高周波スイッチ用ＦＥＴ６１，６２は、オン状態の場合、上述した補助バイアス電圧ＶＢＩＡＳと、インバータＩＮＶ１，ＩＮＶ２から出力される論理値ＨＩｇｈに相当する電圧、すなわち上述した補助電源電圧ＶＲＥＧとの差分の電圧ＶＲＥＧ－ＶＢＩＡＳ（例えば０．７Ｖ）が、ゲート・ソース間に供給される（図１９参照）。なお、図１９において、「オンスイッチ」は、オン状態のＦＥＴを、「オフスイッチ」は、オフ状態のＦＥＴを、それぞれ意味するものとする。
第１及び第２の高周波スイッチ用ＦＥＴ６１，６２は、オン状態の場合、上述した補助バイアス電圧ＶＢＩＡＳと、インバータＩＮＶ１，ＩＮＶ２から出力される論理値ＨＩｇｈに相当する電圧、すなわち上述した補助電源電圧ＶＲＥＧとの差分の電圧ＶＲＥＧ－ＶＢＩＡＳ（例えば０．７Ｖ）が、ゲート・ソース間に供給される（図１９参照）。なお、図１９において、「オンスイッチ」は、オン状態のＦＥＴを、「オフスイッチ」は、オフ状態のＦＥＴを、それぞれ意味するものとする。
【0013】
一方、第１及び第２の高周波スイッチ用ＦＥＴ６１，６２は、オフ状態の場合、補助バイアス電圧ＶＢＩＡＳと、インバータＩＮＶ１，ＩＮＶ２から出力される論理値Ｌｏｗに相当する電圧、すなわちグランドレベルＧＮＤとの差分の電圧ＧＮＤ－ＶＢＩＡＳ（例えば－１．８Ｖ）が、ゲート・ソース間に供給される（図１９参照）。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特許第５３３０５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、従来回路における上述のような補助電圧生成回路にあっては、ダイオードやソースフォロアに起因する電圧降下の発生が回避できないため、スイッチＦＥＴの性能劣化が生じてしまうという問題がある。
とりわけ、近時においては、制御信号電圧として、１．８Ｖといった低い電圧が多用される傾向にあり、その場合、先の補助電源電圧ＶＲＥＧが低下するため、スイッチＦＥＴの特性劣化がより顕著となってしまう。
とりわけ、近時においては、制御信号電圧として、１．８Ｖといった低い電圧が多用される傾向にあり、その場合、先の補助電源電圧ＶＲＥＧが低下するため、スイッチＦＥＴの特性劣化がより顕著となってしまう。
【0016】
本発明は、上記実状に鑑みてなされたもので、低い制御信号電圧であっても、低損失、高アイソレーション特性を維持可能とした高周波半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【0017】
上記本発明の目的を達成するため、本発明に係る高周波半導体スイッチ回路は、
高周波入出力共通端子と第１の高周波入出力個別端子との間に高周波スイッチ用第１の電界効果トランジスタが、前記高周波入出力共通端子と第２の高周波入出力個別端子との間に高周波スイッチ用第２の電界効果トランジスタが、それぞれ直列接続されて設けられる一方、
前記第１の高周波入出力個別端子とグランドとの間にシャント用第１の電界効果トランジスタが、前記第２の高周波入出力個別端子とグランドとの間にシャント用第２の電界効果トランジスタが、それぞれ直列接続されて設けられ、外部から入力される第１及び第２の制御信号により、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通を制御可能に構成されてなる高周波半導体スイッチ回路において、
前記第１及び第２の制御信号を基に、前記高周波スイッチ用第１及び第２の電界効果トランジスタのドレイン、ソースに対するバイアス電圧を生成、出力するバイアス電圧生成回路と、
前記第１の制御信号が入力されると共に、前記第２の制御信号が電源電圧として入力されて、前記第１の制御信号の反転信号を出力する第１のインバータと、
前記第２の制御信号が入力されると共に、前記第１の制御信号が電源電圧として入力されて、前記第２の制御信号の反転信号を出力する第２のインバータとが設けられ、
前記高周波スイッチ用第１の電界効果トランジスタのゲートには、前記第１のインバータの出力が、前記高周波スイッチ用第２の電界効果トランジスタのゲートには、前記第２のインバータの出力が、それぞれ印加され、
前記シャント用第１の電界効果トランジスタのゲートには、前記第１の制御信号が、前記シャント用第２の電界効果トランジスタのゲートには、前記第２の制御信号が、それぞれ印加され、
前記第１及び第２の制御信号の組み合わせに応じて、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通が制御可能に構成されてなるものである。
高周波入出力共通端子と第１の高周波入出力個別端子との間に高周波スイッチ用第１の電界効果トランジスタが、前記高周波入出力共通端子と第２の高周波入出力個別端子との間に高周波スイッチ用第２の電界効果トランジスタが、それぞれ直列接続されて設けられる一方、
前記第１の高周波入出力個別端子とグランドとの間にシャント用第１の電界効果トランジスタが、前記第２の高周波入出力個別端子とグランドとの間にシャント用第２の電界効果トランジスタが、それぞれ直列接続されて設けられ、外部から入力される第１及び第２の制御信号により、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通を制御可能に構成されてなる高周波半導体スイッチ回路において、
前記第１及び第２の制御信号を基に、前記高周波スイッチ用第１及び第２の電界効果トランジスタのドレイン、ソースに対するバイアス電圧を生成、出力するバイアス電圧生成回路と、
前記第１の制御信号が入力されると共に、前記第２の制御信号が電源電圧として入力されて、前記第１の制御信号の反転信号を出力する第１のインバータと、
前記第２の制御信号が入力されると共に、前記第１の制御信号が電源電圧として入力されて、前記第２の制御信号の反転信号を出力する第２のインバータとが設けられ、
前記高周波スイッチ用第１の電界効果トランジスタのゲートには、前記第１のインバータの出力が、前記高周波スイッチ用第２の電界効果トランジスタのゲートには、前記第２のインバータの出力が、それぞれ印加され、
前記シャント用第１の電界効果トランジスタのゲートには、前記第１の制御信号が、前記シャント用第２の電界効果トランジスタのゲートには、前記第２の制御信号が、それぞれ印加され、
前記第１及び第２の制御信号の組み合わせに応じて、前記高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通が制御可能に構成されてなるものである。
【発明の効果】
【0018】
本発明によれば、制御信号の反転を行うインバータの電源電圧として、制御信号を用いるように構成し、高周波スイッチ用第１及び第２の電界効果トランジスタのオン・オフを制御できるようにする一方、制御信号を基に電界効果トランジスタのバイアス電圧を生成するよう構成することで、従来と異なり、インバータの電源電圧を生成するためのダイオードやソースフォロアを用いる必要がなくなり、これらの使用による電圧降下の影響を確実に回避できるため、低い制御電圧でも挿入損失やアイソレーション特性を劣化させることがなく、外部電源の供給を要することなく、２つの制御信号を用いて高周波入出力共通端子と第１及び第２の高周波入出力個別端子との間の導通、非導通を制御可能な高周波半導体スイッチ回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【0019】
【図1】本発明の実施の形態における高周波半導体スイッチ回路の第１の回路構成例を示す回路図である。
【図8】本発明の実施の形態における高周波半導体スイッチ回路の第２の回路構成例を示す回路図である。
【図10】本発明の実施の形態における高周波半導体スイッチ回路の第３の回路構成例を示す回路図である。
【図12】本発明の実施の形態における高周波半導体スイッチ回路の第４の回路構成例を示す回路図である。
【図15】従来の高周波半導体スイッチ回路の一回路構成例を示す回路図である。
【発明を実施するための形態】
【0020】
以下、本発明の実施の形態について、図１乃至図１４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波半導体スイッチ回路の第１の回路構成例について、図１を参照しつつ説明する。なお、以下の説明においては、電界効果トランジスタを、説明の便宜上「ＦＥＴ」と称する。
第１の回路構成例における高周波半導体スイッチ回路は、高周波スイッチ用第１及び第２のＦＥＴ（図１においては、それぞれ「ＳＷ１Ａ」、「ＳＷ２Ａ」と表記）１，２と、シャント用第１及び第２のＦＥＴ（図１においては、それぞれ「ＳＷ１Ｂ」、「ＳＷ２Ｂ」と表記）１１，１２と、第１及び第２のインバータ（図１においては、それぞれ「ＩＮＶ１」、「ＩＮＶ２」と表記）５，６と、バイアス電圧生成回路（図１においては「Ｖ－ＧＥＮ」と表記）５０とを主たる構成要素として構成されたものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波半導体スイッチ回路の第１の回路構成例について、図１を参照しつつ説明する。なお、以下の説明においては、電界効果トランジスタを、説明の便宜上「ＦＥＴ」と称する。
第１の回路構成例における高周波半導体スイッチ回路は、高周波スイッチ用第１及び第２のＦＥＴ（図１においては、それぞれ「ＳＷ１Ａ」、「ＳＷ２Ａ」と表記）１，２と、シャント用第１及び第２のＦＥＴ（図１においては、それぞれ「ＳＷ１Ｂ」、「ＳＷ２Ｂ」と表記）１１，１２と、第１及び第２のインバータ（図１においては、それぞれ「ＩＮＶ１」、「ＩＮＶ２」と表記）５，６と、バイアス電圧生成回路（図１においては「Ｖ－ＧＥＮ」と表記）５０とを主たる構成要素として構成されたものとなっている。
【0021】
かかる高周波半導体スイッチ回路は、高周波入出力共通端子（図１においては「ＲＦＣ」と表記）４０と第１及び第２の高周波入出力個別端子（図１においては、それぞれ「ＲＦ１」、「ＲＦ２」と表記）４１，４２との間の接続状態を、後述するように第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２の論理の組み合わせに応じて複数に切り替え可能に構成されてなるものである。
【0022】
以下、具体的な回路構成ついて説明する。
まず、この第１の回路構成例において、高周波スイッチ用第１及び第２のＦＥＴ（以下、説明の便宜上、それぞれ「第１のＲＦＦＥＴ」、「第２のＲＦＦＥＴ」と称する）１，２、並びに、シャント用第１及び第２のＦＥＴ（以下、説明の便宜上、それぞれ「第１のＳＨＦＥＴ」、「第２のＳＨＦＥＴ」と称する）１１，１２には、ノーマリオン形ＦＥＴが用いられている。
第１のＲＦＦＥＴ１のドレイン及び第１のＳＨＦＥＴ１１のドレインは、共に第１のＤＣカットコンデンサ２１を介して第１の高周波入出力個別端子４１に接続されている。
まず、この第１の回路構成例において、高周波スイッチ用第１及び第２のＦＥＴ（以下、説明の便宜上、それぞれ「第１のＲＦＦＥＴ」、「第２のＲＦＦＥＴ」と称する）１，２、並びに、シャント用第１及び第２のＦＥＴ（以下、説明の便宜上、それぞれ「第１のＳＨＦＥＴ」、「第２のＳＨＦＥＴ」と称する）１１，１２には、ノーマリオン形ＦＥＴが用いられている。
第１のＲＦＦＥＴ１のドレイン及び第１のＳＨＦＥＴ１１のドレインは、共に第１のＤＣカットコンデンサ２１を介して第１の高周波入出力個別端子４１に接続されている。
【0023】
また、第１のＲＦＦＥＴ１のソースは、第２のＲＦＦＥＴ２のソースと共に、第３のＤＣカットコンデンサ２３を介して高周波入出力共通端子４０に接続されている。
そして、第２のＲＦＦＥＴ２のドレインは、第２のＤＣカットコンデンサ２２を介して第２の高周波入出力個別端子４２に接続されている。
さらに、第１のＳＨＦＥＴ１１のソースは、第４のＤＣカットコンデンサ２４を介して、第２のＳＨＦＥＴ１２のソースは、第５のＤＣカットコンデンサ２５を介して、共にグランドに接続されている。
そして、第２のＲＦＦＥＴ２のドレインは、第２のＤＣカットコンデンサ２２を介して第２の高周波入出力個別端子４２に接続されている。
さらに、第１のＳＨＦＥＴ１１のソースは、第４のＤＣカットコンデンサ２４を介して、第２のＳＨＦＥＴ１２のソースは、第５のＤＣカットコンデンサ２５を介して、共にグランドに接続されている。
【0024】
また、バイアス電圧生成回路５０には、第１の制御端子４３を介して第１の制御信号ＶＣＴＬ１が、第２の制御端子４４を介して第２の制御信号ＶＣＴＬ２が、それぞれ入力されるようになっている。
バイアス電圧生成回路５０は、これら第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２を基に、後述するようにバイアス電圧を生成し、バイアス調整抵抗器３０を介して第１及び第２のＲＦＦＥＴ１，２のソース同士の接続点に印加されるようになっている。
バイアス電圧生成回路５０は、これら第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２を基に、後述するようにバイアス電圧を生成し、バイアス調整抵抗器３０を介して第１及び第２のＲＦＦＥＴ１，２のソース同士の接続点に印加されるようになっている。
【0025】
また、第１の制御端子４３は、第２のインバータ６の電源端子、及び、第１のインバータ５の入力段に、それぞれ接続されると共に、シャント用第１のゲート抵抗器３３を介して第１のＳＨＦＥＴ１１のゲートに接続されており、これらに第１の制御信号ＶＣＴＬ１が印加されるようになっている。
また、第２の制御端子４４は、第１のインバータ５の電源端子、及び、第２のインバータ６の入力段に、それぞれ接続されると共に、シャント用第２のゲート抵抗器３４を介して第２のＳＨＦＥＴ１２のゲートに接続されており、これらに第２の制御信号ＶＣＴＬ２が印加されるようになっている。
また、第２の制御端子４４は、第１のインバータ５の電源端子、及び、第２のインバータ６の入力段に、それぞれ接続されると共に、シャント用第２のゲート抵抗器３４を介して第２のＳＨＦＥＴ１２のゲートに接続されており、これらに第２の制御信号ＶＣＴＬ２が印加されるようになっている。
【0026】
一方、第１のインバータ５の出力端子は、スイッチ用第１のゲート抵抗器３１を介して第１のＲＦＦＥＴ１のゲートに、第２のインバータ６の出力端子は、スイッチ用第２のゲート抵抗器３２を介して第２のＲＦＦＥＴ２のゲートに、それぞれ接続されている。
【0027】
図２には、第１及び第２のインバータ５，６を構成する基本的な回路構成例が示されており、以下、同図を参照しつつ、その回路構成例について説明する。
この回路構成例において、第１及び第２のインバータ５，６は、いわゆるＣＭＯＳインバータ回路により構成されたものとなっている。
すなわち、第１及び第２のインバータ５，６は、Ｐ型ＭＯＳトランジスタ１５とＮ型ＭＯＳトランジスタ１６を用いて、次述するように構成されている。
まず、Ｐ型ＭＯＳトランジスタ１５のゲートとＮ型ＭＯＳトランジスタ１６のゲートは、相互に接続されて入力段を構成し、第１の制御信号ＶＣＴＬ１又は第２の制御信号ＶＣＴＬ２が印加されるようになっている。
この回路構成例において、第１及び第２のインバータ５，６は、いわゆるＣＭＯＳインバータ回路により構成されたものとなっている。
すなわち、第１及び第２のインバータ５，６は、Ｐ型ＭＯＳトランジスタ１５とＮ型ＭＯＳトランジスタ１６を用いて、次述するように構成されている。
まず、Ｐ型ＭＯＳトランジスタ１５のゲートとＮ型ＭＯＳトランジスタ１６のゲートは、相互に接続されて入力段を構成し、第１の制御信号ＶＣＴＬ１又は第２の制御信号ＶＣＴＬ２が印加されるようになっている。
【0028】
また、Ｐ型ＭＯＳトランジスタ１５のソースには、電源電圧が印加される一方、Ｎ型ＭＯＳトランジスタ１６のソースは、グランドに接続されている。
さらに、Ｐ型ＭＯＳトランジスタ１５のドレインとＮ型ＭＯＳトランジスタ１６のドレインとが接続されて出力段を構成し、入力信号の論理を反転した信号が出力されるようになっている。
さらに、Ｐ型ＭＯＳトランジスタ１５のドレインとＮ型ＭＯＳトランジスタ１６のドレインとが接続されて出力段を構成し、入力信号の論理を反転した信号が出力されるようになっている。
【0029】
次に、図３には、バイアス電圧生成回路５０の具体的な回路構成例が示されており、以下、同図を参照しつつ、その回路構成例について説明する。
この回路構成例において、バイアス電圧生成回路５０は、電圧生成回路用第１及び第２のＦＥＴ５１，５２を主たる構成要素として構成されたものとなっている。
まず、この回路構成例において、電圧生成回路用第１及び第２のＦＥＴ５１，５２には、ノーマリオフ形ＦＥＴが用いられている。
この回路構成例において、バイアス電圧生成回路５０は、電圧生成回路用第１及び第２のＦＥＴ５１，５２を主たる構成要素として構成されたものとなっている。
まず、この回路構成例において、電圧生成回路用第１及び第２のＦＥＴ５１，５２には、ノーマリオフ形ＦＥＴが用いられている。
【0030】
この電圧生成回路用第１及び第２のＦＥＴ５１，５２は、それぞれ、ドレインとゲートが接続されて、いわゆるダイオード接続状態に設けられており、電圧生成回路用第１のＦＥＴ５１のドレインには第１の制御信号ＶＣＴＬ１が、電圧生成回路用第２のＦＥＴ５２のドレインには第２の制御信号ＶＣＴＬ２が、それぞれ印加されるようになっている。
【0031】
また、電圧生成回路用第１のＦＥＴ５１のソースには、電圧生成回路用第１の抵抗器５５の一端が、電圧生成回路用第２のＦＥＴ５２のソースには、電圧生成回路用第２の抵抗器５６の一端が、それぞれ接続されている。
一方、電圧生成回路用第１及び第２の抵抗器５５，５６の他端は、相互に接続されると共に、電圧生成回路用第３の抵抗器５７を介してグランドに接続されている。
そして、上述した電圧生成回路用第１及び第２の抵抗器５５，５６の他端と電圧生成回路用第３の抵抗器５７との接続点は出力段として、後述するバイアス電圧ＶＢＩＡＳが出力されるようになっている。
一方、電圧生成回路用第１及び第２の抵抗器５５，５６の他端は、相互に接続されると共に、電圧生成回路用第３の抵抗器５７を介してグランドに接続されている。
そして、上述した電圧生成回路用第１及び第２の抵抗器５５，５６の他端と電圧生成回路用第３の抵抗器５７との接続点は出力段として、後述するバイアス電圧ＶＢＩＡＳが出力されるようになっている。
【0032】
次に、上記回路構成における回路動作について説明する。
最初に、第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ（例えば、３．３Ｖ）、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗに相当するロー論理電圧ＶＬ（例えば、０．０Ｖ）となった場合の回路動作について説明する。
まず、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨにより、第１のＳＨＦＥＴ１１のゲートが直接充電される。
また、第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬにより、第２のＳＨＦＥＴ１２のゲートが直接充電される。
最初に、第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ（例えば、３．３Ｖ）、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗに相当するロー論理電圧ＶＬ（例えば、０．０Ｖ）となった場合の回路動作について説明する。
まず、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨにより、第１のＳＨＦＥＴ１１のゲートが直接充電される。
また、第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬにより、第２のＳＨＦＥＴ１２のゲートが直接充電される。
【0033】
また、バイアス電圧生成回路５０により、第１及び第２のＲＦＦＥＴ１，２のドレイン、ソースは、バイアス電圧ＶＢＩＡＳとなるようバイアスされる。
さらに、第１のインバータ５は、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨが入力される一方、電源端子には第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬが入力される。
先に述べたように、インバータ５，６を構成するＮ型ＭＯＳトランジスタ（図２参照）のしきい値電圧Ｖｔｈ以上であれば、Ｎ型ＭＯＳトランジスタがオン状態となるため、第２の制御信号ＶＣＴＬ２はロー論理電圧ＶＬであるが、第１のインバータ５の出力電圧は、ロー論理電圧ＶＬ（例えば、０．０Ｖ）となって、第１のＲＦＦＥＴ１のゲートを充電する。
さらに、第１のインバータ５は、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨが入力される一方、電源端子には第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬが入力される。
先に述べたように、インバータ５，６を構成するＮ型ＭＯＳトランジスタ（図２参照）のしきい値電圧Ｖｔｈ以上であれば、Ｎ型ＭＯＳトランジスタがオン状態となるため、第２の制御信号ＶＣＴＬ２はロー論理電圧ＶＬであるが、第１のインバータ５の出力電圧は、ロー論理電圧ＶＬ（例えば、０．０Ｖ）となって、第１のＲＦＦＥＴ１のゲートを充電する。
【0034】
また、第２のインバータ６は、第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬが入力される一方、電源端子には第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨが入力される。
このため、第２のインバータ６の出力電圧は、ハイ論理電圧ＶＨとなって、第２のＲＦＦＥＴ２のゲートを充電する。
このため、第２のインバータ６の出力電圧は、ハイ論理電圧ＶＨとなって、第２のＲＦＦＥＴ２のゲートを充電する。
【0035】
ここで、第１のＲＦＦＥＴ１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第１のＲＦＦＥＴ１はオフ状態となる。
一方、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２のＲＦＦＥＴ２はオン状態になる。
なお、図５において、「オンスイッチ」は、オン状態のＦＥＴを、「オフスイッチ」は、オフ状態のＦＥＴを、それぞれ意味するものとする。
一方、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２のＲＦＦＥＴ２はオン状態になる。
なお、図５において、「オンスイッチ」は、オン状態のＦＥＴを、「オフスイッチ」は、オフ状態のＦＥＴを、それぞれ意味するものとする。
【0036】
また、第１のＳＨＦＥＴ１１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第１のＳＨＦＥＴ１１はオン状態になる。
さらに、第２のＳＨＦＥＴ１２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＳＨＦＥＴ１２はオフ状態になる。
さらに、第２のＳＨＦＥＴ１２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＳＨＦＥＴ１２はオフ状態になる。
【0037】
したがって、第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗに相当するロー論理電圧ＶＬとなった場合、高周波入出力共通端子４０は、第１の高周波入出力個別端子４１から分離され、第２の高周波入出力個別端子４２に接続されることとなる。
図４には、第１の回路構成例の高周波半導体スイッチ回路における主要部の動作状態等を説明する説明図が示されており、同図の（１）の列は、上述のように第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗに相当するロー論理電圧ＶＬとなった場合における、回路主要部の動作状態等を表している。
図４には、第１の回路構成例の高周波半導体スイッチ回路における主要部の動作状態等を説明する説明図が示されており、同図の（１）の列は、上述のように第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗに相当するロー論理電圧ＶＬとなった場合における、回路主要部の動作状態等を表している。
【0038】
次に、第１の制御信号ＶＣＴＬ１が論理値Ｌｏｗに相当するロー論理電圧ＶＬ（例えば、０．０Ｖ）、第２の制御信号ＶＣＴＬ２が論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ（例えば、３．３Ｖ）となった場合の回路動作について説明する（図４（２）参照）。
まず、第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬにより、第１のＳＨＦＥＴ１１のゲートが直接充電され、また、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨにより、第２のＳＨＦＥＴ１２のゲートが直接充電される。
まず、第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬにより、第１のＳＨＦＥＴ１１のゲートが直接充電され、また、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨにより、第２のＳＨＦＥＴ１２のゲートが直接充電される。
【0039】
また、バイアス電圧生成回路５０により、第１及び第２のＲＦＦＥＴ１，２のドレイン、ソースは、バイアス電圧ＶＢＩＡＳとなるようバイアスされる。
さらに、第１のインバータ５は、第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬが入力される一方、電源端子には第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨが入力される。このため、第１のインバータ５の出力電圧は、ハイ論理電圧ＶＨとなって、第１のＲＦＦＥＴ１のゲートを充電する。
さらに、第１のインバータ５は、第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬが入力される一方、電源端子には第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨが入力される。このため、第１のインバータ５の出力電圧は、ハイ論理電圧ＶＨとなって、第１のＲＦＦＥＴ１のゲートを充電する。
【0040】
また、第２のインバータ６は、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨが入力される一方、電源端子には第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬが入力される。先に述べたように、インバータ５，６を構成するＮ型ＭＯＳトランジスタ（図２参照）のしきい値電圧Ｖｔｈ以上であれば、Ｎ型ＭＯＳトランジスタがオン状態となるため、第２のインバータ６の出力電圧は、ロー論理電圧ＶＬ（例えば、０．０Ｖ）となって、第２のＲＦＦＥＴ２のゲートを充電する。
【0041】
ここで、第１のＲＦＦＥＴ１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第１のＲＦＦＥＴ１はオン状態となる。
また、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＲＦＦＥＴ２はオフ状態となる。
また、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＲＦＦＥＴ２はオフ状態となる。
【0042】
一方、第１のＳＨＦＥＴ１１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第１のＳＨＦＥＴ１１はオフ状態になる。
また、第２のＳＨＦＥＴ１２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２のＳＨＦＥＴ１２はオン状態になる。
また、第２のＳＨＦＥＴ１２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２のＳＨＦＥＴ１２はオン状態になる。
【0043】
したがって、第１の制御信号ＶＣＴＬ１がロー論理電圧ＶＬ、第２の制御信号ＶＣＴＬ２がハイ論理電圧ＶＨとなった場合、高周波入出力共通端子４０は第１の高周波入出力個別端子４１に接続され、高周波入出力共通端子４０と第１の高周波入出力個別端子４１間が導通状態となる。一方、高周波入出力共通端子４０は第２の高周波入出力個別端子４２から分離されることとなる。すなわち、換言すれば、高周波入出力共通端子４０と第２の高周波入出力個別端子４２間は、非導通状態となる。
なお、第１の制御信号ＶＣＴＬ１が論理値Ｌｏｗ、第２の制御信号ＶＣＴＬ２が論理値Ｈｉｇｈの場合の、上述した回路動作における主要部の動作状態等を纏めたものが図４（２）に示されている。
なお、第１の制御信号ＶＣＴＬ１が論理値Ｌｏｗ、第２の制御信号ＶＣＴＬ２が論理値Ｈｉｇｈの場合の、上述した回路動作における主要部の動作状態等を纏めたものが図４（２）に示されている。
【0044】
最後に、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に、論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ（例えば、３．３Ｖ）となった場合の回路動作について説明する（図４（３）参照）。
まず、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨにより、第１のＳＨＦＥＴ１１のゲートが直接充電される。
また、バイアス電圧生成回路５０により、第１及び第２のＲＦＦＥＴ１，２のドレイン、ソースがバイアス電圧ＶＢＩＡＳとなるようバイアスされる。
まず、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨにより、第１のＳＨＦＥＴ１１のゲートが直接充電される。
また、バイアス電圧生成回路５０により、第１及び第２のＲＦＦＥＴ１，２のドレイン、ソースがバイアス電圧ＶＢＩＡＳとなるようバイアスされる。
【0045】
さらに、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨは、第１のインバータ５に入力される一方、この第１のインバータ５の電源端子には第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨが入力される。このため、第１のインバータ５の出力電圧は、ロー論理電圧ＶＬ（例えば、０．０Ｖ）となって、第１のＲＦＦＥＴ１のゲートを充電する。
また、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨにより、第２のＳＨＦＥＴ１２のゲートが直接充電される。
また、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨにより、第２のＳＨＦＥＴ１２のゲートが直接充電される。
【0046】
またさらに、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨは、第２のインバータ６に入力される一方、この第２のインバータ６の電源端子には第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨが入力される。このため、第２のインバータ６の出力電圧は、ロー論理電圧（例えば、０．０Ｖ）ＶＬとなって、第２のＲＦＦＥＴ２のゲートを充電する。
【0047】
ここで、第１のＲＦＦＥＴ１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第１のＲＦＦＥＴ１はオフ状態になる。
また、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＲＦＦＥＴ２はオフ状態になる。
また、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＲＦＦＥＴ２はオフ状態になる。
【0048】
一方、第１のＳＨＦＥＴ１１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第１のＳＨＦＥＴ１１はオン状態になる。
また、第２のＳＨＦＥＴ１２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２のＳＨＦＥＴ１２はオン状態になる。
また、第２のＳＨＦＥＴ１２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２のＳＨＦＥＴ１２はオン状態になる。
【0049】
したがって、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が、共にハイ論理電圧ＶＨとなった場合、高周波入出力共通端子４０は、第１の高周波入出力個別端子４１から分離されると共に、第２の高周波入出力個別端子４２からも分離されることとなる。
なお、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に、論理値Ｈｉｇｈの場合の、上述した回路動作における主要部の動作状態等を纏めたものが図４（３）に示されている。
このように、第１の回路構成例における高周波半導体スイッチ回路は、外部から電源電圧の供給を要することなく、２つの制御信号ＶＣＴＬ１，ＶＣＴＬ２を制御することで、高周波入出力共通端子４０と第１及び第２の高周波入出力個別端子４１，４２間における接続又は非接続状態、換言すれば、導通状態又は非導通状態（以下、説明の便宜上「スイッチ接続状態」と称する）を３通りに制御可能となっている。
なお、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に、論理値Ｈｉｇｈの場合の、上述した回路動作における主要部の動作状態等を纏めたものが図４（３）に示されている。
このように、第１の回路構成例における高周波半導体スイッチ回路は、外部から電源電圧の供給を要することなく、２つの制御信号ＶＣＴＬ１，ＶＣＴＬ２を制御することで、高周波入出力共通端子４０と第１及び第２の高周波入出力個別端子４１，４２間における接続又は非接続状態、換言すれば、導通状態又は非導通状態（以下、説明の便宜上「スイッチ接続状態」と称する）を３通りに制御可能となっている。
【0050】
先に説明した従来回路（図１５参照）においては、高周波スイッチ用第１及び第２のＦＥＴ６１，６２、並びに、第１及び第２のシャント用ＦＥＴ６３，６４のオン状態のゲート・ソース間電圧の、補助電圧生成回路ＳＶ－ＧＥＮによる電圧降下による低下（例えば、０．７Ｖ）が回避できなかった（図１９参照）。
これに対して、本発明の実施の形態における高周波半導体スイッチ回路におけるゲート・ソース間電圧は、上述のように大きく確保でき（例えば、１．５Ｖ）、そのため、従来に比してスイッチの損失が抑制されるものとなっている。
これに対して、本発明の実施の形態における高周波半導体スイッチ回路におけるゲート・ソース間電圧は、上述のように大きく確保でき（例えば、１．５Ｖ）、そのため、従来に比してスイッチの損失が抑制されるものとなっている。
【0051】
図６には、本発明の実施の形態における高周波半導体スイッチ回路の入力周波数変化に対する挿入損失特性を示す特性線図が示されており、以下、同図について説明する。
最初に、図６において、横軸は入力信号の周波数を、縦軸は挿入損失を、それぞれ示している。
最初に、図６において、横軸は入力信号の周波数を、縦軸は挿入損失を、それぞれ示している。
【0052】
図６において、実線の特性線は、上述した第１の回路構成例における高周波半導体スイッチ回路の入力信号の周波数変化に対する挿入損失の変化特性を示す特性線である。
また、同図には、従来回路（図１５参照）の同様な特性が点線の特性線で示されている。
両者を比較すれば、本発明の実施の形態における高周波半導体スイッチ回路においては、従来回路に比して挿入損失特性が大きく改善されていることが確認できる。
また、同図には、従来回路（図１５参照）の同様な特性が点線の特性線で示されている。
両者を比較すれば、本発明の実施の形態における高周波半導体スイッチ回路においては、従来回路に比して挿入損失特性が大きく改善されていることが確認できる。
【0053】
図７には、本発明の実施の形態における高周波半導体スイッチ回路の入力周波数変化に対するアイソレーション特性を示す特性線図が示されており、以下、同図について説明する。
最初に、図７において、横軸は入力信号の周波数を、縦軸はアイソレーションを、それぞれ示している。
最初に、図７において、横軸は入力信号の周波数を、縦軸はアイソレーションを、それぞれ示している。
【0054】
図７において、実線の特性線は、上述した第１の回路構成例における高周波半導体スイッチ回路の入力信号の周波数変化に対するアイソレーションの変化特性を示す特性線である。
また、同図には、従来回路（図１５参照）の同様な特性が点線の特性線で示されている。
両者を比較すれば、本発明の実施の形態における高周波半導体スイッチ回路においては、従来回路に比してアイソレーション特性は、ほぼ同等の特性であることが確認できる。つまり、本発明の実施の形態における高周波半導体スイッチ回路においては、アイソレーション特性を劣化させることなく、挿入損失特性を大きく改善することができる。
また、同図には、従来回路（図１５参照）の同様な特性が点線の特性線で示されている。
両者を比較すれば、本発明の実施の形態における高周波半導体スイッチ回路においては、従来回路に比してアイソレーション特性は、ほぼ同等の特性であることが確認できる。つまり、本発明の実施の形態における高周波半導体スイッチ回路においては、アイソレーション特性を劣化させることなく、挿入損失特性を大きく改善することができる。
【0055】
次に、第２の回路構成例について、図８を参照しつつ説明する。
なお、図１に示された第１の回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
最初に、この第２の回路構成例は、高周波スイッチ用第１及び第２のＦＥＴ１，２にノーマリオン形ＦＥＴを、シャント用第１及び第２のＦＥＴ１１，１２にノーマリオフ形ＦＥＴを、それぞれ用い、後述するように４通りのスイッチ動作状態を実現可能としたものである。
なお、図１に示された第１の回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
最初に、この第２の回路構成例は、高周波スイッチ用第１及び第２のＦＥＴ１，２にノーマリオン形ＦＥＴを、シャント用第１及び第２のＦＥＴ１１，１２にノーマリオフ形ＦＥＴを、それぞれ用い、後述するように４通りのスイッチ動作状態を実現可能としたものである。
【0056】
この第２の回路構成例は、４つのスイッチ動作状態を実現するための回路動作は、後述するように第１の回路構成例の場合と異なる点があるものの、基本的な回路は、図１に示された第１の回路構成例と同一であるので、以下、異なる回路動作を中心に説明する。
この第２の回路構成例における４通りのスイッチ動作状態の内、３つは、第１の回路構成例で説明したスイッチ動作状態と同様であるので、以下、第１の回路構成例では設定されない、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に論理値Ｌｏｗである場合の回路動作について説明する。
この第２の回路構成例における４通りのスイッチ動作状態の内、３つは、第１の回路構成例で説明したスイッチ動作状態と同様であるので、以下、第１の回路構成例では設定されない、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に論理値Ｌｏｗである場合の回路動作について説明する。
【0057】
なお、図９には、先に第１の回路構成例で説明した図４の説明図と同様の図が示されており、同図（１）乃至（３）は、図４（１）乃至（３）と同一の内容である。
そして、図９（４）には、以下に説明する第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が、共に論理値Ｌｏｗである場合の主要部の動作状態等が示されている。
以下、この場合の回路動作について具体的に説明する。
まず、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が、共にロー論理電圧ＶＬ（０．０Ｖ）でるため、第１及び第２のＲＦＦＥＴ１，２、並びに、第１及び第２のＳＨＦＥＴ１１，１２のすべてのノードの電圧がロー論理電圧ＶＬ（０．０Ｖ）となる。
そして、図９（４）には、以下に説明する第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が、共に論理値Ｌｏｗである場合の主要部の動作状態等が示されている。
以下、この場合の回路動作について具体的に説明する。
まず、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が、共にロー論理電圧ＶＬ（０．０Ｖ）でるため、第１及び第２のＲＦＦＥＴ１，２、並びに、第１及び第２のＳＨＦＥＴ１１，１２のすべてのノードの電圧がロー論理電圧ＶＬ（０．０Ｖ）となる。
【0058】
したがって、ノーマリオフ形ＦＥＴを用いた第１及び第２のＳＨＦＥＴ１１，１２はオフ状態に、ノーマリオン形ＦＥＴを用いた第１及び第２のＲＦＦＥＴ１，２は、オン状態となる。
その結果、高周波入出力共通端子４０は、第１の高周波入出力個別端子４１に接続されると共に、第２の高周波入出力個別端子４２にも接続されることとなる（図９（４）参照）。
このように、第２の回路構成例においては、外部から電源電圧の供給を要することなく、２つの制御信号ＶＣＴＬ１，ＶＣＴＬ２を制御することで、４通りのスイッチ接続状態を実現することが可能となっている。
その結果、高周波入出力共通端子４０は、第１の高周波入出力個別端子４１に接続されると共に、第２の高周波入出力個別端子４２にも接続されることとなる（図９（４）参照）。
このように、第２の回路構成例においては、外部から電源電圧の供給を要することなく、２つの制御信号ＶＣＴＬ１，ＶＣＴＬ２を制御することで、４通りのスイッチ接続状態を実現することが可能となっている。
【0059】
次に、第３の回路構成例について、図１０に示された回路図及び図１１に示された説明図を参照しつつ説明する。
ここで、図１１は、この第３の回路構成例における主要部の動作状態等を説明する説明図であって、先に図９で説明したと同様な説明図である。
なお、図１に示された第１の回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
ここで、図１１は、この第３の回路構成例における主要部の動作状態等を説明する説明図であって、先に図９で説明したと同様な説明図である。
なお、図１に示された第１の回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
【0060】
この第３の回路構成例は、まず、第１及び第２のＲＦＦＥＴ１，２にノーマリオフ形ＦＥＴを、第１及び第２のＳＨＦＥＴ１１，１２にノーマリオン形ＦＥＴを、それぞれ用いると共に、次述するように第１及び第２のインバータ５，６の出力先を、第２の回路構成例の場合と逆にした点が第２の回路構成例と異なるもので、他の回路構成については、第２の回路構成例と基本的に同様のものである。
【0061】
以下、具体的に説明すれば、まず、第１の制御端子４３は、スイッチ用第１のゲート抵抗器３１を介して第１のＲＦＦＥＴ１のゲートに接続されると共に、第２のインバータ６の電源端子、及び、第１のインバータ５の入力段に接続されており、それぞれ第１の制御信号ＶＴＣＬ１が印加されるようになっている。
また、第２の制御端子４４は、スイッチ用第２のゲート抵抗器３２を介して第２のＲＦＦＥＴ２のゲートに接続されると共に、第１のインバータ５の電源端子、及び、第２のインバータ６の入力段に接続されており、それぞれ第２の制御信号ＶＴＣＬ２が印加されるようになっている。
また、第２の制御端子４４は、スイッチ用第２のゲート抵抗器３２を介して第２のＲＦＦＥＴ２のゲートに接続されると共に、第１のインバータ５の電源端子、及び、第２のインバータ６の入力段に接続されており、それぞれ第２の制御信号ＶＴＣＬ２が印加されるようになっている。
【0062】
また、第１のインバータ５の出力端子は、シャント用第１のゲート抵抗器３３を介して第１のＳＨＦＥＴ１１のゲートに、第２のインバータ６の出力端子は、シャント用第２のゲート抵抗器３４を介して第２のＳＨＦＥＴ１２のゲートに、それぞれ接続されている。
【0063】
この第３の回路構成例は、先に述べたように、第１及び第２のＲＦＦＥＴ１，２にノーマリオフ形ＦＥＴが、第１及び第２のＳＨＦＥＴ１１，１２にノーマリオン形ＦＥＴが、それぞれ用いられているが、これは、第２の回路構成例における使用トランジスタの種類を逆にしたものと捉えることができる。
すなわち、第２の回路構成例においては、第１及び第２のＲＦＦＥＴ１，２にノーマリオン形ＦＥＴが、第１及び第２のＳＨＦＥＴ１１，１２にノーマリオフ形ＦＥＴが、それぞれ用いられている。
そして、先に述べたように、この第３の回路構成例は、第１及び第２のインバータ５，６の出力先を、第２の回路構成例の場合と逆にした構成であるため、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２に対する回路動作は、次述するように第２の回路構成例と逆の関係となる。
すなわち、第２の回路構成例においては、第１及び第２のＲＦＦＥＴ１，２にノーマリオン形ＦＥＴが、第１及び第２のＳＨＦＥＴ１１，１２にノーマリオフ形ＦＥＴが、それぞれ用いられている。
そして、先に述べたように、この第３の回路構成例は、第１及び第２のインバータ５，６の出力先を、第２の回路構成例の場合と逆にした構成であるため、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２に対する回路動作は、次述するように第２の回路構成例と逆の関係となる。
【0064】
すなわち、まず、この第３の回路構成例において、第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈ、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗの場合の回路動作は、第２の回路構成例において、第１の制御信号ＶＣＴＬ１が論理値Ｌｏｗ、第２の制御信号ＶＣＴＬ２が論理値Ｈｉｇｈの場合の回路動作と同一である（図９（２）及び図１１（１）参照）。
また、この第３の回路構成例において、第１の制御信号ＶＣＴＬ１が論理値Ｌｏｗ、第２の制御信号ＶＣＴＬ２が論理値Ｈｉｇｈの場合の回路動作は、第２の回路構成例において、第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈ、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗの場合の回路動作と同一である（図９（１）及び図１１（２）参照）。
また、この第３の回路構成例において、第１の制御信号ＶＣＴＬ１が論理値Ｌｏｗ、第２の制御信号ＶＣＴＬ２が論理値Ｈｉｇｈの場合の回路動作は、第２の回路構成例において、第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈ、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗの場合の回路動作と同一である（図９（１）及び図１１（２）参照）。
【0065】
さらに、この第３の回路構成例において、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に論理値Ｈｉｇｈの場合の回路動作は、第２の回路構成例において、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に論理値Ｌｏｗの場合の回路動作と同一である（図９（４）及び図１１（３）参照）。
またさらに、この第３の回路構成例において、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に論理値Ｌｏｗの場合の回路動作は、第２の回路構成例において、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に論理値Ｈｉｇｈの場合の回路動作と同一である（図９（３）及び図１１（４）参照）。
このように、第３の回路構成例は、第２の回路構成例同様、外部から電源電圧の供給を要することなく、２つの制御信号ＶＣＴＬ１，ＶＣＴＬ２を制御することで、４通りのスイッチ接続状態を実現することが可能となっている。
またさらに、この第３の回路構成例において、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に論理値Ｌｏｗの場合の回路動作は、第２の回路構成例において、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に論理値Ｈｉｇｈの場合の回路動作と同一である（図９（３）及び図１１（４）参照）。
このように、第３の回路構成例は、第２の回路構成例同様、外部から電源電圧の供給を要することなく、２つの制御信号ＶＣＴＬ１，ＶＣＴＬ２を制御することで、４通りのスイッチ接続状態を実現することが可能となっている。
【0066】
次に、第４の回路構成例について、図１２に示された回路図を参照しつつ説明する。
なお、図１に示された第１の回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の回路構成例は、図１に示された第１の回路構成例に、さらに、第３及び第４のＳＨＦＥＴ（図１２においては、それぞれ「ＳＷ３Ｂ」、「ＳＷ４Ｂ」と表記）１３，１４が付加された構成を有するものである。
なお、図１に示された第１の回路構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の回路構成例は、図１に示された第１の回路構成例に、さらに、第３及び第４のＳＨＦＥＴ（図１２においては、それぞれ「ＳＷ３Ｂ」、「ＳＷ４Ｂ」と表記）１３，１４が付加された構成を有するものである。
【0067】
以下、具体的に説明する。
まず、この第４の回路構成例において、第３及び第４のＳＨＦＥＴ１３，１４には、ノーマリオン形ＦＥＴが用いられている。
第３及び第４のＳＨＦＥＴ１３，１４は、次述するように高周波入出力共通端子４０とグランドとの間に直列接続されて設けられている。
すなわち、第３のＳＨＦＥＴ１３のドレインは、第１及び第２のＲＦＦＥＴ１，２と第３のＤＣカットコンデンサ２３との相互の接続点に接続され、そのソースは、第４のＳＨＦＥＴ１４のドレインに接続されている。そして、第４のＳＨＦＥＴ１４のソースは、第６のＤＣカットコンデンサ２６を介してグランドに接続されている。
まず、この第４の回路構成例において、第３及び第４のＳＨＦＥＴ１３，１４には、ノーマリオン形ＦＥＴが用いられている。
第３及び第４のＳＨＦＥＴ１３，１４は、次述するように高周波入出力共通端子４０とグランドとの間に直列接続されて設けられている。
すなわち、第３のＳＨＦＥＴ１３のドレインは、第１及び第２のＲＦＦＥＴ１，２と第３のＤＣカットコンデンサ２３との相互の接続点に接続され、そのソースは、第４のＳＨＦＥＴ１４のドレインに接続されている。そして、第４のＳＨＦＥＴ１４のソースは、第６のＤＣカットコンデンサ２６を介してグランドに接続されている。
【0068】
また、第３のＳＨＦＥＴ１３のゲートは、シャント用第３のゲート抵抗器３５を介して第１の制御端子４３に、第４のＳＨＦＥＴ１４のゲートは、シャント用第４のゲート抵抗器３６を介して第２の制御端子４４に、それぞれ接続されている。
次に、上記回路構成における回路動作について、図１４を参照しつつ説明する。
なお、図１４は、この第４の回路構成例における主要部の動作状態等を説明する説明図であって、先に図４で説明したと同様な説明図である。
次に、上記回路構成における回路動作について、図１４を参照しつつ説明する。
なお、図１４は、この第４の回路構成例における主要部の動作状態等を説明する説明図であって、先に図４で説明したと同様な説明図である。
【0069】
最初に、第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ（例えば、３．３Ｖ）、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗに相当するロー論理電圧ＶＬ（例えば、０．０Ｖ）となった場合の回路動作について説明する。
【0070】
まず、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨにより、第１及び第３のＳＨＦＥＴ１１，１３のゲートが直接充電される。
また、第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬにより、第２及び第４のＳＨＦＥＴ１２，１４のゲートが直接充電される。
さらに、バイアス電圧生成回路５０により、第１及び第２のＲＦＦＥＴ１，２のドレイン、ソースは、バイアス電圧ＶＢＩＡＳとなるようバイアスされる。
またさらに、第１のインバータ５は、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨが入力される一方、電源端子には第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬが入力される。
先に述べたように、インバータ５，６を構成するＮ型ＭＯＳトランジスタ（図２参照）のしきい値電圧Ｖｔｈ以上であれば、Ｎ型ＭＯＳトランジスタがオン状態となるため、第２の制御信号ＶＣＴＬ２はロー論理電圧ＶＬであるが、第１のインバータ５の出力電圧は、ロー論理電圧ＶＬ（例えば、０．０Ｖ）となって、第１のＲＦＦＥＴ１のゲートを充電する。
また、第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬにより、第２及び第４のＳＨＦＥＴ１２，１４のゲートが直接充電される。
さらに、バイアス電圧生成回路５０により、第１及び第２のＲＦＦＥＴ１，２のドレイン、ソースは、バイアス電圧ＶＢＩＡＳとなるようバイアスされる。
またさらに、第１のインバータ５は、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨが入力される一方、電源端子には第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬが入力される。
先に述べたように、インバータ５，６を構成するＮ型ＭＯＳトランジスタ（図２参照）のしきい値電圧Ｖｔｈ以上であれば、Ｎ型ＭＯＳトランジスタがオン状態となるため、第２の制御信号ＶＣＴＬ２はロー論理電圧ＶＬであるが、第１のインバータ５の出力電圧は、ロー論理電圧ＶＬ（例えば、０．０Ｖ）となって、第１のＲＦＦＥＴ１のゲートを充電する。
【0071】
また、第２のインバータ６は、第２の制御信号ＶＣＴＬ２のロー論理電圧ＶＬが入力される一方、電源端子には第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨが入力される。
このため、第２のインバータ６の出力電圧は、ハイ論理電圧ＶＨとなって、第２のＲＦＦＥＴ２のゲートを充電する。
このため、第２のインバータ６の出力電圧は、ハイ論理電圧ＶＨとなって、第２のＲＦＦＥＴ２のゲートを充電する。
【0072】
ここで、第１のＲＦＦＥＴ１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第１のＲＦＦＥＴ１はオフ状態となる。
一方、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２のＲＦＦＥＴ２はオン状態になる。
一方、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２のＲＦＦＥＴ２はオン状態になる。
【0073】
また、第１のＳＨＦＥＴ１１と第３のＳＨＦＥＴ１３の、それぞれのゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第１のＳＨＦＥＴ１１と第３のＳＨＦＥＴ１３は、共にオン状態になる。
さらに、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４の、それぞれのゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４は、共にオフ状態になる。
さらに、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４の、それぞれのゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４は、共にオフ状態になる。
【0074】
したがって、第１の制御信号ＶＣＴＬ１が論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ、第２の制御信号ＶＣＴＬ２が論理値Ｌｏｗに相当するロー論理電圧ＶＬとなった場合、高周波入出力共通端子４０は、第１の高周波入出力個別端子４１から分離され、第２の高周波入出力個別端子４２に接続されることとなる（図１４（１）参照）。なお、この場合、高周波入出力共通端子４０に接続された第３のＳＨＦＥＴ１３がオン状態となるが、直列接続された第４のＳＨＦＥＴ１４がオフ状態であるため、高周波入出力共通端子４０に大きな影響を与えることはない。
【0075】
次に、第１の制御信号ＶＣＴＬ１が論理値Ｌｏｗに相当するロー論理電圧ＶＬ（例えば、０．０Ｖ）、第２の制御信号ＶＣＴＬ２が論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ（例えば、３．３Ｖ）となった場合の回路動作について説明する（図１４（２）参照）。
まず、第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬにより、第１のＳＨＦＥＴ１１のゲートと第３のＳＨＦＥＴ１３のゲートが直接充電され、また、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨにより、第２のＳＨＦＥＴ１２のゲートと第４のＳＨＦＥＴ１４のゲートが直接充電される。
まず、第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬにより、第１のＳＨＦＥＴ１１のゲートと第３のＳＨＦＥＴ１３のゲートが直接充電され、また、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨにより、第２のＳＨＦＥＴ１２のゲートと第４のＳＨＦＥＴ１４のゲートが直接充電される。
【0076】
また、バイアス電圧生成回路５０により、第１及び第２のＲＦＦＥＴ１，２のドレイン、ソースは、バイアス電圧ＶＢＩＡＳとなるようバイアスされる。
さらに、第１のインバータ５は、第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬが入力される一方、電源端子には第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨが入力される。このため、第１のインバータ５の出力電圧は、ハイ論理電圧ＶＨとなって、第１のＲＦＦＥＴ１のゲートを充電する。
さらに、第１のインバータ５は、第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬが入力される一方、電源端子には第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨが入力される。このため、第１のインバータ５の出力電圧は、ハイ論理電圧ＶＨとなって、第１のＲＦＦＥＴ１のゲートを充電する。
【0077】
また、第２のインバータ６は、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨが入力される一方、電源端子には第１の制御信号ＶＣＴＬ１のロー論理電圧ＶＬが入力される。先に述べたように、インバータ５，６を構成するＮ型ＭＯＳトランジスタ（図２参照）のしきい値電圧Ｖｔｈ以上であれば、Ｎ型ＭＯＳトランジスタがオン状態となるため、第２のインバータ６の出力電圧は、ロー論理電圧ＶＬ（例えば、０．０Ｖ）となって、第２のＲＦＦＥＴ２のゲートを充電する。
【0078】
ここで、第１のＲＦＦＥＴ１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第１のＲＦＦＥＴ１はオン状態となる。
また、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＲＦＦＥＴ２はオフ状態となる。
また、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＲＦＦＥＴ２はオフ状態となる。
【0079】
一方、第１のＳＨＦＥＴ１１と第３のＳＨＦＥＴ１３の、それぞれのゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第１及び第３のＳＨＦＥＴ１１，１３は、共にオフ状態になる。
また、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４の、それぞれのゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２及び第４のＳＨＦＥＴ１２，１４は、共にオン状態になる。
また、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４の、それぞれのゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２及び第４のＳＨＦＥＴ１２，１４は、共にオン状態になる。
【0080】
したがって、第１の制御信号ＶＣＴＬ１がロー論理電圧ＶＬ、第２の制御信号ＶＣＴＬ２がハイ論理電圧ＶＨとなった場合、高周波入出力共通端子４０は第１の高周波入出力個別端子４１に接続され、第２の高周波入出力個別端子４２から分離されることとなる。なお、この場合、高周波入出力共通端子４０に接続された第４のＳＨＦＥＴ１４がオン状態となるが、直列接続された第３のＳＨＦＥＴ１３がオフ状態であるため、高周波入出力共通端子４０に大きな影響を与えることはない。
【0081】
最後に、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が共に、論理値Ｈｉｇｈに相当するハイ論理電圧ＶＨ（例えば、３．３Ｖ）となった場合の回路動作について説明する（図１４（３）参照）。
まず、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨにより、第１のＳＨＦＥＴ１１と第３のＳＨＦＥＴ１３の、それぞれのゲートが直接充電される。
また、バイアス電圧生成回路５０により、第１及び第２のＲＦＦＥＴ１，２のドレイン、ソースがバイアス電圧ＶＢＩＡＳとなるようバイアスされる。
まず、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨにより、第１のＳＨＦＥＴ１１と第３のＳＨＦＥＴ１３の、それぞれのゲートが直接充電される。
また、バイアス電圧生成回路５０により、第１及び第２のＲＦＦＥＴ１，２のドレイン、ソースがバイアス電圧ＶＢＩＡＳとなるようバイアスされる。
【0082】
さらに、第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨは、第１のインバータ５に入力される一方、この第１のインバータ５の電源端子には第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨが入力される。このため、第１のインバータ５の出力電圧は、ロー論理電圧ＶＬ（例えば、０．０Ｖ）となって、第１のＲＦＦＥＴ１のゲートを充電する。
また、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨにより、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４の、それぞれのゲートが直接充電される。
また、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨにより、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４の、それぞれのゲートが直接充電される。
【0083】
またさらに、第２の制御信号ＶＣＴＬ２のハイ論理電圧ＶＨは、第２のインバータ６に入力される一方、この第２のインバータ６の電源端子には第１の制御信号ＶＣＴＬ１のハイ論理電圧ＶＨが入力される。このため、第２のインバータ６の出力電圧は、ロー論理電圧ＶＬ（例えば、０．０Ｖ）となって、第２のＲＦＦＥＴ２のゲートを充電する。
ここで、第１のＲＦＦＥＴ１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第１のＲＦＦＥＴ１はオフ状態となる。
ここで、第１のＲＦＦＥＴ１のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第１のＲＦＦＥＴ１はオフ状態となる。
【0084】
また、第２のＲＦＦＥＴ２のゲート・ソース間電圧は、図５に示されたように、ゲート電圧がロー論理電圧ＶＬ（０．０Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＬ－ＶＢＩＡＳ（－１．８Ｖ）＜Ｖｔｈとなり、第２のＲＦＦＥＴ２はオフ状態になる。
【0085】
一方、第１のＳＨＦＥＴ１１と第３のＳＨＦＥＴ１３の、それぞれのゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第１及び第３のＳＨＦＥＴ１１，１３は共にオン状態になる。
また、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４の、それぞれのゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２及び第４のＳＨＦＥＴ１２，１４は共にオン状態になる。
また、第２のＳＨＦＥＴ１２と第４のＳＨＦＥＴ１４の、それぞれのゲート・ソース間電圧は、図５に示されたように、ゲート電圧がハイ論理電圧ＶＨ（３．３Ｖ）、ソース電圧がバイアス電圧ＶＢＩＡＳ（１．８Ｖ）なので、ＶＨ－ＶＢＩＡＳ（１．５Ｖ）＞Ｖｔｈとなり、第２及び第４のＳＨＦＥＴ１２，１４は共にオン状態になる。
【0086】
したがって、第１及び第２の制御信号ＶＣＴＬ１，ＶＣＴＬ２が、共にハイ論理電圧ＶＨとなった場合、高周波入出力共通端子４０は、第１及び第２の高周波入出力個別端子４１，４２の両方から分離されることとなる。さらに、高周波入出力共通端子４０は、第３及び第４のＳＨＦＥＴ１３，１４により、グランド電位となるため、高いアイソレーションが確保されることとなる。
図１３には、この第４の回路構成例における高周波半導体スイッチ回路の入力周波数変化に対するアイソレーション特性を示す特性線図が示されており、以下、同図について説明する。
図１３には、この第４の回路構成例における高周波半導体スイッチ回路の入力周波数変化に対するアイソレーション特性を示す特性線図が示されており、以下、同図について説明する。
【0087】
図１３において、横軸は入力信号の周波数を、縦軸はアイソレーションを、それぞれ示している。
また、同図において、実線の特性線は、上述した第４の回路構成例における高周波半導体スイッチ回路の入力信号の周波数変化に対するアイソレーションの変化特性を示す特性線である。また、同図には、第１の回路構成例（図１参照）の同様な特性が点線の特性線で示されている。
図１４によれば、この第４の回路構成例の場合、第１の回路構成例に比して、１０ｄＢ以上のアイソレーション改善が確保できることが確認できる。
このように、第４の回路構成例における高周波半導体スイッチ回路は、外部から電源電圧の供給を要することなく、２つの制御信号ＶＣＴＬ１，ＶＣＴＬ２を制御することで、高周波入出力共通端子４０と第１及び第２の高周波入出力個別端子４１，４２間におけるスイッチ接続状態を３通りに制御することができ、しかも、高いアイソレーション特性が確保可能となっている。
また、同図において、実線の特性線は、上述した第４の回路構成例における高周波半導体スイッチ回路の入力信号の周波数変化に対するアイソレーションの変化特性を示す特性線である。また、同図には、第１の回路構成例（図１参照）の同様な特性が点線の特性線で示されている。
図１４によれば、この第４の回路構成例の場合、第１の回路構成例に比して、１０ｄＢ以上のアイソレーション改善が確保できることが確認できる。
このように、第４の回路構成例における高周波半導体スイッチ回路は、外部から電源電圧の供給を要することなく、２つの制御信号ＶＣＴＬ１，ＶＣＴＬ２を制御することで、高周波入出力共通端子４０と第１及び第２の高周波入出力個別端子４１，４２間におけるスイッチ接続状態を３通りに制御することができ、しかも、高いアイソレーション特性が確保可能となっている。
【産業上の利用可能性】
【0088】
低い制御信号電圧にあっても、低損失、高アイソレーション特性が所望される高周波半導体スイッチ回路に適用できる。
【符号の説明】
【0089】
１…高周波スイッチ用第１の電界効果トランジスタ
２…高周波スイッチ用第２の電界効果トランジスタ
５…第１のインバータ
６…第２のインバータ
１１…シャント用第１の電界効果トランジスタ
１２…シャント用第２の電界効果トランジスタ
１３…シャント用第３の電界効果トランジスタ
１４…シャント用第４の電界効果トランジスタ
４０…高周波入出力共通端子
４１…第１の高周波入出力個別端子
４２…第２の高周波入出力個別端子
４３…第１の制御端子
４４…第２の制御端子
５０…バイアス電圧生成回路
２…高周波スイッチ用第２の電界効果トランジスタ
５…第１のインバータ
６…第２のインバータ
１１…シャント用第１の電界効果トランジスタ
１２…シャント用第２の電界効果トランジスタ
１３…シャント用第３の電界効果トランジスタ
１４…シャント用第４の電界効果トランジスタ
４０…高周波入出力共通端子
４１…第１の高周波入出力個別端子
４２…第２の高周波入出力個別端子
４３…第１の制御端子
４４…第２の制御端子
５０…バイアス電圧生成回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】