特開 2024-14843 試験測定装置及び試験測定装置における方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024014843

(43)【公開日】2024-02-01

(54)【発明の名称】試験測定装置及び試験測定装置における方法

(51)【国際特許分類】

   G01R 13/20 20060101AFI20240125BHJP

【ＦＩ】

G01R13/20 L

G01R13/20 M

G01R13/20 N

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023118842

(22)【出願日】2023-07-21

(31)【優先権主張番号】63/391,681

(32)【優先日】2022-07-22

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/355,296

(32)【優先日】2023-07-19

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】391002340

【氏名又は名称】テクトロニクス・インコーポレイテッド

【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．

(74)【代理人】

【識別番号】100090033

【弁理士】

【氏名又は名称】荒船 博司

(74)【代理人】

【識別番号】100093045

【弁理士】

【氏名又は名称】荒船 良男

(72)【発明者】

【氏名】ロナルド・アラン・ブラウン

(57)【要約】

【課題】試験測定装置のデッドタイムを短縮する。
【解決手段】試験測定装置１００は、被試験デバイス１０１からの入力信号を受けるように構成された入力ポート１０２と、入力信号を一連のデジタル・サンプルとしてアクイジション・メモリ１０８に記憶するように構成されたアクイジション・プロセッサ１０６と、デジタル・サンプルの値のヒストグラムを、これら値がアクイジション・メモリに格納される前又は格納されるのと同時に、生成するように構成されたラスタライザとを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

被試験デバイスからの入力信号を受けるように構成された入力部と、
上記入力信号を一連のデジタル・サンプルとしてアクイジション・メモリに格納するように構成されたアクイジション・メモリ制御部と、
上記デジタル・サンプルの値のヒストグラムを、上記値が上記アクイジション・メモリに格納される前又は格納されるのと同時に、生成するように構成されたラスタライザと
を具える試験測定装置。

【請求項2】

一連の上記デジタル・サンプルが上記アクイジション・メモリに格納され、上記ヒストグラムがラスタ・メモリに同時に格納される請求項１の試験測定装置。

【請求項3】

上記ラスタライザが、トリガの結果に基づいて上記ヒストグラムを生成するように構成される請求項１の試験測定装置。

【請求項4】

一連の上記デジタル・サンプルを一時的に格納するリング・バッファを更に具え、上記ヒストグラムに格納された上記デジタル・サンプルの値をトリガ結果に基づいて上記リング・バッファにおいてオフセットさせる請求項３の試験測定装置。

【請求項5】

一連の上記デジタル・サンプル中のサンプルの数が上記ヒストグラム内の列の数よりも少なく、上記ヒストグラムにおける一連の上記デジタル・サンプルの配置を、トリガ・サブ・サンプルの位置によって定める請求項４の試験測定装置。

【請求項6】

上記ヒストグラムが、ラスタ表示を生成するために使用され、ラスタ表示の外観に影響を与えない一連の上記デジタル・サンプルのうちの特定のものが上記ヒストグラムに表されない請求項１の試験測定装置。

【請求項7】

上記ヒストグラムが２次元である請求項１の試験測定装置。

【請求項8】

試験測定装置であって、
被試験デバイス（ＤＵＴ）からの入力信号を受け、該入力信号を一連のデジタル・サンプルとしてリング・バッファに格納するための入力部と、
トリガ条件に基づいて一連の上記デジタル・サンプルの一部分を定期的に選択する処理と、
上記ＤＵＴから入力される上記デジタル・サンプルを受信する速度と少なくとも同程度の速さで、一連の上記デジタル・サンプルの一部分における選択された上記デジタル・サンプルの夫々に関して２次元ヒストグラムの対応するビンの値を増加させる処理と、
複数のヒストグラムから形成されるラスタを構築する処理と
をラスタ構築期間中に行い、更に、
上記ラスタを上記試験測定装置の記憶場所に転送する処理
をラスタ出力期間中に行うように構成されたヒストグラム・プロセッサと、
該ヒストグラム・プロセッサによって構築された上記ラスタに基づいて表示装置上にラスタ波形図を生成するように構成された表示駆動回路と
を具える試験測定装置。

【請求項9】

一連の上記デジタル・サンプルがアクイジション・メモリに格納され、同時に、上記ラスタがラスタ・メモリに格納される請求項８の試験測定装置。

【請求項10】

一連の上記デジタル・サンプルの上記一部分におけるサンプルの数が上記ヒストグラム内の列の数よりも少なく、上記ヒストグラムにおける一連の上記デジタル・サンプルの配置をトリガ・サブ・サンプルの位置によって定める請求項８の試験測定装置。

【請求項11】

入力信号から一連のデジタル・サンプルを生成する処理と、
一連の上記デジタル・サンプルをリング・バッファに格納する処理と、
トリガ条件に基づいて上記リング・バッファから一連の上記デジタル・サンプルの少なくとも一部分を取り出す処理と、
一連の上記デジタル・サンプルの少なくとも一部分からヒストグラムを生成する処理と、
上記ヒストグラムからラスタ表示を生成する処理と、
一連の上記デジタル・サンプルをアクイジション・メモリに格納すると同時に上記ラスタ表示をラスタ・メモリに格納する処理と
を具える試験測定装置における方法。

【請求項12】

一連の上記デジタル・サンプルの少なくとも一部分を取り出す処理が、トリガの位置に対するオフセットに基づく請求項１０の試験測定装置における方法。

【請求項13】

上記ヒストグラムを生成する処理が、上記ヒストグラム内の列の数よりも少ない数のサンプルを上記ヒストグラムに入力する処理を有し、上記ヒストグラムにおける一連の上記デジタル・サンプルの配置は、トリガ・サブ・サンプルの位置によって定める請求項１１の試験測定装置における方法。

【請求項14】

一連の上記デジタル・サンプルの全てについて上記ラスタ表示を生成する請求項１０の試験測定装置における方法。

【請求項15】

上記ラスタ表示を上記試験測定装置で表示する処理を更に有する請求項１０の試験測定装置における方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、試験測定装置に関し、より詳細には、オシロスコープなどの試験測定装置における取得データの処理に関連するデッド・タイムを低減するための回路及び方法に関する。

【背景技術】

【0002】

デジタル・オシロスコープなどの試験測定装置が、被試験デバイス（ＤＵＴ）から対象信号を測定するシステムでは、信号がサンプリングされるレートは、プロセッサが、通常のグラフィックス処理を使用してディスプレイにレンダリングできる速度よりも高速になることがよくある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第６０８３９２２号公報

【特許文献2】特開２０１７－２０１２９５号公報

【非特許文献】

【0004】

【非特許文献1】「オシロスコープ」の紹介サイト、テクトロニクス、［online］、［２０２３年７月１９日検索］、インターネット<https://www.tek.com/ja/products/oscilloscopes>

【非特許文献2】トランジスタ技術ＳＰＥＣＩＡＬ編集部編、「ディジタル・オシロスコープ活用ノート」、「５－２ トリガ回路のしくみ」、第８５～８７頁、図２（回路ブロック図）、「５－７ トリガ・テクニックのいろいろ」の４、「一定期間だけトリガ機能を抑止するホールド・オフ」、第１０１頁、トランジスタ技術ＳＰＥＣＩＡＬ ｆｏｒ フレッシャーズ Ｎｏ．９９、ＣＱ出版株式会社、２００７年７月

【発明の概要】

【発明が解決しようとする課題】

【0005】

従来の測定装置では、ＤＵＴからの入力サンプル・ストリームは、通常、アクティブなサブセットと非アクティブなサブ・セットに細分化され、サンプル・データの保存とレンダリング/解析が交互に行われるアーキテクチャをサポートする。アクティブ/非アクティブなサブ・セットの結果として、測定装置は、入力ストリームが保存されている間、レンダリング/解析時間中に、ＤＵＴからのサンプルと潜在的なトリガ条件を事実上認識できなくなる。測定装置のアーキテクチャによっては、この「デッド」タイムが重大なものとなり、ＤＵＴからの信号を受信しているリアルタイムの９９％を超えることもある。

【0006】

その結果、オシロスコープのサンプル・レートは非常に高いものの、ユーザにとって関心のあるＤＵＴの異常イベントを捕捉できる可能性が低くなる。

【0007】

本開示技術の例は、従来の装置のこれら及び他の欠陥に取り組むものである。

【課題を解決するための手段】

【0008】

本開示技術による実施形態は、オシロスコープがＤＵＴから受信した全てのサンプルに基づいて、時間的に連続した２次元ヒストグラムを構築し、次いで、ディスプレイにおいてユーザに提示される。ヒストグラムは、測定装置自体のアクイジション・メモリにおいて、ＤＵＴに由来する波形サンプルを生成することとは独立して作成される。従って、生成されたヒストグラムは、表示される波形に影響を与える可能性のあるＤＵＴから捕捉された入力信号のサンプルの全てを捕捉してレンダリングしたものである。いくつかの実施形態では、性能を向上させるために、新たに入ってくるサンプルが視覚的なレンダリングにおいて既に表現されている場合、例えば、これら新たに入ってくるサンプルの存在が単に複製であるか又はユーザに示される最終表示を変更しないような場合には、これら新たに入ってくるサンプルは無視される。リソースを節約するために、新たに入ってくるサンプルを無視する可能性があるというこの判断は、必要な場合には、サンプルのパイプラインのできるだけ早い段階で行われる。

【図面の簡単な説明】

【0009】

【図1】図１は、本開示技術の実施例による連続アクイジション試験測定装置の機能ブロック図である。

【図2A】図２Ａは、本開示技術の実施例による、図１の測定装置のヒストグラム・プロセッサによって実行される機能を示すブロック図である。

【図2B】図２Ｂは、本開示技術の実施例による、図１の測定装置のヒストグラム・プロセッサによって実行される機能を示すブロック図である。

【図3】図３は、本開示技術の実施例による、図１のアクイジション・プロセッサによって実行される機能を示す機能ブロック図である。

【図4】図４は、本開示技術の実施例による、図３のヒストグラム・サブシステムによって実行される機能を示す機能ブロック図である。

【図5】図５は、本開示技術の実施例による連続アクジション機能を有する試験測定装置によって生成される出力画面の一例である。

【発明を実施するための形態】

【0010】

図１は、本開示技術のいくつかの構成に従った連続アクイジション（デジタル・サンプル取得）機能を有する試験測定装置１００の一例のブロック図である。試験測定装置１００には、１つ以上のポート１０２があり、このポート１０２は、任意の電気的又は光学的信号伝送媒体であっても良い。ポート１０２は、レシーバ、トランスミッタやトランシーバを有していても良い。ポート１０２の夫々は、試験測定装置１００のチャンネルである。いくつかの実施形態では、試験測定装置１００は、８個、１６個又はそれ以上の別々のポートを有する。試験測定装置１００は、１つ以上のポート１０２を介して被試験デバイス（ＤＵＴ）１０１に結合しても良い。複数の出力端子を有するＤＵＴ１０１は、複数の独立したポート１０２を介して、出力端子の夫々を測定装置１００に接続しても良い。

【0011】

次に、ポート１０２で受信した入力信号は、１つ以上のアナログ・デジタル・コンバータ（ＡＤＣ）１０４に送られる。１つ以上のＡＤＣ１０４は、１つ以上のポート１０２を通して受信したアナログ信号を、入力信号を表すデジタル・データに変換する。ＡＤＣ１０４は、測定装置１００で使用するのに十分な分解能で入力信号をサンプリングするための十分なサンプリング・レートを有し、８ビット、１２ビット又はそれ以上の分解能のＡＤＣ１０４であっても良い。ＡＤＣ１０４は、必要に応じて、全ての入力データをサンプリングするために、インターリーブ方式で動作しても良い。１つ以上のＡＤＣ１０４から出力されたデジタル化された信号は、アクイジション・メモリ１０８に格納される前に、アクイジション・プロセッサ１０６によって処理される。アクイジション・プロセッサ１０６の詳細な説明及びその主な機能は、図２から図６を参照して以下で詳細に説明する。

【0012】

アクイジション・メモリ１０８は、以下で詳細に説明するように、大量の入力データを記憶するように構成された比較的大きなソリッド・ステート・メモリであっても良い。アクイジション・メモリ１０８は、ソリッド・ステート・ディスク・ドライブなどのソリッド・ステート・メモリとして実装されても良い。アクイジション・メモリ１０８は、不揮発性ＲＡＭ（ＮＶＲＡＭ）で形成されても良い。試験測定装置１００内の他のメモリ、例えば、メイン・プロセッサ・メモリ１１１又は他のメモリは、プロセッサ・キャッシュ、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ソリッド・ステート・メモリ、ハード・ディスク・ドライブ又は任意の他のメモリ形式として実装されても良い。メモリは、データ、コンピュータ・プログラム・プロダクト及びその他の命令を保存するための媒体として機能する。特定の実施形態では、アクイジション・メモリ１０８は、１ＧＢ毎秒のスループット・レートを有する１ＴＢ以上のメモリを有していても良い。このような速度及び容量で、ユーザは、１０００秒の入力データをアクイジション・メモリ１０８に格納しても良い。いくつかの実施形態では、測定装置１００の様々なメモリからのデータは、出力ポート１１６を介してクラウド・ネットワーク１３０に出力や格納されても良い。

【0013】

１つ以上のメイン・プロセッサ１１０は、メイン・メモリ１１１からの命令を実行するように構成されてもよく、そのような命令によって示される任意の方法や関連するステップを実行しても良い。

【0014】

メイン・ユーザ入力部１１２は、１つ以上のプロセッサ１１０に結合される。メイン・ユーザ入力部１１２は、メイン出力ディスプレイ１１４上のＧＵＩでインタラクティブな操作を行うためにユーザが利用できるキーボード、マウス、タッチスクリーンや他の任意の操作装置を有していても良い。いくつかの実施形態では、メイン・ユーザ入力部１１２は、リモート・インタフェース１１３に接続されるか又はリモート・インタフェース１１３によって制御されても良く、このため、ユーザは、測定装置から物理的に離れた遠隔地において、測定装置１００の動作を制御しても良い。ディスプレイ１１４は、波形、測定値及び他のデータをユーザに表示するためのＬＣＤなどのデジタル・スクリーン又は他の任意のモニタであっても良い。いくつかの実施形態では、メイン出力ディスプレイ１１４も、また、測定装置１００から離れた場所に配置される。

【0015】

１つ以上の測定ユニット１２０は、測定装置１００の一部であるとして図示されている。これらの測定ユニット１２０は、測定装置１００の測定対象であるＤＵＴからの信号のパラメータ及び他の特性を測定するという主要な機能を行う。一般的な測定としては、時間領域での入力信号の電圧、電流、電力の測定及び周波数領域での入力信号の特性の測定がある。測定ユニット１２０は、試験測定装置で典型的に実行される任意の測定を代表している。

【0016】

試験測定装置１００の構成要素は、試験測定装置１００内に統合されているものとして描かれているが、これらの構成要素のいずれかが、試験測定装置１００の外部にあっても良く、従来の任意の方法（例えば、有線や無線の通信媒体やメカニズム）で試験測定装置１００に結合できることが、当業者には理解できよう。例えば、いくつかの例では、メイン・ディスプレイ１１４は、試験測定装置１００から離れた場所にあっても良い。いくつかの実施形態では、リモート・コンピュータが、リモート・インタフェース１１３を介して測定装置１００に接続され、メイン・ディスプレイ１１４をリモート・コンピュータのディスプレイ上で表示させても良い。

【0017】

図２Ａ及び図２Ｂは、本開示技術の実施形態によるヒストグラム・プロセッサによって実行される機能を示すブロック図である。大まかに言うと、ヒストグラム・プロセッサは、ＤＵＴから受信したサンプルに基づくデータを、リアルタイムかつフル・レートで捕捉することにより、ヒストグラムを生成する。捕捉されたヒストグラムは、次いで、ヒストグラムを表示に適した画像に変換する後処理エンジンで利用可能となり、ユーザの好みに応じて、測定装置１００によって、メイン出力ディスプレイ１１４又は他の場所に表示されても良い。

【0018】

図２Ａを参照すると、ＤＵＴからのサンプルは、デジタル形式に変換された後、循環又はリング・バッファ２１０に格納される。リング・バッファ２１０は、最終的に入力信号の画像を表示する画面の幅に対応するレコード長よりも長い。

【0019】

入力信号においてトリガ条件が発生すると、複数の個別のデータ・サンプルから構成される１セット（set：組、グループ）がリング・バッファ２１０から取り出され、サンプル・プロセッサ２２０に送られる。リング・バッファから抽出され、サンプル・プロセッサに送られる個別のデータ・サンプルの個数及び位置は、実装の詳細に依存するが、概して、トリガ条件の前に発生した個別のデータ・サンプルと、トリガ条件の後に発生した個別のデータ・サンプルとが含まれる。別の実施形態では、サンプル・プロセッサ２２０によって処理されるデータ・サンプルは、トリガ自身からオフセットされる。このような実施形態では、トリガは、そのトリガ・イベントがサンプル・プロセッサ２２０によって処理される個別のデータ・サンプルの一部分であるか否かに関係なく、入力信号の任意の部分で発生したイベントであっても良い。個別のサンプルは、これらサンプルが上書きされるまで、リング・バッファ２１０内に留まることを思い出してください。そのため、トリガ・イベントが発生すると、トリガ・イベントを基準にして、リング・バッファ２１０の予め決められた位置に格納された予め決められた数のサンプルが、サンプル・プロセッサ２２０に送られ、これら入ってくるサンプルから２次元ラスタ表示を生成する動作を開始する。一実施形態では、リング・バッファから取り出されるサンプルの数は、２⁸、２²⁰、２³²のような２の累乗の数、又は、任意の他の累乗に等しい。別の実施形態では、リング・バッファから取り出されるサンプルの数が、２の累乗である必要はない。

【0020】

図２Ａ及び図２Ｂを参照すると、ラスタ表示２４０は、多数の列から構成され、各列は、リング・バッファ２１０から収集されたサンプルの１セット内のサンプルの中の１つに対応する。各列は、複数の値から構成されるヒストグラムであり、ヒストグラム内の各ビンは、ビンの値を持つサンプルが処理されるたびにインクリメント（increment：１つ増加）する。いくつかの実施形態において、最大値は、最終的なラスタ表示において、最大輝度その他の特性をレンダリングしている値を表す。従って、ヒストグラムは、この最大値に達すると、それ以上の累積は、最終的なラスタ表示を改善しないので、特定のビンのインクリメントを停止することがある。

【0021】

個々のヒストグラムの全てを一緒に組み立てることによって、トリガ・イベントに基づいてサンプル・プロセッサ２２０によって処理された全てのサンプルをよく表す２次元ラスタ２４０が、グラフィック形式で生成される。図２Ｂは、２次元ラスタ２４０に組み立てられる列２３１～２３９を示しているが、実際的には、ラスタ２４０の作成に使用される現実の列の数が、多数の要因に基づいて変化しても良い。最も簡単なケースでは、ラスタ２４０の作成に使用される列の数は、トリガ・イベントの後に、サンプル・プロセッサ２２０に送られるサンプルの数と正確に等しい。しかし、別の場合には、サンプル数がラスタ２４０中の列の数を超えても良いし、サンプル数がラスタ２４０中の列の総数よりも少なくても良い。これらの特殊なケースについては、以下で詳しく説明する。しかし、主な例では、トリガ・イベント後にリング・バッファからサンプル・プロセッサ２２０に送られるサンプルの数が、ラスタ２４０中の列の数と等しいと仮定する。換言すれば、波形のラスタ２４０は、本質的に２次元ヒストグラムであり、ここで、各列は、リング・バッファ２１０からの複数のサンプル値の中の、トリガ時点を基準にして、相対的な時点に発生したサンプルの値の個別の１次元ヒストグラムである。

【0022】

図３は、アクイジション・プロセッサの一例の実施形態の詳細を示すブロック図である。より具体的には、図３のアクイジション・プロセッサ３００は、図１のアクイジション・プロセッサ１０６の実施形態であっても良い。図１のアクイジション・プロセッサ１０６と同様に、図３のアクイジション・プロセッサ３００は、ＡＤＣ１０４とアクイジション・メモリ１０８との間に位置している。アクイジション・プロセッサ３００の多くの構成要素は、標準的なアクイジション・プロセッサに見られる典型的な構成要素であり、その機能は詳細には説明しない。これらには、ＡＤＣ中間フィルタ（Intermediate Filter）３１０、デジタル・シグナル・プロセッサ３２０、デシメータ（間引き部）３３０、ダイレクト・メモリ・アクセス３４０及びアクイジション/実行（Run）制御部３６０が含まれる。トリガ・プロセッサ３５０の機能は、上述したが、ヒストグラム・プロセッサ３７０への入力部として動作し、ヒストグラム・プロセッサ３７０は、本開示技術の実施形態による、試験測定装置における連続的なアクイジションに関して、本願に記載される動作の大部分を実行する。

【0023】

デシメータ３３０及びアクイジション/実行制御部３６０を通る経路（両方共に従来技術である）と共に、図３のヒストグラム・プロセッサ３７０は、ＡＤＣ１０４（図１）とアクイジション・メモリとの間に、第３経路を形成することに留意されたい。しかし、ヒストグラム・プロセッサ３７０は、新規なものであり、上述したように、以前の測定装置には、決して含まれていなかった連続的アクイジションに関する機能を実行する。

【0024】

図４は、ヒストグラム・プロセッサ４００の機能ブロック図であり、これは、本開示技術の例による、図３のヒストグラム・プロセッサ３７０の実施形態であっても良い。

【0025】

図３と同様に、ヒストグラム・プロセッサ４００は、トリガ・プロセッサ２５０に加えて、ＡＤＣ１０４の出力、よって、ＤＵＴ１０１（図１）から生じた出力からの直接経路の両方から入力信号を受ける。

【0026】

図２Ａ及び図２Ｂを参照して上述したように、トリガ配置/補間部（interpolator）４１０は、トリガを受けたことを示し、リング・バッファ４３０に格納されたデータからヒストグラムを生成するように捕捉プロセス４４０に指示する。より詳細には、トリガ配置/補間部４１０は、リング・バッファ４３０内のトリガを生じさせたサンプルの位置を特定し、そのサンプルと、その前のサンプルとの間の、トリガ条件の一部として信号が閾値を超えた正確な時点を計算する。チャンネル・セレクタ４２０は、サンプルがどのチャンネルから生じるかを指定する。リソースの制限に応じて、測定装置１００は、１つのヒストグラム・プロセッサ４００を測定装置の全てのチャンネルで共有する状態から、各チャンネルに１つのヒストグラム・プロセッサ４００がある状態までの間のどこかとすることもできる。ヒストグラム・プロセッサ４００が２つ以上のチャンネル間で共有される場合、一度に１つのチャンネルからの信号のみがラスタ表示を生成するために使用される。これに代えて、各チャンネルが、それ自身専用のヒストグラム・プロセッサ４００を有する場合、各チャンネルが、それ自身専用のラスタ表示生成部を有し、他のチャンネル用の別のラスタ表示生成部と並行して動作しても良い。

【0027】

先に述べていないが、ヒストグラム・プロセッサ４００の典型的な実施形態には、２つ別々のラスタ、つまり、図４でラベル付けされているように、ヒストグラムＡ４５０及びヒストグラムＢ４５１の複数のヒストグラムがある。２つのヒストグラム４５０及び４５１を使う理由は、ヒストグラムが完成してからユーザに表示されるまでの後処理に時間がかかるためである。例えば、ヒストグラム４５０を表示する準備が整うと、ヒストグラム・プロセッサ４００は、それを再生機構に送るが、この再生機構は、ヒストグラム４５０を、メイン装置１００の１つ以上のプロセッサ１１０（図１）でアクセス可能なアクイジション・メモリ１０８又は他のメモリに配置するために使用されるダイレクト・メモリ・アクセス（Direct Memory Access：DMA）アーキテクチャ４６０であっても良い。そこから、ヒストグラム４５０の後処理が行われ、これには、以下で更に詳細に説明するように、水平及び垂直寸法の調整が含まれても良い。しかし、この後処理にかかる時間は、ゼロではないので、もし第２ヒストグラム４５１がないと、第１ヒストグラム４５０がアクイジション・メモリ１０８に転送され、再び使用できるようにリセット/クリアされている間、入ってくるサンプルを捕捉し損ねてしまうことになろう。その代わりに、２つのヒストグラム４５０及び４５１を有するシステムでは、ヒストグラム・プロセッサ４００は、表示処理のために、第１ヒストグラム４５０がメイン装置１００でアクセス可能なアクイジション・メモリ１０８又は他のメモリに転送されるときに、直ちに第２ヒストグラム４５１に切り替える。そして、第２ヒストグラム４５１の表示の準備が整うと、第２ヒストグラム４５１はアクイジション・メモリ１０８に転送され、ヒストグラム・プロセッサ４００は、入力データを捕捉し損ねることなく、第１ヒストグラム４５０を新しいサンプル・データで満たすように直ちに切り替える。換言すれば、トリガ条件に基づいて、ＤＵＴからの入力データは、第１ヒストグラム４５０又は第２ヒストグラム４５１のいずれかに捕捉される。そして、トリガ条件が常に満たされているという状態が可能であり、そのために、本開示技術による測定装置は、入力データを全く捕捉し損ねることなく、ＤＵＴから生じる全てのデータを捕捉できる。

【0028】

なお、ヒストグラム・プロセッサ内の単一のヒストグラムだけを使用しても、本願に記載の連続的アクイジション及び表示の方法を実装することは可能であり、これは、依然としてかなり高いライブ時間比率を達成しながら、ヒストグラム・メモリのリソースを半分に減少させることになるであろう。この状況では、オシロスコープのデッドタイムは、後処理のために１つのヒストグラムを別のメモリ位置に転送し、リセットするのに必要な時間になる。

【0029】

ヒストグラム４５０、４５１のうちの１つを、図１のディスプレイ１１４などのディスプレイ上に表示する前の後処理変換が、ヒストグラムによって生成される波形の色又は特定の表示ウィンドウに合うように表示を引き伸ばすなど、パラメータを制御するために使用されても良い。また、輝度平準化、残像処理（persistence：パーシスタンス）などの他の機能が実行されても良い。

【0030】

ヒストグラムの幅の選択には、ある程度の柔軟性があるが、一部のハードウェア実装では、ヒストグラムの幅を特定のサイズに固定する。概して、ヒストグラムの幅は、通常、表示の幅と等しいか又は類似するように選択される。表示される幅が可変の状況では、ヒストグラム（つまり、ラスタ）を拡大又は伸張することもできる。比率が１:１に近い場合は、かなり単純な水平スケール調整を使用しても、大きな劣化は発生しない。

【0031】

ヒストグラムの高さは、入力サンプルのビット数の関数である。１サンプル・ビットを追加するたびに、必要なメモリが２倍になる。設計の複雑さと画質のトレードオフを解決したら、表示領域のサイズが異なる場合に、特に表示領域のサイズの違いを考慮して、ラスタの垂直方向を延長することが必要となることがある。ビット深度によっては、垂直方向に大幅なスケール調整が必要になる場合があり、その結果、各波形を個別にプロットした場合よりも画像が不鮮明に見える可能性がある。

【0032】

最も単純な実施形態では、ラスタ内の列の数は、トリガ・イベント後に収集されたサンプル数と正確に一致するが、しかし、列の数は、一度に処理されるサンプル数よりも、多くても少なくても良いことを、上述から思い出してください。意図的な異なる表示幅を説明するため、本開示による実施形態は、サンプルが１:１の比率で列に配置されない場合を説明する。１列あたりのサンプル数が１未満の場合（個数過小のケースと呼ぶ）、ヒストグラム・プロセッサは、１つのサンプルについて複数の列に渡るインデックスを付ける。１列あたりのサンプル数が１より大きい場合（個数過剰のケース）、ヒストグラム・プロセッサは、間引きによってサンプルをスキップする。

【0033】

個数過小のケースでは、トリガ条件の分析に基づいて、エッジ交差の周辺のサンプルを使用した補間のようなサブ・サンプルの配置情報が得られる場合、このサブ・サンプル配置情報を使用して、充填する列のサブ・セットを選択できる。サブ・サンプルの配置情報がトリガ形式から得られない場合、列のサブ・セットにのみヒストグラム・データが含まれる。また、この個数過小ケースでは、ヒストグラムのバランスが取れていないことがある。この場合、平準化（leveling：レベリング）機能を適用して、全ての列の強度を等しくすることができる。場合によっては、ヒストグラムに、単純にゼロの列が複数あることもある。データがゼロの列を考慮する１つのアプローチは、画像モーフィングから派生したアプローチを使用して欠落している列を充填することである。ヒストグラムの充填された２つの列の間のギャップを埋めるために、後処理エンジンは、各ヒストグラム内のピークを特定し、それらをマッピングして変換ベクトルを特定し、ベクトルに沿った位置と強度の補間によって中間のヒストグラムを再作成する。この１次アプローチでは、条件によってはアーチファクト（artifacts：本来無いはずのもの）が発生する。隣接する２つのヒストグラムよりも多数のヒストグラムを考慮すると共に、標準偏差とヒストグラムの境界のベクトルも見て、方向性を判断することもできる。

【0034】

更に、個数過小のケースでは、いくつかの実施形態が、サブ・サンプルのオフセットを特定し、いくつかの緩和策を実施するための「ヒット」カウンタを有している。これらの緩和策には、エイリアシングを減じるための小さなホールドオフを導入する処理や、近隣の列から欠落している列を再作成するための後処理が含まれる。更に別の実施形態は、ラスタ表示によって生成された線を、より連続的に見せるために水平方向のぼかしを追加するための、配置「ぼかし処理（fuzzing）」レジスタを使用することを含む。異なる値を有する隣接するヒストグラムによって生じる不連続な線の状態を緩和する更なる実施形態では、例えば、隣接する列に基づく強度の平準化（レベリング）又はモーフィングの処理を有していても良い。

【0035】

個数過小のケースは、測定装置での等価時間レンダリングに使用でき、この場合、トリガ条件のサブ・サンプル位置の推定に基づいて、トリガ位置を基準に、サンプリングされた関連する時点において、サンプルをヒストグラムに配置する。全てのトリガ・モードでサブ・サンプルの配置情報が得られるわけではなく、その場合、サンプルは、サンプル間の中間点で、その状態が発生したかのように配置され、そのため、等価時間の配置では連続した線は生じない。

【0036】

図５は、１つの波形が同じラスタに２回サンプリングされた場合の概念的な例を示す出力表示の図であり、サブ・サンプルの基準が異なるために、ラスタ内での配置のアライメントが異なっている。これら２つのレコードは、グレーの異なる濃淡で表示されている。図５は、わかりやすくするために、図示したラスタ内に２つのサンプル・セットのみを示しているが、実際には、各ラスタには、通常、数千、数万又は数百万のオーダーのサンプル・セットを含む多数のサンプル・セットが含まれ、１つの表示を生成するために使用される。追加のレコードが、様々なオフセットでヒストグラムに統合されると、ヒストグラムは、通常、不足している部分が充填されるので、結果として生じる表示の線は、連続しているように見える。しかし、サンプル・レートと調和した周波数での綺麗な波形のような場合では、これが崩れることがある。

【0037】

この設計の中では、このモードは、スーパー・レートと呼ばれる。スーパー・レート・モードでは、レコード長は、標準のヒストグラムの幅より、個数過小の比率だけ短く、トリガ・サブ・サンプル位置から決定された位相とスーパー・レート係数の間隔（intervals）に基づいて、サンプルが配置される。

【0038】

ほとんどのデジタル・オシロスコープは、パーシスタンス（残像処理）の概念を実装しており、これは、一定期間の減衰時間にわたって、以前のラスタの強度（輝度）の減少していくバージョンを維持するものである。この機能は、前のヒストグラムの減衰バージョンを次のヒストグラムと一緒にすることによる、異なる変換の前後に実現でき、変換後の表示画像についても同様である。

【0039】

実装された例示的な実施形態によれば、１０２４個のヒストグラムの列と、１列当たり２５６個のビンを有するラスタが生成された。その元となるサンプルは、８ビット（２⁸＝２５６）で、その表示には、１２８０個の列の幅があるが、更にエッジＵＩ要素が含まれている。ヒストグラム・プロセッサの内部メモリは、ＦＰＧＡのメモリを使用して実装しても良い。いくつかの実施形態では、図３のアクイジション・プロセッサ３００のようなヒストグラム・プロセッサ全体が、１つ以上のＦＰＧＡで実装される。実施形態の第２例では、２０４８個のヒストグラムの列と、１列当たり１０２４個のビンを有し、これは、直前の例と比較して、追加のメモリを必要とすることがある。

【0040】

ビット深度を選択するためには、ディスプレイ上の１つのピクセルについて、どのくらいの数のレベルを識別できるように表示するか決めることが重要な検討事項である。例えば、モノクロ画像の場合、典型的な測定装置１００の現在の表示制限は、８ビットであり、その２５６個の値の範囲内でも、人間の目が識別するには背景色（黒）に近すぎて、一部に実用的でないものがある。また、ヒストグラム・データからカラー化された波形を生成する場合は、例えば、１ピクセル当たり２４ビットを用いても良い。

【0041】

ハードウェア・リソースの一部を２倍にすることにより、いくつかの実施形態では、２つのラスタ抽出を並行して実行することが可能であり、従って、いくつかのサンプルがラスタに２回影響を与える可能性があるという意味で「２００％ライブ」に近づけることができる。十分なリソースがあれば、更に高いレートを達成できる可能性がある。１００％ライブを超えて動作することの利点は、同じ水平位置に積み重ねられたトリガ条件のより多くの事象を、このトリガ条件が画面の左端又は右端に表示される場合でも、視覚化できることである。

【0042】

捕捉時の波形のパーシスタンス（残像処理）をサポートするために、現在使用されていないラスタを、アクイジション・メモリにコピーした後、様々な方法でリセットすることもできる。基本的な非ハードウェアのパーシスタンス・モデルでは、ヒストグラムをゼロにしてから、サンプルの保存に再度使用する。これに代えて、ヒストグラムのビンをスケール調整（ある割合で縮小）して、蛍光体の減衰（fade：徐々に衰える）のような効果をシミュレートすることもできる。この手法の欠点の１つは、ソースが最新のバッファではなく、異常なイベントのちらつきが発生する可能性があることである。ディスプレイの更新レートによっては、人間の目で検出できる場合と検出できない場合がある。あるいは、単一のヒストグラムを実装（１００％ライブではない）することが望ましい場合には、ちらつきのアーチファクトは発生しない。

【0043】

本開示のいくつかの実施形態によれば、ユーザ・インタフェースは、フル・レート・ラスタと、普通に捕捉されたラスタとの両方を表示し、スプリアス（擬似的）な挙動についてトリガすることを目的とした複雑なトリガの細かいチューニングを可能にする。これには、フル・レートの捕捉に使用される単純なトリガと、ユーザがチューニングするより複雑なトリガの両方をサポートするために、トリガ・エンジンを慎重に作成する必要がある。

【0044】

本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ以上のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ以上のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。

【0045】

開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行されても良い１つ以上のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。

【0046】

コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用できる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。

【0047】

通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含んでも良い。

実施例

【0048】

以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。

【0049】

実施例１は、試験測定装置であって、被試験デバイスからの入力信号を受けるように構成された入力部と、上記入力信号を一連のデジタル・サンプルとしてアクイジション・メモリに格納するように構成されたアクイジション・メモリ制御部と、上記デジタル・サンプルの値のヒストグラムを、上記値が上記アクイジション・メモリに格納される前又は格納されるのと同時に、生成するように構成されたラスタライザとを有する。

【0050】

実施例２は、実施例１による試験測定装置であって、ラスタ・メモリを更に有し、上記ヒストグラムが上記ラスタ・メモリに格納される。

【0051】

実施例３は、上述した実施例のいずれかによる試験測定装置であって、一連の上記デジタル・サンプルが上記アクイジション・メモリに格納され、同時に上記ヒストグラムがラスタ・メモリに格納される。

【0052】

実施例４は、上述した実施例のいずれかによる試験測定装置であって、上記ラスタライザが、トリガの結果に基づいて上記ヒストグラムを生成するように構成される。

【0053】

実施例５は、実施例４による試験測定装置であって、一連の上記デジタル・サンプルを一時的に格納するリング・バッファを更に有し、上記ヒストグラムに格納された上記デジタル・サンプルの値をトリガ結果に基づいて上記リング・バッファにおいてオフセットさせる。

【0054】

実施例６は、実施例５による試験測定装置であって、一連の上記デジタル・サンプル中のサンプルの数が上記ヒストグラム内の列の数よりも少なく、上記ヒストグラムにおける一連の上記デジタル・サンプルの配置を、トリガ・サブ・サンプルの位置によって定める。

【0055】

実施例７は、上述した実施例のいずれかによる試験測定装置であって、上記ラスタライザは、一連の上記デジタル・サンプルの全てについて上記ヒストグラムを生成するように構成される。

【0056】

実施例８は、上述した実施例のいずれかによる試験測定装置であって、上記ヒストグラムが、ラスタ表示を生成するために使用され、ラスタ表示の外観に影響を与えない一連の上記デジタル・サンプルのうちの特定のものが上記ヒストグラムに表されない。

【0057】

実施例９は、上述した実施例のいずれかによる試験測定装置であって、上記ヒストグラムが２次元である。

【0058】

実施例１０は、試験測定装置であって、被試験デバイス（ＤＵＴ）からの入力信号を受け、該入力信号を一連のデジタル・サンプルとしてリング・バッファに格納するための入力部と、トリガ条件に基づいて一連の上記デジタル・サンプルの一部分を定期的に選択する処理と、上記ＤＵＴから入力される上記デジタル・サンプルを受信する速度と少なくとも同程度の速さで、一連の上記デジタル・サンプルの一部分における選択された上記デジタル・サンプルの夫々に関して２次元ヒストグラムの対応するビンの値を増加させる処理と、複数のヒストグラムから形成されるラスタを構築する処理とをラスタ構築期間中に行い、更に、上記ラスタを上記試験測定装置の記憶場所（memory location）に転送する処理をラスタ出力期間中に行うように構成されたヒストグラム・プロセッサと、該ヒストグラム・プロセッサによって構築された上記ラスタに基づいて表示装置上にラスタ波形図を生成するように構成された表示駆動回路とを有する。

【0059】

実施例１１は、実施例１０による試験測定装置であって、一連の上記デジタル・サンプルに基づいて、上記表示装置上に第２波形図を生成するように構成された第２表示駆動回路を更に有する。

【0060】

実施例１２は、実施例１０又は１１による試験測定装置であって、ラスタ・メモリを更に有し、上記ラスタが、上記ラスタ・メモリに格納される。

【0061】

実施例１３は、実施例１０から１２のいずれかによる試験測定装置であって、一連の上記デジタル・サンプルがアクイジション・メモリに格納され、同時に、上記ラスタがラスタ・メモリに格納される。

【0062】

実施例１４は、実施例１０から１３のいずれかによる試験測定装置であって、一連の上記デジタル・サンプルの上記一部分におけるサンプルの数が上記ヒストグラム内の列の数よりも少なく、上記ヒストグラムにおける一連の上記デジタル・サンプルの配置をトリガ・サブ・サンプルの位置によって定める。

【0063】

実施例１５は、試験測定装置における方法であって、入力信号から一連のデジタル・サンプルを生成する処理と、一連の上記デジタル・サンプルをリング・バッファに格納する処理と、トリガ条件に基づいて上記リング・バッファから一連の上記デジタル・サンプルの少なくとも一部分を取り出す処理と、一連の上記デジタル・サンプルの少なくとも一部分からヒストグラムを生成する処理と、上記ヒストグラムからラスタ表示を生成する処理と、一連の上記デジタル・サンプルをアクイジション・メモリに格納すると同時に上記ラスタ表示をラスタ・メモリに格納する処理とを有する。

【0064】

実施例１６は、実施例１５による方法であって、一連の上記デジタル・サンプルの少なくとも一部分を取り出す処理が、トリガの位置に対するオフセットに基づく。

【0065】

実施例１７は、実施例１６による方法であって、上記ヒストグラムを生成する処理が、上記ヒストグラム内の列の数よりも少ない数のサンプルを上記ヒストグラムに入力する処理を有し、上記ヒストグラムにおける一連の上記デジタル・サンプルの配置は、トリガ・サブ・サンプルの位置によって定める。

【0066】

実施例１８は、上述のいずれかの実施例の方法による方法であって、一連の上記デジタル・サンプルの全てについて上記ラスタ表示を生成する。

【0067】

実施例１９は、上述のいずれかの実施例の方法による方法であって、上記ラスタ表示を上記試験測定装置で表示する処理を更に有する。

【0068】

実施例２０は、実施例１９による方法であって、一連の上記デジタル・サンプルに基づいて、上記ラスタ表示とは別個の波形を表示する処理を更に有する。

【0069】

開示された本件の上述のバージョンは、記述したか又は当業者には明らかであろう多くの効果を有する。それでも、開示された装置、システム又は方法の全てのバージョンにおいて、これらの効果又は特徴の全てが要求されるわけではない。

【0070】

加えて、本願の記述は、特定の特徴に言及している。特許請求の範囲、要約及び図面を含め、本願に開示される全ての特徴と、開示される全ての方法又は処理における全ての工程は、互いに少なくとも一部分が排他的でない限り、任意に組み合わせても良い。特許請求の範囲、要約及び図面を含め、本願に開示される特徴の夫々は、特に明記されていない限り、同じ、等価又は類似の目的に寄与する代替の特徴で置き換えても良い。

【0071】

また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。

【0072】

説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の請求項以外では、限定されるべきではない。

【符号の説明】

【0073】

１００ 試験測定装置
１０１ 被試験デバイス（ＤＵＴ）
１０２ １つ以上のポート
１０４ アナログ・デジタル・コンバータ（ＡＤＣ）
１０６ アクイジション・プロセッサ
１０８ アクイジション・メモリ
１１０ メイン・プロセッサ
１１１ メイン・メモリ
１１２ メイン・ユーザ入力部
１１３ リモート・コマンド/インタフェース
１１４ メイン出力ディスプレイ
１１６ 出力ポート
１２０ １つ以上の測定ユニット
１３０ クラウド・ネットワーク

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【外国語明細書】