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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024149360
(43)【公開日】2024-10-18
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H10B 63/00 20230101AFI20241010BHJP
H10N 70/20 20230101ALI20241010BHJP
H10N 99/00 20230101ALI20241010BHJP
【ＦＩ】
H10B63/00
H10N70/20
H10N99/00
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023208302
(22)【出願日】2023-12-11
(31)【優先権主張番号】10-2023-0045376
(32)【優先日】2023-04-06
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】ハ テ ジョン
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA15
5F083GA16
5F083GA30
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F083ZA28
(57)【要約】
【課題】メモリセルの動作フェイルを減少及び／又は防止しつつ、メモリセルのセレクタのホールド電流を容易に制御できる半導体装置及びその製造方法を提供すること。
【解決手段】本実施形態の半導体装置は、複数のメモリセルを備える半導体装置であって、前記複数のメモリセルの各々は、抵抗層と、前記抵抗層上に配置されるセレクタ層と、前記セレクタ層上に配置されるメモリ層とを備え、前記抵抗層は、下部、及び前記下部上に配置される上部を備え、前記下部の幅が前記抵抗層の最上面の幅より小さいことができる。
【選択図】図３
【解決手段】本実施形態の半導体装置は、複数のメモリセルを備える半導体装置であって、前記複数のメモリセルの各々は、抵抗層と、前記抵抗層上に配置されるセレクタ層と、前記セレクタ層上に配置されるメモリ層とを備え、前記抵抗層は、下部、及び前記下部上に配置される上部を備え、前記下部の幅が前記抵抗層の最上面の幅より小さいことができる。
【選択図】図３
【特許請求の範囲】
【請求項1】
複数のメモリセルを備える半導体装置であって、
前記複数のメモリセルの各々は、
抵抗層と、
前記抵抗層上に配置されるセレクタ層と、
前記セレクタ層上に配置されるメモリ層と、
を備え、
前記抵抗層は、下部、及び前記下部上に配置される上部を備え、前記下部の幅が前記抵抗層の最上面の幅より小さい半導体装置。
前記複数のメモリセルの各々は、
抵抗層と、
前記抵抗層上に配置されるセレクタ層と、
前記セレクタ層上に配置されるメモリ層と、
を備え、
前記抵抗層は、下部、及び前記下部上に配置される上部を備え、前記下部の幅が前記抵抗層の最上面の幅より小さい半導体装置。
【請求項2】
前記抵抗層は、前記セレクタ層のホールド電流を減少させる請求項１に記載の半導体装置。
【請求項3】
前記下部の幅が減少すれば、前記ホールド電流も減少する請求項２に記載の半導体装置。
【請求項4】
第１の方向に延びる複数の第１の導電ラインと、
前記第１の方向と交差する第２の方向に延びる複数の第２の導電ラインと、
を備え、
前記複数のメモリセルの各々は、前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域と重なり、
前記抵抗層は、前記第１の導電ラインまたは前記第２の導電ラインの抵抗より小さい抵抗を有する請求項１に記載の半導体装置。
前記第１の方向と交差する第２の方向に延びる複数の第２の導電ラインと、
を備え、
前記複数のメモリセルの各々は、前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域と重なり、
前記抵抗層は、前記第１の導電ラインまたは前記第２の導電ラインの抵抗より小さい抵抗を有する請求項１に記載の半導体装置。
【請求項5】
前記上部は、下から上へ行くほど増加する幅を有する請求項１に記載の半導体装置。
【請求項6】
前記下部は、一定の幅を有する請求項１に記載の半導体装置。
【請求項7】
前記抵抗層の側面を囲みながら、前記抵抗層から順次配置される第１～第Ｎの絶縁パターン（ここで、Ｎは、２以上の自然数）をさらに備え、
前記第１～第Ｎの絶縁パターンのうち、第ｔの絶縁パターン（ここで、ｔは、２以上、Ｎ以下の自然数）のエッチング率は、第ｔ－１の絶縁パターンのエッチング率より小さい請求項１に記載の半導体装置。
前記第１～第Ｎの絶縁パターンのうち、第ｔの絶縁パターン（ここで、ｔは、２以上、Ｎ以下の自然数）のエッチング率は、第ｔ－１の絶縁パターンのエッチング率より小さい請求項１に記載の半導体装置。
【請求項8】
前記第１～第Ｎの絶縁パターンは、互いに異なる物質で形成される請求項７に記載の半導体装置。
【請求項9】
前記第１～第Ｎの絶縁パターンのうち、少なくとも２つは、互いに同じ物質で形成されながら、構成要素の組成が互いに異なる請求項７に記載の半導体装置。
【請求項10】
基板上に柱状の犠牲パターン、及び前記犠牲パターンの側面を囲みながら前記犠牲パターンから順次配置され、前記犠牲パターンより小さいエッチング率を有しながら前記犠牲パターンから遠くなるほど減少するエッチング率を有する第１～第Ｎの絶縁パターンを形成するステップ（ここで、Ｎは、２以上の自然数）と、
前記犠牲パターン及び前記第１～第Ｎの絶縁パターンに対して全面エッチングを行うステップと、
全面エッチングされた前記犠牲パターンを除去して穴を形成するステップと、
前記穴を埋め込みながら前記穴から上へと延びる部分を有する抵抗層を形成するステップと、
前記抵抗層上にセレクタ層及びメモリ層を形成するステップと、
を含む半導体装置の製造方法。
前記犠牲パターン及び前記第１～第Ｎの絶縁パターンに対して全面エッチングを行うステップと、
全面エッチングされた前記犠牲パターンを除去して穴を形成するステップと、
前記穴を埋め込みながら前記穴から上へと延びる部分を有する抵抗層を形成するステップと、
前記抵抗層上にセレクタ層及びメモリ層を形成するステップと、
を含む半導体装置の製造方法。
【請求項11】
前記第１～第Ｎの絶縁パターンを形成するステップは、
前記犠牲パターンの上面及び前記側面に沿ってコンフォーマルに前記第１～第Ｎの絶縁パターンを蒸着するステップと、
前記犠牲パターンの前記上面が露出するように平坦化工程を行うステップと、
を含む請求項１０に記載の半導体装置の製造方法。
前記犠牲パターンの上面及び前記側面に沿ってコンフォーマルに前記第１～第Ｎの絶縁パターンを蒸着するステップと、
前記犠牲パターンの前記上面が露出するように平坦化工程を行うステップと、
を含む請求項１０に記載の半導体装置の製造方法。
【請求項12】
全面エッチングされた前記犠牲パターンの上面は、最も低い高さを有し、全面エッチングされた前記第１～第Ｎの絶縁パターンの上面の高さが次第に増加する請求項１０に記載の半導体装置の製造方法。
【請求項13】
全面エッチングされた前記犠牲パターンの前記上面、及び全面エッチングされた前記第１～第Ｎの絶縁パターンの前記上面は、傾斜面を形成する請求項１２に記載の半導体装置の製造方法。
【請求項14】
前記抵抗層を形成するステップは、
全面エッチングされた前記犠牲パターンの上面、及び全面エッチングされた前記第１～第Ｎの絶縁パターンの上面を覆う抵抗物質を形成するステップと、
前記抵抗層の厚みが前記穴の深さより大きいながら前記抵抗層が隣接した他の抵抗層と分離されるように平坦化工程を行う請求項１０に記載の半導体装置の製造方法。
全面エッチングされた前記犠牲パターンの上面、及び全面エッチングされた前記第１～第Ｎの絶縁パターンの上面を覆う抵抗物質を形成するステップと、
前記抵抗層の厚みが前記穴の深さより大きいながら前記抵抗層が隣接した他の抵抗層と分離されるように平坦化工程を行う請求項１０に記載の半導体装置の製造方法。
【請求項15】
前記抵抗層は、前記穴内に埋め込まれた下部、及び前記下部上に配置される上部を備え、前記下部の幅は、前記抵抗層の最上面の幅より小さい請求項１０に記載の半導体装置の製造方法。
【請求項16】
前記上部の幅は、下から上へ行くほど増加する請求項１５に記載の半導体装置の製造方法。
【請求項17】
前記下部の幅は、一定である請求項１５に記載の半導体装置の製造方法。
【請求項18】
前記第１～第Ｎの絶縁パターンは、互いに異なる物質で形成される請求項１０に記載の半導体装置の製造方法。
【請求項19】
前記第１～第Ｎの絶縁パターンのうち、少なくとも２つは、互いに同じ物質で形成されながら、構成要素の組成が互いに異なる請求項１０に記載の半導体装置の製造方法。
【請求項20】
前記セレクタ層及び前記メモリ層を形成するステップは、
前記抵抗層及び前記第１～第Ｎの絶縁層上にセレクタ物質及びメモリ物質を形成するステップと、
１つのマスクを用いて前記セレクタ物質及び前記メモリ物質をエッチングするか、または、２つのマスクを各々用いて前記セレクタ物質及び前記メモリ物質をエッチングするステップと、
を含む請求項１９に記載の半導体装置の製造方法。
前記抵抗層及び前記第１～第Ｎの絶縁層上にセレクタ物質及びメモリ物質を形成するステップと、
１つのマスクを用いて前記セレクタ物質及び前記メモリ物質をエッチングするか、または、２つのマスクを各々用いて前記セレクタ物質及び前記メモリ物質をエッチングするステップと、
を含む請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体技術に関し、より詳細には、セレクタを備えるメモリセルを備える半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、電子機器の小型化、低電力化、高性能化、多様化などによって、コンピュータ、携帯用通信機器など、様々な電子機器で情報を格納できる半導体装置が求められており、これについての研究が進まれている。このような半導体装置では、印加される電圧または電流によって互いに異なる抵抗状態間でスイッチングする特性を利用してデータを格納できる半導体装置、例えば、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、電子ヒューズ（Ｅ－ｆｕｓｅ）などがある。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の実施形態等が解決しようとする課題は、メモリセルの動作フェイルを減少及び／又は防止しつつ、メモリセルのセレクタのホールド電流を容易に制御できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【0004】
上記課題を解決するための本発明の一実施形態に係る半導体装置は、複数のメモリセルを備える半導体装置であって、前記複数のメモリセルの各々は、抵抗層と、前記抵抗層上に配置されるセレクタ層と、前記セレクタ層上に配置されるメモリ層とを備え、前記抵抗層は、下部、及び前記下部上に配置される上部を備え、前記下部の幅が前記抵抗層の最上面の幅より小さいことができる。
【0005】
また、上記課題を解決するための本発明の一実施形態に係る半導体装置の製造方法は、基板上に柱状の犠牲パターン、及び前記犠牲パターンの側面を囲みながら前記犠牲パターンから順次配置され、前記犠牲パターンより小さいエッチング率を有しながら前記犠牲パターンから遠くなるほど減少するエッチング率を有する第１～第Ｎの絶縁パターンを形成するステップ（ここで、Ｎは、２以上の自然数）と、前記犠牲パターン及び前記第１～第Ｎの絶縁パターンに対して全面エッチングを行うステップと、全面エッチングされた前記犠牲パターンを除去して穴を形成するステップと、前記穴を埋め込みながら前記穴から上へと延びる部分を有する抵抗層を形成するステップと、前記抵抗層上にセレクタ層及びメモリ層を形成するステップとを含むことができる。
【発明の効果】
【0006】
本発明の実施形態等の半導体装置及びその製造方法によれば、メモリセルの動作フェイルを減少及び／又は防止しつつ、メモリセルのセレクタのホールド電流を容易に制御することができる。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態に係る半導体装置を説明するための斜視図である。
【図3】本発明の他の一実施形態に係る半導体装置に備えられるメモリセルを説明するための断面図である。
【図4A】本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための図である。
【図4B】本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための図である。
【図5】本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための図である。
【図6】本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための図である。
【図7】本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための図である。
【図8】本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための図である。
【図9A】本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための図である。
【図9B】本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための図である。
【図10】本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための断面図である。
【発明を実施するための形態】
【0008】
添付された図面を参照して様々な実施形態が詳細に説明される。
【0009】
図面は、必ずしも一定の割合で図示されたものとはいえず、いくつかの例示において、実施形態等の特徴を明確に見せるために図面に示された構造物のうち、少なくとも一部の比例は誇張されることもできる。図面または詳細な説明に２つ以上の層を有する多層構造物が開示された場合、図示されたような層等の相対的な位置関係や配列順序は、特定実施形態を反映するだけであり、本発明がこれに限定されるものではなく、層等の相対的な位置関係や配列順序は変わることもできる。また、多層構造物の図面または詳細な説明は、特定多層構造物に存在する全ての層を反映しないこともできる（例えば、図示された２つの層の間に１つ以上の追加層が存在することもできる）。例えば、図面または詳細な説明の多層構造物において第１層が第２層上にあるか、または基板上にある場合、第１層が第２層上に直接形成されるか、または基板上に直接形成され得ることを表すだけでなく、１つ以上の他の層が第１層と第２層との間または第１層と基板との間に存在する場合も表すことができる。
【0010】
図１は、本発明の一実施形態に係る半導体装置を説明するための斜視図である。
【0011】
図１に示すように、本実施形態の半導体装置は、第１の方向に延びながら互いに平行な複数の第１の導電ライン１１０、第１の方向と交差する第２の方向に延びながら互いに平行な複数の第２の導電ライン１２０、及び第１の導電ライン１１０と第２の導電ライン１２０との交差領域と重なりながら第１の導電ライン１１０と第２の導電ライン１２０との間に介在される複数のメモリセル１３０を備えることができる。
【0012】
第１の導電ライン１１０及び第２の導電ライン１２０は、メモリセル１３０の両端と各々接続することができる。本実施形態では、第１の導電ライン１１０が第２の導電ライン１２０の下に配置されるが、本開示がこれに限定されるものではなく、第１の導電ライン１１０と第２の導電ライン１２０との上下位置は、互いに変わることができる。第１の導電ライン１１０及び第２の導電ライン１２０のうち、いずれか１つは、ワードラインとして機能し、他の１つは、ビットラインとして機能することができる。第１の導電ライン１１０及び第２の導電ライン１２０は、各々様々な導電物質、例えば、白金（Ｐｔ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などの金属、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）などの金属窒化物、またはこれらの組み合わせを含むことができる。
【0013】
メモリセル１３０は、第１の導電ライン１１０と第２の導電ライン１２０との間でこれらの交差領域と各々重なるように柱状を有することができる。メモリセル１３０は、抵抗層１３２、セレクタ層１３４、及びメモリ層１３６の積層構造を含むことができる。
【0014】
メモリ層１３６は、様々な方式でデータを格納する機能をすることができる。一例として、メモリ層１３６は、その上端及び下端を介して供給される電圧または電流によって互いに異なる抵抗状態間でスイッチングすることにより、互いに異なるデータを格納する可変抵抗層に該当することができる。可変抵抗層は、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＭＲＡＭなどに用いられる様々な物質、例えば、転移金属酸化物、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系物質などのような金属酸化物、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）系物質などのような相変化物質、強誘電物質、強磁性物質などを含む単一膜構造または多重膜構造を有することができる。
【0015】
セレクタ層１３４は、メモリ層１３６への接近を制御しながら、第１の導電ライン１１０または第２の導電ライン１２０を共有するメモリセル１３０の間で発生しうる電流漏れを防止する機能をすることができる。このために、セレクタ層１３４は、その上端及び下端に供給される電圧の大きさが所定閾値電圧未満である場合、電流を遮断するか、電流をほとんど流さず、この閾値電圧以上で急に電流を流す閾値スイッチング（ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ）特性を有することができる。すなわち、セレクタ層１３４は、閾値電圧以上でターンオンされることができ、閾値電圧未満でターンオフされることができる。
【0016】
セレクタ層１３４は、ダイオード、カルコゲナイド系物質などのようなＯＴＳ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈｉｎｇ）物質、金属含有カルコゲナイド系物質などのようなＭＩＥＣ（Ｍｉｘｅｄ Ｉｏｎｉｃ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｄｕｃｔｉｎｇ）物質、ＮｂＯ２、ＶＯ２などのようなＭＩＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ）物質、またはＳｉＯ２、Ａｌ２Ｏ３などのように、相対的に広いバンドギャップを有するトンネリング絶縁物質などを含むことができる。
【0017】
または、セレクタ層１３４は、ドーパントがドーピングされた絶縁物質を含むことができる。ここで、絶縁物質は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物などのようなシリコン含有絶縁物質、絶縁性の金属酸化物、絶縁性の金属窒化物、またはこれらの組み合わせを含むことができる。ドーパントは、絶縁物質内で移動する伝導性キャリアを捕獲するか、捕獲された伝導性キャリアが再度移動する通路を提供するトラップサイトを生成する役割をすることができる。このようなトラップサイト形成のために、絶縁物質内で伝導性キャリアを収容できるエネルギー準位生成が可能な様々な元素がドーパントとして用いられ得る。一例として、絶縁物質がシリコンを含有する場合、ドーパントは、シリコンと相違した原子価を有する金属、例えば、ガリウム（Ｇａ）、ボロン（Ｂ）、インジウム（Ｉｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）、タングステン（Ｗ）、またはこれらの組み合わせを含むことができる。または、絶縁物質が金属を含有する場合、ドーパントは、この金属と相違した原子価を有する金属、シリコンなどを含むことができる。一例として、セレクタ層１３４は、ヒ素（Ａｓ）がドーピングされた二酸化ケイ素（ＳｉＯ２）を含むことができる。ドーパントがドーピングされた絶縁物質を含むセレクタ層１３４に閾値電圧以上の電圧が印加される場合、伝導性キャリアがトラップサイトを介して移動することにより、セレクタ層１３４を介して電流が流れるオン状態が実現され得るし、セレクタ層１３４に印加される電圧を閾値電圧未満に減少させる場合、伝導性キャリアが移動せず、電流が流れないオフ状態が実現され得る。
【0018】
抵抗層１３２は、セレクタ層１３４のホールド電流を減少させる機能をすることができる。セレクタ層１３４が抵抗層１３２と連結された場合、電圧分配効果（ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ ｅｆｆｅｃｔ）によりセレクタ層１３４を流れる電流の大きさが減少しうる。それにより、セレクタ層１３４のオン状態維持に必要な最小限の電流であるホールド電流も減少することができる。
【0019】
抵抗層１３２は、相対的に大きい抵抗値を有することができる。例えば、抵抗層１３２の抵抗は、第１の導電ライン１１０及び／又は第２の導電ライン１２０の抵抗より大きいことができる。一例として、抵抗層１３２は、金属、金属合金などのような導電物質、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物などのようなシリコン含有絶縁物質、絶縁性の金属酸化物、絶縁性の金属窒化物などを含むことができる。抵抗層１３２が導電物質を含む場合、第１の導電ライン１１０及び／又は第２の導電ライン１２０より高い抵抗を有する導電物質を含むことができる。一例として、第１の導電ライン１１０及び／又は第２の導電ライン１２０がタングステン（Ｗ）を含む場合、抵抗層１３２は、チタニウム窒化物（ＴｉＮ）またはタングステンシリコン窒化物（ＷＳｉＮ）を含むことができる。または、抵抗層１３２が絶縁物質を含む場合、抵抗層１３２は、数Åないし数十Åの薄い厚みを有することにより、メモリセル１３０の動作電圧で電流を流すことができる絶縁物質を含むことができる。しかし、本開示がこれに限定されるものではなく、第１の導電ライン１１０及び／又は第２の導電ライン１２０より高い抵抗を有する様々な物質が抵抗層１３２として用いられ得る。
【0020】
一方、セレクタ層１３４のホールド電流減少の必要性について説明すれば、下記のとおりである。セレクタ層１３４のホールド電流は、セレクタ層１３４がオン状態を維持するのに必要な最小限の電流を意味しうる。メモリセル１３０の動作電流、例えば、メモリセル１３０にデータを格納する書き込み（ｗｒｉｔｅ）動作の際に流れる書き込み電流またはメモリセル１３０に格納されたデータを読み出す読み出し（ｒｅａｄ）動作の際に流れる読み出し電流がホールド電流より大きい場合、当該動作電流でセレクタ層１３４がオン状態を維持できる。それにより、正常な動作が可能である。それに対し、メモリセル１３０の動作電流、例えば、書き込み電流または読み出し電流がホールド電流より小さい場合、当該動作電流でセレクタ層１３４がオン状態とオフ状態との間を繰り返すオシレーション（ｏｓｃｉｌｌａｔｉｏｎ）現象が発生しうる。このような場合、正常な動作が不可能である。したがって、ホールド電流を下げる技術の開発が必要でありうる。ホールド電流を下げる場合、動作電流がホールド電流より大きくなりやすく、動作フェイル（ｆａｉｌ）が減少及び／又は防止され得る。
【0021】
本実施形態では、メモリセル１３０が抵抗層１３２、セレクタ層１３４、及びメモリ層１３６の積層構造を含んでいるが、本開示がこれに限定されるものではなく、メモリセル１３０の層構造は様々に変形されることができる。一例として、第１の導電ライン１１０と抵抗層１３２Tとの間、抵抗層１３２とセレクタ層１３４Tとの間、セレクタ層１３４とメモリ層１３６との間、及びメモリ層１３６と第２の導電ライン１２０との間のうち、少なくとも１つに電極層（図示せず）が介在されうる。電極層は、その下及び上に各々位置する層を物理的に互いに分離しながら電気的に互いに連結させる機能をすることができ、このために、様々な導電物質を含むことができる。例えば、電極層は、白金（Ｐｔ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などの金属、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）などの金属窒化物、またはこれらの組み合わせを含むことができる。または、電極層は、炭素を含むこともできる。
【0022】
図２は、図１のメモリセルのセレクタ層の動作及び比較例のメモリセルのセレクタ層の動作を説明するための電流－電圧グラフである。比較例のメモリセルは、図１のメモリセルから抵抗層が省略された構造を有することができる。ここで、図１のメモリセルのセレクタ層の動作は、実線を参考して説明され、比較例のメモリセルのセレクタ層の動作は、点線を参考して説明される。
【0023】
図２に示すように、比較例のセレクタ層に印加される電圧が次第に増加して閾値電圧Ｖｔｈ’に到達すれば、セレクタ層がターンオンされながら急な電流流れが発生しうる。セレクタ層が一応ターンオンされた後には、セレクタ層は、閾値電圧Ｖｔｈ’より所定程度低い電圧下でもオン状態を維持できる。しかし、セレクタ層に印加される電圧がオン状態を維持できる限界未満に低くなると、セレクタ層が再度ターンオフされ得る。セレクタ層がターンオフされる時点に流れる電流、すなわち、セレクタ層がオン状態を維持するのに必要な最小限の電流がホールド電流Ｉｈｏｌｄ’と表記された。
【0024】
また、本実施形態のセレクタ層に印加される電圧が次第に増加して閾値電圧Ｖｔｈに到達すれば、セレクタ層がターンオンされながら急な電流流れが発生しうる。セレクタ層が一応ターンオンされた後には、セレクタ層は、閾値電圧Ｖｔｈより所定程度低い電圧下でもオン状態を維持できる。しかし、セレクタ層に印加される電圧がオン状態を維持できる限界未満に低くなると、セレクタ層が再度ターンオフされ得る。セレクタ層がターンオフされる時点に流れる電流、すなわち、セレクタ層がオン状態を維持するのに必要な最小限の電流がホールド電流Ｉｈｏｌｄと表記された。
【0025】
このとき、本実施形態のセレクタ層のオン状態でセレクタ層を介して流れる電流（以下、オン電流）は、比較例のセレクタ層のオン電流より全体的に下向きになることができる。その理由は、前述したように、本実施形態のようにセレクタ層が抵抗層と連結された場合には、セレクタ層を流れる電流が減少するためである。したがって、本実施形態のセレクタ層のホールド電流Ｉｈｏｌｄは、比較例のセレクタ層のホールド電流Ｉｈｏｌｄ’より下向きになることができる（矢印参照）。
【0026】
このように下向きされたホールド電流Ｉｈｏｌｄ下では、書き込み電流Ｉｗｒｉｔｅまたは読み出し電流Ｉｒｅａｄがホールド電流Ｉｈｏｌｄより大きくなることが容易である。それにより、本実施形態のセレクタ層のオシレーション現象及びこれに起因した動作フェイルが防止及び／又は減少され得る。
【0027】
一方、上記の実施形態において抵抗層１３２の厚みが増加するほど、セレクタ層１３４を流れる電流を減少させることができ、それにより、セレクタ層１３４のホールド電流を減少させることができる。しかし、抵抗層１３２の物質の特性や縦横比の限界などのため、抵抗層１３２の厚みを所望のとおりに増加させ難いことがあり、それにより、セレクタ層１３４のホールド電流を所望のとおりに下げ難いことがある。すなわち、セレクタ層１３４のホールド電流制御が難しいことがある。以下において説明する実施形態では、抵抗層１３２の厚みを増加させなくとも、セレクタ層１３４のホールド電流を十分に下げることができる半導体装置及びその製造方法を説明する。
【0028】
図３は、本発明の他の一実施形態に係る半導体装置に備えられるメモリセルを説明するための断面図である。前述した実施形態と実質的に同じ部分については、その詳細な説明を省略する。
【0029】
図３に示すように、本実施形態のメモリセル２３０は、抵抗層２３２、セレクタ層２３４、及びメモリ層２３６の積層構造を含むことができる。
【0030】
ここで、抵抗層２３２は、下部２３２Ａ、及び下部２３２Ａ上に位置する上部２３２Ｂを備えることができる。下部２３２Ａは、実質的に一定の幅Ｗ１及び／又は平面面積を有することができる。ここで、幅Ｗ１が実質的に一定であるとは、幅Ｗ１が完全に固定された値を有することを意味してはおらず、高さによって若干異なって可変されて固定された値を有したと見なすことができる程度を意味しうる。例えば、幅Ｗ１が５％以下の範囲で可変される場合、幅Ｗ１が一定であるといえる。すなわち、幅Ｗ１の最大値が幅の最小値の１．０５倍以下であることができる。上部２３２Ｂは、下から上へ行くほど次第に増加する幅及び／又は平面面積を有することができる。上部２３２Ｂは、下部２３２Ａの上面と接触する下面が最小幅を有し、上面が最大幅を有することができる。上部２３２Ｂの下面の幅は、下部２３２Ａの幅Ｗ１と実質的に同一であることができる。上部２３２Ｂの上面の幅Ｗ２、すなわち、抵抗層２３２の最上面の幅Ｗ２は、幅Ｗ１より大きいことができる。
【0031】
本実施形態による場合、抵抗層２３２の厚みＴ１に制約があり、所望のとおりに増加させることができなくとも、抵抗層２３２の下部２３２Ａの幅Ｗ１を減少させることにより、厚みＴ１増加と相応する効果の取得が可能でありうる。抵抗層２３２の下部２３２Ａの幅Ｗ１が減少するほど、セレクタ層２３４を流れる電流を減少させることができ、それにより、セレクタ層２３４のホールド電流を減少させることができるためである。言い換えれば、第１の厚みＴ１とともに幅Ｗ１を制御すれば、セレクタ層２３４のホールド電流を所望のとおりに下げることができ、セレクタ層２３４のホールド電流制御が容易でありうる。さらに、抵抗層２３２の最上面の幅Ｗ２を幅Ｗ１より大きくすることにより、抵抗層２３２と、その上に位置する層、例えば、セレクタ層２３４の間の接触を確保することができる。
【0032】
このような抵抗層２３２は、後述するが、セレクタ層２３４及びメモリ層２３６と別にパターニングされることができる。それにより、抵抗層２３２の側壁は、セレクタ層２３４の側壁及びメモリ層２３６の側壁と整列されないことができる。
本実施形態においてセレクタ層２３４及びメモリ層２３６は、共にパターニングされ、それにより、互いに整列された側壁を有することができる。しかし、本開示がこれに限定されるものではなく、セレクタ層２３４及びメモリ層２３６も別にパターニングされ、それにより、互いに整列されない側壁を有することができる。
本実施形態においてセレクタ層２３４及びメモリ層２３６は、共にパターニングされ、それにより、互いに整列された側壁を有することができる。しかし、本開示がこれに限定されるものではなく、セレクタ層２３４及びメモリ層２３６も別にパターニングされ、それにより、互いに整列されない側壁を有することができる。
【0033】
また、本実施形態においてセレクタ層２３４の下面は、幅Ｗ２と実質的に同じ幅を有することができる。しかし、本開示がこれに限定されるものではなく、セレクタ層２３２の下面の幅は、様々に変形されることができる。
【0034】
図４Ａ～図９Ｂは、本発明の他の一実施形態に係る半導体装置及びその製造方法を説明するための図である。図４Ａ、図８Ａ、及び図９Ａは、平面図を示し、図４Ｂ、図８Ｂ、及び図９Ｂは、各々図４Ａ、図８Ａ、及び図９ＡのＡ－Ａ’線に沿った断面図を示す。図５～図７は、図４Ａ及び図４Ｂの工程と図８Ａ及び図８Ｂの工程との間の工程ステップを説明するための断面図である。図４Ａ、図８Ａ、及び図９Ａの平面図は、図４Ｂ、図８Ｂ、及び図９ＢのＢ－Ｂ’線の高さで示されたものであって、説明の都合上、Ｂ－Ｂ’線の高さで見えない構成要素を点線で共に図示した。
【0035】
まず、製造方法を説明する。
【0036】
図４Ａ及び図４Ｂに示すように、基板３００が提供され得る。基板３００は、シリコンなどの半導体物質を含むことができ、基板３００内には、求められる所定下部構造物（図示せず）が形成された状態であることができる。例えば、基板３００は、後述する第１の導電ライン（図４Ａ及び図４Ｂの３１０参照）及び／又は第２の導電ライン（図９Ａ及び図９Ｂの３５０参照）を駆動するための駆動回路を備えることができる。
【0037】
次いで、基板３００上に第１の導電ライン３１０及び第１の層間絶縁層３０５を形成できる。複数の第１の導電ライン３１０は、Ａ－Ａ’線と交差する第１の方向に延びながらＡ－Ａ’線と平行な第２の方向で互いに離間して配列されることができる。本実施形態では、２個の第１の導電ライン３１０のみ図示したが、第１の導電ライン３１０の個数は、様々に変形されることができる。第１の層間絶縁層３０５は、基板３００上で第１の導電ライン３１０の間の空間を埋め込むように形成されることができる。このような第１の導電ライン３１０及び第１の層間絶縁層３０５は、基板３００上に第１の層間絶縁層３０５形成のための絶縁物質、例えば、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせを蒸着し、この絶縁物質を選択的にエッチングして第１の導電ライン３１０が埋め込まれ得る空間を提供する第１の層間絶縁層３０５を形成し、この空間を十分に埋め込む厚みの導電物質を蒸着した後、第１の層間絶縁層３０５の上面が露出するまで平坦化工程、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行う方式で形成されることができる。または、第１の導電ライン３１０及び第１の層間絶縁層３０５は、基板３００上に第１の導電ライン３１０形成のための導電物質を蒸着し、この導電物質を選択的にエッチングして第１の導電ライン３１０を形成し、第１の導電ライン３１０を覆う絶縁物質を蒸着した後、第１の導電ライン３１０の上面が露出するまで平坦化工程を行う方式で形成されることができる。
【0038】
次いで、第１の導電ライン３１０及び第１の層間絶縁層３０５上に互いに異なるエッチング率を有する犠牲パターン３２２、及び第１～第３の絶縁パターン３２４、３２６、３２８を形成できる。
【0039】
犠牲パターン３２２は、柱状を有することができる。本実施形態において犠牲パターン３２２は、平面上、円状を有するが、本開示がこれに限定されるものではなく、犠牲パターン３２２の平面形状は、四角形などに様々に変形されることができる。犠牲パターン３２２は、後述する抵抗層の下部（図８Ｂの３３２Ａ参照）に代替される部分であって、抵抗層の下部と同じ幅を有するように形成されることができる。犠牲パターン３２２の幅を図面符号Ｗ１１と表記した。犠牲パターン３２２の幅Ｗ１１は、実質的に一定であることができる。複数の犠牲パターン３２２は、第２の方向で複数の第１の導電ライン３１０と各々重なりながら、第１の方向に互いに離間して配列されることができる。その結果、複数の犠牲パターン３２２は、第１の方向及び第２の方向に沿ってマトリックス形態で配列されることができる。犠牲パターン３２２は、犠牲物質を蒸着し、選択的にエッチングする方式で形成されることができる。
【0040】
第１の絶縁パターン３２４は、犠牲パターン３２２上に犠牲パターン３２２の表面、すなわち、犠牲パターン３２２の上面及び側面に沿ってコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）形成されることができる。それにより、第１の絶縁パターン３２４は、犠牲パターン３２２の表面を囲む柱状を有することができる。第２の絶縁パターン３２６は、第１の絶縁パターン３２４上に絶縁パターン３２４の表面に沿ってコンフォーマルに形成されることができる。それにより、第２の絶縁パターン３２６は、第１の絶縁パターン３２４の表面を囲む柱状を有することができる。第３の絶縁パターン３２８は、第２の絶縁パターン３２６の表面に沿ってコンフォーマルに形成されるものの、柱状の第２の絶縁パターン３２６の間の空間を十分に埋め込む厚みで形成されることができる。第１～第３の絶縁パターン３２４、３２６、３２８の各々は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などの蒸着方式で形成されることができる。一方、本実施形態では、３個の絶縁パターン３２４、３２６、３２８を説明しているが、本開示がこれに限定されるものではなく、絶縁パターンの個数は、２個以上、様々に変形されることができる。すなわち、犠牲パターン３２２から順次第１～第Ｎの絶縁パターン（ここで、Ｎは、２以上の自然数）が形成され得る。第１～第Ｎの絶縁パターンのうち、第１～第Ｎ－１の絶縁パターンの各々は、犠牲パターン３２２及び第１～第Ｎ－２の絶縁パターンの表面を囲む柱状を有することができる。第Ｎの絶縁パターンは、第Ｎ－１の絶縁パターンの表面を囲みながら第Ｎ－１の絶縁パターンの間の空間を十分に埋め込む厚みで形成されることができる。
【0041】
ここで、犠牲パターン３２２と第１～第３の絶縁パターン３２４、３２６、３２８との間の関係をより具体的に説明すれば、次のとおりである。犠牲パターン３２２は、後述する全面エッチング（ｂｌａｎｋｅｔ ｅｔｃｈ）の際（図６参照）、最も高いエッチング率を有する物質を含むことができる。第１～第３の絶縁パターン３２４、３２６、３２８は、この全面エッチングの際、犠牲パターン３２２より低いエッチング率を有する物質を含むものの、犠牲パターン３２２から遠くなるほど減少するエッチング率を有することができる。言い換えれば、全面エッチングの際、第１の絶縁パターン３２４のエッチング率は、犠牲パターン３２２のエッチング率より小さいことができ、第２の絶縁パターン３２６のエッチング率は、第１の絶縁パターン３２４のエッチング率より小さいことができ、第３の絶縁パターン３２８のエッチング率は、第２の絶縁パターン３２６のエッチング率より小さいことができる。第１～第Ｎの絶縁パターンが存在すると仮定するとき、第１～第Ｎの絶縁パターンのうち、第ｔの絶縁パターン（ここで、ｔは、２以上、Ｎ以下の自然数）のエッチング率は、第ｔ－１の絶縁パターンのエッチング率より小さいことができる。さらに、犠牲パターン３２２は、後述する犠牲パターン３２２の除去工程の際（図７参照）、容易に除去されることができる物質を含むことができる。第１～第３の絶縁パターン３２４、３２６、３２８は、この犠牲パターン３２２の除去工程の際、実質的に維持される物質、すなわち、損失されないか、有意味でない程度に損失される物質を含むことができる。言い換えれば、犠牲パターン３２２の除去工程の際、犠牲パターン３２２のみ選択的に除去され、第１～第３の絶縁パターン３２４、３２６、３２８は、維持されることができる。
【0042】
上記の関係を満たしさえすれば、犠牲パターン３２２、及び第１～第３の絶縁パターン３２４、３２６、３２８を形成する物質は、いかなるものでも構わないことができる。例えば、犠牲パターン３２２は、カーボン、金属、合金、導電性の金属化合物などのような導電物質を含むか、または、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、またはこれらの組み合わせなどのような絶縁物質を含むことができる。また、第１～第３の絶縁パターン３２４、３２６、３２８は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、またはこれらの組み合わせなどのような絶縁物質を含むことができる。ここで、絶縁物質は、カーボン、ボロンなどの不純物をさらに含むこともできる。エッチング率は、物質の種類によっても異なることができるが、同じ物質でも構成元素間の組成比によって異なるようになることもできる。例えば、犠牲パターン３２２、第１の絶縁パターン３２４、第２の絶縁パターン３２６、及び第３の絶縁パターン３２８が互いに異なる物質で形成されることができる。または、例えば、犠牲パターン３２２、第１の絶縁パターン３２４、第２の絶縁パターン３２６、及び第３の絶縁パターン３２８のうち、少なくとも２つが同じ構成元素を含む物質、すなわち、互いに同じ物質で形成されるものの、構成元素間の組成比が互いに異なることもできる。または、エッチング率は、不純物の種類や含量によっても異なるようになることができる。
【0043】
一例として、犠牲パターン３２２は、シリコン窒化物を含み、第１～第３の絶縁パターン３２４、３２６、３２８は、シリコン酸化物を含むことができる。ここで、第１～第３の絶縁パターン３２４、３２６、３２８の各々のシリコン含量は、互いに異なることができる。例えば、第１の絶縁パターン３２４のシリコン含量が最も高く、第３の絶縁パターン３２８のシリコン含量が最も低く、第２の絶縁パターン３２６のシリコン含量が中間でありうる。一般に、シリコン酸化物でシリコン含量が高いほど、エッチング率が増加するためである。このような犠牲パターン３２２及び第１～第３の絶縁パターン３２４、３２６、３２８が全面エッチング過程でフッ素を含有するエッチングガス、例えば、三フッ化窒素（ＮＦ３）及び酸素（Ｏ２）の混合ガス、フッ化水素（ＨＦ）及び酸素（Ｏ２）の混合ガス、及び三フッ化塩素（ＣｌＦ３）ガスのうち、少なくともいずれか１つに露出すれば、犠牲パターン３２２が最も速くエッチングされ、第１～第３の絶縁パターン３２４、３２６、３２８はより遅くエッチングされることができる。さらに、第１の絶縁パターン３２４より第２の絶縁パターン３２６が遅くエッチングされ、第２の絶縁パターン３２６より第３の絶縁パターン３２８が遅くエッチングされることができる。このようなフッ素含有ガスでシリコン窒化物がシリコン酸化物より速くエッチングされるためである。さらに、犠牲パターン３２２の除去工程の際、犠牲パターン３２２及び第１～第３の絶縁パターン３２４、３２６、３２８がリン酸を含むケミカルに露出すれば、犠牲パターン３２２のみ選択的に除去されることができる。リン酸を含むケミカルは、シリコン窒化物を選択的に除去できるためである。
【0044】
図５に示すように、犠牲パターン３２２の上面が露出するまで平坦化工程、例えば、ＣＭＰを行うことができる。これは、後述する全面エッチング工程の際（図６参照）、犠牲パターン３２２及び第１～第３の絶縁パターン３２４、３２６、３２８の全部をエッチングガスに露出させるためであることができる。
【0045】
本平坦化工程後の犠牲パターン、第１の絶縁パターン、第２の絶縁パターン、及び第３の絶縁パターンを各々図面符号３２２Ａ、３２４Ａ、３２６Ａ、３２８Ａと表記した。本平坦化工程後、第１の絶縁パターン３２４Ａは、犠牲パターン３２２Ａの側面を囲みながら上面を露出させる柱状を有することができ、第２の絶縁パターン３２６Ａは、第１の絶縁パターン３２４Ａの側面を囲みながら上面を露出させる柱状を有することができ、第３の絶縁パターン３２８Ａは、第２の絶縁パターン３２６Ａの間の空間を埋め込み、第２の絶縁パターン３２６Ａの側面を覆いながら上面を露出させることができる。
【0046】
図６に示すように、図５の工程結果物に対して全面エッチングを行うことができる。全面エッチング後の犠牲パターン、第１の絶縁パターン、第２の絶縁パターン、及び第３の絶縁パターンを各々図面符号３２２Ｂ、３２４Ｂ、３２６Ｂ、３２８Ｂと表記した。
【0047】
前述したように、全面エッチングの際、第１の絶縁パターン３２４のエッチング率は、犠牲パターン３２２のエッチング率より小さいことができ、第２の絶縁パターン３２６のエッチング率は、第１の絶縁パターン３２４のエッチング率より小さいことができ、第３の絶縁パターン３２８のエッチング率は、第２の絶縁パターン３２６のエッチング率より小さいことができる。すなわち、犠牲パターン３２２のエッチング率が最大であり、第１～第３の絶縁パターン３２４、３２６、３２８のエッチング率は、犠牲パターン３２２から遠くなるほど減少することができる。したがって、全面エッチング後、犠牲パターン３２２Ｂは、最も低い高さを有することになり、第１の絶縁パターン３２４Ｂは、犠牲パターン３２２Ｂより大きい高さを有することになり、第２の絶縁パターン３２６Ｂは、第１の絶縁パターン３２４Ｂより大きい高さを有することになり、第３の絶縁パターン３２８Ｂは、第２の絶縁パターン３２６Ｂより大きい高さを有するようになる。結果として、図示されたように、犠牲パターン３２２Ｂ及び第１～第３の絶縁パターン３２４Ｂ、３２６Ｂ、３２８Ｂの上面が斜面をなす構造が取得され得る。犠牲パターン３２２Ｂ及び第１～第３の絶縁パターン３２４Ｂ、３２６Ｂ、３２８Ｂの上面により画定される空間を図面符号Ｓ１と表記した。この空間Ｓ１は、上から下へ行くほど幅が狭くなる形状、例えば、上下がひっくり返った円錐状またはこれと類似した形状を有することができる。
【0048】
一例として、犠牲パターン３２２がシリコン窒化物を含み、第１～第３の絶縁パターン３２４、３２６、３２８が互いに異なるシリコン含量を有するシリコン酸化物を含む場合、全面エッチングは、フッ素を含むエッチングガスを用いて行われることができる。
【0049】
図７に示すように、空間Ｓ１により露出した犠牲パターン３２２Ｂを除去して穴Ｈ１を形成できる。
【0050】
前述したように、犠牲パターン３２２Ｂの除去は、第１～第３の絶縁パターン３２４Ｂ、３２６Ｂ、３２８Ｂを実質的に維持させながら、犠牲パターン３２２Ｂのみ選択的に除去可能なガスまたはケミカルを用いて行われることができる。一例として、犠牲パターン３２２がシリコン窒化物を含み、第１～第３の絶縁パターン３２４、３２６、３２８が互いに異なるシリコン含量を有するシリコン酸化物を含む場合、犠牲パターン３２２Ｂの除去は、リン酸を含むケミカルを用いて行われることができる。
【0051】
図８Ａ及び図８Ｂに示すように、図７の工程結果物上に穴Ｈ１及び空間Ｓ１を十分に埋め込むことにより、犠牲パターン３２２Ｂ及び第１～第３の絶縁パターン３２４Ｂ、３２６Ｂ、３２８Ｂの上面を覆う抵抗物質を形成した後、平坦化工程、例えば、ＣＭＰを行って穴Ｈ１を埋め込みながら、穴Ｈ１上に延びた部分を有する抵抗層３３２を形成できる。
【0052】
穴Ｈ１及び空間Ｓ１の埋め込み工程の際、空間Ｓ１が上から下へ行くほど幅が狭くなる形状を有するので、優れた埋め込み特性が確保され得る。
【0053】
また、本平坦化工程は、抵抗層３３２の厚みＴ１１が所望の値になるまで行われることができる。ここで、抵抗層３３２の厚みＴ１１は、穴Ｈ１の高さ及び／又は深さより大きいことができる。本平坦化工程の際、抵抗層３３２は、隣接した他の抵抗層３３２と分離されることができる。抵抗層３３２のうち、穴Ｈ１内に埋め込まれる部分を下部３３２Ａといい、穴Ｈ１及び／又は下部３３２Ａ上に位置する部分を上部３３２Ｂということとする。下部３３２Ａは、前述した犠牲パターン３２２の幅Ｗ１１と同じ幅を有することができる。上部３３２Ｂは、下から上へ行くほど次第に増加する幅を有することができる。上部３３２Ｂは、下部３３２Ａの上面と接触する下面が最小幅を有し、上面が最大幅を有することができる。上部３３２Ｂの下面は、幅Ｗ１１と実質的に同じ幅を有することができ、上部３３２Ｂの上面、すなわち、抵抗層３３２の最上面は、幅Ｗ１１より大きい幅Ｗ１２を有することができる。本実施形態では、抵抗層３３２の最上面の幅Ｗ１２が幅Ｗ１１と第１の絶縁パターン３２４Ｃの幅の２倍の合計と対応する場合を図示しているが、本開示がこれに限定されるものではない。抵抗層３３２が隣接した他の抵抗層３３２と分離されることを前提として、抵抗層３３２の最上面の幅Ｗ１２は、様々に調整されることができる。
【0054】
本平坦化工程後の第１の絶縁パターン、第２の絶縁パターン、第３の絶縁パターンを各々図面符号３２４Ｃ、３２６Ｃ、３２８Ｃと表記した。
【0055】
図９Ａ及び図９Ｂに示すように、抵抗層３３２上にセレクタ層３３４及びメモリ層３３６を形成することにより、抵抗層３３２、セレクタ層３３４、及びメモリ層３３６を備えるメモリセル３３０を形成できる。セレクタ層３３４及びメモリ層３３６は、抵抗層３３２、及び第１～第３の絶縁パターン３２４Ｃ、３２６Ｃ、３２８Ｃ上にセレクタ層３３４形成のためのセレクタ物質及びメモリ層３３６形成のためのメモリ物質を蒸着し、このセレクタ物質及びメモリ物質を選択的にエッチングする方式で形成されることができる。セレクタ物質及びメモリ物質のエッチングは、１つのマスクを用いて行われることができる。それにより、セレクタ層３３４とメモリ層３３６とは、各々柱状を有しながら互いに整列される側壁を有することができる。本実施形態では、セレクタ層３３４の下面の幅が抵抗層３３２の最上面の幅と同じ場合を図示しているが、本開示がこれに限定されるものではない。セレクタ層３３４が抵抗層３３２と重なって互いに接触することを前提として、セレクタ層３３４の下面の幅は、様々に変形されることができる。
【0056】
次いで、セレクタ層３３４及びメモリ層３３６の積層構造物間の空間を埋め込む第２の層間絶縁層３４０を形成できる。第２の層間絶縁層３４０は、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせなど、様々な絶縁物質を含むことができる。
【0057】
次いで、メモリ層３３６及び第２の層間絶縁層３４０上に第２の導電ライン３５０を形成できる。複数の第２の導電ライン３５０は、第２の方向に延びて第２の方向に配列されるメモリセル３３０と重なりながら、第１の方向で互いに離間して配列されることができる。本実施形態では、２個の第２の導電ライン３５０のみ図示したが、第２の導電ライン３５０の個数は、様々に変形されることができる。これにより、メモリセル３３０が第１の導電ライン３１０と第２の導電ライン３５０との間でこれらの交差領域に配置されることができる。
【0058】
【0059】
図９Ａ及び図９Ｂにさらに示すように、本実施形態の半導体装置は、基板３００、基板３００上に配置され、第１の方向に互いに平行に延びる複数の第１の導電ライン３１０、複数の第１の導電ライン３１０上に配置され、第２の方向に互いに平行に延びる複数の第２の導電ライン３５０、複数の第１の導電ライン３１０と複数の第２の導電ライン３５０との間でこれらの交差領域と各々重なる複数のメモリセル３３０を備えることができる。
【0060】
複数のメモリセル３３０の各々は、抵抗層３３２、抵抗層３３２上に配置されるセレクタ層３３４、及びセレクタ層３３４上に配置されるメモリ層３３６を備えることができる。抵抗層３３２、セレクタ層３３４、及びメモリ層３３６の各々は、柱状を有し、互いに重なることができる。ただし、セレクタ層３３４とメモリ層３３６との側壁は、互いに整列されることができるが、抵抗層３３２の側壁は、これらのセレクタ層３３４及びメモリ層３３６の側壁と整列されないことができる。
【0061】
抵抗層３３２は、下部３３２Ａ、及び下部３３２Ａ上に配置される上部３３２Ｂを備えることができる。下部３３２Ａは、実質的に一定の幅を有し、上部３３２Ｂは、下部から延びながら下から上へ行くほど次第に増加する幅を有することができる。その結果、抵抗層３３２の最上面の幅は、下部３３２Ａの幅より大きいことができる。
【0062】
第１の絶縁パターン３２４Ｃが抵抗層３３２の側面を囲むように形成され、第２の絶縁パターン３２６Ｃが第１の絶縁パターン３２４Ｃの側面を囲むように形成され、第３の絶縁パターン３２８Ｃが第２の絶縁パターン３２６Ｃの間の空間を埋め込むように形成されることができる。
【0063】
第２の層間絶縁層３４０は、セレクタ層３３４及びメモリ層３３６の積層構造物間の空間を埋め込むように形成されることができる。
【0064】
本半導体装置の構成要素等については、製造方法を説明する過程でより具体的に説明したので、ここでは、その詳細な説明を省略する。
【0065】
本実施形態の半導体装置及びその製造方法によれば、図３において説明されたことと同様に、下部幅が小さく、上部幅が大きい形状の抵抗層を形成することによってセレクタ層のホールド電流制御が容易であるという効果が取得され得る。さらに、抵抗層形成の際、互いに異なるエッチング率を有する犠牲パターン及び複数の絶縁パターンを利用することにより、別のマスク工程を追加しなくとも、所望の形状の抵抗層を取得できるという長所がある。
【0066】
【0067】
図１０に示すように、基板４００上に第１の導電ライン４１０及び第１の層間絶縁層４０５を形成し、第１の導電ライン４１０及び第１の層間絶縁層４０５上に抵抗層４３２、及び第１～第３の絶縁パターン４２４Ｃ、４２６Ｃ、４２８Ｃを形成できる。
【0068】
次いで、抵抗層４３２上にセレクタ層４３４を形成できる。セレクタ層４３４の形成は、セレクタ物質の蒸着及び選択的エッチングで行われることができる。セレクタ層４３４の間の空間は、第２の層間絶縁層４４０で埋め込まれることができる。
【0069】
次いで、セレクタ層４３４上にメモリ層４３６を形成できる。メモリ層４３６の形成は、メモリ物質の蒸着及び選択的エッチングで行われることができる。メモリ層４３６の間の空間は、第３の層間絶縁層４５０で埋め込まれることができる。これにより、抵抗層４３２、セレクタ層４３４、及びメモリ層４３６が積層されたメモリセル４３０が形成され得る。
【0070】
メモリ層４３６及び第３の層間絶縁層４５０上には、第２の導電ライン４７０が形成され得る。
【0071】
本実施形態では、セレクタ層４３４とメモリ層４３６とが互いに異なるマスクを用いてエッチングされることができる。その結果、セレクタ層４３４とメモリ層４３６との側壁も互いに整列されないことができる。
【0072】
セレクタ層４３４とメモリ層４３６との積層構造の縦横比が大きい場合、本実施形態のように、セレクタ層４３４及びメモリ層４３６を別にパターニングすることにより、工程難易度を減少させることができる。
【0073】
本発明の技術思想は、上記望ましい実施形態等によって具体的に記録されたが、上記した実施形態は、その説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
【符号の説明】
【0074】
２３０ メモリセル
２３２ 抵抗層
２３４ セレクタ層
２３６ メモリ層
２３２ 抵抗層
２３４ セレクタ層
２３６ メモリ層
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】