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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024149364
(43)【公開日】2024-10-18
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 63/00 20230101AFI20241010BHJP
H10N 70/20 20230101ALI20241010BHJP
H10B 63/10 20230101ALI20241010BHJP
G11C 13/00 20060101ALI20241010BHJP
【ＦＩ】
H10B63/00
H10N70/20
H10B63/10
G11C13/00 215
G11C13/00 270C
G11C13/00 270F
G11C13/00 480D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023211060
(22)【出願日】2023-12-14
(31)【優先権主張番号】10-2023-0045425
(32)【優先日】2023-04-06
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】ソン ジョン ファン
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA11
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083LA04
5F083LA05
5F083LA12
5F083LA16
(57)【要約】
【課題】メモリセルの動作フェイルを減少及び／又は防止できる半導体装置を提供すること。
【解決手段】本実施形態の半導体装置は、第１の方向に延びる複数の第１の導電ライン、前記第１の方向と交差する第２の方向に延びる複数の第２の導電ライン、及び前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域に配置される複数のメモリセルを備えるメモリセルアレイと、前記複数の第１の導電ラインと連結されて、これらを駆動する第１の駆動部と、前記複数の第２の導電ラインと連結されて、これらを駆動する第２の駆動部と、前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の導電ラインの各々と直列に連結される複数の第１の抵抗体と、前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の抵抗体の各々と並列に連結される第１のスイッチング素子とを備えることができる。
【選択図】図５
【解決手段】本実施形態の半導体装置は、第１の方向に延びる複数の第１の導電ライン、前記第１の方向と交差する第２の方向に延びる複数の第２の導電ライン、及び前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域に配置される複数のメモリセルを備えるメモリセルアレイと、前記複数の第１の導電ラインと連結されて、これらを駆動する第１の駆動部と、前記複数の第２の導電ラインと連結されて、これらを駆動する第２の駆動部と、前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の導電ラインの各々と直列に連結される複数の第１の抵抗体と、前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の抵抗体の各々と並列に連結される第１のスイッチング素子とを備えることができる。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１の方向に延びる複数の第１の導電ライン、前記第１の方向と交差する第２の方向に延びる複数の第２の導電ライン、及び前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域に配置される複数のメモリセルを備えるメモリセルアレイと、
前記複数の第１の導電ラインと連結されて、これらを駆動する第１の駆動部と、
前記複数の第２の導電ラインと連結されて、これらを駆動する第２の駆動部と、
前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の導電ラインの各々と直列に連結される複数の第１の抵抗体と、
前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の抵抗体の各々と並列に連結される第１のスイッチング素子と、
を備える半導体装置。
前記複数の第１の導電ラインと連結されて、これらを駆動する第１の駆動部と、
前記複数の第２の導電ラインと連結されて、これらを駆動する第２の駆動部と、
前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の導電ラインの各々と直列に連結される複数の第１の抵抗体と、
前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の抵抗体の各々と並列に連結される第１のスイッチング素子と、
を備える半導体装置。
【請求項2】
前記複数のメモリセルのうち、選択されたメモリセルに対する書き込み動作の際、前記複数の第１の導電ラインのうち、選択された第１の導電ラインに連結された前記第１のスイッチング素子がターンオンされ、
前記選択されたメモリセルに対する読み出し動作の際、前記選択された第１の導電ラインに連結された前記第１のスイッチング素子がターンオフされる請求項１に記載の半導体装置。
前記選択されたメモリセルに対する読み出し動作の際、前記選択された第１の導電ラインに連結された前記第１のスイッチング素子がターンオフされる請求項１に記載の半導体装置。
【請求項3】
前記複数のメモリセルの各々は、セレクタ層を備え、
前記書き込み動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流は、前記読み出し動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流より大きい請求項２に記載の半導体装置。
前記書き込み動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流は、前記読み出し動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流より大きい請求項２に記載の半導体装置。
【請求項4】
前記書き込み動作の際、前記選択されたメモリセルは、前記第１の抵抗体と遮断され、
前記読み出し動作の際、前記選択されたメモリセルは、前記第１の抵抗体に連結される請求項２に記載の半導体装置。
前記読み出し動作の際、前記選択されたメモリセルは、前記第１の抵抗体に連結される請求項２に記載の半導体装置。
【請求項5】
前記書き込み動作の際、前記選択されたメモリセルを流れる書き込み電流は、前記読み出し動作の際、前記選択されたメモリセルを流れる読み出し電流より大きい請求項２に記載の半導体装置。
【請求項6】
前記書き込み動作及び前記読み出し動作の際、前記複数の第１の導電ラインのうち、選択されなかった第１の導電ラインに連結された前記第１のスイッチング素子は、ターンオンされる請求項２に記載の半導体装置。
【請求項7】
前記第１の抵抗体は、前記第１の導電ラインの抵抗より小さい抵抗を有する請求項１に記載の半導体装置。
【請求項8】
前記第２の駆動部と前記複数の第２の導電ラインとの間で、前記複数の第２の導電ラインの各々と直列に連結される複数の第２の抵抗体と、
前記第２の駆動部と前記複数の第２の導電ラインとの間で、前記複数の第２の抵抗体の各々と並列に連結される第２のスイッチング素子と、
をさらに備える請求項１に記載の半導体装置。
前記第２の駆動部と前記複数の第２の導電ラインとの間で、前記複数の第２の抵抗体の各々と並列に連結される第２のスイッチング素子と、
をさらに備える請求項１に記載の半導体装置。
【請求項9】
前記複数のメモリセルのうち、選択されたメモリセルに対する書き込み動作の際、前記複数の第１の導電ラインのうち、選択された第１の導電ラインに連結された前記第１のスイッチング素子及び前記複数の第２の導電ラインのうち、選択された第２の導電ラインに連結された前記第２のスイッチング素子がターンオンされ、
前記選択されたメモリセルに対する読み出し動作の際、前記選択された第１の導電ラインに連結された前記第１のスイッチング素子及び前記選択された第２の導電ラインに連結された前記第２のスイッチング素子のうち、少なくとも１つがターンオフされる請求項８に記載の半導体装置。
前記選択されたメモリセルに対する読み出し動作の際、前記選択された第１の導電ラインに連結された前記第１のスイッチング素子及び前記選択された第２の導電ラインに連結された前記第２のスイッチング素子のうち、少なくとも１つがターンオフされる請求項８に記載の半導体装置。
【請求項10】
前記複数のメモリセルの各々は、セレクタ層を備え、
前記書き込み動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流は、前記読み出し動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流より大きい請求項９に記載の半導体装置。
前記書き込み動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流は、前記読み出し動作の際、前記選択されたメモリセルの前記セレクタ層のホールド電流より大きい請求項９に記載の半導体装置。
【請求項11】
前記書き込み動作の際、前記選択されたメモリセルは、前記第１の抵抗体及び前記第２の抵抗体と遮断され、
前記読み出し動作の際、前記選択されたメモリセルは、前記第１の抵抗体及び前記第２の抵抗体のうち、少なくとも１つに連結される請求項９に記載の半導体装置。
前記読み出し動作の際、前記選択されたメモリセルは、前記第１の抵抗体及び前記第２の抵抗体のうち、少なくとも１つに連結される請求項９に記載の半導体装置。
【請求項12】
前記書き込み動作の際、前記選択されたメモリセルを流れる書き込み電流は、前記読み出し動作の際、前記選択されたメモリセルを流れる読み出し電流より大きい請求項９に記載の半導体装置。
【請求項13】
前記書き込み動作及び前記読み出し動作の際、前記複数の第１の導電ラインのうち、選択されなかった第１の導電ラインに連結された前記第１のスイッチング素子及び前記複数の第２の導電ラインのうち、選択されなかった第２の導電ラインに連結された前記第２のスイッチング素子は、ターンオンされる請求項９に記載の半導体装置。
【請求項14】
前記第２の抵抗体は、前記第２の導電ラインの抵抗より小さい抵抗を有する請求項８に記載の半導体装置。
【請求項15】
前記第１のスイッチング素子は、動作モードによって選択的にターンオンまたはターンオフされる請求項１に記載の半導体装置。
【請求項16】
前記第１及び第２のスイッチング素子は、動作モードによって選択的にターンオンまたはターンオフされる請求項８に記載の半導体装置。
【請求項17】
第１の方向に延びる複数の第１の導電ライン、前記第１の方向と交差する第２の方向に延びる複数の第２の導電ライン、及び前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域に配置され、各々がセレクタ層を備える複数のメモリセルを備えるメモリセルアレイと、
前記複数の第１の導電ラインのそれぞれの端部に動作モードによって選択的に連結される第１の抵抗体と、
を備える半導体装置。
前記複数の第１の導電ラインのそれぞれの端部に動作モードによって選択的に連結される第１の抵抗体と、
を備える半導体装置。
【請求項18】
前記複数のメモリセルのうち、選択されたメモリセルに対する書き込み動作の際、前記第１の抵抗体は、前記複数の第１の導電ラインのうち、選択された第１の導電ラインと遮断され、
前記選択されたメモリセルに対する読み出し動作の際、前記第１の抵抗体は、前記選択された第１の導電ラインと連結される請求項１７に記載の半導体装置。
前記選択されたメモリセルに対する読み出し動作の際、前記第１の抵抗体は、前記選択された第１の導電ラインと連結される請求項１７に記載の半導体装置。
【請求項19】
前記複数の第２の導電ラインのそれぞれの端部に動作モードによって選択的に連結される第２の抵抗体をさらに備える請求項１７に記載の半導体装置。
【請求項20】
前記複数のメモリセルのうち、選択されたメモリセルに対する書き込み動作の際、前記第１の抵抗体は、前記複数の第１の導電ラインのうち、選択された第１の導電ラインと遮断され、前記第２の抵抗体は、前記複数の第２の導電ラインのうち、選択された第２の導電ラインと遮断され、
前記選択されたメモリセルに対する読み出し動作の際、前記第１の抵抗体が前記選択された第１の導電ラインと連結される第１の場合、前記第２の抵抗体が前記選択された第２の導電ラインと連結される第２の場合、及び前記第１の抵抗体が前記選択された第１の導電ラインと連結され、前記第２の抵抗体が前記選択された第２の導電ラインと連結される第３の場合のうち、いずれか１つが可能な請求項１９に記載の半導体装置。
前記選択されたメモリセルに対する読み出し動作の際、前記第１の抵抗体が前記選択された第１の導電ラインと連結される第１の場合、前記第２の抵抗体が前記選択された第２の導電ラインと連結される第２の場合、及び前記第１の抵抗体が前記選択された第１の導電ラインと連結され、前記第２の抵抗体が前記選択された第２の導電ラインと連結される第３の場合のうち、いずれか１つが可能な請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体技術に関し、より詳細には、セレクタを備えるメモリセルを備える半導体装置に関する。
【背景技術】
【0002】
近年、電子機器の小型化、低電力化、高性能化、多様化などによって、コンピュータ、携帯用通信機器など、様々な電子機器で情報を格納できる半導体装置が求められており、これについての研究が進められている。このような半導体装置では、印加される電圧または電流によって互いに異なる抵抗状態間でスイッチングする特性を利用してデータを格納できる半導体装置、例えば、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、電子ヒューズ（Ｅ－ｆｕｓｅ）などがある。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の一実施形態等が解決しようとする課題は、メモリセルの動作フェイルを減少及び／又は防止できる半導体装置を提供することである。
【課題を解決するための手段】
【0004】
上記課題を解決するための本発明の一実施形態に係る半導体装置は、第１の方向に延びる複数の第１の導電ライン、前記第１の方向と交差する第２の方向に延びる複数の第２の導電ライン、及び前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域に配置される複数のメモリセルを備えるメモリセルアレイと、前記複数の第１の導電ラインと連結されて、これらを駆動する第１の駆動部と、前記複数の第２の導電ラインと連結されて、これらを駆動する第２の駆動部と、前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の導電ラインの各々と直列に連結される複数の第１の抵抗体と、前記第１の駆動部と前記複数の第１の導電ラインとの間で、前記複数の第１の抵抗体の各々と並列に連結される第１のスイッチング素子とを備えることができる。
【0005】
また、前記課題を解決するための本発明の他の一実施形態に係る半導体装置は、第１の方向に延びる複数の第１の導電ライン、前記第１の方向と交差する第２の方向に延びる複数の第２の導電ライン、及び前記複数の第１の導電ラインと前記複数の第２の導電ラインとの間でこれらの交差領域に配置され、各々がセレクタ層を備える複数のメモリセルを備えるメモリセルアレイと、前記複数の第１の導電ラインのそれぞれの端部に動作モードによって選択的に連結される第１の抵抗体とを備えることができる。
【発明の効果】
【0006】
本発明の実施形態等の半導体装置によれば、メモリセルの動作フェイルを減少及び／又は防止できる。
【図面の簡単な説明】
【0007】
【図1A】本発明の一実施形態に係る半導体装置を説明するための図である。
【図5】本発明の他の一実施形態に係る半導体装置を説明するための図である。
【図8】本発明の他の一実施形態に係る半導体装置を説明するための図である。
【図9】本発明の他の一実施形態に係る半導体装置を説明するための図である。
【発明を実施するための形態】
【0008】
以下では、添付された図面を参照して様々な実施形態が詳細に説明される。
【0009】
図面は、必ずしも一定の割合で図示されたものとはいえず、いくつかの例示において、実施形態等の特徴を明確に見せるために図面に示された構造物のうち、少なくとも一部の比例は誇張されることもできる。図面または詳細な説明に２つ以上の層を有する多層構造物が開示された場合、図示されたような層等の相対的な位置関係や配列順序は、特定実施形態を反映するだけであり、本発明がこれに限定されるものではなく、層等の相対的な位置関係や配列順序は変わることもできる。また、多層構造物の図面または詳細な説明は、特定多層構造物に存在する全ての層を反映しないこともできる（例えば、図示された２つの層の間に１つ以上の追加層が存在することもできる）。例えば、図面または詳細な説明の多層構造物において第１層が第２層上にあるか、または基板上にある場合、第１層が第２層上に直接形成されるか、または基板上に直接形成され得ることを表すだけでなく、１つ以上の他の層が第１層と第２層との間または第１層と基板との間に存在する場合も表すことができる。
【0010】
【0011】
図１Ａ及び図１Ｂに示すように、本実施形態の半導体装置は、第１の方向に延びながら互いに平行な複数の第１の導電ライン１１、第１の方向と交差する第２の方向に延びながら互いに平行な複数の第２の導電ライン１２、及び第１の導電ライン１１と第２の導電ライン１２との交差点に配置されながら、第１の導電ライン１１と第２の導電ライン１２との間に介在される複数のメモリセルＭＣを備えるメモリセルアレイＭＣＡ、複数の第１の導電ライン１１に連結されて、これらを駆動するための第１の駆動部１１０、及び複数の第２の導電ライン１２に連結されて、これらを駆動するための第２の駆動部１２０を備えることができる。
【0012】
第１の駆動部１１０は、アドレスに応答して複数の第１の導電ライン１１のうち、いずれか１つを選択し、選択された第１の導電ライン１１に求められる電圧または電流を供給できる。第２の駆動部１２０は、アドレスに応答して複数の第２の導電ライン１２のうち、いずれか１つを選択し、選択された第２の導電ライン１２に求められる電圧または電流を供給できる。これにより、選択された第１の導電ライン１１及び選択された第２の導電ライン１２に連結された、選択されたメモリセルＭＣに求められる電圧または電流が供給され、メモリセルＭＣの種々の動作が可能でありうる。第１の導電ライン１１及び第２の導電ライン１２が各々ワードライン及びビットラインとして機能する場合、第１の駆動部１１０及び第２の駆動部１２０は、各々ワードライン駆動部及びビットライン駆動部に該当することができる。または、第１の導電ライン１１及び第２の導電ライン１２が各々ビットライン及びワードラインとして機能する場合、第１の駆動部１１０及び第２の駆動部１２０は、各々ビットライン駆動部及びワードライン駆動部に該当することができる。
【0013】
第１の導電ライン１１及び第２の導電ライン１２は、メモリセルＭＣの両端と各々接続することができる。本実施形態では、第１の導電ライン１１と第２の導電ライン１２とが垂直方向で互いに離間しながら第１の導電ライン１１が第２の導電ライン１２の下に配置されるが、本開示がこれに限定されるものではない。第１の導電ライン１１と第２の導電ライン１２とは、第１の方向及び第２の方向と交差する第３の方向で互いに離間し、メモリセルＭＣがこのような離間空間に介在さえすれば、第１の導電ライン１１と第２の導電ライン１２との間の位置関係は、様々に変形されることができる。例えば、第１の導電ライン１１が第２の導電ライン１２の上に配置されるか、または、図１Ｂに示されたこととは異なり、第１の導電ライン１１及び第２の導電ライン１２は、垂直方向に延びながら水平方向で互いに離間することもできる。第１の導電ライン１１及び第２の導電ライン１２のうち、いずれか１つは、ワードラインとして機能し、他の１つは、ビットラインとして機能することができる。第１の導電ライン１１及び第２の導電ライン１２は、各々様々な導電物質、例えば、白金（Ｐｔ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などの金属、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）などの金属窒化物、またはこれらの組み合わせを含むことができる。
【0014】
メモリセルＭＣは、第１の導電ライン１１と第２の導電ライン１２との間でこれらの交差領域と各々重なるように柱状を有することができる。本実施形態においてメモリセルＭＣは、平面が円状を有することができる。しかし、本開示がこれに限定されるものではなく、メモリセルＭＣの平面形状は、四角形、楕円形などに様々に変形されることができる。例えば、メモリセルＭＣは、第１の導電ライン１１及び第２の導電ライン１２とともにパターニングされて、第１の方向の両側壁が第２の導電ライン１２と整列され、第２の方向の両側壁が第１の導電ライン１１と整列される四角柱状を有することもできる。
【0015】
メモリセルＭＣは、実質的にデータが格納される部分であるメモリ部ＭＵ、及びメモリ部ＭＵへの接近（ａｃｃｅｓｓ）を制御する選択素子部ＳＵを備えることができる。一例として、メモリセルＭＣは、下部電極層１３、セレクタ層１４、中間電極層１５、可変抵抗層１６、及び上部電極層１７の積層構造物を備えることができる。ここで、選択素子部ＳＵは、下部電極層１３、セレクタ層１４、及び中間電極層１５を備えることができ、メモリ部ＭＵは、中間電極層１５、可変抵抗層１６、及び上部電極層１７を備えることができる。中間電極層１５は、選択素子部ＳＵとメモリ部ＭＵとに共有されることができる。
【0016】
下部電極層１３及び上部電極層１７は、メモリセルＭＣの両端、例えば、下端及び上端に各々位置し、メモリセルＭＣの動作に必要な電圧または電流を伝達する機能をすることができる。中間電極層１５は、セレクタ層１４と可変抵抗層１６とを物理的に分離しながら電気的に連結させる機能をすることができる。下部電極層１３、中間電極層１５、または上部電極層１７は、様々な導電物質、例えば、白金（Ｐｔ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などの金属、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）などの金属窒化物、またはこれらの組み合わせを含むことができる。または、下部電極層１３、中間電極層１５、または上部電極層１７は、炭素電極を備えることもできる。
【0017】
セレクタ層１４は、第１の導電ライン１１または第２の導電ライン１２を共有するメモリセルＭＣの間で発生しうる電流漏れを防止する機能をすることができる。このために、セレクタ層１４は、その上端及び下端に供給される電圧のサイズが所定閾値電圧未満である場合、電流を遮断するか、電流をほとんど流さず、この閾値電圧以上で急に電流を流す閾値スイッチング（ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ）特性を有することができる。セレクタ層１４は、ダイオード、カルコゲナイド系物質などのようなＯＴＳ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈｉｎｇ）物質、金属含有カルコゲナイド系物質などのようなＭＩＥＣ（Ｍｉｘｅｄ Ｉｏｎｉｃ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｄｕｃｔｉｎｇ）物質、ＮｂＯ２、ＶＯ２などのようなＭＩＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ）物質、またはＳｉＯ２、Ａｌ２Ｏ３などのように相対的に広いバンドギャップを有するトンネリング絶縁物質などを含むことができる。または、セレクタ層１４は、ドーパントがドーピングされた絶縁物質を含むことができる。ここで、絶縁物質は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物などのようなシリコン含有絶縁物質、絶縁性の金属酸化物、絶縁性の金属窒化物、またはこれらの組み合わせを含むことができる。ドーパントは、絶縁物質内で移動する伝導性キャリアを捕獲するか、捕獲された伝導性キャリアが再度移動する通路を提供するトラップサイトを生成する役割をすることができる。このようなトラップサイト形成のために、絶縁物質内で伝導性キャリアを収容できるエネルギー準位生成が可能な様々な元素がドーパントとして用いられ得る。一例として、絶縁物質がシリコンを含有する場合、ドーパントは、シリコンと相違した原子価を有する金属、例えば、ガリウム（Ｇａ）、ボロン（Ｂ）、インジウム（Ｉｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）、タングステン（Ｗ）、またはこれらの組み合わせを含むことができる。または、絶縁物質が金属を含有する場合、ドーパントは、この金属と相違した原子価を有する金属、シリコンなどを含むことができる。一例として、セレクタ層１４は、ヒ素（Ａｓ）がドーピングされた二酸化ケイ素（ＳｉＯ２）を含むことができる。ドーパントがドーピングされた絶縁物質を含むセレクタ層１４に閾値電圧以上の電圧が印加される場合、伝導性キャリアがトラップサイトを介して移動することにより、セレクタ層１４を介して電流が流れるオン状態が実現され得るし、セレクタ層１４に印加される電圧を閾値電圧未満に減少させる場合、伝導性キャリアが移動せず、電流が流れないオフ状態が実現され得る。
【0018】
可変抵抗層１６は、メモリセルＭＣでデータを格納する機能をする部分であることができる。このために、可変抵抗層１６は、印加される電圧によって互いに異なる抵抗状態間でスイッチングすることで、互いに異なるデータを格納することができる。可変抵抗層１６は、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＭＲＡＭなどに用いられる様々な物質、例えば、転移金属酸化物、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系物質などのような金属酸化物、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）系物質などのような相変化物質、強誘電物質、強磁性物質などを含む単一膜構造または多重膜構造を有することができる。
【0019】
しかし、メモリセルＭＣの層構造がこれに限定されるものではなく、膜の積層順序が変わるか、積層される膜の少なくとも一部が省略され得る。一例として、下部電極層１３、中間電極層１５、及び上部電極層１７のうち、１つ以上の層が省略されるか、または、セレクタ層１４と可変抵抗層１６との位置が互いに変わることもできる。または、一例として、メモリセルＭＣは、工程改善や特性向上のための１つ以上の層（図示せず）をさらに備えることもできる。または、可変抵抗層１６の代わりに、両端に印加される電圧または電流によって互いに異なるデータ格納が可能な他のデータ格納層が利用され得る。
【0020】
【0021】
図２に示すように、セレクタ層に印加される電圧が次第に増加して閾値電圧Ｖｔｈに到達すれば、セレクタ層がターンオンされながら急な電流流れが発生しうる。
セレクタ層が一応ターンオンされた後には、セレクタ層は、閾値電圧Ｖｔｈより所定程度低い電圧下でもオン状態を維持できる。しかし、セレクタ層に印加される電圧がオン状態を維持できる限界未満に低くなると、セレクタ層が再度ターンオフされ得る。セレクタ層がターンオフされる時点に流れる電流をホールド電流Ｉｈｏｌｄといえる。言い換えれば、ホールド電流Ｉｈｏｌｄは、セレクタ層がオン状態を維持するのに必要な最小限の電流を意味しうる。
セレクタ層が一応ターンオンされた後には、セレクタ層は、閾値電圧Ｖｔｈより所定程度低い電圧下でもオン状態を維持できる。しかし、セレクタ層に印加される電圧がオン状態を維持できる限界未満に低くなると、セレクタ層が再度ターンオフされ得る。セレクタ層がターンオフされる時点に流れる電流をホールド電流Ｉｈｏｌｄといえる。言い換えれば、ホールド電流Ｉｈｏｌｄは、セレクタ層がオン状態を維持するのに必要な最小限の電流を意味しうる。
【0022】
一方、メモリセルにデータを格納する動作、例えば、可変抵抗層の抵抗状態を変える動作を書き込みｗｒｉｔｅ動作といい、メモリセルに格納されたデータを読む動作、例えば、可変抵抗層の抵抗状態を読む動作を読み出しｒｅａｄ動作といえる。また、書き込み動作のためにメモリセルに書き込み電圧印加の際、メモリセルに流れる電流を書き込み電流Ｉｗｒｉｔｅといい、読み出し動作のためにメモリセルに読み出し電圧印加の際、メモリセルに流れる電流を読み出し電流Ｉｒｅａｄといえる。
【0023】
このとき、書き込み電流Ｉｗｒｉｔｅまたは読み出し電流Ｉｒｅａｄがホールド電流Ｉｈｏｌｄより大きい場合（破線１参照）には、当該書き込み電流Ｉｗｒｉｔｅまたは読み出し電流Ｉｒｅａｄでセレクタ層がオン状態を維持できる。それに対し、書き込み電流Ｉｗｒｉｔｅまたは読み出し電流Ｉｒｅａｄがホールド電流Ｉｈｏｌｄより小さい場合（破線２参照）には、当該書き込み電流Ｉｗｒｉｔｅまたは読み出し電流Ｉｒｅａｄでセレクタ層がオン状態とオフ状態との間を繰り返すオシレーション（ｏｓｃｉｌｌａｔｉｏｎ）現象が発生しうる。これについては、図３Ａ及び図３Ｂに示した。
【0024】
図３Ａ及び図３Ｂは、図１Ａ及び図１Ｂのメモリセルに備えられたセレクタ層の動作を説明するための電流－時間グラフであって、図３Ａは、書き込み電流または読み出し電流がホールド電流より大きい場合を示し、図３Ｂは、書き込み電流または読み出し電流がホールド電流より小さい場合を示す。
【0025】
図３Ａに示すように、セレクタ層のオン状態が維持されて、セレクタ層を流れる電流が実質的に一定に維持されることが分かる。
【0026】
それに対し、図３Ｂに示すように、セレクタ層を流れる電流が急に変動されて、セレクタ層がオン状態とオフ状態との間を繰り返すことが分かる。このような場合、安定的な書き込み動作及び読み出し動作が不可能でありうる。
【0027】
したがって、ホールド電流を書き込み電流及び読み出し電流より下げる技術の開発が求められる。
【0028】
一例として、セレクタ層が抵抗体と連結されれば、セレクタ層のホールド電流が減少することにより、書き込み電流及び読み出し電流よりホールド電流を下げることができる。セレクタ層が抵抗体と連結された場合の動作は、図４を参照して説明する。
【0029】
【0030】
図４に示すように、セレクタ層が抵抗体と連結された場合、セレクタ層のオン状態でセレクタ層を介して流れる電流（以下、オン電流）が全体的に図２のグラフに比べて下向きになることができる。その理由は、電圧分配効果（ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ ｅｆｆｅｃｔ）によりセレクタ層のターンオンの際に発生するオーバーシューティング（ｏｖｅｒｓｈｏｏｔｉｎｇ）電流が減少してセレクタ層内の伝導性経路のサイズ及び／又は幅が減少するためである。伝導性経路のサイズ及び／又は幅が減少すれば、セレクタ層の伝導性経路維持に必要な最小限の電流であるホールド電流も減少することができる。その結果、抵抗体と連結されたセレクタ層のホールド電流Ｉｈｏｌｄ’は、図２のグラフのホールド電流Ｉｈｏｌｄより下向きになることができる（矢印ａ参照）。このような場合、書き込み電流Ｉｗｒｉｔｅまたは読み出し電流Ｉｒｅａｄが相対的に大きい場合（破線１参照）だけでなく、書き込み電流Ｉｗｒｉｔｅまたは読み出し電流Ｉｒｅａｄが相対的に小さい場合（破線２参照）でも、ホールド電流Ｉｈｏｌｄ’が書き込み電流Ｉｗｒｉｔｅまたは読み出し電流Ｉｒｅａｄより小さいことができる。結果として、前述したオシレーション現象が防止され得る。
【0031】
しかし、セレクタ層が抵抗体と連結された場合、セレクタ層のオン電流も図２のグラフに比べて下向きになるため（矢印ｂ参照）、メモリセルに十分な電流を供給できないという問題が生じうる。特に、一般に、書き込み電流Ｉｗｒｉｔｅが読み出し電流Ｉｒｅａｄより大きいため、書き込み電流の供給が難しく、書き込み動作のフェイル（ｆａｉｌ）が発生しうる。
【0032】
以下では、セレクタ層のオシレーション現象を防止及び／又は減少させつつも、書き込み動作のフェイルを防止及び／又は減少させることができる半導体装置に関して説明する。
【0033】
【0034】
図５に示すように、本実施形態の半導体装置は、第１の方向に延びながら互いに平行な複数の第１の導電ライン１１、第１の方向と交差する第２の方向に延びながら互いに平行な複数の第２の導電ライン１２、及び第１の導電ライン１１と第２の導電ライン１２との交差点に配置されながら、第１の導電ライン１１と第２の導電ライン１２との間に介在される複数のメモリセルＭＣを備えるメモリセルアレイＭＣＡ、複数の第１の導電ライン１１に連結されて、これらを駆動するための第１の駆動部１１０、複数の第２の導電ライン１２に連結されて、これらを駆動するための第２の駆動部１２０、複数の第１の導電ライン１１と第１の駆動部１１０との間で複数の第１の導電ライン１１の各々と直列に連結される複数の抵抗体Ｒ、及び複数の第１の導電ライン１１と第１の駆動部１１０との間で複数の抵抗体Ｒの各々と並列に連結される複数のスイッチング素子ＳＷを備えることができる。
【0035】
ここで、抵抗体Ｒは、実質的に固定された抵抗値を有することができ、抵抗体Ｒの抵抗は、第１の導電ライン１１の抵抗より大きいことができる。一例として、抵抗体Ｒは、金属、金属合金などのような導電物質、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物などのようなシリコン含有絶縁物質、絶縁性の金属酸化物、絶縁性の金属窒化物などを含むことができる。抵抗体Ｒが導電物質を含む場合、第１の導電ライン１１より高い抵抗を有する導電物質を含むことができる。一例として、第１の導電ライン１１がタングステン（Ｗ）を含む場合、抵抗体Ｒは、チタニウム窒化物（ＴｉＮ）またはタングステンシリコン窒化物（ＷＳｉＮ）を含むことができる。抵抗体Ｒが絶縁物質を含む場合、抵抗体Ｒは、数Åないし数十Åの薄い厚みを有することにより、メモリセルＭＣの動作電圧で電流を流すことができる絶縁物質を含むことができる。しかし、本開示がこれに限定されるものではなく、第１の導電ライン１１より高い抵抗を有する様々な物質が抵抗体Ｒとして用いられ得る。
【0036】
スイッチング素子ＳＷは、抵抗体Ｒと並列連結されることができる。すなわち、スイッチング素子ＳＷの一端子は、第１の導電ライン１１の端部と抵抗体Ｒの一端子との間に連結され、スイッチング素子ＳＷの他端子は、抵抗体Ｒの他端子と第１の駆動部１１０との間に連結されることができる。スイッチング素子ＳＷは、半導体装置の動作によって選択的にターンオンまたはターンオフされることができる様々な素子を備えることができる。例えば、スイッチング素子ＳＷは、トランジスタ、ダイオードなどを含むことができる。
【0037】
このような半導体装置において、スイッチング素子ＳＷがターンオフされれば、第１の導電ライン１１は、抵抗体Ｒと直列連結されることができ、抵抗体Ｒを介して第１の駆動部１１０に連結されることができる。これにより、第１の駆動部１１０を介して供給される電圧または電流は、抵抗体Ｒを経由して第１の導電ライン１１に伝達されることができる。その結果、第１の導電ライン１１に連結されたメモリセルＭＣのセレクタ層が抵抗体Ｒと連結されたことと同じ効果が発生しうる。言い換えれば、第１の導電ライン１１に連結されたメモリセルＭＣのセレクタ層のホールド電流が減少しうる。
【0038】
それに対し、スイッチング素子ＳＷがターンオンされれば、第１の導電ライン１１は、抵抗体Ｒと遮断され、スイッチング素子ＳＷを介して第１の駆動部１１０に連結されることができる。これにより、第１の駆動部１１０を介して供給される電圧または電流は、スイッチング素子ＳＷを経由して第１の導電ライン１１に伝達されることができる。その結果、第１の導電ライン１１に連結されたメモリセルＭＣのセレクタ層は、抵抗体Ｒに連結されなかったことと同じ効果が発生しうる。言い換えれば、第１の導電ライン１１に連結されたメモリセルＭＣのセレクタ層のホールド電流は、実質的に維持されることができる。
【0039】
要約すれば、スイッチング素子ＳＷがターンオフされた場合のセレクタ層のホールド電流は、スイッチング素子ＳＷがターンオンされた場合のセレクタ層のホールド電流より減少することができる。
【0040】
本実施形態では、半導体装置の動作モードによって選択的にスイッチング素子ＳＷをターンオンまたはターンオフさせることにより、セレクタ層のホールド電流を可変させることができる。これについては、図６Ａ～図７Ｂを参照して例示的に説明する。
【0041】
図６Ａは、図５の半導体装置で選択されたメモリセルに対する書き込み動作を説明するための図であり、図６Ｂは、図６Ａの書き込み動作の際に選択されたメモリセルのセレクタ層の動作を説明するための電流－電圧グラフである。
【0042】
図６Ａに示すように、選択された第１の導電ライン１１及び選択された第２の導電ライン１２に連結されたメモリセルＭＣを選択メモリセルＳＥＬと呼ぶことにする。一例として、最も上側の第１の導電ライン１１が、選択された第１の導電ライン１１であり、最も左側の第２の導電ライン１２が、選択された第２の導電ライン１２であると呼び、後続説明を進める。選択メモリセルＳＥＬに対する書き込み動作の際、最も上側の第１の導電ライン１１及び最も左側の第２の導電ライン１２を介して書き込み電圧が印加され得る。一例として、最も上側の第１の導電ライン１１に書き込み電圧の１／２に該当する電圧が印加され、最も左側の第２の導電ライン１２に書き込み電圧の１／２に該当する電圧が印加されることで、選択メモリセルＭＣに書き込み電圧が印加され得る。残りの第１の導電ライン１１及び残りの第２の導電ライン１２にはグランド電圧が印加されて、残りのメモリセルＭＣに対する書き込み動作は行われないことができる。
【0043】
このとき、最も上側の第１の導電ライン１１に連結されたスイッチング素子ＳＷは、ターンオンされることができる。それにより、第１の駆動部１１０と最も上側の第１の導電ライン１１との間には、スイッチング素子ＳＷを経由する電流流れが発生しうる。このような場合、最も上側の第１の導電ライン１１に連結された、選択されたメモリセルＳＥＬのセレクタ層は、抵抗体Ｒに連結されないので、そのホールド電流は、維持されることができる。
【0044】
残りの第１の導電ライン１１に連結されたスイッチング素子ＳＷもターンオンされることができる。選択されなかった残りの第１の導電ライン１１にグランド電圧を供給するためである。
【0045】
図６Ｂに示すように、選択されたメモリセルが抵抗体と連結されなかった状態であるため、図２のグラフと類似した電流－電圧特性を見せることができる。すなわち、相対的に大きい第１のホールド電流Ｉｈｏｌｄ１及びオン電流を見せることができる。
【0046】
書き込み電流Ｉｗｒｉｔｅは、一般的に大きい値、例えば、読み出し電流より大きい値を有するので、ホールド電流を減少させなくとも、ホールド電流より大きい値を有することができる。すなわち、書き込み電流Ｉｗｒｉｔｅは、第１のホールド電流Ｉｈｏｌｄ１より大きい値を有することができる。このため、選択されたメモリセルに対する書き込み動作の際、セレクタ層のオシレーション現象が防止及び／又は減少されることができる。さらに、セレクタ層のオン電流が減少しないので、書き込み動作のフェイルも防止及び／又は減少されることができる。
【0047】
図７Ａは、図５の半導体装置で選択されたメモリセルに対する読み出し動作を説明するための図であり、図７Ｂは、図７Ａの読み出し動作の際に選択されたメモリセルのセレクタ層の動作を説明するための電流－電圧グラフである。
【0048】
図７Ａに示すように、最も上側の第１の導電ライン１１と最も左側の第２の導電ライン１２とに連結されたメモリセルＭＣを選択メモリセルＳＥＬと呼ぶことにする。選択メモリセルＳＥＬに対する読み出し動作の際、最も上側の第１の導電ライン１１及び最も左側の第２の導電ライン１２を介して読み出し電圧が印加され得る。一例として、最も上側の第１の導電ライン１１に読み出し電圧の１／２に該当する電圧が印加され、最も左側の第２の導電ライン１２に読み出し電圧の１／２に該当する電圧が印加されることで、選択メモリセルＭＣに読み出し電圧が印加され得る。残りの第１の導電ライン１１及び残りの第２の導電ライン１２にはグランド電圧が印加されて、残りのメモリセルＭＣに対する読み出し動作は行われないことができる。
【0049】
このとき、最も上側の第１の導電ライン１１に連結されたスイッチング素子ＳＷは、ターンオフされることができる。それにより、第１の駆動部１１０と最も上側の第１の導電ライン１１との間には、抵抗体Ｒを経由する電流流れが発生しうる。このような場合、最も上側の第１の導電ライン１１に連結された、選択されたメモリセルＳＥＬのセレクタ層は、抵抗体Ｒに連結されるので、そのホールド電流は、減少することができる。
【0050】
残りの第１の導電ライン１１に連結されたスイッチング素子ＳＷは、ターンオンされることができる。選択されなかった残りの第１の導電ライン１１にグランド電圧を供給するためである。
【0051】
図７Ｂに示すように、選択されたメモリセルが抵抗体と連結された状態であるので、図４のグラフと類似した電流－電圧特性を見せることができる。すなわち、相対的に小さい第２のホールド電流Ｉｈｏｌｄ２及びオン電流を見せることができる。
【0052】
読み出し電流Ｉｒｅａｄは、一般的に小さい値、例えば、書き込み電流より小さい値を有するので、ホールド電流が減少されなければ、ホールド電流より小さい値を有しやすい。例えば、読み出し電流Ｉｒｅａｄは、前述した第１のホールド電流Ｉｈｏｌｄ１より小さい値を有することができる。しかし、選択されたメモリセルが抵抗体と連結されて、選択されたメモリセルのセレクタ層が第１のホールド電流Ｉｈｏｌｄ１より小さい第２のホールド電流Ｉｈｏｌｄ２を有するので、読み出し電流Ｉｒｅａｄが第２のホールド電流Ｉｈｏｌｄ２より大きい値を有することができる。このため、選択されたメモリセルに対する読み出し動作の際、セレクタ層のオシレーション現象が防止及び／又は減少されることができる。さらに、読み出し電流Ｉｒｅａｄは、相対的に小さい値、例えば、書き込み電流Ｉｗｒｉｔｅより小さい値を有するので、セレクタ層のオン電流が減少しても、読み出し動作のフェイルは発生しないことができる。
【0053】
一方、上記の実施形態では、抵抗体Ｒ及びスイッチング素子ＳＷが第１の導電ライン１１に連結される場合について説明したが、本開示がこれに限定されるものではない。抵抗体Ｒ及びスイッチング素子ＳＷは、第２の導電ライン１２に連結されるか、または、第１の導電ライン１１及び第２の導電ライン１２に共に連結されることもできる。これについては、図８及び図９を参照して説明する。
【0054】
【0055】
図８に示すように、本実施形態の半導体装置は、第１の方向に延びながら互いに平行な複数の第１の導電ライン１１、第１の方向と交差する第２の方向に延びながら互いに平行な複数の第２の導電ライン１２、及び第１の導電ライン１１と第２の導電ライン１２との交差点に配置されながら、第１の導電ライン１１と第２の導電ライン１２との間に介在される複数のメモリセルＭＣを備えるメモリセルアレイＭＣＡ、複数の第１の導電ライン１１に連結されて、これらを駆動するための第１の駆動部１１０、複数の第２の導電ライン１２に連結されて、これらを駆動するための第２の駆動部１２０、複数の第２の導電ライン１２と第２の駆動部１２０との間で複数の第２の導電ライン１２の各々と直列に連結される複数の抵抗体Ｒ、及び複数の第２の導電ライン１２と第２の駆動部１２０との間で複数の抵抗体Ｒの各々と並列に連結される複数のスイッチング素子ＳＷを備えることができる。
【0056】
このような半導体装置において、スイッチング素子ＳＷがターンオフされれば、第２の導電ライン１２は、抵抗体Ｒと直列連結されることができ、抵抗体Ｒを介して第２の駆動部１２０に連結されることができる。これにより、第２の駆動部１２０を介して供給される電圧または電流は、抵抗体Ｒを経由して第２の導電ライン１２に伝達されることができる。その結果、第２の導電ライン１２に連結されたメモリセルＭＣのセレクタ層が抵抗体Ｒと連結されたことと同じ効果が発生しうる。言い換えれば、第２の導電ライン１２に連結されたメモリセルＭＣのセレクタ層のホールド電流が減少しうる。
【0057】
それに対し、スイッチング素子ＳＷがターンオンされれば、第２の導電ライン１２は、抵抗体Ｒと遮断され、スイッチング素子ＳＷを介して第２の駆動部１２０に連結されることができる。これにより、第２の駆動部１２０を介して供給される電圧または電流は、スイッチング素子ＳＷを経由して第２の導電ライン１２に伝達されることができる。その結果、第２の導電ライン１２に連結されたメモリセルＭＣのセレクタ層は、抵抗体Ｒに連結されなかったことと同じ効果が発生しうる。言い換えれば、第２の導電ライン１２に連結されたメモリセルＭＣのセレクタ層のホールド電流は、実質的に維持されることができる。
【0058】
選択されたメモリセルＭＣに対する書き込み動作の際、選択された第２の導電ライン１２に連結されたスイッチング素子ＳＷは、ターンオンされることができる。このような場合、選択されたメモリセルＭＣのセレクタ層は、抵抗体Ｒに連結されないので、そのホールド電流は、維持されることができる。ホールド電流が維持されても、書き込み電流がホールド電流より大きくなりやすいので、正常な書き込み動作が行われ得る。残りの選択されなかった第２の導電ライン１２に連結されたスイッチング素子ＳＷは、ターンオンされることができる。
【0059】
それに対し、選択されたメモリセルＭＣに対する読み出し動作の際、選択された第２の導電ライン１２に連結されたスイッチング素子ＳＷは、ターンオフされることができる。このような場合、選択されたメモリセルＭＣのセレクタ層は、抵抗体Ｒに連結されるので、そのホールド電流は、減少することができる。読み出し電流が書き込み電流より小さくても、ホールド電流を減少させることにより、読み出し電流をホールド電流より大きくしやすいので、正常な読み出し動作が行われ得る。残りの選択されなかった第２の導電ライン１２に連結されたスイッチング素子ＳＷは、ターンオンされることができる。
【0060】
【0061】
図９に示すように、本実施形態の半導体装置は、第１の方向に延びながら互いに平行な複数の第１の導電ライン１１、第１の方向と交差する第２の方向に延びながら互いに平行な複数の第２の導電ライン１２、及び第１の導電ライン１１と第２の導電ライン１２との交差点に配置されながら、第１の導電ライン１１と第２の導電ライン１２との間に介在される複数のメモリセルＭＣを備えるメモリセルアレイＭＣＡ、複数の第１の導電ライン１１に連結されて、これらを駆動するための第１の駆動部１１０、複数の第２の導電ライン１２に連結されて、これらを駆動するための第２の駆動部１２０、複数の第１の導電ライン１１と第１の駆動部１１０との間で複数の第１の導電ライン１１の各々と直列に連結される複数の第１の抵抗体Ｒ１、複数の第１の導電ライン１１と第１の駆動部１１０との間で複数の第１の抵抗体Ｒ１の各々と並列に連結される複数の第１のスイッチング素子ＳＷ１、複数の第２の導電ライン１２と第２の駆動部１２０との間で複数の第２の導電ライン１２の各々と直列に連結される複数の第２の抵抗体Ｒ２、及び複数の第２の導電ライン１２と第２の駆動部１２０との間で複数の第２の抵抗体Ｒ２の各々と並列に連結される複数の第２のスイッチング素子ＳＷ２を備えることができる。
【0062】
このような半導体装置において、第１のスイッチング素子ＳＷ１がターンオフされれば、第１の導電ライン１１は、第１の抵抗体Ｒ１と直列連結されることができ、第１の抵抗体Ｒ１を介して第１の駆動部１１０に連結されることができる。その結果、第１の導電ライン１１に連結されたメモリセルＭＣのセレクタ層が第１の抵抗体Ｒ１と連結されたことと同じ効果、すなわち、ホールド電流減少が発生しうる。
【0063】
それに対し、第１のスイッチング素子ＳＷ１がターンオンされれば、第１の導電ライン１１は、第１の抵抗体Ｒ１と遮断され、第１のスイッチング素子ＳＷ１を介して第１の駆動部１１０に連結されることができる。その結果、第１の導電ライン１１に連結されたメモリセルＭＣのセレクタ層は、抵抗体Ｒに連結されなかったことと同じ効果、すなわち、ホールド電流維持が発生しうる。
【0064】
また、第２のスイッチング素子ＳＷ２がターンオフされれば、第２の導電ライン１２は、第２の抵抗体Ｒ２と直列連結されることができ、第２の抵抗体Ｒ２を介して第２の駆動部１２０に連結されることができる。その結果、第２の導電ライン１２に連結されたメモリセルＭＣのセレクタ層が第２の抵抗体Ｒ２と連結されたことと同じ効果、すなわち、ホールド電流減少が発生しうる。
【0065】
それに対し、第２のスイッチング素子ＳＷ２がターンオンされれば、第２の導電ライン１２は、第２の抵抗体Ｒ２と遮断され、第２のスイッチング素子ＳＷ２を介して第２の駆動部１２０に連結されることができる。その結果、第２の導電ライン１２に連結されたメモリセルＭＣのセレクタ層は、第２の抵抗体Ｒ２に連結されなかったことと同じ効果、すなわち、ホールド電流維持が発生しうる。
【0066】
選択されたメモリセルＭＣに対する書き込み動作の際、選択された第１の導電ライン１１に連結された第１のスイッチング素子ＳＷ１及び選択された第２の導電ライン１２に連結された第２のスイッチング素子ＳＷ２は、ターンオンされることができる。このような場合、選択されたメモリセルＭＣのセレクタ層は、第１及び第２の抵抗体Ｒ１、Ｒ２に連結されないので、そのホールド電流は、維持されることができる。ホールド電流が維持されても、書き込み電流がホールド電流より大きくなりやすいので、正常な書き込み動作が行われ得る。残りの選択されなかった第１及び第２の導電ライン１１、１２に連結された第１及び第２のスイッチング素子ＳＷ１、ＳＷ２は、ターンオンされることができる。
【0067】
それに対し、選択されたメモリセルＭＣに対する読み出し動作の際、選択された第１の導電ライン１１に連結された第１のスイッチング素子ＳＷ１及び選択された第２の導電ライン１２に連結された第２のスイッチング素子ＳＷ２のうち、少なくとも１つがターンオフされ得る。言い換えれば、第１のスイッチング素子ＳＷ１のみターンオフされる第１の場合、第２のスイッチング素子ＳＷ２のみターンオフされる第２の場合、及び第１及び第２のスイッチング素子ＳＷ１、ＳＷ２が共にターンオフされる第３の場合のうち、いずれか１つが可能でありうる。いかなる場合であろうと、選択されたメモリセルＭＣのセレクタ層が第１及び第２の抵抗体Ｒ１、Ｒ２のうち、少なくとも１つに連結されるので、そのホールド電流は、減少することができる。読み出し電流が書き込み電流より小さくても、ホールド電流を減少させることにより、読み出し電流をホールド電流より大きくしやすいので、正常な読み出し動作が行われ得る。残りの選択されなかった第１及び第２の導電ライン１１、１２に連結された第１及び第２のスイッチング素子ＳＷ１、ＳＷ２は、ターンオンされることができる。
【0068】
一方、第１ないし第３の場合は、読み出し電流のサイズを考慮して選択的に行われることができる。第１の場合及び第２の場合に比べて、第３の場合にセレクタ層のホールド電流減少がより大きいことができる。したがって、読み出し電流が相対的に小さく、ホールド電流がさらに大きく減少される必要がある場合、第３の場合が行われ得る。それに対し、読み出し電流が相対的に大きく、ホールド電流がさらに小さく減少される必要がある場合、第１の場合及び第２の場合のうち、いずれか１つが行われ得る。
【0069】
本実施形態による場合、読み出し電流のサイズを考慮し、セレクタ層のホールド電流減少程度を調整できるので、読み出し動作をより精密に制御することができる。
【0070】
本発明の技術思想は、上記望ましい実施形態等によって具体的に記録されたが、上記した実施形態は、その説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
【符号の説明】
【0071】
ＭＣＡ メモリセルアレイ
１１ 第１の導電ライン
１２ 第２の導電ライン
ＭＣ メモリセル
１１０ 第１の駆動部
１２０ 第２の駆動部
Ｒ 抵抗体
ＳＷ スイッチング素子
１１ 第１の導電ライン
１２ 第２の導電ライン
ＭＣ メモリセル
１１０ 第１の駆動部
１２０ 第２の駆動部
Ｒ 抵抗体
ＳＷ スイッチング素子
【図1A】
【図1B】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】