知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024150214
(43)【公開日】2024-10-23
(54)【発明の名称】半導体装置及び製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241016BHJP
H01L 29/12 20060101ALI20241016BHJP
H01L 29/06 20060101ALI20241016BHJP
H01L 21/336 20060101ALI20241016BHJP
H01L 21/02 20060101ALI20241016BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652T
H01L29/78 652J
H01L29/78 652P
H01L29/78 658K
H01L29/78 652D
H01L29/78 653A
H01L29/06 301M
H01L29/06 301G
H01L29/06 301V
H01L21/02 B
H01L29/78 658A
H01L29/78 658G
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023063523
(22)【出願日】2023-04-10
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100119677
【弁理士】
【氏名又は名称】岡田 賢治
(74)【代理人】
【識別番号】100160495
【弁理士】
【氏名又は名称】畑 雅明
(74)【代理人】
【識別番号】100173716
【弁理士】
【氏名又は名称】田中 真理
(74)【代理人】
【識別番号】100115794
【弁理士】
【氏名又は名称】今下 勝博
(72)【発明者】
【氏名】木内 祐治
(72)【発明者】
【氏名】出口 忠義
(57)【要約】
【課題】電界集中を緩和できる周辺耐圧構造を備える貼合せトランジスタの半導体装置及び製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、第１導電型のワイドギャップ半導体層２と第２導電型の珪素半導体層３とが接合する接合構造３２にゲート構造３３が形成された活性領域部３０と、活性領域部３０の外周の前記接合構造に形成される周辺耐圧構造部３５と、を備える。周辺耐圧構造部３５は、ワイドギャップ半導体層（第２半導体層２）の珪素半導体層（第３半導体層３）の側において第２導電型に変換された変換領域（第４半導体層４、５、６）と、前記珪素半導体層（第３半導体層３）であって、活性領域部３０から一定の位置より外側には珪素半導体層がない電極構造（第５半導体層１０）と、で構成され、且つ前記変換領域と前記電極構造とが電気的に接続されていることを特徴とする。
【選択図】図２３
【解決手段】本発明に係る半導体装置は、第１導電型のワイドギャップ半導体層２と第２導電型の珪素半導体層３とが接合する接合構造３２にゲート構造３３が形成された活性領域部３０と、活性領域部３０の外周の前記接合構造に形成される周辺耐圧構造部３５と、を備える。周辺耐圧構造部３５は、ワイドギャップ半導体層（第２半導体層２）の珪素半導体層（第３半導体層３）の側において第２導電型に変換された変換領域（第４半導体層４、５、６）と、前記珪素半導体層（第３半導体層３）であって、活性領域部３０から一定の位置より外側には珪素半導体層がない電極構造（第５半導体層１０）と、で構成され、且つ前記変換領域と前記電極構造とが電気的に接続されていることを特徴とする。
【選択図】図２３
【特許請求の範囲】
【請求項1】
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置であって、
前記周辺耐圧構造部は、
前記ワイドギャップ半導体層の前記珪素半導体層の側であって、前記ワイドギャップ半導体層を第２導電型に変換した複数の変換領域と、
前記珪素半導体層であって、前記活性領域部から一定の位置より外側には前記珪素半導体層がない電極構造と、で構成され、且つ前記変換領域と前記電極構造とが電気的に接続されていること
を特徴とする半導体装置。
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置であって、
前記周辺耐圧構造部は、
前記ワイドギャップ半導体層の前記珪素半導体層の側であって、前記ワイドギャップ半導体層を第２導電型に変換した複数の変換領域と、
前記珪素半導体層であって、前記活性領域部から一定の位置より外側には前記珪素半導体層がない電極構造と、で構成され、且つ前記変換領域と前記電極構造とが電気的に接続されていること
を特徴とする半導体装置。
【請求項2】
前記ゲート構造は、前記珪素半導体層から前記ワイドギャップ半導体層と前記珪素半導体層との接合面を貫通して前記ワイドギャップ半導体層まで至る縦型トレンチ構造であること、及び
前記変換領域は、前記珪素半導体層の側から前記縦型トレンチ構造の底より深い位置まであること
を特徴とする請求項１に記載の半導体装置。
前記変換領域は、前記珪素半導体層の側から前記縦型トレンチ構造の底より深い位置まであること
を特徴とする請求項１に記載の半導体装置。
【請求項3】
前記変換領域は、前記活性領域部から外側に離れるに従い、段階的に不純物濃度が低下するＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造であることを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記電極構造の外側の端は、前記活性領域部に最も近い前記ＪＴＥ構造の外側の端より前記活性領域部側にあることを特徴とする請求項３に記載の半導体装置。
【請求項5】
前記変換領域は、前記活性領域部から外側に向かって複数箇所に形成されているフィールドリミッティング構造であることを特徴とする請求項１に記載の半導体装置。
【請求項6】
前記電極構造の外側の端は、前記フィールドリミッティング構造のうち前記活性領域部に最も近い第１段目の前記変換領域の外側の端より内側にあることを特徴とする請求項５に記載の半導体装置。
【請求項7】
前記変換領域は、比抵抗が１００Ωｃｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項8】
前記ワイドギャップ半導体層は、炭化珪素半導体、窒化ガリウム系の半導体、又は酸化物半導体であることを特徴とする請求項１に記載の半導体装置。
【請求項9】
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記ワイドギャップ半導体層の一方の表面において、周辺耐圧構造部となる範囲について前記表面から一定の深さまで第２導電型に変換して変換領域を形成すること、
前記ワイドギャップ半導体層の前記表面の上に前記珪素半導体層を形成すること、及び
前記珪素半導体層から電極構造を形成すること
を有しており、
前記電極構造の形成では、
前記珪素半導体層の外側の端の前記活性領域部からの位置が、前記活性領域部に最も近い前記変換領域であって、前記変換領域の外側の端の前記活性領域部からの位置より前記活性領域部側にあるように、前記珪素半導体層をエッチングで除去すること
を特徴とする製造方法。
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記ワイドギャップ半導体層の一方の表面において、周辺耐圧構造部となる範囲について前記表面から一定の深さまで第２導電型に変換して変換領域を形成すること、
前記ワイドギャップ半導体層の前記表面の上に前記珪素半導体層を形成すること、及び
前記珪素半導体層から電極構造を形成すること
を有しており、
前記電極構造の形成では、
前記珪素半導体層の外側の端の前記活性領域部からの位置が、前記活性領域部に最も近い前記変換領域であって、前記変換領域の外側の端の前記活性領域部からの位置より前記活性領域部側にあるように、前記珪素半導体層をエッチングで除去すること
を特徴とする製造方法。
【請求項10】
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記ワイドギャップ半導体層の一方の表面において、前記周辺耐圧構造部となる範囲のうち、前記活性領域部に接する部分については前記表面から一定の深さまで、他の部分については不純物濃度がレトログレードとなるように、第２導電型に変換して変換領域を形成すること、
前記ワイドギャップ半導体層の前記表面の上に前記珪素半導体層を形成すること、及び
前記珪素半導体層から電極構造を形成すること
を有しており、
前記電極構造の形成では、
前記珪素半導体層の外側の端の前記活性領域部からの位置が、前記活性領域部に最も近い前記変換領域であって、前記変換領域の外側の端の前記活性領域部からの位置より前記活性領域部側にあるように、前記珪素半導体層から前記ワイドギャップ半導体に至るまでをエッチングで除去すること
を特徴とする製造方法。
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記ワイドギャップ半導体層の一方の表面において、前記周辺耐圧構造部となる範囲のうち、前記活性領域部に接する部分については前記表面から一定の深さまで、他の部分については不純物濃度がレトログレードとなるように、第２導電型に変換して変換領域を形成すること、
前記ワイドギャップ半導体層の前記表面の上に前記珪素半導体層を形成すること、及び
前記珪素半導体層から電極構造を形成すること
を有しており、
前記電極構造の形成では、
前記珪素半導体層の外側の端の前記活性領域部からの位置が、前記活性領域部に最も近い前記変換領域であって、前記変換領域の外側の端の前記活性領域部からの位置より前記活性領域部側にあるように、前記珪素半導体層から前記ワイドギャップ半導体に至るまでをエッチングで除去すること
を特徴とする製造方法。
【請求項11】
前記電極構造を形成するときに、同時に
前記活性領域部となる範囲において前記ゲート構造が縦型トレンチ構造となるように前記珪素半導体層を前記ワイドギャップ半導体層に至るまでをエッチングで除去し、トレンチを形成すること、及び
前記電極構造を形成した後に、
前記周辺耐圧構造部において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜を形成することと、前記活性領域部において、前記トレンチの内壁に絶縁膜を形成することを同時に行うこと
を特徴とする請求項１０に記載の製造方法。
前記活性領域部となる範囲において前記ゲート構造が縦型トレンチ構造となるように前記珪素半導体層を前記ワイドギャップ半導体層に至るまでをエッチングで除去し、トレンチを形成すること、及び
前記電極構造を形成した後に、
前記周辺耐圧構造部において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜を形成することと、前記活性領域部において、前記トレンチの内壁に絶縁膜を形成することを同時に行うこと
を特徴とする請求項１０に記載の製造方法。
【請求項12】
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記接合構造を形成すること、
前記周辺耐圧構造部となる範囲において、前記活性領域部側から一定の位置までの前記珪素半導体層からイオン注入を行い、前記珪素半導体層の下の前記ワイドギャップ半導体層の前記珪素半導体層側を第２導電型に変換して変換領域を形成すること、
前記活性領域部側から前記一定の位置より外側において、前記珪素半導体層から前記ワイドギャップ半導体層に至るまでをエッチングで除去すること、及び
前記活性領域部側から前記一定の位置より外側に現れた前記ワイドギャップ半導体層の表面から所定の深さまで第２導電型に変換して外側の変換領域を形成すること
を特徴とする製造方法。
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記接合構造を形成すること、
前記周辺耐圧構造部となる範囲において、前記活性領域部側から一定の位置までの前記珪素半導体層からイオン注入を行い、前記珪素半導体層の下の前記ワイドギャップ半導体層の前記珪素半導体層側を第２導電型に変換して変換領域を形成すること、
前記活性領域部側から前記一定の位置より外側において、前記珪素半導体層から前記ワイドギャップ半導体層に至るまでをエッチングで除去すること、及び
前記活性領域部側から前記一定の位置より外側に現れた前記ワイドギャップ半導体層の表面から所定の深さまで第２導電型に変換して外側の変換領域を形成すること
を特徴とする製造方法。
【請求項13】
前記イオン注入を行うときに、前記活性領域部となる範囲において前記ゲート構造が形成される範囲も前記ワイドギャップ半導体層の前記珪素半導体層側を第２導電型に変換すること、
前記エッチングを行うときに、前記活性領域部となる範囲において前記ゲート構造が縦型トレンチ構造となるように前記珪素半導体層を前記ワイドギャップ半導体層に至るまでを除去し、トレンチを形成すること、及び
前記周辺耐圧構造部において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜を形成することと、前記活性領域部において、前記トレンチの内壁に絶縁膜を形成することを同時に行うこと
を特徴とする請求項１２に記載の製造方法。
前記エッチングを行うときに、前記活性領域部となる範囲において前記ゲート構造が縦型トレンチ構造となるように前記珪素半導体層を前記ワイドギャップ半導体層に至るまでを除去し、トレンチを形成すること、及び
前記周辺耐圧構造部において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜を形成することと、前記活性領域部において、前記トレンチの内壁に絶縁膜を形成することを同時に行うこと
を特徴とする請求項１２に記載の製造方法。
【請求項14】
前記ワイドギャップ半導体層は、炭化珪素半導体、窒化ガリウム系の半導体、又は酸化物半導体であることを特徴とする請求項９から１３のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、珪素（Ｓｉ）半導体と炭化珪素（ＳｉＣ）のようなワイドギャップ半導体とを貼り合わせたトランジスタ構造の半導体装置及びその製造方法に関する。
【背景技術】
【0002】
Ｓｉ半導体層とワイドギャップ半導体層とを積層し、トレンチゲートを形成したＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている（例えば、特許文献１、２を参照。）。ワイドギャップ半導体には、炭化珪素の他に、酸化ガリウム、窒化ガリウム、酸化亜鉛等がある。以下の説明ではワイドギャップ半導体の代表として炭化珪素の場合を説明するが、他のワイドギャップ半導体であっても同様である。なお、Ｓｉ層とＳｉＣ層とを積層し、トレンチゲートを形成したトランジスタを「Ｓｉ／ＳｉＣ貼合せトランジスタ」と記載することがある。
【0003】
Ｓｉ層のみ、あるいはＳｉＣ層のみを積層し、トレンチゲートを形成したＭＯＳＦＥＴが一般的だが、Ｓｉ層のみの構造ではドリフト層が高抵抗、ＳｉＣ層のみの構造ではチャネル層が高抵抗という課題があった。Ｓｉ／ＳｉＣ貼合せトランジスタはＳｉをチャネル層、ＳｉＣをドリフト層としているため、前述の課題を解決することが期待されている。
【0004】
一方、トレンチゲートを形成したＭＯＳＦＥＴの半導体装置は、活性領域の周辺に形成される周辺耐圧構造における電界集中を緩和することが求められている。例えば、非特許文献１は、ＳｉＣ層のみの構造の半導体装置の周辺領域における電界集中を緩和するための周辺耐圧構造（図１、図２）を開示している。図１は、活性領域部３０から離れるに従い３段階的に第４半導体層（４、５、６）の不純物濃度が低くなっているＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、図２は、活性領域部３０から離れる方向に第４半導体層１４を複数個配置するフィールドリミッティング構造である。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１５－１５３８９３号公報
【特許文献2】国際公報ＷＯ２０１９／２３９６３２パンフレット
【非特許文献】
【0006】
【非特許文献1】Ｒａｕｌ Ｐｅｒｅｚ ｅｔ．ａｌ， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ， ＶＯＬ． ５２， ＮＯ． １０， ｐｐ． ２３０９－２３１６， ＯＣＴＯＢＥＲ ２００５
【非特許文献2】Ｙ． Ｎｅｇｏｒｏ ｅｔ．ａｌ， Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ９６， ２２４ （２００４）
【非特許文献3】Ｙ． Ｏｋｕｔｏ ａｎｄ Ｃ． Ｒ． Ｃｒｏｗｅｌｌ， Ｓｏｌｉｄ－Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ， ｖｏｌ． １８， ｎｏ． ２， ｐｐ． １６１－１６８， １９７５．
【非特許文献4】Ｈｉｒｏｋｉ Ｎｉｗａ ｅｔ．ａｌ， ２０１２ Ａｐｐｌ． Ｐｈｙｓ． Ｅｘｐｒｅｓｓ ５ ０６４００１
【非特許文献5】Ａ Ｉｔｏｈ ｅｔ．ａｌ， ＩＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． １７， ｎｏ．３， ｐ１３９－１４１， １９９６
【発明の概要】
【発明が解決しようとする課題】
【0007】
図３は、非特許文献１の効果を確認するための周辺耐圧構造３５を説明する図である。当該周辺耐圧構造３５はＪＴＥ構造である。炭化珪素（ＳｉＣ）半導体の第１導電型のドリフト層２は、６５０Ｖ仕様、不純物濃度が２．０×１０１６ｃｍ－３、膜厚が５．５μｍである。電界強度を緩和する第２導電型の第４半導体層（４、５、６）は、不純物濃度が順に３段階に低くなっている。第４半導体層４の幅（図３において横方向の長さ）が５μｍ、第４半導体層５の幅が５０μｍ、第４半導体層６の幅が５０μｍである。
なお、図面では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型であっても同様である。
なお、図面では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型であっても同様である。
【0008】
図４は、第４半導体層（４、５、６）それぞれの不純物濃度分布を説明する図である。横軸はドリフト層２と酸化膜７又はソース電極８との界面からの深さ（図３において下方向）、縦軸は不純物濃度である。第４半導体層４の不純物濃度は深さが０．４μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層５の不純物濃度は深さが０．７μｍまで２×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層６の不純物濃度は深さが０．７μｍまで１×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。
第４半導体層（４、５、６）の作成は、アルミニウムを高温でイオン注入し、１７００℃でアニールすることで形成することができる（例えば、非特許文献２を参照）。
第４半導体層（４、５、６）の作成は、アルミニウムを高温でイオン注入し、１７００℃でアニールすることで形成することができる（例えば、非特許文献２を参照）。
【0009】
この周辺耐圧構造について、耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。シミュレーションは、炭化珪素半導体の異方性を考慮した、ＯｋｕｔｏＣｒｏｗｅｌｌモデル（非特許文献３参照）を導入し、ＮＩＷＡのパラメータ（非特許文献４参照）を使用し、炭化珪素半導体と酸化膜の界面準位を２．０×１０１２ｃｍ－２としている。
本シミュレーションでは、ＶＳ＝０Ｖ、つまりソース電極８のソース電位をゼロボルトとし、ドレイン電極９のドレイン電位を変化させ、ドレイン電流が１μＡに達したドレイン電位を耐圧としている。図５は、その耐圧特性の結果を説明する図である。本デバイスの耐圧は定格耐圧６５０Ｖを超えた、約１０６０Ｖであった。
本シミュレーションでは、ＶＳ＝０Ｖ、つまりソース電極８のソース電位をゼロボルトとし、ドレイン電極９のドレイン電位を変化させ、ドレイン電流が１μＡに達したドレイン電位を耐圧としている。図５は、その耐圧特性の結果を説明する図である。本デバイスの耐圧は定格耐圧６５０Ｖを超えた、約１０６０Ｖであった。
【0010】
図６は、同電圧時の電界強度分布のシミュレーション結果を示す。本電界強度分布では、視認性を高めるため、酸化膜７の電界を表示していない。以降で説明する電界強度分布についても同様である。電界強度は、第４半導体層（４、５、６）の不純物濃度の順に低下しており、電界強度を緩和していることがわかる。
【0011】
なお、アルミニウムの高温イオン注入し、１７００℃でのアニール以外の方法として、非特許文献５では、炭化珪素半導体にボロンを１．０×１０１５ｃｍ－２の濃度でイオン注入し、１０５０℃にてアニールした、高抵抗ガードリング構造（図７）にて１１００Ｖの耐圧を報告している。
【0012】
ＪＴＥ構造及びフィールドリミッティング構造は、図１や図２のようなＳｉＣ半導体の周辺耐圧構造として効果はあるが、貼り合わせトランジスタの構造では上記のような効果が得られないという課題がある。以下に、上記課題についてワイドギャップ半導体層を炭化珪素半導体として説明する。
【0013】
当該貼り合わせトランジスタは、図８のような周辺耐圧構造を持つ。
当該周辺耐圧構造は、炭化珪素半導体の第１導電型の第１半導体層１、第２半導体層（ドリフト層）２、及び珪素半導体の第２導電型の第３半導体層３を基板としている。そして、第２半導体層２には、第３半導体層３側に活性領域部３０側から第４半導体層（１段目）４、第４半導体層（２段目）５、第４半導体層（３段目）６が形成される。第４半導体層（１段目）４は、活性領域部３０に接している。さらに、第３半導体層３には、活性領域部３０側から第５半導体層（１段目）１０、第５半導体層（２段目）１１、第５半導体層（３段目）１２が形成される。第５半導体層（１段目）１０は、活性領域部３０に接している。
当該周辺耐圧構造は、炭化珪素半導体の第１導電型の第１半導体層１、第２半導体層（ドリフト層）２、及び珪素半導体の第２導電型の第３半導体層３を基板としている。そして、第２半導体層２には、第３半導体層３側に活性領域部３０側から第４半導体層（１段目）４、第４半導体層（２段目）５、第４半導体層（３段目）６が形成される。第４半導体層（１段目）４は、活性領域部３０に接している。さらに、第３半導体層３には、活性領域部３０側から第５半導体層（１段目）１０、第５半導体層（２段目）１１、第５半導体層（３段目）１２が形成される。第５半導体層（１段目）１０は、活性領域部３０に接している。
【0014】
図９は、第４半導体層（４、５、６）及び第５半導体層（１０、１１、１２）それぞれの不純物濃度分布を説明する図である。
横軸は第３半導体層３と酸化膜７との界面からの深さ（図８において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層４と第５半導体層１０の不純物濃度は深さが１．４μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層５と第５半導体層１１の不純物濃度は深さが１．７μｍまで２×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層６と第５半導体層１２の不純物濃度は深さが１．７μｍまで１×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。
横軸は第３半導体層３と酸化膜７との界面からの深さ（図８において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層４と第５半導体層１０の不純物濃度は深さが１．４μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層５と第５半導体層１１の不純物濃度は深さが１．７μｍまで２×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層６と第５半導体層１２の不純物濃度は深さが１．７μｍまで１×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。
【0015】
【0016】
図１１は、同電圧時の電界強度分布のシミュレーション結果を示す。図１２は、そのシミュレーション結果について第４半導体層６と第５半導体層１２の付近を拡大表示させたものである。図１１と図１２から、図８の周辺耐圧構造が１３Ｖの耐圧しか得られなかった理由を次のように考察する。
周辺部の第２半導体層２と第３半導体層３には０．６ＭＶ／ｃｍの電界強度が印加されている。この電界強度は、第２半導体層２である炭化珪素半導体の絶縁破壊電界強度の約１／５程度である。しかし、この電界強度は、第３半導体層３である珪素半導体の絶縁破壊電界強度０．３ＭＶ／ｃｍを超えている。このため、図８の周辺耐圧構造では第３半導体層３を通じて電流が流れ、耐圧が低下していると考えられる。
周辺部の第２半導体層２と第３半導体層３には０．６ＭＶ／ｃｍの電界強度が印加されている。この電界強度は、第２半導体層２である炭化珪素半導体の絶縁破壊電界強度の約１／５程度である。しかし、この電界強度は、第３半導体層３である珪素半導体の絶縁破壊電界強度０．３ＭＶ／ｃｍを超えている。このため、図８の周辺耐圧構造では第３半導体層３を通じて電流が流れ、耐圧が低下していると考えられる。
【0017】
図１３は、電界強度が臨界に達した珪素半導体の部分（第３半導体層１２の外側の第３半導体層３の部分）を除去した周辺耐圧構造を説明する図である。図１３の周辺耐圧構造での耐圧シミュレーションの結果は、図１４の通り約６３Ｖであった。図１５は、同電圧時の電界強度分布のシミュレーション結果を示す。図１６は、そのシミュレーション結果について第４半導体層６と第５半導体層１２の付近を拡大表示させたものである。本構造でも、第５半導体層１２の電界強度が、珪素半導体の絶縁破壊電界を超えており、第５半導体層１２を通じて電流が流れ、耐圧が低下していると考えられる。
【0018】
このように、貼合せトランジスタは、図１や図２のようなＳｉＣ層のみのトランジスタの周辺耐圧構造では所望の耐圧を得ることが困難という課題があった。そこで、本発明は、前記課題を解決するために、電界集中を緩和できる周辺耐圧構造を備える貼合せトランジスタの半導体装置及び製造方法を提供することを目的とする。
【課題を解決するための手段】
【0019】
上記目的を達成するために、本発明に係る半導体装置は、ソース電極より外側の珪素半導体層を除去した周辺耐圧構造を備えることとした。
【0020】
具体的には、本発明に係る半導体装置は、
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置であって、
前記周辺耐圧構造部は、
前記ワイドギャップ半導体層の前記珪素半導体層の側であって、前記ワイドギャップ半導体層を第２導電型に変換した複数の変換領域と、
前記珪素半導体層であって、前記活性領域部から一定の位置より外側には前記珪素半導体層がない電極構造と、で構成され、且つ前記変換領域と前記電極構造とが電気的に接続されていること
を特徴とする。
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置であって、
前記周辺耐圧構造部は、
前記ワイドギャップ半導体層の前記珪素半導体層の側であって、前記ワイドギャップ半導体層を第２導電型に変換した複数の変換領域と、
前記珪素半導体層であって、前記活性領域部から一定の位置より外側には前記珪素半導体層がない電極構造と、で構成され、且つ前記変換領域と前記電極構造とが電気的に接続されていること
を特徴とする。
【0021】
本発明に係る半導体装置の前記ゲート構造は、前記珪素半導体層から前記ワイドギャップ半導体層と前記珪素半導体層との接合面を貫通して前記ワイドギャップ半導体層まで至る縦型トレンチ構造であること、及び前記変換領域は、前記珪素半導体層の側から前記縦型トレンチ構造の底より深い位置まであることを特徴とする。
【0022】
本発明に係る半導体装置の前記変換領域は、前記活性領域部から外側に離れるに従い、段階的に不純物濃度が低下するＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造とすることができる。この場合、前記電極構造の外側の端は、前記活性領域部に最も近い前記ＪＴＥ構造の外側の端より前記活性領域部側にあることを特徴とする。
【0023】
本発明に係る半導体装置の前記変換領域は、前記活性領域部から外側に向かって複数箇所に形成されているフィールドリミッティング構造とすることができる。この場合、前記電極構造の外側の端は、前記フィールドリミッティング構造のうち前記活性領域部に最も近い第１段目の前記変換領域の外側の端より内側にあることを特徴とする。
【0024】
本発明に係る半導体装置の前記変換領域は、比抵抗が１００Ωｃｍ以上であることを特徴とする。
【0025】
前述の半導体装置の第１の製造方法は、
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記ワイドギャップ半導体層の一方の表面において、周辺耐圧構造部となる範囲について前記表面から一定の深さまで第２導電型に変換して変換領域を形成すること、
前記ワイドギャップ半導体層の前記表面の上に前記珪素半導体層を形成すること、及び
前記珪素半導体層から電極構造を形成すること
を有しており、
前記電極構造の形成では、
前記珪素半導体層の外側の端の前記活性領域部からの位置が、前記活性領域部に最も近い前記変換領域であって、前記変換領域の外側の端の前記活性領域部からの位置より前記活性領域部側にあるように、前記珪素半導体層をエッチングで除去すること
を特徴とする。
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記ワイドギャップ半導体層の一方の表面において、周辺耐圧構造部となる範囲について前記表面から一定の深さまで第２導電型に変換して変換領域を形成すること、
前記ワイドギャップ半導体層の前記表面の上に前記珪素半導体層を形成すること、及び
前記珪素半導体層から電極構造を形成すること
を有しており、
前記電極構造の形成では、
前記珪素半導体層の外側の端の前記活性領域部からの位置が、前記活性領域部に最も近い前記変換領域であって、前記変換領域の外側の端の前記活性領域部からの位置より前記活性領域部側にあるように、前記珪素半導体層をエッチングで除去すること
を特徴とする。
【0026】
前述の半導体装置の第２の製造方法は、
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記ワイドギャップ半導体層の一方の表面において、前記周辺耐圧構造部となる範囲のうち、前記活性領域に接する部分については前記表面から一定の深さまで、他の部分については不純物濃度がレトログレードとなるように、第２導電型に変換して変換領域を形成すること、
前記ワイドギャップ半導体層の前記表面の上に前記珪素半導体層を形成すること、
前記珪素半導体層から電極構造を形成すること
を有しており、
前記電極構造の形成では、
前記珪素半導体層の外側の端の前記活性領域部からの位置が、前記活性領域部に最も近い前記変換領域であって、前記変換領域の外側の端の前記活性領域部からの位置より前記活性領域部側にあるように、前記珪素半導体層から前記ワイドギャップ半導体に至るまでをエッチングで除去すること
を特徴とする。
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記ワイドギャップ半導体層の一方の表面において、前記周辺耐圧構造部となる範囲のうち、前記活性領域に接する部分については前記表面から一定の深さまで、他の部分については不純物濃度がレトログレードとなるように、第２導電型に変換して変換領域を形成すること、
前記ワイドギャップ半導体層の前記表面の上に前記珪素半導体層を形成すること、
前記珪素半導体層から電極構造を形成すること
を有しており、
前記電極構造の形成では、
前記珪素半導体層の外側の端の前記活性領域部からの位置が、前記活性領域部に最も近い前記変換領域であって、前記変換領域の外側の端の前記活性領域部からの位置より前記活性領域部側にあるように、前記珪素半導体層から前記ワイドギャップ半導体に至るまでをエッチングで除去すること
を特徴とする。
【0027】
第２の製造方法では、
前記電極構造を形成するときに、同時に
前記活性領域部となる範囲において前記ゲート構造が縦型トレンチ構造となるように前記珪素半導体層を前記ワイドギャップ半導体層に至るまでをエッチングで除去し、トレンチを形成すること、及び
前記電極構造を形成した後に、
前記周辺耐圧構造部において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜を形成することと、前記活性領域部において、前記トレンチの内壁に絶縁膜を形成することを同時に行うこと
を特徴とする。
前記電極構造を形成するときに、同時に
前記活性領域部となる範囲において前記ゲート構造が縦型トレンチ構造となるように前記珪素半導体層を前記ワイドギャップ半導体層に至るまでをエッチングで除去し、トレンチを形成すること、及び
前記電極構造を形成した後に、
前記周辺耐圧構造部において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜を形成することと、前記活性領域部において、前記トレンチの内壁に絶縁膜を形成することを同時に行うこと
を特徴とする。
【0028】
前述の半導体装置の第３の製造方法は、
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記接合構造を形成すること、
前記周辺耐圧構造部となる範囲において、前記活性領域部側から一定の位置までの前記珪素半導体層からイオン注入を行い、前記珪素半導体層の下の前記ワイドギャップ半導体層の前記珪素半導体層側を第２導電型に変換して変換領域を形成すること、
前記活性領域部側から前記一定の位置より外側において、前記珪素半導体層から前記ワイドギャップ半導体層に至るまでをエッチングで除去すること、及び
前記活性領域部側から前記一定の位置より外側に現れた前記ワイドギャップ半導体層の表面から所定の深さまで第２導電型に変換して外側の変換領域を形成すること
を特徴とする。
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造にゲート構造が形成された活性領域部と、
前記活性領域部の外周の前記接合構造に形成される周辺耐圧構造部と、
を備える半導体装置の製造方法であって、
前記接合構造を形成すること、
前記周辺耐圧構造部となる範囲において、前記活性領域部側から一定の位置までの前記珪素半導体層からイオン注入を行い、前記珪素半導体層の下の前記ワイドギャップ半導体層の前記珪素半導体層側を第２導電型に変換して変換領域を形成すること、
前記活性領域部側から前記一定の位置より外側において、前記珪素半導体層から前記ワイドギャップ半導体層に至るまでをエッチングで除去すること、及び
前記活性領域部側から前記一定の位置より外側に現れた前記ワイドギャップ半導体層の表面から所定の深さまで第２導電型に変換して外側の変換領域を形成すること
を特徴とする。
【0029】
第３の製造方法では、
前記イオン注入を行うときに、前記活性領域部となる範囲において前記ゲート構造が形成される範囲も前記ワイドギャップ半導体層の前記珪素半導体層側を第２導電型に変換すること、
前記エッチングを行うときに、前記活性領域部となる範囲において前記ゲート構造が縦型トレンチ構造となるように前記珪素半導体層を前記ワイドギャップ半導体層に至るまでを除去し、トレンチを形成すること、及び
前記周辺耐圧構造部において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜を形成することと、前記活性領域部において、前記トレンチの内壁に絶縁膜を形成することを同時に行うこと
を特徴とする。
前記イオン注入を行うときに、前記活性領域部となる範囲において前記ゲート構造が形成される範囲も前記ワイドギャップ半導体層の前記珪素半導体層側を第２導電型に変換すること、
前記エッチングを行うときに、前記活性領域部となる範囲において前記ゲート構造が縦型トレンチ構造となるように前記珪素半導体層を前記ワイドギャップ半導体層に至るまでを除去し、トレンチを形成すること、及び
前記周辺耐圧構造部において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜を形成することと、前記活性領域部において、前記トレンチの内壁に絶縁膜を形成することを同時に行うこと
を特徴とする。
【0030】
前記ワイドギャップ半導体層は、炭化珪素半導体、窒化ガリウム系の半導体、又は酸化物半導体であることを特徴とする。
【0031】
周辺耐圧構造部における電界緩和のための構造は、ワイドギャップ半導体層に形成された変換領域が、活性領域部から離れるに従って段階的に不純物濃度が低くなるＪＴＥ構造、活性領域部から外側に向かって複数箇所に配置されたフィールドリミッティング構造、比抵抗１００Ωｃｍ以上の高抵抗である構造のいずれかである。そして、ソース電極より外側の珪素半導体層を除去してトレンチを形成し、絶縁破壊電界強度が弱い珪素半導体に電界が集中することを防ぎ、絶縁破壊電界強度が強いワイドギャップ半導体中にて電界緩和させることで高い耐圧を実現する。
【0032】
なお、ソース電極と電位を合せるために、ソース電極の下の珪素半導体層は不純物濃度を高濃度とし、且つワイドギャップ半導体層中の変換領域の１段目（活性領域部に最も近い変換領域）と接している。
【0033】
また、周辺耐圧構造部のトレンチと活性領域部におけるゲート形成用トレンチ部分を、少なくとも珪素半導体層を貫通するように同時にエッチングして形成することも可能である。さらに、変換領域とゲート形成用トレンチのゲート酸化膜保護の緩和層とを同時に形成することも可能である。
【発明の効果】
【0034】
本発明は、電界集中を緩和できる周辺耐圧構造を備える貼合せトランジスタの半導体装置及び製造方法を提供することができる。
【図面の簡単な説明】
【0035】
【図1】ＳｉＣ層のみ半導体装置における周辺耐圧構造を説明する図である。
【図2】ＳｉＣ層のみ半導体装置における周辺耐圧構造を説明する図である。
【図3】ＳｉＣ層のみ半導体装置における周辺耐圧構造を説明する図である。
【図4】ＳｉＣ層のみ半導体装置における周辺耐圧構造を説明する図である。
【図5】ＳｉＣ層のみ半導体装置における周辺耐圧構造の効果を説明する図である。
【図6】ＳｉＣ層のみ半導体装置における周辺耐圧構造の効果を説明する図である。
【図7】高抵抗ガードリング構造を説明する図である。
【図8】貼り合わせトランジスタの構造を説明する図である。
【図9】貼り合わせトランジスタの構造を説明する図である。
【図10】貼り合わせトランジスタの課題を説明する図である。
【図11】貼り合わせトランジスタの課題を説明する図である。
【図12】貼り合わせトランジスタの課題を説明する図である。
【図13】貼り合わせトランジスタの構造を説明する図である。
【図14】貼り合わせトランジスタの課題を説明する図である。
【図15】貼り合わせトランジスタの課題を説明する図である。
【図16】貼り合わせトランジスタの課題を説明する図である。
【図17】本発明に係る半導体装置（構造例１）の製造方法を説明する図である。
【図18】本発明に係る半導体装置（構造例１）の製造方法を説明する図である。
【図19】本発明に係る半導体装置（構造例１）の製造方法を説明する図である。
【図20】本発明に係る半導体装置（構造例１）の製造方法を説明する図である。
【図21】本発明に係る半導体装置（構造例１）の各層の不純物濃度分布を説明する図である。
【図22】本発明に係る半導体装置（構造例１）の製造方法を説明する図である。
【図23】本発明に係る半導体装置（構造例１）の製造方法を説明する図である。
【図24】本発明に係る半導体装置（構造例２）の製造方法を説明する図である。
【図25】本発明に係る半導体装置（構造例２）の製造方法におけるイオン注入量を説明する図である。
【図26】本発明に係る半導体装置（構造例２）の製造方法を説明する図である。
【図27】本発明に係る半導体装置（構造例２）の製造方法を説明する図である。
【図28】本発明に係る半導体装置（構造例２）の製造方法を説明する図である。
【図29】本発明に係る半導体装置（構造例２）の各層の不純物濃度分布を説明する図である。
【図30】本発明に係る半導体装置（構造例２）の製造方法を説明する図である。
【図31】本発明に係る半導体装置（構造例３）の製造方法を説明する図である。
【図32】本発明に係る半導体装置（構造例３）の製造方法におけるイオン注入量を説明する図である。
【図33】本発明に係る半導体装置（構造例３）の製造方法を説明する図である。
【図34】本発明に係る半導体装置（構造例３）の製造方法を説明する図である。
【図35】本発明に係る半導体装置（構造例３）の各層の不純物濃度分布を説明する図である。
【図36】本発明に係る半導体装置（構造例３）の製造方法を説明する図である。
【図37】本発明に係る半導体装置（構造例３）の製造方法を説明する図である。
【図38】本発明に係る半導体装置（構造例４）の製造方法を説明する図である。
【図39】本発明に係る半導体装置（構造例４）の各層の不純物濃度分布を説明する図である。
【図40】本発明に係る半導体装置（構造例５）の製造方法を説明する図である。
【図41】本発明に係る半導体装置（構造例５）の製造方法を説明する図である。
【図42】本発明に係る半導体装置（構造例５）の製造方法を説明する図である。
【図43】本発明に係る半導体装置（構造例５）の製造方法を説明する図である。
【図44】本発明に係る半導体装置（構造例５）の製造方法を説明する図である。
【図45】本発明に係る半導体装置（構造例１）のドレイン耐圧のシミュレーション結果を説明する図である。
【図46】本発明に係る半導体装置（構造例１）において、ドレインに約１０２０Ｖを印加した時の電界強度分布を説明する図である。
【図47】本発明に係る半導体装置（構造例２）のドレイン耐圧のシミュレーション結果を説明する図である。
【図48】本発明に係る半導体装置（構造例２）において、ドレインに約９６０Ｖを印加した時の電界強度分布を説明する図である。
【図49】本発明に係る半導体装置（構造例３）のドレイン耐圧のシミュレーション結果を説明する図である。
【図50】本発明に係る半導体装置（構造例３）において、ドレインに約９９０Ｖを印加した時の電界強度分布を説明する図である。
【図51】本発明に係る半導体装置（構造例４）のドレイン耐圧のシミュレーション結果を説明する図である。
【図52】本発明に係る半導体装置（構造例４）において、ドレインに約９２０Ｖを印加した時の電界強度分布を説明する図である。
【図53】本発明に係る半導体装置（構造例５）のドレイン耐圧のシミュレーション結果を説明する図である。
【図54】本発明に係る半導体装置（構造例５）において、ドレインに約９００Ｖを印加した時の電界強度分布を説明する図である。
【図55】本発明に係る半導体装置における界面準位と耐圧の関係を説明する図である。
【図56】本発明に係る半導体装置における界面準位と電界強度の関係を説明する図である。
【図57】本発明に係る半導体装置における電極構造と変換領域との関係を説明する図である。
【図58】本発明に係る半導体装置における電極構造と変換領域との関係を説明する図である。
【図59】本発明に係る半導体装置における電極構造と変換領域との関係を説明する図である。
【図60】本発明に係る半導体装置（構造例５）におけるトレンチ深さと耐圧の関係を説明する図である。
【図61】本発明に係る半導体装置（構造例５）におけるトレンチ深さと耐圧の関係を説明する図である。
【図62】本発明に係る半導体装置（構造例５）におけるトレンチ深さと耐圧の関係を説明する図である。
【図63】本発明に係る半導体装置において電極構造と活性領域部との位置関係を説明する図である。
【図64】本発明に係る半導体装置において電極構造と活性領域部との位置関係を説明する図である。
【図65】本発明に係る半導体装置において電極構造と活性領域部との位置関係を説明する図である。
【図66】本発明に係る半導体装置において電極構造と活性領域部との位置関係を説明する図である。
【図67】本発明に係る半導体装置において電極構造と活性領域部との位置関係を説明する図である。
【図68】本発明に係る半導体装置において電極構造と活性領域部との位置関係を説明する図である。
【図69】本発明に係る半導体装置の構造を説明する図である。
【図70】本発明に係る半導体装置の製造方法を説明する図である。
【図71】本発明に係る半導体装置の製造方法を説明する図である。
【図72】本発明に係る半導体装置の製造方法を説明する図である。
【図73】本発明に係る半導体装置の製造方法を説明する図である。
【図74】本発明に係る半導体装置の製造方法を説明する図である。
【発明を実施するための形態】
【0036】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【0037】
本実施形態で説明する半導体装置は、
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造３２にゲート構造３３が形成された活性領域部３０と、
活性領域部３０の外周の前記接合構造に形成される周辺耐圧構造部３５と、
を備える。
なお、以下の実施形態では、例としてワイドギャップ半導体を炭化珪素半導体で説明するが、ワイドギャップ半導体層は、窒化ガリウム系の半導体、又は酸化物半導体でもよい。また、本実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型であってもよい。
第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とが接合する接合構造３２にゲート構造３３が形成された活性領域部３０と、
活性領域部３０の外周の前記接合構造に形成される周辺耐圧構造部３５と、
を備える。
なお、以下の実施形態では、例としてワイドギャップ半導体を炭化珪素半導体で説明するが、ワイドギャップ半導体層は、窒化ガリウム系の半導体、又は酸化物半導体でもよい。また、本実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型であってもよい。
【0038】
（構造例１）
本構造例の半導体装置の製造方法を工程順に図１７～図２３に沿って説明する。本製造方法は、
ワイドギャップ半導体層（第２半導体層２）の一方の表面において、周辺耐圧構造部３５となる範囲について前記表面から一定の深さまで第２導電型に変換して変換領域（第４半導体層４、５、６）を形成すること（図１８）、
ワイドギャップ半導体層の前記表面の上に珪素半導体層（第３半導体層３）を形成すること（図１９）、及び
珪素半導体層３から電極構造（第５半導体層１０）を形成すること
を有しており、
前記電極構造の形成では、
珪素半導体層３の外側の端の活性領域部３０からの位置が、活性領域部３０に最も近い変換領域（第４半導体層４）であって、前記変換領域（第４半導体層４）の外側の端の活性領域部３０からの位置より活性領域部３０側にあるように、珪素半導体層３をエッチングで除去すること（図２２）
を特徴とする。
本構造例の半導体装置の製造方法を工程順に図１７～図２３に沿って説明する。本製造方法は、
ワイドギャップ半導体層（第２半導体層２）の一方の表面において、周辺耐圧構造部３５となる範囲について前記表面から一定の深さまで第２導電型に変換して変換領域（第４半導体層４、５、６）を形成すること（図１８）、
ワイドギャップ半導体層の前記表面の上に珪素半導体層（第３半導体層３）を形成すること（図１９）、及び
珪素半導体層３から電極構造（第５半導体層１０）を形成すること
を有しており、
前記電極構造の形成では、
珪素半導体層３の外側の端の活性領域部３０からの位置が、活性領域部３０に最も近い変換領域（第４半導体層４）であって、前記変換領域（第４半導体層４）の外側の端の活性領域部３０からの位置より活性領域部３０側にあるように、珪素半導体層３をエッチングで除去すること（図２２）
を特徴とする。
【0039】
図１７は製造を開始する基板３２を説明する図である。基板３２は、第１導電型のｎ＋型炭化珪素半導体基板（第１半導体層）１に、それより不純物濃度が低い、第１導電型のｎ型炭化珪素半導体のドリフト層（第２半導体層）２を積層したものである。
【0040】
図１８は、第２半導体層２中に変換領域である第４半導体層（４、５、６）を形成する工程を説明する図である。具体的には、第２半導体層２中に、ｐ型不純物アルミニウムをイオン注入、１７００℃のアニールし、活性領域部となる部分３１に近い方から順に、第４半導体層（１段目）４、第４半導体層（２段目）５、第４半導体層（３段目）６を形成する。つまり、変換領域（第４半導体層（４、５、６））は第２半導体層２の一部であって、第２半導体層２の極性を変換させた領域である。なお、第４半導体層（４、５、６）の不純物濃度分布を図４で説明したようにイオン注入で調整する。
【0041】
図１９は、ワイドギャップ半導体（第２半導体層２）と珪素半導体（第３半導体層３）とを貼り合わせる工程を説明する図である。具体的には、第２半導体層２の表面に第２導電型の珪素半導体（第３半導体層３）を積層する。
【0042】
図２０は、第５半導体層１０を形成する工程を説明する図である。具体的には、第３半導体層３の一部（活性領域部となる部分３１の外周を囲む枠状の部分）に第２導電型の不純物ボロンをイオン注入し、１０５０℃のアニールすることで第５半導体層１０を形成する。つまり、第５半導体層１０は第３半導体層３の一部であって、第３半導体層３の極性を変換させた領域である。なお、第５半導体層１０の外側の端は第４半導体層（１段目）４の外側の端より内側（活性領域部側）にある。
【0043】
図２１は、各半導体層の不純物濃度分布の関係を説明する図である。
横軸は第３半導体層３と酸化膜７との界面からの深さ（図２０において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層４と第５半導体層１０の不純物濃度は深さが１．４μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層５の不純物濃度は深さが１．７μｍまで２×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層６の不純物濃度は深さが１．７μｍまで１×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。つまり、変換領域（第４半導体層（４、５、６））は、活性領域部となる部分３１から外側に離れるに従い、段階的に不純物濃度が低下するＪＴＥ構造である。
横軸は第３半導体層３と酸化膜７との界面からの深さ（図２０において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層４と第５半導体層１０の不純物濃度は深さが１．４μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層５の不純物濃度は深さが１．７μｍまで２×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層６の不純物濃度は深さが１．７μｍまで１×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。つまり、変換領域（第４半導体層（４、５、６））は、活性領域部となる部分３１から外側に離れるに従い、段階的に不純物濃度が低下するＪＴＥ構造である。
【0044】
図２２は、電極構造形成工程を説明する図である。具体的には、第５半導体層１０の外側の第３半導体層３をエッチングで除去し、第３半導体層３として第５半導体層１０のみを残し、電極構造とする。なお、本構造例では第２半導体層２のエッチングを行っていない。この状態を「トレンチ深さ０μｍ」と呼ぶ。
【0045】
図２３は、最終工程及び周辺耐圧構造部３５の構造を説明する図である。具体的には、第３半導体層３が除去されて表面に現れている第２半導体層２の上に層間絶縁膜７を堆積する。さらに、第５半導体層１０の上面にソース電極８、第１半導体層１の裏面にドレイン電極９を形成する。本工程で、貼り合わせトレンチＭＯＳの周辺耐圧構造部３５が完成する。
【0046】
つまり、本半導体装置の周辺耐圧構造部３５は、
ワイドギャップ半導体層（第２半導体層２）の珪素半導体層（第３半導体層３）の側において第２導電型に変換された変換領域（第４半導体層４、５、６）と、
前記珪素半導体層（第３半導体層３）であって、活性領域部３０から一定の位置より外側には珪素半導体層がない電極構造（第５半導体層１０）と、で構成され、且つ
前記変換領域と前記電極構造とが電気的に接続されていることを特徴とする。
ワイドギャップ半導体層（第２半導体層２）の珪素半導体層（第３半導体層３）の側において第２導電型に変換された変換領域（第４半導体層４、５、６）と、
前記珪素半導体層（第３半導体層３）であって、活性領域部３０から一定の位置より外側には珪素半導体層がない電極構造（第５半導体層１０）と、で構成され、且つ
前記変換領域と前記電極構造とが電気的に接続されていることを特徴とする。
【0047】
（構造例２）
本構造例の半導体装置の製造方法は、構造例１の製造方法の一部を改変した方法である。本製造方法は、
ワイドギャップ半導体層（第２半導体層２）の一方の表面において、周辺耐圧構造部３５となる範囲のうち、活性領域３０に接する部分については前記表面から一定の深さまで、他の部分については不純物濃度がレトログレードとなるように、第２導電型に変換して変換領域（第４半導体層４、５、６）を形成すること（図２４）、
ワイドギャップ半導体層の前記表面の上に珪素半導体層（第３半導体層３）を形成すること（図２６）、及び
珪素半導体層（第３半導体層３）から電極構造（第５半導体層１０）を形成すること
を有しており、
前記電極構造の形成では、
珪素半導体層（第３半導体層３）の外側の端の活性領域部３０からの位置が、活性領域部３０に最も近い変換領域（第４半導体層４）であって、前記変換領域の外側の端の活性領域部３０からの位置より活性領域部３０側にあるように、珪素半導体層（第３半導体層３）からワイドギャップ半導体（第２半導体層２）に至るまでをエッチングで除去することを特徴とする。
本構造例の半導体装置の製造方法は、構造例１の製造方法の一部を改変した方法である。本製造方法は、
ワイドギャップ半導体層（第２半導体層２）の一方の表面において、周辺耐圧構造部３５となる範囲のうち、活性領域３０に接する部分については前記表面から一定の深さまで、他の部分については不純物濃度がレトログレードとなるように、第２導電型に変換して変換領域（第４半導体層４、５、６）を形成すること（図２４）、
ワイドギャップ半導体層の前記表面の上に珪素半導体層（第３半導体層３）を形成すること（図２６）、及び
珪素半導体層（第３半導体層３）から電極構造（第５半導体層１０）を形成すること
を有しており、
前記電極構造の形成では、
珪素半導体層（第３半導体層３）の外側の端の活性領域部３０からの位置が、活性領域部３０に最も近い変換領域（第４半導体層４）であって、前記変換領域の外側の端の活性領域部３０からの位置より活性領域部３０側にあるように、珪素半導体層（第３半導体層３）からワイドギャップ半導体（第２半導体層２）に至るまでをエッチングで除去することを特徴とする。
【0048】
本構造例では、構造例１と異なる工程のみ説明する。
図２４は、第２半導体層２中に変換領域である第４半導体層（４、５、６）を形成する工程を説明する図である。本構造例の製造方法では、第３半導体層３を除去する際に、活性領域部３０におけるトレンチＭＯＳのトレンチ溝を同時に形成するため、第２半導体層２の一部も削ることになる（図２８）。このため、第４半導体層（２段目）５、第４半導体層（３段目）５については、削られる部分より下に不純物をイオン注入して形成する。その濃度分布は、図２５に示すようなレトログレードの分布とし、図４よりイオン注入の深さを深くする。イオン注入後、１７００℃のアニールがなされる。
図２４は、第２半導体層２中に変換領域である第４半導体層（４、５、６）を形成する工程を説明する図である。本構造例の製造方法では、第３半導体層３を除去する際に、活性領域部３０におけるトレンチＭＯＳのトレンチ溝を同時に形成するため、第２半導体層２の一部も削ることになる（図２８）。このため、第４半導体層（２段目）５、第４半導体層（３段目）５については、削られる部分より下に不純物をイオン注入して形成する。その濃度分布は、図２５に示すようなレトログレードの分布とし、図４よりイオン注入の深さを深くする。イオン注入後、１７００℃のアニールがなされる。
【0049】
図２５は、各半導体層の不純物濃度分布の関係を説明する図である。
横軸は第２半導体層２の表面からの深さ（図２４において下方向）、縦軸は不純物濃度である。第４半導体層４の不純物濃度は深さが１．０μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層５の不純物濃度は深さが０．６μｍから１．３μｍまでの間で２×１０１７ｃｍ－３であり、それより浅くなる領域及びそれより深くなる領域では深さに従い不純物濃度が下がる。第４半導体層６の不純物濃度は深さが０．６μｍから１．３μｍまでの間で１×１０１７ｃｍ－３であり、それより浅くなる領域及びそれより深くなる領域では深さに従い不純物濃度が下がる。
本構造例でも変換領域（第４半導体層（４、５、６））は、活性領域部となる部分３１から外側に離れるに従い、段階的に不純物濃度が低下するＪＴＥ構造である。
横軸は第２半導体層２の表面からの深さ（図２４において下方向）、縦軸は不純物濃度である。第４半導体層４の不純物濃度は深さが１．０μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層５の不純物濃度は深さが０．６μｍから１．３μｍまでの間で２×１０１７ｃｍ－３であり、それより浅くなる領域及びそれより深くなる領域では深さに従い不純物濃度が下がる。第４半導体層６の不純物濃度は深さが０．６μｍから１．３μｍまでの間で１×１０１７ｃｍ－３であり、それより浅くなる領域及びそれより深くなる領域では深さに従い不純物濃度が下がる。
本構造例でも変換領域（第４半導体層（４、５、６））は、活性領域部となる部分３１から外側に離れるに従い、段階的に不純物濃度が低下するＪＴＥ構造である。
【0050】
図２６は、ワイドギャップ半導体（第２半導体層２）と珪素半導体（第３半導体層３）とを貼り合わせる工程を説明する図である。具体的には、第２半導体層２の表面に第２導電型の珪素半導体（第３半導体層３）を積層する。
【0051】
図２７は、第５半導体層１０を形成する工程を説明する図である。構造例１と同様に、第３半導体層３の一部に第５半導体層１０を形成する。第５半導体層１０は第３半導体層３の一部であること、及び第５半導体層１０の外側の端は第４半導体層（１段目）４の外側の端より内側（活性領域部側）にあることは構造例１と同様である。
【0052】
図２８は、電極構造形成工程を説明する図である。本構造例では、活性領域部３０のトレンチＭＯＳのトレンチ溝と同時にエッチングするために、第３半導体層３と第２半導体層２の一部をエッチングで除去する。第３半導体層３として第５半導体層１０のみを残し、電極構造とする。なお、本構造例では第２半導体層を０．６μｍだけエッチングしている。この状態を「トレンチ深さ０．６μｍ」と呼ぶ。
【0053】
図２９は、各半導体層の不純物濃度分布の関係を説明する図である。
横軸は第５半導体層１０の表面からの深さ（図２８において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層４と第５半導体層１０の不純物濃度は深さが２．０μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層５の不純物濃度は深さが１．６μｍから２．３μｍまで２×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層６の不純物濃度は深さが１．６μｍから２．３μｍまで１×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。
横軸は第５半導体層１０の表面からの深さ（図２８において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層４と第５半導体層１０の不純物濃度は深さが２．０μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層５の不純物濃度は深さが１．６μｍから２．３μｍまで２×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。第４半導体層６の不純物濃度は深さが１．６μｍから２．３μｍまで１×１０１７ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。
【0054】
図３０は、最終工程及び周辺耐圧構造部３５の構造を説明する図である。具体的には、第３半導体層３と第２半導体層２の一部が除去され、その表面に現れている第２半導体層２の上に層間絶縁膜７を堆積する。さらに、第５半導体層１０の上面にソース電極８、第１半導体層１の裏面にドレイン電極９を形成する。本工程で、貼り合わせトレンチＭＯＳの周辺耐圧構造部３５が完成する。
【0055】
（構造例３）
構造例１では、ＪＴＥ構造の周辺耐圧構造部（トレンチ深さ０μｍ）を説明した。本構造例ではフィールドリミッティング構造の周辺耐圧構造部（トレンチ深さ０μｍ）を説明する。つまり、本構造例の半導体装置の変換領域は、活性領域部３０から外側に向かって複数箇所に形成されているフィールドリミッティング構造であることを特徴とする。
構造例１では、ＪＴＥ構造の周辺耐圧構造部（トレンチ深さ０μｍ）を説明した。本構造例ではフィールドリミッティング構造の周辺耐圧構造部（トレンチ深さ０μｍ）を説明する。つまり、本構造例の半導体装置の変換領域は、活性領域部３０から外側に向かって複数箇所に形成されているフィールドリミッティング構造であることを特徴とする。
【0056】
図３１から図３７は、本構造例の半導体装置の製造方法を説明する図である。変換領域が構造例１ではＪＴＥ構造であることに対し、本構造例ではフィールドリミッティング構造となる点以外は構造例１と同じ工程で製造することができる。
製造に使用する基板は図１７で説明した基板と同じである。
図３１は、第２半導体層２中に変換領域である複数の第４半導体層（１３、１４）を形成する工程を説明する図である。具体的には、第２半導体層２中に、ｐ型不純物アルミニウムをイオン注入、１７００℃のアニールすることで、複数個の第４半導体層（１３、１４）を形成する。図面では、活性領域部となる部分３１に最も近い第４半導体層を“１３”、それ以外を“１４”と表示している。
製造に使用する基板は図１７で説明した基板と同じである。
図３１は、第２半導体層２中に変換領域である複数の第４半導体層（１３、１４）を形成する工程を説明する図である。具体的には、第２半導体層２中に、ｐ型不純物アルミニウムをイオン注入、１７００℃のアニールすることで、複数個の第４半導体層（１３、１４）を形成する。図面では、活性領域部となる部分３１に最も近い第４半導体層を“１３”、それ以外を“１４”と表示している。
【0057】
図３２は、第４半導体層（１３、１４）の不純物濃度分布である。全ての第４半導体層（１３、１４）の不純物濃度分布は同じである。
横軸は第２半導体層２の表面からの深さ（図３１において下方向）、縦軸は不純物濃度である。第４半導体層４の不純物濃度は深さが０．４μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。
横軸は第２半導体層２の表面からの深さ（図３１において下方向）、縦軸は不純物濃度である。第４半導体層４の不純物濃度は深さが０．４μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。
【0058】
図３３は、ワイドギャップ半導体（第２半導体層２）と珪素半導体（第３半導体層３）とを貼り合わせる工程を説明する図である。具体的には、第２半導体層２の表面に第２導電型の珪素半導体（第３半導体層３）を積層する。
【0059】
図３４は、第５半導体層１０を形成する工程を説明する図である。構造例１と同様に、第３半導体層３の一部に第５半導体層１０を形成する。第５半導体層１０は第３半導体層３の一部であること、及び第５半導体層１０の外側の端は第４半導体層１３の外側の端より内側（活性領域部側）にある。
【0060】
図３５は、各半導体層の不純物濃度分布の関係を説明する図である。
横軸は第５半導体層１０の表面からの深さ（図３４において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層１３と第５半導体層１０の不純物濃度は深さが１．４μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。
横軸は第５半導体層１０の表面からの深さ（図３４において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層１３と第５半導体層１０の不純物濃度は深さが１．４μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。
【0061】
【0062】
（構造例４）
構造例２では、ＪＴＥ構造の周辺耐圧構造部（トレンチ深さ０．６μｍ）を説明した。本構造例ではフィールドリミッティング構造の周辺耐圧構造部（トレンチ深さ０．６μｍ）を説明する。つまり、本構造例も、半導体装置の変換領域が、活性領域部３０から外側に向かって複数箇所に形成されているフィールドリミッティング構造であることを特徴とする。
構造例２では、ＪＴＥ構造の周辺耐圧構造部（トレンチ深さ０．６μｍ）を説明した。本構造例ではフィールドリミッティング構造の周辺耐圧構造部（トレンチ深さ０．６μｍ）を説明する。つまり、本構造例も、半導体装置の変換領域が、活性領域部３０から外側に向かって複数箇所に形成されているフィールドリミッティング構造であることを特徴とする。
【0063】
図３８と図３９は、本構造例の半導体装置の製造方法を説明する図である。変換領域が構造例２ではＪＴＥ構造であることに対し、本構造例ではフィールドリミッティング構造となる点以外は構造例２と同じ工程で製造することができる。
【0064】
図３８は、最終工程及び周辺耐圧構造部３５の構造を説明する図である。本構造例の半導体装置は、構造例２と同様に、２番目に活性領域部３０に近い第４不純物層１４、及びその外側の第４不純物層１４の不純物濃度分布をレトログレードとする。なお、最も活性領域部３０に近い第４不純物層１３の不純物濃度分布はレトログレードではない。第３半導体層３の除去のときにトレンチＭＯＳのトレンチ溝を同時に形成するため、第２半導体層２の一部を削ることになり、本半導体装置のトレンチ深さは０．６μｍである。
【0065】
図３９は、各半導体層の不純物濃度分布の関係を説明する図である。
横軸は第５半導体層１０の表面からの深さ（図３８において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層１３と第５半導体層１０の不純物濃度は深さが２．０μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。２段目及び３段目の第４半導体層１４の不純物濃度は深さが１．６μｍから２．３μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。なお、図３９では、第４半導体層１３と第４半導体層１４の不純物濃度が同じ値なので重なっている。
横軸は第５半導体層１０の表面からの深さ（図３８において下方向）、縦軸は不純物濃度である。第２半導体層２と第３半導体層３との界面は１．０μｍの深さにある。第４半導体層１３と第５半導体層１０の不純物濃度は深さが２．０μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。２段目及び３段目の第４半導体層１４の不純物濃度は深さが１．６μｍから２．３μｍまで１×１０１９ｃｍ－３であり、それより深くなると深さに従い不純物濃度が下がる。なお、図３９では、第４半導体層１３と第４半導体層１４の不純物濃度が同じ値なので重なっている。
【0066】
（構造例５）
本構造例の半導体装置の製造方法を工程順に図４０～図４４に沿って説明する。本製造方法は、
ワイドギャップ半導体層（第２半導体層２）珪素半導体層（第３半導体層３）とを貼り合わせた接合構造を形成すること（図４０）、
周辺耐圧構造部３５となる範囲において、活性領域部３０側から一定の位置までの珪素半導体層（第３半導体層３）からイオン注入を行い、前記珪素半導体層の下のワイドギャップ半導体層（第２半導体層２）の前記珪素半導体層側を第２導電型に変換して変換領域（第４半導体層１５）を形成すること（図４１）、
活性領域部３０側から前記一定の位置より外側において、珪素半導体層（第３半導体層３）からワイドギャップ半導体層（第２半導体層２）に至るまでをエッチングで除去すること（図４２）、及び
活性領域部３０側から前記一定の位置より外側に現れたワイドギャップ半導体層（第２半導体層２）の表面から所定の深さまで第２導電型に変換して外側の変換領域（第４半導体層１６）を形成すること（図４３）
を特徴とする。
本構造例の半導体装置の製造方法を工程順に図４０～図４４に沿って説明する。本製造方法は、
ワイドギャップ半導体層（第２半導体層２）珪素半導体層（第３半導体層３）とを貼り合わせた接合構造を形成すること（図４０）、
周辺耐圧構造部３５となる範囲において、活性領域部３０側から一定の位置までの珪素半導体層（第３半導体層３）からイオン注入を行い、前記珪素半導体層の下のワイドギャップ半導体層（第２半導体層２）の前記珪素半導体層側を第２導電型に変換して変換領域（第４半導体層１５）を形成すること（図４１）、
活性領域部３０側から前記一定の位置より外側において、珪素半導体層（第３半導体層３）からワイドギャップ半導体層（第２半導体層２）に至るまでをエッチングで除去すること（図４２）、及び
活性領域部３０側から前記一定の位置より外側に現れたワイドギャップ半導体層（第２半導体層２）の表面から所定の深さまで第２導電型に変換して外側の変換領域（第４半導体層１６）を形成すること（図４３）
を特徴とする。
【0067】
図４０は、第１導電型のワイドギャップ半導体層と第２導電型の珪素半導体層とを接合した接合構造を説明する図である。第１半導体層１と第２半導体層２の基板において、第２半導体層２の表面に第３半導体層３を貼り合わせる。なお、図４０のような接合構造が形成されている基板を用いて以下の工程を実施してもよい。
【0068】
図４１は、第３半導体層３の一部にイオン注入を行う工程を説明する図である。具体的には、珪素半導体層３のうち、活性領域部３０の外周を囲む一定の幅の枠の領域にボロンイオンを注入する。このイオン注入により第３半導体層３の前記枠の領域に第５半導体層１０と第２半導体層２の前記枠の領域に第４半導体層（１段目高抵抗ガードリング層）１５を同時に形成する。
【0069】
図４２は、枠の外側の第３半導体層３をエッチングする工程を説明する図である。本構造例の製造方法では、第３半導体層３を除去する際に、活性領域部３０におけるトレンチＭＯＳのトレンチ溝を同時に形成するため、第２半導体層２の一部も削ることになる。なお、本半導体装置のトレンチ深さは０．６μｍである。
【0070】
図４３は、第２半導体層２中に変換領域である第４半導体層１６を形成する工程を説明する図である。具体的には、前記枠の外側の第２半導体層の一部に、ボロンイオンを注入して１０５０℃のアニールし、第４半導体層（２段目高抵抗ガードリング層）１６を形成する。なお、第４半導体層１５と第４半導体層１６を合せて「変換領域」と呼ぶ。そして、前記変換領域は、比抵抗が１００Ωｃｍ以上の高抵抗であることを特徴とする。
【0071】
図２３は、最終工程を説明する図である。具体的には、第３半導体層３が除去されて表面に現れている第２半導体層２の上に層間絶縁膜７を堆積する。さらに、第５半導体層１０の上面にソース電極８、第１半導体層１の裏面にドレイン電極９を形成する。本工程で、貼り合わせトレンチＭＯＳの周辺耐圧構造部３５が完成する。
【0072】
なお、ワイドギャップ半導体が窒化ガリウム系の半導体材料の場合、前述のｐ型不純物としてマグネシウムをイオン注入し、１万気圧の窒素中で加熱処理を行う。また、ワイドギャップ半導体が酸化ガリウム半導体である場合、前述のｐ型不純物の層（変換領域）を酸化イリジウムをＣＶＤにて堆積することで形成する。
【0073】
（ゲート構造）
図６９は、活性領域部３０に形成されるゲート構造を説明する図である。前記ゲート構造は、珪素半導体層（第３半導体層３）からワイドギャップ半導体層（第２半導体層２）と珪素半導体層（第３半導体層３）との接合面を貫通してワイドギャップ半導体層（第２半導体層２）まで至る縦型トレンチ構造である。
図６９は、活性領域部３０に形成されるゲート構造を説明する図である。前記ゲート構造は、珪素半導体層（第３半導体層３）からワイドギャップ半導体層（第２半導体層２）と珪素半導体層（第３半導体層３）との接合面を貫通してワイドギャップ半導体層（第２半導体層２）まで至る縦型トレンチ構造である。
【0074】
前記ゲート構造は、前記縦型トレンチの少なくとも内側の表面に設けられたゲート絶縁膜１７と、ゲート絶縁膜１７で埋めきれなかった縦型トレンチの穴を埋め込む電極層１８と、ゲート電極２０を有する。電極層１８は第１導電型のポリシリコンである。さらに、前記ゲート構造は、前記縦型トレンチの下部に第２導電型の第４半導体層１９を有する。第４半導体層１９は周辺耐圧構造部３５の第４半導体層（４、１３、１５）と接する。
【0075】
図７０から図７４は、前記ゲート構造を形成するための工程を説明する図である。図６９のゲート構造は、上記の構造例全ての活性領域部に配置することができるが、特に構造例２、４及び５の場合、ゲート構造を周辺耐圧構造部３５と同時に形成することができる。
【0076】
構造例２、４の場合、電極構造（第５半導体層１０）を形成するときに、同時に
活性領域部となる範囲３１において前記ゲート構造が縦型トレンチ構造となるように珪素半導体層（第３半導体層３）をワイドギャップ半導体層（第２半導体層２）に至るまでをエッチングで除去し、トレンチを形成すること、及び
前記電極構造を形成した後に、
周辺耐圧構造部３５において、前記エッチングで現れたワイドギャップ半導体層（第２半導体層２）のエッチング面に絶縁膜７を形成することと、活性領域部３０において、前記トレンチの内壁に絶縁膜１７を形成することを同時に行うこと
を特徴とする。
活性領域部となる範囲３１において前記ゲート構造が縦型トレンチ構造となるように珪素半導体層（第３半導体層３）をワイドギャップ半導体層（第２半導体層２）に至るまでをエッチングで除去し、トレンチを形成すること、及び
前記電極構造を形成した後に、
周辺耐圧構造部３５において、前記エッチングで現れたワイドギャップ半導体層（第２半導体層２）のエッチング面に絶縁膜７を形成することと、活性領域部３０において、前記トレンチの内壁に絶縁膜１７を形成することを同時に行うこと
を特徴とする。
【0077】
構造例５の場合、前記イオン注入を行うときに、活性領域部となる範囲３１において前記ゲート構造が形成される範囲もワイドギャップ半導体層（第２半導体層２）の珪素半導体層（第３半導体層３）側を第２導電型に変換すること、
前記エッチングを行うときに、活性領域部となる範囲３１において前記ゲート構造が縦型トレンチ構造となるように珪素半導体層（第３半導体層３）をワイドギャップ半導体層（第２半導体層２）に至るまでを除去し、トレンチを形成すること、及び
周辺耐圧構造部３５において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜７を形成することと、活性領域部３０において、前記トレンチの内壁に絶縁膜１７を形成することを同時に行うこと
を特徴とする。
前記エッチングを行うときに、活性領域部となる範囲３１において前記ゲート構造が縦型トレンチ構造となるように珪素半導体層（第３半導体層３）をワイドギャップ半導体層（第２半導体層２）に至るまでを除去し、トレンチを形成すること、及び
周辺耐圧構造部３５において、前記エッチングで現れた前記ワイドギャップ半導体層のエッチング面に絶縁膜７を形成することと、活性領域部３０において、前記トレンチの内壁に絶縁膜１７を形成することを同時に行うこと
を特徴とする。
【0078】
図７０は、図２４で説明した周辺耐圧構造部３５の状態における活性領域部となる部分３１を説明する図である。部分３１には、縦型トレンチの底部となる第４半導体層１９のためのイオン注入部１９ｂが変換領域（第４半導体層（４、１３、１５））とともに形成される。
図７１は、図２６で説明した周辺耐圧構造部３５の状態における活性領域部となる部分３１を説明する図である。部分３１にも第２導電型の珪素半導体（第３半導体層３）が積層される。
図７２は、図２７で説明した周辺耐圧構造部３５の状態における活性領域部となる部分３１を説明する図である。周辺耐圧構造部３５には第５半導体層１０となる部分にボロンが注入されるが、部分３１にはボロンは注入されない。
図７３は、図２８で説明した周辺耐圧構造部３５の状態における活性領域部となる部分３１を説明する図である。周辺耐圧構造部３５において第３半導体層３と第２半導体層２の一部をエッチングで除去するときに、同時に部分３１のトレンチを形成する。
図７４は、図３０で説明した周辺耐圧構造部３５の状態における活性領域部となる部分３１を説明する図である。周辺耐圧構造部３５において層間絶縁膜７を堆積するときに、同時に前記トレンチの内壁と底部にゲート酸化膜１７を形成する。
さらに、第５半導体層１０の上面にソース電極８を形成するときに、同時に電極層１８とゲート電極２０を形成し、周辺耐圧構造部３５の完成とともに図６９のゲート構造も完成する。
図７１は、図２６で説明した周辺耐圧構造部３５の状態における活性領域部となる部分３１を説明する図である。部分３１にも第２導電型の珪素半導体（第３半導体層３）が積層される。
図７２は、図２７で説明した周辺耐圧構造部３５の状態における活性領域部となる部分３１を説明する図である。周辺耐圧構造部３５には第５半導体層１０となる部分にボロンが注入されるが、部分３１にはボロンは注入されない。
図７３は、図２８で説明した周辺耐圧構造部３５の状態における活性領域部となる部分３１を説明する図である。周辺耐圧構造部３５において第３半導体層３と第２半導体層２の一部をエッチングで除去するときに、同時に部分３１のトレンチを形成する。
図７４は、図３０で説明した周辺耐圧構造部３５の状態における活性領域部となる部分３１を説明する図である。周辺耐圧構造部３５において層間絶縁膜７を堆積するときに、同時に前記トレンチの内壁と底部にゲート酸化膜１７を形成する。
さらに、第５半導体層１０の上面にソース電極８を形成するときに、同時に電極層１８とゲート電極２０を形成し、周辺耐圧構造部３５の完成とともに図６９のゲート構造も完成する。
【0079】
（効果１）
構造例１の周辺耐圧構造部３５についての効果を説明する。当該効果を確認するために、第１導電型のｎ＋型炭化珪素半導体基板（第１半導体層１）の濃度を１．０×１０１９ｃｍ－３、第１導電型のｎ型炭化珪素半導体のドリフト層（第２半導体層２）の濃度を２．０×１０１６ｃｍ－３、膜厚を５．５μｍ、第２導電型のｐ型珪素半導体（第３半導体層３）の１．０×１０１７ｃｍ－３、膜厚を１．０μｍとする。第４半導体層（４、５、６）と第５半導体層１０の不純物濃度分布は図２１の通りである。第５半導体層１０の幅（図２３において横方向の長さ）は２．０μｍ、第４半導体層４の幅は５．０μｍ、第４半導体層５の幅は５０μｍ、第４半導体層６の幅は５０μｍとする。
構造例１の周辺耐圧構造部３５についての効果を説明する。当該効果を確認するために、第１導電型のｎ＋型炭化珪素半導体基板（第１半導体層１）の濃度を１．０×１０１９ｃｍ－３、第１導電型のｎ型炭化珪素半導体のドリフト層（第２半導体層２）の濃度を２．０×１０１６ｃｍ－３、膜厚を５．５μｍ、第２導電型のｐ型珪素半導体（第３半導体層３）の１．０×１０１７ｃｍ－３、膜厚を１．０μｍとする。第４半導体層（４、５、６）と第５半導体層１０の不純物濃度分布は図２１の通りである。第５半導体層１０の幅（図２３において横方向の長さ）は２．０μｍ、第４半導体層４の幅は５．０μｍ、第４半導体層５の幅は５０μｍ、第４半導体層６の幅は５０μｍとする。
【0080】
この周辺耐圧構造部３５について、耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。なお、珪素半導体（第３半導体層３）と酸化膜の界面準位を１．０×１０１１ｃｍ－２と炭化珪素半導体（第２半導体層２）と酸化膜の界面準位を２．０×１０１２ｃｍ－２、炭化珪素半導体（第２半導体層２）と珪素半導体（第３半導体層３）の界面準位を２．０×１０１２ｃｍ－２とした。
【0081】
図４５は、その耐圧特性の結果を説明する図である。耐圧は本デバイスの定格耐圧６５０Ｖを超えた、約１，０１０Ｖであることがわかる。図４６は、約１，０１０Ｖ時の電界強度分布のシミュレーション結果を説明する図である。電界強度が、第４半導体層４、第４半導体層５、第４半導体層６の順に低下して、各々の層ごとにほぼ均一である。構造例１の周辺耐圧構造部３５は、電界を第４半導体層（４、５、６）それぞれに分散させることで約１，０１０Ｖの耐圧が得られている。
【0082】
（効果２）
構造例２の周辺耐圧構造部３５についての効果を説明する。第４半導体層（４、５、６）及び第５半導体層１０の不純物濃度分布は図２９の通りである。第２半導体層２の一部をエッチングする（トレンチの深さは第２半導体層から０．６μｍ）以外の条件は効果１（構造例１）と同じ条件にて耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。
構造例２の周辺耐圧構造部３５についての効果を説明する。第４半導体層（４、５、６）及び第５半導体層１０の不純物濃度分布は図２９の通りである。第２半導体層２の一部をエッチングする（トレンチの深さは第２半導体層から０．６μｍ）以外の条件は効果１（構造例１）と同じ条件にて耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。
【0083】
図４７は、その耐圧特性の結果を説明する図である。耐圧は本デバイスの定格耐圧６５０Ｖを超えた、約９６０Ｖであることがわかる。図４８は、約９６０Ｖ時の電界強度分布のシミュレーション結果を説明する図である。電界強度が、第４半導体層４、第４半導体層５、第４半導体層６の順に低下して、各々の層ごとにほぼ均一である。構造例２の周辺耐圧構造部３５は、電界を第４半導体層（４、５、６）それぞれに分散させることで約９６０Ｖの耐圧が得られている。
【0084】
（効果３）
構造例３の周辺耐圧構造部３５についての効果を説明する。第１半導体層１、第２半導体層２、及び第３半導体層３の条件は効果１及び２（構造例１及び２）の条件と同じである。第５半導体層１０の幅を５．０μｍ、活性領域部３０に最も近い第４半導体層１３の幅を７．０μｍ、それ以外の第４半導体層１４の幅を１．７μｍとしている。第４半導体層（１３、１４）及び第５半導体層１０の不純物濃度分布は図３５の通りである。また、第４半導体層（１３、１４）は合わせて２０本とし、第４半導体層の間隔は活性領域部側から外側に向かって０．８μｍから１．３μｍへ変化させている。その他の条件は効果１（構造例１）と同じ条件にて耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。第４半導体層２０本の周辺構造について、耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。
構造例３の周辺耐圧構造部３５についての効果を説明する。第１半導体層１、第２半導体層２、及び第３半導体層３の条件は効果１及び２（構造例１及び２）の条件と同じである。第５半導体層１０の幅を５．０μｍ、活性領域部３０に最も近い第４半導体層１３の幅を７．０μｍ、それ以外の第４半導体層１４の幅を１．７μｍとしている。第４半導体層（１３、１４）及び第５半導体層１０の不純物濃度分布は図３５の通りである。また、第４半導体層（１３、１４）は合わせて２０本とし、第４半導体層の間隔は活性領域部側から外側に向かって０．８μｍから１．３μｍへ変化させている。その他の条件は効果１（構造例１）と同じ条件にて耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。第４半導体層２０本の周辺構造について、耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。
【0085】
図４９は、その耐圧特性の結果を説明する図である。耐圧は本デバイスの定格耐圧６５０Ｖを超えた、約９９０Ｖであることがわかる。図５０は、９９０Ｖ時の電界強度分布のシミュレーション結果を説明する図である。構造例３の周辺耐圧構造部３５は、各第４半導体層（１３、１４）に電界を分散させることで約９９０Ｖの耐圧が得られている。
【0086】
（効果４）
構造例４の周辺耐圧構造部３５についての効果を説明する。第４半導体層（１３、１４）及び第５半導体層１０の不純物濃度分布は図３９の通りであること、及び第２半導体層の一部をエッチングする（トレンチの深さは第２半導体層から０．６μｍ）こと以外は、効果３（構造例３）と同じ条件にて、耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。
構造例４の周辺耐圧構造部３５についての効果を説明する。第４半導体層（１３、１４）及び第５半導体層１０の不純物濃度分布は図３９の通りであること、及び第２半導体層の一部をエッチングする（トレンチの深さは第２半導体層から０．６μｍ）こと以外は、効果３（構造例３）と同じ条件にて、耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。
【0087】
図５１は、その耐圧特性の結果を説明する図である。耐圧は本デバイスの定格耐圧６５０Ｖを超えた、約９２０Ｖであることがわかる。図５２は、９２０Ｖ時の電界強度分布のシミュレーション結果を説明する図である。構造例４の周辺耐圧構造部３５は、各第４半導体層（１３、１４）に電界を分散させることで約９２０Ｖの耐圧が得られている。
【0088】
（効果５）
構造例５の周辺耐圧構造部３５についての効果を説明する。第１半導体層１、第２半導体層２、及び第３半導体層３の条件は効果１及び２（構造例１及び２）の条件と同じである。第４半導体層第１５の幅を５．０μｍ、第４半導体層１６の幅を１００μｍとし、第２半導体層の一部をエッチングする深さは第２半導体層から０．６μｍ（トレンチの深さは第２半導体層から０．６μｍ）とした。その他の条件は効果１（構造例１）と同じ条件とし、耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。
構造例５の周辺耐圧構造部３５についての効果を説明する。第１半導体層１、第２半導体層２、及び第３半導体層３の条件は効果１及び２（構造例１及び２）の条件と同じである。第４半導体層第１５の幅を５．０μｍ、第４半導体層１６の幅を１００μｍとし、第２半導体層の一部をエッチングする深さは第２半導体層から０．６μｍ（トレンチの深さは第２半導体層から０．６μｍ）とした。その他の条件は効果１（構造例１）と同じ条件とし、耐圧特性のシミュレーション（ＶＳ＝０Ｖ）を行った。
【0089】
図５３は、その耐圧特性の結果を説明する図である。耐圧は本デバイスの定格耐圧６５０Ｖを超えた、約９００Ｖであることがわかる。図５４は、約９００Ｖ時の電界強度分布のシミュレーション結果を説明する図である。不純物濃度は第４半導体層１５、第４半導体層１６の順で低下する。第４半導体層（１５、１６）の直下の第２半導体層２の電界強度は、第４半導体層（１５、１６）の不純物濃度順に低下する。そして、各々の層の電界強度はそれぞれの層においてほぼ均一である。構造例５の周辺耐圧構造部３５は、各第４半導体層（１５、１６）に電界を分散させることで約９００Ｖの耐圧が得られている。
【0090】
（考察１）
図５５は、前述した構造例１から５の周辺耐圧構造部３５について、第２半導体層２と第３半導体層３の界面における界面準位と耐圧の関係をシミュレーションした結果を説明する図である。構造例１から４の周辺耐圧構造部３５では界面準位の大きさで耐圧は変わらない。一方、構造例５の周辺耐圧構造部３５では、界面準位が増えるにつれて耐圧が低下し、界面準位が１．０×１０１４ｃｍ－２において定格耐圧６５０Ｖを下回る。
図５５は、前述した構造例１から５の周辺耐圧構造部３５について、第２半導体層２と第３半導体層３の界面における界面準位と耐圧の関係をシミュレーションした結果を説明する図である。構造例１から４の周辺耐圧構造部３５では界面準位の大きさで耐圧は変わらない。一方、構造例５の周辺耐圧構造部３５では、界面準位が増えるにつれて耐圧が低下し、界面準位が１．０×１０１４ｃｍ－２において定格耐圧６５０Ｖを下回る。
【0091】
図５６は、珪素半導体と炭化珪素半導体の界面における界面準位が（Ａ）２．０×１０１２ｃｍ－２、（Ｂ）２．０×１０１３ｃｍ－２、（Ｃ）５．０×１０１３ｃｍ－２、（Ｄ）１．０×１０１４ｃｍ－２の時の活性領域部３０付近の周辺耐圧構造部３５の電界強度分布を説明する図である。図５６より、界面準位上昇により珪素半導体と炭化珪素半導体の接する周辺構造の電界強度が低下するため、界面準位が増えるにつれて耐圧が低下することがわかる。
【0092】
なお、この現象が構造例１から４の周辺耐圧構造部３５でみられないのは、第５半導体層１０と接する第４半導体層（４、１３）の不純物濃度を必ず高濃度に設定しているため、界面準位電荷の影響を受けにくいと推測される。構造例５の周辺耐圧構造部３５の場合、図４１で説明したように、第２半導体層２と第３半導体層３に同時にボロン注入を行い、第４半導体層１５と第５半導体層１０を一括して作成するため、第４半導体層１５の不純物濃度を高濃度とすることが困難である。
【0093】
（考察２）
図５７は、構造例１の周辺耐圧構造部３５に対する比較例を説明する図である。当該比較例の構造部は、第４半導体層４の外周４ａが第５半導体層１０の外周１０ａより内側（活性領域部３０側）にあることが構造例１の周辺耐圧構造部３５と異なる。図５８は、第２半導体層２と第３半導体層３の界面における界面準位と耐圧の関係をシミュレーションした結果を説明する図である。界面準位が５．０×１０１３ｃｍ－２、及び１．０×１０１４ｃｍ－２の時に耐圧が極端に低下している。
図５７は、構造例１の周辺耐圧構造部３５に対する比較例を説明する図である。当該比較例の構造部は、第４半導体層４の外周４ａが第５半導体層１０の外周１０ａより内側（活性領域部３０側）にあることが構造例１の周辺耐圧構造部３５と異なる。図５８は、第２半導体層２と第３半導体層３の界面における界面準位と耐圧の関係をシミュレーションした結果を説明する図である。界面準位が５．０×１０１３ｃｍ－２、及び１．０×１０１４ｃｍ－２の時に耐圧が極端に低下している。
【0094】
図５９は、界面準位が５．０×１０１３ｃｍ－２、ドレイン電圧が０．４Ｖの時の比較例の構造における電流分布を説明する図である。ソース電極８からの電子が、第５半導体層１０と第４半導体層４との界面、第５半導体層１０と第４半導体層５との界面、層間絶縁膜７と第４半導体層５との界面、層間絶縁膜７と第４半導体層６との界面を経由し、第２半導体層２、第１半導体層１、ドレイン電極９へ流れていることがわかる。このことより、当該比較例の構造部では逆方向に電流が流れることがあり、耐圧の低下が発生しているといえる。従って、周辺耐圧構造部３５は、図２３のように、電極構造（第５半導体層１０）の外周１０ａは、変換領域のうち活性領域部３０に接している不純物濃度が最も高い領域（第４半導体層４）の外周４ａより内側にあることが求められる。
【0095】
なお、構造例２～４の周辺耐圧構造部３５でも同様である。すなわち、構造例２の周辺耐圧構造部３５は、図３０のように、電極構造（第５半導体層１０）の外周は、変換領域のうち活性領域部３０に接している不純物濃度が最も高い領域（第４半導体層４）の外周より内側にあることが求められる。構造例３及び４の周辺耐圧構造部３７は、図３７及び図３８のように、電極構造（第５半導体層１０）の外周は、前記フィールドリミッティング構造のうち活性領域部３０に最も近い第１段目の変換領域（第４半導体層１３）の外周より内側にあることが求められる。
【0096】
（考察３）
図６０は、構造例５の周辺耐圧構造部３５に対する比較例を説明する図である。当該比較例の構造部は、トレンチ深さが０μｍであることが構造例５の周辺耐圧構造部３５と異なる。図６１は、第２半導体層２と第３半導体層３の界面における界面準位と耐圧の関係をシミュレーションした結果を説明する図である。界面準位が５．０×１０１３ｃｍ－２、及び１．０×１０１４ｃｍ－２の時に耐圧が極端に低下している。
図６０は、構造例５の周辺耐圧構造部３５に対する比較例を説明する図である。当該比較例の構造部は、トレンチ深さが０μｍであることが構造例５の周辺耐圧構造部３５と異なる。図６１は、第２半導体層２と第３半導体層３の界面における界面準位と耐圧の関係をシミュレーションした結果を説明する図である。界面準位が５．０×１０１３ｃｍ－２、及び１．０×１０１４ｃｍ－２の時に耐圧が極端に低下している。
【0097】
図６２は、界面準位が５．０×１０１３ｃｍ－２、ドレイン電圧が０．６Ｖの時の比較例の構造における電流分布を説明する図である。電流はドレイン電極９から、第１半導体層１、第２半導体層２、第４半導体層１６、第５半導体層１０、第３半導体層３、ソース電極８まで流れることがわかる。図６１及び図６２より、図６０の構造の場合、第２半導体層２と第３半導体層３の界面における界面準位が耐圧に影響するので、その設定に注意することが必要である。
【0098】
（考察４）
図６３は、構造例１の周辺耐圧構造部３５を備える半導体装置３０１を説明する図である。半導体装置３０１は、第４半導体層４の活性領域部側の端が活性領域部３０の境界であるトレンチと接していること、且つ第５半導体層１０の活性領域部側の端が当該トレンチに接していないことが特徴である。第５半導体層１０の活性領域部側の端と当該トレンチとの距離Δは１．０μｍである。
図６３は、構造例１の周辺耐圧構造部３５を備える半導体装置３０１を説明する図である。半導体装置３０１は、第４半導体層４の活性領域部側の端が活性領域部３０の境界であるトレンチと接していること、且つ第５半導体層１０の活性領域部側の端が当該トレンチに接していないことが特徴である。第５半導体層１０の活性領域部側の端と当該トレンチとの距離Δは１．０μｍである。
【0099】
図６４は、図６４の半導体装置に対する比較例を説明する図である。比較例の半導体装置３０２は、第５半導体層１０の活性領域部側の端が活性領域部３０の境界であるトレンチと接していること、且つ第４半導体層４の活性領域部側の端が当該トレンチに接していないことが特徴である。第４半導体層４の活性領域部側の端と当該トレンチとの距離Δは１．０μｍである。
【0100】
図６５は、両半導体装置について、第２半導体層２と第３半導体層３の界面における界面準位と耐圧の関係をシミュレーションした結果を説明する図である。なお、これらのシミュレーションは他のシミュレーションと同様、トレンチ界面を省略して実施した。半導体装置３０１は、界面準位によって耐圧は変化しなかった。一方、半導体装置３０２は、界面準位が２．０×１０１２ｃｍ－２において約３００Ｖ、５．０×１０１２ｃｍ－２において約１００Ｖの耐圧しかなく、１．０×１０１３ｃｍ－２以上において短絡していた。
【0101】
図６６は、半導体装置３０１における、界面準位が２．０×１０１２ｃｍ－２の場合にドレイン電極９に約１０２０Ｖを印加した時の電界強度分布を説明する図である。図４６と同様に、電界強度が、第４半導体層（４、５、６）の不純物濃度の順に低下して、各々の層ごとにほぼ均一である。半導体装置３０１は、電界を第４半導体層（４、５、６）それぞれに分散させている。
【0102】
図６７は、半導体装置３０２における、界面準位が２．０×１０１２ｃｍ－２の場合にドレイン電極９に約３００Ｖを印加した時の電界強度分布を説明する図である。電界強度の最も高い箇所が第４半導体層６の最も外側の部分にあらわれる。その電界強度は炭化珪素半導体の絶縁破壊電界の約２分の１程度であるので、電界を十分に分散させていない。
【0103】
図６８は、半導体装置３０２における、ドレイン電極９に約３００Ｖを印加した時の電流分布を説明する図である。電流はドレイン電極９から、第２半導体層２、活性領域部と第４半導体層４との間、第５半導体層１０を経て、ソース電極８に流れている。これらのことから、半導体装置３０２では、第５半導体層１０と第２半導体層２が接しているため、第２半導体層２と第３半導体層３の界面における界面準位の欠陥が多いほどソース電極８から電子を捕獲し、放出しやすくなる（つまり耐圧が低下する）と推測される。
【0104】
図６４から図６８のシミュレーション結果より、半導体装置において、耐圧を維持するために活性領域部３０と変換領域（第４半導体層４）とが接触していることが必要であり、活性領域部３０と電極構造（第５半導体層１０）とは接触していなくてもよいことがわかる。
【産業上の利用可能性】
【0105】
本発明に係る半導体装置の周辺耐圧構造は、高耐圧で高チャネル移動度を有する高耐圧パワーデバイス、特に、ＭＯＳＦＥＴ、あるいはＩＧＢＴ回路などのゲート絶縁膜を用いる半導体装置の周辺構造に適用することができる。
【符号の説明】
【0106】
１：第１半導体層
２：第２半導体層（ワイドギャップ半導体層、ドリフト層）
３：第３半導体層（珪素半導体層）
４：第４半導体層の1段目
４ａ：第４半導体層４の外周
５：第４半導体層の２段目
６：第４半導体層の３段目
７：層間絶縁膜
８：ソース電極
９：ドレイン電極
１０：活性化領域と接する第５半導体層の１段目
１０ａ：第５半導体層１０の外周
１１：第５半導体層の２段目
１２：第５半導体層の３段目
１３：第４半導体層（最も活性領域部に近いもの）
１４：第４半導体層
１５：第４半導体層（１段目高抵抗ガードリング層）
１６：第４半導体層（２段目高抵抗ガードリング層）
１７：ゲート絶縁膜
１８：電極層
１９：第４半導体層（縦型トレンチの底部）
１９ｂ：イオン注入部
２０：ゲート電極
３０：活性領域部
３１：活性領域部となる部分
３５：周辺耐圧構造部
３０１、３０２：半導体装置
２：第２半導体層（ワイドギャップ半導体層、ドリフト層）
３：第３半導体層（珪素半導体層）
４：第４半導体層の1段目
４ａ：第４半導体層４の外周
５：第４半導体層の２段目
６：第４半導体層の３段目
７：層間絶縁膜
８：ソース電極
９：ドレイン電極
１０：活性化領域と接する第５半導体層の１段目
１０ａ：第５半導体層１０の外周
１１：第５半導体層の２段目
１２：第５半導体層の３段目
１３：第４半導体層（最も活性領域部に近いもの）
１４：第４半導体層
１５：第４半導体層（１段目高抵抗ガードリング層）
１６：第４半導体層（２段目高抵抗ガードリング層）
１７：ゲート絶縁膜
１８：電極層
１９：第４半導体層（縦型トレンチの底部）
１９ｂ：イオン注入部
２０：ゲート電極
３０：活性領域部
３１：活性領域部となる部分
３５：周辺耐圧構造部
３０１、３０２：半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】