知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024150222
(43)【公開日】2024-10-23
(54)【発明の名称】差動入力保護回路及び増幅装置
(51)【国際特許分類】
H03F 1/52 20060101AFI20241016BHJP
H03F 3/45 20060101ALI20241016BHJP
【ＦＩ】
H03F1/52
H03F3/45
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023063533
(22)【出願日】2023-04-10
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】遠藤 大司
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AC16
5J500AC32
5J500AC56
5J500AF01
5J500AF04
5J500AH10
5J500AH14
5J500AH16
5J500AH19
5J500AK02
5J500AK18
5J500AK20
5J500AT01
5J500PG01
(57)【要約】
【課題】入力バイアス電流の依存性を低減しつつ、高耐圧で入力バイアス電流が少ないＥＳＤ保護回路を提供する。
【解決手段】実施形態の差動入力増幅回路は、電圧制限回路と、ドレイン端子が第１外部入力端子に接続され、ソース端子がゲート端子及び増幅回路の非反転入力端子に接続された第１高耐圧ディプレッショントランジスタと、ドレイン端子が第２外部入力端子に接続され、ソース端子がゲート端子及び増幅回路の反転入力端子に接続された第２高耐圧ディプレッショントランジスタと、を備える。
【選択図】図１
【解決手段】実施形態の差動入力増幅回路は、電圧制限回路と、ドレイン端子が第１外部入力端子に接続され、ソース端子がゲート端子及び増幅回路の非反転入力端子に接続された第１高耐圧ディプレッショントランジスタと、ドレイン端子が第２外部入力端子に接続され、ソース端子がゲート端子及び増幅回路の反転入力端子に接続された第２高耐圧ディプレッショントランジスタと、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１入力端子及び第２入力端子を有する保護対象の差動増幅回路に入力される差動電圧の値を制限する電圧制限回路と、
第１外部入力端子に第１端子が接続され、前記第１入力端子に第２端子が接続された第１高耐圧ディプレッショントランジスタと、
第２外部入力端子に第１端子が接続され、前記第２入力端子に第２端子が接続された第２高耐圧ディプレッショントランジスタと、
を備えた差動入力保護回路。
第１外部入力端子に第１端子が接続され、前記第１入力端子に第２端子が接続された第１高耐圧ディプレッショントランジスタと、
第２外部入力端子に第１端子が接続され、前記第２入力端子に第２端子が接続された第２高耐圧ディプレッショントランジスタと、
を備えた差動入力保護回路。
【請求項2】
前記第１外部入力端子と前記第２外部入力端子との間の差電圧が第１閾値電圧よりも低い場合に、前記第１高耐圧ディプレッショントランジスタ及び前記第２高耐圧ディプレッショントランジスタは、入力抵抗素子として機能し、
前記差電圧が前記第１閾値電圧よりも高い場合に、前記第１高耐圧ディプレッショントランジスタ及び前記第２高耐圧ディプレッショントランジスタのうち、一方は抵抗素子として機能し、他方は電流源として機能するような電圧が高耐圧ディプレッショントランジスタのゲート端子に印加されている、
請求項１に記載の差動入力保護回路。
前記差電圧が前記第１閾値電圧よりも高い場合に、前記第１高耐圧ディプレッショントランジスタ及び前記第２高耐圧ディプレッショントランジスタのうち、一方は抵抗素子として機能し、他方は電流源として機能するような電圧が高耐圧ディプレッショントランジスタのゲート端子に印加されている、
請求項１に記載の差動入力保護回路。
【請求項3】
前記電圧制限回路は、ダイオードリミッタ回路として構成されている、
請求項１に記載の差動入力保護回路。
請求項１に記載の差動入力保護回路。
【請求項4】
前記ダイオードリミッタ回路は、前記第１入力端子にアノード端子が接続され、前記第２入力端子にカソード端子が接続された第１保護ダイオードと、
前記第１入力端子にカソード端子が接続され、前記第２入力端子にアノード端子が接続された第１保護ダイオードと、
を備えた請求項３に記載の差動入力保護回路。
前記第１入力端子にカソード端子が接続され、前記第２入力端子にアノード端子が接続された第１保護ダイオードと、
を備えた請求項３に記載の差動入力保護回路。
【請求項5】
前記ダイオードリミッタ回路は、前記第１高耐圧ディプレッショントランジスタのゲート端子にアノード端子が接続され、前記第１高耐圧ディプレッショントランジスタのソース端子にカソード端子が接続された第１保護ダイオードと、
前記第２高耐圧ディプレッショントランジスタのゲート端子にアノード端子が接続され、前記第２高耐圧ディプレッショントランジスタのソース端子にカソード端子が接続された第２保護ダイオードと、
記第１高耐圧ディプレッショントランジスタのゲート端子、前記第２高耐圧ディプレッショントランジスタのゲート端子にカソード端子が接続され、低電位側電源にアノード端子が接続された第３保護ダイオードと、を備え、
さらに、前記第１外部入力端子及び前記第２外部入力端子の同相電圧を検出して出力する同相電圧バッファ回路と、
前記同相電圧バッファ回路の出力が入力され、前記第１高耐圧ディプレッショントランジスタのゲート端子及び前記第２高耐圧ディプレッショントランジスタのゲート端子に前記同相電圧バッファ回路の出力をレベルシフトした電圧を印加する第１レベルシフト回路と、
を備えた請求項３に記載の差動入力保護回路。
前記第２高耐圧ディプレッショントランジスタのゲート端子にアノード端子が接続され、前記第２高耐圧ディプレッショントランジスタのソース端子にカソード端子が接続された第２保護ダイオードと、
記第１高耐圧ディプレッショントランジスタのゲート端子、前記第２高耐圧ディプレッショントランジスタのゲート端子にカソード端子が接続され、低電位側電源にアノード端子が接続された第３保護ダイオードと、を備え、
さらに、前記第１外部入力端子及び前記第２外部入力端子の同相電圧を検出して出力する同相電圧バッファ回路と、
前記同相電圧バッファ回路の出力が入力され、前記第１高耐圧ディプレッショントランジスタのゲート端子及び前記第２高耐圧ディプレッショントランジスタのゲート端子に前記同相電圧バッファ回路の出力をレベルシフトした電圧を印加する第１レベルシフト回路と、
を備えた請求項３に記載の差動入力保護回路。
【請求項6】
前記ダイオードリミッタ回路は、前記第１高耐圧ディプレッショントランジスタのソース端子にアノード端子が接続された第４保護ダイオードと、
前記第２高耐圧ディプレッショントランジスタのソース端子にアノード端子が接続された第５保護ダイオードと、
前記第４保護ダイオードのカソード端子及び前記第５保護ダイオードのカソード端子にアノード端子が接続され、高電位側電源にカソード端子が接続された第６保護ダイオードと、を備え、
さらに、前記同相電圧バッファ回路の出力が入力され、前記第４保護ダイオードのカソード端子、前記第５保護ダイオードのカソード端子及び前記第６保護ダイオードのアノード端子に前記同相電圧バッファ回路の出力をレベルシフトした電圧を印加する第２レベルシフト回路と、
を備えた請求項５に記載の差動入力保護回路。
前記第２高耐圧ディプレッショントランジスタのソース端子にアノード端子が接続された第５保護ダイオードと、
前記第４保護ダイオードのカソード端子及び前記第５保護ダイオードのカソード端子にアノード端子が接続され、高電位側電源にカソード端子が接続された第６保護ダイオードと、を備え、
さらに、前記同相電圧バッファ回路の出力が入力され、前記第４保護ダイオードのカソード端子、前記第５保護ダイオードのカソード端子及び前記第６保護ダイオードのアノード端子に前記同相電圧バッファ回路の出力をレベルシフトした電圧を印加する第２レベルシフト回路と、
を備えた請求項５に記載の差動入力保護回路。
【請求項7】
前記第１高耐圧ディプレッショントランジスタのゲート端子が前記第１入力端子又は前記第１外部入力端子の何れか一方に接続され、
前記第２高耐圧ディプレッショントランジスタのゲート端子は、前記第１高耐圧ディプレッショントランジスタのゲート端子が前記第１入力端子に接続されている場合には、前記第２入力端子に接続され、前記第１高耐圧ディプレッショントランジスタのゲート端子が前記第１外部入力端子に接続された場合には、前記第２外部入力端子に接続される、
請求項１に記載の差動入力保護回路。
前記第２高耐圧ディプレッショントランジスタのゲート端子は、前記第１高耐圧ディプレッショントランジスタのゲート端子が前記第１入力端子に接続されている場合には、前記第２入力端子に接続され、前記第１高耐圧ディプレッショントランジスタのゲート端子が前記第１外部入力端子に接続された場合には、前記第２外部入力端子に接続される、
請求項１に記載の差動入力保護回路。
【請求項8】
前記第１高耐圧ディプレッショントランジスタ及び前記第２高耐圧ディプレッショントランジスタのバルク端子に、前記第１入力端子及び前記第２入力端子に入力される同相電圧を出力する同相電圧バッファ回路を備えた、
請求項１に記載の差動入力保護回路。
請求項１に記載の差動入力保護回路。
【請求項9】
前記同相電圧が印加され、前記同相電圧を前記第１高耐圧ディプレッショントランジスタ及び前記第２高耐圧ディプレッショントランジスタのオン抵抗を下げる側にシフトして出力するレベルシフト回路を備えた、
請求項８に記載の差動入力保護回路。
請求項８に記載の差動入力保護回路。
【請求項10】
第１入力端子及び第２入力端子を有する差動増幅回路と、
前記差動増幅回路に入力される差動電圧の値を制限する電圧制限回路と、
第１外部入力端子に第１端子が接続され、前記第１入力端子に第２端子が接続された第１高耐圧ディプレッショントランジスタと、
第２外部入力端子に第１端子が接続され、前記第２入力端子に第２端子が接続された第２高耐圧ディプレッショントランジスタと、
を備えた増幅回路。
前記差動増幅回路に入力される差動電圧の値を制限する電圧制限回路と、
第１外部入力端子に第１端子が接続され、前記第１入力端子に第２端子が接続された第１高耐圧ディプレッショントランジスタと、
第２外部入力端子に第１端子が接続され、前記第２入力端子に第２端子が接続された第２高耐圧ディプレッショントランジスタと、
を備えた増幅回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、差動入力保護回路及び増幅装置に関する。
【背景技術】
【0002】
従来、高耐圧に設計された増幅装置は、入力差動電圧の耐圧範囲が電源耐圧と比較して低い場合があるため、入力にダイオードクリッパー回路のような電圧制限回路を備えることが行われていた。
【0003】
入力差動電圧の耐圧範囲が電源耐圧と比較して低い理由は、例えば、入力段にＭＯＳトランジスタを用いた差動増幅回路を使用している場合、相互コンダクタンス値を大きくするため、ゲート・ソース間の耐圧は小さいものを使う場合があるからである。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第９８３７９７３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、電圧制限回路は差動入力電圧が大きくなると回路内部のダイオードによって電圧が制限され、代わりに電流が片方の入力端子からもう片方の入力端子に流れるような動作をすることとなり、差動入力電圧が更に大きくなると、この電流値が大きくなってしまうという課題があった。
【0006】
したがって、これをそのままとすれば、入力に流れ込む電流値が回路の定格を超えたときに、回路を破壊したり、大信号の矩形波を入力したときに一方の入力端子から他方の入力端子に流れてしまう電流が、入力端子に接続された外部素子に流れ込み、素子を破壊したりする虞があった。
【0007】
そこで、本発明は、高耐圧な増幅装置における、入力差動電圧の耐圧範囲を広くする差動入力保護回路を提供することを目的としている。
【課題を解決するための手段】
【0008】
実施形態の差動入力保護回路は、第１入力端子及び第２入力端子を有する保護対象の差動増幅回路に入力される差動電圧の値を制限する電圧制限回路と、第１外部入力端子に第１端子が接続され、前記第１入力端子に第２端子が接続された第１高耐圧ディプレッショントランジスタと、第２外部入力端子に第１端子が接続され、前記第２入力端子に第２端子が接続された第２高耐圧ディプレッショントランジスタと、を備える。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
次に実施形態について、図面を参照して説明する。
［１］第１実施形態
図１は、第１実施形態の差動入力回路を有する差動入力増幅回路の概要説明図である。
第１実施形態の差動入力増幅回路１０は、第１外部入力端子Ｔｉｎｐと、第２外部入力端子Ｔｉｎｎと、高耐圧ディプレッショントランジスタＭ１Ｐと、高耐圧ディプレッショントランジスタＭ２Ｐと、電圧制限回路Ｐ１と、増幅回路Ａ１と、出力端子Ｔｏｕｔと、を備えている。
［１］第１実施形態
図１は、第１実施形態の差動入力回路を有する差動入力増幅回路の概要説明図である。
第１実施形態の差動入力増幅回路１０は、第１外部入力端子Ｔｉｎｐと、第２外部入力端子Ｔｉｎｎと、高耐圧ディプレッショントランジスタＭ１Ｐと、高耐圧ディプレッショントランジスタＭ２Ｐと、電圧制限回路Ｐ１と、増幅回路Ａ１と、出力端子Ｔｏｕｔと、を備えている。
【0011】
上記構成において、高耐圧ディプレッショントランジスタＭ１Ｐのドレイン端子は第１外部入力端子Ｔｉｎｐに接続され、ソース端子は、ゲート端子及び増幅回路Ａ１の非反転入力端子ＴＰ（＝第１入力端子に相当）に接続されている。
高耐圧ディプレッショントランジスタＭ２Ｐのドレイン端子は第２外部入力端子Ｔｉｎｎに接続され、ソース端子は、ゲート端子及び増幅回路Ａ１の反転入力端子ＴＮ（＝第２入力端子に相当）に接続されている。
高耐圧ディプレッショントランジスタＭ２Ｐのドレイン端子は第２外部入力端子Ｔｉｎｎに接続され、ソース端子は、ゲート端子及び増幅回路Ａ１の反転入力端子ＴＮ（＝第２入力端子に相当）に接続されている。
【0012】
電圧制限回路Ｐ１は、一方の端子が高耐圧ディプレッショントランジスタＭ１Ｐのソース端子に接続され、他方の端子が高耐圧ディプレッショントランジスタＭ２Ｐのソース端子に接続されている。
【0013】
第１実施形態においては、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２ＰとしてＰＭＯＳディプレッショントランジスタを使用している。
【0014】
【0015】
保護ダイオードＤ１１と、保護ダイオードＤ１２とは、双方向となるように並列接続されて、ダイオードリミッタ回路として構成されており、入力端子間の電圧を所定電圧範囲内に保つように動作する。
【0016】
【0017】
従来の差動入力増幅回路１０Ｐは、図３（Ａ）に示すように、第１外部入力端子Ｔｉｎｐと、第２外部入力端子Ｔｉｎｎと、電圧制限回路Ｐ１と、増幅回路Ａ１と、出力端子Ｔｏｕｔと、を備えている。
【0018】
この場合において、増幅回路Ａ１の入力差動対は、図４に示すように、非反転入力端子ＴＰにゲート端子が接続された高耐圧ディプレッショントランジスタＭ１１Ｐと、反転入力端子ＴＮにゲート端子が接続された高耐圧ディプレッショントランジスタＭ１２Ｐと、一端が高耐圧ディプレッショントランジスタＭ１１Ｐのソース端子及び高耐圧ディプレッショントランジスタＭ１２Ｐのソース端子に接続され、他端が高電位側電源ＶＤＤに接続された定電流源ＣＳ１と、を備えている。
【0019】
上記構成において、差動入力電圧が大きくなると電圧制限回路Ｐ１の回路内部の保護ダイオードＤ１１、Ｄ１２（図３（Ａ）参照）によって電圧が制限され、図３（Ｂ）に示すように、代わりに電流ＩＥが何れか一方の入力端子から何れか他方の入力端子に流れるような動作をする。
【0020】
すなわち、図３（Ｂ）の場合には、第１外部入力端子Ｔｉｎｐの電圧が第２外部入力端子Ｔｉｎｎの電圧よりも高い場合であり、電流ＩＥは、一方の入力端子である第１外部入力端子Ｔｉｎｐから他方の入力端子である第２外部入力端子Ｔｉｎｎに流れることとなる。
【0021】
しかし、差動入力電圧が更に大きくなると、この電流ＩＥの電流値が大きくなってしまい電圧制限回路Ｐ１を破壊したり、電圧制限回路Ｐ１の破壊により増幅回路Ａ１の内部回路を破壊したり、第１外部入力端子Ｔｉｎｐまたは第２外部入力端子Ｔｉｎｎに接続された外部素子に流れ込み素子を破壊したりする不具合が生じることとなっていた。
【0022】
次に第１実施形態の動作を説明する。
差動入力電圧が所定の閾値電圧（＝電圧制限回路Ｐ１の動作開始電圧、第１の閾値電圧に相当）よりも低い通常時においては、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐは両方とも抵抗値の小さな抵抗素子（入力抵抗素子）として動作することとなる。
差動入力電圧が所定の閾値電圧（＝電圧制限回路Ｐ１の動作開始電圧、第１の閾値電圧に相当）よりも低い通常時においては、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐは両方とも抵抗値の小さな抵抗素子（入力抵抗素子）として動作することとなる。
【0023】
この場合においては、電圧制限回路Ｐ１は動作することなく、第１外部入力端子Ｔｉｎｐの電圧及び第２外部入力端子Ｔｉｎｎの電圧が増幅回路Ａ１に印加されて、通常通り、差動増幅が行われることとなる。
【0024】
これに対し、差動入力電圧が所定の閾値電圧よりも大きくなり、例えば、高耐圧ディプレッショントランジスタＭ１Ｐ側の入力端子の電圧が高く、高耐圧ディプレッショントランジスタＭ２Ｐ側の入力端子の電圧が低くなったとき、高耐圧ディプレッショントランジスタＭ２Ｐは、高抵抗な電流源として動作し、入力電流を制限することとなる。
【0025】
一方、高耐圧ディプレッショントランジスタＭ１Ｐは低抵抗値の抵抗素子として動作するため、増幅回路Ａ１の入力同相電圧は、高耐圧ディプレッショントランジスタＭ１Ｐ側の入力端子の電圧に近づくこととなる。
【0026】
したがって、第１外部入力端子Ｔｉｎｐと第２外部入力端子Ｔｉｎｎとの間、すなわち、差動入力端子間に流れる電流は制限され、増幅回路Ａ１を含む回路全体を保護することが可能となる。
ひいては、高耐圧な増幅回路（増幅装置）における、入力差動電圧の耐圧範囲を広くする差動入力保護回路を提供することができる。
ひいては、高耐圧な増幅回路（増幅装置）における、入力差動電圧の耐圧範囲を広くする差動入力保護回路を提供することができる。
【0027】
この場合において、高耐圧とは、例えば、電源電圧が入力端子に印加された場合でも耐えることができるという意味である。
また、増幅回路とは、例えば、センサ信号等を増幅する増幅回路、計装アンプ等の増幅装置である。
また、増幅回路とは、例えば、センサ信号等を増幅する増幅回路、計装アンプ等の増幅装置である。
【0028】
なお、図１の第１実施形態において、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート端子は、それぞれのソース端子と接続する構成としたが、ゲート端子へ印加する電圧は、通常時に高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐが抵抗値の小さな抵抗素子として動作し、差動入力電圧が大きくなった場合に、電圧が高くなった側の高耐圧ディプレッショントランジスタが低抵抗値の抵抗素子として動作し、電圧が低くなった側の耐圧ディプレッショントランジスタは、高抵抗な電流源として動作するように構成すればよい。
【0029】
［１．１］第１実施形態の第１変形例
図５は、第１実施形態の第１変形例の差動入力回路を有する差動入力増幅回路の概要説明図である。
図５は、第１実施形態の第１変形例の差動入力回路を有する差動入力増幅回路の概要説明図である。
【0030】
図５の第１実施形態の第１変形例の差動入力増幅回路１０Ａにおいて、図１の第１実施形態と異なる点は、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐに代えて、ＮＭＯＳディプレッショントランジスタである高耐圧ディプレッショントランジスタＭ１Ｎ及び高耐圧ディプレッショントランジスタＭ２Ｎを用いている点である。
本第１実施形態の第１変形例の動作は、原理的には、第１実施形態と同様である。
本第１実施形態の第１変形例の動作は、原理的には、第１実施形態と同様である。
【0031】
すなわち、差動入力電圧が所定の閾値電圧（＝電圧制限回路Ｐ１の動作開始電圧）よりも低い通常時においては、高耐圧ディプレッショントランジスタＭ１Ｎ及び高耐圧ディプレッショントランジスタＭ２Ｎは両方とも抵抗値の小さな抵抗素子（入力抵抗素子）として動作し、電圧制限回路Ｐ１は動作することなく、第１外部入力端子Ｔｉｎｐの電圧及び第２外部入力端子Ｔｉｎｎの電圧が増幅回路Ａ１に印加されて、通常通り、差動増幅が行われることとなる。
【0032】
これに対し、差動入力電圧が所定の閾値電圧よりも大きくなり、高耐圧ディプレッショントランジスタＭ１Ｎ及び高耐圧ディプレッショントランジスタＭ２Ｎの何れか一方に対応する入力端子の電圧が高く、何れか他方に対応する入力端子の電圧が低くなった場合には、電圧が高くなった側の高耐圧ディプレッショントランジスタは、低抵抗値の抵抗素子として動作する。
【0033】
一方、電圧が低くなった側の耐圧ディプレッショントランジスタは、高抵抗な電流源として動作し、入力電流を制限することとなる。
このため、増幅回路Ａ１の入力同相電圧は、入力端子の電圧画高い側の高耐圧ディプレッショントランジスタは対応する入力端子の電圧に近づくこととなる。
このため、増幅回路Ａ１の入力同相電圧は、入力端子の電圧画高い側の高耐圧ディプレッショントランジスタは対応する入力端子の電圧に近づくこととなる。
【0034】
したがって、第１外部入力端子Ｔｉｎｐと第２外部入力端子Ｔｉｎｎとの間、すなわち、差動入力端子間に流れる電流は制限され、増幅回路Ａ１を含む回路全体を保護することが可能となる。
ひいては、高耐圧な増幅回路（増幅装置）における、入力差動電圧の耐圧範囲を広くする差動入力保護回路を提供することができる。
ひいては、高耐圧な増幅回路（増幅装置）における、入力差動電圧の耐圧範囲を広くする差動入力保護回路を提供することができる。
【0035】
【0036】
図６の第２実施形態の差動入力増幅回路１０Ｂが図１の第１実施形態と異なる点は、同相電圧バッファ回路ＣＭＡ１を備え、この同相電圧バッファ回路ＣＭＡ１によって、増幅回路Ａ１の入力同相電圧を検出し、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのバルク端子に出力する構成を採っている点である。
【0037】
この構成によれば、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのバルク端子－基板間の寄生ダイオードを入力端子から分離することができるため、入力端子に流れる寄生ダイオードのリーク電流を低減し、入力バイアス電流を低減することができる。
【0038】
次に第２実施形態の動作を説明する。
図７は、第２実施形態の動作説明図である。
差動入力増幅回路１０Ｂにおいて、差動入力電圧が所定の閾値電圧（＝電圧制限回路Ｐ１の動作開始電圧）よりも低い通常時においては、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐは両方とも抵抗値の小さな抵抗素子（入力抵抗素子）として動作することとなる。
図７は、第２実施形態の動作説明図である。
差動入力増幅回路１０Ｂにおいて、差動入力電圧が所定の閾値電圧（＝電圧制限回路Ｐ１の動作開始電圧）よりも低い通常時においては、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐは両方とも抵抗値の小さな抵抗素子（入力抵抗素子）として動作することとなる。
【0039】
この場合においては、電圧制限回路Ｐ１は動作することなく、第１外部入力端子Ｔｉｎｐの電圧及び第２外部入力端子Ｔｉｎｎの電圧が増幅回路Ａ１に印加されて、通常通り、差動増幅が行われることとなる。
【0040】
これに対し、差動入力電圧が大きくなり、例えば、高耐圧ディプレッショントランジスタＭ１Ｐ側の入力端子の電圧が高く、高耐圧ディプレッショントランジスタＭ２Ｐ側の入力端子の電圧が低くなったとき、高耐圧ディプレッショントランジスタＭ２Ｐは、高抵抗な電流源として動作し、入力電流を制限することとなる。
【0041】
一方、高耐圧ディプレッショントランジスタＭ１Ｐは低抵抗値の抵抗素子として動作するため、増幅回路Ａ１の入力同相電圧は、高耐圧ディプレッショントランジスタＭ１Ｐ側の入力端子の電圧に近づくこととなり、同相電圧バッファ回路ＣＭＡ１の出力もこの電圧変動に追従する。
【0042】
このとき、図７に示す様に、高耐圧ディプレッショントランジスタＭ１Ｐには寄生ダイオードＤ１Ｐが存在し、寄生ダイオードＤ１Ｐには順電圧が印加されているが、同相電圧バッファ回路ＣＭＡ１の出力電圧の変動により、寄生ダイオードＤ１Ｐのアノード－カソード間の電圧が小さくなるため、大きな電流が寄生ダイオードＤ１Ｐを介して流れ込むことはない。
【0043】
したがって、第１外部入力端子Ｔｉｎｐと第２外部入力端子Ｔｉｎｎとの間、すなわち、差動入力端子間に流れる電流は制限され、増幅回路Ａ１を含む回路全体を保護することが可能となる。
【0044】
ひいては、高耐圧な増幅回路（増幅装置）における、入力差動電圧の耐圧範囲を広くする差動入力保護回路を提供することができる。
【0045】
【0046】
第２実施形態の第１変形例の差動入力増幅回路１０Ｃが、図７の第２実施形態と異なる点は、同相電圧バッファ回路ＣＭＡ１に代えて、同相電圧バッファ回路ＣＭＡ２及びレベルシフタＳＦＴを備え、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート端子に同相電圧バッファ回路ＣＭＡ２の出力をレベルシフタＳＦＴによりレベルシフトした電圧を印加している点である。
【0047】
この構成によれば、差動入力電圧が所定の閾値電圧（＝電圧制限回路Ｐ１の動作開始電圧）よりも低い通常時に高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのオン抵抗を小さくすることができる。
したがって、低消費電力あるいは高精度信号処理を行うための回路に用いる差動入力増幅回路を構成することができる。
したがって、低消費電力あるいは高精度信号処理を行うための回路に用いる差動入力増幅回路を構成することができる。
【0048】
［３］電圧制限回路の他の構成例
図９は、第２実施形態の第１変形例の差動入力回路を有する差動入力増幅回路において、電圧制限回路Ｐ１を他の構成とした場合の概要説明図である。
図９は、第２実施形態の第１変形例の差動入力回路を有する差動入力増幅回路において、電圧制限回路Ｐ１を他の構成とした場合の概要説明図である。
【0049】
図９において、図８と同様の部分には、同一の符号を付すものとする。
図９に示す差動入力増幅回路１０Ｄが、図８の第２実施形態の第１変形例と異なる点は、電圧制限回路Ｐ１Ａとして、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間電圧が急激に変化した場合に、高耐圧ディプレッショントランジスタＭ１Ｐのゲート－ソース間電圧の変化を吸収する第１保護ダイオードＤ３１と、高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間電圧の変化を吸収する第２保護ダイオードＤ３２と、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－接地間電圧の変化を吸収する第３保護ダイオードＤ３３を備えた点である。
図９に示す差動入力増幅回路１０Ｄが、図８の第２実施形態の第１変形例と異なる点は、電圧制限回路Ｐ１Ａとして、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間電圧が急激に変化した場合に、高耐圧ディプレッショントランジスタＭ１Ｐのゲート－ソース間電圧の変化を吸収する第１保護ダイオードＤ３１と、高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間電圧の変化を吸収する第２保護ダイオードＤ３２と、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－接地間電圧の変化を吸収する第３保護ダイオードＤ３３を備えた点である。
【0050】
第１保護ダイオードＤ３１～第３保護ダイオードＤ３３を設けることにより、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間電圧並びに高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－接地間電圧の変動を相対的に相殺して、第１外部入力端子Ｔｉｎｐと第２外部入力端子Ｔｉｎｎとの間、すなわち、差動入力端子間に流れる電流は制限され、増幅回路Ａ１を含む回路全体を保護することが可能となる。
【0051】
ひいては、高耐圧な増幅回路（増幅装置）における、入力差動電圧の耐圧範囲を広くする差動入力保護回路を提供することができる。
【0052】
［３．１］電圧制限回路のさらに他の構成例
図１０は、第２実施形態の第１変形例の差動入力回路を有する差動入力増幅回路において、電圧制限回路Ｐ１をさらに他の構成とした場合の概要説明図である。
図１０は、第２実施形態の第１変形例の差動入力回路を有する差動入力増幅回路において、電圧制限回路Ｐ１をさらに他の構成とした場合の概要説明図である。
【0053】
図１０において、図９と同様の部分には、同一の符号を付すものとする。
図１０に示す差動入力増幅回路１０Ｅが、図９の差動入力増幅回路１０Ｄと異なる点は、電圧制限回路Ｐ１Ｂとして電圧制限回路Ｐ１Ａに備える保護ダイオードに加えて、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間電圧が急激に変化した場合に、高耐圧ディプレッショントランジスタＭ１Ｐのゲート－ソース間電圧の変化を吸収する第４保護ダイオードＤ４１と、高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間電圧の変化を吸収する第５保護ダイオードＤ４２と、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－高電位側電源ＶＤＤ間の電圧の変化を吸収する第６保護ダイオードＤ４３を備えた点である。
また、第２のレベルシフタＳＦＴ１を備え、第４保護ダイオードＤ４１のカソード端子、第５保護ダイオードＤ４２のカソード端子及び第６ダイオードのアノード端子に同相電圧バッファ回路ＣＭＡ２の出力を第２のレベルシフタＳＦＴによりレベルシフトした電圧を印加している点である。
図１０に示す差動入力増幅回路１０Ｅが、図９の差動入力増幅回路１０Ｄと異なる点は、電圧制限回路Ｐ１Ｂとして電圧制限回路Ｐ１Ａに備える保護ダイオードに加えて、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間電圧が急激に変化した場合に、高耐圧ディプレッショントランジスタＭ１Ｐのゲート－ソース間電圧の変化を吸収する第４保護ダイオードＤ４１と、高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間電圧の変化を吸収する第５保護ダイオードＤ４２と、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－高電位側電源ＶＤＤ間の電圧の変化を吸収する第６保護ダイオードＤ４３を備えた点である。
また、第２のレベルシフタＳＦＴ１を備え、第４保護ダイオードＤ４１のカソード端子、第５保護ダイオードＤ４２のカソード端子及び第６ダイオードのアノード端子に同相電圧バッファ回路ＣＭＡ２の出力を第２のレベルシフタＳＦＴによりレベルシフトした電圧を印加している点である。
【0054】
この構成によれば、差動入力電圧が所定の閾値電圧（＝電圧制限回路Ｐ１の動作開始電圧）よりも低い通常時に高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐのゲート－ソース間の電圧が急激に変化しようとした場合に、ゲート－ソース間電圧の変化を抑制して、高耐圧ディプレッショントランジスタＭ１Ｐ及び高耐圧ディプレッショントランジスタＭ２Ｐを保護することができるとともに、入力差動電圧値を制限することができる。
【0055】
さらに、保護ダイオードＤ３１、Ｄ３２、Ｄ３３、Ｄ４１のリーク電流値が近い値となるように設計することによって、リーク電流を相殺し、第１外部入力端子Ｔｉｎｐ及び第２外部入力端子Ｔｉｎｎに流れこむ入力バイアス電流を低減することができる。
【0056】
したがって、差動電圧の変動の影響を抑制して、第１外部入力端子Ｔｉｎｐと第２外部入力端子Ｔｉｎｎとの間、すなわち、差動入力端子間に流れる電流は制限され、増幅回路Ａ１を含む回路全体を保護することが可能となる。
ひいては、高耐圧な増幅回路（増幅装置）における、入力差動電圧の耐圧範囲を広くする差動入力保護回路を提供することができる。
ひいては、高耐圧な増幅回路（増幅装置）における、入力差動電圧の耐圧範囲を広くする差動入力保護回路を提供することができる。
【0057】
［４］実施形態の効果
以上の説明のように、上記各実施形態によれば、高耐圧で入力バイアス電流が少なく、入力バイアス電流の電圧依存性が低減される。
以上の説明のように、上記各実施形態によれば、高耐圧で入力バイアス電流が少なく、入力バイアス電流の電圧依存性が低減される。
【0058】
また、差動増幅器の差動入力端子に使用時に差動入力での耐圧が高いＥＳＤ保護回路を実現可能で、例えばセンサ信号等を増幅する増幅回路、計装アンプ等の増幅装置に有用である。
【0059】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0060】
１０、１０Ａ～１０Ｅ 差動入力増幅回路
Ｄ１１ 保護ダイオード
Ｄ１２ 保護ダイオード
Ｄ３１ 第１保護ダイオード
Ｄ３２ 第２保護ダイオード
Ｄ３３ 第３保護ダイオード
Ｄ４１ 第４保護ダイオード
Ｄ４２ 第５保護ダイオード
Ｄ４３ 第６保護ダイオード
ＩＥ 電流
Ｍ１Ｎ 高耐圧ディプレッショントランジスタ（ＮＭＯＳトランジスタ）
Ｍ２Ｎ 高耐圧ディプレッショントランジスタ（ＮＭＯＳトランジスタ）
Ｍ１Ｐ 高耐圧ディプレッショントランジスタ（ＰＭＯＳトランジスタ）
Ｍ２Ｐ 高耐圧ディプレッショントランジスタ（ＰＭＯＳトランジスタ）
ＳＦＴ レベルシフタ
ＳＦＴ１ 第２のレベルシフタ
ＴＮ 反転入力端子（第２入力端子）
ＴＰ 非反転入力端子（第１入力端子）
Ｔｉｎｎ 第２外部入力端子
Ｔｉｎｐ 第１外部入力端子
Ｔｏｕｔ 出力端子
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
Ｄ１１ 保護ダイオード
Ｄ１２ 保護ダイオード
Ｄ３１ 第１保護ダイオード
Ｄ３２ 第２保護ダイオード
Ｄ３３ 第３保護ダイオード
Ｄ４１ 第４保護ダイオード
Ｄ４２ 第５保護ダイオード
Ｄ４３ 第６保護ダイオード
ＩＥ 電流
Ｍ１Ｎ 高耐圧ディプレッショントランジスタ（ＮＭＯＳトランジスタ）
Ｍ２Ｎ 高耐圧ディプレッショントランジスタ（ＮＭＯＳトランジスタ）
Ｍ１Ｐ 高耐圧ディプレッショントランジスタ（ＰＭＯＳトランジスタ）
Ｍ２Ｐ 高耐圧ディプレッショントランジスタ（ＰＭＯＳトランジスタ）
ＳＦＴ レベルシフタ
ＳＦＴ１ 第２のレベルシフタ
ＴＮ 反転入力端子（第２入力端子）
ＴＰ 非反転入力端子（第１入力端子）
Ｔｉｎｎ 第２外部入力端子
Ｔｉｎｐ 第１外部入力端子
Ｔｏｕｔ 出力端子
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】