(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024151297
(43)【公開日】2024-10-24
(54)【発明の名称】ＰＬＬ回路
(51)【国際特許分類】
H03L 7/12 20060101AFI20241017BHJP
H03L 7/099 20060101ALI20241017BHJP
H03L 7/107 20060101ALI20241017BHJP
【ＦＩ】
H03L7/12
H03L7/099 110
H03L7/107 150
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2024004314
(22)【出願日】2024-01-16
(31)【優先権主張番号】P 2023063861
(32)【優先日】2023-04-11
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】藤林 丈司
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA04
5J106BB05
5J106CC01
5J106CC21
5J106CC46
5J106CC52
5J106DD09
5J106DD13
5J106DD17
5J106DD33
5J106DD48
5J106EE10
5J106GG01
5J106GG07
5J106GG09
5J106HH03
5J106KK02
5J106KK05
(57)【要約】 （修正有）
【課題】より高速なＦＭＣＷ（周波数連続変調）方式の変調を行うためのＰＬＬ回路を提供する。
【解決手段】制御信号に応じて変調された周波数の信号を出力信号として出力するデジタル制御発振器４００と、デジタル制御発振器４００の出力信号と、基準信号との周波数の比率及び位相の少なくとも一方の差を検出する検出部１００と、検出部１００から出力される前記差を示す出力を平滑化して制御信号としてデジタル制御発振器４００に出力するデジタルループフィルタ２００と、チャープ動作期間の終了直前の予め定められた期間におけるデジタルループフィルタ２００から出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部９００と、チャープ動作期間の開始直後にデジタルループフィルタ２００から出力される制御信号が前記前回の制御信号となるように、デジタルループフィルタ２００を制御する制御部１５０Ａと、を備える。
【選択図】図１０
【解決手段】制御信号に応じて変調された周波数の信号を出力信号として出力するデジタル制御発振器４００と、デジタル制御発振器４００の出力信号と、基準信号との周波数の比率及び位相の少なくとも一方の差を検出する検出部１００と、検出部１００から出力される前記差を示す出力を平滑化して制御信号としてデジタル制御発振器４００に出力するデジタルループフィルタ２００と、チャープ動作期間の終了直前の予め定められた期間におけるデジタルループフィルタ２００から出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部９００と、チャープ動作期間の開始直後にデジタルループフィルタ２００から出力される制御信号が前記前回の制御信号となるように、デジタルループフィルタ２００を制御する制御部１５０Ａと、を備える。
【選択図】図１０
【特許請求の範囲】
【請求項1】
制御信号に応じて変調された周波数の信号を出力信号として出力するデジタル制御発振器と、
前記デジタル制御発振器の出力信号と、基準信号との周波数の比率及び位相の少なくとも一方の差を検出する検出部と、
前記検出部から出力される前記差を示す出力を平滑化して前記制御信号として前記デジタル制御発振器に出力するデジタルループフィルタと、
チャープ動作期間の終了直前の予め定められた期間における前記デジタルループフィルタから出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部と、
前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記前回の制御信号となるように、前記デジタルループフィルタを制御する制御部と
を備えるＰＬＬ回路。
前記デジタル制御発振器の出力信号と、基準信号との周波数の比率及び位相の少なくとも一方の差を検出する検出部と、
前記検出部から出力される前記差を示す出力を平滑化して前記制御信号として前記デジタル制御発振器に出力するデジタルループフィルタと、
チャープ動作期間の終了直前の予め定められた期間における前記デジタルループフィルタから出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部と、
前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記前回の制御信号となるように、前記デジタルループフィルタを制御する制御部と
を備えるＰＬＬ回路。
【請求項2】
前記制御部は、前記チャープ動作期間の開始直後までに前記制御信号記憶部から前記前回の制御信号を前記デジタルループフィルタに入力することで前記デジタルループフィルタから出力される制御信号が前記前回の制御信号となるように、前記デジタルループフィルタを制御する
請求項１に記載のＰＬＬ回路。
請求項１に記載のＰＬＬ回路。
【請求項3】
制御信号に応じて変調された周波数の信号を出力信号として出力するデジタル制御発振器と、
前記デジタル制御発振器の出力信号と、基準信号との周波数の比率及び位相の少なくとも一方の差を検出する検出部と、
前記検出部から出力される前記差を示す出力を平滑化して前記制御信号として前記デジタル制御発振器に出力するデジタルループフィルタと、
チャープ動作を行わない非チャープ動作期間における前記デジタルループフィルタのループ帯域幅を第１帯域幅となるように前記デジタルループフィルタを制御し、チャープ動作を行うチャープ動作期間における前記デジタルループフィルタのループ帯域幅を前記第１帯域幅より狭い第２帯域幅になるように前記デジタルループフィルタを制御し、さらに、前記ループ帯域幅を制御する期間、及び前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が予め定められたデジタル値となるように、前記デジタルループフィルタを制御する制御部と
を備えるＰＬＬ回路。
前記デジタル制御発振器の出力信号と、基準信号との周波数の比率及び位相の少なくとも一方の差を検出する検出部と、
前記検出部から出力される前記差を示す出力を平滑化して前記制御信号として前記デジタル制御発振器に出力するデジタルループフィルタと、
チャープ動作を行わない非チャープ動作期間における前記デジタルループフィルタのループ帯域幅を第１帯域幅となるように前記デジタルループフィルタを制御し、チャープ動作を行うチャープ動作期間における前記デジタルループフィルタのループ帯域幅を前記第１帯域幅より狭い第２帯域幅になるように前記デジタルループフィルタを制御し、さらに、前記ループ帯域幅を制御する期間、及び前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が予め定められたデジタル値となるように、前記デジタルループフィルタを制御する制御部と
を備えるＰＬＬ回路。
【請求項4】
前記チャープ動作期間の終了直前の予め定められた期間における前記デジタルループフィルタから出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部をさらに備え、
前記制御部は、前記ループ帯域幅を制御する期間、及び前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記前回の制御信号となるように、前記デジタルループフィルタを制御する、請求項３に記載のＰＬＬ回路。
前記制御部は、前記ループ帯域幅を制御する期間、及び前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記前回の制御信号となるように、前記デジタルループフィルタを制御する、請求項３に記載のＰＬＬ回路。
【請求項5】
前記デジタル制御発振器は、
前記デジタルループフィルタからの出力に基づくデジタル信号をアナログ信号に変換するＤＡコンバータと、
前記ＤＡコンバータから出力されるアナログ信号に応じた周波数のクロック信号を前記出力信号として生成する電圧制御発振器と
を有する、請求項１に記載のＰＬＬ回路。
前記デジタルループフィルタからの出力に基づくデジタル信号をアナログ信号に変換するＤＡコンバータと、
前記ＤＡコンバータから出力されるアナログ信号に応じた周波数のクロック信号を前記出力信号として生成する電圧制御発振器と
を有する、請求項１に記載のＰＬＬ回路。
【請求項6】
前記デジタル制御発振器は、
前記デジタルループフィルタからの出力に基づくデジタル信号をアナログ信号に変換するＤＡコンバータと、
前記ＤＡコンバータから出力されるアナログ信号に応じた周波数のクロック信号を前記出力信号として生成する電圧制御発振器と
を有する、請求項４に記載のＰＬＬ回路。
前記デジタルループフィルタからの出力に基づくデジタル信号をアナログ信号に変換するＤＡコンバータと、
前記ＤＡコンバータから出力されるアナログ信号に応じた周波数のクロック信号を前記出力信号として生成する電圧制御発振器と
を有する、請求項４に記載のＰＬＬ回路。
【請求項7】
前記検出部は、
前記出力信号を分周する分周器と、
基準信号と前記分周器の出力信号との周波数の比率及び位相の少なくとも一方の差を示す信号を出力する比較器と
を有する、請求項１から６の何れか１つに記載のＰＬＬ回路。
前記出力信号を分周する分周器と、
基準信号と前記分周器の出力信号との周波数の比率及び位相の少なくとも一方の差を示す信号を出力する比較器と
を有する、請求項１から６の何れか１つに記載のＰＬＬ回路。
【請求項8】
前記比較器は、
基準信号と前記分周器の出力信号との位相差に応じたパルス信号を出力するＰＦＤ回路と、
前記パルス信号のパルス幅に応じた信号を出力する時間デジタル変換回路と
を有する、請求項７に記載のＰＬＬ回路。
基準信号と前記分周器の出力信号との位相差に応じたパルス信号を出力するＰＦＤ回路と、
前記パルス信号のパルス幅に応じた信号を出力する時間デジタル変換回路と
を有する、請求項７に記載のＰＬＬ回路。
【請求項9】
前記制御部は、
前記デジタル制御発振器からチャープ動作中に出力させるべき周波数連続波に関する周波数情報を示す周波数情報信号と、チャープ動作のタイミングを示すタイミング情報信号とを出力する周波数変調連続波発生回路と、
前記デジタル制御発振器に入力される制御信号と前記デジタル制御発振器に出力させる出力信号の周波数との関係を示す関係情報を記憶する関係情報記憶部と、
前記周波数情報を前記関係情報に基づいてプレディストーションするプレディストーション回路と
を有し、
前記ＰＬＬ回路は、
前記デジタルループフィルタからの出力と前記プレディストーション回路からの出力とを加算して、前記制御信号として前記デジタル制御発振器に出力する第４加算器をさらに備える、請求項７に記載のＰＬＬ回路。
前記デジタル制御発振器からチャープ動作中に出力させるべき周波数連続波に関する周波数情報を示す周波数情報信号と、チャープ動作のタイミングを示すタイミング情報信号とを出力する周波数変調連続波発生回路と、
前記デジタル制御発振器に入力される制御信号と前記デジタル制御発振器に出力させる出力信号の周波数との関係を示す関係情報を記憶する関係情報記憶部と、
前記周波数情報を前記関係情報に基づいてプレディストーションするプレディストーション回路と
を有し、
前記ＰＬＬ回路は、
前記デジタルループフィルタからの出力と前記プレディストーション回路からの出力とを加算して、前記制御信号として前記デジタル制御発振器に出力する第４加算器をさらに備える、請求項７に記載のＰＬＬ回路。
【請求項10】
前記制御部は、
前記周波数変調連続波発生回路からの前記周波数情報信号をデルタシグマ変調することで得られる周波数設定信号を前記分周器に出力するフラクショナル変調回路をさらに有する、請求項９に記載のＰＬＬ回路。
前記周波数変調連続波発生回路からの前記周波数情報信号をデルタシグマ変調することで得られる周波数設定信号を前記分周器に出力するフラクショナル変調回路をさらに有する、請求項９に記載のＰＬＬ回路。
【請求項11】
前記比較器は、
前記出力信号であるＰＬＬクロックの数を累積してカウントする第１カウンタと、
前記基準信号である基準クロックが入力されるごとに前記周波数設定信号に応じた値を累積してカウントする第２カウンタと、
前記基準クロックと前記ＰＬＬクロックとの位相差を検出する時間デジタル変換回路と、
前記第２カウンタの出力を加算し、前記第１カウンタの出力及び前記時間デジタル変換回路の出力を減算した信号を前記検出部の出力として出力する加減算回路と
を有する、請求項１０に記載のＰＬＬ回路。
前記出力信号であるＰＬＬクロックの数を累積してカウントする第１カウンタと、
前記基準信号である基準クロックが入力されるごとに前記周波数設定信号に応じた値を累積してカウントする第２カウンタと、
前記基準クロックと前記ＰＬＬクロックとの位相差を検出する時間デジタル変換回路と、
前記第２カウンタの出力を加算し、前記第１カウンタの出力及び前記時間デジタル変換回路の出力を減算した信号を前記検出部の出力として出力する加減算回路と
を有する、請求項１０に記載のＰＬＬ回路。
【請求項12】
前記デジタルループフィルタは、
前記検出部から出力される信号を第１増幅率で増幅する第１アンプと、
前記検出部から出力される信号を第２増幅率で増幅する第２アンプと、
前記第２アンプの出力が入力される第１加算器と、
前記第１加算器の出力を１クロック分だけ遅延させて前記第１加算器に入力する第１遅延回路と、
前記第１加算器の出力と前記第１アンプの出力とが入力される第２加算器と、
前記第２加算器の出力を第３増幅率で増幅する第３アンプと、
前記第３アンプの出力が入力される第３加算器と、
前記第３加算器の出力を１クロック分だけ遅延させる第２遅延回路と、
前記第２遅延回路の出力を第４増幅率で増幅して前記第３加算器に入力する第４アンプと、
前記第１加算器の出力及び前記前回の制御信号が入力され、前記第１加算器の出力及び前記前回の制御信号の一方を前記第１遅延回路に出力する第１セレクタと、
前記第３加算器の出力及び前記前回の制御信号が入力され、前記第３加算器の出力及び前記前回の制御信号の一方を前記第２遅延回路に出力する第２セレクタと
をさらに有し、
前記制御部は、前記チャープ動作期間の開始直後だけ前記第１セレクタ及び前記第２セレクタに前記前回のデジタル値を出力させ、前記チャープ動作期間の開始直後以外の期間において前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器の出力を出力させる、請求項１または２または４の何れか１つに記載のＰＬＬ回路。
前記検出部から出力される信号を第１増幅率で増幅する第１アンプと、
前記検出部から出力される信号を第２増幅率で増幅する第２アンプと、
前記第２アンプの出力が入力される第１加算器と、
前記第１加算器の出力を１クロック分だけ遅延させて前記第１加算器に入力する第１遅延回路と、
前記第１加算器の出力と前記第１アンプの出力とが入力される第２加算器と、
前記第２加算器の出力を第３増幅率で増幅する第３アンプと、
前記第３アンプの出力が入力される第３加算器と、
前記第３加算器の出力を１クロック分だけ遅延させる第２遅延回路と、
前記第２遅延回路の出力を第４増幅率で増幅して前記第３加算器に入力する第４アンプと、
前記第１加算器の出力及び前記前回の制御信号が入力され、前記第１加算器の出力及び前記前回の制御信号の一方を前記第１遅延回路に出力する第１セレクタと、
前記第３加算器の出力及び前記前回の制御信号が入力され、前記第３加算器の出力及び前記前回の制御信号の一方を前記第２遅延回路に出力する第２セレクタと
をさらに有し、
前記制御部は、前記チャープ動作期間の開始直後だけ前記第１セレクタ及び前記第２セレクタに前記前回のデジタル値を出力させ、前記チャープ動作期間の開始直後以外の期間において前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器の出力を出力させる、請求項１または２または４の何れか１つに記載のＰＬＬ回路。
【請求項13】
前記制御部は、前記周波数変調連続波発生回路からの前記タイミング情報信号に基づいて、前記チャープ動作期間の開始時点を特定する、請求項９に従属する請求項１２に記載のＰＬＬ回路。
【請求項14】
前記デジタルループフィルタは、
前記検出部から出力される信号を第１増幅率で増幅する第１アンプと、
前記検出部から出力される信号を第２増幅率で増幅する第２アンプと、
前記第２アンプの出力が入力される第１加算器と、
前記第１加算器の出力を１クロック分だけ遅延させて前記第１加算器に入力する第１遅延回路と、
前記第１加算器の出力と前記第１アンプの出力とが入力される第２加算器と、
前記第２加算器の出力を第３増幅率で増幅する第３アンプと、
前記第３アンプの出力が入力される第３加算器と、
前記第３加算器の出力を１クロック分だけ遅延させる第２遅延回路と、
前記第２遅延回路の出力を第４増幅率で増幅して前記第３加算器に入力する第４アンプと、
を有し、
前記制御部は、前記第１増幅率、前記第２増幅率、前記第３増幅率、及び前記第４増幅率を切り替えることで、前記デジタルループフィルタのループ帯域を前記第１帯域幅及び前記第２帯域幅の一方に切り替える、請求項３に記載のＰＬＬ回路。
前記検出部から出力される信号を第１増幅率で増幅する第１アンプと、
前記検出部から出力される信号を第２増幅率で増幅する第２アンプと、
前記第２アンプの出力が入力される第１加算器と、
前記第１加算器の出力を１クロック分だけ遅延させて前記第１加算器に入力する第１遅延回路と、
前記第１加算器の出力と前記第１アンプの出力とが入力される第２加算器と、
前記第２加算器の出力を第３増幅率で増幅する第３アンプと、
前記第３アンプの出力が入力される第３加算器と、
前記第３加算器の出力を１クロック分だけ遅延させる第２遅延回路と、
前記第２遅延回路の出力を第４増幅率で増幅して前記第３加算器に入力する第４アンプと、
を有し、
前記制御部は、前記第１増幅率、前記第２増幅率、前記第３増幅率、及び前記第４増幅率を切り替えることで、前記デジタルループフィルタのループ帯域を前記第１帯域幅及び前記第２帯域幅の一方に切り替える、請求項３に記載のＰＬＬ回路。
【請求項15】
前記デジタルループフィルタは、
前記第１加算器の出力及び第１計算値が入力され、前記第１加算器の出力及び前記第１計算値の一方を前記第１遅延回路に出力する第１セレクタと、
前記第３加算器の出力及び第２計算値が入力され、前記第３加算器の出力及び前記第２計算値の一方を前記第２遅延回路に出力する第２セレクタと
をさらに有し、
前記制御部は、前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記予め定められたデジタル値となるように、前記第１セレクタに前記第１計算値を出力させ、かつ前記第２セレクタに前記第２計算値を出力させ、前記チャープ動作期間の開始直後以外の期間において、前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器の出力を出力させる、請求項１４に記載のＰＬＬ回路。
前記第１加算器の出力及び第１計算値が入力され、前記第１加算器の出力及び前記第１計算値の一方を前記第１遅延回路に出力する第１セレクタと、
前記第３加算器の出力及び第２計算値が入力され、前記第３加算器の出力及び前記第２計算値の一方を前記第２遅延回路に出力する第２セレクタと
をさらに有し、
前記制御部は、前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記予め定められたデジタル値となるように、前記第１セレクタに前記第１計算値を出力させ、かつ前記第２セレクタに前記第２計算値を出力させ、前記チャープ動作期間の開始直後以外の期間において、前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器の出力を出力させる、請求項１４に記載のＰＬＬ回路。
【請求項16】
前記第１計算値及び前記第２計算値は、切り替え前の前記第３増幅率及び前記第４増幅率、並びに切り替え後の前記第３増幅率及び前記第４増幅率に基づいて定められる、請求項１５に記載のＰＬＬ回路。
【請求項17】
チャープ動作期間の終了直前の予め定められた期間における前記デジタルループフィルタから出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部をさらに備え、
前記デジタルループフィルタは、
前記第１加算器の出力及び前記前回の制御信号が入力され、前記第１加算器の出力及び前記前回の制御信号の一方を前記第１遅延回路に出力する第１セレクタと、
前記第３加算器の出力及び前記前回の制御信号が入力され、前記第３加算器の出力及び前記前回の制御信号の一方を前記第２遅延回路に出力する第２セレクタと
をさらに有し、
前記制御部は、前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記予め定められたデジタル値となるように、前記第１セレクタに前記前回の制御信号を出力させ、かつ前記第２セレクタに前記前回の制御信号を出力させ、前記チャープ動作期間の開始直後以外の期間において、前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器の出力を出力させる、請求項１４に記載のＰＬＬ回路。
前記デジタルループフィルタは、
前記第１加算器の出力及び前記前回の制御信号が入力され、前記第１加算器の出力及び前記前回の制御信号の一方を前記第１遅延回路に出力する第１セレクタと、
前記第３加算器の出力及び前記前回の制御信号が入力され、前記第３加算器の出力及び前記前回の制御信号の一方を前記第２遅延回路に出力する第２セレクタと
をさらに有し、
前記制御部は、前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記予め定められたデジタル値となるように、前記第１セレクタに前記前回の制御信号を出力させ、かつ前記第２セレクタに前記前回の制御信号を出力させ、前記チャープ動作期間の開始直後以外の期間において、前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器の出力を出力させる、請求項１４に記載のＰＬＬ回路。
【請求項18】
チャープ動作期間の終了直前の予め定められた期間における前記デジタルループフィルタから出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部をさらに備え、
前記デジタルループフィルタは、
前記第１加算器の出力と、第１計算値または前記前回の制御信号とが入力され、前記第１加算器の出力、前記第１計算値、及び前記前回の制御信号のいずれか１つを前記第１遅延回路に出力する第１セレクタと、
前記第３加算器の出力と、第２計算値または前記前回の制御信号とが入力され、前記第３加算器の出力、前記第２計算値、及び前記前回の制御信号の何れか１つを前記第２遅延回路に出力する第２セレクタとをさらに有し、
前記制御部は、前記ループ帯域幅を制御する期間、及び前記チャープ動作期間の開始直後の予め定められた期間において、前記第１セレクタに前記前回の制御信号を出力させ、かつ前記第２セレクタに前記前回の制御信号を出力させ、前記チャープ動作期間の終了直前及び終了直後の予め定められた期間において、前記第１セレクタに前記第１計算値を出力させ、かつ前記第２セレクタに前記第２計算値を出力させ、前記チャープ動作期間の前記開始直後並びに前記終了直前及び前記終了直後の前記予め定められた期間以外の期間において、前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器の出力を出力させる、請求項１４に記載のＰＬＬ回路。
前記デジタルループフィルタは、
前記第１加算器の出力と、第１計算値または前記前回の制御信号とが入力され、前記第１加算器の出力、前記第１計算値、及び前記前回の制御信号のいずれか１つを前記第１遅延回路に出力する第１セレクタと、
前記第３加算器の出力と、第２計算値または前記前回の制御信号とが入力され、前記第３加算器の出力、前記第２計算値、及び前記前回の制御信号の何れか１つを前記第２遅延回路に出力する第２セレクタとをさらに有し、
前記制御部は、前記ループ帯域幅を制御する期間、及び前記チャープ動作期間の開始直後の予め定められた期間において、前記第１セレクタに前記前回の制御信号を出力させ、かつ前記第２セレクタに前記前回の制御信号を出力させ、前記チャープ動作期間の終了直前及び終了直後の予め定められた期間において、前記第１セレクタに前記第１計算値を出力させ、かつ前記第２セレクタに前記第２計算値を出力させ、前記チャープ動作期間の前記開始直後並びに前記終了直前及び前記終了直後の前記予め定められた期間以外の期間において、前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器の出力を出力させる、請求項１４に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＰＬＬ回路に関する。
【背景技術】
【0002】
特許文献１には、「電圧制御発振器の出力信号の出力周波数誤差を低減できるようにした周波数シンセサイザ」が開示されている。
［先行技術文献］
［特許文献］
［特許文献１］ 特許第６３９２５９２号公報
［先行技術文献］
［特許文献］
［特許文献１］ 特許第６３９２５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0003】
より高速なＦＭＣＷ（Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｅｄ Ｃｏｎｔｉｎｕｏｕｓ Ｗａｖｅ；周波数連続変調）方式の変調を行うためのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ；位相同期ループ）回路を提供する。
【課題を解決するための手段】
【0004】
本発明の第１の態様においては、制御信号に応じて変調された周波数の信号を出力信号として出力するデジタル制御発振器と、前記デジタル制御発振器の出力信号と、基準信号との周波数の比率及び位相の少なくとも一方の差を検出する検出部と、前記検出部から出力される前記差を示す出力を平滑化して前記制御信号として前記デジタル制御発振器に出力するデジタルループフィルタと、チャープ動作期間の終了直前の予め定められた期間における前記デジタルループフィルタから出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部と、前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記前回の制御信号となるように、前記デジタルループフィルタを制御する制御部と、を備えるＰＬＬ回路を提供する。
【0005】
前記ＰＬＬ回路において、前記制御部は、前記チャープ動作期間の開始直後までに前記制御信号記憶部から前記前回の制御信号を前記デジタルループフィルタに入力することで前記デジタルループフィルタから出力される制御信号が前記前回の制御信号となるように、前記デジタルループフィルタを制御してよい。
【0006】
本発明の第３の態様においては、制御信号に応じて変調された周波数の信号を出力信号として出力するデジタル制御発振器と、前記デジタル制御発振器の出力信号と、基準信号との周波数の比率及び位相の少なくとも一方の差を検出する検出部と、前記検出部から出力される前記差を示す出力を平滑化して前記制御信号として前記デジタル制御発振器に出力するデジタルループフィルタと、チャープ動作を行わない非チャープ動作期間における前記デジタルループフィルタのループ帯域幅を第１帯域幅となるように前記デジタルループフィルタを制御し、チャープ動作を行うチャープ動作期間における前記デジタルループフィルタのループ帯域幅を前記第１帯域幅より狭い第２帯域幅になるように前記デジタルループフィルタを制御し、さらに、前記ループ帯域幅を制御する期間、及び前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が予め定められたデジタル値となるように、前記デジタルループフィルタを制御する制御部と、を備えるＰＬＬ回路を提供する。
【0007】
何れかの前記ＰＬＬ回路は、前記チャープ動作期間の終了直前の予め定められた期間における前記デジタルループフィルタから出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部をさらに備えてよい。前記制御部は、前記ループ帯域幅を制御する期間、及び前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記前回の制御信号となるように、前記デジタルループフィルタを制御してよい。
【0008】
何れかの前記ＰＬＬ回路において、前記デジタル制御発振器は、前記デジタルループフィルタからの出力に基づくデジタル信号をアナログ信号に変換するＤＡコンバータと、前記ＤＡコンバータから出力されるアナログ信号に応じた周波数のクロック信号を前記出力信号として生成する電圧制御発振器と、を有してよい。
【0009】
何れかの前記ＰＬＬ回路において、前記デジタル制御発振器は、前記デジタルループフィルタからの出力に基づくデジタル信号をアナログ信号に変換するＤＡコンバータと、前記ＤＡコンバータから出力されるアナログ信号に応じた周波数のクロック信号を前記出力信号として生成する電圧制御発振器と、を有してよい。
【0010】
何れかの前記ＰＬＬ回路において、前記検出部は、前記出力信号を分周する分周器と、基準信号と前記分周器の出力信号との周波数の比率及び位相の少なくとも一方の差を示す信号を出力する比較器と、を有してよい。
【0011】
何れかの前記ＰＬＬ回路において、前記比較器は、基準信号と前記分周器の出力信号との位相差に応じたパルス信号を出力するＰＦＤ回路と、前記パルス信号のパルス幅に応じた信号を出力する時間デジタル変換回路と、を有してよい。
【0012】
何れかの前記ＰＬＬ回路において、前記制御部は、前記デジタル制御発振器からチャープ動作中に出力させるべき周波数連続波に関する周波数情報を示す周波数情報信号と、チャープ動作のタイミングを示すタイミング情報信号とを出力する周波数変調連続波発生回路と、前記デジタル制御発振器に入力される制御信号と前記デジタル制御発振器に出力させる出力信号の周波数との関係を示す関係情報を記憶する関係情報記憶部と、前記周波数情報を前記関係情報に基づいてプリディストーションするプリディストーション回路と、を有してよい。前記ＰＬＬ回路は、前記デジタルループフィルタからの出力と前記プリディストーション回路からの出力とを加算して、前記制御信号として前記デジタル制御発振器に出力する第４加算器をさらに備えてよい。
【0013】
何れかの前記ＰＬＬ回路において、前記制御部は、前記周波数変調連続波発生回路からの前記周波数情報信号をデルタシグマ変調することで得られる周波数設定信号を前記分周器に出力するフラクショナル変調回路をさらに有してよい。
【0014】
何れかの前記ＰＬＬ回路において、前記比較器は、前記出力信号であるＰＬＬクロックの数を累積してカウントする第１カウンタと、前記基準信号である基準クロックが入力されるごとに前記周波数設定信号に応じた値を累積してカウントする第２カウンタと、前記基準クロックと前記ＰＬＬクロックとの位相差を検出する時間デジタル変換回路と、前記第２カウンタの出力を加算し、前記第１カウンタの出力及び前記時間デジタル変換回路の出力を減算した信号を前記検出部の出力として出力する加減算回路と、を有してよい。
【0015】
何れかの前記ＰＬＬ回路において、前記デジタルループフィルタは、前記検出部から出力される信号を第１増幅率で増幅する第１アンプと、前記検出部から出力される信号を第２増幅率で増幅する第２アンプと、前記第２アンプの出力が入力される第１加算器と、前記第１加算器の出力を１クロック分だけ遅延させて前記第１加算器に入力する第１遅延回路と、前記第１加算器の出力と前記第１アンプの出力とが入力される第２加算器と、前記第２加算器の出力を第３増幅率で増幅する第３アンプと、前記第３アンプの出力が入力される第３加算器と、前記第３加算器の出力を１クロック分だけ遅延させる第２遅延回路と、前記第２遅延回路の出力を第４増幅率で増幅して前記第３加算器に入力する第４アンプと、前記第１加算器の出力及び前記前回の制御信号が入力され、前記第１加算器の出力及び前記前回の制御信号の一方を前記第１遅延回路に出力する第１セレクタと、前記第３加算器の出力及び前記前回の制御信号が入力され、前記第３加算器の出力及び前記前回の制御信号の一方を前記第２遅延回路に出力する第２セレクタと、をさらに有してよい。前記制御部は、前記チャープ動作期間の開始直後だけ前記第１セレクタ及び前記第２セレクタに前記前回のデジタル値を出力させ、前記チャープ動作期間の開始直後以外の期間において前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器を出力させてよい。
【0016】
何れかの前記ＰＬＬ回路において、前記制御部は、前記周波数変調連続波発生回路からの前記タイミング情報信号に基づいて、前記チャープ動作期間の開始時点を特定してよい。
【0017】
何れかの前記ＰＬＬ回路において、前記デジタルループフィルタは、前記検出部から出力される信号を第１増幅率で増幅する第１アンプと、前記検出部から出力される信号を第２増幅率で増幅する第２アンプと、前記第２アンプの出力が入力される第１加算器と、前記第１加算器の出力を１クロック分だけ遅延させて前記第１加算器に入力する第１遅延回路と、前記第１加算器の出力と前記第１アンプの出力とが入力される第２加算器と、前記第２加算器の出力を第３増幅率で増幅する第３アンプと、前記第３アンプの出力が入力される第３加算器と、前記第３加算器の出力を１クロック分だけ遅延させる第２遅延回路と、前記第２遅延回路の出力を第４増幅率で増幅して前記第３加算器に入力する第４アンプと、を有してよい。前記制御部は、前記第１増幅率、前記第２増幅率、前記第３増幅率、及び前記第４増幅率を切り替えることで、前記デジタルループフィルタのループ帯域を前記第１帯域幅及び前記第２帯域幅の一方に切り替えてよい。
【0018】
何れかの前記ＰＬＬ回路において、前記デジタルループフィルタは、前記第１加算器の出力及び第１計算値が入力され、前記第１加算器の出力及び前記第１計算値の一方を前記第１遅延回路に出力する第１セレクタと、前記第３加算器の出力及び第２計算値が入力され、前記第３加算器の出力及び前記第２計算値の一方を前記第２遅延回路に出力する第２セレクタと、をさらに有してよい。前記制御部は、前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記予め定められたデジタル値となるように、前記第１セレクタに前記第１計算値を出力させ、かつ前記第２セレクタに前記第２計算値を出力させ、前記チャープ動作期間の開始直後以外の期間において、前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器を出力させてよい。
【0019】
何れかの前記ＰＬＬ回路において、前記第１計算値及び前記第２計算値は、切り替え前の前記第３増幅率及び前記第４増幅率、並びに切り替え後の前記第３増幅率及び前記第４増幅率に基づいて定められてよい。
【0020】
何れかの前記ＰＬＬ回路は、チャープ動作期間の終了直前の前記予め定められた期間における前記デジタルループフィルタから出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部をさらに備えてよい。前記デジタルループフィルタは、前記第１加算器の出力及び前記前回の制御信号が入力され、前記第１加算器の出力及び前記前回の制御信号の一方を前記第１遅延回路に出力する第１セレクタと、前記第３加算器の出力及び前記前回の制御信号が入力され、前記第３加算器の出力及び前記前回の制御信号の一方を前記第２遅延回路に出力する第２セレクタと、をさらに有してよい。前記制御部は、前記チャープ動作期間の開始直後に前記デジタルループフィルタから出力される制御信号が前記予め定められたデジタル値となるように、前記第１セレクタに前記前回の制御信号を出力させ、かつ前記第２セレクタに前記前回の制御信号を出力させ、前記チャープ動作期間の開始直後以外の期間において、前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器を出力させてよい。
【0021】
何れかの前記ＰＬＬ回路は、チャープ動作期間の終了直前の前記予め定められた期間における前記デジタルループフィルタから出力される制御信号に基づくデジタル値を前回の制御信号として記憶する制御信号記憶部をさらに備えてよい。また、何れかの前記ＰＬＬ回路において、前記デジタルループフィルタは、前記第１加算器の出力と、第１計算値または前記前回の制御信号とが入力され、前記第１加算器の出力、前記第１計算値、及び前記前回の制御信号のいずれか１つを前記第１遅延回路に出力する第１セレクタと、前記第３加算器の出力と、第２計算値または前記前回の制御信号とが入力され、前記第３加算器の出力、前記第２計算値、及び前記前回の制御信号の何れか１つを前記第２遅延回路に出力する第２セレクタとをさらに有してよい。前記制御部は、前記ループ帯域幅を制御する期間、及び前記チャープ動作期間の開始直後の予め定められた期間において、前記第１セレクタに前記前回の制御信号を出力させ、かつ前記第２セレクタに前記前回の制御信号を出力させ、前記チャープ動作期間の終了直前及び終了直後の予め定められた期間において、前記第１セレクタに前記第１計算値を出力させ、かつ前記第２セレクタに前記第２計算値を出力させ、前記チャープ動作期間の前記開始直後並びに前記終了直前及び終了直後の前記予め定められた期間以外の期間において、前記第１セレクタに前記第１加算器の出力を出力させ、かつ前記第２セレクタに前記第３加算器の出力を出力させてよい。
【0022】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0023】
【図1】レーダーにおける送信波及び反射波の時間及びＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）周波数の一例を示す図である。
【図2】一般的なＰＬＬ回路１０Ａの構成の一例を示す。
【図3】デジタルＰＬＬ回路１０Ｂの構成の一例を示す。
【図5】ＰＬＬ回路１０ＢまたはＰＬＬ回路１０ＣにＦＭＣＷ変調動作をさせた場合のＰＬＬ出力信号の周波数の時間変化を示す。
【図6】特許文献１における高速なＦＭＣＷ変調が可能なＰＬＬ回路１０Ｄの構成を示す。
【図7】特許文献１に記載された技術を適用した場合の、ＦＭＣＷ変調動作をさせた場合のＰＬＬ出力信号の周波数の時間変化を示す。
【図8A】ＰＬＬ回路１０Ｄの制御構成を示す。
【図9】点Ａ及び点Ｂ付近でのデジタルループフィルタ２００の出力、プレディストーション回路８００の出力、及びＤＡＣ４０２への入力の時間応答の模式図を示す。
【図10】第１の実施形態に係るＰＬＬ回路２０Ａを示す図である。
【図11】第１の実施形態の別例に係るＰＬＬ回路２０Ｂを示す図である。
【図12】ループ帯域の動的な切り替えを説明する模式図を示す。
【図13】デジタルループフィルタ２００Ａの構成の一例を示すブロック図である。
【図15】デジタルループフィルタ２００Ｂの構成の一例を示すブロック図である。
【図16】デジタルループフィルタ２００Ｂの動作のタイミング関係を示した図である。
【図17】デジタルループフィルタ２００Ａ及びデジタルループフィルタ２００Ｂの動作を適用させた場合のシミュレーション結果を示す。
【図19】キャリブレーション動作中に動作しているブロックの一例を示す。
【図21】第２の実施形態に係るＰＬＬ回路３０Ａを示す図である。
【図22】第２の実施形態の別例に係るＰＬＬ回路３０Ｂを示す図である。
【図23】ＦＭＣＷ動作における、チャープ動作開始時の周波数応答と、デジタルループフィルタ２００の出力値と、の模式図を示す。
【図24A】第１の実施形態で述べたループ帯域の切り替え動作を適用させ、さらにＦＭＣＷ動作を極めて高速にした場合におけるＰＬＬ回路２０ＡまたはＰＬＬ回路２０Ｂのチャープ動作のシミュレーション結果を示す。
【図25】キャリブレーション動作中に動作しているブロックを示す。
【図26】変調動作時のデジタルループフィルタ２００のより詳細な動作を説明するための図である。
【図27】第２の実施形態におけるデジタルループフィルタ２００Ｃの例を示す。
【図28】第３の実施形態における変調動作時の動作を説明するための図である。
【図29】第３の実施形態におけるデジタルループフィルタ２００Ｄの一例を示す。
【図30】チャープ動作期間の終了タイミングである時刻Ｔ２より前から、チャープ動作期間の開始タイミングである時刻Ｔ３より後までの期間についてのデジタルループフィルタ２００Ｄの動作を説明するためのタイミング図の一例を示す。
【発明を実施するための形態】
【0024】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0025】
レーダーは、古くから航空、天文学、海洋観測、気象観測、高度測定等の広い分野で用いられ、近年では、自動運転等の様々な分野で広く用いられてきた。特に、近年では、７９ＧＨｚ帯の周波数を用いたレーダーが自動車分野で活用されている。さらに、レーダーは、物体の微小な変化を捉えられる特性から生物の呼吸等を非接触で測定する生体センサー用途、または薄い物体を透過する特性を活用した透過イメージングセンサー用途等の様々なアプリケーションに利用されてきている。
【0026】
図１はレーダーにおける送信波及び反射波の時間及びＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）周波数の一例を示す図である。レーダーは基本的に対象物との距離を測定するシステムであり、その測定方式は様々であるが、最近のアプリケーションではＦＭＣＷ（Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｅｄ Ｃｏｎｔｉｎｕｏｕｓ Ｗａｖｅ；周波数連続変調）方式が広く用いられている。
【0027】
図中、ＦＭＣＷ方式の周波数の時間変化が表される。この方式では、電磁波の発信源は、ある周波数の連続波（ＣＷ：Ｃｏｎｔｉｎｕｏｕｓ Ｗａｖｅ）を一定期間にわたって周波数変調（ＦＭ：Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）しながら送信する。レーダーは、送信した電磁波が測定対象物にあたって跳ね返ってきた反射波を受信して測距を行う。
【0028】
ＦＭＣＷ方式の変調において、電磁波の発信源は、時刻ｔｓｔａｒｔから徐々に一定の割合で送信波の周波数を変化させていき、時刻ｔｓｔｏｐまで変化させた後、周波数を時刻ｔｓｔａｒｔの状態に戻す。以下、一定の割合で周波数を変化させていく変調動作をチャープ動作と称する。レーダーは、チャープ動作と周波数を時刻ｔｓｔａｒｔの周波数に戻す動作とを何度も繰り返す。
【0029】
なお、周波数を時刻ｔｓｔａｒｔの周波数に戻す動作においても、最初のチャープ動作のように一定の割合で最初のチャープ動作と逆方向に変化させる変調方法も存在する。この変調方法では、時刻ｔｓｔａｒｔの周波数と時刻ｔｓｔｏｐの周波数との間の一度の周波数の往復で２回のチャープ動作が実行される。
【0030】
ＦＭＣＷ方式の変調において、レーダーの送信波は、レーダー装置によって測定対象物にむかって照射される。レーダーの送信波が測定対象物に照射されると、測定対象物は、照射された送信波に応じた反射波を発し、反射波は、レーダーへと戻ってくる。その際、レーダー装置と測定対象物との距離に応じた電波の伝搬時間ｔｔｏｆの分だけ遅れて反射波はレーダー装置に戻ってくることになる。ここで、伝搬時間ｔｔｏｆにおけるｔｏｆは、Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔの頭文字ＴＯＦに基づく。
【0031】
したがって、時刻ｔｓｔａｒｔから時刻ｔｓｔｏｐの間に送信波の周波数の変化の割合、すなわちチャープ動作におけるチャープの傾きが一定であれば、時刻ｔｓｔａｒｔから時刻ｔｓｔｏｐの間のある時刻ｔにおける送信波と反射波の周波数の差ΔｆはそのままＴＯＦに比例することとなる。よって、ＦＭＣＷ方式の変調におけるレーダーにおいては、周波数の差Δｆに応じて、電磁波の発信源及び対象物の間の距離が算出可能である。
【0032】
実際のレーダーシステムでは、送信波及び反射波をミキサでダウンコンバートして得られた周波数Δｆの成分で構成されるベースバンド信号を一定期間サンプリングし、そのサンプリングデータを高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）処理して周波数を割り出す。測定する対象物が複数ある場合には、ダウンコンバート後の信号にも対象物の距離に応じた複数の周波数が存在するので、ＦＦＴ処理後には複数の周波数成分が抽出されることになる。その際、例えば２つの対象物からの反射によって得られるＦＦＴ結果から２つの物体を分離識別するためには、少なくとも２つの対象物によって得られる２つの周波数とがＦＦＴ処理後に別々の周波数ｂｉｎに分かれていればよい。
【0033】
ＦＦＴ処理後の周波数ｂｉｎの分解能ｆｂｉｎは信号の計測時間Ｔｃで式（１）により決まる。
また、ＦＦＴ ｂｉｎが分かれるような最小の伝搬時間差をｔＴＯＦ＿ｍｉｎ［ｓ］、チャープの傾きをＳ［Ｈｚ／ｓ］とすると、式（２）が成立する。
ここで電波の伝搬速度ｃ［ｍ／ｓ］（速度ｃは真空中の光速。ｃ＝３．００×１０８［ｍ／ｓ］である。）を用いて、ＦＦＴ ｂｉｎが分かれるような最小の距離差Ｒｍｉｎは、次式（３）を満たす。
したがって、式（２）及び式（３）により、式（４）が成立する。
さらに、信号の計測時間の間に変化した周波数をＢＷ［Ｈｚ］とすると、式（５）が成立する。
式（１）、式（４）、及び式（５）から、次式（６）が成立する。
ＦＦＴ ｂｉｎが分かれるような最小の距離差Ｒｍｉｎは、分離可能な距離、すなわちレーダーにおける距離分解能に対応する。したがって、距離分解能は、測定中に変化した周波数幅が広いほど向上する。なお、現実的にはＦＦＴ処理において適用する窓関数の影響で、実際に分離可能な距離分解能は式（６）で得られる値よりも大きくなるが、周波数幅が広いほど良い距離分解能が得られることに変わりはない。
【数1】
【数2】
【数3】
【数4】
【数5】
【数6】
【0034】
以上、述べたように、ＦＭＣＷレーダーの分解能は測定時間によらず、チャープ信号のうちの測定に用いられた周波数幅で決まる。一方で、チャープ動作のスピード自体も高速化が求められている。チャープ動作の繰り返し間隔が短い方が測定可能な相対速度の限界が向上するので、例えば、自動車用のレーダーとしては想定する最大相対速度を捉えられる程度にチャープの繰り返し時間を短くすることが有用である。あるいは、透過イメージング等の用途では、得られる画像の解像度を向上させるために数多くの測定点で測定する必要があるので、１回の測定、すなわち１回のチャープの時間を可能な限り短くする必要がある。
【0035】
しかし、チャープ動作の時間を短くするためにチャープの傾きを急峻にすると、理想の線形応答からの周波数ズレが大きくなっていく。一般的な傾向として、チャープの傾きを２倍にすると、周波数のズレは２倍になっていく。つまり、チャープを高速に行うことと、線形性誤差を小さくすることとはトレードオフの関係になっている。この周波数ズレ、換言すれば、周波数変調の線形性誤差は、誤差が大きい場合には受信された際にノイズに変換される。線形性誤差は、受信信号のノイズを増大させ、精度の高い測定を阻害する場合がある。
【0036】
したがって、チャープ時間は短く、チャープの線形性誤差は小さく、かつ、測定に使う周波数幅は広くすることにより、高速かつ高精度なレーダーを実現することへの需要がある。ＦＭＣＷレーダーにおいて周波数が変調された送信波を生成するために、周波数シンセサイザは、重要な役割を有する。ここで、ＦＭＣＷレーダーにおいて、周波数シンセサイザは、一般的に位相同期ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いて実現されることがほとんどであり、ＰＬＬシンセサイザとも称される。
【0037】
図２に一般的なＰＬＬ回路１０Ａの構成の一例を示す。ＰＬＬ回路１０Ａは、ＰＦＤ回路５２（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ Ｃｉｒｃｕｉｔ；位相／周波数検出回路）と、チャージポンプ５４と、ループフィルタ５６と、ＶＣＯ５８（電圧制御発振器；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）と、分周器５００と、を備え、これらの構成要素により閉ループ回路を構成する。さらに、ＰＬＬ回路１０Ａは、変調器６０を備える。
【0038】
ＰＦＤ回路５２は、分周器５００が分周した信号と、基準となる基準クロックとの位相差を比較する。ＰＦＤ回路５２は、比較結果に基づいて、位相の情報を持った信号を出力する。例えば、ＰＦＤ回路５２の出力する信号は、パルス幅に位相差情報が与えられたパルス信号である。
【0039】
チャージポンプ５４は、ＰＦＤ回路５２の出力した信号を電流に変換する。ループフィルタ５６は、チャージポンプ５４からの電流出力を積分及びフィルタリングする。
【0040】
ＶＣＯ５８は、ループフィルタ５６から出力された信号に基づいて、発信周波数信号を生成する。ＶＣＯ５８は、生成した発信周波数信号をＰＬＬ回路１０Ａの外部と、分周器５００とに出力する。
【0041】
分周器５００は、ＶＣＯ５８の出力した発信周波数信号に基づいて、発信周波数信号の周波数を分周した信号を出力する。変調器６０は、分周器５００の分周比を制御する。分周器５００が出力する信号は、ＰＬＬ回路１０Ａにおいて、ＰＦＤ回路５２へとフィードバックされて、基準信号と比較されるので、変調器６０による分周比の制御によって、ＰＬＬ回路１０Ａ全体として出力する発信周波数信号が制御される。
【0042】
多くのＰＬＬ回路において、チャージポンプ５４及びループフィルタ５６は、アナログ回路設計技術で実現される。チャージポンプ５４及びループフィルタ５６をアナログ回路素子として実現した場合、アナログ素子は、特性ばらつき及びリーク電流等の影響を大きく受け、かつ、微細化による回路実装面積の低減効果が薄い。したがって、近年では、回路微細化技術の恩恵を受けやすいデジタル回路技術を用いて、ＰＬＬ回路の一部または全部をデジタル回路に置き換えたデジタルＰＬＬ回路が盛んに用いられてきている。
【0043】
図３は、デジタルＰＬＬ回路１０Ｂの構成の一例を示す。デジタルＰＬＬ回路１０Ｂは、ＴＤＣ１００（時間デジタル変換回路；Ｔｉｍｅ ｔｏ Ｄｉｇｉｎａｌ Ｃｏｎｖｅｒｔｅｒ）と、デジタルチャージポンプ回路１０２と、変調補償回路６２と、デジタルループフィルタ２００と、ＤＣＯ４００（デジタル制御発振器；Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）と、分周器５００と、を備え、これらの構成要素により閉ループ回路を構成する。さらにデジタルＰＬＬ回路１０Ｂは、変調器６０を備える。したがって、図３のデジタルＰＬＬ回路１０Ｂは、図２のＰＬＬ回路１０Ａに対し、ＰＦＤ回路５２に変えてＴＤＣ１００と、変調補償回路６２とを備え、各素子がデジタル回路である点において相違する。
【0044】
ＴＤＣ１００は、分周器５００により発信周波数信号を分周した信号と、基準クロックの時間差をデジタル値に変換する。ＴＤＣ１００は、時間差に基づくデジタル信号を出力する。ＴＤＣ１００により出力されるデジタル信号は、デジタル値に変換された時間差情報を有する。
【0045】
デジタルチャージポンプ回路１０２は、ＴＤＣ１００の出力するデジタル信号を電流に変換する。デジタルループフィルタ２００は、デジタルチャージポンプ回路１０２からの電流出力を積分及びフィルタリングする。したがって、ＴＤＣ１００によりデジタル値に変換された時間差情報は、デジタルチャージポンプ回路１０２及びデジタルループフィルタ２００の積分及びフィルタリングを介して、ＤＣＯ４００に入力される。この時間差情報により、ＤＣＯ４００の発振周波数が調整される。
【0046】
ＤＣＯ４００は、デジタル値であるＴＤＣ１００の出力するデジタル信号によって制御された発信信号を出力する。ＤＣＯ４００は、生成した発信周波数信号をＰＬＬ回路１０Ｂの外部と、分周器５００とに出力する。例えば、ＤＣＯ４００は、デジタル値を使って直接発振周波数を切り替えるものであってよい。
【0047】
なお、以下で、ＤＣＯ（デジタル制御発振器）について言及される場合、デジタル制御発振器は、デジタル信号をアナログ信号に変換するＤＡコンバータ（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；デジタル－アナログ変換器）と、ＤＡＣから出力されるアナログ信号の電圧に応じた周波数のクロック信号を出力信号として生成するアナログ回路のＶＣＯを有する構成であってもよい。
【0048】
本実施形態のデジタルＰＬＬ回路１０Ｂは、デジタルチャージポンプ回路１０２及びデジタルループフィルタ２００の間に挿入される、変調補償回路６２を備える。ＰＬＬ回路においては、小数点以下の分周数を実現するために分周数にデルタシグマ変調を行い、デルタシグマ変調により高周波数領域へとノイズシェープされた量子化ノイズが位相ノイズとしてＰＬＬ回路の出力信号に付加されることがある。変調補償回路６２はそのデルタシグマ変調された量子化誤差を相殺し、位相ノイズにデルタシグマ変調によりノイズシェープされた量子化ノイズが現れないようにするための回路である。
【0049】
図４は、図３に示した例とは異なる、デジタルＰＬＬ回路１０Ｃの構成の一例を示す。デジタルＰＬＬ回路１０Ｃは、ＴＤＣ１００と、乗算器６４と、加算器１２００と、デジタルループフィルタ２００と、ゲイン規格化回路６８と、ＤＣＯ４００とを備え、これらの構成によって閉ループ回路が構成される。デジタルＰＬＬ回路１０Ｃは、さらに周波数コントローラ６６を備える。
【0050】
また、このデジタルＰＬＬ回路１０Ｃにおいては、フリップフロップ１１００，１１０１とカウンタ５０２，５０４とを備える。したがって、このデジタルＰＬＬ回路１０Ｃにおいて、フリップフロップ１１００及びカウンタ５０４、またはカウンタ５０２及びフリップフロップ１１０１と、加算器１２００と、ゲイン規格化回路６８と、ＤＣＯ４００とによっても閉ループ回路が構成される。カウンタ５０４には、デジタルＰＬＬ回路１０Ｃ全体の周波数をコントロールするための信号が周波数コントローラ６６から入力される。
【0051】
デジタルＰＬＬ回路１０Ｃの構成は、ＤＣＯ４００の出力をカウンタ５０２でカウントする部分と、ＴＤＣ１００で位相差を測定する部分とを有する。これにより、デジタルＰＬＬ回路１０Ｃは、ＤＣＯ４００の出力及び基準クロックの周波数の比率を整数部分及び小数部分に分けて測定する。これにより、このデジタルＰＬＬ回路１０Ｃでは、測定した周波数比率と、設定したい周波数の比率との差が取られる。この出力が、デジタルループフィルタ２００と、ゲインを規格化するゲイン規格化回路６８と、再びＤＣＯ４００とを介した閉ループ構成を通過し、デジタルＰＬＬ回路１０Ｃの周波数は、設定したい周波数に収束していく。
【0052】
デジタルＰＬＬ回路１０Ｃは、図４に示される構成を取ることができる。ただし、ＤＣＯ４００の出力信号と、基準クロックとの周波数の比率若しくは位相差、またはその両方を用いることにより、周波数のズレを検知し、その結果をデジタルループフィルタでフィルタリングしＤＣＯ４００にフィードバックして周波数を収束させていく仕組みを有する他のデジタルＰＬＬ回路も構成可能である。
【0053】
ＰＬＬ回路に周波数変調を行った際の周波数追従性またはセトリング（ｓｅｔｔｌｉｎｇ）時間等の時間的な応答性は、ＰＬＬ回路のループの帯域設計に依存する。なお、ＰＬＬ回路における「セトリング時間」とは、ＰＬＬ回路が所定の周波数（及び位相）となるまでの時間を指す。
【0054】
ループ内のゲインが高い場合、すなわちループ帯域が広い場合、周波数変調により周波数を変更した際の追従性、すなわち応答速度は速くなる一方で、ＶＣＯ５８等の有する位相ノイズに対する抑制効果は下がり、ＰＬＬ出力信号がもつ位相ノイズは増大する。逆に、ループ内のゲインが低い場合、すなわちループ帯域が狭い場合、周波数変調に対する応答速度が遅くなる一方で位相ノイズは相対的に減少する。したがって、応答速度と位相ノイズの大きさとの関係はループ帯域設計においてトレードオフの関係となっている。
【0055】
図５は、ＰＬＬ回路１０ＢまたはＰＬＬ回路１０ＣにＦＭＣＷ変調動作をさせた場合のＰＬＬ出力信号の周波数の時間変化を示す。破線８２で示すグラフが理想的なＦＭＣＷ変調における周波数応答であるのに対し、実線８４で示すグラフがループ帯域が広い場合の応答であり、一点鎖線８６で示すグラフがループ帯域が狭い場合の応答である。
【0056】
一点鎖線８６のようにループ帯域が狭い場合には、ＦＭＣＷ変調にループの応答が間に合わず、理想的な応答からかけ離れたものになっている。また、実線８４のように帯域が広い場合においても依然として理想の応答からはずれたものになっている。これは、ループの帯域設計が広いほど応答性が良くなる一方で、現実的な設計においてはループの安定性等の観点からループ帯域を広げるにも限界があることによる。極めて高速なＦＭＣＷ変調においては、位相ノイズを犠牲にしてループ帯域を広げたとしても、変調動作中の周波数誤差を十分に小さく抑えることができない。
【0057】
特許文献１（特許第６３９２５９２号）では、周波数の変調における動作高速化及び周波数誤差の低減を目的として、デジタルＰＬＬ回路における閉ループパスにプレディストーションされた信号を加える構成を提案し高速化を実現している。図６は、特許文献１における高速なＦＭＣＷ変調が可能なＰＬＬ回路１０Ｄの構成を示す。ＰＬＬ回路１０Ｄは、ＰＦＤ回路５２と、ＴＤＣ１００、デジタルチャージポンプ回路１０２と、デジタルループフィルタ２００と、加算器７０と、ＤＣＯ４００と、分周器５００とを備え、これらの構成により閉ループ回路を構成する。さらに、ＰＬＬ回路１０Ｄは、ＰＬＬ回路１０Ｄを制御する構成として、メモリ７２と、フラクショナル変調回路６００と、周波数変調連続波発生回路７００と、プレディストーション回路８００とを備える。
【0058】
ＦＭＣＷ変調の制御を行う周波数変調連続波発生回路７００から得た周波数情報と、メモリ７２に格納された各周波数に対するデジタルループフィルタ２００の測定データとを用いてプレディストーション回路８００で補間処理してデジタルループフィルタ２００の出力に加算している。これにより、周波数設定を変更した際に、閉ループの応答よりも先にＤＡＣ４０２の入力値を設定した周波数に極めて近くなるように設定することができ、極めて高速な周波数変調応答を実現できる。
【0059】
ＤＣＯ４００は、ＤＡＣ４０２と、アナログＬＰＦ４０４（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）と、ＶＣＯ５８とを含む。以下、特許文献１の技術を用いた動作についてより詳細に説明する。実際にＦＭＣＷ変調動作を行う前段階としてキャリブレーションが行われる。ＤＡＣ４０２に入力されるデジタル値と、ＶＣＯ５８が発振する周波数の関係とをメモリ７２に記憶させるために、プレディストーション回路８００の動作を止めた状態（すなわち加算器で足される値が０の状態）で、各周波数におけるデジタルループフィルタ２００の値を読み取り、メモリ７２に格納していく。実際の運用においては、メモリ７２は、使う周波数範囲でいくつかピックアップした周波数点に対するデジタルループフィルタ２００の値を記憶する。
【0060】
キャリブレーションの完了後は、周波数設定が与えられた際に、メモリ７２に格納された周波数とデジタルループフィルタ値との対応表から、その間の周波数におけるデジタルループフィルタ２００の値をプレディストーション回路８００において、内挿補間または外挿補間することで予測し、その予測値を加算器７０へ入力させる。これにより、その周波数を実現する上でＤＣＯ４００に与えられる値の大部分がプレディストーション回路８００からの入力値になる。プレディストーション回路８００が誤差の無い理想的な予測値を出力できる場合、閉ループによる負のフィードバックを伴わなくても設定した周波数に制御することができる。つまり、そのような理想状態においてはデジタルループフィルタ２００の出力は０になる。
【0061】
しかし、実際にはキャリブレーション動作において測定したポイント数は有限であり、プレディストーション回路８００における補間処理による予測は完璧ではないので、予測値は理想値と若干の誤差を有する。その残留した誤差を補正するために、ＰＬＬ回路１０Ｄの閉ループは、負のフィードバックをかける。ＰＬＬ回路１０Ｄの出力信号は、設定した周波数に収束する。すなわちＰＬＬ回路１０Ｄの出力信号の周波数が収束している場合には、デジタルループフィルタ２００の出力は、プレディストーション回路８００で補正しきれなかった誤差分に相当する値を出力していることになる。
【0062】
図７は、特許文献１に記載された技術を適用した場合の、ＦＭＣＷ変調動作をさせた場合のＰＬＬ出力信号の周波数の時間変化を示す。実線８８はプレディストーション回路８００による補正を行わない場合で、破線９０は補正を行った場合の応答である。プレディストーション回路８００による補正を行った場合、さらに高速な応答性を実現できている。
【0063】
しかし、ＦＭＣＷ変調の動作速度をさらに高速にしていった場合、特許文献１の手法は、依然として課題を有することがある。図８Ｂは、図８Ａの制御構成を有する特許文献１の技術を適用した場合のＦＭＣＷ変調動作時の周波数の時間応答の模式図を示す。図中、上図の破線で囲った部分を、下図で拡大して表示している。下図において、破線が理想の応答であるのに対し、実線が実際の応答を模式的に示したものである。
【0064】
ＦＭＣＷ動作の周波数を急激に戻す動作において、周波数を戻した直後（図８Ｂ下の点Ａ）に、周波数のオーバーシュートまたはアンダーシュートが起きる場合がある。これは、メモリに各周波数におけるループフィルタ出力の値を記憶させるキャリブレーション動作において、記憶させた値が量子化誤差若しくは位相ノイズの影響等でわずかな誤差を持っている場合、またはプレディストーション回路８００によって補間された値が実際の値からズレを持ってしまっている場合等に生じる。他のオーバーシュートまたはアンダーシュートの原因として、アナログ回路の微小な遅延によって閉ループの応答が理想からずれ、不要な誤差を加算してしまう場合等がある。
【0065】
オーバーシュートまたはアンダーシュートの周波数誤差は、閉ループの応答によってセトリングすることにより対策される。しかし、セトリングの収束時間はループの帯域設計に依存したものとなる。レーダーシステムにおいてもＰＬＬ回路１０Ｄで生成した信号の位相ノイズは、レーダーの性能に大きな影響を与える。したがって、出来る限り位相ノイズを低減することが望まれるが、一方で位相ノイズを低減させるためにループの帯域を狭くすると、このオーバーシュートまたはアンダーシュートの誤差のセトリング時間が長くなる。その結果、チャープ間の待ち時間が伸びるので、レーダーの測定間隔が長くなる場合がある。
【0066】
以上、述べた周波数を戻した直後（図８Ｂの下図の点Ａ）に発生する周波数誤差に加えて、周波数が定常状態になった後にＦＭＣＷ変調動作における、チャープ動作を開始した際（図８Ｂの下図の点Ｂ）においても周波数誤差が生じる場合がある。これは、周波数が一定の定常状態から、周波数が常に一定の割合で変化する状態に移行する際に、ＰＬＬ回路１０Ｄのループ内の遅延により、ＰＬＬループが一次遅れ系で追従していくことが要因である。
【0067】
図９は、ＦＭＣＷ変調を行う際の、図８Ｂの下図の点Ａ及び点Ｂ付近でのデジタルループフィルタ２００の出力、プレディストーション回路８００の出力、及びＶＣＯ５８に接続されるＤＡＣ４０２への入力の時間応答の模式図を示す。
【0068】
プレディストーション回路８００によるフィードフォワード制御と、ＰＬＬ回路１０Ｄの閉ループの周波数制御とが同一のタイミングで動作している場合には一次遅れ系による閉ループの追従は発生しない。しかし、これらの制御のタイミングは、実際にはＰＬＬ回路１０Ｄ内の微小な遅延、例えばＶＣＯ５８の応答遅延等の影響によりわずかにタイミングがずれることがあり、一次遅れ系の追従動作が発生することがある。したがって、ＦＭＣＷ変調動作におけるチャープ動作を開始した際（図８Ｂの下図の点Ｂ、及び図９の点Ｂ）には、最終的にその状態におけるＰＬＬ回路１０Ｄの閉ループでデジタルループフィルタ２００の出力ノードが収束すべき値も変化するので、その値に収束するまでのセトリング時間が発生し、周波数誤差が生じることがある。
【0069】
セトリング時間は、ＰＬＬループの帯域設計に依存するので、やはり位相ノイズとのトレードオフが存在し、また高速化にも限界が存在する。セトリング時間が長いと、ＦＭＣＷのチャープ期間における、許容できる周波数誤差に収まっている時間が減ってしまうので、レーダーに使うことができる周波数幅が減ってしまう。結果としてレーダーの距離分解能が劣化していくこととなり、このチャープ開始直後のセトリング時間を極力小さくすることが望まれる。
【0070】
（第１の実施形態）
図１０は、第１の実施形態に係るＰＬＬ回路２０Ａを示す図である。ＰＬＬ回路２０Ａは、ＴＤＣ１００と、デジタルループフィルタ２００と、加算器３００と、ＤＣＯ４００と、分周器５００と、を備え、これらの構成要素により閉ループ回路を構成する。さらにＰＬＬ回路は、制御部１５０Ａを備える。
図１０は、第１の実施形態に係るＰＬＬ回路２０Ａを示す図である。ＰＬＬ回路２０Ａは、ＴＤＣ１００と、デジタルループフィルタ２００と、加算器３００と、ＤＣＯ４００と、分周器５００と、を備え、これらの構成要素により閉ループ回路を構成する。さらにＰＬＬ回路は、制御部１５０Ａを備える。
【0071】
制御部１５０Ａは、デジタルループフィルタ２００の出力に基づいて、加算器３００と、分周器５００とを制御する機能を有する。制御部１５０Ａは、フラクショナル変調回路６００と、周波数変調連続波発生回路７００と、プレディストーション回路８００と、第１のメモリ９００と、を備える。以下では、ＰＬＬ回路１０Ａの閉ループの動作を説明してから、制御部１５０Ａの制御を説明する。
【0072】
ＴＤＣ１００は、ＰＬＬ回路２０Ａの動作基準となる基準クロックと、分周器５００が分周した信号との周波数の比率及び位相を比較して、それらの差を検出する。ＴＤＣ１００は、比較結果に応じて、デジタル信号をデジタルループフィルタ２００に出力する。基準クロックは、「基準信号」の一例であり、ＴＤＣ１００は、「比較器」の一例である。
【0073】
デジタルループフィルタ２００は、ＴＤＣ１００の出力したデジタル信号に応じて、適切な伝達関数のフィルタリングを行う。すなわち、デジタルループフィルタ２００は、ＴＤＣ１００から出力される位相の差を示す出力を平滑化する。デジタルループフィルタ２００は、平滑化後の信号をＤＣＯ４００に出力する。デジタルループフィルタ２００によるフィルタリング後の出力が加算器３００に入力される。
【0074】
加算器３００は、デジタルループフィルタ２００の出力と、プレディストーション回路８００の出力とに基づいて、２つの入力を加算または減算した信号を出力する。加算器３００の出力は、ＤＣＯ４００に入力される。加算器３００は、デジタルループフィルタ２００の出力と、プレディストーション回路８００の出力とを加算して、ＤＣＯ４００に制御信号を出力する「第４加算器」の一例である。
【0075】
ＤＣＯ４００は、制御信号となるデジタル値の入力値に応じて、発振周波数を変化させる発振器である。ＤＣＯ４００は、発振周波数に応じて変調された周波数のクロック信号をＰＬＬ回路２０Ａの出力信号として出力し、一方で、この出力を分周器５００にも出力する。
【0076】
分周器５００は、フラクショナル変調回路６００の制御に基づいて、ＤＣＯ４００の出力するクロック信号である出力信号を分周する。このように、分周器５００と、ＴＤＣ１００とは、ＰＬＬ回路２０Ａの動作基準となる基準クロックと、分周器５００が分周した信号との周波数の比率及び位相のうち少なくとも一方を検出するための「検出部」をなす。以下、制御部が含む各回路の機能を説明する。
【0077】
フラクショナル変調回路６００は、分周器５００の分周数を制御する。フラクショナル変調回路６００は、後述の周波数変調連続波発生回路７００からの周波数情報信号をデルタシグマ変調することで得られる周波数設定信号を分周器５００に出力することにより、分周器５００の分周数を制御してよい。
【0078】
周波数変調連続波発生回路７００は、ＦＭＣＷ変調動作の制御を行う。周波数変調連続波発生回路７００は、ＰＬＬ回路２０Ａが動作する周波数の情報をフラクショナル変調回路６００、プレディストーション回路８００、及び第１のメモリ９００へと出力する。また、周波数変調連続波発生回路７００は、並行して、ＦＭＣＷ動作のタイミング及び状態に関する情報をデジタルループフィルタ２００へと出力する。
【0079】
すなわち、周波数変調連続波発生回路７００は、ＰＬＬ回路２０Ａの出力として、チャープ動作中にＤＣＯ４００から出力させる周波数連続波に関する周波数情報を示す周波数情報信号を出力する。また、周波数変調連続波発生回路７００は、チャープ動作のタイミングを示すタイミング情報信号を出力する。
【0080】
第１のメモリ９００は、デジタルループフィルタ２００の出力に基づいて、必要に応じて、デジタルループフィルタ２００の出力に基づく情報を記憶する。第１のメモリ９００の記憶した情報はプレディストーション回路８００へと出力される。本実施形態の第１のメモリ９００への入力はデジタルループフィルタ２００の出力であるが、第１のメモリ９００への入力は、加算器３００の出力であってもよい。
【0081】
この場合、第１のメモリ９００は、加算器３００がＤＣＯ４００へと出力する制御信号と、周波数変調連続波発生回路７００から入力される周波数情報信号に基づく、ＤＣＯ４００に出力させる出力信号との周波数との関係を示す関係情報を記憶する。したがって、第１のメモリは、このような関係情報を記憶する「関係情報記憶部」の一例である。
【0082】
プレディストーション回路８００は、周波数変調連続波発生回路７００から受信した周波数情報に基づいて、第１のメモリ９００から受信した関係情報を補間する。プレディストーション回路８００は、関係情報に基づいて、周波数情報をプレディストーションしたプレディストーションデータを加算器３００へと出力する。
【0083】
なお、図１０には示されていないが、ＴＤＣ１００及びデジタルループフィルタ２００の間に、フラクショナル変調動作でデルタシグマ変調された量子化誤差を相殺するための変調補償回路が挿入されてよい。
【0084】
ＰＬＬ回路２０Ａは、ＴＤＣ１００の前に周波数位相比較を行うＰＦＤ回路５２をさらに含んでもよい。したがって、ＰＬＬ回路２０Ａは、基準クロックと分周器５００の出力とをＰＦＤ回路５２に入力し、基準クロックと分周器５００の出力信号との位相差に応じたパルス信号をＰＦＤ回路５２にて生成し、パルス信号のパルス幅をＴＤＣ１００で検出するような構成であってもよい。したがって、この場合には、ＴＤＣ１００及びＰＦＤ回路５２が、ＤＣＯの出力信号と、基準クロック信号との周波数の比率及び位相の差を示す「比較器」の一例となる。
【0085】
ＰＬＬ回路２０Ａは、ＴＤＣ１００が出力する値の形式に応じて、ＴＤＣ１００及びデジタルループフィルタ２００の間にデジタルチャージポンプ回路１０２等の演算回路を追加で含んでもよい。
【0086】
図１０では分周器５００及びＴＤＣ１００を用いた構成で説明したが、図１１に示す、第１の実施形態の別例のＰＬＬ回路２０Ｂが用いられてもよい。図中、ＰＬＬ回路２０Ｂは、ＴＤＣ１００と、加算器１２００と、デジタルループフィルタ２００と、加算器３００と、ＤＣＯ４００と、を備え、これらの構成要素により閉ループ回路を構成する。さらにＰＬＬ回路２０Ｂは、フラクショナル変調回路６００と、周波数変調連続波発生回路７００と、プレディストーション回路８００と、第１のメモリ９００と、を含む制御部１５０Ａを備える。
【0087】
また、ＰＬＬ回路２０Ｂは、カウンタ５０２，５０４と、フリップフロップ１１００，１１０１と、を備える。この構成は、図４で説明した構成を本実施形態に適用した場合に相当する。
【0088】
カウンタ５０２は、ＤＣＯ４００の出力信号に基づいて、ＰＬＬ回路２０Ｂの出力であるＰＬＬクロックの数を累積してカウントする。カウンタ５０２は、「第１カウンタ」の一例である。
【0089】
本実施形態においては、ＴＤＣ１００は、基準クロックと、ＤＣＯ４００の出力信号とに基づいて、ＰＬＬ回路２０Ｂの出力であるＰＬＬクロックとの位相差を検出する。
【0090】
フリップフロップ１１００は、基準信号である基準クロックが入力されるごとに、フリップフロップ１１００は、その際のＰＬＬクロックの値に基づく出力値を出力する。したがって、カウンタ５０４は、フリップフロップ１１０１と、フラクショナル変調回路６００の出力である、周波数情報信号をデルタシグマ変調した周波数設定信号とに基づいて、位相差のカウントを行う。カウンタ５０４は、「第２カウンタ」の一例である。そして、カウンタ５０２と、フリップフロップ１１００の出力とに基づいて、フリップフロップ１１０１は、カウンタ５０２のカウント値を出力する。
【0091】
加算器１２００は、カウンタ５０４の出力を加算し、カウンタ５０２の出力及びＴＤＣ１００の出力を減算した信号を出力する。加算器１２００は、「加減算回路」の一例である。また、本実施形態において、カウンタ５０２，５０４、ＴＤＣ１００、及び加算器１２００は、「比較器」を構成してよい。
【0092】
これにより、デジタルＰＬＬ回路２０Ｂは、デジタルＰＬＬ回路１０Ｃと同様に、ＤＣＯ４００の出力及び基準クロックの周波数の比率を整数部分及び小数部分に分けて測定する。これにより、このデジタルＰＬＬ回路２０Ｂでは、測定した周波数比率と、設定したい周波数の比率との差が取られる閉ループ構成となっており、デジタルＰＬＬ回路２０Ｂの周波数は、設定したい周波数に収束していく。
【0093】
図８Ｂを参照してすでに説明したように、ＦＭＣＷ動作においては、周波数を戻した直後（図８Ｂの点Ａ）と、チャープ動作を開始した直後（図８Ｂの点Ｂ）とに周波数誤差を収束させるセトリング待ち時間が必要となる。このセトリング待ち時間を小さくすることが望まれる。セトリング時間を短くする手法として、ループ帯域を動的に切り替えることで高速化を図る。
【0094】
図１２は、ループ帯域の動的な切り替えを説明する模式図を示す。ＦＭＣＷ変調において、レーダーの測定として用いるチャープ動作期間でＰＬＬ回路の位相ノイズ特性を改善するために、ループの帯域を狭めたループ帯域設計値が用いられる。
【0095】
一方で、チャープ動作期間が終了後（チャープ動作を行わない期間に相当する）に周波数を戻して、セトリングを待ってチャープ動作を開始し、チャープ動作期間の開始直後に発生する予め定められたセトリング待ち時間が完了するまでの期間では、ループ帯域を広げたループ帯域設計値を用いる。これにより、チャープ動作期間以外の期間（非チャープ動作期間）では、位相ノイズ特性は劣るもののセトリング時間が高速になる。
【0096】
ここで、本明細書において、チャープ動作期間における「チャープ動作期間の開始直後」のタイミングは、ＰＬＬ回路のチャープ動作が始まる時点より後から、ＰＬＬ回路を有するレーダーが、レーダーの測定としてのデータ取得を開始する時点より前までの期間における何れかのタイミングに定められてよい。
【0097】
チャープ動作の開始直後に発生するセトリング待ち時間が完了するまでの期間における、ループ帯域を広げたループ帯域設計値に基づく帯域幅は、「第１帯域幅」の一例である。一方で、レーダーの測定として用いるチャープ動作期間におけるループの帯域を狭めたループ帯域設計値に基づく帯域幅は、「第２帯域幅」の一例である。
【0098】
なお、ループ帯域幅が第１帯域幅に設定される期間は、チャープ動作期間の終了直前から、予め定められたセトリング待ち時間が経過し、チャープ動作期間が終了後、次のチャープ動作が始まるまでの間の期間であってもよい。
【0099】
ここで、本明細書において、チャープ動作期間における「チャープ動作期間の終了直前」のタイミングは、ＰＬＬ回路を有するレーダーが、レーダーの測定としてのデータ取得を終了する時点より後のタイミングに定められる。さらに、「チャープ動作期間の終了直前」のタイミングは、ＰＬＬ回路のチャープ動作期間が終了し、チャープ動作の終了後に、ＰＬＬ回路が周波数をチャープ動作開始時点の周波数に戻し始める時点より前のタイミングに定められる。したがって、「チャープ動作期間の終了直前」のタイミングは、レーダーの測定としてのデータ取得を終了する時点より後から、ＰＬＬ回路が周波数を戻し始める時点より前までの期間における、何れかのタイミングに定められてよい。
【0100】
このようにループの帯域を設計すると、実際のレーダーの測定時には低い位相ノイズとなり、レーダーの測定に用いない区間に発生するセトリングの待ち時間は短くすることも両立できる。以下では、このような技術を用いた具体的な手法について説明する。
【0101】
図１３は、デジタルループフィルタ２００Ａの構成の一例を示すブロック図である。デジタルループフィルタ２００Ａは、アンプ２０１，２０２，２０３，２０４と、加算器２１１，２１２，２１３とを含む。
【0102】
デジタルループフィルタ２００Ａに入力された信号は、増幅率ａのアンプ２０１と増幅率ｂのアンプ２０２とにより増幅される。アンプ２０２の出力は、加算器２１１に入力され、加算器２１１の出力がフリップフロップ等の第１遅延回路２１６で保存され、動作クロックの１クロック分だけ遅れて加算器２１１に入力される。
【0103】
また、加算器２１２は、加算器２１１の出力及びアンプ２０１の出力を加算する。デジタルループフィルタ２００Ａの入力から加算器２１２の出力までが、ゼロ点を含んだ積分器の機能を果たす。加算器２１２の出力は増幅率ｃのアンプで増幅され、加算器２１３に入力される。
【0104】
加算器２１３の出力は、第２のフリップフロップ等の第２遅延回路２１８により保存され、動作クロック１クロック分だけ遅れて増幅率ｄのアンプ２０４に入力され、その出力は加算器２１３に入力される。加算器２１３の出力は、そのままデジタルループフィルタ２００Ａの出力となる。
【0105】
このアンプ２０３以降の部分は、ローパスフィルタの役割を持つ。ループ帯域のパラメータは、デジタルループフィルタ２００Ａ内の各アンプ２０１，２０２，２０３，２０４の増幅率ａ，ｂ，ｃ，ｄの組み合わせによって設定される。
【0106】
図１４は、図１３に係るデジタルループフィルタ２００Ａを用いてループの帯域を切り替えた場合の周波数の振る舞いのシミュレーション結果を示す。図中では、ある特定の周波数にＰＬＬ回路が収束した状態において、時刻２００μｓまではループ帯域が広い設定で、時刻２００μｓでループ帯域が狭い設定に変更した場合をシミュレーションしている。シミュレーション結果が示す通り、単純に増幅率ａ，ｂ，ｃ，ｄを切り替えてループ帯域の設定を変更するだけでは、切り替えた瞬間に周波数が大きくずれることになる。以下では、この要因について説明する。
【0107】
周波数が収束した状態においては、デジタルループフィルタ２００Ａの入力は、理想的にはゼロとなり、出力がある一定値となる。つまり、図１３のノードＡではゼロで、ノードＢ，Ｃ，Ｄでは一定値となる。ここで、ループの帯域を決めるパラメータｃ，ｄの値が変化すると、ノードＣ、ノードＤ'の値が変化することとなる。したがって、出力の値もパラメータ変更に伴って大きく変化してしまうこととなり、周波数が変化を起こしてしまうことがある。その後、ＰＬＬ回路の閉ループにより、徐々に値は、ずれのない値へと収束し、出力は最初と同じ値になる。
【0108】
以上、述べたように、単純にループ帯域を決めるループフィルタのパラメータを変更しただけでは切替直後に周波数の変化が起こってしまうことがあり、意図したような高速な切り替えは実現できない。それを解決する方法として図１５に示すようなデジタルループフィルタ２００Ｂの構成が考えられる。このデジタルループフィルタ２００Ｂは、アンプ２０１，２０２，２０３，２０４と、加算器２１１，２１２，２１３と、というデジタルループフィルタ２００と同様の構成に加えて、フリップフロップ２２１，２２２と、セレクタ２３１，２３２とを含む。
【0109】
これにより、図１５に係るデジタルループフィルタ２００Ｂは、セレクタ制御信号によってフリップフロップ２２１，２２２への入力を切り替えられる。また、デジタルループフィルタの定数であるアンプ２０１，２０２，２０３，２０４の増幅率ａ，ｂ，ｃ，ｄはループのパラメータ制御信号に応じて変更できるようになっている。
【0110】
この構成において、ループフィルタのパラメータを切り替える際、パラメータ変更に伴ってフリップフロップ２２１，２２２に記憶させる値をそれぞれセレクタ２３１，２３２の間で切り替えて、計算値Ｘ，Ｙがフリップフロップ２２１，２２２に記憶されるようにする。ここで、例えばループ帯域の変更前のパラメータをｃｂｅｆｏｒｅ，ｄｂｅｆｏｒｅ、変更後のパラメータをｃａｆｔｅｒ，ｄａｆｔｅｒとすると、計算値Ｘ，Ｙは、以下のような計算式に基づく値になる。
式中、Ｂ及びＤは、それぞれノードＢ及びノードＤの値である。
【数7】
【数8】
【0111】
アンプ２０１は、検出部から出力される信号を増幅率ａで増幅する。アンプ２０１は、「第１アンプ」の一例であり、増幅率ａは、「第１増幅率」に相当する。
【0112】
アンプ２０２は、検出部から出力される信号を増幅率ｂで増幅する。アンプ２０２は、「第２アンプ」の一例であり、増幅率ｂは、「第２増幅率」に相当する。
【0113】
加算器２１１には、アンプ２０２の出力が入力される。加算器２１１は、「第１加算器」の一例である。
【0114】
加算器２１２には、加算器２１１の出力と、アンプ２０１の出力とが入力される。加算器２１２は、「第２加算器」の一例である。
【0115】
フリップフロップ２２１は、動作クロックとセレクタ２３１の出力とに基づいて、計算値Ｘまたは加算器２１１の出力を、加算器２１１に出力する。フリップフロップ２２１が加算器２１１の出力を出力する場合、動作クロックに基づいた出力を行うので、フリップフロップ２２１は、加算器２１１の出力を１クロック分だけ遅延させて加算器２１１に入力することとなる。フリップフロップ２２１は、「第１遅延回路」の一例である。
【0116】
アンプ２０３は、加算器２１２の出力を増幅率ｃで増幅する。アンプ２０３は、「第３アンプ」の一例であり、増幅率ｃは、「第３増幅率」に相当する。
【0117】
加算器２１３には、アンプ２０３の出力が入力される。加算器２１３は、「第３加算器」の一例である。
【0118】
フリップフロップ２２２は、動作クロックとセレクタ２３２の出力とに基づいて、計算値Ｙまたは加算器２１３の出力を、アンプ２０４に出力する。フリップフロップ２２２が加算器２１３の出力を出力する場合、動作クロックに基づいた出力を行うので、フリップフロップ２２２は、加算器２１３の出力を１クロック分だけ遅延させてアンプ２０４に入力することとなる。フリップフロップ２２２は、「第２遅延回路」の一例である。
【0119】
アンプ２０４は、フリップフロップ２２２の出力を増幅率ｄで増幅する。アンプ２０４は、「第４アンプ」の一例であり、増幅率ｄは、「第４増幅率」に相当する。
【0120】
本実施形態のデジタルループフィルタ２００Ｂに接続された制御部１５０（不図示）は、セレクタ制御信号及びループのパラメータ制御信号を発する。制御部１５０は、増幅率ａ，ｂ，ｃ，ｄを切り替えることにより、デジタルループフィルタ２００Ｂのループ帯域を、チャープ動作の開始直後に発生するセトリング待ち時間が完了するまでの期間における、第１帯域幅と、レーダーの測定として用いるチャープ動作期間における、第２帯域幅との間で切り替えることができる。
【0121】
セレクタ２３１には、加算器２１１の出力及び計算値Ｘが入力され、セレクタ２３１は、加算器２１１の出力及び計算値Ｘの一方をフリップフロップ２２１に出力する。計算値Ｘは「第１計算値」の一例であり、セレクタ２３１は「第１セレクタ」の一例である。
【0122】
セレクタ２３２には、加算器２１３の出力及び計算値Ｙが入力され、セレクタ２３２は、加算器２１３の出力及び計算値Ｙの一方をフリップフロップ２２２に出力する。計算値Ｙは「第２計算値」の一例であり、セレクタ２３２は「第２セレクタ」の一例である。
【0123】
図１６は、デジタルループフィルタ２００Ｂの動作のタイミング関係を示した図である。フリップフロップ２２１，２２２の入力はアンプ２０１～２０４のパラメータが変更される直前に計算値Ｘ，Ｙに切り替わり、パラメータが変更されると即座にフリップフロップ２２１，２２２に計算値Ｘ，Ｙが格納され、フリップフロップ２２１，２２２の入力が再び通常の入力値である加算器２１１の出力及び加算器２１３の出力に戻る。
【0124】
したがって、制御部１５０は、増幅率ａ，ｂ，ｃ，ｄを切り替えるタイミングの前の予め定められた前期間から切り替えタイミングの後の予め定められた後期間にかけて、セレクタ２３１に計算値Ｘを出力させ、かつセレクタ２３２に計算値Ｙを出力させる。制御部１５０はさらに、予め定められた前期間から予め定められた後期間以外の期間において、セレクタ２３１に加算器２１１の出力を出力させ、かつセレクタ２３２に加算器２１３の出力を出力させる。
【0125】
なお、計算値Ｘは、式（７）を満たし、計算値Ｙは、式（８）を満たす。したがって、計算値Ｘ及び計算値Ｙは、切り替え前の増幅率ｃｂｅｆｏｒｅ及びｄｂｅｆｏｒｅ、並びに切り替え後の増幅率ｃａｆｔｅｒ及び増幅率ｄａｆｔｅｒに基づいて定められる。
【0126】
図１７は、デジタルループフィルタ２００Ａ及びデジタルループフィルタ２００Ｂの動作のシミュレーション結果を示す。図中の破線９２で示しているのはセレクタによる切替を行わない、図１３で示したデジタルループフィルタ２００Ａによる帯域切り替えを行った場合である。図中の実線９４はセレクタによる切替を行った、図１５に示すデジタルループフィルタ２００Ｂの構成にした場合である。
【0127】
図１７の結果から明らかなように、帯域切り替え時にフリップフロップ２２１，２２２への書き込み値をセレクタで切り替える構成にすることにより、帯域切り替え時にも周波数のズレが発生せず、スムーズに帯域切り替えが行われる。これにより、レーダーの測定に使うチャープ動作中と、それ以外の区間とにおいて、ＰＬＬ回路のループ帯域をスムーズに切り替えることが可能となる。スムーズな帯域切り替えは温度、電源電圧、または製造プロセスによらず、安定した性能を実現できるデジタルＰＬＬ回路であるからこそ容易に実現できるものであり、ループフィルタがアナログ回路で構成されるアナログＰＬＬ回路では、様々な誤差が影響する場合がある。
【0128】
【0129】
図１９は、キャリブレーション動作中に動作しているブロックの一例を示す。キャリブレーション動作においては、プレディストーション回路８００は動作を停止する。したがって、加算器３００は加算動作を行わず、デジタルループフィルタ２００からの入力がそのまま出力される。
【0130】
キャリブレーション動作においては、ＰＬＬ回路２０Ａの周波数が設定され、ＰＬＬ回路２０Ａの周波数が収束するまでの安定化時間を待った後にデジタルループフィルタ２００の値が第１のメモリ９００に格納される。その動作をいくつかの周波数で実施していき、第１のメモリ９００には離散的に選択された周波数に対するデジタルループフィルタ２００の収束値の対応表が記憶される。
【0131】
図２０は、図１８の変調動作において、前述したループ帯域の切り替え動作を行う場合のデジタルループフィルタ２００の応答を模式的に示した図である。図２０のＡは、ＦＭＣＷ変調における周波数の変化を示す。図２０のＢはその際のデジタルループフィルタ２００の出力と、ループ帯域設定とを示す。
【0132】
ＦＭＣＷ変調において周波数を戻す際に、周波数の誤差が発生する。誤差発生からチャープ動作が始まるまでの区間Ａの時間は、ループの帯域が広帯域設定となっているので、狭帯域設定よりも高速にセトリングする。したがって、区間Ａの時間を短くすることができる。
【0133】
また、ＦＭＣＷ変調における誤差は、チャープ動作が始まった際に、一次遅れ系へと移行することでも発生する。このセトリング時間に相当する区間Ｂも、ループの帯域が狭帯域設定の場合よりも短くすることができる。誤差が十分セトリングした状態でループの帯域設定を、例えば既に述べた方法で広帯域設定から狭帯域設定に変更することにより、レーダーとして使わない区間の待ち時間を短くできる。一方で、レーダーとして使う区間は、位相ノイズ特性が良い狭帯域設定とすることができる。また、本実施形態においては、チャープ動作の開始直後の待ち時間を短くすることができるので、レーダーに使えるチャープ変調区間を広く利用できるようになり、チャープ動作におけるレーダーの測定に有効な周波数幅を広げることができる。さらには、本実施形態のＰＬＬ回路２０Ａまたは２０Ｂを用いることにより、レーダーの距離分解能を向上させることができる。
【0134】
（第２の実施形態）
図２１は、第２の実施形態に係るＰＬＬ回路３０Ａを示す図である。以下では、第１の実施形態のＰＬＬ回路２０Ａと、第２の実施形態のＰＬＬ回路３０Ａとの相違点に注目して説明する。第２の実施形態においては、第１の実施形態で説明したＰＬＬ回路２０Ａの構成の他に、制御部１５０Ｂの構成として、第２のメモリ１０００を備える。
図２１は、第２の実施形態に係るＰＬＬ回路３０Ａを示す図である。以下では、第１の実施形態のＰＬＬ回路２０Ａと、第２の実施形態のＰＬＬ回路３０Ａとの相違点に注目して説明する。第２の実施形態においては、第１の実施形態で説明したＰＬＬ回路２０Ａの構成の他に、制御部１５０Ｂの構成として、第２のメモリ１０００を備える。
【0135】
第２のメモリ１０００は、デジタルループフィルタ２００の出力、及びデジタルループフィルタ２００の適切な内部ノードの値を入力として用いて、周波数変調連続波発生回路７００からのタイミング制御信号に従って記憶した値、または記憶した値から演算した結果をデジタルループフィルタ２００に出力する。また、周波数変調連続波発生回路７００は、ＦＭＣＷ動作のタイミング及び状態に関する情報を第２のメモリ１０００へ出力する。
【0136】
なお、図２１には示されていないが、ＰＬＬ回路３０Ａは、第１の実施形態で説明したものと同様、例えば、ＴＤＣ１００及びデジタルループフィルタ２００の間に、フラクショナル変調動作でデルタシグマ変調された量子化誤差を相殺するための変調補償回路６２を備えてもよい。
【0137】
また、ＰＬＬ回路３０Ａは、例えば、ＴＤＣ１００の前に周波数位相比較を行うＰＦＤ回路５２を備えてもよい。ＰＦＤ回路５２には、基準クロックと分周器５００の出力とが入力されてよい。ＰＦＤ回路５２は、基準クロックと分周器５００の分周した信号とのタイミングの差に応じたパルスを生成してよい。ＴＤＣ１００は、ＰＦＤ回路５２の出力するパルスのパルス幅を検出する構成であってもよい。
【0138】
また、ＰＬＬ回路３０Ａは、ＴＤＣ１００が出力する値の形式に応じて、ＴＤＣ１００及びデジタルループフィルタ２００の間にデジタルチャージポンプ回路１０２等の演算回路を備えてもよい。ＴＤＣ１００の出力する値の形式としては、例えばＴＤＣ１００が出力する値が基準クロックと分周器５００の分周した信号とのタイミングの差の絶対値のみを出力する場合がある。
【0139】
この場合には、別途、ＰＦＤ回路５２は、基準クロック及び分周器５００が分周した信号のどちらが先に入力されたのかのタイミングを検知してよい。ＴＤＣ１００の出力値が正負のどちらになるのかによって、デジタルチャージポンプ回路１０２は、値の正負を入れ替えて出力してよい。なお、ＴＤＣ１００が基準クロックと分周器５００のタイミング順に応じて正負の値を出力する場合、デジタルチャージポンプ回路１０２は、省略されてよい。
【0140】
図１９を参照して、ＰＬＬ回路３０Ａの構成が説明された。ここで、ＰＬＬ回路３０Ｂは、図２２に示すようなＴＤＣ１００と、カウンタ５０２，５０４と、加算器１２００と、フリップフロップ１１００，１１０１と、を用いる構成であってもよい。この構成は、図４で説明した構成を本実施形態に適用した場合のものである。
【0141】
第１の実施形態では、ループ帯域の動的な切り替えによって、ＦＭＣＷ変調におけるセトリング待ち時間を短縮する方法を述べた。セトリングの速度はループ帯域設計で決まるが、ループ帯域を広げてセトリングを速くすることに上限がある場合がある。したがって、第１の実施形態で述べたループ帯域の動的な切り替えを行った場合に、ループ帯域を広げたパラメータにおけるセトリング時間が制約となりＦＭＣＷ変調の繰り返し速度、またはチャープ動作の開始直後のセトリング待ち時間の低減に限界が生じることがある。仮に前述したループ帯域の動的な切り替えを行った場合において、チャープ動作の開始直後のセトリング時間を十分待たずにループ帯域の切り替えを行った場合の挙動について、図２３を用いて説明する。
【0142】
図２３のＡは、ＦＭＣＷ動作における、チャープ動作の開始時の周波数応答の模式図を示す。図２３のＢは、図２３のＡの区間に対応したデジタルループフィルタ２００の出力値の模式図を示す。図２３のＢにおいては、ループ帯域の切り替えは、チャープ動作が始まった直後に生じる誤差が十分セトリングしてから行われる場合が示される。
【0143】
図２３のＢの例では、デジタルループフィルタ２００の出力値は、チャープ動作による一次遅れ系に変化した際に生じる誤差が十分小さくなってから帯域切り替えを行うので、前述した一定周波数における帯域切り替えの場合と同様に切り替えによる周波数の飛びは発生せず、スムーズに帯域切り替えが実行される。
【0144】
図２３のＣは、同様に図２３のＡの区間に対応したデジタルループフィルタ２００の出力値の模式図を示す。図２３のＣにおいては、ループ帯域の切り替えは、チャープ動作が始まった直後に生じる誤差が十分セトリングする前に行われる場合が示される。
【0145】
図２３のＣの例では、デジタルループフィルタ２００の出力値はチャープ動作中に取るべき収束値に対してずれているので、ループ帯域の切り替え時に行う計算値が、本来の理想値であるチャープ動作中の収束値ではなく、誤差が含まれた値になる。したがって、ループ帯域の切り替え時に行う計算結果にも誤差が含まれることとなり、ループ帯域切り替え時にデジタルループフィルタ２００の値が不連続に飛んでしまい、周波数の誤差が発生する。したがって、誤差を狭いループ帯域の閉ループの応答によって収束させる場合、許容される周波数誤差以下になるまでに、切り替えを行わない場合よりも長いセトリング待ち時間がかかる場合がある。
【0146】
図２４Ａは、第１の実施形態で述べたループ帯域の切り替え動作を適用させ、さらにＦＭＣＷ動作を極めて高速にした場合におけるＰＬＬ回路２０ＡまたはＰＬＬ回路２０Ｂのチャープ動作のシミュレーション結果を示す。図２４Ｂは、図２４Ａの動作におけるデジタルループフィルタ２００の出力のシミュレーション結果を示す。
【0147】
ＰＬＬ回路２０ＡまたはＰＬＬ回路２０Ｂは、チャープ動作が始まった直後に一次遅れ系によって生じる誤差を閉ループによって収束させ始める。しかし、セトリングが完了する前に帯域切り替えが行われる場合には、ＰＬＬ回路２０ＡまたはＰＬＬ回路２０Ｂは、計算結果に誤差を持ってしまうことがあり、デジタルループフィルタ２００の出力値が大きく飛び跳ねることがある。
【0148】
さらに、チャープ動作中はループ帯域が狭く、セトリングが遅いので、チャープ動作区間中にセトリングが完了しきらずにチャープ動作が終了する場合がある。チャープ動作終了後に、狭いループ帯域から広いループ帯域への切り替えが行われ、切り替えの後でもセトリングが完了しきらなかった場合に、さらに計算結果がずれ、デジタルループフィルタ２００の出力値が大きく飛び跳ねることがある。
【0149】
このような場合、ループ帯域が広い設定でもその誤差が収束しきらないうちに次のチャープ動作が開始され、再び帯域切り替えが行われる。結果として、計算に使う値の誤差が前回よりも大きくなり、計算結果がさらに大きい誤差を持ち、デジタルループフィルタ２００の出力値がさらに大きく飛び跳ねることとなる。このようにＦＭＣＷ変調動作が極めて高速な場合には、誤差がセトリングしきらないうちに次々とループ帯域切り替え動作が行われることになり、そのたびに誤差が増幅されていってしまう場合がある。
【0150】
以下では、第２の実施形態のＰＬＬ回路３０ＡまたはＰＬＬ回路３０Ｂの動作を詳しく説明する。第２の実施形態においても、第１の実施形態と同様にＰＬＬ回路３０ＡまたはＰＬＬ回路３０Ｂは、図１８に示すようなキャリブレーション動作と、変調動作とを行う。
【0151】
図２５は、キャリブレーション動作中に動作しているブロックを示す。図２５で示されるように、キャリブレーション動作においては、第２のメモリ１０００とプレディストーション回路８００は、動作を停止する。したがって、加算器３００は加算動作を行わず、デジタルループフィルタ２００からの入力がそのまま出力される。キャリブレーション動作においては、ＰＬＬ回路３０Ａの周波数が設定され、ＰＬＬ回路３０Ａの周波数が収束するまでの安定化時間を待った後にデジタルループフィルタ２００の値が第１のメモリ９００に格納される。その動作をいくつかの周波数で実施していき、第１のメモリ９００には離散的に選択された周波数に対するデジタルループフィルタ２００の収束値の対応表が記憶される。
【0152】
次に、変調動作においては、周波数変調連続波発生回路７００からプレディストーション回路８００に周波数情報が入力され、プレディストーション回路８００は、第１のメモリ９００から入力された周波数に対するデジタルループフィルタ２００の収束値の対応表から補間処理を行う。プレディストーション回路８００は、入力された周波数におけるデジタルループフィルタ２００の収束予測値を出力する。
【0153】
加算器３００は、収束予測値と、デジタルループフィルタの出力値とを加算してＤＣＯ４００へ入力する。これにより、ＤＣＯ４００が所望の周波数を実現するための入力値の大部分は、プレディストーション回路８００の出力によって実現され、デジタルループフィルタ２００の出力には予測値の誤差またはチャープ動作中に一次遅れ系になることで生じる追従誤差等の誤差成分のみ現れる。
【0154】
以下では、図２６を参照して、変調動作時のデジタルループフィルタ２００のより詳細な動作を説明する。
【0155】
ある時刻Ｔ０において、ＦＭＣＷ変調のチャープ動作が開始すると、それに伴ってＰＬＬ回路３０ＡまたはＰＬＬ回路３０Ｂの閉ループは一次遅れ系になる。これにより、デジタルループフィルタ２００の出力は、わずかに変化を始める。閉ループのループ帯域によるセトリング時間に対してチャープ動作時間が短い場合、チャープ動作が終了する時刻Ｔ２においてもデジタルループフィルタ２００の出力はセトリングが完了しないままである。この場合、第２のメモリ１０００は、時刻Ｔ２よりもわずかに手前の時刻Ｔ１におけるデジタルループフィルタ２００の値Ａを格納する。
【0156】
すなわち、第２のメモリ１０００は、チャープ動作期間の終了直前の予め定められた期間におけるデジタルループフィルタ２００から出力される制御信号に基づくデジタル値を記憶する。ここで、チャープ動作期間の終了直前の予め定められた期間とは、例えば、時刻Ｔ１からチャープ動作が終了する時刻Ｔ２までの期間を指す。第２のメモリ１０００は、このように機能する「制御信号記憶部」の一例である。
【0157】
時刻Ｔ２でチャープ動作終了後に周波数を戻し、再びチャープ動作を開始する。この場合、チャープ動作開始の直後の時刻Ｔ３において、第２のメモリ１０００に格納したデジタルループフィルタ２００の出力値Ａを用いて、デジタルループフィルタ２００内にあるフリップフロップ等の記憶素子にフィルタ定数から適宜計算した結果が書き込まれることにより、デジタルループフィルタ２００の出力値がＡになるようにする。これにより、チャープ動作期間の開始直後にデジタルループフィルタ２００から出力される制御信号が、前回の制御信号となるよう、デジタルループフィルタ２００が制御される。
【0158】
このように、第２の実施形態の制御部１５０Ｂは、チャープ動作期間の開始直後までに制御信号記憶部である第２のメモリ１０００から前回の制御信号をデジタルループフィルタ２００に入力することでデジタルループフィルタ２００から出力される制御信号が前回の制御信号となるように、デジタルループフィルタ２００を制御する。
【0159】
これにより、時刻Ｔ３以降で前回のチャープ動作で完了しなかったセトリング動作が再開され、チャープ動作終了の時刻Ｔ５まで継続される。そして、第２のメモリ１０００は、時刻Ｔ５よりもわずかに手前の時刻Ｔ４におけるデジタルループフィルタ２００の値Ｂを格納する。この値Ｂが、次のチャープ動作の開始直後の時刻Ｔ６において利用される。
【0160】
時刻Ｔ６において、デジタルループフィルタ２００の出力値は、値Ｂに設定されることでセトリング動作が再開され、セトリング動作は、時刻Ｔ８まで継続される。このような動作をチャープ動作ごとに繰り返していくことで、チャープ動作を重ねていったときにチャープ中におけるセトリング動作は完了し、チャープ開始直後から周波数誤差が抑えられた状態にすることができる。
【0161】
なお、時刻Ｔ１、Ｔ４、Ｔ７などは便宜上、チャープ動作期間の終了の時刻Ｔ２，Ｔ５，Ｔ８の直前の時刻として説明したが、この時刻はチャープ動作期間内で、かつ時刻Ｔ３、Ｔ６、Ｔ９などの前回チャープ結果を計算しループフィルタ内の記憶素子に適用させるタイミングよりも後であれば良い。たとえば時刻Ｔ３とＴ４との関係では、同一チャープ動作内で長い時間となればなるほど一回のチャープにおけるセトリング動作が早くなり、少ないチャープ数の経過で完全にセトリング動作が収束完了した状態となる。ただし、短い時間であっても数多くのチャープ数を経過することで最終的には同様の効果を発揮することとなる。
【0162】
結果として、従来であれば周波数誤差を十分小さくするためにはチャープ動作開始直後のセトリング待ち時間を十分長くとる必要があったところが、セトリング待ち時間を極めて短くしても、チャープ動作開始直後に一次遅れ系に起因する周波数誤差を小さくすることができる。このような制御部１５０Ｂを有するＰＬＬ回路３０ＡまたはＰＬＬ回路３０Ｂは、高速なＦＭＣＷ変調においてもレーダーに使えるチャープ変調区間を広く利用できることを可能とし、チャープ期間におけるレーダーの測定に有効な周波数幅を広げることができる。さらには、本実施形態のＰＬＬ回路３０ＡまたはＰＬＬ回路３０Ｂを用いることにより、レーダーの距離分解能を向上させることができる。
【0163】
以上の説明において、第２のメモリ１０００に格納する値は、デジタルループフィルタの出力としたが、第２のメモリ１０００に格納する値はこの例に限定されない。第２のメモリ１０００に格納する値は、デジタルループフィルタ２００の内部ノードの値であってよく、デジタルループフィルタ２００の内部ノードと出力との両方の値であってもよい。なお、制御部１５０Ｂは、周波数変調連続波発生回路７００からのタイミング情報信号に基づいて、チャープ動作期間の開始時点Ｔ０，Ｔ３，Ｔ６等を特定してよい。
【0164】
図２７に第２の実施形態におけるデジタルループフィルタ２００Ｃの例を示す。
【0165】
アンプ２０１，２０２は、デジタルループフィルタ２００Ｃの入力を増幅する。アンプ２０１の出力は、加算器２１２の一方の入力に入力される。アンプ２０２の出力は、加算器２１１の一方の入力に入力される。
【0166】
加算器２１１の出力は、セレクタ２３１の一方の入力として入力され、加算器２１２のもう一方の入力に入力されるとともに内部ノード出力として第２のメモリ１０００に渡される。また、第２のメモリ１０００から、格納された内部ノード出力値がセレクタ２３１のもう一方の入力として入力される。セレクタ２３１の出力は、遅延回路として動作するフリップフロップ２２１に入力される。フリップフロップ２２１の出力は、加算器２１１のもう一方の入力に入力される。
【0167】
アンプ２０３は、加算器２１２の出力を増幅し、加算器２１３の一方の入力に出力する。加算器２１３の出力は、セレクタ２３２の一方の入力として入力されるとともに、デジタルループフィルタ２００Ｃの出力となる。デジタルループフィルタ２００Ｃの出力は、第２のメモリ１０００に渡される。第２のメモリ１０００から、格納されたデジタルループフィルタ２００Ｃの出力値がセレクタ２３２のもう一方の入力として入力される。
【0168】
セレクタ２３２の出力はフリップフロップ２２２に入力される。アンプ２０４は、フリップフロップ２２２の出力を増幅して、加算器２１３のもう一方の入力に出力する。
【0169】
なお、ここまでアンプ２０１，２０２，２０３，２０４は、「増幅する」と説明したが、これらのアンプ２０１，２０２，２０３，２０４の増幅係数は増幅を示す１より大きな値に限定されない。例えば、アンプ２０１，２０２，２０３，２０４の増幅係数は、所望に応じて、１以下や負の値であってもよい。
【0170】
フリップフロップ２２１，２２２には動作クロックが入力され、動作クロックが１クロック入力されるごとに、フリップフロップ２２１，２２２は、値を更新する。
【0171】
セレクタ２３１，２３２は、図１６に示す周波数変調連続波発生回路７００から入力されるセレクタ制御信号により、２つの入力のどちらかを選択し出力する動作をする。セレクタ制御信号は、図２１で示す時刻Ｔ３，Ｔ６，Ｔ９等のチャープ動作開始直後においてその極性を変化させ、セレクタ２３１，２３２は第２のメモリ１０００からの値を選択して、フリップフロップ２２１，２２２にその値を格納する。フリップフロップ２２１，２２２への値の格納後、セレクタ制御信号は、再び極性を戻す。これにより、セレクタ２３１，２３２は、内部ノード出力やデジタルループフィルタ出力がそれぞれセレクタ２３１，２３２で選択されるように動作する。
【0172】
ここで述べたデジタルループフィルタ２００Ｃの構成はあくまで一例であり、デジタルループフィルタ２００の構成は、この例に限定されない。デジタルループフィルタ２００は、チャープ動作中のある時刻において内部のフリップフロップに値を書き込むことでデジタルループフィルタの出力値を前回のチャープの値と同じ値になるように設定することができるものであればどのような構成であってもよい。
【0173】
また、デジタルループフィルタ２００は、出力値が前回のチャープ動作の値と同じ値にならなくても、デジタルループフィルタ２００における安定化時間が最も長くかかる箇所のみに限定して、その箇所の値を前回のチャープの値と同じ値に設定することができるものであってもよい。
【0174】
以上の説明においては、第２のメモリ１０００に格納する値は、便宜上デジタルループフィルタ２００の出力と加算器２１１の出力としたが、第２のメモリに格納する値はこれに限定されない。例えば、第２のメモリ１０００は、フリップフロップ２２１の出力、フリップフロップ２２２の出力、加算器２１２の出力、またはアンプ２０４の出力のようなデジタルループフィルタ２００の一つまたは複数の内部ノードを格納してよい。あるいは、第２のメモリ１０００は、デジタルループフィルタ２００の内部ノード及び出力の両方を格納してもよい。
【0175】
（第３の実施形態）
図２８は、第３の実施形態における変調動作時の動作を説明するための図である。第３の実施形態においては、変調動作中のチャープ動作時にはループ帯域を狭い設定にすることで位相ノイズを良化させるとともに、レーダーとして使わない期間にはループ帯域を広い設定にすることでセトリング時間を高速化させる。
図２８は、第３の実施形態における変調動作時の動作を説明するための図である。第３の実施形態においては、変調動作中のチャープ動作時にはループ帯域を狭い設定にすることで位相ノイズを良化させるとともに、レーダーとして使わない期間にはループ帯域を広い設定にすることでセトリング時間を高速化させる。
【0176】
これにより、時刻Ｔ３，Ｔ６，Ｔ９におけるデジタルループフィルタ２００への値の上書きタイミングにおいて、デジタルループフィルタ２００の出力の変化量を減らすことができる。この変化量が大きいことは、ＤＣＯ４００の発振周波数がデジタルループフィルタの値の格納前において、期待する理想の周波数から大きくずれていることを意味する。このずれが大きい場合、デジタルループフィルタ２００の値を格納した直後に、ＴＤＣ１００に入力される分周信号の位相が大きくずれている状態となる。
【0177】
結果として、この位相のずれ分がデジタルループフィルタ２００に入力され、デジタルループフィルタ２００の値を理想状態からずらしてしまう。このずれ分は前述の一次遅れ系に変化することにより発生する誤差、または、キャリブレーションの誤差に対して小さいものの、周波数の誤差となるので、減らすことが望ましい。
【0178】
図２９は、第３の実施形態におけるデジタルループフィルタ２００Ｄの一例を示す。また図３０は、チャープ動作期間の終了タイミングである時刻Ｔ２より前から、チャープ動作期間の開始タイミングである時刻Ｔ３より後までの期間についてのデジタルループフィルタ２００Ｄの動作を説明するためのタイミング図の一例を示す。以下では、図２９及び図３０を参照してループフィルタＤの動作が説明される。
【0179】
第３の実施形態のデジタルループフィルタ２００Ｄでは、第２の実施形態で示すデジタルループフィルタ２００Ｃ構成に、さらにデジタルループフィルタ２００Ｄのパラメータであるアンプ２０１，２０２，２０３，２０４の増幅率が制御信号によって変更できるようになっている。すなわち、第３の実施形態におけるＰＬＬ回路は、第２の実施形態に係るＰＬＬ回路３０ＡまたはＰＬＬ回路３０Ｂにおいて、デジタルループフィルタ２００としてデジタルループフィルタ２００Ｄを使用することによって実現される。
【0180】
また、第２の実施形態においては、セレクタ２３１，２３２の入力は、第２のメモリ１０００からの値であった。第３の実施形態においては、セレクタ２３１，２３２には、第２のメモリ１０００の値、または第１の実施形態において説明された計算値Ｘ，Ｙの値が制御信号の状態に応じて、選択されて入力される。
【0181】
したがって、セレクタ２３１は、加算器２１１の出力と、計算値Ｘまたは前回の制御信号の値を示す第２のメモリ１０００の値とである入力に基づいて、加算器２１１の出力、計算値Ｘ、及び前回の制御信号を示す第２のメモリ１０００の値のいずれか１つをフリップフロップ２２１に出力する。同様に、セレクタ２３２は、加算器２１３の出力と、計算値Ｙまたは前回の制御信号の値を示す第２のメモリ１０００の値とが入力され、加算器２１３の出力、計算値Ｙ、及び前回の制御信号を示すＰＬＬ回路の第２のメモリ１０００の値のいずれか１つをフリップフロップ２２２に出力する。
【0182】
制御部１５０は、セレクタ制御信号を出力してよい。制御部１５０は、時刻Ｔ１及び時刻Ｔ２の間の時刻であって、時刻Ｔ２の直前の時刻（動作クロックの１クロック前より前のタイミングであり、例えば数クロック前）にセレクタ２３１，２３２へ入力されるセレクタ制御信号の論理レベルを切り替える。セレクタ制御信号の論理レベルの切り替えに応じて、セレクタ２３１は、出力を加算器２１１の出力から、計算値Ｘの出力に切り替える。同様に、セレクタ２３２は、出力を加算器２１３の出力から、計算値Ｙの出力に切り替える。
【0183】
図中、セレクタ制御信号の論理レベルは、説明の簡単のために時刻Ｔ２で切り替えられているが、チャープ動作期間の終了タイミングである時刻Ｔ２の終了直後の予め定められた期間（例えば動作クロックの数クロック後）の経過後に切り替えられてよい。これにより、チャープ動作期間の終了直前及び終了直後の予め定められた期間において、第１セレクタであるセレクタ２３１は、第１計算値である計算値Ｘを出力する。同様に、この期間において、第２セレクタであるセレクタ２３２は、第２計算値である計算値Ｙを出力する。制御部１５０はさらに、このセレクタ制御信号の論理レベルの切り替えタイミング以降であって時刻Ｔ２より以前のタイミングに、ループのパラメータの制御信号によって、アンプ２０１，２０２，２０３，２０４の増幅率を切り替えてよい。
【0184】
フリップフロップ２２１は、セレクタ２３１の出力値と、動作クロックとに基づいて、フリップフロップ２２１の入力を１クロック遅延させて、加算器２１１へと出力する。同様に、フリップフロップ２２２は、セレクタ２３２の出力値と、動作クロックとに基づいて、フリップフロップ２２２の入力を１クロック遅延させて、アンプ２０４へと出力する。
【0185】
次に、時刻Ｔ３の直前（時刻Ｔ３より前のタイミング。例えば時刻Ｔ３より動作クロックの数クロック前のタイミングであってよい）に、制御部１５０は、セレクタ制御信号の論理レベルを切り替えてよい。このセレクタ制御信号の論理レベルは、セレクタ２３１，２３２が、それぞれＰＬＬ回路の前回の制御信号を示す第２のメモリ１０００の値を出力するために設定される論理レベルである。
【0186】
制御部１５０は、このタイミングの後であって、時刻Ｔ３までの間の期間に、ループのパラメータの制御信号によって、アンプ２０１，２０２，２０３，２０４の増幅率を切り替えてよい。また、図中、セレクタ制御信号の論理レベルは、説明の簡単のために時刻Ｔ３で切り替えられているが、チャープ動作期間の開始タイミングである時刻Ｔ３の終了直後の予め定められた期間（例えば動作クロックの数クロック後）の経過後に切り替えられてよい。
【0187】
これによって、制御部１５０がループ帯域幅を制御する期間及びチャープ動作期間の開始直後の予め定められた期間において、第１セレクタであるセレクタ２３１は、ＰＬＬ回路の前回の制御信号を示す第２のメモリ１０００の値を出力する。同様に、この期間において、第２セレクタであるセレクタ２３２は、ＰＬＬ回路の前回の制御信号を示す第２のメモリ１０００の値を出力する。
【0188】
他の期間（「チャープ動作期間の開始直後並びに終了直前及び終了直後の予め定められた期間以外の期間」に相当）において、制御部１５０は、セレクタ制御信号の論理レベルを、セレクタ２３１が第１加算器である加算器２１１の出力を出力し、セレクタ２３２が第３加算器である加算器２１３の出力を出力するように設定する。
【0189】
第３の実施形態においては、図２８に示す時刻Ｔ２から時刻Ｔ３、時刻Ｔ５から時刻Ｔ６、時刻Ｔ８から時刻Ｔ９等の区間において、ループ帯域が広げられる。また、時刻Ｔ２等のチャープ動作期間の終了直前または終了直後の予め定められた期間においては、計算値Ｘ，Ｙがフリップフロップ２２１，２２２から出力されることにより、第２のメモリ１０００に格納される前回の制御信号の値が調整される。これにより、時刻Ｔ２から時刻Ｔ３、時刻Ｔ５から時刻Ｔ６、時刻Ｔ８から時刻Ｔ９等の区間をさらに短くした場合でも、デジタルループフィルタの値格納時の位相の誤差を小さく抑えることができる。したがって、第３の実施形態のデジタルループフィルタ２００Ｄを有するＰＬＬ回路においては、さらなる高速なＦＭＣＷ動作が可能となる。
【0190】
なお、第１の実施形態、第２の実施形態、第３の実施形態において、ＦＭＣＷ変調を行う場合について説明がされたが、これらの実施形態に係る構成の適用範囲は、ＦＭＣＷ変調に限られない。これらの構成は、例えば、無線ＬＡＮ、携帯通信端末、デジタル放送等の繰り返し使用する周波数チャンネルを変更するようなシステムにおいて、周波数変更後の安定化待ち時間を短縮するためにも適用可能である。
【0191】
例えば、第１の実施形態において説明した手法を用いることにより、周波数変更直前にループ帯域を広帯域設定へと変更し、セトリング時間を短縮したうえで、セトリング完了後にループ帯域を狭帯域設定へ戻される。これにより、通常時のループ帯域は位相ノイズ特性の良い狭帯域設定を使いつつ、周波数変更における待ち時間を短縮することができる。
【0192】
例えば、第２の実施形態において説明した手法を用いることにより、過去に特定の周波数チャンネルを選択した際のデジタルループフィルタ２００の値を保持し、再びその周波数チャンネルに設定する際にその値を使ってデジタルループフィルタ２００の安定化時間を短縮することができる。
【0193】
これにより、本実施形態のデジタルループフィルタ２００を有するＰＬＬ回路は、高速なＦＭＣＷ変調においてもレーダーに使えるチャープ変調区間を広く利用できることを可能とし、チャープ期間におけるレーダーの測定に有効な周波数幅を広げることができる。さらには、本実施形態のＰＬＬ回路を用いることにより、レーダーの距離分解能を向上させることができる。
【0194】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0195】
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0196】
１０，２０，３０ ＰＬＬ回路
５２ ＰＦＤ回路
５４ チャージポンプ
５６ ループフィルタ
５８ ＶＣＯ
６０ 変調器
６２ 変調補償回路
６４ 乗算器
６６ 周波数コントローラ
６８ ゲイン規格化回路
７０ 加算器
７２ メモリ
８２，９０，９２ 破線
８４，８８，９４ 実線
８６ 一点鎖線
１００ ＴＤＣ
１０２ デジタルチャージポンプ回路
１５０ 制御部
２００ デジタルループフィルタ
２０１，２０２，２０３，２０４ アンプ
２１１，２１２，２１３，３００，１２００ 加算器
２１６ 第１遅延回路
２１８ 第２遅延回路
２２１，２２２，１１００，１１０１ フリップフロップ
２３１，２３２ セレクタ
４００ ＤＣＯ
４０２ ＤＡＣ
４０４ アナログＬＰＦ
５００ 分周器
５０２，５０４ カウンタ
６００ フラクショナル変調回路
７００ 周波数変調連続波発生回路
８００ プレディストーション回路
９００ 第１のメモリ
１０００ 第２のメモリ
５２ ＰＦＤ回路
５４ チャージポンプ
５６ ループフィルタ
５８ ＶＣＯ
６０ 変調器
６２ 変調補償回路
６４ 乗算器
６６ 周波数コントローラ
６８ ゲイン規格化回路
７０ 加算器
７２ メモリ
８２，９０，９２ 破線
８４，８８，９４ 実線
８６ 一点鎖線
１００ ＴＤＣ
１０２ デジタルチャージポンプ回路
１５０ 制御部
２００ デジタルループフィルタ
２０１，２０２，２０３，２０４ アンプ
２１１，２１２，２１３，３００，１２００ 加算器
２１６ 第１遅延回路
２１８ 第２遅延回路
２２１，２２２，１１００，１１０１ フリップフロップ
２３１，２３２ セレクタ
４００ ＤＣＯ
４０２ ＤＡＣ
４０４ アナログＬＰＦ
５００ 分周器
５０２，５０４ カウンタ
６００ フラクショナル変調回路
７００ 周波数変調連続波発生回路
８００ プレディストーション回路
９００ 第１のメモリ
１０００ 第２のメモリ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24A】
【図24B】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】