特開 2024-153517 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024153517

(43)【公開日】2024-10-29

(54)【発明の名称】超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241022BHJP

   H01L 29/12 20060101ALI20241022BHJP

   H01L 21/336 20060101ALI20241022BHJP

   H01L 29/739 20060101ALI20241022BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 653A

H01L29/78 652J

H01L29/78 652T

H01L29/78 658A

H01L29/78 658E

H01L29/78 655A

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023067498

(22)【出願日】2023-04-17

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】竹中 研介

(72)【発明者】

【氏名】俵 武志

(72)【発明者】

【氏名】原田 信介

(57)【要約】

【課題】ｎ型の半導体層の形成の際に、面内のキャリア濃度分布の影響を小さくできる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法を提供する。
【解決手段】超接合炭化珪素半導体装置は、炭化珪素半導体基板１と、第１導電型の第１半導体層１７と、第１導電型の第１カラム領域４と第２導電型の第２カラム領域３とが繰り返し交互に配置された並列ｐｎ領域２１と、第１導電型の第２半導体層５と、第２導電型の第３半導体層６と、第１導電型の第１半導体領域７と、トレンチ１６と、第２導電型の第２半導体領域１４と、第２導電型の第３半導体領域１５と、ゲート電極１０と、第１電極１２と、を備える。第１カラム領域４および第２カラム領域３は、不純物としてリンを含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板のおもて面に設けられた第１導電型の第１半導体層と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域と、
前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第１導電型の第２半導体層と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第３半導体層と、
前記第３半導体層の内部に選択的に設けられた前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域と、
前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達するトレンチと、
前記第２半導体層内に設けられた、前記トレンチの底部と接する第２導電型の第２半導体領域と、
前記第２半導体層の表面層の、前記トレンチの間に設けられた、第２導電型の第３半導体領域と、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域および前記第３半導体層に接する第１電極と、
を備え、
前記第１カラム領域および前記第２カラム領域は、不純物としてリンを含むことを特徴とする超接合炭化珪素半導体装置。

【請求項2】

前記第１カラム領域は、前記炭化珪素半導体基板側の下部第１カラム領域と、前記第２半導体層側の上部第１カラム領域とから構成され、
前記下部第１カラム領域は、不純物として窒素を含み、前記上部第１カラム領域および前記第２カラム領域は、不純物としてリンを含むことを特徴とする請求項１に記載の超接合炭化珪素半導体装置。

【請求項3】

前記第１半導体層は、不純物としてリンを含むことを特徴とする請求項１または２に記載の超接合炭化珪素半導体装置。

【請求項4】

第１導電型の炭化珪素半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域を形成する第２工程と、
前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に第１導電型の第２半導体層を形成する第３工程と、
前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第３半導体層を形成する第４工程と、
前記第２半導体層内に第２導電型の第２半導体領域を形成する第５工程と、
前記第２半導体層の表面層に第２導電型の第３半導体領域を形成する第６工程と、
前記第３半導体層の内部に選択的に前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第７工程と、
前記第１半導体領域および前記第３半導体層を貫通して、前記第２半導体層に達し、底面が前記第２半導体領域と接するトレンチを形成する第８工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第９工程と、
前記第１半導体領域および前記第３半導体層に接する第１電極を形成する第１０工程と、
を含み、
前記第２工程では、前記第１半導体層のおもて面に炭化珪素でできたエピタキシャル膜を形成し、前記エピタキシャル膜の表面から全面に、リンイオンを注入することにより、第１導電型の半導体領域を形成し、前記半導体領域内に、第２導電型となる不純物イオンを選択的に注入することにより、第２導電型の半導体領域を形成することを複数回繰り返すことで、並列ｐｎ構造を形成することを特徴とする超接合炭化珪素半導体装置の製造方法。

【請求項5】

前記第２工程では、前記第１半導体層のおもて面に炭化珪素でできたエピタキシャル膜を形成し、前記エピタキシャル膜の表面から全面に、前記炭化珪素半導体基板側の下部領域に、窒素イオンを注入し、前記エピタキシャル膜の表面から全面に、リンイオンを注入することにより、第１導電型の半導体領域を形成し、前記半導体領域内に、第２導電型となる不純物イオンを選択的に注入することにより、第２導電型の半導体領域を形成することを１回または複数回繰り返すことで、前記並列ｐｎ構造を形成することを特徴とする請求項４に記載の超接合炭化珪素半導体装置の製造方法。

【請求項6】

前記第１工程では、前記炭化珪素半導体基板のおもて面に前記エピタキシャル膜を形成し、前記エピタキシャル膜の表面から全面に、リンイオンを注入することにより前記第１半導体層を形成することを特徴とする請求項４または５に記載の超接合炭化珪素半導体装置の製造方法。

【請求項7】

前記エピタキシャル膜は、炭化珪素でできたノンドープ膜または、窒素原子を１×１０¹³～１０¹⁵／ｃｍ³でドーピングした炭化珪素でできた超低濃度膜であることを特徴とする請求項４または５に記載の超接合炭化珪素半導体装置の製造方法。

【請求項8】

前記第１半導体層は、不純物としてリンと窒素を含むことを特徴とする請求項４または５に記載の超接合炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

従来の炭化珪素ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、エピタキシャル成長とイオン注入とを組み合わせることで、ゲート酸化膜と炭化珪素との高品質な界面を作り低抵抗を実現している。さらに、ゲート酸化膜に高電界が印加されないような構造とすることで高耐圧、高信頼性の半導体装置を実現している（例えば、下記特許文献１参照）。

【0003】

例えば、低抵抗を実現するため、ゲート酸化膜と炭化珪素との高品質な界面を作り、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）部分の不純物濃度を高くすることで低抵抗を実現している。また、ゲート電極下に電界を緩和させるためのｐ型領域を形成することで高耐圧、高信頼性を実現している。また、コンタクト領域の下に深いｐ型領域を形成し、ドレイン電極に性能限界以上の高電圧が印加された時に発生するアバランシェ電流をゲート電極近傍に流れなくすることで、ゲート電極の負荷を小さくしている。また、コンタクト領域の下の深いｐ型領域により、内蔵ダイオードを動作させる時でも大電流がゲート電極近傍に流れなくすることで、ゲート電極の負荷を小さくし信頼性を向上させている。

【0004】

ここで、通常のｎ型チャネル縦型ＭＯＳＦＥＴでは、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。縦型ＭＯＳＦＥＴ全体のオン抵抗を低減するためには、ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで実現できる。

【0005】

しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。

【0006】

上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている（例えば、下記特許文献２、３参照）。図１４は、従来の超接合炭化珪素半導体装置の構造を示す断面図である。

【0007】

図１４では、超接合炭化珪素半導体装置として、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）を示す。図１４に示すように、ＳＪ－ＭＯＳＦＥＴ１５０は、高不純物濃度のｎ⁺型炭化珪素半導体基板１０１に、ｎ型バッファ層１１７およびｎ型ドリフト層１０２を成長させたウエハを材料とする。このウエハ表面からｎ型ドリフト層１０２を貫きｎ⁺型炭化珪素半導体基板１０１に到達しないｐ型カラム領域１０３が設けられている。図１４では、ｐ型カラム領域１０３はｎ⁺型炭化珪素半導体基板１０１に到達しないが、ｎ⁺型炭化珪素半導体基板１０１に到達してもよい。

【0008】

また、ｎ型ドリフト層１０２中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型カラム領域１０３）とｎ型領域（ｐ型カラム領域１０３に挟まれたｎ型ドリフト層１０２の部分、以下ｎ型カラム領域１０４と称する）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ構造１２１と称する）を有している。並列ｐｎ構造１２１を構成するｐ型カラム領域１０３およびｎ型カラム領域１０４は、ｎ型ドリフト層１０２に対応して不純物濃度を高めた領域である。並列ｐｎ構造１２１では、ｐ型カラム領域１０３およびｎ型カラム領域１０４に含まれる不純物濃度と面積との積である不純物量を略等しくチャージバランスをとることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。

【0009】

図１４において、符号１０５、１０６、１０７、１０８、１０９、１１０、１１１、１１２、１１４、１１５および１１６は、それぞれｎ型高濃度領域、ｐ型ベース層、ｎ⁺型ソース領域、ｐ⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極、第１ｐ⁺型ベース領域、第２ｐ⁺型ベース領域およびトレンチを表している。

【0010】

また、第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層を備える超接合半導体素子において、第一導電型ドリフト領域の不純物がリンである超接合半導体素子が記載されている（例えば、下記特許文献４参照）。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】国際公開第２０１７／０６４９４９号

【特許文献2】国際公開第２０１３／０１７９８２０号

【特許文献3】特開２００９－１３０１０６号公報

【特許文献4】特開２００６－１００８６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

超接合炭化珪素半導体装置の製造方法では、炭化珪素（ＳｉＣ）は不純物元素がほとんど拡散されないため、並列ｐｎ構造１２１をエピタキシャル成長とイオン注入とを組み合わせることで形成している。例えば、ＳＪ－ＭＯＳＦＥＴ１５０は、以下のように製造される。図１５～図１８は、従来の超接合炭化珪素半導体装置の製造途中の状態を示す断面図である。

【0013】

まず、ｎ型の単結晶４Ｈ－ＳｉＣ（四層周期六方晶の炭化珪素）でできたｎ⁺型炭化珪素基板１０１を用意する。そして、このｎ⁺型炭化珪素基板１０１の第１主面上に、ｎ型バッファ層１１７、第１ｎ型ドリフト層１０２ａをエピタキシャル成長させる。ここまでの状態が図１５に記載される。

【0014】

次に、第１ｎ型ドリフト層１０２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク１２２を例えばＳｉＯ₂膜（以降、酸化膜と表記）で形成する。そして、アルミニウムイオン（以下、Ａｌイオン）を、酸化膜の開口部に注入し、第１ｐ型カラム領域１０３ａを形成する。ここまでの状態が図１６に記載される。

【0015】

次に、第１ｎ型ドリフト層１０２ａのおもて面側に、窒素原子をドーピングしながら炭化珪素でできた、第２ｎ型ドリフト層１０２ｂをエピタキシャル成長させる。ここまでの状態が図１７に記載される。

【0016】

次に、第２ｎ型ドリフト層１０２ｂの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク１２２を酸化膜で形成する。そして、Ａｌイオンを、酸化膜の開口部に注入し、第２ｐ型カラム領域１０３ｂを形成する。ここまでの状態が図１８に記載される。

【0017】

次に、図１７のエピタキシャル成長と図１８のイオン注入の工程を所定回繰り返し、ｐ型カラム領域１０３およびｎ型カラム領域１０４を形成する。この後、エピタキシャル成長によりｎ型高濃度領域１０５を形成し、イオン注入により第１ｐ⁺型ベース領域１１４および第２ｐ⁺型ベース領域１１５を形成する。第１ｐ型カラム領域１０３ａと第２ｐ型カラム領域１０３ｂは、ｐ型カラム領域１０３の一部になり、第１ｎ型ドリフト層１０２ａと第２ｎ型ドリフト層１０２ｂはｎ型カラム領域１０４の一部となる。

【0018】

次に、ｎ型高濃度領域１０５の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース層１０６を形成する。次に、ｐ型ベース層１０６の表面上に、ｎ⁺型ソース領域１０７およびｐ⁺型コンタクト領域１０８を形成する。次に、イオン注入を行った領域にアニール処理を行い、活性化処理を実施する。

【0019】

次に、トレンチ１１６、ゲート絶縁膜１０９、ゲート電極１１０、層間絶縁膜１１１、ソース電極１１２、ソース電極パッド（不図示）、裏面電極（不図示）およびドレイン電極パッド（不図示）を形成する。以上のようにして、図１４に示すＳＪ－ＭＯＳＦＥＴ１５０が完成する。

【0020】

このように、従来の超接合炭化珪素半導体装置は、ｎ型の単結晶４Ｈ－ＳｉＣのｎ型ドリフト層１０２の一部に、周期的に一定の深さでＡｌイオンなどのｐ型ドーパントの注入を行い、ｐ型カラム領域１０３とｎ型カラム領域１０４を形成することで作製（製造）している。

【0021】

しかしながら、ｎ型の半導体層（第１ｎ型ドリフト層１０２ａ、第２ｎ型ドリフト層１０２ｂ）にｎ型の不純物のドーピングでキャリア濃度を制御したＳｉＣエピタキシャル膜を用いると、エピタキシャル成長時の基板の反りや温度分布やガス流量分布などの影響によりキャリア濃度分布が大きくなるという課題がある。

【0022】

この発明は、上述した従来技術による問題点を解消するため、ｎ型の半導体層の形成の際に、面内のキャリア濃度分布の影響を小さくできる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0023】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域が設けられる。前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に第１導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第３半導体層が設けられる。前記第３半導体層の内部に選択的に前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第３半導体層を貫通して前記第２半導体層に達するトレンチが設けられる。前記第２半導体層内に、前記トレンチの底部と接する第２導電型の第２半導体領域が設けられる。前記第２半導体層の表面層の、前記トレンチの間に、第２導電型の第３半導体領域が設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域および前記第３半導体層に接する第１電極が設けられる。前記第１カラム領域および前記第２カラム領域は、不純物としてリンを含む。

【0024】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第１カラム領域は、前記炭化珪素半導体基板側の下部第１カラム領域と、前記第２半導体層側の上部第１カラム領域とから構成され、前記下部第１カラム領域は、不純物として窒素を含み、前記上部第１カラム領域および前記第２カラム領域は、不純物としてリンを含むことを特徴とする。

【0025】

また、この発明にかかる超接合炭化珪素半導体装置は、上述した発明において、前記第１半導体層は、不純物としてリンを含むことを特徴とする。

【0026】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な面において繰り返し交互に配置された並列ｐｎ領域を形成する第２工程を行う。次に、前記並列ｐｎ領域の、前記炭化珪素半導体基板側に対して反対側の表面に第１導電型の第２半導体層を形成する第３工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第３半導体層を形成する第４工程を行う。次に、前記第２半導体層内に第２導電型の第２半導体領域を形成する第５工程を行う。次に、前記第２半導体層の表面層に第２導電型の第３半導体領域を形成する第６工程を行う。次に、前記第３半導体層の内部に選択的に前記第１半導体層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第７工程を行う。次に、前記第１半導体領域および前記第３半導体層を貫通して、前記第２半導体層に達し、底面が前記第２半導体領域と接するトレンチを形成する第８工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第９工程を行う。次に、前記第１半導体領域および前記第３半導体層に接する第１電極を形成する第１０工程を行う。前記第２工程では、前記第１半導体層のおもて面に炭化珪素でできたエピタキシャル膜を形成し、前記エピタキシャル膜の表面から全面に、リンイオンを注入することにより、第１導電型の半導体領域を形成し、前記半導体領域内に、第２導電型となる不純物イオンを選択的に注入することにより、第２導電型の半導体領域を形成することを複数回繰り返すことで、前記並列ｐｎ構造を形成する。

【0027】

また、この発明にかかる超接合炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１半導体層のおもて面に炭化珪素でできたエピタキシャル膜を形成し、前記エピタキシャル膜の表面から全面に、前記炭化珪素半導体基板側の下部領域に、窒素イオンを注入し、前記エピタキシャル膜の表面から全面に、リンイオンを注入することにより、第１導電型の半導体領域を形成し、前記半導体領域内に、第２導電型となる不純物イオンを選択的に注入することにより、第２導電型の半導体領域を形成することを１回または複数回繰り返すことで、前記並列ｐｎ構造を形成することを特徴とする。

【0028】

また、この発明にかかる超接合炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、前記炭化珪素半導体基板のおもて面に前記エピタキシャル膜を形成し、前記エピタキシャル膜の表面から全面に、リンイオンを注入することにより前記第１半導体層を形成することを特徴とする。

【0029】

また、この発明にかかる超接合炭化珪素半導体装置の製造方法は、上述した発明において、前記エピタキシャル膜は、炭化珪素でできたノンドープ膜または、窒素原子を１×１０¹³～１０¹⁵／ｃｍ³でドーピングした炭化珪素でできた超低濃度膜であることを特徴とする。

【0030】

また、この発明にかかる超接合炭化珪素半導体装置の製造方法は、上述した発明において、前記第１半導体層は、不純物としてリンと窒素を含むことを特徴とする。

【0031】

上述した発明によれば、ｎ型の半導体層の形成の際に、Ｐイオン注入を用いることにより、エピタキシャル成長により形成する場合よりも面内のキャリア濃度分布が改善できる。また、ｎ型カラム領域へのイオン注入ダメージの総量を増やすことができる。また、Ｎイオンや、Ａｌイオンよりも質量が重いＰイオンをイオン注入することで、イオン注入ダメージの総量が増大してライフタイムが更に短縮する。これにより、インバータ等の回路で、部品点数やモジュールサイズの削減をするために、還流ダイオードとしてＳｉＣ ＳＪ－ＭＯＳＦＥＴのボディダイオードを使用する際に、ドリフト層へのキャリア蓄積量の低減によるスイッチング損失の低減効果や、ドリフト層の電子・ホール密度の低減による通電劣化の抑制効果が得られる。

【発明の効果】

【0032】

本発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法によれば、ｎ型の半導体層の形成の際に、面内のキャリア濃度分布の影響を小さくできるという効果を奏する。

【図面の簡単な説明】

【0033】

【図1】実施の形態１にかかる超接合炭化珪素半導体装置の構造を示す断面図である。

【図2】実施の形態１にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図3】実施の形態１にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図4】実施の形態１にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図5】実施の形態１にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【図6】実施の形態１にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。

【図7】実施の形態１にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。

【図8】実施の形態１にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。

【図9】実施の形態１にかかる超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その８）。

【図10】実施の形態１にかかる超接合炭化珪素半導体装置の製造方法においてＰイオンとＡｌイオンを注入した領域のＰとＡｌの濃度を示すグラフである。

【図11】実施の形態２にかかるＳｉＣ中でのＮイオンとＡｌイオンとＰイオンの平均飛程のシミュレーション結果を示すグラフである。

【図12】実施の形態２にかかる超接合炭化珪素半導体装置の構造を示す断面図である。

【図13】実施の形態２にかかる並列ｐｎ構造のドーパント濃度プロファイルのシミュレーション結果である。

【図14】従来の超接合炭化珪素半導体装置の構造を示す断面図である。

【図15】従来の超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。

【図16】従来の超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。

【図17】従来の超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。

【図18】従来の超接合炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。

【発明を実施するための形態】

【0034】

以下に添付図面を参照して、この発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合はばらつきを含め近い濃度であることを示し濃度が同等とは限らない。半導体の導電型の表記にはｎやｐの英語の小文字を使用する。不純物元素として窒素（Ｎ）やリン（Ｐ）が議論されるが、元素は英語の大文字で表記して区別する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

【0035】

（実施の形態１）
図１は、実施の形態１にかかる超接合炭化珪素半導体装置の構造を示す断面図である。本発明にかかる超接合炭化珪素半導体装置について、ＳＪ－ＭＯＳＦＥＴ５０を例に説明する。図１に示すＳＪ－ＭＯＳＦＥＴ５０は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）のおもて面（後述するｐ型ベース領域６側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ－ＭＯＳＦＥＴ５０である。図１では、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。

【0036】

図１に示すように、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴ５０は、ｎ⁺型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型バッファ層（第１導電型の第１半導体層）１７が堆積され、ｎ型バッファ層の表面に並列ｐｎ構造２１が設けられている。

【0037】

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。並列ｐｎ構造２１は、ｐ型カラム領域３およびｎ型カラム領域４を含む。ｎ型カラム領域４は、素子の多数キャリアの電子を導電させるので、ｎ型ドリフト層２と呼ぶこともできる。ｎ型カラム領域４の、ｎ⁺型炭化珪素基板１側に対して反対側の表面層に選択的に、ｎ型高濃度領域（第１導電型の第２半導体層）５が設けられている。ｎ型高濃度領域５は、ｎ⁺型炭化珪素基板１よりも低く、ｎ型カラム領域４より高い不純物濃度の高濃度ｎ型ドリフト層である。ｎ型高濃度領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。

【0038】

並列ｐｎ構造２１の、ｎ⁺型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型の第３半導体層）６が設けられている。以下、ｎ⁺型炭化珪素基板１と、ｎ型バッファ層１７と、並列ｐｎ構造２１と、ｎ型高濃度領域５と、ｐ型ベース層６とを併せて炭化珪素半導体基体とする。並列ｐｎ構造２１より上部が素子構造であり、図１ではトレンチ型ＭＯＳＦＥＴの素子を例示している。

【0039】

ｎ型バッファ層１７は、ｎ⁺型炭化珪素基板１と同程度の不純物濃度のバッファ層である。ｎ型バッファ層１７は、ノンドープまたは超低濃度（１×１０¹³～１０¹⁵／ｃｍ³程度）の窒素をドーピングしたエピタキシャル膜２２（図２参照）にｎ型となるＰ（リン）イオンを注入することで形成される。このため、ｎ型バッファ層１７には、不純物としてリンを含む。ｎ型バッファ層１７の形成の際に、Ｐイオン注入を用いることにより、窒素をドーピングしてエピタキシャル成長により形成する場合よりも面内のキャリア濃度分布が改善できる。ｎ型バッファ層１７内で電子－ホールの再結合を促進し、ｎ⁺型炭化珪素基板１に注入されるホール密度を抑えることで、三角・帯状積層欠陥の発生を効果的に抑制できる。

【0040】

ＳＪ－ＭＯＳＦＥＴ５０には、並列ｐｎ構造２１が設けられている。並列ｐｎ構造２１は、ｎ型カラム領域（第１導電型の第１カラム）４とｐ型カラム領域（第２導電型の第２カラム）３とが、ｎ⁺型炭化珪素基板１のおもて面に平行な面において交互に繰り返し配置されている。ｎ型カラム領域４は、ｎ型バッファ層１７の表面から、ｎ型高濃度領域５に達するように設けられている。

【0041】

また、並列ｐｎ構造２１のチャージバランスとして、ｐ型カラム領域３の幅とｐ型カラム領域３の不純物濃度との積（不純物量）が、ｎ型カラム領域４の幅とｎ型カラム領域４の不純物濃度との積（不純物量）にほぼ等しくなっている。具体的に±５％以内にしている。このため、並列ｐｎ構造２１は、低オン抵抗と高耐圧特性との両方の特性が同時に得られる構造として知られている。なお、図１においては並列ｐｎ構造２１の中央に点線を付しているがこれは図９で後述するように例えば２層で形成することを示すためである。もちろん、並列ｐｎ構造２１は１層で形成してもよいし、２層以上で形成してもよい。

【0042】

図１に示すように、ｎ⁺型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（不図示）が設けられている。裏面電極は、ドレイン電極を構成する。裏面電極の表面には、ドレイン電極パッド（不図示）が設けられている。

【0043】

炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方から後述するソース電極１２側に突出してもよい。

【0044】

ｎ型高濃度領域５の内部には、第１ｐ⁺型ベース領域（第２導電型の第２半導体領域）１４および第２ｐ⁺型ベース領域（第２導電型の第３半導体領域）１５がそれぞれ選択的に設けられている。第１ｐ⁺型ベース領域１４は、トレンチ１６の底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ１６の底面コーナー部とは、トレンチ１６の底面と側壁との境界である。第２ｐ⁺型ベース領域１５は、トレンチ１６の間に設けられ、ｎ型高濃度領域５のｐ型ベース層６側の表面から、第１ｐ⁺型ベース領域１４と同じ深さまで設けられている。

【0045】

第１ｐ⁺型ベース領域１４および第２ｐ⁺型ベース領域１５とｎ型カラム領域４とのｐｎ接合は、トレンチ１６の底面よりもドレイン側に深い位置に形成されている。第１ｐ⁺型ベース領域１４および第２ｐ⁺型ベース領域１５のドレイン側端部の深さ位置は、第１ｐ⁺型ベース領域１４および第２ｐ⁺型ベース領域１５とｎ型カラム領域４とのｐｎ接合がトレンチ１６の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１ｐ⁺型ベース領域１４および第２ｐ⁺型ベース領域１５により、トレンチ１６の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。

【0046】

ｐ型ベース層６の表面層には、基体第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ⁺型コンタクト領域８が設けられてもよい。ｎ⁺型ソース領域７はトレンチ１６に接している。また、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８は互いに接する。なお、本明細書では、おもて面は、ｎ⁺型炭化珪素基板１の第１主面、例えば（０００１）面（Ｓｉ面）を示し、半導体層の表面上に設けられたとは、当該半導体層の表面より上に半導体領域／半導体層が設けられていることを示し、半導体層の表面層に設けられたとは、当該半導体層の内部に、当該半導体層の表面に露出する半導体領域／半導体層が設けられていることを示す。

【0047】

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ型ベース層６に接する。ｐ⁺型コンタクト領域８が設けられている場合は、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８に接する。ソース電極１２は、例えば、ＮｉＳｉ膜からなる。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ＡｌまたはＡｌＳｉからなるソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するＴｉ及びＴｉＮからなるバリアメタル（不図示）が設けられていてもよい。

【0048】

後述するように、ｎ型カラム領域４は、ノンドープまたは超低濃度のエピタキシャル膜２３（図４参照）にｎ型となるＰイオンを注入することで形成される。このため、ｎ型カラム領域４には、不純物としてリンを含む。このイオン注入は全面で行われるため、ｐ型カラム領域３にも不純物としてリンを含む。エピタキシャル膜２３の形成の際に、Ｐイオン注入を用いることにより、窒素をドーピングしてエピタキシャル成長により形成する場合よりも面内のキャリア濃度分布が改善できる。また、ｎ型カラム領域４へのイオン注入ダメージの総量を増やすことができる。

【0049】

また、質量数１４のＮ（窒素）や、質量数２７のＡｌ（アルミニウム）よりも質量が重い質量数３１のＰ（リン、燐）をイオン注入することで、イオン注入ダメージの総量が増大してライフタイムが更に短縮する。これにより、インバータ等の回路で、部品点数やモジュールサイズの削減をするために、還流ダイオードとしてＳｉＣ ＳＪ－ＭＯＳＦＥＴのボディダイオードを使用する際に、ドリフト層へのキャリア蓄積量の低減によるスイッチング損失の低減効果や、ドリフト層の電子・ホール密度の低減による通電劣化の抑制効果が得られる。

【0050】

（実施の形態１にかかる超接合炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる超接合炭化珪素半導体装置の製造方法について説明する。図２～図９は、実施の形態１にかかる超接合炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。

【0051】

まず、ｎ型の単結晶４Ｈ－ＳｉＣでできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、エピタキシャル膜２２を、エピタキシャル成長させる。エピタキシャル膜２２は、不純物を含まない炭化珪素でできたノンドープ膜であってもよいし、ｎ型の不純物、例えば窒素原子を、１×１０¹³～１０¹⁵／ｃｍ³程度でドーピングした炭化珪素でできた超低濃度膜であってもよい。また、エピタキシャル膜２２をノンドープ膜として、その後窒素をイオン注入して所望量のドーピングをしてもよい。ここまでの状態が図２に示されている。次に、エピタキシャル膜２２の表面から全面にリンをイオン注入することでｎ型バッファ層１７を形成する。次に、１７００℃程度の不活性ガス雰囲気でアニール処理を行い、ｎ型バッファ層１７の活性化処理を実施する。なお、アニール処理は、最後に各イオン注入領域をまとめて活性化させてもよい。ここまでの状態が図３に示されている。

【0052】

次に、ｎ型バッファ層１７の表面上に、エピタキシャル膜２３を、エピタキシャル成長させる。ここまでの状態が図４に示されている。次に、エピタキシャル膜２３の表面からの全面にリンをイオン注入することで下部ｎ型ドリフト層２ａを形成する。ここでＰイオンを注入する際の加速エネルギーは、所望のライフタイムの低下を得られ、かつ結晶がダメージを受けすぎて特性劣化が起こらない範囲に設定する。この観点からＰイオンを注入する際の加速エネルギーは７００ｅＶ以上であることが望ましい。上限に関しては２１．５ＭｅＶ以下、好ましくは５．４ＭｅＶ以下、更にイオン注入装置のスループットを考慮すると３．７５ＭｅＶ以下が好ましい。また、イオン注入法でのドーピング濃度の濃度分布を改善する上では、ビームスキャン方式のみを用いているイオン注入装置よりも、ウェハースキャン（メカニカルスキャン）方式を併用しているイオン注入装置を用いる方が、より好ましい。次に、１７００℃程度の不活性ガス雰囲気でアニール処理を行い、下部ｎ型ドリフト層２ａの活性化処理を実施する。なお、アニール処理は、最後に各イオン注入領域をまとめて活性化させてもよい。ここまでの状態が図５に示されている。

【0053】

次に、下部ｎ型ドリフト層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク３０を例えば酸化膜で形成する。そして、アルミニウムイオンを、酸化膜の開口部に注入し、下部ｐ型カラム領域３ａを形成する。アルミニウムイオンが注入されなかった領域が下部ｎ型カラム領域４ａとなる。ここまでの状態が図６に示されている。次に、イオン注入用マスク３０を除去する。次に、１７００℃程度の不活性ガス雰囲気でアニール処理を行い、下部ｐ型カラム領域３ａの活性化処理を実施する。なお、アニール処理は、最後に各イオン注入領域をまとめて活性化させてもよい。

【0054】

次に、下部ｐ型カラム領域３ａおよび下部ｎ型カラム領域４ａの表面上に、エピタキシャル膜２４を、エピタキシャル成長させる。ここまでの状態が図７に示されている。次に、エピタキシャル膜２４の表面から全面にリンをイオン注入することで上部ｎ型ドリフト層２ｂを形成する。次に、１７００℃程度の不活性ガス雰囲気でアニール処理を行い、上部ｎ型ドリフト層２ｂの活性化処理を実施する。なお、アニール処理は、最後に各イオン注入領域をまとめて活性化させてもよい。ここまでの状態が図８に示されている。

【0055】

次に、上部ｎ型ドリフト層２ｂの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク（不図示）を例えば酸化膜で形成する。そして、アルミニウムイオンを、酸化膜の開口部に注入し、上部ｐ型カラム領域３ｂを形成する。アルミニウムイオンが注入されなかった領域が上部ｎ型カラム領域４ｂとなる。次に、イオン注入用マスクを除去する。次に、１７００℃程度の不活性ガス雰囲気でアニール処理を行い、上部ｐ型カラム領域３ｂの活性化処理を実施する。なお、アニール処理は、最後に各イオン注入領域をまとめて活性化させてもよい。次に、イオン注入用マスクを除去する。ここまでの状態が図９に示されている。

【0056】

下部ｐ型カラム領域３ａと上部ｐ型カラム領域３ｂは、ｐ型カラム領域３となり、下部ｎ型カラム領域４ａと上部ｎ型カラム領域４ｂは、ｎ型カラム領域４となり、並列ｐｎ構造２１が形成される。ここでは、エピタキシャル膜２３、２４を２段積層することで並列ｐｎ構造２１を形成する例を示したが、３段以上の積層で形成してもよい。以上が図２～図９の製造工程であり、図１における、ｎ⁺型炭化珪素基板１、ｎ型バッファ層１７、並列ｐｎ構造２１までが形成される。

【0057】

ここで、図１０は、実施の形態１にかかる超接合炭化珪素半導体装置の製造方法において、シミュレーション結果に基づいて計算した、図９の構造のＰイオンとＡｌイオンを注入した領域のＰとＡｌの濃度を示すグラフである。図１０において、縦軸はＰとＡｌの濃度を示し、単位はａｔｏｍｓ／ｃｍ³である。縦軸の例えば１．０Ｅ＋１８の表記は、１．０×１０¹⁸を意味する。横軸は、エピタキシャル膜２４の表面からの深さを示し、単位はμｍである。図１０において、細線は、原点（０μｍ）から順に、上部ｎ型カラム領域４ｂ、下部ｎ型カラム領域４ａ、およびｎ型バッファ層１７のＰの濃度を示す。太線は、原点から順に、上部ｐ型カラム領域３ｂおよび下部ｐ型カラム領域３ａのＡｌの濃度を示す。エピタキシャル膜２３、２４の膜厚は２μｍとした。

【0058】

ｎ型バッファ層１７は、エピタキシャル膜２２をノンドープで成膜した後、ボックスプロファイル部（ＰイオンまたはＡｌイオンの濃度が一定の部分）のＰイオン注入濃度が平均約１．８×１０¹⁶ａｔｏｍｓ／ｃｍ³となるようにＰイオン注入処理することを想定した。

【0059】

また、下部ｎ型ドリフト層２ａは、エピタキシャル膜２３をノンドープで成膜した後、ボックスプロファイル部のＰイオン注入濃度が平均約３．０×１０¹⁶ａｔｏｍｓ／ｃｍ³となるようにＰイオン注入処理することを想定した。

【0060】

また、下部ｐ型カラム領域３ａは、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを酸化膜で形成して、ボックスプロファイル部のＡｌイオン注入濃度が平均約１．３×１０¹⁷ａｔｏｍｓ／ｃｍ³となるようにＡｌイオンを酸化膜の開口部に注入処理することを想定した。

【0061】

また、上部ｎ型ドリフト層２ｂは、酸化膜を除去後、エピタキシャル膜２４をノンドープで成膜した後、ボックスプロファイル部のＰイオン注入濃度が平均約３．０×１０¹⁶ａｔｏｍｓ／ｃｍ³となるようにＰイオン注入処理することを想定した。

【0062】

また、上部ｐ型カラム領域３ｂは、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを酸化膜で形成して、ボックスプロファイル部のＡｌイオン注入濃度が平均約１．３×１０¹⁷ａｔｏｍｓ／ｃｍ³となるようにＡｌイオンを酸化膜の開口部に注入処理することを想定した。なお、各層および各領域の連結部分については、イオン注入領域が重なるため、高濃度化によるピークが生じる。

【0063】

再び図１の半導体装置の製造方法の説明に戻る。以下の製造手順はよく知られているため、図は省略している。図９の工程の後、ｐ型カラム領域３およびｎ型カラム領域４の表面上に、窒素をドーピングしたｎ型高濃度領域５をエピタキシャル成長で形成する。次に、ｎ型高濃度領域５内に、第１ｐ⁺型ベース領域１４および第２ｐ⁺型ベース領域１５を選択マスクによる選択イオン注入で形成する。

【0064】

次に、ｎ型高濃度領域５の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ型ベース層６をエピタキシャル成長で形成する。次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜、半導体膜、ないし酸化膜／半導体膜の積層構造で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ⁺型ソース領域７を形成する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ⁺型コンタクト領域８を形成してもよい。ｐ⁺型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。

【0065】

次に、１７００℃程度の不活性ガス雰囲気でアニール処理を行い、ｎ型カラム領域４、ｎ⁺型ソース領域７、ｐ⁺型コンタクト領域８等の活性化処理を実施する。なお、上述したように１回のアニール処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびにアニール処理を行って活性化させてもよい。

【0066】

次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５に形成された第１ｐ⁺型ベース領域１４に達してもよい。次に、トレンチ形成用マスクを除去する。

【0067】

次に、ｎ⁺型ソース領域７の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学気相成長反応によって堆積する方法で形成してもよい。

【0068】

次に、ゲート絶縁膜９上に、例えばリンがドーピングされた多結晶シリコン層を化学気相成長反応によって成膜する。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。

【0069】

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングし、ｎ⁺型ソース領域７を露出させたコンタクトホールを形成する。ｐ⁺型コンタクト領域８を形成した場合、ｎ⁺型ソース領域７およびｎ⁺型ソース領域７を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。

【0070】

次に、コンタクトホール内および層間絶縁膜１１上にソース電極１２となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１２を残し、ｎ⁺型ソース領域７とソース電極１２とを接触させる。ｐ⁺型コンタクト領域８を形成した場合、ｎ⁺型ソース領域７およびｐ⁺型コンタクト領域８とソース電極１２とを接触させる。次に、コンタクトホール以外のソース電極１２を選択的に除去する。

【0071】

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１２上および層間絶縁膜１１の上部に、ソース電極パッド（不図示）となる電極パッドを堆積する。

【0072】

次に、ｎ⁺型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極を設ける。この後、１０００℃程度の不活性ガス雰囲気でアニール処理を行って、ｎ⁺型炭化珪素半導体基板１とオーミック接合する裏面電極を形成する。なお、トレンチ１６を形成しない場合は、ｐ型ベース層６の表面領域の一部に、ｎ型ウェル領域を形成し、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜９を形成し、ｐ型ベース層６およびｐ型ベース層６の表面に形成された各領域をゲート絶縁膜９で覆い、ゲート絶縁膜９上に、ゲート電極１０として、多結晶シリコン層を形成し、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース層６のｎ⁺型ソース領域７とｎ型ウェル領域に挟まれた部分上に多結晶シリコン層を残し、ゲート電極７を覆うように、層間絶縁膜１１を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

【0073】

以上、説明したように、実施の形態１にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法によれば、ｎ型の半導体層の形成の際に、Ｐイオン注入を用いることにより、エピタキシャル成長により形成する場合よりも面内のキャリア濃度分布が改善できる。また、ｎ型カラム領域へのイオン注入ダメージの総量を増やすことができる。また、Ｎイオンや、Ａｌイオンよりも質量が重いＰイオンをイオン注入することで、イオン注入ダメージの総量が増大してライフタイムが更に短縮する。これにより、インバータ等の回路で、部品点数やモジュールサイズの削減をするために、還流ダイオードとしてＳｉＣ ＳＪ－ＭＯＳＦＥＴのボディダイオードを使用する際に、ドリフト層へのキャリア蓄積量の低減によるスイッチング損失の低減効果や、ドリフト層の電子・ホール密度の低減による通電劣化の抑制効果が得られる。

【0074】

（実施の形態２）
次に、実施の形態２について説明する。実施の形態２は、図１の並列ｐｎ構造２１を変形して並列ｐｎ構造２１'としたものである。実施の形態１は、並列ｐｎ構造２１を形成するエピタキシャル膜２３の１層の膜厚を例えば約２μｍとして、図１０に示すように膜厚全体にｎ型カラム領域のＰイオンの注入が可能である場合を想定している。これに対して実施の形態２では、エピタキシャル膜２３の１層の膜厚が例えば約２．５μｍを超えるような厚い層を想定して、膜厚全体にＰイオンを注入することが困難である場合の素子構造及びその製造方法を提供する。後述するように、厚いエピタキシャル膜に対しては、浅い場所をＰイオン注入で形成し、深い場所をＮイオン注入で形成する２段構造でｎ型カラム領域を構成する。

【0075】

図１１は、ＳｉＣ中にイオン注入したＮイオンとＡｌイオンとＰイオンの各加速エネルギーに対する平均飛程のシミュレーション結果を示すグラフである。なお、ＳｉＣの密度は３．２１ｇ／ｃｍ³として平均飛程を求めた。また、ＳｉＣの結晶構造は考慮していない。図１１において、縦軸は、ＳｉＣ中でのＮイオンとＡｌイオンとＰイオンの平均飛程を示し、単位はμｍであり、横軸は、ＮイオンとＡｌイオンとＰイオンの加速エネルギーを示し、単位はＭｅＶである。図１１に示すように、Ｐイオンは最も質量が重いため、同一の加速エネルギーにおいて注入深さは最も浅くなっている。また、Ｎイオンは最も質量が軽いため、同一の加速エネルギーにおいて注入深さは最も深くなっている。つまり、ＰイオンはＮイオンよりも深い層に注入するのが困難であるのに対して、実施の形態２はその解決方法を提示する。

【0076】

図１２は、実施の形態２にかかる超接合炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる超接合炭化珪素半導体装置では、並列ｐｎ構造２１'を例えば１層のエピタキシャル層とし、ｎ型カラム領域４を、Ｐイオンを注入した第１ｎ型カラム領域４'とＮイオンを注入した第２ｎ型カラム領域４''とで構成する。これによりｐ型カラム領域３も、ＡｌイオンとＰイオンが注入された第１ｐ型カラム領域３'と、ＡｌイオンとＮイオンが注入された第２ｐ型カラム領域３''とで構成される。

【0077】

図１３は、図１２の並列ｐｎ構造２１'のドーパント濃度プロファイルのシミュレーション結果である。加速エネルギーは、Ａｌイオンが８０００ｋｅＶまで、Ｐイオンは５４００ｋｅＶまで、Ｎイオンは６３００ｋｅＶまでしか加速できないイオン注入装置を使用すると仮定している。ｐ型カラム領域３は、１２０ｋｅＶから８０００ｋｅＶまで１６段でＡｌイオンを注入した設定濃度１．３×１０¹⁷ａｔоｍｓ／ｃｍ³狙いのイオン注入プロファイルである。これに対して、ｎ型カラム領域４は、Ｎイオンを３９２０ｋｅＶから５７８０ｋｅＶまで６段でボックスプロファイル注入した後、Ｐイオンを８５ｋｅＶから５４００ｋｅＶまで１２段でボックスプロファイル注入した場合の平均濃度３．０×１０¹⁶ａｔｏｍｓ／ｃｍ³狙いのイオン注入プロファイルである。図１３に示されるように、ｎ型カラム領域４の途中で、ＰイオンとＮイオンが両方とも注入された重なり領域も発生するが、図１２での図示は省略されている。なお、イオン注入法でのドーピング濃度の濃度分布を改善する上では、ビームスキャン方式のみを用いているイオン注入装置よりも、ウェハースキャン（メカニカルスキャン）方式を併用しているイオン注入装置を用いる方が、より好ましい。

【0078】

このような構造とすることで、イオン注入装置の性能に対して深くてＰイオンが到達できない領域にも、Ｐイオンよりも質量が軽くて平均飛程が長いＮイオンを併用することで、より深いｎ型カラム領域４を形成することができる。これにより、ｎ型カラム領域４およびｐ型カラム領域３の一層あたりの深さを実施の形態１よりも深くすることができる。

【0079】

（実施の形態２にかかる超接合炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる超接合炭化珪素半導体装置の製造方法について説明する。以下の作製工程では第１及び第２ｎ型カラム領域４’、４''は、まず層構造として形成され、次にその層構造にｐ型カラム領域を選択的にイオン注入することで、残余の部分としてｎ型カラム領域が確定する。以下の製造方法の説明では第１及び第２ｎ型カラム領域４’、４''は、作製工程の段階に応じて最初の層構造、または後に確定したｎ型カラム領域のいずれかを意味するものとする。

【0080】

まず、実施の形態１にかかる超接合炭化珪素半導体装置の製造方法と同様に、ｎ型バッファ層１７を形成し、ｎ型バッファ層１７の表面上に、エピタキシャル膜２３を、エピタキシャル成長させる。ここまでは図２～図３の工程と同一である。次に、図５においてはエピタキシャル膜２３全体にＰイオンを注入していたが、実施の形態２ではエピタキシャル膜２３の表面から深い位置（ｎ型バッファ層１７に接する領域）に窒素をイオン注入することで第２ｎ型カラム領域４''を形成する。

【0081】

次に、エピタキシャル膜２３の表面からＰイオン注入することで、エピタキシャル膜２３の表面から浅い位置に第１ｎ型カラム領域４'を形成する。次に、１７００℃程度の不活性ガス雰囲気でアニール処理を行い、第１ｎ型カラム領域４'及び第２ｎ型カラム領域４''の活性化処理を実施する。なお、アニール処理は、最後に各イオン注入領域をまとめて活性化させてもよい。また、第２ｎ型カラム領域４''のキャリア濃度は、リンをイオン注入することで形成した第１ｎ型カラム領域４'のキャリア濃度と同じでもよいし、同じでなくともよい。

【0082】

次に、第１ｎ型カラム領域４'の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク３０を例えば酸化膜で形成する。そして、アルミニウムイオンを、酸化膜の開口部に注入し、ｐ型カラム領域３を形成する。アルミニウムイオンが注入されなかった領域がｎ型カラム領域４となる。ｐ型カラム領域３はｎ型カラム領域４に追加してＡｌを注入するので、第１ｐ型カラム領域３'と第２ｐ型カラム領域３''の構造が形成される。次に、イオン注入用マスク３０を除去する。次に、１７００℃程度の不活性ガス雰囲気でアニール処理を行い、ｐ型カラム領域３の活性化処理を実施する。なお、アニール処理は、最後に各イオン注入領域をまとめて活性化させてもよい。このようにして、実施の形態２の並列ｐｎ構造２１'が形成される。ここでは、エピタキシャル膜２３を１段積層することで並列ｐｎ構造２１'を形成する例を示したが、２段以上の積層で形成してもよい。この後、実施の形態１にかかる超接合炭化珪素半導体装置の製造方法と同様にｎ型高濃度領域５を形成する工程を行うことで、図１２に示す炭化珪素半導体装置が完成する。

【0083】

以上、説明したように、実施の形態２にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法によれば、ｎ型の半導体層の形成の際に、Ｐイオン注入を用いることにより、実施の形態１と同様の効果を有する。さらに、深くてＰイオンが到達できない領域にも、Ｎイオン注入を用いることでｎ型カラム領域を形成することができ、ｎ型カラム領域およびｐ型カラム領域の深さを実施の形態１よりも深くすることができる。なお、ｎ型バッファ層についても、深くてＰイオンが到達できない領域がある場合は、同様に深い領域についてＮイオン注入を併用してもよい。

【0084】

以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。

【産業上の利用可能性】

【0085】

以上のように、本発明にかかる超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

【符号の説明】

【0086】

１、１０１ ｎ⁺型炭化珪素基板
２、１０２ ｎ型ドリフト層
２ａ 下部ｎ型ドリフト層
２ｂ 上部ｎ型ドリフト層
３、１０３ ｐ型カラム領域
３ａ 下部ｐ型カラム領域
３ｂ 上部ｐ型カラム領域
３' 第１ｐ型カラム領域
３'' 第２ｐ型カラム領域
４、１０４ ｎ型カラム領域
４ａ 下部ｎ型カラム領域
４ｂ 上部ｎ型カラム領域
４' 第１ｎ型カラム領域
４'' 第２ｎ型カラム領域
５、１０５ ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ⁺型ソース領域
８、１０８ ｐ⁺型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１４、１１４ 第１ｐ⁺型ベース領域
１５、１１５ 第２ｐ⁺型ベース領域
１６、１１６ トレンチ
１７、１１７ ｎ型バッファ層
２１、２１'、１２１ 並列ｐｎ構造
２２、２３、２４ エピタキシャル膜
３０、１２２ イオン注入用マスク
５０、１５０ ＳＪ－ＭＯＳＦＥＴ
１０２ａ 第１ｎ型ドリフト層
１０２ｂ 第２ｎ型ドリフト層
１０３ａ 第１ｐ型カラム領域
１０３ｂ 第２ｐ型カラム領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】