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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024153883
(43)【公開日】2024-10-29
(54)【発明の名称】半導体装置の製造方法、及び構造体
(51)【国際特許分類】
   H01L 23/12 20060101AFI20241022BHJP
   H01L 21/56 20060101ALI20241022BHJP
   H01L 21/301 20060101ALI20241022BHJP
【FI】
H01L23/12 501B
H01L21/56 R
H01L21/78 F
【審査請求】未請求
【請求項の数】20
【出願形態】OL
(21)【出願番号】P 2024128163
(22)【出願日】2024-08-02
(62)【分割の表示】P 2024527731の分割
【原出願日】2023-08-30
(31)【優先権主張番号】PCT/JP2022/033316
(32)【優先日】2022-09-05
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000004455
【氏名又は名称】株式会社レゾナック
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100128381
【弁理士】
【氏名又は名称】清水 義憲
(74)【代理人】
【識別番号】100169454
【弁理士】
【氏名又は名称】平野 裕之
(72)【発明者】
【氏名】青山 元雄
(72)【発明者】
【氏名】畠山 恵一
(72)【発明者】
【氏名】今津 裕貴
(57)【要約】      (修正有)
【課題】半導体装置の製造効率を向上させる半導体装置の製造方法を提供する。
【解決手段】半導体装置201の製造方法は、複数の領域65に分割する溝部61が形成されたインターポーザ60と、各領域65上に配置された半導体素子202a、202bと、を有する構造体200を準備する。半導体素子202aはプロセッサであり、半導体素子202aはメモリである。各溝部61は2本の並列な溝61aを含む。構造体200において、各並列な溝61aに封止材80bが入り込むように半導体素子202a,202bを封止材80で封止する。そして、各溝61aに入り込んだ封止材80bが露出するようにインターポーザ60の主面60bを研磨し、溝部61に沿って封止材80bを切断して、複数の半導体装置201を取得する。この方法によれば、個片化する際に封止材80bのみを切断するため、ブレード変更を省略して製造効率を向上できる。
【選択図】図17
【特許請求の範囲】
【請求項1】
第1主面及び前記第1主面に対向する第2主面を含み、前記第1主面を複数の設置領域に分割する複数の溝部が形成されたインターポーザと、各前記設置領域上に少なくとも一つずつ設置された複数の半導体素子と、を有する構造体を準備する工程であって、各前記溝部が少なくとも2本の並列な溝を含む、準備する工程と、
少なくとも前記複数の溝部に封止材が配置されるように前記複数の半導体素子それぞれの少なくとも一部を前記封止材で封止する工程と、
前記複数の溝部に配置された前記封止材が露出するように、前記インターポーザを前記第2主面から前記第1主面に向かって研磨する工程と、
各前記溝部に沿って前記封止材を切断することにより前記構造体を前記複数の設置領域毎に個片化し、複数の半導体装置を取得する工程と、
を備える、半導体装置の製造方法。
【請求項2】
前記構造体を準備する工程は、研磨する前の前記インターポーザの厚さに対して10%~60%の深さを有する前記複数の溝部を形成する工程を含む、
請求項1に記載の半導体装置の製造方法。
【請求項3】
前記構造体を準備する工程は、70μm~470μmの深さを有する前記複数の溝部を形成する工程を含む、
請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記並列な溝それぞれの幅は、20μm~50μmである、
請求項1~3のいずれか一項に記載の半導体装置の製造方法。
【請求項5】
前記構造体を準備する工程は、前記並列な溝の間に凸状部分が残存するように各前記溝部を形成する工程を含み、
前記複数の半導体装置を取得する工程では、各前記溝部に配置された前記封止材及び前記凸状部分をまとめて切断する、
請求項1~4のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
前記凸状部分の幅は、100μm~200μmである、
請求項5に記載の半導体装置の製造方法。
【請求項7】
前記構造体を準備する工程は、
前記複数の溝部が形成される前の前記第1主面上に再配線層を形成する工程と、
前記再配線層における、前記複数の溝部の形成予定部分との重畳部分を除去する工程と、
前記インターポーザに前記複数の溝部を形成する工程と、を含む、
請求項1~6のいずれか一項に記載の半導体装置の製造方法。
【請求項8】
前記再配線層を形成する材料は、感光性を有する材料を含んでおり、
前記重畳部分を除去する工程では、前記再配線層に対して露光及び現像を行うことにより前記重畳部分を除去する、
請求項7に記載の半導体装置の製造方法。
【請求項9】
前記封止材を配置する工程の前に、前記複数の半導体素子と前記第1主面との間にアンダーフィルを配置する工程を更に備える、
請求項1~8のいずれか一項に記載の半導体装置の製造方法。
【請求項10】
前記封止する工程では、各前記半導体素子の側面及び上面を覆うように前記封止材を配置し、
各前記半導体素子の前記上面が前記封止材から露出するように、前記封止材を研磨する工程を更に備える、
請求項1~9のいずれか一項に記載の半導体装置の製造方法。
【請求項11】
前記構造体を準備する工程は、少なくとも2つの第1ブレードを用いて前記インターポーザを切削することにより前記少なくとも2本の並列な溝を同時に形成する工程、又は、1つの第1ブレードを用いて前記インターポーザを切削することにより前記少なくとも2本の並列な溝を順に形成する工程、を含む、
請求項1~10のいずれか一項に記載の半導体装置の製造方法。
【請求項12】
前記複数の半導体装置を取得する工程では、第2ブレードを用いて前記溝部に沿って前記封止材を切断する、
請求項1~11のいずれか一項に記載の半導体装置の製造方法。
【請求項13】
前記構造体を準備する工程は、第1ブレードを用いて前記インターポーザを切削することにより前記複数の溝部を形成する工程を含み、
前記第1ブレードが有する砥粒の粒度は、前記第2ブレードが有する砥粒の粒度よりも大きい、
請求項12に記載の半導体装置の製造方法。
【請求項14】
前記第1ブレードが有する砥粒の粒度は、♯2000~♯4000であり、
前記第2ブレードが有する砥粒の粒度は、♯320~♯600である、
請求項13に記載の半導体装置の製造方法。
【請求項15】
第1主面及び前記第1主面に対向する第2主面を含むインターポーザと、
前記第1主面に配置された複数の半導体素子と、を備え、
前記インターポーザには、前記第1主面を複数の設置領域に分割する複数の溝部が形成されており、
各前記溝部は、少なくとも2本の並列な溝を含み、
前記複数の半導体素子は、各前記設置領域上に少なくとも一つずつ配置されている、構造体。
【請求項16】
前記複数の溝部は、前記インターポーザの厚さに対して10%~60%の深さを有する、
請求項15に記載の構造体。
【請求項17】
前記複数の溝部は、70μm~470μmの深さを有する、
請求項15又は16に記載の構造体。
【請求項18】
前記並列な溝それぞれの幅は、20μm~50μmである、
請求項15~17のいずれか一項に記載の構造体。
【請求項19】
前記並列な溝の間には凸状部分が設けられており、
前記凸状部分の幅は、100μm~200μmである、
請求項15~18のいずれか一項に記載の構造体。
【請求項20】
前記複数の溝部は、第1方向に沿う複数の第1溝部と、前記第1方向と交差する第2方向に沿う複数の第2溝部とを含む格子状に形成されており、
前記複数の第1溝部のそれぞれが少なくとも2本の並列な溝を有すると共に、前記複数の第2溝部のそれぞれが少なくとも2本の並列な溝を有し、
互いに隣り合う前記第1溝部同士の間隔は、10mm~100mmであり、
互いに隣り合う前記第2溝部同士の間隔は、20mm~100mmである、
請求項15~19のいずれか一項に記載の構造体。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置の製造方法、及び構造体に関する。
【背景技術】
【0002】
高機能化の要求から、半導体素子の様々な実装手法が開発されている。一例として、複数の半導体素子をシリコンインターポーザ上に近接して配置し、シリコンインターポーザに形成された配線を経由して半導体素子同士を接続する2.5D実装が知られている(例えば、特許文献1を参照)。
【0003】
このようなインターポーザを用いた実装手法を採用する半導体装置は、以下のようなプロセスを経て製造される。一例として、まず、インターポーザ上に複数の半導体素子が配置され、各半導体素子がインターポーザに形成された配線に接続される。次に、インターポーザ上に半導体素子を覆うように封止材が配置される。そして、封止材とインターポーザとを切断して個片化することにより、複数の半導体装置が取得される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2018-037465号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述したプロセスでは、例えば、高速回転するブレードを用いてインターポーザと封止材とが順に切断されて個片化される。インターポーザの材質と封止材の材質とは互いに異なっているため、それぞれの材質に適した異なるブレードでインターポーザと封止材とを切断する必要がある。したがって、例えば、インターポーザ用のブレードを用いてインターポーザを切断した後に、ブレードを封止材用のブレードに変更してから封止材を切断する必要がある。このような個片化の際にブレードを変更する作業は、半導体装置の製造効率の向上を妨げる原因となる。
【0006】
本開示は、半導体装置の製造効率を向上することができる、半導体装置の製造方法、及び構造体を提供することを目的とする。
【課題を解決するための手段】
【0007】
[1]本開示は、一側面として、半導体装置の製造方法に関する。この半導体装置の製造方法は、第1主面及び第1主面に対向する第2主面を含み、第1主面を複数の設置領域に分割する複数の溝部が形成されたインターポーザと、各設置領域上に少なくとも一つずつ設置された複数の半導体素子と、を有する構造体を準備する工程であって、各溝部が少なくとも2本の並列な溝を含む、工程と、少なくとも複数の溝部に封止材が配置されるように前記複数の半導体素子それぞれの少なくとも一部を封止材で封止する工程と、複数の溝部に配置された封止材が露出するように、インターポーザを第2主面から第1主面に向かって研磨する工程と、各溝部に沿って封止材を切断することにより構造体を複数の領域毎に個片化し、複数の半導体装置を取得する工程と、を備えている。
【0008】
この製造方法では、インターポーザの第1主面を複数の設置領域に分割する複数の溝部に封止材が配置され、各溝部に配置された封止材が露出するようにインターポーザが第2主面から第1主面に向かって研磨される。そして、各溝部に配置された封止材を含む領域が切断されることにより構造体が個片化(チップ化)され、複数の半導体装置が取得される。この場合、溝部に配置された封止材を含む領域を切断することにより構造体を個片化することができる。そのため、構造体を個片化する際に、例えば、封止材を切断するためのブレードの他にインターポーザを切断するためのブレードを使用する必要が無い。これにより、半導体装置の製造効率を向上することができる。なお、この製造方法では、少なくとも2本の並列な溝の間にインターポーザの一部が残存することになるが、当該インターポーザの一部は、製造される半導体装置を構成する部分ではないため、インターポーザを切断するためのブレードを用いなくても問題がない。また、インターポーザに溝部を形成する際、個片化する際の切断幅(ブレード幅)に対応する幅広の溝を形成しようとすると、溝部の形成に時間がかかる場合がある。しかしながら、上記の製造方法によれば、溝部における各溝の幅を狭くして溝部の形成にかかる時間を短くすることができる。よって、この製造方法によれば、この点においても半導体装置の製造効率を向上することができる。
【0009】
[2]上記[1]の半導体装置の製造方法において、構造体を準備する工程は、研磨する前のインターポーザの厚さに対して10%~60%の深さを有する複数の溝部を形成する工程を含んでいてもよい。形成される溝部の深さが、研磨する前のインターポーザの厚さに対して10%よりも小さい場合、インターポーザを研磨する工程において封止材を露出させ難い。また、形成される溝部の深さが、研磨する前のインターポーザの厚さに対して60%よりも大きい場合、インターポーザの強度が低下し、半導体装置の製造工程においてインターポーザに割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難く製造効率を低下させない。これにより、半導体装置の製造効率を向上することができる。
【0010】
[3]上記[1]又は[2]の半導体装置の製造方法において、構造体を準備する工程は、70μm~470μmの深さを有する複数の溝部を形成する工程を含んでいてもよい。形成される溝部の深さが70μmよりも小さい場合、インターポーザを研磨する工程において封止材を露出させ難い。また、形成される溝部の深さが470μmよりも大きい場合、インターポーザの強度が低下し、半導体装置の製造工程においてインターポーザに割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難く製造効率を低下させない。これにより、半導体装置の製造効率を向上することができる。
【0011】
[4]上記[1]~[3]のいずれかの半導体装置の製造方法において、並列な溝それぞれの幅は、20μm~50μmであってもよい。この場合、溝部を形成する際の切削屑等の発生量を少なくして、半導体素子を含む半導体装置にコンタミが付着することを防止できる。これにより、個片化された半導体装置における不良率を低減し、半導体装置の製造効率を更に向上することができる。また、並列な溝の幅が上記の範囲であることにより、例えばインターポーザがシリコンインターポーザの場合であっても、インターポーザ切削用のブレード等を用いて並列な溝を迅速に形成することが可能となる。
【0012】
[5]上記[1]~[4]のいずれかの半導体装置の製造方法において、構造体を準備する工程は、並列な溝の間に凸状部分が残存するように各溝部を形成する工程を含んでもよく、複数の半導体装置を取得する工程では、各溝部に配置された封止材及び凸状部分をまとめて切断してもよい。この場合、溝部を形成する工程を迅速に行うことができると共に、個片化する際の切断も迅速に行うことができるため、半導体装置の製造効率を更に高めることが可能となる。なお、この場合において、凸状部分の幅は、100μm~200μmであってもよい。この場合、個片化する際の切断をより確実に行うことができる。
【0013】
[6]上記[1]~[5]のいずれかの半導体装置の製造方法において、構造体を準備する工程は、複数の溝部が形成される前の第1主面上に再配線層を形成する工程と、再配線層における、複数の溝部の形成予定部分との重畳部分を除去する工程と、インターポーザに複数の溝部を形成する工程と、を含んでいてもよい。この場合、再配線層において、複数の溝部の形成予定部分との重畳部分が除去される。これにより、例えば、ブレードを用いてインターポーザに複数の溝部を形成する際に、ブレードが再配線層に接触し難い。これにより、再配線層の剥離及びチッピング(微小欠損)を抑制することができる。
【0014】
[7]上記[6]の半導体装置の製造方法において、再配線層を形成する材料は、感光性を有する材料を含んでいてもよい。重畳部分を除去する工程では、再配線層に対して露光及び現像を行うことにより重畳部分を除去してもよい。この場合、再配線層における重畳部分が複雑な形状、又は微細な形状であっても、重複部分を容易に除去することができる。
【0015】
[8]上記[1]~[7]のいずれかの半体装置の製造方法は、封止材を配置する工程の前に、複数の半導体素子と第1主面との間にアンダーフィルを配置する工程を更に備えていてもよい。この場合、例えば、アンダーフィルによって半導体素子がインターポーザに対してより安定して固定される。
【0016】
[9]上記[1]~[8]のいずれかの半導体装置の製造方法において、封止する工程では、各半導体素子の側面及び上面を覆うように封止材を配置し、各半導体素子の上面が封止材から露出するように、封止材を研磨する工程を更に備えていてもよい。この場合、半導体素子の側面が封止材によって覆われるため、半導体素子を保護することができる。また、半導体素子の上面が封止材から露出するため、半導体素子の放熱性を向上することができる。なお、この場合において、封止する工程では、インターポーザの複数の溝部にも封止材が配置されているため、個片化されたインターポーザの各部分の側面も封止材によって覆われることになる。これにより、半導体装置を構成するインターポーザの各部分を保護することもできる。
【0017】
[10]上記[1]~[9]のいずれかの半導体装置の製造方法において、構造体を準備する工程は、少なくとも2つの第1ブレードを用いてインターポーザを切削することにより少なくとも2本の並列な溝を同時に形成する工程を含んでもよい。この場合、インターポーザに並列な溝を形成する工程をより迅速に行うことができ、半導体装置の製造効率を更に向上させることが可能となる。なお、上記の半導体装置の製造方法において、構造体を準備する工程は、1つの第1ブレードを用いてインターポーザを切削することにより少なくとも2本の並列な溝を順に形成する工程を含んでもよい。この場合、溝の形成に用いるブレード装置の構成を簡素化できる。
【0018】
[11]上記[1]~[10]のいずれかの半導体装置の製造方法において、複数の半導体装置を取得する工程では、第2ブレードを用いて溝部に沿って封止材を切断してもよい。この場合、封止材をより確実に切断することができる。
【0019】
[12]上記[11]の半導体装置の製造方法において、構造体を準備する工程は、第1ブレードを用いてインターポーザを切削することにより複数の溝部を形成する工程を含んでいてもよい。第1ブレードが有する砥粒の粒度は、第2ブレードが有する砥粒の粒度よりも大きくてもよい。この場合、第1ブレードを用いて、インターポーザに対して溝部をより確実に形成することができる。また、インターポーザに形成する溝部を微細な切削面を有する溝とすることができる。更に、インターポーザ及び封止材を、それぞれの材質に適した砥粒を有する第1ブレード及び第2ブレードによって切削又は切断することができる。
【0020】
[13]上記[12]の半導体装置の製造方法において、第1ブレードが有する砥粒の粒度は、♯2000~♯4000であってもよい。第2ブレードが有する砥粒の粒度は、♯320~♯600であってもよい。この場合、インターポーザ及び封止材を、それぞれの材質に適した砥粒を有する第1ブレード及び第2ブレードによって切削又は切断することができる。
【0021】
[14]本開示は、別の側面として構造体に関する。構造体は、第1主面及び第1主面に対向する第2主面を含むインターポーザと、第1主面に配置された複数の半導体素子と、を備えている。インターポーザには、第1主面を複数の設置領域に分割する複数の溝部が形成されている。各溝部は、少なくとも2本の並列な溝を含んでいる。複数の半導体素子は、各設置領域上に少なくとも一つずつ配置されている。なお、構造体において、各設置領域上に2つ以上の半導体素子が配置されていてもよい。
【0022】
この構造体では、インターポーザに第1主面を複数の設置領域に分割する複数の溝部が形成されている。この構造体を用いて上記製造方法により半導体装置を製造する場合、上記同様、溝部に配置された封止材を切断することによって構造体を個片化することができる。そのため、構造体を個片化する際に、例えば、封止材を切断するためのブレードの他にインターポーザを切断するためのブレードを使用する必要が無い。これにより、半導体装置の製造効率を向上することができる。なお、この構造体では、少なくとも2本の並列な溝の間にインターポーザの一部が残存することになるが、当該インターポーザの一部は、製造される半導体装置を構成する部分ではないため、インターポーザを切断するためのブレードを用いなくても問題がない。また、インターポーザに溝部を形成する際、個片化する際の切断幅に対応する幅広の溝を形成しようとすると、溝部の形成に時間がかかる場合がある。しかしながら、上記の構造体によれば、溝部における各溝の幅を狭くして溝部の形成にかかる時間を短くすることができる。よって、この構造体によれば、この点においても半導体装置の製造効率を向上することができる。
【0023】
[15]上記[14]の構造体において、複数の溝部は、インターポーザの厚さに対して10%~60%の深さを有していてもよい。この構造体を用いて上記製造方法により半導体装置を製造する場合、上記同様、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難い。これにより、半導体装置の製造効率を向上することができる。
【0024】
[16]上記[14]又は[15]の構造体において、複数の溝部は、70μm~470μmの深さを有していてもよい。この構造体を用いて上記製造方法により半導体装置を製造する場合、上記同様、インターポーザを研磨する工程において封止材を容易に露出させることができると共に、半導体装置の製造工程においてインターポーザに割れが生じ難い。これにより、半導体装置の製造効率を向上することができる。
【0025】
[17]上記[14]~[16]のいずれかの構造体において、並列な溝それぞれの幅は、20μm~50μmであってもよい。この場合、上記同様、溝部を形成する際の切削屑等の発生量を少なくして、半導体装置にコンタミが付着することを防止できる。これにより、半導体装置における不良率を低減し、半導体装置の製造効率を更に向上することができる。
【0026】
[18]上記[14]~[17]のいずれかの構造体において、並列な溝の間には凸状部分が設けられていてもよく、凸状部分の幅は、100μm~200μmであってもよい。この場合、上記同様、個片化する際の切断を迅速に行うことができるため、半導体装置の製造効率を更に高めることが可能となる。
【0027】
[19]上記[14]~[18]の構造体において、複数の溝部は、第1方向に沿う複数の第1溝部と、第1方向と交差する第2方向に沿う複数の第2溝部とを含む格子状に形成されていてもよい。複数の第1溝部のそれぞれが少なくとも2本の並列な溝を有すると共に、複数の第2溝部のそれぞれが少なくとも2本の並列な溝を有してもよい。互いに隣り合う第1溝部同士の間隔は、10mm~100mmであってもよい。互いに隣り合う第2溝部同士の間隔は、20mm~100mmであってもよい。この構造体を用いて上記製造方法により半導体装置を製造する場合、一般的な電子部品に実装することができるサイズを有する汎用性の高い半導体装置を製造することができる。なお、ここでいう溝部同士の間隔は、一の溝部を構成する溝と他の溝部を構成する溝とのうち互いに隣接する溝同士の間隔を意味する。
【発明の効果】
【0028】
本開示の一側面によれば、半導体装置の製造効率を向上することができる。
【図面の簡単な説明】
【0029】
図1図1は、第1実施形態に係る製造方法によって製造される半導体装置の一例を模式的に示す断面図である。
図2図2は、第1実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図3図3は、第1実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図4図4は、第1実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図5図5は、溝部が形成されたインターポーザを示す平面図である。
図6図6は、図5に示すインターポーザの溝部を拡大して示す平面図である。
図7図7は、第1実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図8図8は、第1実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図9図9は、アンダーフィルの構成を示す図である。
図10図10は、第1実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図11図11は、第1実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図12図12は、第1実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図13図13は、第1実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図14図14は、第2実施形態に係る製造方法によって製造される半導体装置の一例を模式的に示す断面図である。
図15図15の(a)~(c)は、第2実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図16図16の(a)~(c)は、第2実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
図17図17の(a)~(c)は、第2実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【発明を実施するための形態】
【0030】
以下、必要により図面を参照しながら本開示のいくつかの実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一の符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。更に、図面の寸法比率は図示の比率に限られるものではない。
【0031】
本明細書において「~」を用いて示された数値範囲には、「~」の前後に記載される数値がそれぞれ最小値及び最大値として含まれる。本明細書に段階的に記載されている数値範囲において、一つの数値範囲で記載された上限値又は下限値は、他の段階的な記載の数値範囲の上限値又は下限値に置き換えてもよい。また、本明細書に記載されている数値範囲において、その数値範囲の上限値又は下限値は、実施例に示されている値に置き換えてもよい。
【0032】
[第1実施形態]
(半導体装置の構成)
図1は、本実施形態に係る製造方法によって製造される半導体装置1の一例を模式的に示す断面図である。半導体装置1は、例えば、CoWoS(Chip on Wafer on Substrate)構造を有する半導体パッケージである。半導体装置1は、半導体素子2と、バンプ3と、アンダーフィル4と、再配線層5と、インターポーザ6と、バンプ7と、封止材8とを備えている。CoWoSでは、このような構成の半導体装置1が有機基板(不図示)に実装される。
【0033】
半導体素子2は、例えば、プロセッサ又はメモリ等の半導体チップである。プロセッサは、例えば、GPU(Graphics Processing Unit)又はCPU(Central Processing Unit)等のプロセッサユニットであってもよい。メモリは、例えば、HBM(High Bandwidth Memory)等のメモリユニットであってもよい。本実施形態では、説明の便宜上、半導体装置1が一つの半導体素子2を備える場合を例に説明するが、半導体装置1は複数の半導体素子2を備えていてもよく(例えば第2実施形態を参照)、1つのプロセッサと複数のメモリユニットとを備えていてもよい。
【0034】
半導体素子2は、再配線層5を隔ててインターポーザ6上に配置されている。半導体素子2は、上面2aと、下面2bと、上面2a及び下面2bを接続する側面2cとを有している。上面2aは、下面2bよりもインターポーザ6から離れて位置している。
【0035】
バンプ3は、半導体素子2と再配線層5(RDL:Re-Distribution Layer)との間に配置されている。バンプ3は、半導体素子2の下面2bと、後述する再配線層5の主面5aとの間に配置されている。バンプ3は、例えば半田等の金属材料により形成されている。バンプ3は、半導体素子2と再配線層5とを電気的に接続している。
【0036】
アンダーフィル4は、半導体素子2と再配線層5との間において、バンプ3を覆うように配置されている。アンダーフィル4は、半導体素子2及び再配線層5に接合している。アンダーフィル4は、バンプ3を封止して保護している。
【0037】
再配線層5は、バンプ3とインターポーザ6との間に配置されている。再配線層5は、互いに対向する主面5a,5bと、主面5a及び主面5bを接続する側面5cと、を有している。主面5aは、主面5bよりもインターポーザ6から離れて位置している。主面5aには、バンプ3及びアンダーフィル4が配置されている。再配線層5は、インターポーザ6上に直接配置されている。主面5bは、インターポーザ6に接触している。再配線層5は、層状の絶縁部分15と、絶縁部分15内に形成された配線(不図示)とを有している。配線は、バンプ3とインターポーザ6とを電気的に接続している。
【0038】
インターポーザ6は、半導体素子2を支持する基板である。本実施形態では、インターポーザ6は、矩形板状に形成されている。インターポーザ6の形状は限定されず、インターポーザ6は、円形板状又は矩形以外の多角形板状に形成されていてもよい。インターポーザ6は、互いに対向する主面6a,6bと、主面6a及び主面6bを接続する側面6cと、を有している。主面6aは、再配線層5の主面5bに接触している。インターポーザ6には、配線が形成されている。当該配線は、主面6aから主面6bに向かって貫通する貫通電極であってもよい。インターポーザ6が有する配線は、再配線層5が有する配線と、後述するバンプ7とを電気的に接続している。なお、インターポーザ6の側面6cは、封止材8によって覆われている。
【0039】
バンプ7は、インターポーザ6の主面6bに配置されている。バンプ7は、例えば半田等の金属材料により形成されている。バンプ7は、半導体装置1が他の電子部品に実装された状態において、インターポーザ6と当該電子部品とを電気的に接続する。
【0040】
封止材8は、半導体素子2及びインターポーザ6を封止する。封止材8は、インターポーザ6の厚さ方向から見た場合に、半導体素子2の周囲に環状に形成されている。封止材8は、半導体素子2の側面2c、アンダーフィル4の表面、再配線層5の側面5c及びインターポーザ6の側面6cを覆っている。このように封止材8によって覆われることにより、半導体装置1の耐久性が高められる。特に、インターポーザ6は、相対的に硬くて脆い性質を有する材料(例えばシリコン等)によって形成されている場合がある。この場合であっても封止材8によって覆われることで、インターポーザ6をより確実に保護することができる。また、封止材8は、半導体素子2の上面2a及びインターポーザ6の主面6bを覆っていない。すなわち、上面2a及び主面6bは、封止材8から露出している。本実施形態では、上面2a及び主面6bの全体が封止材8から露出している。
【0041】
(半導体装置の製造方法)
図2図13を参照して、半導体装置1の製造方法について説明する。図2~4、図7図8及び図10~13は、半導体装置1の製造方法を示す模式的な断面図である。図5は、複数の溝部61が形成されたインターポーザ60を示す平面図である。図6は、図5に示すインターポーザ60の溝部61(第1溝部62及び第2溝部63)を拡大して示す平面図である。図9は、アンダーフィル4の構成を示す図である。半導体装置1は、例えば、以下の工程(a)~工程(f)を経て製造される。
(a)主面60a(第1主面)及び主面60aに対向する主面60b(第2主面)を含み、主面60aを複数の設置領域65に分割する複数の溝部61が形成されたインターポーザ60と、各設置領域65上に少なくとも一つずつ配置された複数の半導体素子2と、を有する構造体100を準備する工程であって、各溝部61が少なくとも2本の並列な溝61aを含む、準備する工程。
(b)複数の半導体素子2と主面60aとの間にアンダーフィル4を配置する工程。
(c)少なくとも溝部61(溝61a)に封止材80bが配置されるように複数の半導体素子2それぞれの少なくとも一部を封止材80で封止する工程。
(d)各半導体素子2の上面2aが封止材80から露出するように、封止材80を研磨する工程。
(e)複数の溝部61に配置された封止材80bが露出するように、インターポーザ60を主面60bから主面60aに向かって研磨する工程。
(f)溝部61に沿って封止材80bを切断することにより構造体100を複数の設置領域65毎に個片化し、複数の半導体装置1を取得する工程。
【0042】
[工程(a)]
図2図7を参照して工程(a)について説明する。工程(a)は、図7に示される構造体100を準備する工程である。工程(a)では、まず、図2に示されるように、インターポーザ60が準備される。インターポーザ60は、後の工程において個片化されて、半導体装置1のインターポーザ6となる。インターポーザ60は、主面60a及び主面60aに対向する主面60bを有している。主面60a及び主面60bが対向する方向は、インターポーザ60の厚さ方向である。本実施形態では、インターポーザ60は、シリコン(Si)により形成されている。インターポーザ60は、円形板状を呈している。インターポーザ60は、ガラス又は有機材料により形成されていてもよく、無機フィラーを含む有機材料を用いて形成された有機基板であってもよい。このような有機基板は、例えば、多層材料である銅張積層板(例えば、MCLシリーズ(商品名、株式会社レゾナック製))をコア材として層間絶縁材料(例えば、ABFフィルム等)をその上に積層して形成することができる。インターポーザ60がガラス又は有機材料により形成されている場合、インターポーザ60は円形板状以外の形状(例えば矩形板状)を呈していてもよい。インターポーザ60の厚さT1は、例えば500μm~1000μmであってもよいし、700μm~800μmであってもよい。インターポーザ60には、配線が形成されている。当該配線は、主面60aから主面60bに向かって貫通するシリコン貫通電極(TSV:Through-Silicon Via)であってもよい。
【0043】
次に、インターポーザ60の主面60a上に再配線層50が形成される。再配線層50は、後の工程において個片化されて、半導体装置1の再配線層5となる。再配線層50は、主面60aの全体にわたって形成されている。再配線層50は、層状の絶縁部分51と、絶縁部分51内に形成された配線(不図示)とを有している。本実施形態では、絶縁部分51は、有機材料により形成されている。絶縁部分51を形成する有機材料は、ポリイミド樹脂、マレイミド樹脂、エポキシ樹脂、フェノキシ樹脂、ポリベンゾオキザール樹脂、アクリル樹脂、又は、アクレート樹脂であってもよい。なお、再配線層50の絶縁部分51は、例えば、感光性絶縁材料(例えば、AHシリーズ(商品名、株式会社レゾナック製))を用いて形成してもよい。
【0044】
有機材料の弾性率は、一般的に、無機材料の弾性率よりも低い。換言すると、有機材料は、一般的に、無機材料よりも柔らかい。絶縁部分51を形成する有機材料の弾性率は、例えば1GPa~10GPaであってもよい。ここでいう弾性率はヤング率を意味する。
【0045】
再配線層50が有する配線は、例えば銅等の金属材料により形成されている。絶縁部分51を形成する材料は、感光性を有していてもよい。絶縁部分51を形成する材料が感光性を有している場合、露光及び現像が行われることにより絶縁部分51の一部が除去され、除去された部分に電解めっき法等を用いて配線が形成されてもよい。絶縁部分51の除去は、レーザ照射により行われてもよい。レーザ照射による場合、絶縁部分51を形成する材料は、感光性を有していなくてもよい。再配線層50が有する配線は、インターポーザ60が有する配線に電気的に接続される。
【0046】
次に、図3に示されるように、再配線層50の一部が除去される。再配線層50の一部が除去されることにより、再配線層50に複数の開口52が形成される。本実施形態では、再配線層50の一部が除去された後に、インターポーザ60に複数の溝部61が形成される(図4を参照)。溝部61の詳細な構成については、図4を参照して後述する。図3に示される再配線層50の一部を除去する工程では、再配線層50における複数の溝部61に対応する部分が除去される。各溝部61は、少なくとも2本の溝61aを有するように構成される。具体的には、図3では、インターポーザ60における溝部61(溝61a)の形成予定部分が部分61Aとして二点鎖線で示されている。図3に示される再配線層50の一部を除去する工程では、再配線層50における部分61Aとの重畳部分が除去される。再配線層50における部分61Aとの重畳部分は、再配線層50に対して露光及び現像が行われることにより除去されてもよいし、レーザ照射が行われることにより除去されてもよい。
【0047】
次に、図4に示されるように、インターポーザ60に複数の溝部61が形成される。各溝部61の幅Wは、後述する工程(f)で構造体100を個片化する際の切断幅(ブレード75の幅)に対応するものであり、例えば100μm~500μmであることが好ましい(図6を参照)。但し、各溝部の幅Wは、個片化する際の切断幅(即ちブレード75のブレード幅)と一致する必要はない。各溝部61の幅Wは、150μm~400μmであることがより好ましく、200μm~300μmであることが更に好ましい。各溝部61の幅Wが100μmよりも狭くなると、工程(f)で封止樹脂を切削するブレード75(図12を参照)の強度を維持しづらくなる。一方、各溝部61の幅Wが500μmよりも広くなると切断する領域が広くなり、1つのインターポーザから取得可能な半導体装置1の数が少なくなってしまう。また、各溝部61は、インターポーザ60の主面60aから主面60bに向かう2本の溝61aを有する。2本の溝61aは互いに並列な状態で延在し、2本の溝61aの間に凸状部分61bが形成される。各溝部61を構成する各溝61aは、スリット状に形成されており、主面60aにおいて開口する。溝部61(溝61a)の深さA1は、例えば、70μm~470μmであってもよいし、100μm~400μmであってもよいし、200μm~300μmであってもよい。インターポーザ60の厚さT1に対する溝部61(溝61a)の深さA1は、例えば、10%~60%であってもよいし、20%~50%であってもよいし、30%~40%であってもよい。溝部61の深さA1は、最終的に取得される半導体装置1のインターポーザ6の厚さT2(図1を参照)よりも、例えば30μm~50μmだけ大きくてもよい。また、各溝61aの幅W1(図6を参照)は、幅Wの範囲内で任意に選択可能であり、例えば、20μm~40μmであってもよいし、40μm~50μmであってもよい。各溝61aの間に位置する凸状部分61bの幅W2は、例えば、100μm~150μmであってもよいし、150μm~200μmであってもよい。なお、溝61aの深さA1に対する溝61aの幅W1のアスペクト比(深さA1:幅W1)は、例えば3.5:1~8:1であってもよい。
【0048】
ここで、図5及び図6も参照して溝部61のより詳細な構成について説明する。図5及び図6では、説明の便宜上、再配線層50の図示が省略され、インターポーザ60のみが図示されている。図5及び図6に示されるように、溝部61は、第1方向D1に沿う複数の第1溝部62と、第1方向D1と交差する第2方向D2に沿う複数の第2溝部63とを有している。すなわち、溝部61は、複数の第1溝部62と複数の第2溝部63とを含む格子状に形成されている。本実施形態では、第2方向D2は、第1方向D1に垂直である。第1溝部62のそれぞれは、2本の並列な溝62aを有し、第2溝部63のそれぞれは、2本の並列な溝63aを有する。並列な2本の溝62aの間には凸状部分62bが形成され、並列な2本の溝63aの間には凸状部分63bが形成される。また、互いに隣り合う第1溝部62同士の間隔P1は、例えば10mm~100mmであってもよいし、25mm~60mmであってもよい。互いに隣り合う第2溝部63同士の間隔P2は、例えば20mm~100mmであってもよいし、30mm~60mmであってもよい。間隔P2は、間隔P1よりも大きくてもよい。
【0049】
複数の溝部61は、主面60aを複数の設置領域65に分割している。本実施形態では、インターポーザ60の厚さ方向から見て、各設置領域65は矩形状を呈している。設置領域65の第1方向D1に沿う幅は、互いに隣り合う第2溝部63同士の間隔P2に等しい。設置領域65の第2方向D2に沿う幅は、互いに隣り合う第1溝部62同士の間隔P1に等しい。各設置領域65の形状は限定されず、各設置領域65は、例えば矩形状以外の多角形状を呈していてもよい。図4に示されるように、溝部61が形成されたインターポーザ60は、板状の第1部分66と、第1部分66上に形成された複数の第2部分67とを有している。第2部分67は、メサ状を呈している。第2部分67の頂面は、設置領域65に対応している。
【0050】
溝部61の各溝61a(溝62a,63a)は、例えば2本のブレード70(第1ブレード、図3を参照)を用いて形成される。一例として、高速回転する2本のブレード70をインターポーザ60の主面60aから主面60bに向かって移動させ、インターポーザ60を切削することにより、各溝部61における2つの溝61aが同時に形成される。この形成の際、2つの溝61aの間に凸状部分61bが残存する。各溝部61における2つの溝61aを1本のブレード70を用いて順に形成してもよい。インターポーザ60を切削するためのブレード70は、例えばシリコン切削用のダイシングブレードであり、溝61aを形成するものであることから、溝61aの幅W1と同等のブレード幅を有している。ブレード70のブレード幅は、例えば20μm~50μmである。また、インターポーザ60を切削するためのブレード70が有する砥粒の粒度(番手)は、例えば♯2000~♯4000であってもよい。粒度を示す♯の値が大きいほど、砥粒の粒径は小さくなる。砥粒は、ダイヤモンド砥粒(SD)であってもよい。溝部61の各溝61aの形成手法は限定されず、例えばレーザ照射により溝部61が形成されてもよい。
【0051】
次に、図7に示されるように、各設置領域65上に半導体素子2が設置される。本実施形態では、各設置領域65上に一つずつ半導体素子2が設置される。半導体素子2は、各設置領域65上に少なくとも一つずつ設置されればよい。したがって、各設置領域65上に複数の半導体素子2が設置されてもよい。一例として、一つのプロセッサ(例えばGPU)及び複数のメモリ(例えばHBM)が、複数の半導体素子2として各設置領域65上に設置されてもよい。この場合、各設置領域65において、複数のメモリはプロセッサの周囲に近接して配置されてもよい。プロセッサとメモリとは、互いに積層されることなく二次元的に配置されてもよい。複数のメモリは、互いに積層されて三次元的に配置されてもよい。
【0052】
本実施形態では、再配線層50がインターポーザ60上に配置され、半導体素子2がバンプ3を介して再配線層50上に設置される。すなわち、半導体素子2は、再配線層50及びバンプ3を介して設置領域65上に設置される。半導体素子2は、バンプ3によって再配線層50が有する配線部分に電気的に接続される。以上の工程(a)により、構造体100が準備される。準備される構造体100は、インターポーザ60と、複数の半導体素子2とを有している。インターポーザ60は、主面60aと、主面60aに対向する主面60bとを含んでいる。インターポーザ60には、主面60aを複数の設置領域65に分割する複数の溝部61が形成されている。各溝部61は、少なくとも2本の並列な溝61aを含む。複数の半導体素子2は、各設置領域65上に少なくとも一つずつ設置されている。本実施形態では、複数の半導体素子2は、各設置領域65上に一つずつ設置されている。
【0053】
[工程(b)]
工程(b)は、複数の半導体素子2と、インターポーザ60の主面60aとの間にアンダーフィル4を配置する工程である。図8に示されるように、アンダーフィル4は、各半導体素子2と主面60aとの間に配置される。本実施形態では、アンダーフィル4は、主面60aに配置された再配線層50と、半導体素子2との間に配置される。図9に示されるように、アンダーフィル4は、半導体素子2と再配線層50との間においてバンプ3を覆うように配置される。アンダーフィル4は、バンプ3同士の隙間に充填される。アンダーフィル4は、半導体素子2及び再配線層50に接合する。アンダーフィル4は、バンプ3を封止して保護する。アンダーフィル4は、例えばエポキシ樹脂を含む材料により形成されてもよい。なお、アンダーフィル4としては、個別のアンダーフィル材を用いて形成するだけでなく、後述する封止材80で封止する際に封止材80の一部をアンダーフィルとしても使用してもよい。
【0054】
[工程(c)]
工程(c)は、複数の半導体素子2それぞれを封止材80で封止すると共に、少なくとも溝部61(溝61a)に封止材80bを配置する工程である。図10に示されるように、溝部61の全体に封止材80bが配置(充填)されるように複数の半導体素子2を封止材80で封止する。封止材80は、再配線層50の開口52の内部、及び複数の半導体素子2の間にも配置される。封止材80は、半導体素子2、アンダーフィル4及び再配線層50を覆うように、インターポーザ60の全体にわたって配置される。封止材80は、各半導体素子2の上面2a及び側面2cを覆うように配置される。封止材80は、例えばエポキシ樹脂を含む材料により形成されてもよい。封止材80は、エポキシモールディングコンパウンド(EMC)であってもよい。
【0055】
[工程(d)]
工程(d)は、各半導体素子2の上面2aが封止材80から露出するように、封止材80を研磨する工程である。図10に示されるように、封止材80は、インターポーザ60とは反対側の表面80aを有している。工程(d)では、封止材80が表面80aからインターポーザ60に向かって研磨されることにより、封止材80が薄化される。本実施形態では、図11に示されるように、表面80aが上面2aと面一になるまで封止材80が研磨される。これにより、上面2aが封止材80から露出する。
【0056】
本実施形態では、工程(d)が終了した後に、インターポーザ60の向きが反転される。工程(d)までの工程では、インターポーザ60の主面60aは、主面60bよりも鉛直方向において上側に位置していた(図11を参照)。これに対して、工程(e)以降の工程では、インターポーザ60は、主面60aが主面60bよりも鉛直方向において下側に位置するように配置される。
【0057】
[工程(e)]
工程(e)は、各溝部61を構成する2つの溝61aに配置された封止材80bが露出するように、インターポーザ60を研磨する工程である。工程(e)では、インターポーザ60が、主面60bから主面60aに向かって研磨されることにより、インターポーザ60が薄化される。溝部61に配置された封止材80bが露出するまでインターポーザ60を研磨すると、図11及び図12に示されるように、インターポーザ60の第1部分66が除去され、複数の第2部分67が残る。インターポーザ60の厚さ方向から見て、隣り合う第2部分67同士の間には、封止材80と溝61a間の凸状部分61bのみが存在している。
【0058】
次に、図13に示されるように、インターポーザ60にバンプ7が配置される。本実施形態では、バンプ7は、各第2部分67における再配線層50とは反対側の表面に配置される。バンプ7は、インターポーザ60の配線に電気的に接続される。
【0059】
[工程(f)]
工程(f)は、各溝部61に沿って、2つの溝61a内の封止材80b及び溝61a間の凸状部分61bをまとめて切断することにより構造体100を複数の設置領域65毎に個片化し、複数の半導体装置1を取得する工程である。図12及び図13に示されるように、工程(f)では、封止材80b及び凸状部分61bがインターポーザ60の厚さ方向に切断される。具体的には、封止材80における溝61aに配置された封止材80bと、溝61aの間の凸状部分61bと、封止材80における再配線層50の開口52内に配置された封止材80と、封止材80における複数の半導体素子2の間に配置された部分とが併せて切断される。これにより、構造体100が複数の設置領域65毎に個片化される。上述したように、インターポーザ60の厚さ方向から見て、隣り合う第2部分67同士の間には、封止材80,80bが存在している。そのため、工程(f)において封止材80,80bを切断する際、インターポーザ60の本体部分(凸状部分61bを除く部分)は切断されない。本実施形態では、インターポーザ60の厚さ方向から見て、溝部61が格子状に形成されている。そのため、インターポーザ60は、溝部61に沿って格子状に切断される。
【0060】
溝61a内の封止材80b及び凸状部分61b等は、例えばブレード75(第2ブレード)を用いて切断される。一例として、高速回転するブレード75によって封止材80b及び凸状部分61b等が切断される。封止材80b等を切断するためのブレード75は、例えば封止材(樹脂材)切削用のダイシングブレードであり、凸状部分61bは少なくとも切断する必要があるため、凸状部分61bの幅W2以上で且つ溝部61の幅W以下であるブレード幅を有していることが好ましい。このようなブレード75のブレード幅は、例えば100μm~200μmである。つまり、個片化する際のブレード75のブレード幅は、溝61aを切削するためのブレード70(図3参照)のブレード幅よりも広くなっていてもよい。ブレード幅が凸状部分61bの幅W2に近いブレード75を用いた場合、個片化された半導体装置1の側面における封止材80の厚みを十分に確保することができ、パッケージの保護機能を向上することができる。また、個片化の際に封止材80b等を切断するためのブレード75が有する砥粒の粒度(番手)は、例えば♯320~♯600であってもよい。砥粒は、ダイヤモンド砥粒(SD)であってもよい。工程(a)においてインターポーザ60を切削するためのブレード70(溝部61を形成するためのブレード)が有する砥粒の粒度は、工程(f)において封止材80bを切断するためのブレード75が有する砥粒の粒度よりも大きくてもよい。
【0061】
工程(f)により構造体100が個片化され、複数の半導体装置1(図1を参照)が取得される。個片化後のインターポーザ60は、半導体装置1のインターポーザ6に対応し、個片化後の再配線層50は、半導体装置1の再配線層5に対応する。以上で、半導体装置1の製造工程が終了する。
【0062】
以上、本実施形態に係る半導体装置1の製造方法によれば、インターポーザ60の主面60aを複数の設置領域65に分割する複数の溝部61に封止材80bが配置され、各溝部61に配置された封止材80bが露出するようにインターポーザ60が主面60bから主面60aに向かって研磨される。そして、各溝部61に配置された封止材80bを含む領域が切断されることにより構造体100が個片化され、複数の半導体装置1が取得される。この場合、インターポーザ60の本体部分を切断することなく、各溝部61に配置された封止材80bを含む領域を切断することにより構造体100を個片化することができる。そのため、構造体100を個片化する際に、例えば、封止材80bを切断するためのブレード75の他にインターポーザ60を切断するためのブレードを使用する必要が無い。これにより、例えばブレードを交換する手間が不要となり、半導体装置1の製造効率を向上することができる。また、構造体を個片化する際にインターポーザ及び封止材の両者を順に切断する必要がある従来の製造方法では、インターポーザを確実に切断するためにブレードが封止材まで到達するようにインターポーザを切断する場合がある。この場合、インターポーザを切断するためのブレードが封止材に接触する。このように、本来の対象物とは異なる材質の対象物を切断した場合、ブレードに異常磨耗が生じるおそれがある。これに対して、本実施形態に係る半導体装置1の製造方法では、構造体100を個片化する際に、封止材80bを含む領域を切断するためのブレード75をインターポーザ60の本体部分に接触させる必要がないため、ブレードに異常磨耗が生じ難い。これにより、ブレードの寿命が延び、ブレードの交換頻度が低下するため、半導体装置1の製造効率を向上することができる。さらに、本実施形態に係る製造方法によって製造される半導体装置1では、インターポーザ6の側面6cが封止材8によって覆われるため、インターポーザ6を保護することができる。インターポーザ6の側面が封止材8によって覆われている上記構成によれば、相対的に硬くて脆い性質を有するシリコン等によってインターポーザ6が形成されている場合であっても、インターポーザ6をより確実に保護することができる。また、上記の製造方法では、2本の並列な溝61aの間にインターポーザの一部が残存することになるが、当該インターポーザの一部(凸状部分61b)は、製造される半導体装置1を構成する部分ではないため、インターポーザ60を切断するためのブレードを用いなくても問題がない(即ち、ブレード75でまとめて切断しても問題ない)。また、インターポーザ60に溝部61を形成する際、個片化する際の切断幅に対応する幅広の溝を形成しようとすると、溝部の形成に時間がかかる場合がある。しかしながら、上記の製造方法によれば、溝部における各溝61aの幅を狭くして溝部61の形成にかかる時間を短くすることもできる。よって、この製造方法によれば、この点においても半導体装置の製造効率を向上することができる。
【0063】
本実施形態の半導体装置1の製造方法において、構造体100を準備する工程は、インターポーザ60の厚さT1に対して10%~60%の深さA1を有する溝部61(溝61a)を形成する工程を含んでいてもよい。溝部61の深さA1が、インターポーザ60の厚さT1に対して10%よりも小さい場合、インターポーザ60を研磨する工程において封止材80bを露出させ難い。また、溝部61の深さA1が、インターポーザ60の厚さT1に対して60%よりも大きい場合、インターポーザ60の強度が低下し、半導体装置1の製造工程においてインターポーザ60に割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザ60を研磨する工程において封止材80bを容易に露出させることができると共に、半導体装置1の製造工程においてインターポーザ60に割れが生じ難く製造効率を低下させない。これにより、半導体装置1の製造効率を向上することができる。
【0064】
本実施形態の半導体装置1の製造方法において、構造体100を準備する工程は、70μm~470μmの深さA1を有する溝部61(溝61a)を形成する工程を含んでいてもよい。溝部61の深さA1が70μmよりも小さい場合、インターポーザ60を研磨する工程において封止材80bを露出させ難い。また、溝部61の深さA1が470μmよりも大きい場合、インターポーザ60の強度が低下し、半導体装置1の製造工程においてインターポーザ60に割れが生じる可能性があり、この割れを生じさせないために製造効率が低下する虞がある。これに対して、上記の製造方法によれば、インターポーザ60を研磨する工程において封止材80bを容易に露出させることができると共に、半導体装置1の製造工程においてインターポーザ60に割れが生じ難く製造効率を低下させない。これにより、半導体装置1の製造効率を向上することができる。
【0065】
本実施形態の半導体装置1の製造方法において、並列な溝61aそれぞれの幅は、20μm~50μmであってもよい。この場合、溝部61を形成する際の切削屑等の発生量を少なくして、半導体素子2を含む半導体装置1にコンタミが付着することを防止できる。これにより、個片化された半導体装置1における不良率を低減し、半導体装置1の製造効率を更に向上することができる。また、並列な溝61aの幅が上記の範囲であることにより、例えばインターポーザ60がシリコンインターポーザの場合であっても、ブレード70等を用いて並列な溝61aを迅速に形成することが可能となる。
【0066】
本実施形態の半導体装置1の製造方法において、構造体100を準備する工程は、並列な溝61aの間に凸状部分61bが残存するように各溝部61を形成する工程を含んでいる。また、複数の半導体装置1を取得する工程では、各溝部61の溝61aに配置された封止材80b及び凸状部分61bをまとめて切断する。この場合、溝部61を形成する工程を迅速に行うことができると共に、個片化する際の切断も迅速に行うことができるため、半導体装置1の製造効率を更に高めることが可能となる。なお、この場合において、凸状部分61bの幅は、100μm~200μmであってもよい。この場合、個片化する際の切断をより確実に行うことができる。
【0067】
本実施形態の半導体装置1の製造方法において、インターポーザ60は、シリコン(Si)によって形成されている。この場合、インターポーザ60に形成される配線の微細化を実現することができる。
【0068】
本実施形態の半導体装置1の製造方法において、構造体100を準備する工程は、複数の溝部61が形成される前の主面60a上に再配線層50を形成する工程と、再配線層50における、複数の溝部61の形成予定部分(部分61A)との重畳部分を除去する工程と、インターポーザ60に複数の溝部61を形成する工程と、を含んでいる。この場合、再配線層50において、複数の溝部61の形成予定部分との重畳部分が除去される。これにより、例えば、ブレードを用いてインターポーザ60に溝部61を形成する際に、ブレードが再配線層50に接触し難い。これにより、再配線層50の剥離及びチッピング(微小欠損)を抑制することができる。
【0069】
本実施形態の半導体装置1の製造方法において、再配線層50を形成する材料は、感光性を有する材料を含んでいてもよい。重畳部分を除去する工程では、再配線層50に対して露光及び現像を行うことにより重畳部分を除去してもよい。この場合、再配線層50における重畳部分が複雑な形状、又は微細な形状であっても、重複部分を容易に除去することができる。
【0070】
本実施形態の半導体装置1の製造方法は、封止材80を配置する工程の前に、複数の半導体素子2と主面60aとの間にアンダーフィル4を配置する工程を更に備えている。この場合、アンダーフィル4によって半導体素子2がインターポーザ60に対してより安定して固定される。
【0071】
本実施形態の半導体装置1の製造方法において、封止材80を配置する工程では、各半導体素子2の側面2c及び上面2aを覆うように封止材80を配置し、各半導体素子2の上面2aが封止材80から露出するように、封止材80を研磨する工程を更に備えている。この場合、半導体素子2の側面2cが封止材80によって覆われるため、半導体素子2を保護することができる。また、半導体素子2の上面2aが封止材8から露出するため、半導体素子2の放熱性を向上することができる。
【0072】
本実施形態の半導体装置1の製造方法において、構造体100を準備する工程は、少なくとも2つのブレード70を用いてインターポーザ60を切削することにより少なくとも2本の並列な溝61aを同時に形成する工程を含んでいる。この場合、インターポーザに並列な溝61aを形成する工程をより迅速に行うことができ、半導体装置1の製造効率を更に向上させることが可能となる。
【0073】
本実施形態の半導体装置1の製造方法において、複数の半導体装置1を取得する工程では、ブレード75を用いて溝部61に沿って封止材80bを含む領域を切断する。この場合、封止材80bを含む領域をより確実に切断することができる。
【0074】
本実施形態の半導体装置1の製造方法において、構造体100を準備する工程は、ブレード70を用いてインターポーザ60を切削することにより複数の溝部61を形成する工程を含んでいる。また、溝部61を形成する工程においてインターポーザ60を切削するためのブレード70が有する砥粒の粒度は、複数の半導体装置1を取得する工程において封止材80bを含む領域を切断するためのブレード75が有する砥粒の粒度よりも大きい。この場合、ブレード70を用いて、インターポーザ60に対して溝部61をより確実に形成することができる。また、インターポーザ60に形成する溝部61を微細な切削面を有する溝とすることができる。更に、インターポーザ60及び封止材80を、それぞれの材質に適した砥粒を有するブレードによって切削又は切断することができる。
【0075】
本実施形態の半導体装置1の製造方法において、溝部61を形成する工程においてインターポーザ60を切削するためのブレード70が有する砥粒の粒度は、♯2000~♯4000であってもよい。複数の半導体装置1を取得する工程において封止材80b等を切断するためのブレード75が有する砥粒の粒度は、♯320~♯600であってもよい。この場合、インターポーザ60及び封止材80を、それぞれの材質に適した砥粒を有するブレードによって切削又は切断することができる。
【0076】
本実施形態に係る構造体100では、インターポーザ60に主面60aを複数の設置領域65に分割する複数の溝部61が形成されている。この構造体100を用いて上記製造方法により半導体装置1を製造する場合、上記同様、インターポーザ60の本体部分を切断することなく、溝部61に配置された封止材80b等を切断することによって構造体100を個片化することができる。そのため、構造体100を個片化する際に、例えば、封止材80を切断するためのブレード75の他にインターポーザ60を切断するためのブレードを使用する必要が無い。これにより、半導体装置1の製造効率を向上することができる。なお、この構造体100では、2本の並列な溝61aの間にインターポーザ60の一部(凸状部分61b)が残存することになるが、当該インターポーザの一部は、製造される半導体装置1を構成する部分ではないため、個片化する際にインターポーザ60を切断するためのブレードを用いなくても問題がない。また、インターポーザ60に溝部61を形成する際、個片化する際の切断幅に対応する幅広の溝を形成しようとすると、溝部61の形成に時間がかかる場合がある。しかしながら、構造体100によれば、溝部61における各溝61aの幅W1を狭くして溝部61の形成にかかる時間を短くすることができる。よって、構造体100によれば、この点においても半導体装置1の製造効率を向上することができる。
【0077】
本実施形態の構造体100において、複数の溝部61の各溝61aは、インターポーザ60の厚さT1に対して10%~60%の深さA1を有していてもよい。構造体100を用いて上記製造方法により半導体装置1を製造する場合、上記同様、インターポーザ60を研磨する工程において封止材80を容易に露出させることができると共に、半導体装置1の製造工程においてインターポーザ60に割れが生じ難い。これにより、半導体装置1の製造効率を向上することができる。
【0078】
本実施形態の構造体100において、複数の溝部61の各溝61aは、70μm~470μmの深さA1を有していてもよい。構造体100を用いて上記製造方法により半導体装置1を製造する場合、上記同様、インターポーザ60を研磨する工程において封止材80を容易に露出させることができると共に、半導体装置1の製造工程においてインターポーザ60に割れが生じ難い。これにより、半導体装置1の製造効率を向上することができる。
【0079】
本実施形態の構造体100において、並列な溝61aそれぞれの幅は、20μm~50μmであってもよい。この場合、上記同様、溝部61を形成する際の切削屑等の発生量を少なくして、半導体装置1にコンタミが付着することを防止できる。これにより、半導体装置1における不良率を低減し、半導体装置1の製造効率を更に向上することができる。
【0080】
本実施形態の構造体100において、並列な溝61aの間には凸状部分61bが設けられていてもよく、凸状部分61bの幅は、100μm~200μmであってもよい。この場合、上記同様、個片化する際の切断を迅速に行うことができるため、半導体装置の製造効率を更に高めることが可能となる。
【0081】
本実施形態の構造体100において、複数の溝部61は、第1方向D1に沿う複数の第1溝部62と、第1方向に垂直な第2方向D2に沿う複数の第2溝部63とを含む格子状に形成されている。複数の第1溝部62のそれぞれが2本の並列な溝62aを有すると共に、複数の第2溝部63のそれぞれが2本の並列な溝63aを有してもよい。互いに隣り合う第1溝部62同士の間隔は、10mm~100mmであってもよい。互いに隣り合う第2溝部63同士の間隔は、20mm~100mmであってもよい。構造体100を用いて上記製造方法により半導体装置1を製造する場合、一般的な電子部品に実装することができるサイズを有する汎用性の高い半導体装置1を製造することができる。
【0082】
[第2実施形態]
次に、図14図17を参照して、第2実施形態に係る半導体装置及びその製造方法について説明する。図14は、第2実施形態に係る製造方法によって製造される半導体装置201の一例を模式的に示す断面図である。図15図17は、第2実施形態に係る半導体装置の製造方法を示す模式的な断面図である。第2実施形態に係る半導体装置201は、例えば、CoWoS(Chip on Wafer on Substrate)構造を有する半導体パッケージであり、各半導体装置に複数の半導体素子が実装される点が第1実施形態と相違している。他の構成は同様であるため、以下では説明を省略することがある。図14に示すように、半導体装置201は、複数の半導体素子202(202a,202b)と、各バンプ3と、各アンダーフィル4と、再配線層5と、インターポーザ6と、バンプ7と、封止材8とを備えている。
【0083】
半導体素子202は、例えば、プロセッサ又はメモリ等の半導体チップである。プロセッサは、例えば、GPU(Graphics Processing Unit)又はCPU(Central Processing Unit)等のプロセッサユニットであってもよい。メモリは、例えば、HBM(High Bandwidth Memory)等のメモリユニットであってもよい。図14に示す例では、例えば、一方の半導体素子202aがプロセッサユニットであり、他方の半導体素子202bがメモリである。半導体素子202bは、複数のメモリが積層されたメモリユニットであってもよい。第2実施形態に係る半導体装置201では、複数の半導体素子202が設けられているため、各半導体素子202の間にも封止材8が入り込むように構成されている。また、各半導体素子202a,202bは再配線層5又は再配線層5内に配置される内蔵チップ等によって互いに電気的に接続されてもよい。
【0084】
次に、図15図17を参照して、半導体装置201の製造方法について説明する。工程(a)は、図16の(a)に示される構造体200を準備する工程である。工程(a)では、まず、図15の(a)に示されるように、インターポーザ60が準備される。インターポーザ60は、後の工程において個片化されて、半導体装置201のインターポーザ6となる。このインターポーザ60の主面60a上に再配線層50が形成される。再配線層50は、後の工程において個片化されて、半導体装置201の再配線層5となる。再配線層50は、主面60aの全体にわたって形成されている。再配線層50は、層状の絶縁部分51と、絶縁部分51内に形成された配線(不図示)とを有している。
【0085】
次に、図15の(b)に示されるように、再配線層50の一部が除去される。再配線層50の一部が除去されることにより、再配線層50に複数の開口52が形成される。本実施形態では、再配線層50の一部が除去された後に、インターポーザ60に複数の溝部61(少なくとも2本の溝61a)が形成される(図15の(c)を参照)。再配線層50の一部を除去する方法は、第1実施形態と同様である。
【0086】
次に、図15の(c)に示されるように、インターポーザ60に複数の溝部61が形成される。また、各溝部61は、第1実施形態と同様に、インターポーザ60の主面60aから主面60bに向かう2本の溝61aを有し、2本の溝61aは互いに並列な状態で延在し、2本の溝61aの間に凸状部分61bが形成される。各溝部61を構成する各溝61aは、スリット状に形成されており、主面60aにおいて開口する。溝部61(溝61a)の深さは、第1実施形態と同様に、例えば、70μm~470μmであってもよいし、100μm~400μmであってもよいし、200μm~300μmであってもよい。インターポーザ60の厚さに対する溝部61(溝61a)の深さは、例えば、10%~60%であってもよいし、20%~50%であってもよいし、30%~40%であってもよい。溝部61の深さは、最終的に取得される半導体装置201のインターポーザ6の厚さよりも、例えば30μm~50μmだけ大きくてもよい。溝61aの深さに対する溝61aの幅のアスペクト比(深さ:幅)は、例えば3.5:1~8:1であってもよい。
【0087】
また、複数の溝部61は、第1実施形態と同様に、主面60aを複数の設置領域65に分割している。インターポーザ60の厚さ方向から見て、各設置領域65は矩形状を呈している。図15の(c)に示されるように、溝部61が形成されたインターポーザ60は、板状の第1部分66と、第1部分66上に形成された複数の第2部分67とを有している。第2部分67は、メサ状を呈している。第2部分67の頂面は、設置領域65に対応している。なお、溝部61の各溝61aは、第1実施形態と同様に、例えば2本のブレード70を用いて形成される。
【0088】
次に、図16の(a)に示されるように、各設置領域65上に複数の半導体素子202が設置される。第2実施形態では、各設置領域65上に2つずつ半導体素子202が設置される。一例として、プロセッサ(例えばGPU)である半導体素子202aと、メモリ(例えばHBM)である半導体素子202bとが各設置領域65上に設置される。複数のメモリを設置する場合、各メモリを積層して三次元的に配置してもよい。
【0089】
[工程(b)]
工程(b)は、図16の(b)に示されるように、各半導体素子202a,202bと、再配線層50との間にアンダーフィル4を配置する工程である。
【0090】
[工程(c)]
工程(c)は、各半導体素子202a,202bそれぞれを封止材80で封止すると共に、少なくとも溝部61(各溝61a)に封止材80bを配置する工程である。図16の(c)に示されるように、溝部61の全体に封止材80bが配置(充填)されるように複数の半導体素子202a,202bを封止材80で封止する。封止材80は、再配線層50の開口52の内部、及び各半導体素子202a,202bの間にも配置される。封止材80は、半導体素子202a,202b、アンダーフィル4及び再配線層50を覆うように、インターポーザ60の全体にわたって配置される。封止材80は、各半導体素子202a,202bの上面及び側面を覆うように配置される。
【0091】
[工程(d)]
工程(d)は、各半導体素子202a,202bの上面が封止材80から露出するように、封止材80を研磨する工程である。図17の(a)に示されるように、封止材80は、インターポーザ60とは反対側の表面80aを有している。工程(d)では、封止材80が表面80aからインターポーザ60に向かって研磨されることにより、封止材80が薄化される。本実施形態では、図17の(a)に示されるように、表面80aが半導体素子202a,202bの上面と面一になるまで封止材80が研磨される。これにより、半導体素子202a,202bの上面が封止材80から露出する。
【0092】
本実施形態では、工程(d)が終了した後に、インターポーザ60の向きが反転される。工程(d)までの工程では、インターポーザ60の主面60aは、主面60bよりも鉛直方向において上側に位置していた(図17の(a)を参照)。これに対して、工程(e)以降の工程では、インターポーザ60は、主面60aが主面60bよりも鉛直方向において下側に位置するように配置される。
【0093】
[工程(e)]
工程(e)は、各溝部61を構成する2つの溝61aに配置された封止材80bが露出するように、インターポーザ60を研磨する工程である。工程(e)では、インターポーザ60が、主面60bから主面60aに向かって研磨されることにより、インターポーザ60が薄化される。溝部61に配置された封止材80bが露出するまでインターポーザ60を研磨すると、図17の(b)に示されるように、インターポーザ60の第1部分66が除去され、複数の第2部分67が残る。インターポーザ60の厚さ方向から見て、隣り合う第2部分67同士の間には、封止材80(80b)と溝61a間の凸状部分61bのみが存在している。
【0094】
次に、図17の(c)に示されるように、インターポーザ60にバンプ7が配置される。本実施形態では、バンプ7は、各第2部分67における再配線層50とは反対側の表面に配置される。バンプ7は、インターポーザ60の配線に電気的に接続される。
【0095】
[工程(f)]
工程(f)は、第1実施形態と同様に、各溝部61に沿って、2つの溝61a内の封止材80b及び溝61a間の凸状部分61bをまとめて切断することにより構造体200を複数の設置領域65毎に個片化し、複数の半導体装置201を取得する工程である。図17の(b)及び(c)に示されるように、工程(f)では、ブレード75によって、封止材80b及び凸状部分61bがインターポーザ60の厚さ方向に切断される。具体的には、封止材80における溝61aに配置された封止材80bと、溝61aの間の凸状部分61bと、封止材80における再配線層50の開口52内に配置された封止材80と、封止材80における複数の半導体素子2の間に配置された部分とが併せて切断される。これにより、構造体200が複数の設置領域65毎に個片化される。上述したように、インターポーザ60の厚さ方向から見て、隣り合う第2部分67同士の間には、封止材80,80bが存在している。そのため、工程(f)において封止材80,80bを切断する際、インターポーザ60の本体部分(凸状部分61bを除く部分)は切断されない。なお、溝61a内の封止材80b及び凸状部分61b等は、例えば高速回転するダイシングブレードを用いて切断される。これにより、構造体200が個片化され、複数の半導体装置201(図14を参照)が取得される。個片化後のインターポーザ60は、半導体装置201のインターポーザ6に対応し、個片化後の再配線層50は、半導体装置201の再配線層5に対応する。以上で、半導体装置201の製造工程が終了する。
【0096】
以上、第2実施形態に係る半導体装置201の製造方法によれば、第1実施形態と同様に、インターポーザ60の本体部分を切断することなく、各溝部61に配置された封止材80bを含む領域を切断することにより構造体200を個片化することができる。そのため、構造体200を個片化する際に、例えば、封止材80bを切断するためのブレードの他にインターポーザ60を切断するためのブレードを使用する必要が無い。これにより、例えばブレードを交換する手間が不要となり、半導体装置201の製造効率を向上することができる。その他の効果についても、第1実施形態と同様の作用効果を奏することができる。
【0097】
以上、本開示の実施形態について詳細に説明してきたが、本開示は上記実施形態に限定されるものではない。
【0098】
再配線層50の絶縁部分51は、無機材料により形成されていてもよい。絶縁部分51を形成する無機材料は、二酸化ケイ素(SiO)、窒化ケイ素(SiN)、又は酸窒化ケイ素(SiON)であってもよい。絶縁部分51が無機材料により形成されている場合、工程(a)において再配線層50における部分61Aとの重畳部分が除去される際に(図3を参照)、ブレードによって再配線層50が切削されることにより、当該重畳部分が除去されてもよい。再配線層50における当該重畳部分の除去と、溝部61の形成(図4を参照)とは、同一のブレードを用いて併せて行われてもよい。
【0099】
構造体100,200を準備する工程(a)において、各溝部61は、2本よりも多くの並列な溝61aから形成されてもよく、例えば3本の並列な溝61aから形成されてもよい。
【0100】
半導体装置1,201の製造工程において、工程(b)は省略されてもよい。すなわち、複数の半導体素子2,202と主面60aとの間にアンダーフィル4が配置されなくてもよい。
【0101】
半導体装置1,201の製造工程において、工程(d)は省略されてもよい。すなわち、各半導体素子2,202の上面2aが封止材80から露出するように、封止材80が研磨されて薄化されなくてもよい。具体的には、封止材80は、一切研磨されなくてもよいし、半導体素子2,202の上面2aが封止材80から露出しない程度に研磨されてもよい。
【0102】
インターポーザ60に形成される溝部61(溝61a)の深さA1の大きさは限定されない。深さA1は、インターポーザ60の厚さT1に対して10%よりも小さくてもよいし、厚さT1に対して60%よりも大きくてもよい。深さA1は、70μmよりも小さくてもよいし、470μmよりも大きくてもよい。
【0103】
半導体装置1,201が他の電子部品に実装される際の半導体装置1,201の向きは限定されない。すなわち、半導体素子2,202の上面2aが下面2bよりも鉛直方向において上側に位置するように半導体装置1が実装されてもよいし、上面2aが下面2bよりも鉛直方向において下側に位置するように半導体装置1,201が実装されてもよい。
【符号の説明】
【0104】
1,201…半導体装置、2,202,202a,202b…半導体素子、2a…上面、2c…側面、3…バンプ、4…アンダーフィル、5,50…再配線層、6,60…インターポーザ、8,80,80b…封止材、60a…主面(第1主面)、60b…主面(第2主面)、61…溝部、61A…部分(形成予定部分)、61a…溝、61b…凸状部分、62…第1溝部、62a…溝、62b…凸状部分、63…第2溝部、63a…溝、63b…凸状部分、65…設置領域、70…ブレード(第1ブレード)、75…ブレード(第2ブレード)、100,200…構造体。
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