特開 2024-154689 半導体スイッチ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024154689

(43)【公開日】2024-10-31

(54)【発明の名称】半導体スイッチ回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20241024BHJP

   H03K 17/10 20060101ALI20241024BHJP

   H01L 21/8232 20060101ALI20241024BHJP

   H01L 21/8234 20060101ALI20241024BHJP

【ＦＩ】

H01L27/04 C

H03K17/10

H01L27/06 F

H01L27/06 102A

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023068658

(22)【出願日】2023-04-19

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110001896

【氏名又は名称】弁理士法人朝日奈特許事務所

(72)【発明者】

【氏名】栗原 大介

【テーマコード（参考）】

5F038

5F048

5J055

【Ｆターム（参考）】

5F038AC05

5F038AC09

5F038CA02

5F038CD13

5F038DF02

5F038EZ06

5F048AB10

5F048AC10

5F048BD10

5J055AX07

5J055AX32

5J055BX17

5J055CX03

5J055CX24

5J055DX12

5J055DX42

5J055DX72

5J055DX83

5J055EX02

5J055EY01

5J055EY10

5J055EY21

5J055EZ12

5J055GX01

5J055GX07

5J055GX08

(57)【要約】

【課題】高周波信号の電圧が入力するＦＥＴ列の各ＦＥＴそれぞれのドレイン－ソース間電圧を均等にする容量をチップ面積の増加を招くことなく付加することができる半導体スイッチ回路を提供する。
【解決手段】３個のＦＥＴが直列に接続されるＦＥＴ列の一端のＦＥＴ１が伝送経路に接続され、高周波信号の電圧がＦＥＴ列に入力される場合に、各ＦＥＴのドレイン－ソース間電圧を均等にする容量Ｃ１、２が、ＦＥＴ１、２のドレイン電極とソース電極間に付加されている。ドレイン電極およびソース電極は、複数の金属層がコンタクト金属で接続される多層金属層で構成され、かつ櫛型形状に配置され、ドレイン電極およびソース電極で構成される容量の容量値は、多層金属層の少なくとも２層目より上層の金属層の一部の形状を、異なるものとすることによりそれぞれ異なるものとされている半導体スイッチ回路。
【選択図】図２

【特許請求の範囲】

【請求項1】

ｎ（ｎは３以上の整数）個のＦＥＴが直列に接続されるＦＥＴ列の一端のＦＥＴのドレイン電極またはソース電極が、第１端子および第２端子を備える高周波信号の伝送経路に接続され、
オフ状態の前記ＦＥＴ列の前記ｎ個のＦＥＴに前記高周波信号の電圧が入力される場合に、前記ｎ個のＦＥＴそれぞれのドレイン－ソース間電圧を均等にする容量が、前記ＦＥＴ列を構成する一部のＦＥＴのドレイン電極とソース電極間にそれぞれ付加されている
半導体スイッチ回路であって、
前記ｎ個のＦＥＴそれぞれの前記ドレイン電極および前記ソース電極は、複数の金属層がコンタクト金属で接続される多層金属層で構成され、かつ相互に対向する櫛型形状に配置され、
前記容量は、前記容量が付加されるＦＥＴの前記ドレイン電極および前記ソース電極で構成され、
前記容量の容量値は、前記容量が付加されるＦＥＴの前記多層金属層の少なくとも２層目より上層の前記金属層の一部の形状を、異なるものとすることによりそれぞれ異なるものとされている
半導体スイッチ回路。

【請求項2】

ｎ（ｎは３以上の整数）個のＦＥＴが直列に接続されるＦＥＴ列の両端のＦＥＴのドレイン電極またはソース電極が、第１端子または第２端子を備える高周波信号の伝送経路にそれぞれ接続され、
オフ状態の前記ＦＥＴ列の前記ｎ個のＦＥＴに前記高周波信号の電圧が入力される場合に、前記ｎ個のＦＥＴそれぞれのドレイン－ソース間電圧を均等にする容量が、前記ＦＥＴ列を構成する一部のＦＥＴのドレイン電極とソース電極間にそれぞれ付加されている
半導体スイッチ回路であって、
前記ｎ個のＦＥＴそれぞれの前記ドレイン電極および前記ソース電極は、複数の金属層がコンタクト金属で接続される多層金属層で構成され、かつ相互に対向する櫛型形状に配置され、
前記容量は、前記容量が付加されるＦＥＴの前記ドレイン電極および前記ソース電極で構成され、
前記容量の容量値は、前記容量が付加されるＦＥＴの前記多層金属層の少なくとも２層目より上層の前記金属層の一部の形状を、異なるものとすることによりそれぞれ異なるものとされている
半導体スイッチ回路。

【請求項3】

前記ドレイン電極および前記ソース電極の前記多層金属層の少なくとも２層目より上層の前記金属層の一部の形状は、前記容量のそれぞれの容量値に応じて、前記ドレイン電極と前記ソース電極の対向面積が各ＦＥＴ間で異なるような形状とされている、
請求項１または２いずれか記載の半導体スイッチ回路。

【請求項4】

前記ＦＥＴ列の前記高周波信号の電圧の入力側のＦＥＴの前記対向面積が最も広く、前記ＦＥＴ列の前記高周波信号の電圧の入力側のＦＥＴからの接続順に各ＦＥＴにおける前記対向面積が狭くなる、
請求項３記載の半導体スイッチ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体スイッチ回路に関し、特に、高周波信号の伝送を切り替える半導体スイッチ回路に関する。

【背景技術】

【0002】

携帯電話等の通信端末には、高周波信号の送受信を切り替えるアンテナスイッチや、アンテナのインピーダンスを切り替えるアンテナチューニングスイッチと呼ばれるスイッチ回路が用いられている。このようなスイッチ回路としては、例えば、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）で構成される半導体スイッチ回路が知られている。

【0003】

この種の半導体スイッチ回路は、オフ状態の耐電力を向上させるため複数のＦＥＴを直列に接続する半導体スイッチ回路が用いられている。図９は、一般的なＳＰＳＴ（Single Pole Single Throw）スイッチとしての半導体スイッチ回路の説明図である。図９に示す例は、端子Ｐ１と端子Ｐ２間に高周波信号（ＲＦ信号）が伝送される伝送経路が配置され、この伝送経路に３個のＦＥＴ１～３で構成されるＦＥＴ列がシャント型に接続されている。

【0004】

図９に示す半導体スイッチ回路の場合、端子Ｐ３に印加されるＦＥＴ１～３のゲート電圧を制御することで、端子Ｐ１と端子Ｐ２間の高周波信号の伝送が切り替えられる。具体的には、端子Ｐ３に制御電圧が印加されＦＥＴ１～３が全てオフ状態のとき、端子Ｐ１と端子Ｐ２間に高周波信号が伝送され、端子Ｐ１と端子Ｐ２間が導通状態となる。また端子Ｐ３に制御電圧が印加されＦＥＴ１～３が全てオン状態のとき、例えば端子Ｐ１から入力する高周波信号はグランドに流れ、端子Ｐ１と端子Ｐ２間が遮断状態となる。

【0005】

図９に示す半導体スイッチ回路では、ＦＥＴ１～３が全てオフ状態のとき、理論上、ＦＥＴ１のドレイン－ソース間にかかる電圧は高周波信号の電圧の１／３となる。しかしながら半導体基板に形成される半導体スイッチ回路においては、半導体基板表面に形成されるＦＥＴと半導体基板裏面等のグランドとの間に対地容量が形成され、この対地容量の影響により、ＦＥＴ列の各ＦＥＴそれぞれのドレイン－ソース間電圧が均等とはならず、伝送経路側に接続されるＦＥＴほどドレイン－ソース間電圧が大きくなるという問題があった。

【0006】

このような問題を解決するため、対地容量を補正する容量素子を接続し、ＦＥＴ列の各ＦＥＴそれぞれのドレイン－ソース間電圧を均等にすることが開示されている（特許文献１）。図１０は、対地容量の影響による問題を解決する一般的なＳＰＳＴスイッチとしての半導体スイッチ回路の説明図である。ＦＥＴ１および２と半導体基板裏面等のグランドとの間に、それぞれ対地容量Ｃｇｎｄ１および２が形成される場合、対地容量を補正するために容量素子Ｃ１および２が接続される。このように容量Ｃ１および２が接続されることで、ＦＥＴ列の各段のインピーダンスが均等となり、ＦＥＴ列の各ＦＥＴそれぞれのドレイン－ソース間電圧を均等にすることができる。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００５－２０３６４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

上述のように容量Ｃ１および２を接続することで、ＦＥＴ列の各段のインピーダンスを均等とし、ＦＥＴ列の各ＦＥＴそれぞれのドレイン－ソース間電圧を均等にすることができる。しかしながら、容量Ｃ１および２を接続するには半導体基板上に容量素子を配置する必要があるため、素子数の増加とともに、チップ面積の増加を招いてしまう。

【0009】

そこで、本発明は、高周波信号の電圧が入力するＦＥＴ列の各ＦＥＴそれぞれのドレイン－ソース間電圧を均等にする容量をチップ面積の増加を招くことなく付加することができる半導体スイッチ回路を提供することを課題とする。

【課題を解決するための手段】

【0010】

本発明の半導体スイッチ回路の一実施形態は、ｎ（ｎは３以上の整数）個のＦＥＴが直列に接続されるＦＥＴ列の一端のＦＥＴのドレイン電極またはソース電極が、第１端子および第２端子を備える高周波信号の伝送経路に接続され、オフ状態の前記ＦＥＴ列の前記ｎ個のＦＥＴに前記高周波信号の電圧が入力される場合に、前記ｎ個のＦＥＴそれぞれのドレイン－ソース間電圧を均等にする容量が、前記ＦＥＴ列を構成する一部のＦＥＴのドレイン電極とソース電極間にそれぞれ付加されている半導体スイッチ回路であって、前記ｎ個のＦＥＴそれぞれの前記ドレイン電極および前記ソース電極は、複数の金属層がコンタクト金属で接続される多層金属層で構成され、かつ相互に対向する櫛型形状に配置され、前記容量は、前記容量が付加されるＦＥＴの前記ドレイン電極および前記ソース電極で構成され、前記容量の容量値は、前記容量が付加されるＦＥＴの前記多層金属層の少なくとも２層目より上層の前記金属層の一部の形状を、異なるものとすることによりそれぞれ異なるものとされている半導体スイッチ回路である。

【0011】

また別の本発明の半導体スイッチ回路の一実施形態は、ｎ（ｎは３以上の整数）個のＦＥＴが直列に接続されるＦＥＴ列の両端のＦＥＴのドレイン電極またはソース電極が、第１端子または第２端子を備える高周波信号の伝送経路にそれぞれ接続され、オフ状態の前記ＦＥＴ列の前記ｎ個のＦＥＴに前記高周波信号の電圧が入力される場合に、前記ｎ個のＦＥＴそれぞれのドレイン－ソース間電圧を均等にする容量が、前記ＦＥＴ列を構成する一部のＦＥＴのドレイン電極とソース電極間にそれぞれ付加されている半導体スイッチ回路であって、前記ｎ個のＦＥＴそれぞれの前記ドレイン電極および前記ソース電極は、複数の金属層がコンタクト金属で接続される多層金属層で構成され、かつ相互に対向する櫛型形状に配置され、前記容量は、前記容量が付加されるＦＥＴの前記ドレイン電極および前記ソース電極で構成され、前記容量の容量値は、前記容量が付加されるＦＥＴの前記多層金属層の少なくとも２層目より上層の前記金属層の一部の形状を、異なるものとすることによりそれぞれ異なるものとされている半導体スイッチ回路である。

【発明の効果】

【0012】

本発明によれば、ドレイン電極およびソース電極が、多層金属層で構成され、かつ相互に対向する櫛型形状に配置され、多層金属層の少なくとも２層目より上層の金属層の一部の形状が変更されることで、ＦＥＴ毎にドレイン電極とソース電極によって対地容量を補正するために必要とされる容量値を有する容量が付加される構成とすることができる。このようにＦＥＴのドレイン電極およびソース電極により容量を構成することで、チップ面積の増加を招くことなく容量を設けることが可能となる。

【図面の簡単な説明】

【0013】

【図1】本発明の一実施形態であるＳＰＳＴスイッチとしての半導体スイッチ回路（実施形態１）を説明する図である。

【図2】実施形態１の半導体スイッチ回路の平面模式図である。

【図3】実施形態１の半導体スイッチ回路におけるＦＥＴ１のドレイン電極およびソース電極の構成を説明する部分摸式図である。

【図4】実施形態１の半導体スイッチ回路におけるＦＥＴ１のドレイン電極およびソース電極の構成を説明する断面模式図である。

【図5】本発明の別の一実施形態であるＳＰＳＴスイッチとしての半導体スイッチ回路（実施形態２）を説明する図である。

【図6】実施形態２の半導体スイッチ回路の平面模式図である。

【図7】本発明のまた別の一実施形態であるＳＰＮＴスイッチとしての半導体スイッチ回路（実施形態３）を説明する図である。

【図8】実施形態３の半導体スイッチ回路の平面模式図である。

【図9】一般的なＳＰＳＴスイッチとしての半導体スイッチ回路の説明図である。

【図10】一般的なＳＰＳＴスイッチとしての半導体スイッチ回路の説明図である。

【発明を実施するための形態】

【0014】

本発明の半導体スイッチ回路について、図面を参照して説明するが、本発明はこれらの形態に限定されるものではなく、以下に説明する部材、材料等は、本発明の趣旨の範囲内で種々改変することができるものである。また図面において同一符号は同等あるいは同一のものを示し、各構成要素間の大きさや位置関係などは便宜上のものであり、実態を厳密に反映したものではない。

【0015】

（実施形態１）
本発明の実施形態１について説明する。図１は、本発明の実施形態１のＳＰＳＴスイッチとしての半導体スイッチ回路を説明する図である。本実施形態の半導体スイッチ回路は、端子Ｐ１と端子Ｐ２間に高周波信号（ＲＦ信号）の伝送経路が配置され、この伝送経路にｎ個のＦＥＴ１～ｎで構成されるＦＥＴ列が接続されている。ここでｎは、３以上の整数である。

【0016】

図１に示す半導体スイッチ回路は、一般的なシャント型のＳＰＳＴスイッチ同様、端子Ｐ１と端子Ｐ２間の高周波信号の伝送が、端子Ｐ３に印加されるＦＥＴ１～ｎのゲート電圧を制御することで切り替えられる。具体的には、端子Ｐ３に制御電圧を印加してＦＥＴ１～ｎが全てオフ状態のとき、端子Ｐ１と端子Ｐ２間に高周波信号が伝送される。また端子Ｐ３に制御電圧を印加してＦＥＴ１～ｎが全てオン状態のとき、端子Ｐ１から入力する高周波信号はグランドに流れ、端子Ｐ２に高周波信号は伝送されない。なお、図１ではＦＥＴｎの一つの端子がグランドに接続されているが、ＦＥＴ１～ｎをオン状態またはオフ状態に制御可能な電位に接続されていればこれに限定されるものではない。以下の説明においては、図１に示すようにグランドに接続されている場合を例にとり説明する。

【0017】

図１に示すように半導体スイッチ回路の場合、半導体基板表面に形成されるＦＥＴと半導体基板裏面等のグランドとの間に対地容量（Ｃｇｎｄ１～ｎ－１）が形成される。この対地容量の影響により、直列に接続されるオフ状態のｎ個のＦＥＴそれぞれにかかる電圧が均等とはならず、伝送経路側に接続するＦＥＴほどドレイン－ソース間電圧が大きくなる。そこで、対地容量を補正する容量Ｃ１～ｎ－１を接続してｎ個のＦＥＴのドレイン－ソース間電圧を均等にする。

【0018】

本実施形態では、容量Ｃ１～ｎ－１を半導体基板上に独立した容量素子として形成し接続するのではなく、ＦＥＴ１～ｎ－１内に容量を形成し、容量を付加する構成とする。具体的には、ＦＥＴ１～ｎ－１それぞれのドレイン電極およびソース電極により容量Ｃ１～ｎ－１を形成する。なお、ＦＥＴ列を構成するＦＥＴの数が多くなる（ｎが大きくなる）と、高周波信号の電圧の入力側のＦＥＴ１から離れて配置されるＦＥＴについては、容量の付加が必要なくなる場合がある。その場合は、容量を付加する必要があるＦＥＴ列の一部のＦＥＴのみに所定の容量値を有する容量を付加すればよい。

【0019】

例えば一例として、ＦＥＴ列を構成するＦＥＴの数が１１個の場合、高周波信号の電圧の入力側のＦＥＴから接続順が９番目までのＦＥＴには、その接続順に徐々に容量値が小さくなる容量を付加し、１０番目および１１番目のＦＥＴには容量を付加しない構成とすることができる。

【0020】

図２は、ｎ＝３の場合の本実施形態の半導体スイッチ回路の平面模式図である。なお、図２では、図１に示す端子Ｐ３と各ＦＥＴのゲート電極間に接続される抵抗は図示を省略している。図２に示すように、ＦＥＴ１～３はそれぞれ、ドレイン電極およびソース電極が櫛型形状に形成され、ドレイン電極とソース電極が相互に対向して配置されている。またドレイン電極およびソース電極は、後述するように多層金属層で構成されている。端子Ｐ１および端子Ｐ２間の伝送経路に接続するＦＥＴ１の電極をドレイン電極とすると、ＦＥＴ１においてドレイン電極に対向する電極がソース電極となる。このＦＥＴ１のソース電極は、ＦＥＴ２のドレイン電極と接続され、ＦＥＴ２においてドレイン電極に対向する電極がソース電極となる。このＦＥＴ２のソース電極は、ＦＥＴ３のドレイン電極と接続され、ＦＥＴ３においてドレイン電極に対向する電極がソース電極となり、このソース電極はグランドに接続される。なお、例えば端子１から入力される高周波信号が負に振れている場合は、上記ドレイン電極がソース電極として、また上記ソース電極がドレイン電極として機能することになる。

【0021】

ＦＥＴ１～３のドレイン電極とソース電極の間に配置されるゲート電極は、図示しない抵抗を介して端子Ｐ３に接続され、端子Ｐ３から制御電圧が印加される。

【0022】

図３は、図２に示す半導体スイッチ回路のＦＥＴ１のドレイン電極およびソース電極の構成を説明する部分摸式図であり、多層金属層で構成されるドレイン電極およびソース電極の一部を示しており、層間絶縁膜は図示されていない。ＳＯＩ構造の半導体基板１表面の半導体層にドレイン領域またはソース領域となる半導体領域２が形成されており、この半導体領域２間がチャネル領域となる。図２に示す半導体スイッチ回路のＦＥＴ２および３は、後述するように第２金属層Ｍ２とコンタクト金属４の配置のみが異なる構造となる。

【0023】

多層金属層は一例として、例えばアルミニウム等で第１金属層Ｍ１および第２金属層Ｍ２が構成され、例えばタングステン等でコンタクト金属３、４が構成される。半導体基板１表面の半導体層に形成される半導体領域２には、コンタクト金属３が接続され、このコンタクト金属３により上層の第１金属層Ｍ１が接続されている。さらにコンタクト金属４により第１金属層Ｍ１は上層の第２金属層Ｍ２に接続されている。ドレイン領域として機能する半導体領域２に接続する多層金属層がドレイン電極となり、ソース領域として機能する半導体領域２に接続する多層金属層がソース電極となる。以下の説明は５をドレイン電極、６をソース電極として説明する。７はゲート電極である。

【0024】

ＦＥＴ１～３のゲート幅方向のドレイン電極５およびソース電極６は、相互に対向する櫛型形状に配置されている。このドレイン電極５およびソース電極６は、第１金属層Ｍ１、第２金属層Ｍ２およびコンタクト金属３、４で構成されている。また第１金属層Ｍ１は、ゲート幅の長さとほぼ等しく形成され、第２金属層Ｍ２は、下層の第１金属層Ｍ１の長さより短く形成されている。図２において第２金属層Ｍ２の長さは、ＦＥＴ１～３それぞれにおいて異なり、ＦＥＴ１よりＦＥＴ２が短く形成され、ＦＥＴ２よりＦＥＴ３が短く形成され、オフ状態のＦＥＴ列のＦＥＴ１～３に高周波信号の電圧が入力するとき高周波信号の電圧の入力側のＦＥＴからその接続順に短く形成されている。この第２金属層Ｍ２の長さの違いは、ドレイン電極５とソース電極６が対向する長さの違いとなる。この長さは、ＦＥＴ１が最も長く、ＦＥＴ１よりＦＥＴ２が短くなる。ＦＥＴ３は、ドレイン電極５とソース電極６は対向しない構成とされている。ＦＥＴ１～３の第２金属層Ｍ２は通常同時に形成され、同じ厚さに形成されるため、第２金属層Ｍ２の長さの違いは、ドレイン電極５とソース電極６の対向面積の違いともなり、ＦＥＴ列に高周波信号の電圧が入力するときに高周波信号の電圧の入力側のＦＥＴからその接続順に対向面積が狭くなり、また対向しない構成とされている。

【0025】

図４は、図３に示す半導体スイッチ回路のドレイン電極５およびソース電極６の構成を説明する断面模式図であり、ＦＥＴ１のドレイン電極５およびソース電極６が対向している部分を通り、ゲート幅方向に直交する断面を示している。またＦＥＴ１は、ＭＯＳ型ＦＥＴで構成される例を示している。半導体基板１表面の半導体領域２に接続するようにコンタクト金属３が形成され、このコンタクト金属３により上層の第１金属層Ｍ１に接続され、さらにコンタクト金属４により上層の第２金属層Ｍ２に接続されている。

【0026】

このような断面構造の半導体スイッチ回路では、対向して配置されるドレイン電極５とソース電極６間に寄生容量が発生し、ＦＥＴ１内に容量が形成される。ここでＦＥＴ１～３の第１金属層Ｍ１およびコンタクト金属３の形状は等しく、第１金属層Ｍ１およびコンタクト金属３が相互に対向配置されていることにより形成される容量の容量値は、ＦＥＴ１～３において同一となる。一方、第２金属層Ｍ２およびコンタクト金属４は、ＦＥＴ１～３において形状が異なることから、第２金属層Ｍ２およびコンタクト金属４が相互に対向配置されることにより形成される容量の容量値はＦＥＴ１～３においてそれぞれ異なることになる。

【0027】

図２に示すように本実施形態の半導体スイッチ回路では、各ＦＥＴにおいて第２金属層Ｍ２等からなるドレイン電極とソース電極が対向して配置される領域が５か所存在する。したがってＦＥＴ１においては、図４に示す容量Ｃ１ａの５個分の容量値を有する容量がドレイン電極５とソース電極６により形成される。同様にＦＥＴ２においても容量が形成されるが、第２金属層Ｍ２の長さはＦＥＴ１の第２金属層Ｍ２の長さより短い。そのため、ドレイン電極とソース電極により形成される容量の容量値はＦＥＴ１に形成される容量の容量値より小さくなる。またＦＥＴ３においては、第２金属層Ｍ２の長さはさらに短くなり、対向配置される領域はない。そのためドレイン電極とソース電極により形成される容量の容量値は、ＦＥＴ２に形成される容量の容量値より小さくなる。

【0028】

このように第２金属層Ｍ２およびコンタクト金属４の形状が異なるドレイン電極およびソース電極により容量値の異なる容量を形成することで、その容量値の差分が対地容量を補正する容量となり、図２に示す容量Ｃ１およびＣ２が接続されることと等価となる。このように所定の容量値を有する容量がＦＥＴ１～３それぞれのドレイン電極５およびソース電極６間に付加される構成とすることで、オフ状態のＦＥＴ１～３に高周波信号の電圧が入力される場合に、ＦＥＴ１～３それぞれのドレイン－ソース間電圧を均等にすることができる。なお、ｎが３以上の場合も同様に、第２金属層Ｍ２およびコンタクト金属４の形状が異なるドレイン電極およびソース電極により容量値の異なる容量を形成することができ、容量を付加する必要があるＦＥＴ列の一部のＦＥＴのみに対地容量を補正する容量を付加する構成とすることで、ＦＥＴ列のＦＥＴそれぞれのドレイン－ソース間電圧を均等にすることができる。

【0029】

対地容量を補正する所定の容量値となるようにドレイン電極およびソース電極の形状を変更する場合、ドレイン電極およびソース電極の電極抵抗が増加することは好ましくない。そのため、ドレイン電極およびソース電極を複数の金属層をコンタクト金属で接続する多層金属層で構成し、第１金属層Ｍ１をドレイン領域およびソース領域全体に接続するように形成し、それより上層の金属層の形状を変更することで十分低い電極抵抗とするのが好ましい。多層金属層を構成する金属層は、３層以上とすることもできる。例えば３層の金属層とした場合、３層目の金属層を形状の異なるドレイン電極およびソース電極とすることができ、２層の金属層でドレイン電極およびソース電極を構成する場合と比較して電極抵抗を小さくすることができる。また、３層の金属層の２層目および３層目の金属層を形状の異なるドレイン電極およびソース電極とすることもでき、２層の金属層でドレイン電極およびソース電極を構成する場合と比較して電極抵抗を小さくでき、かつドレイン電極とソース電極の対向面積を大きくすることができ、対地容量を補正する容量値の幅を拡げることも可能となる。なお、対地容量を補正する容量値の幅を拡げるためには、例えば図２に示すＦＥＴ３のドレイン電極およびソース電極で構成される容量の容量値を下げることが望ましいが、ドレイン電極およびソース電極の電極抵抗を十分に低くするため、図２に示すようにＦＥＴ３の第２金属層Ｍ２をゲート幅方向の半分程度の長さまで形成している。これは、ドレイン電極およびソース電極間の主な電流経路となる領域の電極抵抗を低くするための構成である。

【0030】

図４では、半導体領域２がコンタクト金属３と直接接続する構造について説明したが、半導体領域２の表面にコンタクト抵抗を低減する別の金属層を配置してもよい。この別の金属層は、通常、ＦＥＴ１～３に同時に形成されるため、この別の金属層により寄生容量が生じたとしてもその容量値は同一となり、ＦＥＴ１～３それぞれのドレイン－ソース間電圧を均等にするための容量は、上記説明した通り、第２金属層Ｍ２およびコンタクト金属４の形状が異なるドレイン電極およびソース電極により形成されることとなる。

【0031】

以上説明したように本実施形態の半導体スイッチ回路は、ＦＥＴのドレイン電極およびソース電極により対地容量を補正する容量値を有する容量が形成されるため、半導体基板上に独立した容量素子を形成する必要はなく、チップ面積の増加を招くことはない。容量は、多層金属層を構成する金属層の形状を変更するのみで容易に形成することができ、特別な製造工程を追加する必要もないので簡便に形成することができ好ましい。

【0032】

（実施形態２）
次に本発明の実施形態２について説明する。図５は、本発明の実施形態２のＳＰＳＴスイッチとしての半導体スイッチ回路を説明する図である。本実施形態の半導体スイッチ回路は、端子Ｐ１１または端子Ｐ１２を有する高周波信号（ＲＦ信号）の伝送経路間にｎ個のＦＥＴ１１～１ｎで構成されるＦＥＴ列が接続されている。ここでｎは、３以上の整数である。

【0033】

図５に示す半導体スイッチ回路は、一般的なＳＰＳＴスイッチ同様、入力端子としての端子Ｐ１１と出力端子としての端子Ｐ１２間の高周波信号の伝送が、端子Ｐ１３に印加されるＦＥＴ１１～１ｎのゲート電圧を制御することにより切り替えられる。具体的には、端子Ｐ１３に制御電圧を印加してＦＥＴ１１～１ｎが全てオン状態のとき、端子Ｐ１１と端子Ｐ１２間に高周波信号が伝送される。また端子Ｐ１３に制御電圧を印加してＦＥＴ１１～１ｎが全てオフ状態のとき、端子Ｐ１１と端子Ｐ１２間の高周波信号の伝送が遮断される。

【0034】

本実施形態の半導体スイッチ回路においても、上記実施形態１同様、半導体基板表面に形成されるＦＥＴと半導体基板裏面等のグランドとの間に対地容量（Ｃｇｎｄ１１～１ｎ－１）が形成される。この対地容量の影響により、直列に接続されるオフ状態のｎ個のＦＥＴそれぞれにかかる電圧が均等とはならず、入力端子（端子Ｐ１１）側に接続するＦＥＴほどドレイン－ソース間電圧が大きくなる。そこで、対地容量を補正する容量Ｃ１１～１ｎ－１を接続してｎ個のＦＥＴのドレイン－ソース間電圧を均等にする。

【0035】

本実施形態においても、容量Ｃ１１～１ｎ－１を半導体基板上に独立した容量素子として形成し接続するのではなく、ＦＥＴ１１～１ｎ－１内に容量を形成し、容量を付加する構成とする。具体的には、ＦＥＴ１１～１ｎ－１それぞれのドレイン電極およびソース電極により容量Ｃ１１～１ｎ－１を形成する。なお、ＦＥＴ列を構成するＦＥＴの数が多くなる（ｎが大きくなる）と、高周波信号の電圧の入力側のＦＥＴ１１から離れて配置されるＦＥＴについては、容量の付加が必要なくなる場合がある。その場合は、容量を付加する必要があるＦＥＴ列の一部のＦＥＴのみに所定の容量値を有する容量を付加すればよい。

【0036】

図６は、ｎ＝３の場合の本実施形態の半導体スイッチ回路の平面模式図である。なお、図６では、図５に示す端子Ｐ１３と各ＦＥＴのゲート電極間に接続される抵抗は図示を省略している。図６に示すように、ＦＥＴ１１～１３はそれぞれ、ドレイン電極およびソース電極が櫛型形状に形成され、ドレイン電極とソース電極が相互に対向して配置されている。また、ドレイン電極およびソース電極は、上記実施形態１において図３および４で説明したドレイン電極およびソース電極同様、多層金属層で構成されている。上記実施形態１の半導体スイッチ回路と比較して、本実施形態の半導体スイッチ回路は伝送経路の配置が相違している。

【0037】

図６に示すように本実施形態の半導体スイッチ回路も、ＦＥＴ１１～１３のゲート幅方向のドレイン電極およびソース電極が櫛型形状に配置されている。このドレイン電極およびソース電極は、第１金属層Ｍ１、第２金属層Ｍ２およびコンタクト金属３、４で構成されている。また第１金属層Ｍ１は、ゲート幅の長さとほぼ等しく形成され、第２金属層Ｍ２は、下層の第１金属層Ｍ１の長さより短く形成されている。第２金属層Ｍ２の長さは、ＦＥＴ１１～１３それぞれにおいて異なり、ＦＥＴ１１よりＦＥＴ１２が短く形成され、ＦＥＴ１２よりＦＥＴ１３が短く形成され、オフ状態のＦＥＴ列のＦＥＴ１１～１３に高周波信号の電圧が入力するとき高周波信号の電圧の入力側のＦＥＴからその接続順に短く形成されている。この第２金属層Ｍ２の長さの違いは、ドレイン電極とソース電極が対向する長さの違いとなる。この長さは、ＦＥＴ１１が最も長く、ＦＥＴ１１よりＦＥＴ１２が短くなる。ＦＥＴ１３は、ドレイン電極とソース電極が対向しない構成とされている。ＦＥＴ１１～１３の第２金属層Ｍ２は通常同時に形成され、同じ厚さに形成されるため、第２金属層Ｍ２の長さの違いは、ドレイン電極とソース電極の対向面積の違いともなり、ＦＥＴ列に高周波信号の電圧が入力するときに高周波信号の電圧の入力側のＦＥＴからその接続順に対向面積が狭くなり、また対向しない構成とされている。

【0038】

そこで本実施形態においても、第２金属層Ｍ２およびこの第２金属層Ｍ２と下層の第１金属層Ｍ１とを接続するコンタクト金属の形状が異なるドレイン電極およびソース電極により容量値の異なる容量を形成することで、その容量値の差分が対地容量を補正する容量となり、図６に示す容量Ｃ１１および１２が接続されることと等価となる。このように所定の容量値を有する容量がＦＥＴ１１～１３それぞれのドレイン電極およびソース電極間に付加される構成とすることで、オフ状態のＦＥＴ１１～１３に高周波信号の電圧が入力される場合に、ＦＥＴ１１～１３それぞれのドレイン－ソース間電圧を均等にすることができる。なお、ｎが３以上の場合も同様に、第２金属層Ｍ２およびコンタクト金属４の形状が異なるドレイン電極およびソース電極により容量値の異なる容量を形成することができ、容量を付加する必要があるＦＥＴ列の一部のＦＥＴのみに対地容量を補正する容量を付加する構成とすることで、ＦＥＴ列のＦＥＴそれぞれのドレイン－ソース間電圧を均等にすることができる。

【0039】

また、対地容量を補正する所定の容量値となるようにドレイン電極およびソース電極の形状を変更する場合、ドレイン電極およびソース電極の電極抵抗が増加することは好ましくない。そのため、ドレイン電極およびソース電極を複数の金属層をコンタクト金属で接続する多層金属層で構成し、第１金属層Ｍ１をドレイン領域およびソース領域全体に接続するように形成し、それより上層の金属層の形状を変更することで十分低い電極抵抗となる構成とするのが好ましい。多層金属層を構成する金属層は、３層以上とすることもできる。例えば３層の金属層とした場合、３層目の金属層を形状の異なるドレイン電極およびソース電極とすることができ、２層の金属層でドレイン電極およびソース電極を構成する場合と比較して電極抵抗を小さくすることができる。また、３層の金属層の２層目および３層目の金属層を形状の異なるドレイン電極およびソース電極とすることもでき、２層の金属層でドレイン電極およびソース電極を補正する場合と比較して電極抵抗を小さくでき、かつドレイン電極とソース電極の対向面積を大きくすることができ、対地容量を補正する容量値の幅を拡げることも可能となる。ドレイン電極およびソース電極の電極抵抗を十分に低くするため、図６に示すようにＦＥＴ１３の第２金属層Ｍ２をゲート幅方向の半分程度の長さまで形成し、ドレイン電極およびソース電極間の主な電流経路となる領域の電極抵抗を低くする構成とするのが好ましい。コンタクト抵抗低減等のため、半導体領域とコンタクト金属との間に、別の金属層が配置されてもよい。

【0040】

以上説明したように本実施形態の半導体スイッチ回路も、ＦＥＴのドレイン電極およびソース電極により対地容量を補正する容量値を有する容量が形成されるため、半導体基板上に容量素子を形成する必要はなく、チップ面積の増加を招くことはない。容量は、多層金属層を構成する金属層の形状を変更するのみで容易に形成することができ、特別な製造工程を追加する必要もないので簡便に形成することができ好ましい。

【0041】

（実施形態３）
次に本発明の実施形態３について説明する。本発明は、実施形態２で説明したＳＰＳＴスイッチとしての半導体スイッチ回路を組み合わせて、個別端子が複数のＳＰＮＴ（Single Pole N Throw）スイッチとしての半導体スイッチ回路を構成することもできる。

【0042】

図７は、本発明の実施形態３のＳＰＮＴスイッチとしての半導体スイッチ回路を説明する図である。本実施形態の半導体スイッチ回路は、共通端子としての端子Ｐ２１と、Ｎ個の個別端子としての端子Ｐ２２、２４、・・・ＰＸとを有し、端子Ｐ２１と複数の端子Ｐ２２、２４、・・・およびＰＸのいずれかとの間の高周波信号（ＲＦ信号）の伝送が、端子Ｐ２３、２５、・・・およびＰＹに印加されるＦＥＴ１１～１ｎ、ＦＥＴ２１～２ｎ、・・・およびＦＥＴＮ１～Ｎｎのゲート電圧を制御することで切り替えられる。具体的には、端子Ｐ２３、２５、・・・ＰＹのいずれかに制御電圧を印加してＦＥＴ１１～１ｎ、ＦＥＴ２１～２ｎ、・・・ＦＥＴＮ１～ＮｎのいずれかのＦＥＴ列がオン状態、それ以外のＦＥＴ列が全てオフ状態のとき、オン状態のＦＥＴ列を含む伝送経路に高周波信号が伝送される。なおＳＰＮＴスイッチの場合、高周波信号の入力端子は、端子Ｐ２１に限らず、端子Ｐ２２、２４・・・およびＰＸのいずれかの場合もある。例えば一例として、ＦＥＴ１１～１ｎがオン状態、ＦＥＴ２１～２ｎ、・・・およびＦＥＴＮ１～Ｎｎが全てオフ状態のとき、端子Ｐ２１と端子Ｐ２２間に高周波信号が伝送される。ここで端子Ｐ２１を入力端子、端子Ｐ２２を出力端子とすると、オフ状態のＦＥＴ２１～２ｎ、・・・およびＦＥＴＮ１～Ｎｎで構成されるそれぞれのＦＥＴ列に端子Ｐ２１から入力した高周波信号の電圧が入力する。また端子Ｐ２２を入力端子、端子Ｐ２１を出力端子とすると、入力端子Ｐ２２から入力しＦＥＴ１１～１ｎを伝送した高周波信号の電圧が、オフ状態のＦＥＴ２１～２ｎ、・・・およびＦＥＴｎ１～Ｎｎで構成されるそれぞれのＦＥＴ列に入力する。このように高周波信号がどの端子から入力される場合であっても、高周波信号の電圧は、オフ状態のＦＥＴ列の端子Ｐ２１側のＦＥＴから入力される。

【0043】

本実施形態の半導体スイッチ回路においても、上記実施形態１および２同様、半導体基板表面に形成されるＦＥＴと半導体基板裏面等のグランドとの間に対地容量（Ｃｇｎｄ１１～１ｎ－１、Ｃｇｎｄ２１～２ｎ－１、・・・およびＣｇｎｄＮ１～Ｎｎ－１）が形成される。この対地容量の影響により、各伝送経路の直列に接続されるオフ状態のｎ個のＦＥＴそれぞれにかかる電圧が均等とはならず、共通端子（端子Ｐ２１）側に接続するＦＥＴほどドレイン－ソース間電圧が大きくなる。そこで、対地容量を補正する容量Ｃ１１～１ｎ－１、Ｃ２１～２ｎ－１、・・・およびＣＮ１～Ｎｎ－１を接続して各伝送経路のｎ個のＦＥＴのドレイン－ソース間電圧を均等にする。

【0044】

本実施形態においても、容量Ｃ１１～１ｎ－１、Ｃ２１～２ｎ－１、・・・およびＣＮ１～Ｎｎ－１を半導体基板上に独立した容量素子として形成し接続するのではなく、ＦＥＴ１１～１ｎ－１内、ＦＥＴ２１～２ｎ－１内、・・・およびＦＥＴＮ１～Ｎｎ－１内にそれぞれ容量を形成し、容量を付加する構成とする。具体的には、ＦＥＴ１１～１ｎ－１、ＦＥＴ２１～２ｎ－１、・・・およびＦＥＴＮ１～Ｎｎ－１それぞれのドレイン電極およびソース電極により容量Ｃ１１～１ｎ－１、Ｃ２１～２ｎ－１、・・・およびＣＮ１～Ｎｎ－１を形成する。なお、各ＦＥＴ列を構成するＦＥＴの数が多くなる（ｎが大きくなる）と、高周波信号の電圧の入力側のＦＥＴ１１、ＦＥＴ２１、・・・およびＦＥＴＮ１からそれぞれ離れて配置されるＦＥＴについては、容量の付加が必要なくなる場合がある。その場合は、容量を付加する必要があるＦＥＴ列の一部のＦＥＴのみに所定の容量値を有する容量を付加すればよい。

【0045】

図８は、Ｎ＝３、ｎ＝３の場合の本実施形態の半導体スイッチ回路の平面模式図である。なお、図８では、図７に示す端子Ｐ２３、２５、・・・ＰＹと各ＦＥＴのゲート電極間に接続される抵抗は図示を省略している。図８に示すＦＥＴ１１～１３、ＦＥＴ２１～２３およびＦＥＴ３１～３３はそれぞれ、上記実施形態２で説明した図６に示す半導体スイッチ回路のＦＥＴ１１～１３と同一の形状とされており、ドレイン電極およびソース電極が櫛型形状に形成され、ドレイン電極とソース電極が相互に対向して配置されている。また、ドレイン電極およびソース電極は、上記実施形態１において図３および４で説明したドレイン電極およびソース電極同様、多層金属層で構成されている。本実施形態の半導体スイッチ回路は、上記実施形態２で説明した半導体スイッチ回路を３個並列に配置し、共通端子としての端子Ｐ２１と、個別端子としての端子Ｐ２２、２４および２６を備え、端子Ｐ２１および端子Ｐ２２を有する高周波信号（ＲＦ信号）の伝送経路、端子２１および端子２４を有する高周波信号の伝送経路、ならびに端子２１および端子Ｐ２６を有する高周波信号の伝送経路が配置され、各伝送経路にそれぞれ３個のＦＥＴ１１～１３、ＦＥＴ２１～２３およびＦＥＴ３１～３３で構成されるＦＥＴ列が接続されている。

【0046】

図８に示すように本実施形態の半導体スイッチ回路も、ＦＥＴ１１～１３、ＦＥＴ２１～２３およびＦＥＴ３１～３３のゲート幅方向のドレイン電極およびソース電極が櫛型形状に配置されている。このドレイン電極およびソース電極は、第１金属層Ｍ１、第２金属層Ｍ２およびコンタクト金属３、４で構成されている。また第１金属層Ｍ１は、ゲート幅の長さとほぼ等しく形成され、第２金属層Ｍ２は、下層の第１金属層Ｍ１の長さより短く形成されている。第２金属層Ｍ２の長さは、ＦＥＴ１１～１３それぞれにおいて異なり、ＦＥＴ１１よりＦＥＴ１２が短く形成され、ＦＥＴ１２よりＦＥＴ１３が短く形成され、オフ状態のＦＥＴ列のＦＥＴ１１～１３に高周波信号の電圧が入力するとき高周波信号の電圧の入力側のＦＥＴからその接続順に短く形成されている。この第２金属層Ｍ２の長さの違いは、ドレイン電極とソース電極が対向する長さの違いとなる。この長さは、ＦＥＴ１１が最も長く、ＦＥＴ１１よりＦＥＴ１２が短くなる。ＦＥＴ１３は、ドレイン電極とソース電極が対向しない構成とされている。ＦＥＴ１１～１３の第２金属層Ｍ２は通常同時に形成され、同じ厚さに形成されるため、第２金属層Ｍ２の長さの違いは、ドレイン電極とソース電極の対向面積の違いともなり、ＦＥＴ列に高周波信号の電圧が入力するときに高周波信号の電圧の入力側のＦＥＴからその接続順に対向面積が狭くなり、また対向しない構成とされている。ＦＥＴ２１～２３またはＦＥＴ３１～３３で構成されるＦＥＴ列においても同様である。

【0047】

そこで本実施形態においても、第２金属層Ｍ２およびこの第２金属層Ｍ２と下層の第１金属層Ｍ１とを接続するコンタクト金属の形状が異なるドレイン電極およびソース電極により容量値の異なる容量を形成することで、その容量値の差分が対地容量を補正する容量となり、図８に示す容量Ｃ１１および１２、Ｃ２１および２２、ならびにＣ３１および３２が接続されることと等価となる。このように所定の容量値を有する容量が、ＦＥＴ１１～１３、ＦＥＴ２１～２３およびＦＥＴ３１～３３それぞれのドレイン電極およびソース電極間に付加される構成とすることで、オフ状態のＦＥＴ１１～１３、ＦＥＴ２１～２３およびＦＥＴ３１～３２に高周波信号の電圧が入力される場合に、ＦＥＴ１１～１３、ＦＥＴ２１～２３およびＦＥＴ３１～３２それぞれのドレイン－ソース間電圧を均等にすることができる。なお、ｎが３以上の場合も同様に、第２金属層Ｍ２およびコンタクト金属４の形状が異なるドレイン電極およびソース電極により容量値の異なる容量を形成することができ、容量を付加する必要があるＦＥＴ列の一部のＦＥＴのみに対地容量を補正する容量を付加する構成とすることで、ＦＥＴ列のＦＥＴそれぞれのドレイン－ソース間電圧を均等にすることができる。

【0048】

また、対地容量を補正する所定の容量値となるようにドレイン電極およびソース電極の形状を変更する場合、ドレイン電極およびソース電極の電極抵抗が増加することは好ましくない。そのため、ドレイン電極およびソース電極を複数の金属層をコンタクト金属で接続する多層金属層で構成し、第１金属層Ｍ１をドレイン領域およびソース領域全体に接続するように形成し、それより上層の金属層の形状を変更することで十分低い電極抵抗となる構成とするのが好ましい。多層金属層を構成する金属層は、３層以上とすることもできる。例えば３層の金属層とした場合、３層目の金属層を形状の異なるドレイン電極およびソース電極とすることができ、２層の金属層でドレイン電極およびソース電極を構成する場合と比較して電極抵抗を小さくすることができる。また、３層の金属層の２層目と３層目の金属層を形状の異なるドレイン電極およびソース電極とすることもでき、２層の金属層でドレイン電極およびソース電極を補正する場合と比較して電極抵抗を小さくでき、かつドレイン電極とソース電極の対向面積を大きくすることができ、対地容量を補正する容量値の幅を拡げることも可能となる。ドレイン電極およびソース電極の電極抵抗を十分に低くするため、図８に示すようにＦＥＴ１３、２３および３３の第２金属層Ｍ２をゲート幅方向の半分程度の長さまで形成し、ドレイン電極およびソース電極間の主な電流経路となる領域の電極抵抗を低くする構成とするのが好ましい。コンタクト抵抗低減等のため、半導体領域とコンタクト金属との間に、別の金属層が配置されてもよい。

【0049】

以上説明したように本実施形態の半導体スイッチ回路も、ＦＥＴのドレイン電極およびソース電極により対地容量を補正する容量値を有する容量が形成されるため、半導体基板上に独立した容量素子を形成する必要はなく、チップ面積の増加を招くことはない。容量は、多層金属層を構成する金属層の形状を変更するのみで容易に形成することができ、特別な製造工程を追加する必要もないので簡便に形成することができ好ましい。

【0050】

以上の実施形態において、共通端子が１個の場合について説明したが、本発明はこのような形態に限定されるものではなく、複数の共通端子を備える半導体スイッチ回路とすることもできる。

【0051】

また上記実施形態において、ＦＥＴ列を構成するＦＥＴにより形成される容量のみでは、ドレイン－ソース間電圧を均等にする大きな容量値の容量を形成できない場合、半導体基板上に容量素子を形成してもよい。このような場合であってもＦＥＴ列を構成するＦＥＴのドレイン電極およびソース電極により容量を形成することで、半導体基板上に形成する容量素子の容量値は小さくすることができ、大幅なチップ面積の増加を招くことはない。

【0052】

（まとめ）
（１）本発明の半導体スイッチ回路の一実施形態は、ｎ（ｎは３以上の整数）個のＦＥＴが直列に接続されるＦＥＴ列の一端のＦＥＴのドレイン電極またはソース電極が、第１端子および第２端子を備える高周波信号の伝送経路に接続され、オフ状態の前記ＦＥＴ列の前記ｎ個のＦＥＴに前記高周波信号の電圧が入力される場合に、前記ｎ個のＦＥＴそれぞれのドレイン－ソース間電圧を均等にする容量が、前記ＦＥＴ列を構成する一部のＦＥＴのドレイン電極とソース電極間にそれぞれ付加されている半導体スイッチ回路であって、前記ｎ個のＦＥＴそれぞれの前記ドレイン電極および前記ソース電極は、複数の金属層がコンタクト金属で接続される多層金属層で構成され、かつ相互に対向する櫛型形状に配置され、前記容量は、前記容量が付加されるＦＥＴの前記ドレイン電極および前記ソース電極で構成され、前記容量の容量値は、前記容量が付加されるＦＥＴの前記多層金属層の少なくとも２層目より上層の前記金属層の一部の形状を、異なるものとすることによりそれぞれ異なるものとされている。

【0053】

（２）本発明の半導体スイッチ回路の一実施形態は、ｎ（ｎは３以上の整数）個のＦＥＴが直列に接続されるＦＥＴ列の両端のＦＥＴのドレイン電極またはソース電極が、第１端子または第２端子を備える高周波信号の伝送経路にそれぞれ接続され、オフ状態の前記ＦＥＴ列の前記ｎ個のＦＥＴに前記高周波信号の電圧が入力される場合に、前記ｎ個のＦＥＴそれぞれのドレイン－ソース間電圧を均等にする容量が、前記ＦＥＴ列を構成する一部のＦＥＴのドレイン電極とソース電極間にそれぞれ付加されている半導体スイッチ回路であって、前記ｎ個のＦＥＴそれぞれの前記ドレイン電極および前記ソース電極は、複数の金属層がコンタクト金属で接続される多層金属層で構成され、かつ相互に対向する櫛型形状に配置され、前記容量は、前記容量が付加されるＦＥＴの前記ドレイン電極および前記ソース電極で構成され、前記容量の容量値は、前記容量が付加されるＦＥＴの前記多層金属層の少なくとも２層目より上層の前記金属層の一部の形状を、異なるものとすることによりそれぞれ異なるものとされている。

【0054】

（３）また別の実施形態によれば、上記（１）または（２）の半導体スイッチ回路において、前記ドレイン電極および前記ソース電極の前記多層金属層の少なくとも２層目より上層の前記金属層の一部の形状は、前記容量のそれぞれの容量値に応じて、前記ドレイン電極と前記ソース電極の対向面積が各ＦＥＴ間で異なるような形状とされている。

【0055】

（４）さらに別の実施形態によれば、上記（３）の半導体スイッチ回路において、前記ＦＥＴ列の前記高周波信号の電圧の入力側のＦＥＴの前記対向面積が最も広く、前記ＦＥＴ列の前記高周波信号の電圧の入力側のＦＥＴからの接続順に各ＦＥＴにおける前記対向面積が狭くなる構成とされている。

【0056】

本発明の半導体スイッチ回路によれば、ＦＥＴ列を構成する一部のＦＥＴのドレイン電極とソース電極によって対地容量を補正するために必要とされる容量値を有する容量が付加される構成とされ、チップ面積の増加を招くことなく対地容量を補正する容量を設けることが可能となる。

【符号の説明】

【0057】

１ 半導体基板
２ 半導体領域
３、４ コンタクト金属
５ ドレイン電極
６ ソース電極
７ ゲート電極
Ｍ１ 第１金属層
Ｍ２ 第２金属層
Ｐ１～３、Ｐ１１～１３、Ｐ２１～２７、ＰＸ、ＰＹ 端子
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２、Ｃｎ－１、Ｃ１ｎ－１、Ｃ２ｎ－１、ＣＮ１、ＣＮ２、ＣＮｎ－１ 容量
Ｃｇｎｄ１、Ｃｇｎｄ２、Ｃｇｎｄ１１、Ｃｇｎｄ１２、Ｃｇｎｄ２１、Ｃｇｎｄ２２、Ｃｇｎｄｎ－１、Ｃｇｎｄｎ－２、Ｃｇｎｄ１ｎ－１、Ｃｇｎｄ１ｎ－２、Ｃｇｎｄ２ｎ－１、Ｃｇｎｄ２ｎ－２、ＣｇｎｄＮ１、ＣｇｎｄＮ２、ＣｇｎｄＮｎ－１、ＣｇｎｄＮｎ－２ 対地容量

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】