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特開2024-157192マルチ荷電粒子ビーム描画装置およびマルチ荷電粒子ビーム描画方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024157192
(43)【公開日】2024-11-07
(54)【発明の名称】マルチ荷電粒子ビーム描画装置およびマルチ荷電粒子ビーム描画方法
(51)【国際特許分類】
H01L 21/027 20060101AFI20241030BHJP
【ＦＩ】
H01L21/30 541W
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023071375
(22)【出願日】2023-04-25
(71)【出願人】
【識別番号】504162958
【氏名又は名称】株式会社ニューフレアテクノロジー
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】松本 裕史
【テーマコード（参考）】
5F056
【Ｆターム（参考）】
5F056AA07
5F056BA10
5F056BB10
5F056CB05
5F056EA03
(57)【要約】 （修正有）
【課題】マルチビーム描画におけるブランキングアパーチャアレイ機構において、転送されたブランキング制御データを取り込む回路が不良であった場合でも不良ビームが試料に入射してしまうことを防止する。
【解決手段】マルチ荷電粒子ビーム描画装置は、ブランキング制御信号を入力するレジスタと、レジスタに入力されたブランキング制御信号に沿って、複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路４１と、レジスタが正常レジスタか、不良レジスタあるかを識別するいずれかを含むフラグ信号を保持する偏向制御回路と、生成された各フラグ信号を、ブランキング制御信号とは時期を異にして、データパスを介して入力し、入力されたフラグ信号が不良フラグ信号である場合に、対応するレジスタが配置される制御回路の動作を制限する複数のレジスタ４５と、を備える。
【選択図】図１１
【解決手段】マルチ荷電粒子ビーム描画装置は、ブランキング制御信号を入力するレジスタと、レジスタに入力されたブランキング制御信号に沿って、複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路４１と、レジスタが正常レジスタか、不良レジスタあるかを識別するいずれかを含むフラグ信号を保持する偏向制御回路と、生成された各フラグ信号を、ブランキング制御信号とは時期を異にして、データパスを介して入力し、入力されたフラグ信号が不良フラグ信号である場合に、対応するレジスタが配置される制御回路の動作を制限する複数のレジスタ４５と、を備える。
【選択図】図１１
【特許請求の範囲】
【請求項1】
マルチ荷電粒子ビームを形成するマルチビーム形成機構と、
前記マルチ荷電粒子ビームが通過する位置に複数の開口部が形成されたブランキングアパーチャアレイ基板と、
前記ブランキングアパーチャアレイ基板上であって前記複数の開口部の近傍にそれぞれ配置された複数の制御電極と、
前記ブランキングアパーチャアレイ基板上であって前記複数の開口部のうち互いに異なる開口部を挟んで前記複数の制御電極の１つと対向して配置された複数の対向電極と、
前記ブランキングアパーチャアレイ基板に配置され、前記ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるブランキング制御信号を入力するレジスタと、前記レジスタに入力された前記ブランキング制御信号に沿って、前記複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路と、
前記複数の制御回路毎に生成された、前記レジスタが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する記憶部と、
生成された各前記フラグ信号を、前記ブランキング制御信号とは時期を異にして、前記ブランキング制御信号が伝送される同じデータパスを介して入力し、入力された前記フラグ信号が不良フラグ信号である場合に、前記不良フラグ信号に対応するレジスタが配置される制御回路の動作を制限する複数の動作制限回路と、
ビームＯＦＦ電位が制御電極に印加されたことによってブランキング偏向されたビームを遮蔽する制限アパーチャ基板と、
を備えることを特徴とするマルチ荷電粒子ビーム描画装置。
前記マルチ荷電粒子ビームが通過する位置に複数の開口部が形成されたブランキングアパーチャアレイ基板と、
前記ブランキングアパーチャアレイ基板上であって前記複数の開口部の近傍にそれぞれ配置された複数の制御電極と、
前記ブランキングアパーチャアレイ基板上であって前記複数の開口部のうち互いに異なる開口部を挟んで前記複数の制御電極の１つと対向して配置された複数の対向電極と、
前記ブランキングアパーチャアレイ基板に配置され、前記ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるブランキング制御信号を入力するレジスタと、前記レジスタに入力された前記ブランキング制御信号に沿って、前記複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路と、
前記複数の制御回路毎に生成された、前記レジスタが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する記憶部と、
生成された各前記フラグ信号を、前記ブランキング制御信号とは時期を異にして、前記ブランキング制御信号が伝送される同じデータパスを介して入力し、入力された前記フラグ信号が不良フラグ信号である場合に、前記不良フラグ信号に対応するレジスタが配置される制御回路の動作を制限する複数の動作制限回路と、
ビームＯＦＦ電位が制御電極に印加されたことによってブランキング偏向されたビームを遮蔽する制限アパーチャ基板と、
を備えることを特徴とするマルチ荷電粒子ビーム描画装置。
【請求項2】
前記レジスタを診断する診断部と、
前記レジスタの診断結果を用いて、前記正常フラグ信号又は前記不良フラグ信号を生成するフラグデータ生成部と、
さらに備えることを特徴とする、請求項１記載のマルチ荷電粒子ビーム描画装置。
前記レジスタの診断結果を用いて、前記正常フラグ信号又は前記不良フラグ信号を生成するフラグデータ生成部と、
さらに備えることを特徴とする、請求項１記載のマルチ荷電粒子ビーム描画装置。
【請求項3】
前記複数の動作制限回路の各動作制限回路は、前記不良フラグ信号を入力した場合には、前記不良フラグ信号に対応するレジスタを使用するビーム用のアンプの出力を常時ビームＯＦＦ電位に固定させることを特徴とする請求項１又は２記載のマルチ荷電粒子ビーム描画装置。
【請求項4】
前記複数の動作制限回路の各動作制限回路は、前記フラグ信号を前記ブランキング制御信号が伝送される同じデータパスを介すると共に前記複数の制御回路のうち対応する制御回路の前記レジスタを経由して入力することを特徴とする請求項１又は２記載のマルチ荷電粒子ビーム描画装置。
【請求項5】
前記レジスタとして、シフトレジスタが用いられ、
前記マルチ荷電粒子ビームは複数のビーム毎に複数のグループに分割され、
同じグループ内の前記複数のビーム用の複数のシフトレジスタは、直列に接続され、
直列に接続された前記複数のシフトレジスタのうち、自身の制御回路内のシフトレジスタとデータ転送方向に対して下流側に隣接する制御回路内のシフトレジスタとを接続すると共に、自身の制御回路内のシフトレジスタをスキップするように前記データ転送方向に対して上流側に隣接する制御回路内のシフトレジスタと前記下流側に隣接する制御回路内のシフトレジスタとに接続され、前記フラグ信号に応じて、自身の制御回路内のシフトレジスタをスキップしたデータ転送かスキップしないデータ転送かを選択する選択回路をさらに備えたことを特徴とする請求項１又は２記載のマルチ荷電粒子ビーム描画装置。
前記マルチ荷電粒子ビームは複数のビーム毎に複数のグループに分割され、
同じグループ内の前記複数のビーム用の複数のシフトレジスタは、直列に接続され、
直列に接続された前記複数のシフトレジスタのうち、自身の制御回路内のシフトレジスタとデータ転送方向に対して下流側に隣接する制御回路内のシフトレジスタとを接続すると共に、自身の制御回路内のシフトレジスタをスキップするように前記データ転送方向に対して上流側に隣接する制御回路内のシフトレジスタと前記下流側に隣接する制御回路内のシフトレジスタとに接続され、前記フラグ信号に応じて、自身の制御回路内のシフトレジスタをスキップしたデータ転送かスキップしないデータ転送かを選択する選択回路をさらに備えたことを特徴とする請求項１又は２記載のマルチ荷電粒子ビーム描画装置。
【請求項6】
前記ブランキングアパーチャアレイ基板は、前記マルチ荷電粒子ビームが通過する中央部のマルチビーム通過領域と、外周部の外周領域とを有し、
前記複数の制御回路は、前記マルチビーム通過領域に配置され、
前記複数の動作制限回路は、前記外周領域に配置されることを特徴とする請求項１又は２記載のマルチ荷電粒子ビーム描画装置。
前記複数の制御回路は、前記マルチビーム通過領域に配置され、
前記複数の動作制限回路は、前記外周領域に配置されることを特徴とする請求項１又は２記載のマルチ荷電粒子ビーム描画装置。
【請求項7】
マルチ荷電粒子ビームを形成するマルチビーム形成機構と、
前記マルチ荷電粒子ビームが通過する複数の開口部が形成されたブランキングアパーチャアレイ基板と、
前記ブランキングアパーチャアレイ基板上であって前記複数の開口部の近傍にそれぞれ配置された複数の制御電極と、
前記ブランキングアパーチャアレイ基板上であって前記複数の開口部のうち互いに異なる開口部を挟んで前記複数の制御電極の１つと対向して配置された複数の対向電極と、
前記ブランキングアパーチャアレイ基板中に配置され、前記ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるブランキング制御信号を入力する並列に配置された第１のレジスタと第２のレジスタと、前記第１のレジスタと第２のレジスタのいずれか１つに入力された前記ブランキング制御信号に沿って、前記複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路と、
前記複数の制御回路毎に生成された、前記第１のレジスタが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する記憶部と、
生成された前記フラグ信号を、前記ブランキング制御信号とは時期を異にして、前記ブランキング制御信号が伝送される同じデータパスを介すると共に前記複数の制御回路のうち対応する制御回路の前記第１のレジスタを経由して入力し、入力されたフラグ信号が不良フラグ信号である場合に、前記フラグ信号を入力した前記第１のレジスタから前記第２のレジスタに前記アンプ側への接続を切り替える複数の切り替え回路と、
ビームＯＦＦ電位が制御電極に印加されたことによってブランキング偏向されたビームを遮蔽する制限アパーチャ基板と、
を備えたことを特徴とするマルチ荷電粒子ビーム描画装置。
前記マルチ荷電粒子ビームが通過する複数の開口部が形成されたブランキングアパーチャアレイ基板と、
前記ブランキングアパーチャアレイ基板上であって前記複数の開口部の近傍にそれぞれ配置された複数の制御電極と、
前記ブランキングアパーチャアレイ基板上であって前記複数の開口部のうち互いに異なる開口部を挟んで前記複数の制御電極の１つと対向して配置された複数の対向電極と、
前記ブランキングアパーチャアレイ基板中に配置され、前記ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるブランキング制御信号を入力する並列に配置された第１のレジスタと第２のレジスタと、前記第１のレジスタと第２のレジスタのいずれか１つに入力された前記ブランキング制御信号に沿って、前記複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路と、
前記複数の制御回路毎に生成された、前記第１のレジスタが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する記憶部と、
生成された前記フラグ信号を、前記ブランキング制御信号とは時期を異にして、前記ブランキング制御信号が伝送される同じデータパスを介すると共に前記複数の制御回路のうち対応する制御回路の前記第１のレジスタを経由して入力し、入力されたフラグ信号が不良フラグ信号である場合に、前記フラグ信号を入力した前記第１のレジスタから前記第２のレジスタに前記アンプ側への接続を切り替える複数の切り替え回路と、
ビームＯＦＦ電位が制御電極に印加されたことによってブランキング偏向されたビームを遮蔽する制限アパーチャ基板と、
を備えたことを特徴とするマルチ荷電粒子ビーム描画装置。
【請求項8】
マルチ荷電粒子ビームをブランキング偏向するブランキングアパーチャアレイ基板内に配置された、マルチ荷電粒子ビームのうち個別ビームのブランキング制御信号を入力する複数のレジスタを診断し、不良レジスタを検出する工程と、
前記不良レジスタではないレジスタであることを識別する正常フラグ信号と前記不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を生成し、前記ブランキング制御信号とは時期を異にして、前記フラグ信号を前記ブランキング制御信号が伝送される同じデータパスを介して入力し、入力された前記フラグ信号が前記不良フラグ信号である場合に、前記不良フラグ信号に対応するレジスタを使用するビーム用のアンプの動作を制限する工程と、
前記ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるビーム毎に、個別のレジスタに入力された前記ブランキング制御信号に沿って、ビーム毎に個別のアンプからビームＯＮ電位若しくはビームＯＦＦ電位を、前記ブランキングアパーチャアレイ基板に形成される当該ビームが通過する開口部の近傍に配置された制御電極に印加し、前記ビームＯＦＦ電位が前記制御電極に印加されたことによって前記制御電極と前記制御電極に対向する対向電極との間の電位差によりブランキング偏向されたビームを遮蔽すると共に、前記マルチ荷電粒子ビームのうち遮蔽されなかったビーム群を用いて、試料にパターンを描画する工程と、
を備えたことを特徴とするマルチ荷電粒子ビーム描画方法。
前記不良レジスタではないレジスタであることを識別する正常フラグ信号と前記不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を生成し、前記ブランキング制御信号とは時期を異にして、前記フラグ信号を前記ブランキング制御信号が伝送される同じデータパスを介して入力し、入力された前記フラグ信号が前記不良フラグ信号である場合に、前記不良フラグ信号に対応するレジスタを使用するビーム用のアンプの動作を制限する工程と、
前記ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるビーム毎に、個別のレジスタに入力された前記ブランキング制御信号に沿って、ビーム毎に個別のアンプからビームＯＮ電位若しくはビームＯＦＦ電位を、前記ブランキングアパーチャアレイ基板に形成される当該ビームが通過する開口部の近傍に配置された制御電極に印加し、前記ビームＯＦＦ電位が前記制御電極に印加されたことによって前記制御電極と前記制御電極に対向する対向電極との間の電位差によりブランキング偏向されたビームを遮蔽すると共に、前記マルチ荷電粒子ビームのうち遮蔽されなかったビーム群を用いて、試料にパターンを描画する工程と、
を備えたことを特徴とするマルチ荷電粒子ビーム描画方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、マルチ荷電粒子ビーム描画装置およびマルチ荷電粒子ビーム描画方法に係り、例えば、マルチビーム描画における不良ビームの照射回路方法に関する。
【背景技術】
【0002】
半導体デバイスの微細化の進展を担うリソグラフィ技術は半導体製造プロセスのなかでも唯一パターンを生成する極めて重要なプロセスである。近年、ＬＳＩの高集積化に伴い、半導体デバイスに要求される回路線幅は年々微細化されてきている。ここで、電子線（電子ビーム）描画技術は本質的に優れた解像性を有しており、ウェハ等へ電子線を使って描画することが行われている。
【0003】
例えば、マルチビームを使った描画装置がある。１本の電子ビームで描画する場合に比べて、マルチビームを用いることで一度に多くのビームを照射できるのでスループットを大幅に向上させることができる。かかるマルチビーム方式の描画装置では、例えば、電子銃から放出された電子ビームを複数の穴を持ったマスクに通してマルチビームを形成し、各々、ブランキング制御され、遮蔽されなかった各ビームが光学系で縮小され、偏向器で偏向され試料上の所望の位置へと照射される。
【0004】
ここで、マルチビーム描画では、個々のビームの照射量を照射時間により個別に制御する。かかる各ビームの照射量を高精度に制御するためには、ビームのＯＮ／ＯＦＦを行うブランキング制御を高速で行う必要がある。マルチビーム方式の描画装置では、マルチビームの各ブランカーを配置したブランキングアパーチャアレイ機構に各ビーム用のブランキング制御回路を搭載する。
【0005】
ここで、ブランキングアパーチャアレイ機構では、ビーム通過孔間にＬＳＩ回路を配置するため、Ｘ線や散乱電子等による放射線起因のＬＳＩ回路の劣化が生じる。その他、製造不良起因の動作不良の回路が存在する場合もあり得る。ブランキングアパーチャアレイ機構の各ビーム用のＬＳＩ回路へのデータ転送手段として、例えば、マトリクススキャン方式、或いはビームアレイの例えば行毎に配置された複数のシフトレジスタを直列に繋げてデータ転送するシフトレジスタ方式が挙げられる。いずれの方式においても、転送されたビームのＯＮ／ＯＦＦデータを各ビーム用のＬＳＩ回路内にて取り込む回路としてレジスタが使用される。放射線起因の回路劣化について、典型的なモードとして、トランジスタのスイッチング閾値電圧の変化が挙げられる。かかる劣化が生じるとスイッチングの速度が遅くなり、トランジスタを用いて構成されるレジスタへのデータのセット及びデータの読み出しでエラーが生じることになる。ビームのＯＮ／ＯＦＦ（ブランキング）の状態を指定するデータをＬＳＩ回路内にて取り込む回路が不良であった場合、ブランキング電位を印加する回路の動作が制御困難になってしまう。その結果、常時ＯＦＦになる不良ビーム、ブランキングが制御不能の不良ビーム、或いは、常時ＯＮになる不良ビームが生じ、描画された試料にパターンエラーが生じることになる。これらの不良ビームのうち、ブランキングが制御不能の不良ビーム及び常時ＯＮになる不良ビームが試料に入射してしまうと、その補正が難しい。
【0006】
ここで、ブランキングアパーチャアレイ機構の技術ではないが、故障レジスタを切り離すマイクロプロセッサについて開示されている。かかるマイクロプロセッサでは、内部で、ｎ個のレジスタのうち故障したレジスタの情報を制御回路から入力して記憶装置で記憶し、記憶装置に記憶された値に従って、ｎ個のレジスタの選択信号を冗長レジスタ選択信号に切り換えるといった技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平４－０１００３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の一態様は、マルチビーム描画におけるブランキングアパーチャアレイ機構において、転送されたブランキング制御データを個別ビーム用の制御回路内にて取り込む回路が不良であった場合でもブランキング制御不能の不良ビーム及び常時ＯＮになる不良ビームが試料に入射してしまうことを防止することが可能なマルチ荷電粒子ビーム描画装置およびマルチ荷電粒子ビーム描画方法を提供する。
【課題を解決するための手段】
【0009】
本発明の一態様のマルチ荷電粒子ビーム描画装置は、
マルチ荷電粒子ビームを形成するマルチビーム形成機構と、
マルチ荷電粒子ビームが通過する位置に複数の開口部が形成されたブランキングアパーチャアレイ基板と、
ブランキングアパーチャアレイ基板上であって複数の開口部の近傍にそれぞれ配置された複数の制御電極と、
ブランキングアパーチャアレイ基板上であって複数の開口部のうち互いに異なる開口部を挟んで複数の制御電極の１つと対向して配置された複数の対向電極と、
ブランキングアパーチャアレイ基板に配置され、ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるブランキング制御信号を入力するレジスタと、レジスタに入力されたブランキング制御信号に沿って、複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路と、
複数の制御回路毎に生成された、レジスタが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する記憶部と、
生成された各前記フラグ信号を、ブランキング制御信号とは時期を異にして、ブランキング制御信号が伝送される同じデータパスを介して入力し、入力された前記フラグ信号が不良フラグ信号である場合に、前記不良フラグ信号に対応するレジスタが配置される制御回路の動作を制限する複数の動作制限回路と、
ビームＯＦＦ電位が制御電極に印加されたことによってブランキング偏向されたビームを遮蔽する制限アパーチャ基板と、
を備えることを特徴とするマルチ荷電粒子ビーム描画装置。
マルチ荷電粒子ビームを形成するマルチビーム形成機構と、
マルチ荷電粒子ビームが通過する位置に複数の開口部が形成されたブランキングアパーチャアレイ基板と、
ブランキングアパーチャアレイ基板上であって複数の開口部の近傍にそれぞれ配置された複数の制御電極と、
ブランキングアパーチャアレイ基板上であって複数の開口部のうち互いに異なる開口部を挟んで複数の制御電極の１つと対向して配置された複数の対向電極と、
ブランキングアパーチャアレイ基板に配置され、ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるブランキング制御信号を入力するレジスタと、レジスタに入力されたブランキング制御信号に沿って、複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路と、
複数の制御回路毎に生成された、レジスタが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する記憶部と、
生成された各前記フラグ信号を、ブランキング制御信号とは時期を異にして、ブランキング制御信号が伝送される同じデータパスを介して入力し、入力された前記フラグ信号が不良フラグ信号である場合に、前記不良フラグ信号に対応するレジスタが配置される制御回路の動作を制限する複数の動作制限回路と、
ビームＯＦＦ電位が制御電極に印加されたことによってブランキング偏向されたビームを遮蔽する制限アパーチャ基板と、
を備えることを特徴とするマルチ荷電粒子ビーム描画装置。
【0010】
また、レジスタを診断する診断部と、
レジスタの診断結果を用いて、正常フラグ信号又は不良フラグ信号を生成するフラグデータ生成部と、
をさらに備えると好適である。
レジスタの診断結果を用いて、正常フラグ信号又は不良フラグ信号を生成するフラグデータ生成部と、
をさらに備えると好適である。
【0011】
また、複数の動作制限回路の各動作制限回路は、不良フラグ信号を入力した場合には、不良フラグ信号に対応するレジスタを使用するビーム用のアンプの出力を常時ビームＯＦＦ電位に固定させると好適である。
【0012】
また、複数の動作制限回路の各動作制限回路は、フラグ信号をブランキング制御信号が伝送される同じデータパスを介すると共に複数の制御回路のうち対応する制御回路のレジスタを経由して入力すると好適である。
【0013】
また、レジスタとして、シフトレジスタが用いられ、
マルチ荷電粒子ビームは複数のビーム毎に複数のグループに分割され、
同じグループ内の複数のビーム用の複数のシフトレジスタは、直列に接続され、
直列に接続された複数のシフトレジスタのうち、自身の制御回路内のシフトレジスタとデータ転送方向に対して下流側に隣接する制御回路内のシフトレジスタとを接続すると共に、自身の制御回路内のシフトレジスタをスキップするようにデータ転送方向に対して上流側に隣接する制御回路内のシフトレジスタと下流側に隣接する制御回路内のシフトレジスタとに接続され、フラグ信号に応じて、自身の制御回路内のシフトレジスタをスキップしたデータ転送かスキップしないデータ転送かを選択する選択回路をさらに備えと好適である。
マルチ荷電粒子ビームは複数のビーム毎に複数のグループに分割され、
同じグループ内の複数のビーム用の複数のシフトレジスタは、直列に接続され、
直列に接続された複数のシフトレジスタのうち、自身の制御回路内のシフトレジスタとデータ転送方向に対して下流側に隣接する制御回路内のシフトレジスタとを接続すると共に、自身の制御回路内のシフトレジスタをスキップするようにデータ転送方向に対して上流側に隣接する制御回路内のシフトレジスタと下流側に隣接する制御回路内のシフトレジスタとに接続され、フラグ信号に応じて、自身の制御回路内のシフトレジスタをスキップしたデータ転送かスキップしないデータ転送かを選択する選択回路をさらに備えと好適である。
【0014】
また、ブランキングアパーチャアレイ基板は、マルチ荷電粒子ビームが通過する中央部のマルチビーム通過領域と、外周部の外周領域とを有し、
複数の制御回路は、マルチビーム通過領域に配置され、
複数の動作制限回路は、外周領域に配置されると好適である。
複数の制御回路は、マルチビーム通過領域に配置され、
複数の動作制限回路は、外周領域に配置されると好適である。
【0015】
本発明の他の態様のマルチ荷電粒子ビーム描画装置は、
マルチ荷電粒子ビームを形成するマルチビーム形成機構と、
マルチ荷電粒子ビームが通過する複数の開口部が形成されたブランキングアパーチャアレイ基板と、
ブランキングアパーチャアレイ基板上であって複数の開口部の近傍にそれぞれ配置された複数の制御電極と、
ブランキングアパーチャアレイ基板上であって複数の開口部のうち互いに異なる開口部を挟んで複数の制御電極の１つと対向して配置された複数の対向電極と、
ブランキングアパーチャアレイ基板中に配置され、ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるブランキング制御信号を入力する並列に配置された第１のレジスタと第２のレジスタと、第１のレジスタと第２のレジスタのいずれか１つに入力されたブランキング制御信号に沿って、複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路と、
複数の制御回路毎に生成された、第１のレジスタが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する記憶部と、
生成された前記フラグ信号を、ブランキング制御信号とは時期を異にして、ブランキング制御信号が伝送される同じデータパスを介すると共に複数の制御回路のうち対応する制御回路の前記第１のレジスタを経由して入力し、入力されたフラグ信号が不良フラグ信号である場合に、フラグ信号を入力した第１のレジスタから第２のレジスタにアンプ側への接続を切り替える複数の切り替え回路と、
ビームＯＦＦ電位が制御電極に印加されたことによってブランキング偏向されたビームを遮蔽する制限アパーチャ基板と、
を備えたことを特徴とする。
マルチ荷電粒子ビームを形成するマルチビーム形成機構と、
マルチ荷電粒子ビームが通過する複数の開口部が形成されたブランキングアパーチャアレイ基板と、
ブランキングアパーチャアレイ基板上であって複数の開口部の近傍にそれぞれ配置された複数の制御電極と、
ブランキングアパーチャアレイ基板上であって複数の開口部のうち互いに異なる開口部を挟んで複数の制御電極の１つと対向して配置された複数の対向電極と、
ブランキングアパーチャアレイ基板中に配置され、ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるブランキング制御信号を入力する並列に配置された第１のレジスタと第２のレジスタと、第１のレジスタと第２のレジスタのいずれか１つに入力されたブランキング制御信号に沿って、複数の制御電極のうち対応する制御電極にビームＯＮ電位若しくはビームＯＦＦ電位を印加するアンプと、を有する複数の制御回路と、
複数の制御回路毎に生成された、第１のレジスタが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する記憶部と、
生成された前記フラグ信号を、ブランキング制御信号とは時期を異にして、ブランキング制御信号が伝送される同じデータパスを介すると共に複数の制御回路のうち対応する制御回路の前記第１のレジスタを経由して入力し、入力されたフラグ信号が不良フラグ信号である場合に、フラグ信号を入力した第１のレジスタから第２のレジスタにアンプ側への接続を切り替える複数の切り替え回路と、
ビームＯＦＦ電位が制御電極に印加されたことによってブランキング偏向されたビームを遮蔽する制限アパーチャ基板と、
を備えたことを特徴とする。
【0016】
本発明の一態様のマルチ荷電粒子ビーム描画方法は、
マルチ荷電粒子ビームをブランキング偏向するブランキングアパーチャアレイ基板内に配置された、マルチ荷電粒子ビームのうち個別ビームのブランキング制御信号を入力する複数のレジスタを診断し、不良レジスタを検出する工程と、
不良レジスタではないレジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を生成し、ブランキング制御信号とは時期を異にして、フラグ信号をブランキング制御信号が伝送される同じデータパスを介して入力し、入力されたフラグ信号が不良フラグ信号である場合に、不良フラグ信号に対応するレジスタを使用するビーム用のアンプの動作を制限する工程と、
ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるビーム毎に、個別のレジスタに入力されたブランキング制御信号に沿って、ビーム毎に個別のアンプからビームＯＮ電位若しくはビームＯＦＦ電位を、ブランキングアパーチャアレイ基板に形成される当該ビームが通過する開口部の近傍に配置された制御電極に印加し、ビームＯＦＦ電位が制御電極に印加されたことによって制御電極と制御電極に対向する対向電極との間の電位差によりブランキング偏向されたビームを遮蔽すると共に、マルチ荷電粒子ビームのうち遮蔽されなかったビーム群を用いて、試料にパターンを描画する工程と、
を備えたことを特徴とする。
マルチ荷電粒子ビームをブランキング偏向するブランキングアパーチャアレイ基板内に配置された、マルチ荷電粒子ビームのうち個別ビームのブランキング制御信号を入力する複数のレジスタを診断し、不良レジスタを検出する工程と、
不良レジスタではないレジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を生成し、ブランキング制御信号とは時期を異にして、フラグ信号をブランキング制御信号が伝送される同じデータパスを介して入力し、入力されたフラグ信号が不良フラグ信号である場合に、不良フラグ信号に対応するレジスタを使用するビーム用のアンプの動作を制限する工程と、
ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるビーム毎に、個別のレジスタに入力されたブランキング制御信号に沿って、ビーム毎に個別のアンプからビームＯＮ電位若しくはビームＯＦＦ電位を、ブランキングアパーチャアレイ基板に形成される当該ビームが通過する開口部の近傍に配置された制御電極に印加し、ビームＯＦＦ電位が制御電極に印加されたことによって制御電極と制御電極に対向する対向電極との間の電位差によりブランキング偏向されたビームを遮蔽すると共に、マルチ荷電粒子ビームのうち遮蔽されなかったビーム群を用いて、試料にパターンを描画する工程と、
を備えたことを特徴とする。
【発明の効果】
【0017】
本発明の一態様によれば、マルチビーム描画におけるブランキングアパーチャアレイ機構において、転送されたブランキング制御データを個別ビーム用の制御回路内にて取り込む回路が不良であった場合でもブランキング制御不能の不良ビーム及び常時ＯＮになる不良ビームが試料に入射してしまうことを防止できる。
【図面の簡単な説明】
【0018】
【図1】実施の形態１における描画装置の構成を示す概念図である。
【図2】実施の形態１における成形アパーチャアレイ基板の構成を示す概念図である。
【図3】実施の形態１におけるブランキングアパーチャアレイ機構の構成を示す断面図である。
【図4】実施の形態１におけるブランキングアパーチャアレイ機構のメンブレン領域内の構成の一部を示す上面概念図である。
【図5】実施の形態１の個別ブランキング機構の一例を示す図である。
【図6】実施の形態１におけるシフトレジスタの接続構成の一例を示す図である。
【図7】実施の形態１における描画動作の一例を説明するための概念図である。
【図8】実施の形態１におけるマルチビームの照射領域と描画対象画素との一例を示す図である。
【図9】実施の形態１におけるマルチビームの描画方法の一例を説明するための図である。
【図10】実施の形態１におけるマルチビームの分割ショットの一例を示す図である。
【図11】実施の形態１におけるブランキングアパーチャアレイ機構内部に配置される個別ビーム用の制御回路の一例を示す図である。
【図12】実施の形態１における各分割ショットについてのビーム１のビームＯＮ／ＯＦＦ切り替え動作を示すタイミングチャート図の一例である。
【図13】実施の形態１における描画方法の一例の要部工程を示すフローチャート図である。
【図14】実施の形態１におけるフラグ信号転送についてのビーム１の制御回路の動作を示すタイミングチャート図の一例である。
【図15】実施の形態１における自身の制御回路内のシフトレジスタをスキップしない場合のデータの流れを説明するための図である。
【図16】実施の形態１における自身の制御回路内のシフトレジスタをスキップする場合のデータの流れを説明するための図である。
【図17】実施の形態２におけるブランキングアパーチャアレイ機構内部に配置される個別ビーム用の制御回路の一例を示す図である。
【図18】実施の形態２における各分割ショットについてのビーム１のビームＯＮ／ＯＦＦ切り替え動作を示すタイミングチャート図の一例である。
【図19】実施の形態２におけるフラグ信号転送についてのビーム１の制御回路の動作を示すタイミングチャート図の一例である。
【図20】実施の形態３におけるブランキングアパーチャアレイ機構内部に配置される個別ビーム用の制御回路の一例と動作制限回路の一例とを示す図である。
【図21】実施の形態３と比較例とにおける不良フラグ信号によりアンプ出力が制限される制御回路を説明するための図である。
【図22】実施の形態４におけるブランキングアパーチャアレイ機構内部に配置される個別ビーム用の制御回路の一例を示す図である。
【発明を実施するための形態】
【0019】
以下、実施の形態では、荷電粒子ビームの一例として、電子ビームを用いた構成について説明する。但し、荷電粒子ビームは、電子ビームに限るものではなく、イオンビーム等の荷電粒子を用いたビームでも構わない。また、実施の形態では、露光装置の一例として、描画装置を用いた構成について説明する。
【0020】
実施の形態１．
図１は、実施の形態１における描画装置の構成を示す概念図である。図１において、描画装置１００は、描画機構１５０と制御系回路１６０を備えている。描画装置１００は、マルチ荷電粒子ビーム描画装置の一例であると共に、マルチ荷電粒子ビーム露光装置の一例である。描画機構１５０は、電子鏡筒１０２（電子ビームカラム）と描画室１０３を備えている。電子鏡筒１０２内には、電子銃２０１、照明レンズ２０２、成形アパーチャアレイ基板２０３、ブランキングアパーチャアレイ機構２０４、縮小レンズ２０５、制限アパーチャ基板２０６、対物レンズ２０７、主偏向器２０８、副偏向器２０９、及び共通ブランキング偏向器２１２が配置されている。描画室１０３内には、ＸＹステージ１０５が配置される。ＸＹステージ１０５上には、描画時（露光時）には描画対象基板となるマスク等の試料１０１が配置される。試料１０１には、半導体装置を製造する際の露光用マスク、或いは、半導体装置が製造される半導体基板（シリコンウェハ）等が含まれる。また、試料１０１には、レジストが塗布された、まだ何も描画されていないマスクブランクスが含まれる。ＸＹステージ１０５上には、さらに、ＸＹステージ１０５の位置測定用のミラー２１０が配置される。また、ＸＹステージ１０５上には、さらに、ファラデイカップ１０６が配置される。
図１は、実施の形態１における描画装置の構成を示す概念図である。図１において、描画装置１００は、描画機構１５０と制御系回路１６０を備えている。描画装置１００は、マルチ荷電粒子ビーム描画装置の一例であると共に、マルチ荷電粒子ビーム露光装置の一例である。描画機構１５０は、電子鏡筒１０２（電子ビームカラム）と描画室１０３を備えている。電子鏡筒１０２内には、電子銃２０１、照明レンズ２０２、成形アパーチャアレイ基板２０３、ブランキングアパーチャアレイ機構２０４、縮小レンズ２０５、制限アパーチャ基板２０６、対物レンズ２０７、主偏向器２０８、副偏向器２０９、及び共通ブランキング偏向器２１２が配置されている。描画室１０３内には、ＸＹステージ１０５が配置される。ＸＹステージ１０５上には、描画時（露光時）には描画対象基板となるマスク等の試料１０１が配置される。試料１０１には、半導体装置を製造する際の露光用マスク、或いは、半導体装置が製造される半導体基板（シリコンウェハ）等が含まれる。また、試料１０１には、レジストが塗布された、まだ何も描画されていないマスクブランクスが含まれる。ＸＹステージ１０５上には、さらに、ＸＹステージ１０５の位置測定用のミラー２１０が配置される。また、ＸＹステージ１０５上には、さらに、ファラデイカップ１０６が配置される。
【0021】
制御系回路１６０は、制御計算機１１０、メモリ１１２、偏向制御回路１３０、ロジック回路１３１、デジタル・アナログ変換（ＤＡＣ）アンプ（ユニット）１３２，１３４、レンズ制御回路１３６、アンプ１３７、ステージ制御機構１３８、ステージ位置測定器１３９及び磁気ディスク装置等の記憶装置１４０，１４２を有している。制御計算機１１０、メモリ１１２、偏向制御回路１３０、レンズ制御回路１３６、アンプ１３７、ステージ制御機構１３８、ステージ位置測定器１３９及び記憶装置１４０，１４２は、図示しないバスを介して互いに接続されている。偏向制御回路１３０には、ロジック回路１３１、ＤＡＣアンプ（ユニット）１３２，１３４及びブランキングアパーチャアレイ機構２０４が接続されている。副偏向器２０９は、４極以上の電極により構成され、電極毎にＤＡＣアンプ１３２を介して偏向制御回路１３０により制御される。主偏向器２０８は、４極以上の電極により構成され、電極毎にＤＡＣアンプ１３４を介して偏向制御回路１３０により制御される。共通ブランキング偏向器２１２は、２極以上の電極により構成され、ロジック回路１３１に接続される。ステージ位置測定器１３９は、ミラー２１０からの反射光を受光することによって、レーザ干渉法の原理でＸＹステージ１０５の位置を測長する。ファラデイカップ１０６はアンプ１３７に接続される。
【0022】
制御計算機１１０内には、不良レジスタ検出部６０、照射時間算出部６２、ブランキングデータ生成部６４、フラグデータ生成部６６、クロック制御部７０、アンプ動作制御部７２、検出部７６、転送制御部７９、及び描画制御部８０が配置されている。不良レジスタ検出部６０、照射時間算出部６２、ブランキングデータ生成部６４、フラグデータ生成部６６、クロック制御部７０、アンプ動作制御部７２、検出部７６、転送制御部７９、及び描画制御部８０といった各「～部」は、処理回路を有する。かかる処理回路は、例えば、電気回路、コンピュータ、プロセッサ、回路基板、量子回路、或いは、半導体装置を含む。各「～部」は、共通する処理回路（同じ処理回路）を用いても良いし、或いは異なる処理回路（別々の処理回路）を用いても良い。不良レジスタ検出部６０、照射時間算出部６２、ブランキングデータ生成部６４、フラグデータ生成部６６、クロック制御部７０、アンプ動作制御部７２、検出部７６、転送制御部７９、及び描画制御部８０に入出力される情報および演算中の情報はメモリ１１２にその都度格納される。
【0023】
また、描画装置１００の外部から描画データが入力され、記憶装置１４０に格納される。
【0024】
ここで、図１では、実施の形態１を説明する上で必要な構成を記載している。描画装置１００にとって、通常、必要なその他の構成を備えていても構わない。
【0025】
図２は、実施の形態１における成形アパーチャアレイ基板の構成を示す概念図である。図２において、成形アパーチャアレイ基板２０３には、縦（ｙ方向）ｐ列×横（ｘ方向）ｑ列（ｐ，ｑ≧２）の穴（開口部）２２が所定の配列ピッチでマトリクス状に形成されている。図２では、例えば、縦横（ｘ，ｙ方向）に５１２×５１２列の穴２２が形成される。各穴２２は、共に同じ寸法形状の矩形で形成される。或いは、同じ直径の円形であっても構わない。これらの複数の穴２２を電子ビーム２００の一部がそれぞれ通過することで、マルチビーム２０が形成されることになる。言い換えれば、成形アパーチャアレイ基板２０３は、マルチビーム形成機構の一例であり、マルチビームを形成する。ここでは、縦横（ｘ，ｙ方向）が共に２列以上の穴２２が配置された例を示したが、これに限るものではない。例えば、縦横（ｘ，ｙ方向）どちらか一方が複数列で他方は１列だけであっても構わない。また、穴２２の配列の仕方は、図２のように、縦横が格子状に配置される場合に限るものではない。例えば、縦方向（ｙ方向）ｋ段目の列と、ｋ＋１段目の列の穴同士が、横方向（ｘ方向）に寸法ａだけずれて配置されてもよい。同様に、縦方向（ｙ方向）ｋ＋１段目の列と、ｋ＋２段目の列の穴同士が、横方向（ｘ方向）に寸法ｂだけずれて配置されてもよい。
【0026】
図３は、実施の形態１におけるブランキングアパーチャアレイ機構の構成を示す断面図である。
図４は、実施の形態１におけるブランキングアパーチャアレイ機構のメンブレン領域内の構成の一部を示す上面概念図である。なお、図３と図４において、制御電極２４と対向電極２６と制御回路４１とパッド３４３の位置関係は一致させて記載していない。ブランキングアパーチャアレイ機構２０４は、図３に示すように、支持台３３３上にシリコン等からなる半導体基板を用いたブランキングアパーチャアレイ基板３１が配置される。ブランキングアパーチャアレイ基板３１の中央部は、例えば裏面側から薄く削られ、薄い膜厚ｈのメンブレン領域３３０（第１の領域）に加工されている。メンブレン領域３３０を取り囲む周囲は、厚い膜厚Ｈの外周領域３３２（第２の領域）となる。メンブレン領域３３０の上面と外周領域３３２の上面とは、同じ高さ位置、或いは、実質的に高さ位置になるように形成される。基板３１は、外周領域３３２の裏面で支持台３３３上に保持される。支持台３３３の中央部は開口しており、メンブレン領域３３０の位置は、支持台３３３の開口した領域に位置している。
図４は、実施の形態１におけるブランキングアパーチャアレイ機構のメンブレン領域内の構成の一部を示す上面概念図である。なお、図３と図４において、制御電極２４と対向電極２６と制御回路４１とパッド３４３の位置関係は一致させて記載していない。ブランキングアパーチャアレイ機構２０４は、図３に示すように、支持台３３３上にシリコン等からなる半導体基板を用いたブランキングアパーチャアレイ基板３１が配置される。ブランキングアパーチャアレイ基板３１の中央部は、例えば裏面側から薄く削られ、薄い膜厚ｈのメンブレン領域３３０（第１の領域）に加工されている。メンブレン領域３３０を取り囲む周囲は、厚い膜厚Ｈの外周領域３３２（第２の領域）となる。メンブレン領域３３０の上面と外周領域３３２の上面とは、同じ高さ位置、或いは、実質的に高さ位置になるように形成される。基板３１は、外周領域３３２の裏面で支持台３３３上に保持される。支持台３３３の中央部は開口しており、メンブレン領域３３０の位置は、支持台３３３の開口した領域に位置している。
【0027】
ブランキングアパーチャアレイ基板３１のメンブレン領域３３０には、マルチビームが通過する位置に複数の開口部が形成される。具体的には、ブランキングアパーチャアレイ基板３１のメンブレン領域３３０には、図２に示した成形アパーチャアレイ基板２０３の各穴２２に対応する位置にマルチビームのそれぞれのビームの通過用の通過孔２５（開口部）が開口される。言い換えれば、ブランキングアパーチャアレイ基板３１のメンブレン領域３３０には、電子線を用いたマルチビームのそれぞれ対応するビームが通過する複数の通過孔２５がアレイ状に形成される。そして、ブランキングアパーチャアレイ基板３１のメンブレン領域３３０上であって、複数の通過孔２５のうち対応する通過孔２５を挟んで対向する位置に２つの電極を有する複数の電極対がそれぞれ配置される。２つの電極の一方となる複数の制御電極２４が、ブランキングアパーチャアレイ基板３１上であって複数の通過孔２５のうち互いに異なる通過孔２５の近傍にそれぞれ配置される。そして、２つの電極の他方となる複数の対向電極２６が、ブランキングアパーチャアレイ基板３１上であって複数の通過孔２５のうち互いに異なる通過孔２５を挟んで複数の制御電極２４の１つと対向して配置される。具体的には、メンブレン領域３３０上に、図３及び図４に示すように、各通過孔２５の近傍位置に該当する通過孔２５を挟んでブランキング偏向用の制御電極２４と対向電極２６の組（ブランカー：ブランキング偏向器）がそれぞれ配置される。また、ブランキングアパーチャアレイ基板３１内部（ブランキングアパーチャアレイ基板中）であってメンブレン領域３３０上の各通過孔２５の近傍には、各通過孔２５用の制御電極２４に偏向電圧を印加する制御回路４１（ロジック回路；セル）が配置される。各ビーム用の対向電極２６は、グランド接続される。
【0028】
また、図４に示すように、各制御回路４１は、制御信号用のｎビット（例えば１ビット）のパラレル配線が接続される。各制御回路４１は、ブランキング制御信号（データ）用のｎビットのパラレル配線の他、クロック（シフトクロック）信号、ロード（プレロード、レグロード、及びフラグロード）信号、ショット信号および電源用の配線等が接続される。クロック（シフトクロック）信号、ロード（プレロード、レグロード、及びフラグロード）信号、ショット信号および電源用の配線等はパラレル配線の一部の配線を流用しても構わない。マルチビームを構成するそれぞれのビーム毎に、制御電極２４と対向電極２６と制御回路４１とによる個別ブランキング機構４７が構成される。また、図３の例では、制御電極２４と対向電極２６と制御回路４１とがブランキングアパーチャアレイ基板３１の膜厚が薄いメンブレン領域３３０に配置される。但し、これに限るものではない。また、実施の形態１では、データ転送方式として、シフトレジスタ方式を用いる。シフトレジスタ方式では、マルチビームは複数のビーム毎に複数のグループに分割され、同じグループ内の複数のビーム用の複数のシフトレジスタは、直列に接続される。具体的には、メンブレン領域３３０にアレイ状に形成された複数の制御回路４１は、例えば、同じ行或いは同じ列の中で所定のピッチでグループ化される。同じグループ内の制御回路４１群は、図４に示すように、直列に接続される。そして、グループ毎に配置されたパッド３４３からの信号がグループ内の制御回路４１に伝達される。具体的には、各制御回路４１内に、後述するシフトレジスタが配置され、例えば、ｐ×ｑ本のマルチビームのうち例えば同じ行のビームの制御回路４１内のシフトレジスタが所定のピッチ毎に割り振られてグループ化され、直列に接続される。そして、例えば、ｐ（縦）×ｑ（横）本のマルチビームの同じ行のｑ本のビームの制御信号がシリーズで送信され、さらに、各行の制御信号がｑ’本のパラレル信号に分割される。そして、例えば、ｑ／ｑ’回のクロック信号によって各ビームの制御信号が対応する制御回路４１に格納される。
【0029】
図５は、実施の形態１の個別ブランキング機構の一例を示す図である。図５において、制御回路４１内には、アンプ４６（スイッチング回路の一例）が配置される。図５の例では、アンプ４６の一例として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータ回路が配置される。そして、ＣＭＯＳインバータ回路は正の電位（Ｖｄｄ：ブランキング電位：第１の電位）（例えば、５Ｖ）（ビームＯＦＦ電位）とグランド電位（ＧＮＤ：第２の電位）（ビームＯＮ電位）に接続される。ＣＭＯＳインバータ回路の出力線（ＯＵＴ）は制御電極２４に接続される。一方、対向電極２６は、グランド電位が印加される。そして、ブランキング電位とグランド電位とが切り替え可能に印加される複数の制御電極２４が、ブランキングアパーチャアレイ基板３１上であって、複数の通過孔２５のそれぞれ対応する通過孔２５を挟んで複数の対向電極２６のそれぞれ対応する対向電極２６と対向する位置に配置される。
【0030】
ＣＭＯＳインバータ回路の入力（ＩＮ）には、閾値電圧よりも低くなるＬ（ｌｏｗ）電位（例えばグランド電位）と、閾値電圧以上となるＨ（ｈｉｇｈ）電位（例えば、１．５Ｖ）とのいずれかが制御信号として印加される。実施の形態１では、ＣＭＯＳインバータ回路の入力（ＩＮ）にＬ電位が印加される状態では、ＣＭＯＳインバータ回路の出力（ＯＵＴ）は正電位（Ｖｄｄ）となり、対向電極２６のグランド電位との電位差による電界により対応ビーム２０を偏向し、制限アパーチャ基板２０６で遮蔽することでビームＯＦＦになるように制御する。一方、ＣＭＯＳインバータ回路の入力（ＩＮ）にＨ電位が印加される状態（アクティブ状態）では、ＣＭＯＳインバータ回路の出力（ＯＵＴ）はグランド電位となり、対向電極２６のグランド電位との電位差が無くなり対応ビーム２０を偏向しないので制限アパーチャ基板２０６を通過することでビームＯＮになるように制御する。
【0031】
各通過孔を通過する電子ビーム２０は、それぞれ独立に対となる２つの制御電極２４と対向電極２６に印加される電圧によって偏向される。かかる偏向によってブランキング制御される。具体的には、制御電極２４と対向電極２６の組は、それぞれ対応するスイッチング回路となるＣＭＯＳインバータ回路によって切り替えられる電位によってマルチビームの対応ビームをそれぞれ個別にブランキング偏向する。このように、複数のブランカーが、成形アパーチャアレイ基板２０３の複数の穴２２（開口部）を通過したマルチビームのうち、それぞれ対応するビームのブランキング偏向を行う。
【0032】
図６は、実施の形態１におけるシフトレジスタの接続構成の一例を示す図である。各ビーム用の制御回路４１は、メンブレン領域３３０にアレイ状に形成される。そして、例えば、同じ行に並ぶ複数の制御回路４１（ｘ方向）毎に、図６に示すように、各行の制御回路４１列が例えば８つのグループに順に振り分けられ、グループ化される。例えば、５１２列×５１２行のマルチビームで構成される場合、各行の１番目～５１２番目のビーム用の制御回路４１が１，９，１７，２５，・・・番目と８ビーム間ピッチ毎に、データ列１（グループ）を構成する。同様に、２，１０，１８，２６，・・・番目と８ビーム間ピッチ毎に、データ列２（グループ）を構成する。以下、同様に、データ列３（グループ）～データ列８（グループ）を構成する。そして、各グループ内の制御回路４１群は、直列に接続される。そして、図示しないＩ／Ｏ回路から行毎の信号が分割されて、パラレルに各グループに伝達される。そして各グループの信号がグループ内の直列に接続された制御回路４１に伝達される。具体的には、各制御回路４１内に、シフトレジスタ１１が配置され、同じグループの制御回路４１内のシフトレジスタ１１が直列に接続される。図６の例では、データ列（グループ）毎に６４個のシフトレジスタ１１が直列に接続される。よって、６４回のクロック信号によって、各ビーム用のブランキング制御信号（データ）が各ビーム用のシフトレジスタ１１に伝送されることになる。図６の例では、同じ行（ｘ方向）毎に所定のピッチで複数のグループを構成する場合を示したが、これに限るものではない。例えば、同じ行を左半分と右半分に分け、同じ行の左半分のビーム用の制御回路４１毎に、所定のピッチで複数のグループを構成し、同じ行の右半分のビーム用の制御回路４１毎に、所定のピッチで別の複数のグループを構成するようにしても好適である。これにより、データ列（グループ）毎に３２個のシフトレジスタ１１が直列に接続されることになり、データシフト用のクロック回数を半分にできる。或いは、同じ列に並ぶ複数の制御回路４１（ｙ方向）毎に複数のグループを構成しても構わない。或いは、同じ行（或いは列）に並ぶ複数の制御回路４１で１つのグループを構成しても構わない。その場合、例えば、５１２列×５１２行のマルチビームで構成される場合、１回のビームショットに必要なデータ転送にクロック回数が５１２回必要となるが、動作速度を犠牲にしても良いならば適用しても構わない。
【0033】
次に、描画機構１５０の動作の具体例について説明する。電子銃２０１（放出源）から放出された電子ビーム２００は、照明レンズ２０２によりほぼ垂直に成形アパーチャアレイ基板２０３全体を照明する。成形アパーチャアレイ基板２０３には、矩形の複数の穴２２（開口部）が形成され、電子ビーム２００は、すべての複数の穴２２が含まれる領域を照明する。複数の穴２２の位置に照射された電子ビーム２００の各一部が、かかる成形アパーチャアレイ基板２０３の複数の穴２２をそれぞれ通過することによって、例えば矩形形状のマルチビーム（複数の電子ビーム）２０ａ～ｅが形成される。かかるマルチビーム２０は、ブランキングアパーチャアレイ機構２０４のそれぞれ対応するブランカー（第１の偏向器：個別ブランキング機構４７）内を通過する。かかるブランカーは、それぞれ、設定された描画時間（照射時間）の間、ビームがＯＮ状態になるように個別に通過するビームをブランキング制御する。
【0034】
ブランキングアパーチャアレイ機構２０４を通過したマルチビーム２０は、縮小レンズ２０５によって、縮小され、制限アパーチャ基板２０６に形成された中心の穴に向かって進む。ここで、ブランキングアパーチャアレイ機構２０４のブランカーによって偏向された電子ビームは、制限アパーチャ基板２０６の中心の穴から位置がはずれ、制限アパーチャ基板２０６によって遮蔽される。一方、ブランキングアパーチャアレイ機構２０４のブランカーによって偏向されなかった電子ビームは、図１に示すように制限アパーチャ基板２０６の中心の穴を通過する。このように、制限アパーチャ基板２０６は、個別ブランキング機構４７によってビームＯＦＦの状態になるように偏向された各ビームを遮蔽する。そして、ビームＯＮになってからビームＯＦＦになるまでに形成された、制限アパーチャ基板２０６を通過したビームにより、１回分のショットの各ビームが形成される。制限アパーチャ基板２０６を通過したマルチビーム２０は、対物レンズ２０７により焦点が合わされ、所望の縮小率のパターン像となり、主偏向器２０８及び副偏向器２０９によって、制限アパーチャ基板２０６を通過したマルチビーム２０全体が同方向にまとめて偏向され、各ビームの試料１０１上のそれぞれの照射位置に照射される。また、例えばＸＹステージ１０５が連続移動している時、ビームの照射位置がＸＹステージ１０５の移動に追従するように主偏向器２０８によってトラッキング制御が行われる。一度に照射されるマルチビーム２０は、理想的には成形アパーチャアレイ基板２０３の複数の穴２２の配列ピッチに上述した所望の縮小率を乗じたピッチで並ぶことになる。
【0035】
図７は、実施の形態１における描画動作の一例を説明するための概念図である。図７に示すように、試料１０１の描画領域３０は、例えば、ｙ方向に向かって所定の幅で短冊状の複数のストライプ領域３２に仮想分割される。まず、ＸＹステージ１０５を移動させて、第１番目のストライプ領域３２の左端、或いはさらに左側の位置に一回のマルチビーム２０のショットで照射可能な照射領域３４が位置するように調整し、描画が開始される。第１番目のストライプ領域３２を描画する際には、ＸＹステージ１０５を例えば－ｘ方向に移動させることにより、相対的にｘ方向へと描画を進めていく。ＸＹステージ１０５は例えば等速で連続移動させる。第１番目のストライプ領域３２の描画終了後、ステージ位置を－ｙ方向に移動させて、第２番目のストライプ領域３２の右端、或いはさらに右側の位置に照射領域３４が相対的にｙ方向に位置するように調整し、今度は、ＸＹステージ１０５を例えばｘ方向に移動させることにより、－ｘ方向に向かって同様に描画を行う。第３番目のストライプ領域３２では、ｘ方向に向かって描画し、第４番目のストライプ領域３２では、－ｘ方向に向かって描画するといったように、交互に向きを変えながら描画することで描画時間を短縮できる。但し、かかる交互に向きを変えながら描画する場合に限らず、各ストライプ領域３２を描画する際、同じ方向に向かって描画を進めるようにしても構わない。１回のショットでは、成形アパーチャアレイ基板２０３の各穴２２を通過することによって形成されたマルチビームによって、最大で各穴２２と同数の複数のショットパターンが一度に形成される。
【0036】
図８は、実施の形態１におけるマルチビームの照射領域と描画対象画素との一例を示す図である。図８において、ストライプ領域３２は、例えば、マルチビームのビームサイズでメッシュ状の複数のメッシュ領域に分割される。かかる各メッシュ領域が、描画対象の画素３６（単位照射領域、照射位置、或いは描画位置）となる。描画対象画素３６のサイズは、ビームサイズに限定されるものではなく、ビームサイズとは関係なく任意の大きさで構成されるものでも構わない。例えば、ビームサイズの１／ｎ（ｎは１以上の整数）のサイズで構成されても構わない。図８の例では、試料１０１の描画領域が、例えばｙ方向に、１回のマルチビーム２０の照射で照射可能な照射領域３４（描画フィールド）のサイズと実質同じ幅サイズで複数のストライプ領域３２に分割された場合を示している。矩形の照射領域３４のｘ方向のサイズは、ｘ方向のビーム数×ｘ方向のビーム間ピッチで定義できる。矩形の照射領域３４のｙ方向のサイズは、ｙ方向のビーム数×ｙ方向のビーム間ピッチで定義できる。なお、ストライプ領域３２の幅は、これに限るものではない。照射領域３４のｎ倍（ｎは１以上の整数）のサイズであると好適である。図８の例では、例えば５１２×５１２列のマルチビームの図示を８×８列のマルチビームに省略して示している。そして、照射領域３４内に、１回のマルチビーム２０のショットで照射可能な複数の画素２８（ビームの描画位置）が示されている。言い換えれば、隣り合う画素２８間のピッチがマルチビームの各ビーム間のピッチとなる。図７の例では、隣り合う４つの画素２８で囲まれると共に、４つの画素２８のうちの１つの画素２８を含む正方形の領域で１つのサブ照射領域２９を構成する。言い換えれば、画素２８を含むビーム間ピッチサイズの矩形の領域で１つのサブ照射領域２９を構成する。図８の例では、各サブ照射領域２９は、４×４画素で構成される場合を示している。
【0037】
図９は、実施の形態１におけるマルチビームの描画方法の一例を説明するための図である。図９では、図８で示したストライプ領域３２を描画するマルチビームのうち、ｙ方向３段目の座標（１，３），（２，３），（３，３），・・・，（５１２，３）の各ビームで描画するサブ照射領域２９の一部を示している。図９の例では、例えば、ＸＹステージ１０５が８ビームピッチ分の距離を移動する間に副偏向器２０９によって順に照射位置（画素３６）をシフトさせながら同じサブ照射領域２９内の４つの画素を描画（露光）する場合を示している。かかる４つの画素を描画（露光）する間、照射領域３４がＸＹステージ１０５の移動によって試料１０１との相対位置がずれないように、主偏向器２０８によってマルチビーム２０全体を一括偏向することによって、照射領域３４をＸＹステージ１０５の移動に追従させる。言い換えれば、トラッキング制御が行われる。図９の例では、８ビームピッチ分の距離を移動する間に４つの画素を描画（露光）することで１回のトラッキングサイクルを実施する。なお、サブ照射領域２９の残りの他の画素は他のビームによって描画される。１回のトラッキングサイクルが終了するとトラッキングリセットして、前回のトラッキング開始位置に戻る。なお、各サブ照射領域２９の右から１番目の画素列の描画は終了しているので、トラッキングリセットした後に、次回のトラッキングサイクルにおいてまず副偏向器２０９は、各サブ照射領域２９の右から２番目の画素列を描画するようにビームの描画位置を合わせる（シフトする）ように偏向する。図９の例では、例えば、ビーム１によりサブ照射領域２９の右から１列目の４画素を描画する。次に、８ビームピッチ離れたビーム９によりサブ照射領域２９の右から２列目の４画素を描画する。次に、８ビームピッチ離れたビーム１７（図示せず）によりサブ照射領域２９の右から３列目の４画素を描画する。次に、８ビームピッチ離れたビーム２５（図示せず）によりサブ照射領域２９の右から４列目の４画素を描画する。これにより、サブ照射領域２９内の４×４のすべての画素が描画対象になったことになる。他のサブ照射領域２９でも複数のビームによって同様に描画される。ストライプ領域３２の描画中、かかる動作を繰り返すことで、図７に示すように、照射領域３４ａ～３４ｏといった具合に順次照射領域３４の位置が移動していき、当該ストライプ領域３２の描画を行っていく。
【0038】
図１０は、実施の形態１におけるマルチビームの分割ショットの一例を示す図である。図１０では、各画素３６への１回分のショットの最大照射時間Ｔｔｒを例えば照射時間が異なるｎ個のサブ照射時間に分割する。そして、例えば異なるサブ照射時間のｎ回の分割ショットの中から、各回のショットの任意の照射時間に合わせて、複数の分割ショットの組合せを選択する。まず、最大照射時間Ｔｔｒを量子化単位Δ（階調値分解能）で割った階調値Ｎｔｒを定める。例えば、ｎ＝１０とした場合、１０回の分割ショットに分割する。階調値Ｎｔｒを桁数ｎの２進数の値で定義する場合、階調値Ｎｔｒ＝１０２３になるように量子化単位Δを予め設定すると好適である。これにより、最大照射時間Ｔｔｒ＝１０２３Δとなる。そして、図１０に示すように、ｎ回の分割ショットは、桁数ｋ’＝０～９までの２ｋ’Δのいずれかの照射時間を持つ。言い換えれば、５１２Δ（＝２９Δ），２５６Δ（＝２８Δ），１２８Δ（＝２７Δ），６４Δ（＝２６Δ），３２Δ（＝２５Δ），１６Δ（＝２４Δ），８Δ（＝２３Δ），４Δ（＝２２Δ），２Δ（＝２１Δ），Δ（＝２０Δ）のいずれかの照射時間を持つ。すなわち、１回分のマルチビームのショットは、５１２Δの照射時間ｔｋ’をもつ分割ショットと、２５６Δの照射時間ｔｋ’をもつ分割ショットと、１２８Δの照射時間ｔｋ’をもつ分割ショットと、６４Δの照射時間ｔｋ’をもつ分割ショットと、３２Δの照射時間ｔｋ’をもつ分割ショットと、１６Δの照射時間ｔｋ’をもつ分割ショットと、８Δの照射時間ｔｋ’をもつ分割ショットと、４Δの照射時間ｔｋ’をもつ分割ショットと、２Δの照射時間ｔｋ’をもつ分割ショットと、Δの照射時間ｔｋ’をもつ分割ショットと、に分割される。
【0039】
よって、各画素３６への任意の照射時間ｔ（＝ＮΔ）の１回分のショットは、代わりに、かかる５１２Δ（＝２９Δ），２５６Δ（＝２８Δ），１２８Δ（＝２７Δ），６４Δ（＝２６Δ），３２Δ（＝２５Δ），１６Δ（＝２４Δ），８Δ（＝２３Δ），４Δ（＝２２Δ），２Δ（＝２１Δ），及びΔ（＝２０Δ）で定義されるサブ照射時間を持った１組の分割ショット群の中から選択される、照射時間がゼロでなければ少なくとも１つの分割ショットの組み合わせを実施することにより充足できる。
【0040】
ここで、ブランキングアパーチャアレイ機構２０４では、上述したように、Ｘ線や散乱電子等による放射線起因のＬＳＩ回路の劣化が生じる。図３のように制御回路４１をメンブレン領域３３０に設置する場合、放射線によるＬＳＩ回路の劣化が生じやすいが、制御回路を外周領域３３２に設置する場合でも放射線によるＬＳＩ回路の劣化の可能性は残る。その他、製造不良起因あるいはＬＳＩの製造上の寿命による動作不良の回路が存在する場合もあり得る。ブランキングアパーチャアレイ機構２０４の各ビーム用の制御回路４１へのデータ転送手段として、図６に示したシフトレジスタ方式では、データを取り込むシフトレジスタ１１が劣化する。シフトレジスタ１１が不良であった場合、ビームＯＮ電位（ＧＮＤ）若しくはビームＯＦＦ電位（Ｖｄｄ）といったブランキング電位を印加するアンプ４６の動作が制御困難になってしまう。その結果、常時ＯＦＦになる不良ビーム、ブランキング制御不能の不良ビーム、或いは、常時ＯＮになる不良ビームが生じ、描画された試料１０１にパターンエラーが生じることになる。これらの不良ビームのうち、ブランキング制御不能の不良ビーム及び常時ＯＮになる不良ビームが試料に入射してしまうと、その補正が難しい。そこで、実施の形態１では、不良のシフトレジスタ１１を検出して、不良のシフトレジスタ１１が配置される制御回路４１では、シフトレジスタ１１に取り込まれたブランキング制御信号の内容に関わらず、アンプ４６が常時ビームＯＦＦ電位を制御電極２４に印加するように回路を構成する。
【0041】
図１１は、実施の形態１におけるブランキングアパーチャアレイ機構内部に配置される個別ビーム用の制御回路の一例を示す図である。図１１において、各制御回路４１内には、シフトレジスタ１１、バッファとなる２段のレジスタ４２，４３、実行用のレジスタ４４、レジスタ４５、アンプ４６、選択回路４８、及びアンド回路４９が配置される。図１１において、シフトレジスタ１１の出力は、レジスタ４２の入力とレジスタ４５の入力とに接続される。レジスタ４２の出力は、レジスタ４３の入力に接続される。レジスタ４３の出力は、レジスタ４４の入力に接続される。レジスタ４４の出力は、アンド回路４９の入力に接続される。また、レジスタ４５の出力は、アンド回路４９の入力に接続される。アンド回路４９の入力には、さらに、偏向制御回路１３０から送信されるショット信号が接続される。アンド回路４９の出力は、アンプ４６の入力に接続される。アンプ４６の出力は、図５に示したように、制御電極２４に接続される。
【0042】
図１１において、シフトレジスタ１１は、偏向制御回路１３０から送信されるシフトクロック信号に同期してデータを読み込み、記憶する。また、シフトクロック信号に同期して記憶されたデータを同じデータ列の次の制御回路４１中のシフトレジスタ１１に転送する。レジスタ４２は、偏向制御回路１３０から送信されるプレロード１信号に同期してデータを読み込み、記憶する。レジスタ４３は、偏向制御回路１３０から送信されるプレロード２信号に同期してデータを読み込み、記憶する。レジスタ４４は、偏向制御回路１３０から送信されるレグロード信号に同期してデータを読み込み、記憶する。レジスタ４５は、偏向制御回路１３０から送信されるフラグロード信号に同期してデータを読み込み、記憶する。
【0043】
なお、図１１の例において、選択回路４８については、配置する方が望ましいが、省略しても構わない。選択回路４８を配置する場合において、図１１の例では、シフトレジスタ１１の出力は、さらに、選択回路４８の２つの入力の一方に接続される。選択回路４８の２つの入力の他方には、シフトレジスタ１１の上流側のデータ線が接続される。選択回路４８の出力には、直列に接続された次のシフトレジスタ１１の入力に接続される。また、選択回路４８は、レジスタ４５に記憶された信号に応じて２つの入力から１つを選択する。また、選択回路４８が省略される場合、シフトレジスタ１１の出力は、直列に接続された次のシフトレジスタ１１の入力に接続されることは言うまでもない。
【0044】
上述したように、複数の制御回路４１の各制御回路４１は、シフトレジスタ１１とアンプ４６とを有する。シフトレジスタ１１は、ブランキングアパーチャアレイ基板３１に配置され、ブランキングアパーチャアレイ基板３１内のデータパスを介して伝送されるブランキング制御信号を入力する。そして、アンプ４６は、シフトレジスタ１１に入力されたブランキング制御信号に沿って、複数の制御電極２４のうち対応する制御電極２４にビームＯＮ電位若しくはビームＯＦＦ電位を印加する。以下、具体的に説明する。
【0045】
図１２は、実施の形態１における各分割ショットについてのビーム１のビームＯＮ／ＯＦＦ切り替え動作を示すタイミングチャート図の一例である。図１２の例では、最大照射時間Ｔｔｒの１ショットが、例えば、３２Δ（＝２５Δ），１６Δ（＝２４Δ），８Δ（＝２３Δ），４Δ（＝２２Δ），２Δ（＝２１Δ），及びΔ（＝２０Δ）で定義されるサブ照射時間を持った６つの分割ショット群に分割される場合（ｎ＝６）を示している。また、図１２の例では、分割ショット群のショット順として、例えば、３２Δ（＝２５Δ）の分割ショット、Δ（＝２０Δ）の分割ショット、１６Δ（＝２４Δ）の分割ショット、２Δ（＝２１Δ）の分割ショット、８Δ（＝２３Δ）の分割ショット、及び４Δ（＝２２Δ）の分割ショットの順に実施する場合を示している。ブランキングアパーチャアレイ基板３１内のデータパスを介して伝送される各ビームのブランキング制御信号（データ）は、同じグループ内で直列に接続された複数のシフトレジスタ１１の数だけ偏向制御回路１３０から送信されるシフトクロック信号に同期して転送されることにより、所望のシフトレジスタ１１に格納される。ブランキング制御信号（データ）は、２進数制御なのでＨ信号若しくはＬ信号となる。シフトレジスタ１１に格納されたブランキング制御信号（データ）は、偏向制御回路１３０から送信されるプレロード１信号に同期してレジスタ４２に読み込まれ、記憶される。レジスタ４２に格納されたブランキング制御信号（データ）は、偏向制御回路１３０から送信されるプレロード２信号に同期してレジスタ４３に読み込まれ、記憶される。また、直列に接続された複数のシフトレジスタ１１の数だけ送信されるシフトクロック信号に同期してシフトレジスタ１１に次の分割ショットのデータが格納された後、シフトレジスタ１１に格納されたブランキング制御信号（データ）は、偏向制御回路１３０から送信されるプレロード１信号に同期してレジスタ４２に読み込まれ、記憶される。よって、１回目の分割ショットのブランキング制御信号（データ）がレジスタ４３に保存された状態で、２回目の分割ショットのブランキング制御信号（データ）がレジスタ４２に保存される。レジスタ４３に格納されたブランキング制御信号（データ）は、偏向制御回路１３０から送信されるレグロード信号に同期してレジスタ４４に読み込まれ、記憶される。その結果、アンド回路４９の入力にはレジスタ４４に記憶されたブランキング制御信号（データ）が入力されることになる。アンド回路４９には、レジスタ４４から、例えば、ビームＯＮ信号であればＨ信号、ビームＯＦＦ信号であればＬ信号が入力される。一方、アンド回路４９には、レジスタ４５から、例えば、正常ビームであることを識別する正常フラグ信号（ｅｎａｂｌｅ）であればＨ信号、不良ビームであることを識別する不良フラグ（ｄｉｓａｂｌｅ）信号であればＬ信号が入力される。そして、アンド回路４９は、偏向制御回路１３０から送信されるショット信号（ｅｎａｂｌｅ；Ｈ信号）を入力している期間だけ、レジスタ４４とレジスタ４５とからの信号が共にＨ信号であれば、アンプ４６にビームＯＮ信号（Ｈ）を出力する。それ以外は、アンプ４６にビームＯＦＦ信号（Ｌ）を出力する。アンプ４６は、アンド回路４９からビームＯＮ信号（Ｈ）が出力されている期間だけ、制御電極２４にビームＯＮ電位（ＧＮＤ）を印加する。それ以外は、アンプ４６は、制御電極２４にビームＯＦＦ電位（Ｖｄｄ）を印加する。これにより、１回目の分割ショットが実施される。各レジスタには、順次、次の分割ショットのデータが送られ、１回目の分割ショットが終了後、アンド回路４９が次のショット信号（ｅｎａｂｌｅ；Ｈ信号）を入力することで２回目の分割ショットが実施される。以降、順に、各分割ショットが実施される。
【0046】
ここで、アンド回路４９がビームＯＮ信号（Ｈ）を出力するのは、レジスタ４４とレジスタ４５とから共にＨ信号を入力し、かつショット信号（ｅｎａｂｌｅ；Ｈ信号）を入力した期間だけとなる。言い換えれば、３つの信号が共にＨ信号の期間だけビームＯＮ信号（Ｈ）を出力する。そこで、対象となる制御回路４１のシフトレジスタ１１が不良の場合、アンド回路４９がレジスタ４５からＬ信号を入力することで、レジスタ４４からの信号およびショット信号に関わらず、制御電極２４にアンプ４６から常時ビームＯＦＦ電位（Ｖｄｄ）を印加させることができる。かかる制御を行うためには、例えばビーム毎の個別のレジスタ４５に正常フラグ信号（ｅｎａｂｌｅ）或いは不良フラグ信号（ｄｉｓａｂｌｅ）信号といったビーム毎の個別フラグ信号を偏向制御回路１３０から転送する必要がある。ビーム毎の個別フラグ信号の転送のために、ブランキングアパーチャアレイ機構２０４内に、別途、各制御回路４１へとつながるデータパスを配置するのは限られるスペースの中で難しい。一方、不良となったシフトレジスタ１１については、ブランキング制御信号（データ）を転送する場合に使用するシフトクロックの速度を遅くすることで、データを正確に読み込むおよび転送させることができる。或いは、制御回路４１の駆動電圧を通常運用時よりも一時的に高くすることでデータを正確に読み込むおよび転送させることができる。但し、駆動電圧を大きくすると回路劣化の進行速度が速くなり得るので、シフトクロックの速度を遅くする手法がより好適である。
【0047】
そこで、実施の形態１では、使用するシフトレジスタ１１が正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかのフラグ信号を、ブランキング制御信号（データ）とは時期を異にして、ブランキングアパーチャアレイ機構２０４内でブランキング制御信号（データ）が各制御回路４１へと伝送される同じデータパスを介して入力する。具体的には、以下のように動作する。
【0048】
ブランキングアパーチャアレイ基板３１内のブランキング制御信号（データ）と同じデータパスを介して伝送される各ビームのフラグ信号は、同じグループ内で直列に接続された複数のシフトレジスタ１１の数だけ偏向制御回路１３０から送信される遅いシフトクロック信号に同期して転送された後、所望のシフトレジスタ１１に格納される。或いは、上述したように、制御回路４１の駆動電圧を通常運用時よりも一時的に高くした状態で、フラグ信号は、ブランキング制御信号（データ）を転送する場合に使用するシフトクロックと同じ速度のシフトクロック信号に同期して転送しても良い。駆動電圧を大きくして転送された後、所望のシフトレジスタ１１に格納される。シフトレジスタ１１に格納されたフラグ信号は、偏向制御回路１３０から送信されるフラグロード信号に同期してレジスタ４５に読み込まれ、記憶される。これにより、ビーム毎の個別フラグ信号の転送のために、ブランキングアパーチャアレイ機構２０４内に、別途、データパスを配置する必要を無くすことができる。
【0049】
図１３は、実施の形態１における描画方法の一例の要部工程を示すフローチャート図である。図１３において、実施の形態１における描画方法は、不良レジスタ検出工程（Ｓ１０２）と、フラグデータ生成工程（Ｓ１０４）と、クロック切替工程（Ｓ１０６）と、フラグ転送工程（Ｓ１０８）と、アンプ無効化工程（Ｓ１１０）と、ビーム無効化確認工程（Ｓ１１２）と、レジスタ選択工程（Ｓ１１４）と、ブランキングデータ生成工程（Ｓ１１６）と、クロック切替工程（Ｓ１１８）と、描画工程（Ｓ１２０）と、いう一連の工程を実施する。なお、図１１における選択回路４８の配置が省略される場合、レジスタ選択工程（Ｓ１１４）についても省略される。
【0050】
不良レジスタ検出工程（Ｓ１０２）として、不良レジスタ検出部６０（診断部）は、シフトレジスタ１１を診断する。言い換えれば、不良レジスタ検出部６０は、マルチビーム２０をブランキング偏向するブランキングアパーチャアレイ基板３１内に配置された、マルチビーム２０のうち個別ビームのブランキング制御信号を入力する複数のシフトレジスタ１１を診断し、不良レジスタを検出する。具体的には以下のように動作する。不良レジスタ検出部６０は、マルチビーム２０をブランキング偏向するブランキングアパーチャアレイ基板３１内に配置された、マルチビーム２０のうち個別ビームのブランキング制御信号を入力する複数のシフトレジスタ１１の中から不良レジスタを検出する。言い換えれば、不良レジスタ検出部６０は、マルチビーム２０の各ビーム用のシフトレジスタ１１の中から不良となったシフトレジスタ１１を検出する。具体的には、描画制御部８０は、各ビーム用の１ショット（１分割ショット）分の評価用のブランキング制御信号（データ）を並べたデータ列を偏向制御回路１３０に転送する。各ビーム用の評価用のブランキング制御信号（データ）を並べたデータ列は、予め記憶装置１４０に格納しておけばよい。偏向制御回路１３０は、ブランキングアパーチャアレイ機構２０４に評価用のブランキング制御信号（データ）を並べたデータ列を出力し、通常の描画処理時のシフトクロック信号を用いて、各ビーム用のシフトレジスタ１１に転送する。次に、通常の描画処理時のシフトクロック信号よりも十分に遅くしたシフトクロック信号を用いて、直列に接続された複数のシフトレジスタ１１のチェーン毎に、接続順が最後のシフトレジスタ１１から格納されているデータ列を順に読み出す。読み出されたデータ列は、不良レジスタ検出部６０に出力される。不良レジスタ検出部６０は、直列に接続された複数のシフトレジスタ１１のチェーン毎に、読み出されたデータ列のうち、間違ったデータの有無および位置を検出する。不良レジスタ検出部６０は、間違ったデータが格納されているシフトレジスタ１１を不良と判定する。
【0051】
ここで、直列に接続された複数のシフトレジスタ１１のうち、途中のシフトレジスタ１１が不良であった場合、それ以降の正常なシフトレジスタ１１に転送されるデータも間違ったデータになってしまう場合があり得る。言い換えれば、信用できないデータになっている。そのため、選択回路４８の配置が省略される場合、不良レジスタ検出部６０は、不良のシフトレジスタ１１と、それ以降の正常なシフトレジスタ１１とを、不良レジスタとして検出する。一方、選択回路４８が配置される場合、不良レジスタ検出部６０は、間違ったデータが格納されている直列に接続された複数のシフトレジスタ１１が検出された場合、最上流のシフトレジスタ１１を不良レジスタとしてまず検出する。次に、かかる最上流のシフトレジスタ１１を、選択回路４８を使ってデータ転送順から外し、スキップさせた状態で、同様に、各ビーム用の評価用のブランキング制御信号（データ）を並べたデータ列を、通常の描画処理時のシフトクロック信号を用いて、各ビーム用のシフトレジスタ１１に転送する。その際、スキップさせたシフトレジスタ１１分のデータを省略したデータ列を転送すると好適である。そして、通常の描画処理時のシフトクロック信号よりも十分に遅くしたシフトクロック信号を用いて、直列に接続された複数のシフトレジスタ１１のチェーン毎に、接続順が最後のシフトレジスタ１１から格納されているデータ列を順に読み出す。不良レジスタ検出部６０は、直列に接続された複数のシフトレジスタ１１のチェーン毎に、読み出されたデータ列のうち、間違ったデータが格納された最上流のシフトレジスタ１１を不良レジスタとして検出する。間違ったデータが格納されている直列に接続された複数のシフトレジスタ１１が検出されなくなるまで、同様の動作を繰り返す。これにより、直列に接続された複数のシフトレジスタ１１のうち、途中の不良シフトレジスタ１１と、それ以降の正常なシフトレジスタ１１とを識別できる。
【0052】
フラグデータ生成工程（Ｓ１０４）として、フラグデータ生成部６６は、シフトレジスタ１１の診断結果（不良レジスタの検出結果）を用いて、シフトレジスタ１１毎に、シフトレジスタ１１が正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかのフラグ信号を生成する。そして、各ビーム用の１ショット（１分割ショット）分のフラグ信号を並べたデータ列を生成する。例えば、正常フラグ信号として「Ｈ」信号、不良フラグ信号として「Ｌ」信号を生成する。なお、フラグデータ生成部６６が、上述した不良レジスタ検出部６０の機能を兼ねても構わない。
【0053】
複数の制御回路４１毎に生成された、シフトレジスタ１１が正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含む、生成されたフラグ信号は、メモリ１１２に一時的に保持されると共に、偏向制御回路１３０に転送され、偏向制御回路１３０に保持される。具体的には、フラグ信号は、偏向制御回路１３０内の図示しない記憶装置に保持される。
【0054】
クロック切替工程（Ｓ１０６）として、クロック制御部７０は、通常の描画処理時のシフトクロック信号から当該描画処理時のシフトクロック信号よりも十分に遅くしたフラグ転送用のシフトクロック信号に切り替える。クロック切替工程（Ｓ１０６）の代わりに、駆動電圧を高くするように切り替える駆動電圧切替工程であっても良い。
【0055】
フラグ転送工程（Ｓ１０８）として、転送制御部７９は、各ビーム用の１ショット（１分割ショット）分のフラグ信号を並べたデータ列を偏向制御回路１３０に転送する。
【0056】
図１４は、実施の形態１におけるフラグ信号転送についてのビーム１の制御回路の動作を示すタイミングチャート図の一例である。偏向制御回路１３０は、ブランキングアパーチャアレイ機構２０４にフラグ信号を並べたデータ列を出力する。ブランキングアパーチャアレイ機構２０４では、通常の描画処理時のブランキング制御信号とは時期を異にして、ブランキング制御信号が伝送される同じデータパスを介して各ビーム用のシフトレジスタ１１に転送する。ブランキングアパーチャアレイ基板３１内のデータパスを介して伝送される各ビームのフラグ信号は、図１４に示すように、同じグループ内で直列に接続された複数のシフトレジスタ１１の数だけ偏向制御回路１３０から送信されるシフトクロック信号に同期して転送されることにより、所望のシフトレジスタ１１に格納される。ここで、偏向制御回路１３０から送信されるシフトクロック信号は、十分に遅くしたシフトクロック信号が用いられる。若しくは高い駆動電圧が用いられる。シフトクロック信号を十分に遅くしているので、正常なシフトレジスタ１１はもちろんのこと、不良シフトレジスタ１１でもフラグ信号を正確に読み込むおよび転送させることができる。
【0057】
アンプ無効化工程（Ｓ１１０）として、アンプ動作制御部７２の制御のもと、偏向制御回路１３０は、フラグロード信号を各制御回路４１に向けて出力する。複数のレジスタ４５（動作制限回路）の各レジスタ４５は、複数の制御回路４１毎に生成された、シフトレジスタ１１が正常レジスタ（不良レジスタではないレジスタ）であることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を、ブランキング制御信号とは時期を異にして、ブランキング制御信号が伝送される同じデータパスを介して入力し、保持する。特に、実施の形態１では、複数のレジスタ４５（動作制限回路）の各レジスタ４５は、フラグ信号をブランキング制御信号が伝送される同じデータパスを介すると共に複数の制御回路４１のうち対応する制御回路４１のシフトレジスタ１１を経由して入力する。具体的には、シフトレジスタ１１に格納されたフラグ信号は、図１４に示すように、偏向制御回路１３０から送信されるフラグロード信号に同期してレジスタ４５に読み込まれ、記憶される。これにより、各制御回路４１内のレジスタ４５に、当該制御回路４１内のシフトレジスタ１１が正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかのフラグ信号が入力される。実施の形態１では、既存のシフトレジスタ１１を経由してフラグ信号を各制御回路４１へ転送することで、データパスを追加することなく、シフトレジスタ方式を使ってフラグ信号を転送できる。また、シフトレジスタ１１を経由することで、シフトレジスタ方式といった転送方式をクロック速度等以外に変えずに利用できる。
【0058】
そして、レジスタ４５は、入力されたフラグ信号が不良フラグ信号である場合に、不良フラグ信号に対応するシフトレジスタ１１が配置される制御回路４１の動作を制限する。ここでは、入力されたフラグ信号が不良フラグ信号である場合に、不良フラグ信号に対応するシフトレジスタ１１を使用するビーム用のアンプ４６の動作を制限する。具体的には、以下のように動作する。各レジスタ４５にフラグ信号が格納されると、アンド回路４９には、レジスタ４５から、例えば、正常ビームであることを識別する正常フラグ信号（ｅｎａｂｌｅ）であればＨ信号、不良ビームであることを識別する不良フラグ（ｄｉｓａｂｌｅ）信号であればＬ信号が入力される。アンド回路４９がビームＯＮ信号（Ｈ）を出力するのは、レジスタ４４とレジスタ４５とから共にＨ信号を入力し、かつショット信号（ｅｎａｂｌｅ；Ｈ信号）を入力した期間だけとなる。言い換えれば、３つの信号が共にＨ信号の期間だけビームＯＮ信号（Ｈ）を出力する。そこで、複数のレジスタ４５（動作制限回路）の各レジスタ４５は、不良フラグ信号を入力した場合には、不良フラグ信号に対応するシフトレジスタ１１を使用するビーム用のアンプ４６の出力を常時ビームＯＦＦ電位に固定させる。具体的には、不良のシフトレジスタ１１が配置される制御回路４１内のレジスタ４５に不良フラグ（ｄｉｓａｂｌｅ）信号が格納されることで、アンド回路４９からアンプ４６にビームＯＦＦ信号（Ｌ）を出力させることができる。その結果、図１４に示すようにアンプ４６が常時ビームＯＦＦ電位（Ｖｄｄ）を出力するようにアンプ４６の動作を制限できる。一方、正常のシフトレジスタ１１が配置される制御回路４１内のレジスタ４５には、正常フラグ信号（ｅｎａｂｌｅ）が格納されるので、アンド回路４９は、レジスタ４５からＨ信号を入力する。よって、アンド回路４９の出力は、レジスタ４４からの信号とショット信号（ｅｎａｂｌｅ；Ｈ信号）によって制御されることになり、レジスタ４５からの制限を受けないようにできる。
【0059】
なお、上述した例では、フラグ信号を保持する記憶装置の機能と制御回路４１の動作を制限する動作制限回路の機能とをレジスタ４５が兼ねる場合を説明したが、これに限るものではない。記憶装置の機能と動作制限回路の機能とを別々に設けても好適である。言い換えれば、例えば、レジスタ４５（動作制限回路）とは別に、制御回路４１内にレジスタ等の記憶装置（記憶部）を配置しても良い。その場合、レジスタ４５とは別の記憶装置は、複数の制御回路４１毎に生成された、シフトレジスタ１１が正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する。そして、複数のレジスタ４５の各レジスタ４５は、生成された各フラグ信号を、ブランキング制御信号とは時期を異にして、ブランキング制御信号が伝送される同じデータパスを介して入力し、入力されたフラグ信号が不良フラグ信号である場合に、不良フラグ信号に対応するシフトレジスタ１１が配置される制御回路４１の動作を制限する。
【0060】
以上により、不良シフトレジスタ１１が配置される制御回路４１によって制御されるビームを無効化できる。
【0061】
ビーム無効化確認工程（Ｓ１１２）として、描画機構１５０は、不良シフトレジスタ１１が配置される制御回路４１によって制御されるビームがビームＯＦＦになっているかどうかを確認する。具体的には、ブランキングアパーチャアレイ機構２０４により、対象ビームをビームＯＮに制御し、それ以外のビームをすべてビームＯＦＦに制御する。その上で、対象ビームをＸＹステージ１０５上のファラデイカップ１０６に照射する。例えば、最大照射時間のビームを繰り返しショットする。ファラデイカップ１０６の出力は、アンプ１３７で増幅され、デジタル信号として、検出部７６に出力される。検出部７６は、ファラデイカップ１０６で測定された電流量を検出する。検出される電流量がゼロ、または全ビームをＯＦＦに制御したときと同じ電流量であれば、ビームが無効化されたことが確認できる。
【0062】
レジスタ選択工程（Ｓ１１４）として、選択回路４８が配置されている場合、選択回路４８は、直列に接続された複数のシフトレジスタ１１のうち、自身の制御回路４１内のシフトレジスタ１１とデータ転送方向に対して下流側に隣接する制御回路４１内のシフトレジスタ１１とを接続する。さらに、選択回路４８は、自身の制御回路４１内のシフトレジスタ１１をスキップするようにデータ転送方向に対して上流側に隣接する制御回路４１内のシフトレジスタ１１と下流側に隣接する制御回路４１内のシフトレジスタとに接続される。このように、選択回路４８の入力は、自身の制御回路４１内のシフトレジスタ１１に接続される１系統目と、データ転送方向に対して上流側に隣接する制御回路４１内のシフトレジスタ１１に接続される２系統目との２系統になっている。選択回路４８の出力は、データ転送方向に対して下流側に隣接する制御回路４１内のシフトレジスタ１１に接続される。そして、選択回路４８は、フラグ信号に応じて、自身の制御回路４１内のシフトレジスタ１１をスキップしたデータ転送かスキップしないデータ転送かを選択する。
【0063】
図１５は、実施の形態１における自身の制御回路内のシフトレジスタをスキップしない場合のデータの流れを説明するための図である。
図１６は、実施の形態１における自身の制御回路内のシフトレジスタをスキップする場合のデータの流れを説明するための図である。選択回路４８は、レジスタ４５からフラグ信号を読み出す。選択回路４８には、レジスタ４５から、例えば、正常ビームであることを識別する正常フラグ信号（ｅｎａｂｌｅ）であればＨ信号、不良ビームであることを識別する不良フラグ（ｄｉｓａｂｌｅ）信号であればＬ信号が入力される。選択回路４８が正常フラグ信号を入力した場合、図１５に示すように、選択回路４８の２系統の入力のうち、１系統目の自身の制御回路４１内のシフトレジスタ１１を選択する。よって通常動作を行うことになる。一方、選択回路４８が不良フラグ信号を入力した場合、図１６に示すように、２系統目のデータ転送方向に対して上流側に隣接する制御回路４１内のシフトレジスタ１１を選択する。その結果、同じグループ内で直列に接続された複数のシフトレジスタ１１のうち、自身の制御回路４１内のシフトレジスタ１１がシリーズ接続から外されるため、転送されるデータが自身の制御回路４１内のシフトレジスタ１１をスキップして次のシフトレジスタ１１に転送される。
図１６は、実施の形態１における自身の制御回路内のシフトレジスタをスキップする場合のデータの流れを説明するための図である。選択回路４８は、レジスタ４５からフラグ信号を読み出す。選択回路４８には、レジスタ４５から、例えば、正常ビームであることを識別する正常フラグ信号（ｅｎａｂｌｅ）であればＨ信号、不良ビームであることを識別する不良フラグ（ｄｉｓａｂｌｅ）信号であればＬ信号が入力される。選択回路４８が正常フラグ信号を入力した場合、図１５に示すように、選択回路４８の２系統の入力のうち、１系統目の自身の制御回路４１内のシフトレジスタ１１を選択する。よって通常動作を行うことになる。一方、選択回路４８が不良フラグ信号を入力した場合、図１６に示すように、２系統目のデータ転送方向に対して上流側に隣接する制御回路４１内のシフトレジスタ１１を選択する。その結果、同じグループ内で直列に接続された複数のシフトレジスタ１１のうち、自身の制御回路４１内のシフトレジスタ１１がシリーズ接続から外されるため、転送されるデータが自身の制御回路４１内のシフトレジスタ１１をスキップして次のシフトレジスタ１１に転送される。
【0064】
ブランキングデータ生成工程（Ｓ１１６）として、ブランキングデータ生成部６４は、画素３６毎に、当該画素３６に照射するための照射量Ｄを演算する。照射量Ｄは、例えば、予め設定された基準照射量Ｄｂａｓｅに近接効果補正照射係数Ｄｐとパターン面積密度ρとを乗じた値として演算すればよい。このように、照射量Ｄは、画素３６毎に算出されたパターンの面積密度に比例して求めると好適である。近接効果補正照射係数Ｄｐについては、描画領域（ここでは、例えばストライプ領域３２）を所定のサイズでメッシュ状に複数の近接メッシュ領域（近接効果補正計算用メッシュ領域）に仮想分割する。近接メッシュ領域のサイズは、近接効果の影響範囲の１／１０程度、例えば、１μｍ程度に設定すると好適である。そして、記憶装置１４０から描画データを読み出し、近接メッシュ領域毎に、当該近接メッシュ領域内に配置されるパターンのパターン面積密度ρ’を演算する。
【0065】
次に、近接メッシュ領域毎に、近接効果を補正するための近接効果補正照射係数Ｄｐを演算する。ここで、近接効果補正照射係数Ｄｐを演算するメッシュ領域のサイズは、パターン面積密度ρ’を演算するメッシュ領域のサイズと同じである必要は無い。また、近接効果補正照射係数Ｄｐの補正モデル及びその計算手法は従来のシングルビーム描画方式で使用されている手法と同様で構わない。
【0066】
そして、照射時間算出部６２は、画素３６毎に、当該画素３６に演算された照射量Ｄを入射させるための電子ビームの照射時間ｔを演算する。照射時間ｔは、照射量Ｄを電流密度Ｊで割ることで演算できる。
【0067】
次に、ブランキングデータ生成部６４は、画素３６毎に、図１０に示した予め設定された複数の露光時間に対応する１組の分割ショット群（ショット群）の中から、当該画素３６用の照射時間ｔに合う組み合わせの分割ショットを選択する。当該画素３６への照射時間がゼロでなければ、少なくとも１つの分割ショットを選択することになる。分割ショットを選択する場合には、できるだけ露光時間（照射時間）が長い分割ショット側から選択すると好適である。ブランキングデータ生成部６４は、選択された分割ショットが識別できるように、例えば、２進数でＯＮ／ＯＦＦ信号（ブランキングデータ）を生成する。図１０の例において、例えば、照射時間が１０２３Δの画素３６については、当該画素のブランキングデータは、すべての分割ショットを選択することになるので、“１１１１１１１１１１”となる。次に、ブランキングデータ生成部６４は、描画シーケンスに沿ってショット順にブランキングデータを並び替えると共に、各分割ショットについて、各グループのシフトレジスタ１１の並び順を考慮したデータ転送順に並び替える。
【0068】
ここで、描画制御部８０は、無効化されたビームは、使用しないものとして、描画シーケンスを設定する。また、選択回路４８が配置される場合、選択回路４８によってスキップされるシフトレジスタ１１の分のデータがあるとシフトクロックの数と直列接続されるシフトレジスタ１１の数とが不一致になり、所望するシフトレジスタ１１にデータが格納されなくなる。そのため、ブランキングデータ生成部６４は、選択回路４８が配置される場合、選択回路４８によってスキップされるシフトレジスタ１１があるチェーンについては、スキップされるシフトレジスタ１１の分、データ列を短くする。
【0069】
クロック切替工程（Ｓ１１８）として、クロック制御部７０は、遅くしたフラグ転送用のシフトクロック信号から通常の描画処理時のシフトクロック信号に切り替える。なお、クロック切替工程（Ｓ１０６）の代わりに、駆動電圧切替工程が実施された場合には、クロック切替工程（Ｓ１１８）の代わりに、低い駆動電圧に切り替える駆動電圧切替工程が実施される。
【0070】
描画工程（Ｓ１２０）として、描画機構１５０は、ブランキングデータに沿ってマルチビーム２０を試料１０１に照射することにより、試料１０１に所望のパターンを描画する。ここでは、同じ画素３６に連続して照射される複数の分割ショットの組合せにより、各画素３６にそれぞれ必要なドーズ量を入射する。その際、例えばブランキングアパーチャアレイ基板３１中に配置された複数の制御回路４１の各制御回路４１内では、マルチビーム２０のブランキングを制御すべく、シフトレジスタ１１がブランキングアパーチャアレイ基板３１内のデータパスを介して伝送されるブランキングデータ（ブランキング制御信号）を入力する。そして、ブランキングアパーチャアレイ基板３１内のデータパスを介して伝送されるビーム毎に、個別のシフトレジスタ１１に入力されたブランキングデータに沿って、ビーム毎に個別のアンプ４６からビームＯＮ電位若しくはビームＯＦＦ電位を、ブランキングアパーチャアレイ基板３１に形成される当該ビームが通過する通過孔２５の近傍に配置された制御電極２４に印加する。言い換えれば、アンプ４６がシフトレジスタ１１に入力されたブランキングデータに沿って、複数の制御電極２４のうち対応する制御電極２４にビームＯＮ電位若しくはビームＯＦＦ電位を印加する。
【0071】
描画機構１５０は、ビームＯＦＦ電位が制御電極２４に印加されたことによって制御電極２４と制御電極２４に対向する対向電極２６との間の電位差によりブランキング偏向されたビームを遮蔽すると共に、マルチビーム２０のうち遮蔽されなかったビーム群を用いて、試料１０１にパターンを描画する。具体的には、以下のように動作する。ブランキングアパーチャアレイ機構２０４を通過したマルチビーム２０は、縮小レンズ２０５によって、縮小され、制限アパーチャ基板２０６に形成された中心の穴に向かって進む。ここで、ビームＯＦＦ電位が制御電極２４に印加されたことによってブランキング偏向されたビームは、制限アパーチャ基板２０６の中心の穴から位置がはずれ、制限アパーチャ基板２０６によって遮蔽される。無効化されたビームについてもブランキング偏向されるので制限アパーチャ基板２０６によって遮蔽される。一方、ブランキングアパーチャアレイ機構２０４のブランカー及び共通ブランキング偏向器２１２によって偏向されなかった電子ビームは、図１に示すように制限アパーチャ基板２０６の中心の穴を通過する。そして、ビームＯＮになってからビームＯＦＦになるまでに形成された、制限アパーチャ基板２０６を通過したビームにより、１回分のショットの各ビームが形成される。制限アパーチャ基板２０６を通過したマルチビーム２０は、対物レンズ２０７により焦点が合わされ、所望の縮小率のパターン像となり、試料１０１面上に結像される。その際、主偏向器２０８及び副偏向器２０９によって、制限アパーチャ基板２０６を通過したマルチビーム２０全体が同方向にまとめて偏向され、各ビームの試料１０１上のそれぞれの照射位置に照射される。
【0072】
実施の形態１では、個別ブランキング制御用の各制御回路４１によるビームＯＮ／ＯＦＦ制御と、マルチビーム全体を一括してブランキング制御する共通ブランキング制御用のロジック回路１３１によるビームＯＮ／ＯＦＦ制御との両方を用いて、各ビームのブランキング制御を行う例を示している。
【0073】
ブランキングアパーチャアレイ機構２０４に個別ブランキング制御用の各制御回路４１を配置する場合、配置スペースが狭い。そのため、制御信号の情報量を少なくすることで制御回路の設置面積を小さくできる。例えば１ビットの制御信号が入出力される。しかし、各制御回路４１では、設置スペースの観点から高速に応答させるための回路を配置するのが難しい。一方、共通ブランキング用のロジック回路１３１では、同時に複数の異なる制御を行うわけではなく、ＯＮ／ＯＦＦ制御を行う１回路で済むため、高速に応答させるための回路を配置できる。
【0074】
ロジック回路１３１では、個別ブランキング機構のＯＮ／ＯＦＦ切り替えに対して、アンプ４６の電圧安定時間（セトリング時間）を経過した後にＯＮ／ＯＦＦ切り替えを行う。これにより、個別アンプ４６の立ち上がり時の不安定な電圧でのビーム照射を排除できる。そして、ロジック回路１３１は対象となるｋショット目の照射時間の経過時にＯＦＦとなる。その結果、実際のビームは、個別アンプ４６とロジック回路１３１内のアンプとが共にＯＮであった場合に、ビームＯＮとなり、試料１０１に照射される。よって、ロジック回路１３１内のアンプのＯＮ時間が実際のビームの照射時間になるように制御される。但し、ロジック回路１３１が個別ブランキング制御用各制御回路４１を制御することで、共通ブランキング偏向器２１２を用いなくても制御することは可能である。
【0075】
以上のように、実施の形態１によれば、マルチビーム描画におけるブランキングアパーチャアレイ機構２０４において、転送されたブランキングデータを個別ビーム用の制御回路４１内にて取り込む回路が不良であった場合でもブランキングが制御不能の不良ビーム及び常時ＯＮになる不良ビームが試料１０１に入射してしまうことを防止できる。
【0076】
実施の形態２．
実施の形態１では、ブランキングアパーチャアレイ機構２０４の各ビーム用の制御回路４１へのデータ転送手段として、ビームアレイの例えば行毎に配置された複数のシフトレジスタ１１をグループ毎に直列に繋げてデータ転送するシフトレジスタ方式を用いた構成について説明した。実施の形態２では、ブランキングアパーチャアレイ機構２０４の各ビーム用の制御回路４１へのデータ転送手段として、例えば、マトリクススキャン方式を用いた構成について説明する。実施の形態２における描画装置１００の構成は図１と同様である。また、実施の形態２における描画方法のフローチャート図は図１３と同様である。但し、実施の形態２では、レジスタ選択工程（Ｓ１１４）は除かれる。以下、特に説明しない点については、実施の形態１と同様で構わない。
実施の形態１では、ブランキングアパーチャアレイ機構２０４の各ビーム用の制御回路４１へのデータ転送手段として、ビームアレイの例えば行毎に配置された複数のシフトレジスタ１１をグループ毎に直列に繋げてデータ転送するシフトレジスタ方式を用いた構成について説明した。実施の形態２では、ブランキングアパーチャアレイ機構２０４の各ビーム用の制御回路４１へのデータ転送手段として、例えば、マトリクススキャン方式を用いた構成について説明する。実施の形態２における描画装置１００の構成は図１と同様である。また、実施の形態２における描画方法のフローチャート図は図１３と同様である。但し、実施の形態２では、レジスタ選択工程（Ｓ１１４）は除かれる。以下、特に説明しない点については、実施の形態１と同様で構わない。
【0077】
図１７は、実施の形態２におけるブランキングアパーチャアレイ機構内部に配置される個別ビーム用の制御回路の一例を示す図である。図１７において、各制御回路４１内には、バッファとなる２段のレジスタ４２，４３、実行用のレジスタ４４、レジスタ４５、アンプ４６、及びアンド回路４９が配置される。図１７において、レジスタ４２の出力は、レジスタ４３の入力とレジスタ４５の入力とに接続される。レジスタ４３の出力は、レジスタ４４の入力に接続される。レジスタ４４の出力は、アンド回路４９の入力に接続される。また、レジスタ４５の出力は、アンド回路４９の入力に接続される。アンド回路４９の入力には、さらに、偏向制御回路１３０から送信されるショット信号が接続される。アンド回路４９の出力は、アンプ４６の入力に接続される。アンプ４６の出力は、図５に示したように、制御電極２４に接続される。図１７の例では、各制御回路４１は、マルチビーム２０の配列と同様、マトリクス状に配置される。そして、各行の奇数番目のレジスタ４２の入力は、２つのデータ線のうち、データｋ－１に接続され、偶数番目のレジスタ４２の入力は、２つのデータ線のうち、データｋ－２に接続される。ｋは行の番号を示す。図１７の例では、上の行の奇数番目のレジスタ４２の入力は、データ１－１に接続され、偶数番目のレジスタ４２の入力は、２つのデータ線のうち、データ１－２に接続される。下の行の奇数番目のレジスタ４２の入力は、データ２－１に接続され、偶数番目のレジスタ４２の入力は、２つのデータ線のうち、データ２－２に接続される。また、各列のレジスタ４２群毎に、それぞれプレロード１信号が接続される。また、各行のレジスタ４５群毎に、それぞれフラグロード信号が接続される。また、各行のアンド回路４９群毎に、それぞれショット信号が接続される。
【0078】
図１８は、実施の形態２における各分割ショットについてのビーム１のビームＯＮ／ＯＦＦ切り替え動作を示すタイミングチャート図の一例である。図１８の例では、最大照射時間Ｔｔｒの１ショットが、例えば、３２Δ（＝２５Δ），１６Δ（＝２４Δ），８Δ（＝２３Δ），４Δ（＝２２Δ），２Δ（＝２１Δ），及びΔ（＝２０Δ）で定義されるサブ照射時間を持った６つの分割ショット群に分割される場合（ｎ＝６）を示している。また、図１８の例では、分割ショット群のショット順として、例えば、３２Δ（＝２５Δ）の分割ショット、Δ（＝２０Δ）の分割ショット、１６Δ（＝２４Δ）の分割ショット、２Δ（＝２１Δ）の分割ショット、８Δ（＝２３Δ）の分割ショット、及び４Δ（＝２２Δ）の分割ショットの順に実施する場合を示している。
【0079】
図１８において、偏向制御回路１３０から各行のデータ線に、繋がるレジスタ４２の数だけクロックに同期して直列にデータが送られる。言い換えれば、繋がるレジスタ４２の数だけクロックに同期してデータ線へのデータ出力が切り替わる。また、各レジスタ４２は、偏向制御回路１３０から各列に送信される、クロックに同期したプレロード１信号に同期してデータを読み込み、記憶する。例えば、各行のデータ線のデータ転送方向に上流側から１番目のレジスタ４２列には、当該データ線に繋がるレジスタ４２の数だけプレロード１信号が送られる。その結果、最終的にデータ列の最後のデータが格納される。上流側から２番目のレジスタ４２列には、当該データ線に繋がるレジスタ４２の数から１を引いた数だけプレロード１信号が送られる。その結果、最終的にデータ列の最後から２番目のデータが格納される。以降、同様の動作をよって、各レジスタ４２にデータが格納される。行毎に２本のデータ線を配置することで、データ転送時間を半分にできる。照射時間制御信号（データ）は、２進数制御なのでＨ若しくはＬとなる。レジスタ４３は、偏向制御回路１３０から送信されるプレロード２信号に同期してデータを読み込み、記憶する。１回目の分割ショットの照射時間制御信号（データ）がレジスタ４３に保存された状態で、２回目の分割ショットの照射時間制御信号（データ）がレジスタ４２に保存される。レジスタ４４は、偏向制御回路１３０から送信されるレグロード信号に同期してデータを読み込み、記憶する。
【0080】
その結果、アンド回路４９の入力にはレジスタ４４に記憶されたブランキング制御信号（データ）が入力されることになる。アンド回路４９には、レジスタ４４から、例えば、ビームＯＮ信号であればＨ信号、ビームＯＦＦ信号であればＬ信号が入力される。一方、アンド回路４９には、レジスタ４５から、例えば、レジスタ４２が、正常レジスタであることを識別する正常フラグ信号（ｅｎａｂｌｅ）であればＨ信号、不良レジスタであることを識別する不良フラグ信号（ｄｉｓａｂｌｅ）であればＬ信号が入力される。そして、アンド回路４９は、偏向制御回路１３０から送信されるショット信号（ｅｎａｂｌｅ；Ｈ信号）を入力している期間だけ、レジスタ４４とレジスタ４５とからの信号が共にＨ信号であれば、アンプ４６にビームＯＮ信号（Ｈ）を出力する。それ以外は、アンプ４６にビームＯＦＦ信号（Ｌ）を出力する。アンプ４６は、アンド回路４９からビームＯＮ信号（Ｈ）が出力されている期間だけ、制御電極２４にビームＯＮ電位（ＧＮＤ）を印加する。それ以外は、アンプ４６は、制御電極２４にビームＯＦＦ電位（Ｖｄｄ）を印加する。これにより、１回目の分割ショットが実施される。各レジスタには、順次、次の分割ショットのデータが送られ、１回目の分割ショットが終了後、アンド回路４９が次のショット信号（ｅｎａｂｌｅ；Ｈ信号）を入力することで２回目の分割ショットが実施される。以降、順に、各分割ショットが実施される。なお、レジスタ４５は、偏向制御回路１３０から送信されるフラグロード信号に同期してデータを読み込み、記憶する。
【0081】
上述したように、アンド回路４９がビームＯＮ信号（Ｈ）を出力するのは、レジスタ４４とレジスタ４５とから共にＨ信号を入力し、かつショット信号（ｅｎａｂｌｅ；Ｈ信号）を入力した期間だけとなる。言い換えれば、３つの信号が共にＨ信号の期間だけビームＯＮ信号（Ｈ）を出力する。そこで、対象となる制御回路４１のレジスタ４２が不良の場合、レジスタ４５からＬ信号を入力することで、レジスタ４４からの信号およびショット信号に関わらず、制御電極２４にアンプ４６から常時ビームＯＦＦ電位（Ｖｄｄ）を印加させる。
【0082】
マトリクススキャン方式において、レジスタ４２が不良となった場合、レジスタ４２のデータホールド時間を長くすることで、データを正確に読み込むおよび転送させることができる。データホールド時間を長くするには、プレロード１信号の間隔を長くする、しいてはクロックの速度を遅くすることで対応できる。或いは、制御回路４１の駆動電圧を通常運用時よりも一時的に高くすることでデータを正確に読み込むおよび転送させることができる。但し、駆動電圧を大きくすると回路劣化の進行速度が速くなり得るので、クロックの速度を遅くする手法がより好適である。
【0083】
そこで、実施の形態２では、実施の形態１と同様、ビーム毎の個別のレジスタ４５に使用するレジスタ４２が正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかのフラグ信号を、ブランキング制御信号（データ）とは時期を異にして、ブランキングアパーチャアレイ機構２０４内でブランキング制御信号（データ）が各制御回路４１へと伝送される同じデータパスを介して入力する。実施の形態２では、既存のレジスタ４２を経由してフラグ信号を各制御回路４１へ転送することで、データパスを追加することなく、マトリクススキャン方式を使ってフラグ信号を転送できる。
【0084】
不良レジスタ検出工程（Ｓ１０２）として、不良レジスタ検出部６０は、マルチビーム２０をブランキング偏向するブランキングアパーチャアレイ基板３１内に配置された、マルチビーム２０のうち個別ビームのブランキング制御信号を入力する複数のレジスタ４２の中から不良レジスタを検出する。言い換えれば、不良レジスタ検出部６０は、マルチビーム２０の各ビーム用のレジスタ４２の中から不良となったレジスタ４２を検出する。マトリクススキャン方式では、シフトレジスタ方式と異なり、複数のレジスタ４２が直列に接続されていないので、チェーン毎に、接続順が最後のレジスタ４２から格納されているデータ列を順に読み出すことは困難である。そこで、例えば、例えば、ビーム１本しか通過できない通過孔が形成された図示しない遮蔽板を配置して、マルチビーム２０を１本ずつ選択する。そして、描画機構１５０は、マルチビーム２０を１本ずつＸＹステージ１０５上のファラデイカップ１０６に照射する。そこで、ビームＯＦＦ制御の時に電流量が検出されれば、常時ビームＯＮ或いはブランキング制御が困難な不良ビームと判断できる。そして、かかる不良ビームの原因として、レジスタ４２が不良と推定することで、不良レジスタを検出する。
【0085】
或いは、ブランキングアパーチャアレイ機構２０４の各制御回路４１を診断する、図示しない診断回路を配置して、レジスタ４２を個別に診断して、不良レジスタを検出しても好適である。
【0086】
フラグデータ生成工程（Ｓ１０４）の内容は実施の形態１と同様である。クロック切替工程（Ｓ１０６）では、プレロード１信号及びデータ出力の切り替えのクロックを通常の描画処理の場合よりも十分に遅くするクロックに切り替える。
【0087】
フラグ転送工程（Ｓ１０８）として、転送制御部７９は、各ビーム用の１ショット（１分割ショット）分のフラグ信号を並べたデータ列を偏向制御回路１３０に転送する。
【0088】
図１９は、実施の形態２におけるフラグ信号転送についてのビーム１の制御回路の動作を示すタイミングチャート図の一例である。偏向制御回路１３０は、ブランキングアパーチャアレイ機構２０４にフラグ信号を並べたデータ列を出力する。ブランキングアパーチャアレイ機構２０４では、通常の描画処理の場合よりも十分に遅くしたクロックで切り替わるフラグ信号のデータ列をデータ線に出力すると共に、通常の描画処理の場合よりも十分に遅くしたクロックで送信されるプレロード１信号を使って、ブランキングデータと同じデータパスを介してマトリクススキャン方式でフラグ信号を各レジスタ４２に転送する。ここで、偏向制御回路１３０から送信されるプレロード１信号及びデータ出力の切り替えのクロックを十分に遅くしているので、正常なレジスタ４２はもちろんのこと、不良レジスタ４２でもフラグ信号を正確に読み込むおよび転送させることができる。
【0089】
アンプ無効化工程（Ｓ１１０）として、複数のレジスタ４５（動作制限回路）の各レジスタ４５は、レジスタ４２が正常レジスタ（不良レジスタではないレジスタ）であることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかのフラグ信号を、ブランキング制御信号とは時期を異にして、ブランキング制御信号が伝送される同じデータパスを介して入力する。特に、実施の形態２では、複数のレジスタ４５（動作制限回路）の各レジスタ４５は、フラグ信号をブランキング制御信号が伝送される同じデータパスを介すると共に複数の制御回路４１のうち対応する制御回路４１のレジスタ４２を経由して入力する。具体的には、レジスタ４２に格納されたフラグ信号は、図１９に示すように、偏向制御回路１３０から送信されるフラグロード信号に同期してレジスタ４５に読み込まれ、記憶される。フラグ信号が全列転送された後、全列同時にフラグ信号がレジスタ４５に格納される。これにより、各制御回路４１内のレジスタ４５に、当該制御回路４１内のレジスタ４２が正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかのフラグ信号が入力される。実施の形態２では、既存のレジスタ４２を経由してフラグ信号を各制御回路４１へ転送することで、データパスを追加することなく、マトリクススキャン方式を使ってフラグ信号を転送できる。
【0090】
そして、レジスタ４５は、入力されたフラグ信号が不良フラグ信号である場合に、不良フラグ信号に対応するレジスタ４２が配置される制御回路４１の動作を制限する。ここでは、入力されたフラグ信号が不良フラグ信号である場合に、不良フラグ信号に対応するレジスタ４２を使用するビーム用のアンプ４６の動作を制限する。制限の仕方は、実施の形態１と同様である。これにより、不良レジスタが配置される制御回路４１に制御されるビームを常時ＯＦＦにでき、無効化できる。
【0091】
ビーム無効化確認工程（Ｓ１１２）と、ブランキングデータ生成工程（Ｓ１１６）の内容は実施の形態１と同様である。
【0092】
クロック切替工程（Ｓ１１８）では、プレロード１信号及びデータ出力の切り替えのクロックを遅くしたクロックから通常の描画処理の場合の速度のクロックに切り替える。描画工程（Ｓ１２０）の内容は実施の形態１と同様である。その際、シフトレジスタ１１をレジスタ４２に読み替える。
【0093】
以上のように、実施の形態２によれば、マトリクススキャン方式において、転送されたブランキングデータを個別ビーム用の制御回路４１内にて取り込む回路が不良であった場合でもブランキング制御不能の不良ビーム及び常時ＯＮになる不良ビームが試料１０１に入射してしまうことを防止できる。
【0094】
実施の形態３．
上述した各実施の形態では、アンプ４６の動作を制限する動作制限回路となるレジスタ４５を各制御回路４１内に配置する場合について説明したが、これに限るものではない。実施の形態３では、制御回路４１外に配置する場合について説明する。実施の形態３における描画装置１００の構成は図１と同様である。また、実施の形態３における描画方法のフローチャート図は図１３と同様である。実施の形態３は、クロック切替工程（Ｓ１０６）及びクロック切替工程（Ｓ１１８）は省略しても構わない。以下、特に説明しない点については、実施の形態１と同様で構わない。
上述した各実施の形態では、アンプ４６の動作を制限する動作制限回路となるレジスタ４５を各制御回路４１内に配置する場合について説明したが、これに限るものではない。実施の形態３では、制御回路４１外に配置する場合について説明する。実施の形態３における描画装置１００の構成は図１と同様である。また、実施の形態３における描画方法のフローチャート図は図１３と同様である。実施の形態３は、クロック切替工程（Ｓ１０６）及びクロック切替工程（Ｓ１１８）は省略しても構わない。以下、特に説明しない点については、実施の形態１と同様で構わない。
【0095】
図２０は、実施の形態３におけるブランキングアパーチャアレイ機構内部に配置される個別ビーム用の制御回路の一例と動作制限回路の一例とを示す図である。図２０において、各制御回路４１内には、シフトレジスタ１１、バッファとなる２段のレジスタ４２，４３、実行用のレジスタ４４、アンプ４６、選択回路４８、及びアンド回路４９が配置される。図２０において、シフトレジスタ１１の出力は、レジスタ４２の入力に接続される。レジスタ４２の出力は、レジスタ４３の入力に接続される。レジスタ４３の出力は、レジスタ４４の入力に接続される。レジスタ４４の出力は、アンド回路４９の入力に接続される。アンド回路４９の入力には、制御回路４１外に配置されるレジスタ４５の出力と、偏向制御回路１３０から送信されるショット信号とが接続される。アンド回路４９の出力は、アンプ４６の入力に接続される。アンプ４６の出力は、図５に示したように、制御電極２４に接続される。
【0096】
図２０において、シフトレジスタ１１は、偏向制御回路１３０から送信されるシフトクロック信号に同期してデータを読み込み、記憶する。また、シフトクロック信号に同期して記憶されたデータを転送する。レジスタ４２は、偏向制御回路１３０から送信されるプレロード１信号に同期してデータを読み込み、記憶する。レジスタ４３は、偏向制御回路１３０から送信されるプレロード２信号に同期してデータを読み込み、記憶する。レジスタ４４は、偏向制御回路１３０から送信されるレグロード信号に同期してデータを読み込み、記憶する。
【0097】
図３に示したように、ブランキングアパーチャアレイ基板３１は、マルチビーム２０が通過する中央部のマルチビーム通過領域となる薄い膜厚ｈのメンブレン領域３３０と、メンブレン領域３３０を取り囲む周囲の外周部の外周領域３３２とを有している。図２０に示すように、複数の制御回路４１は、マルチビーム通過領域となるメンブレン領域３３０にアレイ状に配置される。一方、複数のレジスタ４５（動作制限回路）は、外周領域３３２に配置される。図６に示したように、例えば、５１２列×５１２行のマルチビームで構成される場合、各行の１番目～５１２番目のビーム用の制御回路４１がビーム１，９，１７，２５，・・・と８ビーム間ピッチ毎に、データ列１（グループ）を構成する。同様に、２，１０，１８，２６，・・・と８ビーム間ピッチ毎に、データ列２（グループ）を構成する。以下、同様に、データ列３（グループ）～データ列８（グループ）を構成する。そして、各グループ内の制御回路４１群は、直列に接続される。そして、同じ行の各グループのデータ列１～８は、シリーズに並ぶ。例えば、ビーム列ｋ行目の行データとして、ビーム列ｋ行目のデータ列１～８がシリーズに並ぶ。そして、各行データがパラレルに偏向制御回路１３０からブランキングアパーチャアレイ機構２０４に転送されると、ブランキングアパーチャアレイ基板３１の外周領域３３２に配置されるデータパスを介してメンブレン領域３３０にパラレルに伝達される。そして、メンブレン領域３３０の外周付近に配置されるＩ／Ｏ回路で行毎に、行データがデータ列１～８に分割され、パラレルに各グループに伝達される。
【0098】
実施の形態３では、行毎の例えば８つのグループについて、グループ毎に１つのレジスタ４５（動作制限回路）を配置する。また、行毎の例えば８つのレジスタ４５（ａ～ｈ）は、直列に接続される。そして、各グループのレジスタ４５の出力は、同じグループの例えば８つのアンド回路４９の入力に接続される。行毎の直列に接続された最初のレジスタ４５の入力は、ブランキングアパーチャアレイ基板３１の外周領域３３２に配置されるブランキングデータ用のデータパスに接続される。よって、レジスタ４５へのデータ入力用に、データパスを追加することなく、ブランキングデータ用のデータパスを介してフラグ信号をレジスタ４５に転送できる。
【0099】
各レジスタ４５は、偏向制御回路１３０から送信されるフラグロード信号に同期してデータを読み込み、記憶する。図２０の例では、行毎の複数のレジスタ４５が直列に接続されるので、シフトレジスタ方式でフラグ信号を転送する必要がある。よって、例えば、８回のフラグロード信号によって、各レジスタ４５に所望のフラグ信号を転送できる。
【0100】
なお、図２０の例において、選択回路４８については、配置する方が望ましいが、省略しても構わない。選択回路４８を配置する場合において、図２０の例では、シフトレジスタ１１の出力は、さらに、選択回路４８の２つの入力の一方に接続される。選択回路４８の２つの入力の他方には、シフトレジスタ１１の上流側のデータ線が接続される。選択回路４８の出力には、直列に接続された次のシフトレジスタ１１の入力に接続される。また、選択回路４８は、レジスタ４５に記憶された信号に応じて２つの入力から１つを選択する。また、選択回路４８が省略される場合、シフトレジスタ１１の出力は、直列に接続された次のシフトレジスタ１１の入力に接続されることは言うまでもない。
【0101】
上述したように、アンド回路４９がビームＯＮ信号（Ｈ）を出力するのは、レジスタ４４とレジスタ４５とから共にＨ信号を入力し、かつショット信号（ｅｎａｂｌｅ；Ｈ信号）を入力した期間だけとなる。言い換えれば、３つの信号が共にＨ信号の期間だけビームＯＮ信号（Ｈ）を出力する。そこで、対象となる制御回路４１のシフトレジスタ１１が不良の場合、レジスタ４５からＬ信号を入力することで、レジスタ４４からの信号およびショット信号に関わらず、制御電極２４にアンプ４６から常時ビームＯＦＦ電位（Ｖｄｄ）を印加させる。
【0102】
なお、図２０の例では、行毎の例えば８つのグループについて、グループ毎に１つのレジスタ４５（動作制限回路）を配置するので、同じグループ内の例えば８つのアンプ４６の動作を同時に制限することになる。
【0103】
図２１は、実施の形態３と比較例とにおける不良フラグ信号によりアンプ出力が制限される制御回路を説明するための図である。図２１（ａ）及び図２１（ｂ）の例では、例えば、１６列（ｘ方向）×８行（ｙ方向）のビームアレイのうち、各行の４ビームピッチ毎に制御回路４１（セル）がグループ化される場合を示している。実施の形態３では、グループ毎に１つのレジスタ４５（動作制限回路）を配置するので、行毎にグループ数のフラグ信号があれば足りる。そのため、図２１（ａ）に示すように、４×８のフラグ信号を生成すればよい。不良フラグ信号のグループを塗りつぶしたマス目で示している。図２１（ａ）の例では、例えば、上から２行目かつ左から２列目のグループに不良フラグ信号が適用される場合を示している。この不良フラグ信号の適用により、上から２行目かつ左から２列目のセルと左側に４ピッチ毎に並ぶ３つのセルの合計４つのセルが制御するビームが無効化されることになる。一方、図２１（ｂ）の例では、セル毎にフラグ信号を生成する比較例を示している。比較例（例えば、実施の形態１，２）では、グループ毎ではなく、個別に不良フラグ信号が適用されるセルが制御するビームが無効化されることになる。
【0104】
フラグデータ生成工程（Ｓ１０４）として、フラグデータ生成部６６は、図２１（ａ）に示すように、４×８のフラグ信号を生成すればよい。例えば、グループ内の複数のシフトレジスタ１１のうち、１つでも不良レジスタがあれば、そのグループについては不良フラグ信号を生成する。不良レジスタが全く無いグループについては正常フラグ信号を生成する。そして、行毎にシリーズに並べた、各ビーム用の１ショット（１分割ショット）分のフラグ信号のデータ列を生成する。例えば、正常フラグ信号として「Ｈ」信号、不良フラグ信号として「Ｌ」信号を生成する。
【0105】
なお、実施の形態３では、不良シフトレジスタ１１を経由してフラグ信号を転送しないので、クロックを遅くする必要は無く、クロック切替工程（Ｓ１０６）は省略しても構わない。
【0106】
フラグ転送工程（Ｓ１０８）として、転送制御部７９は、各ビーム用の１ショット（１分割ショット）分のフラグ信号を並べたデータ列を偏向制御回路１３０に転送する。フラグロード信号に同期して、各レジスタ４５は、フラグ信号を順に読み込み及び転送する。１つの行あたりのグループ数のフラグロード信号を偏向制御回路１３０から送信することで、各レジスタ４５に所望のフラグ信号が格納される。
【0107】
アンプ無効化工程（Ｓ１１０）として、各フラグ信号がレジスタ４５に読み込まれ、記憶されることにより、各レジスタ４５は、入力されたフラグ信号が不良フラグ信号である場合に、不良フラグ信号に対応するグループ内のシフトレジスタ１１が配置される制御回路４１の動作を制限する。ここでは、入力されたフラグ信号が不良フラグ信号である場合に、不良フラグ信号に対応するグループ内のシフトレジスタ１１を使用するすべてのアンプ４６の動作を制限する。具体的には、以下のように動作する。各レジスタ４５は、不良フラグ信号を入力した場合には、不良フラグ信号に対応するグループ内のシフトレジスタ１１を使用するすべてのアンプ４６の出力を常時ビームＯＦＦ電位に固定させる。具体的には、レジスタ４５に不良フラグ（ｄｉｓａｂｌｅ）信号が格納されることで、アンド回路４９からアンプ４６にビームＯＦＦ信号（Ｌ）を出力させることができる。その結果、図２０に示すようにアンプ４６が常時ビームＯＦＦ電位（Ｖｄｄ）を出力するようにアンプ４６の動作を制限できる。一方、不良シフトレジスタ１１が無いグループ用のレジスタ４５には、正常フラグ信号（ｅｎａｂｌｅ）が格納されるので、アンド回路４９は、レジスタ４５からＨ信号を入力する。よって、アンド回路４９の出力は、レジスタ４４からの信号とショット信号（ｅｎａｂｌｅ；Ｈ信号）によって制御されることになり、レジスタ４５からの制限を受けないようにできる。
【0108】
以上により、不良シフトレジスタ１１が配置される制御回路４１を含むグループによって制御されるビームを無効化できる。
【0109】
なお、図２０の例では、グループ毎に１つずつレジスタ４５を配置する場合を示したがこれに限るものではない。１つのグループを複数のサブグループに分けてサブグループ毎に１つずつレジスタ４５を配置しても良い。また、図２０の例では、１行ごとに、グループ数の複数のレジスタ４５が直列に接続される場合を示したがこれに限るものではない。１つのグループを複数のサブグループに分けてサブグループ毎にレジスタ４５を直列に接続してもよい。これにより、各レジスタ４５にフラグ信号を転送するためのフラグロード信号のクロック回数を低減できる。
【0110】
ビーム無効化確認工程（Ｓ１１２）以降の各工程の内容は、実施の形態１と同様で構わない。
【0111】
実施の形態３によれば、メンブレン領域３３０に比べて配置スペースを広く確保できる外周領域３３２に動作制限回路を配置できる。
【0112】
実施の形態４．
上述した各実施の形態では、アンプ４６の動作を制限する場合について説明したが、これに限るものではない。実施の形態４では、不良レジスタ自体を切り離し、正常レジスタに切り替える構成について説明する。実施の形態４における描画装置１００の構成は図１と同様である。また、実施の形態４における描画方法のフローチャート図は、アンプ無効化工程（Ｓ１１０）とビーム確認工程（Ｓ１１２）とを削除した点以外は、図１３と同様である。以下、特に説明しない点については、実施の形態１と同様で構わない。
上述した各実施の形態では、アンプ４６の動作を制限する場合について説明したが、これに限るものではない。実施の形態４では、不良レジスタ自体を切り離し、正常レジスタに切り替える構成について説明する。実施の形態４における描画装置１００の構成は図１と同様である。また、実施の形態４における描画方法のフローチャート図は、アンプ無効化工程（Ｓ１１０）とビーム確認工程（Ｓ１１２）とを削除した点以外は、図１３と同様である。以下、特に説明しない点については、実施の形態１と同様で構わない。
【0113】
図２２は、実施の形態４におけるブランキングアパーチャアレイ機構内部に配置される個別ビーム用の制御回路の一例を示す図である。図２２において、ブランキングアパーチャアレイ基板３１中に配置された各制御回路４１内には、２つのシフトレジスタ１１ａ，１１ｂ、バッファとなる２段のレジスタ４２，４３、実行用のレジスタ４４、レジスタ４５、アンプ４６、選択回路４８、及びアンド回路４９が配置される。図２２において、２つのシフトレジスタ１１ａ（通常使用）（第１のレジスタ）とシフトレジスタ１１ｂ（予備使用）（第２のレジスタ）とが並列に配置される。２つのシフトレジスタ１１ａ，１１ｂのうち例えばシフトレジスタ１１ａを通常使用する。シフトレジスタ１１ｂは、シフトレジスタ１１ａが不良になった場合の予備とする。実施の形態４では、同じグループの複数のシフトレジスタが直列に接続される場合に、制御回路４１毎に並列の２つのシフトレジスタ１１ａ，１１ｂが配置される。シフトレジスタ１１ａの出力は、選択回路４８の２つの入力の一方に接続される。シフトレジスタ１１ｂの出力は、選択回路４８の２つの入力の他方に接続される。また、シフトレジスタ１１ａの出力は、さらに、レジスタ４５の入力に接続される。選択回路４８の出力は、次の制御回路４１の２つのシフトレジスタ１１ａ，１１ｂの入力に接続されると共に、レジスタ４２の入力に接続される。レジスタ４２の出力は、レジスタ４３の入力に接続される。レジスタ４３の出力は、レジスタ４４の入力に接続される。レジスタ４４の出力は、アンド回路４９の入力に接続される。アンド回路４９の入力には、さらに、偏向制御回路１３０から送信されるショット信号が接続される。アンド回路４９の出力は、アンプ４６の入力に接続される。アンプ４６の出力は、図５に示したように、制御電極２４に接続される。
【0114】
以上のように、複数の制御回路４１の各制御回路４１は、シフトレジスタ１１ａとシフトレジスタ１１ｂとアンプ４６とを有する。シフトレジスタ１１ａとシフトレジスタ１１ｂは、並列に配置され、ブランキングアパーチャアレイ基板３１中に配置され、ブランキングアパーチャアレイ基板３１内のデータパスを介して伝送されるブランキング制御信号を入力する。アンプ４６は、シフトレジスタ１１ａとシフトレジスタ１１ｂのいずれか１つに入力されたブランキング制御信号に沿って、複数の制御電極２４のうち対応する制御電極２４にビームＯＮ電位若しくはビームＯＦＦ電位を印加する。以下、具体的に説明する。
【0115】
図２２において、並列に配置された２つのシフトレジスタ１１ａ，１１ｂは、偏向制御回路１３０から送信されるシフトクロック信号に同期して、ブランキングアパーチャアレイ基板内のデータパスを介して伝送されるブランキング制御信号（データ）を読み込み（入力し）、記憶する。また、シフトクロック信号に同期して記憶されたデータを転送する。アンプ４６は、２つのシフトレジスタ１１ａ，１１ｂのいずれか１つに入力されたブランキング制御信号に沿って、複数の制御電極２４のうち対応する制御電極２４にビームＯＮ電位若しくはビームＯＦＦ電位を印加する。以下、具体的に説明する。レジスタ４２は、偏向制御回路１３０から送信されるプレロード１信号に同期してデータを読み込み、記憶する。レジスタ４２は、選択回路４８によって接続が選択された２つのシフトレジスタ１１ａ，１１ｂのうちの１つからデータを読み込むことになる。レジスタ４３は、偏向制御回路１３０から送信されるプレロード２信号に同期してデータを読み込み、記憶する。レジスタ４４は、偏向制御回路１３０から送信されるレグロード信号に同期してデータを読み込み、記憶する。その結果、アンド回路４９の入力にはレジスタ４４に記憶されたブランキング制御信号（データ）が入力されることになる。アンド回路４９には、レジスタ４４から、例えば、ビームＯＮ信号であればＨ信号、ビームＯＦＦ信号であればＬ信号が入力される。そして、アンド回路４９は、偏向制御回路１３０から送信されるショット信号（ｅｎａｂｌｅ；Ｈ信号）を入力している期間だけ、レジスタ４４とレジスタ４５とからの信号が共にＨ信号であれば、アンプ４６にビームＯＮ信号（Ｈ）を出力する。それ以外は、アンプ４６にビームＯＦＦ信号（Ｌ）を出力する。アンプ４６は、アンド回路４９からビームＯＮ信号（Ｈ）が出力されている期間だけ、制御電極２４にビームＯＮ電位（ＧＮＤ）を印加する。それ以外は、アンプ４６は、制御電極２４にビームＯＦＦ電位（Ｖｄｄ）を印加する。
【0116】
不良レジスタ検出工程（Ｓ１０２）と、フラグデータ生成工程（Ｓ１０４）と、クロック切替工程（Ｓ１０６）と、の各工程の内容は実施の形態１と同様である。
【0117】
フラグ転送工程（Ｓ１０８）として、レジスタ４５（記憶部）は、複数の制御回路４１毎に生成された、例えばシフトレジスタ１１ａが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかを含むフラグ信号を保持する。具体的には、以下のように動作する。レジスタ４５は、シフトレジスタ１１ａが正常レジスタであることを識別する正常フラグ信号と不良レジスタであることを識別する不良フラグ信号とのいずれかのフラグ信号を、ブランキングデータとは時期を異にして、ブランキングデータが伝送される同じデータパスを介すると共に複数の制御回路４１のうち対応する制御回路４１のシフトレジスタ１１ａを経由して入力する。不良となったシフトレジスタ１１ａについては、ブランキング制御信号（データ）を転送する場合に使用するシフトクロックの速度を遅くすることで、データを正確に読み込むおよび転送させることができる。或いは、制御回路４１の駆動電圧を通常運用時よりも一時的に高くすることでデータを正確に読み込むおよび転送させることができる。但し、駆動電圧を大きくすると回路劣化の進行速度が速くなり得るので、シフトクロックの速度を遅くする手法がより好適である。その際、レジスタ４５は、偏向制御回路１３０から送信されるフラグロード信号に同期してデータを読み込み、記憶する。その結果、選択回路４８には、レジスタ４５に記憶されたフラグ信号が入力されることになる。
【0118】
レジスタ選択工程（Ｓ１１４）として、複数の選択回路４８（切り替え回路の一例）の各選択回路４８は、生成されたフラグ信号を、ブランキング制御信号とは時期を異にして、ブランキング制御信号が伝送される同じデータパスを介すると共に複数の制御回路４１のうち対応する制御回路４１の例えばシフトレジスタ１１ａを経由して入力し、入力されたフラグ信号が不良フラグ信号である場合に、フラグ信号を入力したシフトレジスタ１１ａからシフトレジスタ１１ｂにアンプ４６側への接続を切り替える。具体的には、以下のように動作する。選択回路４８は、レジスタ４５の出力に応じて、２つの入力の１つを選択する。言い換えれば、選択回路４８は、レジスタ４５の出力に応じて、２つの入力の一方から他方へと接続を切り替える。選択回路４８には、レジスタ４５から、例えば、正常フラグ信号であればＨ信号、不良フラグ信号であればＬ信号が入力される。通常、シフトレジスタ１１ａが正常なので、選択回路４８は、シフトレジスタ１１ａをアンプ４６側へ接続する。しかし、選択回路４８は、入力されたフラグ信号が不良フラグ信号（Ｌ）である場合に、フラグ信号を入力したシフトレジスタ１１ａから予備のシフトレジスタ１１ｂにアンプ４６側への接続を切り替える。以上により、不良シフトレジスタ１１ａを切り離し、正常シフトレジスタ１１ｂに切り替えることができる。
【0119】
ブランキングデータ生成工程（Ｓ１１６）以降の各工程の内容は、実施の形態１と同様で構わない。また、レジスタ選択工程（Ｓ１１４）の後に、ビーム確認を行う工程を実施しても構わないことは言うまでもない。
【0120】
以上のように、実施の形態４によれば、マルチビーム描画におけるブランキングアパーチャアレイ機構２０４において、転送されたブランキングデータを個別ビーム用の制御回路４１内にて取り込む回路が不良であった場合でも、アンプ４６を無効化することなく、ブランキング制御不能の不良ビーム及び常時ＯＮになる不良ビームが試料１０１に入射してしまうことを防止できる。
【0121】
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【0122】
また、装置構成や制御手法等、本発明の説明に直接必要しない部分等については記載を省略したが、必要とされる装置構成や制御手法を適宜選択して用いることができる。例えば、描画装置１００を制御する制御部構成については、記載を省略したが、必要とされる制御部構成を適宜選択して用いることは言うまでもない。
【0123】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのマルチ荷電粒子ビーム描画装置およびマルチ荷電粒子ビーム描画方法は、本発明の範囲に包含される。
【符号の説明】
【0124】
１１ シフトレジスタ
２０ マルチビーム
２２ 穴
２４ 制御電極
２５ 通過孔
２６ 対向電極
２８，３６ 画素
２９ サブ照射領域
３０ 描画領域
３１ ブランキングアパーチャアレイ基板
３２ ストライプ領域
３４ 照射領域
４１ 制御回路
４２，４３，４４，４５ レジスタ
４６ アンプ
４７ 個別ブランキング機構
４８ 選択回路
４９ アンド回路
６０ 不良レジスタ検出部
６２ 照射時間算出部
６４ ブランキングデータ生成部
６６ フラグデータ生成部
７０ クロック制御部
７２ アンプ動作制御部
７６ 検出部
７９ 転送制御部
８０ 描画制御部
１００ 描画装置
１０１ 試料
１０２ 電子鏡筒
１０３ 描画室
１０５ ＸＹステージ
１０６ ファラデイカップ
１１０ 制御計算機
１１２ メモリ
１３０ 偏向制御回路
１３１ ロジック回路
１３２，１３４ ＤＡＣアンプユニット
１３６ レンズ制御回路
１３７ アンプ
１３８ ステージ制御機構
１３９ ステージ位置測定器
１４０，１４２ 記憶装置
１５０ 描画機構
１６０ 制御系回路
２００ 電子ビーム
２０１ 電子銃
２０２ 照明レンズ
２０３ 成形アパーチャアレイ基板
２０４ ブランキングアパーチャアレイ機構
２０５ 縮小レンズ
２０６ 制限アパーチャ基板
２０７ 対物レンズ
２０８ 主偏向器
２０９ 副偏向器
２１０ ミラー
２１２ 共通ブランキング偏向器
３３０ メンブレン領域
３３２ 外周領域
３４３ パッド
２０ マルチビーム
２２ 穴
２４ 制御電極
２５ 通過孔
２６ 対向電極
２８，３６ 画素
２９ サブ照射領域
３０ 描画領域
３１ ブランキングアパーチャアレイ基板
３２ ストライプ領域
３４ 照射領域
４１ 制御回路
４２，４３，４４，４５ レジスタ
４６ アンプ
４７ 個別ブランキング機構
４８ 選択回路
４９ アンド回路
６０ 不良レジスタ検出部
６２ 照射時間算出部
６４ ブランキングデータ生成部
６６ フラグデータ生成部
７０ クロック制御部
７２ アンプ動作制御部
７６ 検出部
７９ 転送制御部
８０ 描画制御部
１００ 描画装置
１０１ 試料
１０２ 電子鏡筒
１０３ 描画室
１０５ ＸＹステージ
１０６ ファラデイカップ
１１０ 制御計算機
１１２ メモリ
１３０ 偏向制御回路
１３１ ロジック回路
１３２，１３４ ＤＡＣアンプユニット
１３６ レンズ制御回路
１３７ アンプ
１３８ ステージ制御機構
１３９ ステージ位置測定器
１４０，１４２ 記憶装置
１５０ 描画機構
１６０ 制御系回路
２００ 電子ビーム
２０１ 電子銃
２０２ 照明レンズ
２０３ 成形アパーチャアレイ基板
２０４ ブランキングアパーチャアレイ機構
２０５ 縮小レンズ
２０６ 制限アパーチャ基板
２０７ 対物レンズ
２０８ 主偏向器
２０９ 副偏向器
２１０ ミラー
２１２ 共通ブランキング偏向器
３３０ メンブレン領域
３３２ 外周領域
３４３ パッド
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】