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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024160694
(43)【公開日】2024-11-14
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20241107BHJP
【ＦＩ】
H01L29/78 301H
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2024069694
(22)【出願日】2024-04-23
(31)【優先権主張番号】P 2023075736
(32)【優先日】2023-05-01
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100165951
【弁理士】
【氏名又は名称】吉田 憲悟
(74)【代理人】
【識別番号】100203264
【弁理士】
【氏名又は名称】塩川 未久
(72)【発明者】
【氏名】藤井 俊太朗
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA03
5F140AA21
5F140AC01
5F140AC02
5F140BA01
5F140BA16
5F140BB13
5F140BC06
5F140BC12
5F140BC17
5F140BE07
5F140BF04
5F140BG08
5F140BG12
5F140BG14
5F140BG41
5F140BG44
5F140BH15
5F140BH49
5F140BJ08
5F140BK13
5F140BK14
5F140BK21
5F140CB01
5F140CB04
(57)【要約】
【課題】１／ｆノイズを低減しつつ、短チャネル効果の増加が抑制された半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、ゲート絶縁膜と、半導体基板の表層部に位置する第１導電型のウェル領域と、ウェル領域の表層部に位置する第２導電型のソース領域及び第２導電型のドレイン領域と、第２導電型の第１領域と、第１導電型の第２領域とを備える。第１領域は、ソース領域とドレイン領域との間に位置し、ウェル領域に埋め込まれる。第２領域は、第１領域とゲート絶縁膜との間に位置する。第１領域に含まれる第２導電型の不純物濃度は、第１領域に含まれる第１導電型の不純物濃度よりも高い。第２領域に含まれる第２導電型の不純物濃度は、第２領域に含まれる第１導電型の不純物濃度よりも低い。第１領域のウェル領域への半導体基板の表面からの埋め込み深さは、５０ｎｍ以上である。
【選択図】図１
【解決手段】半導体装置は、ゲート絶縁膜と、半導体基板の表層部に位置する第１導電型のウェル領域と、ウェル領域の表層部に位置する第２導電型のソース領域及び第２導電型のドレイン領域と、第２導電型の第１領域と、第１導電型の第２領域とを備える。第１領域は、ソース領域とドレイン領域との間に位置し、ウェル領域に埋め込まれる。第２領域は、第１領域とゲート絶縁膜との間に位置する。第１領域に含まれる第２導電型の不純物濃度は、第１領域に含まれる第１導電型の不純物濃度よりも高い。第２領域に含まれる第２導電型の不純物濃度は、第２領域に含まれる第１導電型の不純物濃度よりも低い。第１領域のウェル領域への半導体基板の表面からの埋め込み深さは、５０ｎｍ以上である。
【選択図】図１
【特許請求の範囲】
【請求項1】
ゲート絶縁膜と、
半導体基板の表層部に位置する第１導電型のウェル領域と、
前記ウェル領域の表層部に位置する第２導電型のソース領域及び前記第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に位置し、前記ウェル領域に埋め込まれる前記第２導電型の第１領域と、
前記第１領域と前記ゲート絶縁膜との間に位置する前記第１導電型の第２領域と
を備え、
前記第１領域及び前記第２領域は、前記第１導電型の同じ種類の不純物及び前記第２導電型の同じ種類の不純物をそれぞれ含み、
前記第１領域に含まれる前記第２導電型の不純物濃度は、前記第１領域に含まれる前記第１導電型の不純物濃度よりも高く、
前記第２領域に含まれる前記第２導電型の不純物濃度は、前記第２領域に含まれる前記第１導電型の不純物濃度よりも低く、
前記第１導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において５．０×１０１６ｃｍ－３以上であり、
前記第１領域の前記ウェル領域への前記半導体基板の表面からの埋め込み深さは、５０ｎｍ以上である、半導体装置。
半導体基板の表層部に位置する第１導電型のウェル領域と、
前記ウェル領域の表層部に位置する第２導電型のソース領域及び前記第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に位置し、前記ウェル領域に埋め込まれる前記第２導電型の第１領域と、
前記第１領域と前記ゲート絶縁膜との間に位置する前記第１導電型の第２領域と
を備え、
前記第１領域及び前記第２領域は、前記第１導電型の同じ種類の不純物及び前記第２導電型の同じ種類の不純物をそれぞれ含み、
前記第１領域に含まれる前記第２導電型の不純物濃度は、前記第１領域に含まれる前記第１導電型の不純物濃度よりも高く、
前記第２領域に含まれる前記第２導電型の不純物濃度は、前記第２領域に含まれる前記第１導電型の不純物濃度よりも低く、
前記第１導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において５．０×１０１６ｃｍ－３以上であり、
前記第１領域の前記ウェル領域への前記半導体基板の表面からの埋め込み深さは、５０ｎｍ以上である、半導体装置。
【請求項2】
前記第１導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において１．０×１０１８ｃｍ－３以下である、請求項１に記載の半導体装置。
【請求項3】
前記第２導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において１．０×１０１８ｃｍ－３以下である、請求項１に記載の半導体装置。
【請求項4】
前記第２領域では、前記半導体基板の厚さ方向に垂直な方向において前記第１導電型の不純物濃度が略均一である、請求項１に記載の半導体装置。
【請求項5】
前記ウェル領域では、前記半導体基板の厚さ方向に垂直な方向において前記第１導電型の不純物濃度が略均一である、請求項１に記載の半導体装置。
【請求項6】
第１導電型はｎ型であり、第２導電型はｐ型である、請求項１に記載の半導体装置。
【請求項7】
前記第ウェル領域に含まれる前記第１導電型の不純物濃度の最大値は、前記第１領域及び前記２領域に含まれる前記第２導電型の不純物濃度よりも高い、請求項１に記載の半導体装置。
【請求項8】
前記第１領域に含まれる前記第２導電型の不純物濃度の最大値は、前記第２領域及び前記ウェル領域に含まれる前記第２導電型の不純物濃度よりも高い、請求項１に記載の半導体装置。
【請求項9】
前記第２導電型の不純物は、インジウムである、請求項１に記載の半導体装置。
【請求項10】
前記第２領域は、前記第１領域とともに前記ウェル領域に埋め込まれる、請求項１に記載の半導体装置。
【請求項11】
前記第２領域の前記ウェル領域への前記半導体基板の表面からの埋め込み深さは、１ｎｍ以上５０ｎｍ以下である、請求項１０に記載の半導体装置。
【請求項12】
前記第２領域は、シリコン薄膜であり、
前記第２領域は、前記半導体基板の上に位置する、請求項１に記載の半導体装置。
前記第２領域は、前記半導体基板の上に位置する、請求項１に記載の半導体装置。
【請求項13】
前記第１領域に含まれる前記第２導電型の不純物は、ボロンである、請求項１２に記載の半導体装置。
【請求項14】
前記第２領域の厚さは、１０ｎｍ以上５０ｎｍ以下である、請求項１２に記載の半導体装置。
【請求項15】
前記ゲート絶縁膜と前記半導体基板との間の界面準位密度は、１．０×１０１０ｃｍ－２以下である、請求項１に記載の半導体装置。
【請求項16】
前記ゲート絶縁膜と前記半導体基板との間の界面準位密度は、１．０×１０９ｃｍ－２以上１．０×１０１０ｃｍ－２以下である、請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
アナログ回路の高性能化のために、回路内に配置されたＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの１／ｆノイズを低減させることが有効である。１／ｆノイズの原因の１つとして、キャリアがゲート絶縁膜と半導体基板との間の界面にトラップされることが挙げられる。
【0003】
そこで、１／ｆノイズへの対策として、埋め込みチャネル型トランジスタが知られている。埋め込みチャネル型トランジスタは、チャネルが形成される領域が半導体基板に埋め込まれるように構成されたトランジスタである。このような構成の埋め込みチャネル型トランジスタでは、キャリアがゲート絶縁膜と半導体基板との間の界面にトラップされにくくなる。そのため、埋め込みチャネル型トランジスタでは、表面チャネル型トランジスタと比較すると、１／ｆノイズが低減される。しかしながら、チャネルが形成される領域を半導体基板に深く埋め込むように構成すると、短チャネル効果が増加する。そこで、チャネルが形成される領域の深さを０．０５μｍ以下にした埋め込みチャネル型トランジスタが知られている（特許文献１）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第５７６７５５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
埋め込みチャネル型トランジスタにおいて、１／ｆノイズを低減するためには、チャネルが形成される領域を半導体基板に深く埋め込むことが望まれる。しかしながら、従来のトランジスタでは、チャネルが形成される領域を半導体基板に深く埋め込むと、短チャネル効果が増加していた。
【0006】
かかる点に鑑みてなされた本開示の目的は、１／ｆノイズを低減しつつ、短チャネル効果の増加が抑制された半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0007】
［１］本開示の一実施形態に係る半導体装置は、
ゲート絶縁膜と、
半導体基板の表層部に位置する第１導電型のウェル領域と、
前記ウェル領域の表層部に位置する第２導電型のソース領域及び前記第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に位置し、前記ウェル領域に埋め込まれる前記第２導電型の第１領域と、
前記第１領域と前記ゲート絶縁膜との間に位置する前記第１導電型の第２領域と
を備え、
前記第１領域及び前記第２領域は、前記第１導電型の同じ種類の不純物及び前記第２導電型の同じ種類の不純物をそれぞれ含み、
前記第１領域に含まれる前記第２導電型の不純物濃度は、前記第１領域に含まれる前記第１導電型の不純物濃度よりも高く、
前記第２領域に含まれる前記第２導電型の不純物濃度は、前記第２領域に含まれる前記第１導電型の不純物濃度よりも低く、
前記第１導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において５．０×１０１６ｃｍ－３以上であり、
前記第１領域の前記ウェル領域への前記半導体基板の表面からの埋め込み深さは、５０ｎｍ以上である。
ゲート絶縁膜と、
半導体基板の表層部に位置する第１導電型のウェル領域と、
前記ウェル領域の表層部に位置する第２導電型のソース領域及び前記第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に位置し、前記ウェル領域に埋め込まれる前記第２導電型の第１領域と、
前記第１領域と前記ゲート絶縁膜との間に位置する前記第１導電型の第２領域と
を備え、
前記第１領域及び前記第２領域は、前記第１導電型の同じ種類の不純物及び前記第２導電型の同じ種類の不純物をそれぞれ含み、
前記第１領域に含まれる前記第２導電型の不純物濃度は、前記第１領域に含まれる前記第１導電型の不純物濃度よりも高く、
前記第２領域に含まれる前記第２導電型の不純物濃度は、前記第２領域に含まれる前記第１導電型の不純物濃度よりも低く、
前記第１導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において５．０×１０１６ｃｍ－３以上であり、
前記第１領域の前記ウェル領域への前記半導体基板の表面からの埋め込み深さは、５０ｎｍ以上である。
【0008】
［２］本開示の一実施形態として、［１］において、
前記第１導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において１．０×１０１８ｃｍ－３以下である。
前記第１導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において１．０×１０１８ｃｍ－３以下である。
【0009】
［３］本開示の一実施形態として、［１］又は［２］において、
前記第２導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において１．０×１０１８ｃｍ－３以下である。
前記第２導電型の不純物濃度は、前記第１領域及び前記第２領域の少なくとも一部において１．０×１０１８ｃｍ－３以下である。
【0010】
［４］本開示の一実施形態として、［１］から［３］までの何れか１つにおいて、
前記第２領域では、前記半導体基板の厚さ方向に垂直な方向において前記第１導電型の不純物濃度が略均一である。
前記第２領域では、前記半導体基板の厚さ方向に垂直な方向において前記第１導電型の不純物濃度が略均一である。
【0011】
［５］本開示の一実施形態として、［１］から［４］までの何れか１つにおいて、
前記ウェル領域では、前記半導体基板の厚さ方向に垂直な方向において前記第１導電型の不純物濃度が略均一である。
前記ウェル領域では、前記半導体基板の厚さ方向に垂直な方向において前記第１導電型の不純物濃度が略均一である。
【0012】
［６］本開示の一実施形態として、［１］から［５］までの何れか１つにおいて、
第１導電型はｎ型であり、第２導電型はｐ型である。
第１導電型はｎ型であり、第２導電型はｐ型である。
【0013】
［７］本開示の一実施形態として、［１］から［６］までの何れか１つにおいて、
前記第ウェル領域に含まれる前記第１導電型の不純物濃度の最大値は、前記第１領域及び前記２領域に含まれる前記第２導電型の不純物濃度よりも高い。
前記第ウェル領域に含まれる前記第１導電型の不純物濃度の最大値は、前記第１領域及び前記２領域に含まれる前記第２導電型の不純物濃度よりも高い。
【0014】
［８］本開示の一実施形態として、［１］から［７］までの何れか１つにおいて、
前記第１領域に含まれる前記第２導電型の不純物濃度の最大値は、前記第２領域及び前記ウェル領域に含まれる前記第２導電型の不純物濃度よりも高い。
前記第１領域に含まれる前記第２導電型の不純物濃度の最大値は、前記第２領域及び前記ウェル領域に含まれる前記第２導電型の不純物濃度よりも高い。
【0015】
［９］本開示の一実施形態として、［１］から［８］までの何れか１つにおいて、
前記第２導電型の不純物は、インジウムである。
前記第２導電型の不純物は、インジウムである。
【0016】
［１０］本開示の一実施形態として、［１］から［９］までの何れか１つにおいて、
前記第２領域は、前記第１領域とともに前記ウェル領域に埋め込まれる。
前記第２領域は、前記第１領域とともに前記ウェル領域に埋め込まれる。
【0017】
［１１］本開示の一実施形態として、［１］から［１０］までの何れか１つにおいて、
前記第２領域の前記ウェル領域への前記半導体基板の表面からの埋め込み深さは、１ｎｍ以上５０ｎｍ以下である。
前記第２領域の前記ウェル領域への前記半導体基板の表面からの埋め込み深さは、１ｎｍ以上５０ｎｍ以下である。
【0018】
［１２］本開示の一実施形態として、［１］から［８］において、
前記第２領域は、シリコン薄膜であり、
前記第２領域は、前記半導体基板の上に位置する。
前記第２領域は、シリコン薄膜であり、
前記第２領域は、前記半導体基板の上に位置する。
【0019】
［１３］本開示の一実施形態として、［１２］において、
前記第１領域に含まれる前記第２導電型の不純物は、ボロンである。
前記第１領域に含まれる前記第２導電型の不純物は、ボロンである。
【0020】
［１４］本開示の一実施形態として、［１２］又は［１３］において、
前記第２領域の厚さは、１０ｎｍ以上５０ｎｍ以下である。
前記第２領域の厚さは、１０ｎｍ以上５０ｎｍ以下である。
【0021】
［１５］本開示の一実施形態として、［１］から［１４］までの何れか１つにおいて、
前記ゲート絶縁膜と前記半導体基板との間の界面準位密度は、１．０×１０１０ｃｍ－２以下である。
前記ゲート絶縁膜と前記半導体基板との間の界面準位密度は、１．０×１０１０ｃｍ－２以下である。
【0022】
［１６］本開示の一実施形態として、［１］から［１５］までの何れか１つにおいて、
前記ゲート絶縁膜と前記半導体基板との間の界面準位密度は、１．０×１０９ｃｍ－２以上１．０×１０１０ｃｍ－２以下である。
前記ゲート絶縁膜と前記半導体基板との間の界面準位密度は、１．０×１０９ｃｍ－２以上１．０×１０１０ｃｍ－２以下である。
【0023】
［１７］本開示の一実施形態として、［１］から［１１］までの何れか１つの半導体装置の製造方法は、
前記ウェル領域における前記ゲート絶縁膜側の前記第２導電型の不純物濃度が前記ウェル領域の前記第１導電型の不純物濃度よりも低くなるように、前記第２導電型の不純物イオンを前記半導体基板にカウンターイオン注入することを含み、
前記第２導電型の不純物は、レトログレード分布を示す。
前記ウェル領域における前記ゲート絶縁膜側の前記第２導電型の不純物濃度が前記ウェル領域の前記第１導電型の不純物濃度よりも低くなるように、前記第２導電型の不純物イオンを前記半導体基板にカウンターイオン注入することを含み、
前記第２導電型の不純物は、レトログレード分布を示す。
【0024】
［１８］本開示の一実施形態として、［１７］において、
前記ゲート絶縁膜となる絶縁膜を形成し、ゲート電極となるポリシリコン膜を形成した後に高温ランプアニールを行うことをさらに含み、
前記高温ランプアニールは、９６５℃以上１１２５℃以下の温度、且つ１５秒以上６０秒以下の時間の条件で行われる。
前記ゲート絶縁膜となる絶縁膜を形成し、ゲート電極となるポリシリコン膜を形成した後に高温ランプアニールを行うことをさらに含み、
前記高温ランプアニールは、９６５℃以上１１２５℃以下の温度、且つ１５秒以上６０秒以下の時間の条件で行われる。
【0025】
［１９］本開示の一実施形態として、［１２］又は［１２］に従属する［１３］から［１６］までの何れか１つの半導体装置の製造方法は、
前記第２導電型の不純物イオンを前記半導体基板にカウンターイオン注入することと、
前記半導体基板上にシリコン薄膜をエピタキシャル成長によって形成することと、
前記シリコン薄膜に前記第１導電型の不純物イオンをイオン注入することとを含む。
前記第２導電型の不純物イオンを前記半導体基板にカウンターイオン注入することと、
前記半導体基板上にシリコン薄膜をエピタキシャル成長によって形成することと、
前記シリコン薄膜に前記第１導電型の不純物イオンをイオン注入することとを含む。
【0026】
［２０］本開示の一実施形態として、［１９］において、
前記ゲート絶縁膜となる絶縁膜を形成し、ゲート電極となるポリシリコン膜を形成した後に高温ランプアニールを行うことをさらに含み、
前記高温ランプアニールの条件は、９６５℃以上１０５０℃以下の温度、且つ１５秒以上３０秒以下の時間である。
前記ゲート絶縁膜となる絶縁膜を形成し、ゲート電極となるポリシリコン膜を形成した後に高温ランプアニールを行うことをさらに含み、
前記高温ランプアニールの条件は、９６５℃以上１０５０℃以下の温度、且つ１５秒以上３０秒以下の時間である。
【0027】
［２１］本開示の一実施形態として、［１２］又は［１２］に従属する［１３］から［１６］までの何れか１つの半導体装置の製造方法は、
前記第２導電型の不純物イオンを前記半導体基板にカウンターイオン注入することと、
前記半導体基板上に、前記第１導電型の不純物がドープされたシリコン薄膜をエピタキシャル成長によって形成することとを含む。
前記第２導電型の不純物イオンを前記半導体基板にカウンターイオン注入することと、
前記半導体基板上に、前記第１導電型の不純物がドープされたシリコン薄膜をエピタキシャル成長によって形成することとを含む。
【0028】
［２２］本開示の一実施形態として、［２１］において、
前記ゲート絶縁膜となる絶縁膜を形成し、ゲート電極となるポリシリコン膜を形成した後に高温ランプアニールを行うことをさらに含み、
前記高温ランプアニールの条件は、９６５℃以上１０５０℃以下の温度、且つ１５秒以上３０秒以下の時間である。
前記ゲート絶縁膜となる絶縁膜を形成し、ゲート電極となるポリシリコン膜を形成した後に高温ランプアニールを行うことをさらに含み、
前記高温ランプアニールの条件は、９６５℃以上１０５０℃以下の温度、且つ１５秒以上３０秒以下の時間である。
【発明の効果】
【0029】
本開示の一実施形態によれば、１／ｆノイズを低減しつつ、短チャネル効果の増加が抑制された半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【0030】
【図1】本開示の第１実施形態に係る半導体装置の概略構成を示す断面図である。
【図12】不純物分布のシミュレーション結果を示す図である。
【図13】トランジスタのドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の実測結果を示す図である。
【図14】ゲート絶縁膜と半導体基板との間の界面準位密度（ＮＳＳ）の実測結果を示す図である。
【図15】価電子帯のシミュレーション結果を示す図である。
【図16】１／ｆノイズの実測結果を示す図である。
【図17】本開示の第２実施形態に係る半導体装置の概略構成を示す断面図である。
【図21】比較例に係る不純物分布のシミュレーション結果を示す図である。
【図22】実施例に係る不純物分布のシミュレーション結果を示す図である。
【図23】ドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）のシミュレーション結果を示す図である。
【図24】価電子帯のシミュレーション結果を示す図である。
【発明を実施するための形態】
【0031】
以下、図面を参照して本開示の実施形態に係る半導体装置及び半導体装置の製造方法が説明される。各図中、同じ又は類似の構成要素には、同じ符号を付す。また、説明の便宜上、「上」とは、半導体装置においてゲート電極側を意味し、「下」とは、その反対側を意味する。
【0032】
（第１実施形態）
図１に示すように、本開示の第１実施形態に係る半導体装置１は、半導体基板２と、素子分離層３と、トランジスタ４とを備える。
図１に示すように、本開示の第１実施形態に係る半導体装置１は、半導体基板２と、素子分離層３と、トランジスタ４とを備える。
【0033】
半導体基板２は、例えば、単結晶のシリコン基板である。半導体基板２は、ｎ型又はｐ型である。半導体基板２の表層部には、半導体素子が位置する。
【0034】
素子分離層３は、半導体基板２の表層部に位置する半導体素子を区画する。図１では、半導体素子であるトランジスタ４を区画する。
【0035】
トランジスタ４は、半導体基板２の表層部に位置する。トランジスタ４は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。また、トランジスタ４は、Ｐ型の埋め込みチャネル型トランジスタである。ただし、トランジスタ４は、Ｎ型の埋め込みチャネル型トランジスタであってもよい。
【0036】
本実施形態では、第１導電型は、ｎ型である。また、第２導電型は、ｐ型である。ただし、トランジスタ４がＮ型の埋め込みチャネル型トランジスタである場合、第１導電型がｐ型であり、第２導電型がｎ型であってよい。
【0037】
トランジスタ４は、ウェル領域５と、埋め込み領域６と、ソース領域９と、ドレイン領域１０と、ゲート絶縁膜１５と、ゲート電極１６と、サイドウォール１７と、シリサイド層１８とを備える。
【0038】
ウェル領域５は、半導体基板２の表層部に位置する。ウェル領域５は、ｎ型である。ウェル領域５は、ｎ型の不純物を含む。ウェル領域５は、例えば、リンを含む。
【0039】
埋め込み領域６は、ソース領域９とドレイン領域１０との間に位置する。埋め込み領域６は、ウェル領域５に埋め込まれる。埋め込み領域６の半導体基板２の表面からの深さは、５０ｎｍ以上である。埋め込み領域６は、第１領域７と、第２領域８とを含む。
【0040】
第１領域７は、第２領域８よりもゲート絶縁膜１５から離れて位置する。第１領域７のウェル領域５への半導体基板２の表面からの埋め込み深さは、例えば、５０ｎｍ以上である。第１領域７のウェル領域５への半導体基板２の表面からの埋め込み深さは、５０ｎｍ以上９０ｎｍ以下であってよい。第２領域８は、第１領域７とゲート絶縁膜１５との間に位置する。本実施形態では、第２領域８は、第１領域７とともにウェル領域５に埋め込まれる。第２領域８のウェル領域５への埋め込み深さは、第１領域７のウェル領域５への埋め込み深さに応じて選択されてよい。第２領域８のウェル領域５への半導体基板２の表面からの埋め込み深さは、例えば、１ｎｍ以上５０ｎｍ以下である。
【0041】
第１領域７は、ｐ型である。第２領域８は、ｎ型である。第１領域７及び第２領域８は、ｐ型の同じ種類の不純物を含む。後述するように、第１領域７及び第２領域８は、ウェル領域５にｐ型の不純物イオンをカウンターイオン注入することにより、同時に形成される。このｐ型の不純物イオンは、例えば、インジウムイオン（Ｉｎ＋）である。後述するインジウムイオン（Ｉｎ＋）を用いたカウンターイオン注入によって、第２領域８に含まれるｐ型の不純物であるインジウム濃度は、第２領域８に含まれるｎ型の不純物であるリン濃度よりも低くなる。また、ウェル領域５に含まれるｐ型の不純物であるインジウム濃度は、ウェル領域５に含まれるｎ型の不純物であるリン濃度よりも低くなる。その一方で、第１領域７に含まれるｐ型の不純物であるインジウム濃度は、第１領域７に含まれるｎ型の不純物であるリン濃度よりも高くなる。また、第１領域７に含まれるｐ型の不純物であるインジウム濃度の最大値は、ウェル領域５に含まれるｎ型の不純物であるリン濃度の最大値よりも高くなる。このような構成により、第１領域７がｐ型となり、第２領域８がｎ型となる。第１領域、第２領域及びウェル領域の不純物濃度は、二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）により測定することができる。
【0042】
第１領域７及び第２領域８の少なくとも一部において、ｎ型の不純物であるリン濃度は、１．０×１０１６ｃｍ－３以上とする必要がある。チャネルの埋め込み具合を強化するため、第１領域７及び第２領域８の少なくとも一部において、ｎ型の不純物であるリン濃度は、５．０×１０１６ｃｍ－３以上であることが好ましい。チャネルの埋め込み具合をより強化するため、第１領域７及び第２領域８の少なくとも一部において、ｎ型の不純物であるリン濃度は、６．０×１０１６ｃｍ－３以上であることが、より好ましい。チャネルの埋め込み具合をさらに強化するため、第１領域７及び第２領域８の少なくとも一部において、ｎ型の不純物であるリン濃度は、７．０×１０１６ｃｍ－３以上であることが、さらに好ましい。
【0043】
トランジスタ４の閾値電圧のばらつきを抑制するため、第１領域７及び第２領域８の少なくとも一部において、ｎ型の不純物であるリン濃度は、１．０×１０１８ｃｍ－３以下であることが好ましい。トランジスタ４の閾値電圧のばらつきをさらに抑制するため、第１領域７及び第２領域８の少なくとも一部において、ｎ型の不純物であるリン濃度は、９．０×１０１７ｃｍ－３以下であることが、より好ましい。
【0044】
第１領域７において、ｐ型の不純物であるインジウム濃度は、ｎ型の不純物であるリン濃度以上とする必要がある。チャネルの埋め込み具合を強化するため、第１領域７及び第２領域８の少なくとも一部において、ｐ型の不純物であるインジウム濃度は、８．０×１０１６ｃｍ－３以上であることが好ましい。チャネルの埋め込み具合をより強化するため、第１領域７及び第２領域８の少なくとも一部において、ｐ型の不純物であるインジウム濃度は、１．０×１０１７ｃｍ－３以上であることが、より好ましい。チャネルの埋め込み具合をさらに強化するため、第１領域７及び第２領域８の少なくとも一部において、ｐ型の不純物であるインジウム濃度は、２．０×１０１７ｃｍ－３以上であることが、さらに好ましい。
【0045】
第２領域８において、ｐ型の不純物であるインジウム濃度は、ｎ型の不純物であるリン濃度以下とする必要がある。トランジスタ４の閾値電圧のばらつきを抑制するため、第１領域７及び第２領域８の少なくとも一部において、ｐ型の不純物であるインジウム濃度は、１．０×１０１８ｃｍ－３以下であることが好ましい。トランジスタ４の閾値電圧のばらつきをさらに抑制するため、第１領域７及び第２領域８の少なくとも一部において、ｐ型の不純物であるインジウム濃度は、９．０×１０１７ｃｍ－３以下であることが、より好ましい。
【0046】
第１領域７では、半導体基板２の厚さ方向に垂直な方向においてｐ型の不純物であるインジウム濃度が略均一である。第２領域８では、半導体基板２の厚さ方向に垂直な方向においてｎ型の不純物であるリン濃度が略均一である。ウェル領域５では、半導体基板２の厚さ方向に垂直な方向においてｎ型の不純物であるが略均一である。ここで、半導体基板２の厚さ方向とは、ウェル領域５と埋め込み領域６とが積層される積層方向に平行な方向である。例えば、半導体基板２の厚さ方向は、図１に示すような方向ｄ１である。また、半導体基板２の厚さ方向に垂直な方向とは、半導体基板２の厚さ方向に垂直な方向であれば、任意の方向であってよい。つまり、半導体基板２の厚さ方向に垂直な方向は、半導体基板２が広がる平面内の任意の方向を含んでよい。例えば、半導体基板２の厚さ方向に垂直な方向は、図１に示すような方向ｄ２である。また、不純物濃度が略均一とは、不純物濃度の最小値に対する最大値の比が９以下であることを意味してよく、好ましくは５以下であることを意味してよく、より好ましくは３以下であることを意味してよい。
【0047】
埋め込み領域６には、トランジスタ４がオン状態になると、チャネルが形成される。第１領域７とゲート絶縁膜１５との間に第２領域８が位置することにより、図１５を参照して後述することにより、チャネルが埋め込み領域６に埋め込まれる度合いを大きくすることができる。
【0048】
ソース領域９及びドレイン領域１０は、それぞれ、ウェル領域５の表層部に位置する。ソース領域９とドレイン領域１０とは、互いに隔離される。ソース領域９は、ｐ型である。ソース領域９は、ｐ型のエクステンション領域１１と、ｐ型のコンタクト領域１３とを含む。ドレイン領域１０は、ｐ型である。ドレイン領域１０は、ｐ型のエクステンション領域１２と、ｐ型のコンタクト領域１４とを含む。
【0049】
エクステンション領域１１，１２は、それぞれ、ゲート電極１６に整合して形成される。ソース領域９からドレイン領域１０に向かう方向において、エクステンション領域１１と埋め込み領域６との間のジャンクション位置Ｐ１は、ゲート電極１６の端部から長さＤ１だけ内側に位置する。同一又は類似に、ソース領域９からドレイン領域１０に向かう方向において、エクステンション領域１２と埋め込み領域６との間のジャンクション位置Ｐ２は、ゲート電極１６の端部から長さＤ１だけ内側に位置する。長さＤ１は、例えば、５ｎｍ以上１００ｎｍ以下である。
【0050】
エクステンション領域１１，１２は、それぞれ、コンタクト領域１３，１４よりも浅い領域に位置する。エクステンション領域１１，１２が浅い領域に位置することにより、トランジスタ４の短チャネル効果を低減することができる。
【0051】
コンタクト領域１３は、ディープソース領域とも称される。コンタクト領域１４は、ディープドレイン領域とも称される。コンタクト領域１３，１４は、それぞれ、サイドウォール１７に整合して形成される。コンタクト領域１３，１４のそれぞれに含まれるｐ型の不純物濃度は、エクステンション領域１１，１２のそれぞれに含まれるｐ型の不純物濃度よりも高い。コンタクト領域１３，１４のそれぞれは、シリサイド層１８を介して配線が接続される。コンタクト領域１３，１４のそれぞれに含まれるｐ型の不純物濃度を高くすることにより、配線とのコンタクト抵抗を低減することができる。
【0052】
ゲート絶縁膜１５は、半導体基板２の上に位置する。ゲート絶縁膜１５は、例えば、酸化シリコン（ＳｉＯ２）膜である。ゲート絶縁膜１５の厚さは、例えば、４～２０ｎｍである。
【0053】
ゲート絶縁膜１５と半導体基板２との間の界面準位密度は、１．０×１０１０ｃｍ－２以下であってもよいし、１．０×１０９ｃｍ－２以上１．０×１０１０ｃｍ－２以下であってもよい。後述の高温ランプアニールを行うことにより、ゲート絶縁膜１５と半導体基板２との間の界面準位密度を１．０×１０１０ｃｍ－２以下にすることができる。
【0054】
ゲート電極１６は、ゲート絶縁膜１５の上に位置する。ゲート電極１６は、例えば、ｎ＋ポリシリコン膜である。ただし、ゲート電極１６は、ｐ＋ポリシリコン膜であってもよい。ゲート電極１６の厚さは、例えば、１００～４００ｎｍである。
【0055】
サイドウォール１７は、ゲート絶縁膜１５の上に位置する。サイドウォール１７は、ゲート電極１６の側面に形成される。
【0056】
シリサイド層１８は、コンタクト領域１３，１４及びゲート電極１６のそれぞれの上に形成される。シリサイド層１８は、サイドウォール１７に整合して形成される。シリサイド層１８は、例えば、コバルトシリサイド（ＣｏＳｉ２）、チタンシリサイド（ＴｉＳｉ２）又はニッケルシリサイド（ＮｉＳｉ２）等により形成される。
【0057】
＜半導体装置の製造方法＞
次に、図２から図１１を参照して図１に示す半導体装置１の製造方法が説明される。以下に説明する製造方法を適宜修正することにより、トランジスタ４に代えて又は加えてＮ型の埋め込みチャネル型トランジスタを備える半導体装置１が製造されてもよい。
次に、図２から図１１を参照して図１に示す半導体装置１の製造方法が説明される。以下に説明する製造方法を適宜修正することにより、トランジスタ４に代えて又は加えてＮ型の埋め込みチャネル型トランジスタを備える半導体装置１が製造されてもよい。
【0058】
まず、半導体基板２が準備される。次に、図２に示すように、半導体基板２の表層部に素子分離層３が形成される。素子分離層３が形成されることにより、半導体基板２に形成される半導体素子が区画される。素子分離層３は、例えば、ＳＴＩ（Shallow Trench Isolation）又はＬＯＣＯＳ（Local Oxidation of Silicon）等によって形成される。その後、半導体基板２の上にスルー膜２０が形成される。スルー膜２０は、例えば、酸化シリコン（ＳｉＯ２）膜である。スルー膜２０の厚さは、例えば、５～４０ｎｍである。
【0059】
次に、図３に示すように、スルー膜２０を介して半導体基板２の表層部にｎ型の不純物イオンであるリンイオン（Ｐ＋）が選択的に注入される。リンイオン（Ｐ＋）の注入は、例えば、１２０～１６０ｋｅＶの加速電圧、且つ３×１０１２～１×１０１３ｃｍ－２のドーズ量の条件で行われる。リンイオン（Ｐ＋）が注入されることにより、ウェル領域５Ａが形成される。
【0060】
次に、図４に示すように、カウンターイオン注入が行われる。本実施形態では、ｐ型の不純物イオンであるインジウムイオン（Ｉｎ＋）がスルー膜２０を介してウェル領域５Ａに選択的に注入される。カウンターイオン注入では、図１に示すウェル領域５におけるゲート絶縁膜１５側のインジウム濃度がウェル領域５のリン濃度よりも低くなるように、インジウムイオン（Ｉｎ＋）がウェル領域５Ａに注入される。また、インジウムイオン（Ｉｎ＋）をウェル領域５Ａに注入すると、ウェル領域５Ａにおけるインジウムの濃度分布は、レトログレード分布となる。レトログレード分布は、一方向に沿って位置が変わるに従って濃度が変化する濃度分布である。より詳細には、レトログレード分布は、一方向に沿って位置が変わるに従って濃度が増加した後、当該一方向に沿って位置が変わるに従って濃度が減少する濃度分布である。つまり、レトログレード分布は、山なりの濃度分布である。このようなカウンターイオン注入により、埋め込み領域６Ａが形成される。埋め込み領域６Ａは、後に第２領域８となる第２領域８Ａと、後に第１領域７となる第１領域７Ａとを含む。
【0061】
ここで、カウンターイオン注入において、インジウムイオン（Ｉｎ＋）のドーズ量が高くなると、インジウムの不活性化によってトランジスタのドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）にキンクが現れることが知られている（I. C. Kizilyalli et al, IEEE Electron Device Letters, vol. 17 (1996), p. 46）。そこで、本実施形態に係るカウンターイオン注入では、インジウムイオン（Ｉｎ＋）は、例えば、８０～１２０ｋｅＶの加速電圧、１×１０１２～６×１０１２ｃｍ－２のドーズ量で注入される。このような構成により、トランジスタ４のドレイン電流－ゲート電圧特性にキンクが現れることを抑制することができる。
【0062】
カウンターイオン注入が行われた後、活性化アニールが行われる。活性化アニールが行われることにより、ウェル領域５Ａ、第２領域８Ａ及び第１領域７Ａにおける不純物イオンが活性化される。不純物イオンが活性化されることにより、図５に示すようなｎ型のウェル領域５、ｐ型の第１領域７及びｎ型の第２領域８が形成される。
【0063】
次に、スルー膜２０が除去された後、図５に示すように、絶縁膜１５Ａ及びポリシリコン膜１６Ａが形成される。絶縁膜１５Ａは、例えば、熱酸化又はプラズマ酸化によって形成された酸化シリコン（ＳｉＯ２）である。絶縁膜１５Ａの厚さは、例えば、４～２０ｎｍである。ポリシリコン膜１６Ａは、例えば、ポリシリコン薄膜を成膜することにより形成される。ポリシリコン膜１６Ａの厚さは、例えば、１００～４００ｎｍである。絶縁膜１５Ａ及びポリシリコン膜１６Ａが形成されると、高温ランプアニールが行われる。高温ランプアニールは、例えば、ＲＴＡ（Rapid Thermal Anneal）法によって行われる。高温ランプアニールは、９６５℃以上１１２５℃以下の温度、且つ１５秒以上６０秒以下の時間の条件で行われる。高温ランプアニールが行われることにより、図１４を参照して後述するように、トランジスタ４の界面準位密度を低減させることができる。界面準位密度が低減することにより、トランジスタ４において１／ｆノイズを低減させることができる。
【0064】
次に、ポリシリコン膜１６Ａにリンイオン（Ｐ＋）又はヒ素イオン（Ａｓ＋）が注入されることにより、図６に示すように、電極層１６Ｂが形成される。電極層１６Ｂは、ｎ＋ポリシリコン膜である。トランジスタ４の閾値電圧を低くしたい場合、ホウ素イオン（Ｂ+）をポリシリコン膜１６Ａに注入することにより、ｐ＋ポリシリコン膜となる電極層１６Ｂが形成されてもよい。
【0065】
次に、電極層１６Ｂの表面にハードマスク２１が成膜された後、図７に示すように、ハードマスク２１及び電極層１６Ｂがエッチングされる。ハードマスク２１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって形成される。ハードマスク２１の厚さは、例えば、５０ｎｍである。
【0066】
次に、再酸化が行われ、図８に示すように、ゲート電極１６及び絶縁膜１５Ｂが形成される。再酸化は、例えば、８００～９００℃の温度の条件で行われる。再酸化によって、図７に示す電極層１６Ｂに注入された不純物が電極層１６Ｂと絶縁膜１５Ａとの間の界面まで拡散される。このような拡散によって、図８に示すゲート電極１６が形成される。また、再酸化によって、ゲート電極１６の側面には、酸化膜２２が形成される。
【0067】
次に、エクステンションイオン注入が行われ、図９に示すように、注入領域１１Ａ，１２Ａが形成される。エクステンションイオン注入では、ホウ素イオン（Ｂ＋）又は二フッ化ホウ素イオン（ＢＦ２
＋）が選択的に注入される。エクステンションイオン注入は、例えば、３～１５ｋｅＶの加速電圧、且つ１×１０１３～１×１０１５ｃｍ－２のドーズ量の条件で行われる。図１に示すエクステンション領域１１，１２のそれぞれの端部がゲート電極１６の端部の内側に位置するように、エクステンションイオンの注入時のチルト角が調整される。
【0068】
エクステンションイオン注入が行われた後、活性化アニールが行われる。活性化アニールが行われることにより、注入領域１１Ａ，１２Ａにおける不純物イオンが活性化される。不純物イオンが活性化されることにより、図１０に示すようなエクステンション領域１１，１２が形成される。
【0069】
次に、図１０に示すように、サイドウォール１７が形成される。サイドウォール１７は、例えば、ＣＶＤ法によって絶縁膜を形成して異方性エッチングを行うことにより、形成される。この絶縁膜は、例えば、酸化シリコン又は窒化シリコンである。サイドウォール１７は、ゲート電極１６に整合して形成される。このとき、図９に示すハードマスク２１がエッチングされる。また、絶縁膜１５Ｂがエッチングされ、図１０に示すようなゲート絶縁膜１５が形成される。
【0070】
次に、図１１に示すように、ゲート絶縁膜１５、ゲート電極１６及びサイドウォール１７を含む半導体基板２の表層部上の全面に、スルー膜２３が形成される。スルー膜２３は、例えば、酸化シリコン（ＳｉＯ２）である。スルー膜２３は、例えば、ＣＶＤ法によって形成される。スルー膜２３の厚さは、例えば、１０ｎｍである。スルー膜２３が形成されると、ゲート電極１６及びサイドウォール１７がマスクされ、半導体基板２の表層部にコンタクト不純物イオンが選択的に注入される。コンタクト不純物イオンは、例えば、ホウ素イオン（Ｂ＋）又は二フッ化ホウ素イオン（ＢＦ２
＋）である。コンタクト不純物イオンの注入は、例えば、１０～４０ｋｅＶの加速電圧、且つ１×１０１５～５×１０１５ｃｍ－２のドーズ量の条件で行われる。コンタクト不純物イオンが注入されることにより、図１１に示すように、注入領域１３Ａ，１４Ａが形成される。
【0071】
注入領域１３Ａ，１４Ａが形成された後、活性化アニールが行われる。活性化アニールが行われることにより、図１に示すコンタクト領域１３，１４が形成される。その後、図１に示すシリサイド層１８が形成される。シリサイド層１８の形成では、まず、図１１に示すスルー膜２３をウェットエッチング等によって除去することにより、コンタクト領域１３，１４及びゲート電極１６の表面を露出させる。次に、露出したコンタクト領域１３，１４及びゲート電極１６の表面に金属膜が生成された後、アニール処理が行われてシリサイド層１８が形成される。その後、未反応の金属膜は、薬液処理によって選択的に除去される。その後、配線層を形成する後工程が行われ、図１に示すような半導体装置１が形成される。
【0072】
＜結果１＞
図１２は、不純物分布のシミュレーション結果を示す図である。図１２において、横軸は、半導体基板における深さ（Depth ［ｎｍ］）を示す。横軸における０［ｎｍ］は、ゲート酸化膜と半導体基板との間の界面に対応する。縦軸は、不純物濃度（Impurity concentration ［ｃｍ－３］）を示す。
図１２は、不純物分布のシミュレーション結果を示す図である。図１２において、横軸は、半導体基板における深さ（Depth ［ｎｍ］）を示す。横軸における０［ｎｍ］は、ゲート酸化膜と半導体基板との間の界面に対応する。縦軸は、不純物濃度（Impurity concentration ［ｃｍ－３］）を示す。
【0073】
一点鎖線は、図３を参照して上述した条件でリンイオン（Ｐ＋）を注入した場合の半導体基板におけるリン濃度を示す。
【0074】
実線は、実施例を示す。つまり、実線は、図４を参照して上述した条件でインジウムイオン（Ｉｎ＋）をカウンターイオン注入した場合の半導体基板におけるインジウム濃度を示す。インジウムイオン（Ｉｎ＋）を注入する加速電圧の条件は、１００ｋｅＶとした。
【0075】
破線は、比較例として、二フッ化ホウ素イオン（ＢＦ２
＋）をカウンターイオン注入した場合の半導体基板におけるボロンの濃度を示す。二フッ化ホウ素イオン（ＢＦ２
＋）を注入する加速電圧の条件は、６０ｋｅＶとした。
【0076】
破線から分かるように、ボロン濃度は、ゲート酸化膜と半導体基板との間の界面付近で最大となる。また、ボロン濃度は、半導体基板における深さが深くなるに連れて減少する。
【0077】
破線と一点鎖線との比較から、半導体基板における深さが０～７０ｎｍとなる範囲では、ボロン濃度がリン濃度よりも高くなる。また、半導体基板における深さが７０ｎｍよりも深くなる範囲では、ボロン濃度は、リン濃度を下回る。つまり、二フッ化ホウ素イオン（ＢＦ２
＋）をカウンターイオン注入した場合、半導体基板における深さが０～７０ｎｍとなる範囲は、ｐ型となる。また、半導体基板における深さが７０ｎｍよりも深くなる範囲は、ｎ型となる。
【0078】
実線から分かるように、インジウム濃度は、半導体基板における深さが０～６０ｎｍとなる範囲では、半導体基板における深さが深くなるに連れて増加する。また、インジウム濃度は、半導体基板における深さが６０ｎｍとなる位置で最大となる。また、インジウム濃度は、半導体基板における深さが６０ｎｍよりも深くなる範囲では、半導体基板における深さが深くなるにつれて減少する。
【0079】
実線と一点鎖線との比較から、半導体基板における深さが０～１０ｎｍとなる範囲では、インジウム濃度がリン濃度よりも低くなる。また、半導体基板における深さが１０～９０ｎｍとなる範囲では、インジウム濃度がリン濃度よりも高くなる。また、半導体基板における深さが９０ｎｍよりも深くなる範囲では、インジウム濃度がリン濃度よりも低くなる。つまり、インジウムイオン（Ｉｎ＋）をカウンターイオン注入した場合、半導体基板における深さが０～１０ｎｍとなる範囲は、ｎ型になる。また、半導体基板における深さが１０～９０ｎｍとなる範囲は、ｐ型になる。また、半導体基板における深さが９０ｎｍよりも深くなる範囲は、ｎ型になる。このような構成により、インジウムイオン（Ｉｎ＋）を用いたカウンターイオン注入によって、図１に示すような、ｐ型の第１領域７及びｎ型の第２領域８を同時に形成することができる。
【0080】
ｐ型の第１領域７である、半導体基板における深さが１０～９０ｎｍとなる範囲では、インジウム濃度の最大値が、第２領域８及びウェル領域５に含まれるインジウム濃度よりも高くなっている。ｎ型のウェル領域５である、半導体基板における深さが９０ｎｍよりも深くなる範囲では、リン濃度の最大値が、第１領域７及び第２領域８に含まれるリン濃度よりも高くなっている。
【0081】
＜結果２＞
図１３は、トランジスタのドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の実測結果を示す図である。実測に用いたトランジスタのゲート幅（Ｗｇ）は、１０μｍであり、当該トランジスタのゲート長（Ｌｇ）は、０．４μｍであった。また、実測では、ドレイン電圧（Ｖｄ）は、－１．５Ｖとした。
図１３は、トランジスタのドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）の実測結果を示す図である。実測に用いたトランジスタのゲート幅（Ｗｇ）は、１０μｍであり、当該トランジスタのゲート長（Ｌｇ）は、０．４μｍであった。また、実測では、ドレイン電圧（Ｖｄ）は、－１．５Ｖとした。
【0082】
図１３において、横軸は、ゲート電圧（－Ｖｇ）［Ｖ］）を示す。縦軸は、ドレイン電流（－Ｉｄ）［Ａ／μｍ］）を示す。
【0083】
実線は、実施例を示す。つまり、実線は、インジウムイオン（Ｉｎ＋）をカウンターイオン注入して形成されたトランジスタ４のドレイン電流－ゲート電圧特性を示す。
【0084】
破線は、比較例として、二フッ化ホウ素イオン（ＢＦ２
＋）をカウンターイオン注入して形成されたトランジスタのドレイン電流－ゲート電圧特性を示す。
【0085】
実施例のトランジスタ４の方が、比較例のトランジスタよりも、サブスレッショルド特性が若干悪化した。しかしながら、実施例及び比較例は、ほぼ同じＩｄ－Ｖｇ特性を示した。また、インジウムイオン（Ｉｎ＋）のドース量を６×１０１２ｃｍ－２以下にしたことにより、実施例のトランジスタ４では、実線から分かるようにＩｄ－Ｖｇ特性にキンクが現れることを抑制することができた。
【0086】
＜結果３＞
図１４は、ゲート絶縁膜と半導体基板との間の界面準位密度（ＮＳＳ）の実測結果を示す図である。
図１４は、ゲート絶縁膜と半導体基板との間の界面準位密度（ＮＳＳ）の実測結果を示す図である。
【0087】
比較例１は、二フッ化ホウ素イオン（ＢＦ２
＋）をカウンターイオン注入し、ＲＴＡ法による高温ランプアニールを行わなかった場合である。
【0088】
比較例２は、二フッ化ホウ素イオン（ＢＦ２
＋）をカウンターイオン注入し、ＲＴＡ法による高温ランプアニールを行った場合である。
【0089】
実施例は、インジウムイオン（Ｉｎ＋）をカウンターイオン注入し、ＲＴＡ法による高温ランプアニールを行った場合である。
【0090】
比較例１では、界面準位密度は、６．５×１０９ｃｍ－２であった。比較例２及び実施例では、界面準位密度は、２．１×１０９ｃｍ－２であった。この結果から、図５に示すようなゲート電極となるポリシリコン膜１６Ａを形成した後に高温ランプアニールを行うことにより、界面準位密度を６．５×１０９ｃｍ－２から２．１×１０９ｃｍ－２まで低減可能であることが分かる。また、比較例２及び実施例から、界面準位密度は、カウンターイオン注入の不純物の種類すなわち二フッ化ホウ素イオン（ＢＦ２
＋）又はインジウムイオン（Ｉｎ＋）に依存しないことが分かる。
【0091】
＜結果４＞
図１５は、価電子帯のシミュレーション結果を示す図である。横軸は、半導体基板における深さ（Depth ［ｎｍ］）を示す。横軸における０［ｎｍ］は、ゲート酸化膜と半導体基板との間の界面に対応する。縦軸は、価電子帯のエネルギー（Valence band energy ［ｅＶ］）を示す。
図１５は、価電子帯のシミュレーション結果を示す図である。横軸は、半導体基板における深さ（Depth ［ｎｍ］）を示す。横軸における０［ｎｍ］は、ゲート酸化膜と半導体基板との間の界面に対応する。縦軸は、価電子帯のエネルギー（Valence band energy ［ｅＶ］）を示す。
【0092】
このシミュレーションでは、実施例及び比較例の両方において、トランジスタのゲート幅（Ｗｇ）を１０μｍとし、当該トランジスタのゲート長（Ｌｇ）を０．４μｍとした。また、トランジスタのドレイン電圧（Ｖｄ）を－１．５Ｖとし、トランジスタのドレイン電流（Ｉｄ）を－１μＡとした。図１５には、トランジスタのソース領域とドレイン領域との間に形成されるチャネルの中央の価電子帯のエネルギーを示す。
【0093】
実線は、実施例を示す。つまり、実線は、インジウムイオン（Ｉｎ＋）をカウンターイオン注入して形成されたトランジスタ４のチャネルの価電子帯のエネルギーを示す。実施例では、第１領域７のウェル領域５への半導体基板２の表面からの埋め込み深さは、５０ｎｍ以上であった。
【0094】
破線は、比較例として、二フッ化ホウ素イオン（ＢＦ２
＋）をカウンターイオン注入して形成されたトランジスタのチャネルの価電子帯のエネルギーを示す。比較例では、二フッ化ホウ素イオン（ＢＦ２
＋）をカウンターイオン注入することにより、ｐ型の埋め込み領域が形成される。つまり、比較例に係るトランジスタでは、図１に示す埋め込み領域６の全てが、ｐ型となる。比較例では、このｐ型の埋め込み領域のｎ型のウェル領域への半導体基板の表面からの埋め込み深さは、５０ｎｍ以上であった。
【0095】
破線から分かるように、比較例では、価電子帯のエネルギーのピークは、半導体基板における深さが０μｍとなる付近すなわち界面付近であった。この結果から、比較例では、ドレイン電流が－１μＡ程度になると、チャネルがゲート絶縁膜とｐ型の埋め込み領域との間の界面を流れてしまうことが分かる。つまり、比較例に係るトランジスタは、埋め込みチャネル型トランジスタであるにも関わらず、ドレイン電流が－１μＡ程度になると、表面チャネル型トランジスタのような挙動を示してしまう。このように比較例に係るトランジスタでは、ドレイン電流が－１μＡ程度になると、チャネルがゲート絶縁膜とｐ型の埋め込み領域との間の界面を流れてしまうため、１／ｆノイズが大きくなってしまう。
【0096】
実線から分かるように、実施例では、価電子帯のエネルギーのピークは、半導体基板２における深さが０．０３μｍとなる付近であった。つまり、実施例では、ドレイン電流が－１μＡ程度になっても、半導体基板２における深さが０．０３μｍとなる付近にチャネルが形成されることが分かる。つまり、実施例に係るトランジスタ４では、比較例とは異なり、ドレイン電流が－１μＡ程度になっても、チャネルが半導体基板に埋め込まれる。このように実施例に係るトランジスタ４では、ドレイン電流が－１μＡ程度になっても、チャネルが半導体基板２に埋め込まれるため、１／ｆノイズを低減することができる。
【0097】
このように実施例では、比較例よりも、チャネルが埋め込み領域６に埋め込まれる度合いが大きくなる。その理由は、実施例に係る埋め込み領域６が、埋め込み領域の全ての部分がｐ型となる比較例とは異なり、ｐ型の第１領域７及びｎ型の第２領域８を含むためである。つまり、ｐ型の第１領域７の上にｎ型の第２領域８が位置することにより、実施例では、埋め込み領域６における価電子のエネルギー準位が変化する。実施例では、価電子のエネルギー準位が変化することにより、価電子帯のエネルギーのピーク位置とゲート絶縁膜１５と埋め込み領域６との間の界面との間のエネルギー障壁が比較例よりも大きくなる。実施例では、ゲート絶縁膜１５と埋め込み領域６との間の界面との間のエネルギー障壁が大きくなることにより、比較例よりも、チャネルが埋め込み領域６に埋め込まれる度合いが大きくなる。
【0098】
＜結果５＞
図１６は、１／ｆノイズの実測結果を示す図である。横軸は、ドレイン電流（－Ｉｄ［Ａ］）である。縦軸は、規格化ドレイン電流換算ノイズを示す。規格化ドレイン電流換算ノイズは、ドレイン電流換算ノイズ（Ｓｉｄ）をドレイン電流の二乗（Ｉｄ ２）で除算したものである。ｆの周波数は、１００Ｈｚとした。
図１６は、１／ｆノイズの実測結果を示す図である。横軸は、ドレイン電流（－Ｉｄ［Ａ］）である。縦軸は、規格化ドレイン電流換算ノイズを示す。規格化ドレイン電流換算ノイズは、ドレイン電流換算ノイズ（Ｓｉｄ）をドレイン電流の二乗（Ｉｄ ２）で除算したものである。ｆの周波数は、１００Ｈｚとした。
【0099】
四角のプロットは、実施例を示す。つまり、実施例は、インジウムイオン（Ｉｎ＋）をカウンターイオン注入して形成されたトランジスタ４である。
丸のプロットは、比較例を示す。比較例は、結果４と同じく、二フッ化ホウ素イオン（ＢＦ２ ＋）をカウンターイオン注入して形成されたトランジスタである。
丸のプロットは、比較例を示す。比較例は、結果４と同じく、二フッ化ホウ素イオン（ＢＦ２ ＋）をカウンターイオン注入して形成されたトランジスタである。
【0100】
実施例では、比較例よりも、全体として１／ｆノイズが低減された。特に、１／ｆノイズの実施例と比較例との間の差は、ドレイン電流（－Ｉｄ［Ａ］）が１μＡ程度になった時点で大きくなった。これは、図１５を参照して上述したように、比較例に係るトランジスタは、ドレイン電流が－１μＡ程度になると、表面チャネル型トランジスタのような挙動を示すためである。
【0101】
以上のように第１実施形態に係るトランジスタ４では、第１領域７のウェル領域５への半導体基板２の表面からの埋め込み深さは、５０ｎｍ以上である。このような構成により、第１領域７のウェル領域５への埋め込み深さが５０ｎｍ未満である場合よりも、埋め込み領域６に形成されるチャネルがゲート絶縁膜１５と埋め込み領域６との間の界面から受ける影響を小さくすることができる。チャネルが界面から受ける影響を小さくすることにより、トランジスタ４では、１／ｆノイズを低減することができる。
【0102】
ここで、上述したように、従来のトランジスタでは、チャネルが形成される領域を半導体基板に深く埋め込むと、短チャネル効果が増加していた。そのため、上述した特許文献１に記載の埋め込みチャネル型トランジスタでは、チャネルが形成される領域の深さを０．０５μｍ以下にしていた。
【0103】
これに対し、第１実施形態に係るトランジスタ４は、ｐ型の第１領域７及びｎ型の第２領域８を含む埋め込み領域６を備える。このように埋め込み領域６にｎ型の第２領域８が含まれることにより、トランジスタ４では、埋め込み領域６とゲート絶縁膜１５との間の界面付近のｐ型の不純物濃度が、埋め込み領域にｎ型の領域が含まれない従来のトランジスタよりも、少なくなる。このようにトランジスタ４では、埋め込み領域６とゲート絶縁膜１５との間の界面付近のｐ型の不純物濃度が少なくなることにより、従来のトランジスタとは異なり、トランジスタの閾値電圧が低下してしまうことを抑制することができる。その結果、トランジスタ４は、オフリーク電流が増加してしまうことを抑制することができる。したがって、第１実施形態に係るトランジスタ４では、第１領域７のウェル領域５への埋め込み深さが５０ｎｍ以上であっても、短チャネル効果の増加を抑制することができる。
【0104】
さらに、第１実施形態に係るトランジスタ４では、埋め込み領域６がｐ型の第１領域７及びｎ型の第２領域８を含むことにより、図１５を参照して上述したように、チャネルが埋め込み領域６に埋め込まれる度合いを大きくすることができる。トランジスタ４では、チャネルが埋め込み領域６に埋め込まれる度合いが大きくなるため、図１５を参照した上述したように、ドレイン電流が－１μＡ程度になっても、１／ｆノイズを低減することができる。
【0105】
よって、第１実施形態によれば、１／ｆノイズを低減しつつ、短チャネル効果の増加が抑制された半導体装置１及び半導体装置１の製造方法を提供することができる。
【0106】
（第２実施形態）
図１７に示すように、本開示の第２実施形態に係る半導体装置１０１は、半導体基板２と、素子分離層３と、トランジスタ１０４とを備える。
図１７に示すように、本開示の第２実施形態に係る半導体装置１０１は、半導体基板２と、素子分離層３と、トランジスタ１０４とを備える。
【0107】
トランジスタ１０４は、半導体基板２の表層部に位置する。トランジスタ１０４は、ＭＯＳＦＥＴである。また、トランジスタ１０４は、Ｐ型の埋め込みチャネル型トランジスタである。ただし、トランジスタ１０４は、Ｎ型の埋め込みチャネル型トランジスタであってもよい。
【0108】
本実施形態では、第１導電型は、ｎ型である。また、第２導電型は、ｐ型である。ただし、トランジスタ１０４がＮ型の埋め込みチャネル型トランジスタである場合、第１導電型がｐ型であり、第２導電型がｎ型であってよい。
【0109】
トランジスタ１０４は、ウェル領域５と、ソース領域９と、ドレイン領域１０と、ゲート絶縁膜１５と、ゲート電極１６と、サイドウォール１７と、シリサイド層１８とを備える。トランジスタ１０４は、第１領域１０７と、第２領域１０８とをさらに備える。
【0110】
第１領域１０７は、ｐ型である。第１領域１０７は、ｐ型の不純物を含む。第１領域１０７は、例えば、ボロンを含む。第１領域１０７は、ソース領域９とドレイン領域１０との間に位置する。第１領域１０７は、ウェル領域５に埋め込まれる。第１領域１０７のウェル領域５への半導体基板２の表面からの埋め込み深さは、５０ｎｍ以上である。第１領域１０７は、後述するように、ウェル領域５にｐ型の不純物イオンをカウンターイオン注入することにより、形成される。このｐ型の不純物イオンは、例えば、二フッ化ホウ素イオン（ＢＦ２
＋）である。
【0111】
第２領域１０８は、ｎ型である。第２領域１０８は、ｎ型の不純物を含む。第２領域１０８は、例えば、リンを含む。第２領域１０８の厚さは、例えば、１０～５０ｎｍである。
【0112】
第２領域１０８は、第１領域１０７とゲート絶縁膜１５との間に位置する。第２領域１０８は、半導体基板２の上に位置する。第２領域１０８は、例えば、シリコン薄膜である。
【0113】
＜半導体装置の製造方法＞
次に、図１８から図２０を参照して図１７に示す半導体装置１０１の製造方法が説明される。以下に説明する製造方法を適宜修正することにより、トランジスタ１０４に代えて又は加えてＮ型の埋め込みチャネル型トランジスタを備える半導体装置１０１が製造されてもよい。
次に、図１８から図２０を参照して図１７に示す半導体装置１０１の製造方法が説明される。以下に説明する製造方法を適宜修正することにより、トランジスタ１０４に代えて又は加えてＮ型の埋め込みチャネル型トランジスタを備える半導体装置１０１が製造されてもよい。
【0114】
まず、半導体基板２が準備される。図２を参照した上述したように、半導体基板２の表層部に素子分離層３が形成される。その後、第１実施形態と同じ又は類似に、半導体基板２の上にスルー膜２０が形成される。次に、図３を参照して上述したように、スルー膜２０を介して半導体基板２の表層部にｎ型の不純物であるリンイオン（Ｐ＋）が選択的に注入される。
【0115】
次に、図１８に示すように、カウンターイオン注入が行われる。本実施形態では、ｐ型の不純物イオンである二フッ化ホウ素イオン（ＢＦ２
＋）がスルー膜２０を介してウェル領域５Ａに選択的に注入される。二フッ化ホウ素イオン（ＢＦ２
＋）を用いることにより、トランジスタ１０４では、ドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）にキンクが現れるという問題が解決される。また、二フッ化ホウ素イオン（ＢＦ２
＋）を用いることにより、トランジスタ１０４の閾値電圧を低くすることができる。二フッ化ホウ素イオン（ＢＦ２
＋）の注入は、例えば、４０～１００ｋｅＶの加速電圧、且つ３×１０１２～１×１０１３ｃｍ－２のドーズ量の条件で行われる。このようなカウンターイオン注入により、後に第１領域１０７となる第１領域１０７Ａが形成される。
【0116】
カウンターイオン注入が行われた後、活性化アニールが行われる。半導体基板２におけるボロンの拡散を抑制するために、活性化アニールの条件は、９３０～１０００℃の温度、且つ１２０秒以下の時間であってよい。活性化アニールが行われることにより、ウェル領域５Ａ及び第１領域１０７Ａにおける不純物イオンが活性化される。不純物イオンが活性化されることにより、図１９に示すようなｎ型のウェル領域５及びｐ型の第１領域１０７が形成される。
【0117】
次に、スルー膜２０が除去された後、図１９に示すように、第１領域１０７の表面上にノンドープのシリコン薄膜１０８Ａが形成される。シリコン薄膜１０８Ａは、エピタキシャル成長によって形成されてよい。シリコン薄膜１０８Ａの厚さは、例えば、１０～５０ｎｍである。
【0118】
次に、図２０に示すように、スルー膜２４が形成される。スルー膜２４は、例えば、酸化シリコン（ＳｉＯ２）膜である。スルー膜２４の厚さは、例えば、２０ｎｍ以下である。その後、スルー膜２４を介してシリコン薄膜１０８Ａに、リンイオン（Ｐ＋）又はヒ素イオン（Ａｓ＋）がイオン注入される。シリコン薄膜１０８Ａにリンイオン（Ｐ＋）又はヒ素イオン（Ａｓ＋）がイオン注入されることにより、シリコン薄膜１０８Ｂが形成される。リンイオン（Ｐ＋）又はヒ素イオン（Ａｓ＋）のイオン注入は、例えば、５～７ｋｅＶの加速電圧、且つ３×１０１１～３×１０１２ｃｍ－２の範囲のドーズ量の条件で行われる。
【0119】
ここで、図１９に示すようなノンドープのシリコン薄膜１０８Ａの代わりに、ｎ型の不純物がドープされたシリコン薄膜が第１第１領域１０７の表面上に形成されてもよい。ｎ型の不純物がドープされたシリコン薄膜は、エピタキシャル成長によって形成されてよい。
【0120】
次に、活性化アニールが行われる。活性化アニールが行われることにより、シリコン薄膜１０８Ｂの不純物イオンが活性化される。シリコン薄膜１０８Ｂの不純物イオンが活性化されることにより、図１７に示すような第２領域１０８が形成される。
【0121】
その後、図５から図１１を参照して上述した処理が行われることにより、ソース領域９、ドレイン領域１０、ゲート絶縁膜１５、ゲート電極１６、サイドウォール１７及びシリサイド層１８が形成される。ただし、エクステンション領域１１，１２は、エクステンションイオン注入の条件に応じて、第２領域１０８に形成されてもよいし、半導体基板２に形成されてもよい。また、絶縁膜１５Ａ及びポリシリコン膜１６Ａが形成された後に行われる高温ランプアニールの条件は、９６５℃以上１０５０℃以下の温度、且つ１５秒以上３０秒以下の時間である。この高温ランプアニールは、ＲＴＡ法によって行われる。
【0122】
＜結果１＞
図２１は、比較例に係る不純物分布のシミュレーション結果を示す図である。比較例に係るトランジスタは、第２領域１０８を含まない。図２１において、横軸は、半導体基板における深さ（Depth ［μｍ］）を示す。横軸における０［μｍ］は、ゲート酸化膜と半導体基板との間の界面に対応する。縦軸は、不純物濃度（Impurity concentration ［ｃｍ－３］）を示す。
図２１は、比較例に係る不純物分布のシミュレーション結果を示す図である。比較例に係るトランジスタは、第２領域１０８を含まない。図２１において、横軸は、半導体基板における深さ（Depth ［μｍ］）を示す。横軸における０［μｍ］は、ゲート酸化膜と半導体基板との間の界面に対応する。縦軸は、不純物濃度（Impurity concentration ［ｃｍ－３］）を示す。
【0123】
図２２は、実施例に係る不純物分布のシミュレーション結果を示す図である。つまり、第２領域１０８を含むトランジスタ１０４における不純物分布のシミュレーション結果である。図２２において、横軸は、第２領域１０８又は半導体基板２における深さ（Depth ［μｍ］）を示す。横軸における０［μｍ］は、ゲート酸化膜と第２領域１０８との間の界面に対応する。縦軸は、不純物濃度（Impurity concentration ［ｃｍ－３］）を示す。
【0124】
【0125】
図２１に示すように、比較例では、半導体基板における深さが０～０．０９μｍとなる範囲では、アクセプタ濃度の方が、ドナー濃度よりも高い。つまり、半導体基板における深さが０～０．０９μｍとなる範囲は、ｐ型となる。また、半導体基板における深さが０．０９μｍよりも深くなる範囲では、ドナー濃度の方がアクセプタ濃度よりも高い。つまり、半導体基板における深さが０．０９μｍよりも深くなる範囲は、ｎ型となる。
【0126】
図２２に示す実施例では、深さが０～０．０２μｍとなる範囲は、第２領域１０８における深さに対応する。そのため、深さが０～０．０２μｍとなる範囲では、アクセプタ濃度が０になる。つまり、深さが０～０．０２μｍとなる範囲は、ｎ型となる。また、深さが０．０２μｍよりも深くなる範囲は、半導体基板２における深さに対応する。深さが０．０２～０．１２μｍとなる範囲では、アクセプタ濃度の方がドナー濃度よりも高くなる。つまり、深さが０．０２～０．１２μｍとなる範囲は、ｐ型となり、第１領域１０７に対応する。また、深さが０．１２μｍよりも深くなる範囲では、ドナー濃度の方がアクセプタ濃度よりも高くなる。つまり、深さが０．１２μｍよりも深くなる範囲は、ｎ型となる。
【0127】
＜結果２＞
図２３は、ドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）のシミュレーション結果を示す図である。シミュレーションに用いたトランジスタのゲート幅（Ｗｇ）は、１０μｍであり、当該トランジスタのゲート長（Ｌｇ）は、０．４μｍであった。また、シミュレーションでは、ドレイン電圧（Ｖｄ）は、－１．５Ｖとした。
図２３は、ドレイン電流－ゲート電圧特性（Ｉｄ－Ｖｇ特性）のシミュレーション結果を示す図である。シミュレーションに用いたトランジスタのゲート幅（Ｗｇ）は、１０μｍであり、当該トランジスタのゲート長（Ｌｇ）は、０．４μｍであった。また、シミュレーションでは、ドレイン電圧（Ｖｄ）は、－１．５Ｖとした。
【0128】
図２３において、横軸は、ゲート電圧（－Ｖｇ）［Ｖ］）を示す。縦軸は、ドレイン電流（－Ｉｄ）［Ａ］）を示す。
【0129】
実線は、実施例を示す。つまり、実線は、第２領域１０８を備えるトランジスタ１０４のドレイン電流－ゲート電圧特性を示す。
【0130】
破線は、比較例として、第２領域を備えないトランジスタのドレイン電流－ゲート電圧特性を示す。
【0131】
実施例では、比較例よりも、サブスレッショルド特性が悪化した。これは、実施例に係るトランジスタ１０４が第２領域１０８を備えることにより、実施例では、比較例よりも、チャネルが半導体基板２に埋め込まれる度合いが大きくなるためである。ただし、実施例及び比較例は、｜Ｖｇ｜≧｜Ｖｔｈ｜の領域（Ｖｇはゲート電圧であり、Ｖｔｈは閾値電圧である）では、ほぼ同じ特性を示した。
【0132】
実施例及び比較例の両方のトランジスタにおいて、Ｉｄ－Ｖｇ特性にキンクが現れなかった。これは、カウンターイオン注入に二フッ化ホウ素イオン（ＢＦ２
＋）を用いたためである。
【0133】
＜結果３＞
図２４は、価電子帯のシミュレーション結果を示す図である。横軸は、半導体基板における深さ（Depth ［μｍ］）を示す。横軸における０［μｍ］は、比較例では半導体基板の表面、実施例では第２領域１０８の表面に対応する。縦軸は、価電子帯のエネルギー（Valence band energy ［ｅＶ］）を示す。
図２４は、価電子帯のシミュレーション結果を示す図である。横軸は、半導体基板における深さ（Depth ［μｍ］）を示す。横軸における０［μｍ］は、比較例では半導体基板の表面、実施例では第２領域１０８の表面に対応する。縦軸は、価電子帯のエネルギー（Valence band energy ［ｅＶ］）を示す。
【0134】
このシミュレーションでは、実施例及び比較例の両方において、トランジスタのゲート幅（Ｗｇ）を１０μｍとし、トランジスタのゲート長（Ｌｇ）を０．４μｍとした。また、トランジスタのドレイン電圧（Ｖｄ）を－１．５Ｖとし、トランジスタのドレイン電流（Ｉｄ）を－１μＡとした。図２４には、トランジスタのソース領域とドレイン領域との間に形成されるチャネルの中央の価電子帯のエネルギーを示す。
【0135】
実線は、実施例を示す。つまり、実線は、第２領域１０８を備えるトランジスタ１０４のチャネルの価電子帯のエネルギーを示す。実施例では、第１領域１０７のウェル領域５への半導体基板２の表面からの埋め込み深さは、５０ｎｍ以上であった。
【0136】
破線は、比較例として、第２領域を備えないトランジスタのチャネルの価電子帯のエネルギーを示す。比較例に係るトランジスタの構成は、第２領域を備えない点を除き、実施例に係るトランジスタの構成と同じである。
【0137】
破線から分かるように、比較例では、価電子帯のエネルギーのピークは、半導体基板における深さが０μｍとなる付近すなわち界面付近であった。この結果から、比較例では、ドレイン電流が－１μＡ程度になると、チャネルがゲート絶縁膜とｐ型の埋め込み領域との間の界面を流れてしまうことが分かる。つまり、比較例に係るトランジスタは、埋め込みチャネル型トランジスタであるにも関わらず、ドレイン電流が－１μＡ程度になると、表面チャネル型トランジスタのような挙動を示してしまう。このように比較例に係るトランジスタでは、ドレイン電流が－１μＡ程度になると、チャネルがゲート絶縁膜とｐ型の埋め込み領域との間の界面を流れてしまうため、１／ｆノイズが大きくなってしまう。
【0138】
実線から分かるように、実施例では、価電子帯のエネルギーのピークは、半導体基板２における深さが０．０５μｍとなる付近であった。つまり、実施例では、ドレイン電流が－１μＡ程度になっても、半導体基板２における深さが０．０５μｍとなる付近にチャネルが形成されることが分かる。つまり、実施例に係るトランジスタ１０４では、比較例とは異なり、ドレイン電流が－１μＡ程度になっても、チャネルが半導体基板２に埋め込まれる。このように実施例に係るトランジスタ１０４では、ドレイン電流が－１μＡ程度になっても、チャネルが半導体基板２に埋め込まれるため、１／ｆノイズを低減することができる。
【0139】
このように実施例では、比較例よりも、チャネルが第１領域１０７に埋め込まれる度合いが大きくなることが分かる。その理由は、図１５を参照した上述したように、ｐ型の第１領域１０７の上にｎ型の第２領域１０８が位置するためである。
【0140】
第２実施形態に係る半導体装置１０１のその他の構成及び効果は、第１実施形態に係る半導体装置１の構成及び効果と同じ又は類似である。
【0141】
本開示の実施形態について、諸図面及び実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形又は修正を行うことが容易であることに注意されたい。従って、これらの変形又は修正は本開示の範囲に含まれることに留意されたい。例えば、各構成部などに含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の構成部などを１つに組み合わせたり、或いは分割したりすることが可能である。
【符号の説明】
【0142】
１，１０１ 半導体装置
２ 半導体基板
３ 素子分離層
４，１０４ トランジスタ
５，５Ａ ウェル領域
６，６Ａ 埋め込み領域
７，７Ａ，１０７，１０７Ａ 第１領域
８，８Ａ，１０８ 第２領域
９ ソース領域
１０ ドレイン領域
１１，１２ エクステンション領域
１３，１４ コンタクト領域
１１Ａ，１２Ａ，１３Ａ，１４Ａ 注入領域
１０８Ａ，１０８Ｂ シリコン薄膜
１５ ゲート絶縁膜
１５Ａ，１５Ｂ 絶縁膜
１６ ゲート電極
１６Ａ ポリシリコン膜
１６Ｂ 電極層
１７ サイドウォール
１８ シリサイド層
２０，２３，２４ スルー膜
２１ ハードマスク
２２ 酸化膜
２ 半導体基板
３ 素子分離層
４，１０４ トランジスタ
５，５Ａ ウェル領域
６，６Ａ 埋め込み領域
７，７Ａ，１０７，１０７Ａ 第１領域
８，８Ａ，１０８ 第２領域
９ ソース領域
１０ ドレイン領域
１１，１２ エクステンション領域
１３，１４ コンタクト領域
１１Ａ，１２Ａ，１３Ａ，１４Ａ 注入領域
１０８Ａ，１０８Ｂ シリコン薄膜
１５ ゲート絶縁膜
１５Ａ，１５Ｂ 絶縁膜
１６ ゲート電極
１６Ａ ポリシリコン膜
１６Ｂ 電極層
１７ サイドウォール
１８ シリサイド層
２０，２３，２４ スルー膜
２１ ハードマスク
２２ 酸化膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】