(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024161744
(43)【公開日】2024-11-20
(54)【発明の名称】光制御デバイスおよびその駆動方法
(51)【国際特許分類】
G02F 1/295 20060101AFI20241113BHJP
【ＦＩ】
G02F1/295
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023076727
(22)【出願日】2023-05-08
(71)【出願人】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】110001807
【氏名又は名称】弁理士法人磯野国際特許商標事務所
(72)【発明者】
【氏名】難波 正和
(72)【発明者】
【氏名】柴崎 純一
(72)【発明者】
【氏名】宮本 裕司
(72)【発明者】
【氏名】三浦 雅人
(72)【発明者】
【氏名】平野 芳邦
【テーマコード（参考）】
2K102
【Ｆターム（参考）】
2K102AA21
2K102BA07
2K102BB04
2K102BC04
2K102BD01
2K102CA20
2K102DA04
2K102DC08
2K102DD01
2K102DD03
2K102EA02
2K102EA12
2K102EA17
2K102EA19
2K102EA21
2K102EB01
2K102EB20
(57)【要約】
【課題】導波路を増加させたときの回路規模の増大を抑制できる光制御デバイスを提供する。
【解決手段】光制御デバイス１は、光を入力する光入力部３と、複数の導波路９を有して当該複数の導波路９を通過する光の位相が制御される位相制御部５と、位相が制御された光を出力する光出力端７と、位相制御部５を駆動させる駆動回路部２と、を備え、駆動回路部２は、位相制御部５の導波路９ごとに設けられた位相制御分割電極２１と、複数の位相制御分割電極２１のそれぞれに平面視において重なるように形成された共通電極２５と、を備え、それぞれの位相制御分割電極２１は、導波路９に沿った一方向に並んで互いに離間して絶縁された複数の制御電極Ｅからなり、平面視において、複数の位相制御分割電極２１全体における複数の制御電極Ｅは、導波路９に沿った一方向を行とし、且つ、複数の導波路９が並ぶ方向を列とするマトリクスに配置されている。
【選択図】図１
【解決手段】光制御デバイス１は、光を入力する光入力部３と、複数の導波路９を有して当該複数の導波路９を通過する光の位相が制御される位相制御部５と、位相が制御された光を出力する光出力端７と、位相制御部５を駆動させる駆動回路部２と、を備え、駆動回路部２は、位相制御部５の導波路９ごとに設けられた位相制御分割電極２１と、複数の位相制御分割電極２１のそれぞれに平面視において重なるように形成された共通電極２５と、を備え、それぞれの位相制御分割電極２１は、導波路９に沿った一方向に並んで互いに離間して絶縁された複数の制御電極Ｅからなり、平面視において、複数の位相制御分割電極２１全体における複数の制御電極Ｅは、導波路９に沿った一方向を行とし、且つ、複数の導波路９が並ぶ方向を列とするマトリクスに配置されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
光を入力する光入力部と、複数の導波路を有して当該複数の導波路を通過する光の位相が制御される位相制御部と、位相が制御された光を出力する光出力端と、前記位相制御部を駆動させる駆動回路部と、を備える光制御デバイスであって、
前記駆動回路部は、
前記位相制御部の導波路ごとに設けられた位相制御分割電極と、
複数の前記位相制御分割電極のそれぞれに平面視において重なるように形成された共通電極と、を備え、
それぞれの前記位相制御分割電極は、導波路に沿った一方向に並んで互いに離間して絶縁された複数の制御電極からなり、
平面視において、複数の前記位相制御分割電極全体における複数の制御電極は、導波路に沿った一方向を行とし、且つ、複数の導波路が並ぶ方向を列とするマトリクスに配置されていることを特徴とする光制御デバイス。
前記駆動回路部は、
前記位相制御部の導波路ごとに設けられた位相制御分割電極と、
複数の前記位相制御分割電極のそれぞれに平面視において重なるように形成された共通電極と、を備え、
それぞれの前記位相制御分割電極は、導波路に沿った一方向に並んで互いに離間して絶縁された複数の制御電極からなり、
平面視において、複数の前記位相制御分割電極全体における複数の制御電極は、導波路に沿った一方向を行とし、且つ、複数の導波路が並ぶ方向を列とするマトリクスに配置されていることを特徴とする光制御デバイス。
【請求項2】
複数の前記位相制御分割電極は導波路に沿った全長がそれぞれ等しく、
平面視において、前記マトリクスの行に配置されたすべての制御電極は、導波路に沿った長さがそれぞれ異なり、且つ、前記マトリクスの列に配置されたすべての制御電極は、導波路に沿った長さがそれぞれ同じであり、前記制御電極の長さが短いものほど前記光出力端の側または前記光入力部の側に配置されていることを特徴とする請求項１に記載の光制御デバイス。
平面視において、前記マトリクスの行に配置されたすべての制御電極は、導波路に沿った長さがそれぞれ異なり、且つ、前記マトリクスの列に配置されたすべての制御電極は、導波路に沿った長さがそれぞれ同じであり、前記制御電極の長さが短いものほど前記光出力端の側または前記光入力部の側に配置されていることを特徴とする請求項１に記載の光制御デバイス。
【請求項3】
前記制御電極の長さが最短のものを単位電極として、前記単位電極以外の制御電極は、前記単位電極の長さを２のべき乗倍した長さを有することを特徴とする請求項２に記載の光制御デバイス。
【請求項4】
前記駆動回路部は、
制御周期ごとに、位相制御をする場合、前記複数の導波路のそれぞれにおいて前記複数の制御電極の少なくとも１つを選択し、選択した制御電極を駆動するＴＴＬレベルの駆動信号をそれぞれ生成する制御回路部と、
前記制御電極ごとに設けられ、入力する前記駆動信号が示す電圧を一時的に保持する一時記憶部と、
前記制御電極ごとに設けられ、前記一時記憶部に保持された電圧に基づいて位相制御電圧を当該制御電極に印加するドライバ回路と、を備えることを特徴とする請求項１から請求項３のいずれか一項に記載の光制御デバイス。
制御周期ごとに、位相制御をする場合、前記複数の導波路のそれぞれにおいて前記複数の制御電極の少なくとも１つを選択し、選択した制御電極を駆動するＴＴＬレベルの駆動信号をそれぞれ生成する制御回路部と、
前記制御電極ごとに設けられ、入力する前記駆動信号が示す電圧を一時的に保持する一時記憶部と、
前記制御電極ごとに設けられ、前記一時記憶部に保持された電圧に基づいて位相制御電圧を当該制御電極に印加するドライバ回路と、を備えることを特徴とする請求項１から請求項３のいずれか一項に記載の光制御デバイス。
【請求項5】
複数の前記一時記憶部は、
前記制御電極ごとに設けられ、前記制御電極を駆動する駆動信号が示す電圧を第１書き込み信号に応じて保持する第１メモリと、
前記制御電極ごとに設けられ、前記第１メモリが保持する電圧を第２書き込み信号に応じて保持する第２メモリと、を備え、
前記ドライバ回路は、前記第２メモリが保持する電圧、または当該電圧をレベルシフトした所定電圧を前記位相制御電圧として当該制御電極に印加し、
前記制御回路部は、
前記駆動信号を生成し、前記マトリクスの列ごとに前記第１メモリへ前記駆動信号をそれぞれ出力する駆動信号発生回路と、
前記マトリクスの行ごとに前記第１メモリへ前記第１書き込み信号を出力することで当該導波路を選択する導波路選択回路と、
すべての前記第２メモリへ前記第２書き込み信号を出力することですべての前記第２メモリがそれぞれ保持する電圧を前記制御周期ごとに書き換えるドライブ信号書き換え回路と、を備えることを特徴とする請求項４に記載の光制御デバイス。
前記制御電極ごとに設けられ、前記制御電極を駆動する駆動信号が示す電圧を第１書き込み信号に応じて保持する第１メモリと、
前記制御電極ごとに設けられ、前記第１メモリが保持する電圧を第２書き込み信号に応じて保持する第２メモリと、を備え、
前記ドライバ回路は、前記第２メモリが保持する電圧、または当該電圧をレベルシフトした所定電圧を前記位相制御電圧として当該制御電極に印加し、
前記制御回路部は、
前記駆動信号を生成し、前記マトリクスの列ごとに前記第１メモリへ前記駆動信号をそれぞれ出力する駆動信号発生回路と、
前記マトリクスの行ごとに前記第１メモリへ前記第１書き込み信号を出力することで当該導波路を選択する導波路選択回路と、
すべての前記第２メモリへ前記第２書き込み信号を出力することですべての前記第２メモリがそれぞれ保持する電圧を前記制御周期ごとに書き換えるドライブ信号書き換え回路と、を備えることを特徴とする請求項４に記載の光制御デバイス。
【請求項6】
複数の前記一時記憶部は、
前記マトリクスの列ごとに設けられ、当該マトリクスの列において各行にそれぞれに対応した複数の制御電極を駆動する複数の駆動信号が示す複数の電圧をクロック信号の立ち上がりごとにそれぞれ保持し、保持される複数の電圧に対応した複数の出力を有するシフトレジスタと、
前記制御電極ごとに設けられ、前記シフトレジスタが保持する複数の電圧のいずれかに対応した出力に接続されて当該複数の電圧のいずれかを書き込み信号に応じて保持するメモリと、を備え、
前記ドライバ回路は、前記メモリが保持する電圧、または当該電圧をレベルシフトした所定電圧を前記位相制御電圧として当該制御電極に印加し、
前記制御回路部は、
前記マトリクスの行ごと且つ列ごとに駆動信号を生成し、生成した駆動信号を複数の前記シフトレジスタへそれぞれ出力する駆動信号発生回路と、
複数の前記シフトレジスタへ共通のクロック信号を出力するクロック発生回路と、
すべての前記メモリへ前記書き込み信号を出力することですべての前記メモリがそれぞれ保持する電圧を前記制御周期ごとに書き換えるドライブ信号書き換え回路と、を備えることを特徴とする請求項４に記載の光制御デバイス。
前記マトリクスの列ごとに設けられ、当該マトリクスの列において各行にそれぞれに対応した複数の制御電極を駆動する複数の駆動信号が示す複数の電圧をクロック信号の立ち上がりごとにそれぞれ保持し、保持される複数の電圧に対応した複数の出力を有するシフトレジスタと、
前記制御電極ごとに設けられ、前記シフトレジスタが保持する複数の電圧のいずれかに対応した出力に接続されて当該複数の電圧のいずれかを書き込み信号に応じて保持するメモリと、を備え、
前記ドライバ回路は、前記メモリが保持する電圧、または当該電圧をレベルシフトした所定電圧を前記位相制御電圧として当該制御電極に印加し、
前記制御回路部は、
前記マトリクスの行ごと且つ列ごとに駆動信号を生成し、生成した駆動信号を複数の前記シフトレジスタへそれぞれ出力する駆動信号発生回路と、
複数の前記シフトレジスタへ共通のクロック信号を出力するクロック発生回路と、
すべての前記メモリへ前記書き込み信号を出力することですべての前記メモリがそれぞれ保持する電圧を前記制御周期ごとに書き換えるドライブ信号書き換え回路と、を備えることを特徴とする請求項４に記載の光制御デバイス。
【請求項7】
請求項１から請求項３のいずれか一項に記載の光制御デバイスを駆動する光制御デバイスの駆動方法であって、
前記光制御デバイスの前記駆動回路部は、制御回路部と、前記制御電極ごとに設けられた一時記憶部およびドライバ回路を有し、
前記光制御デバイスは、制御周期ごとに、
前記制御回路部によって、位相制御をする場合、前記複数の導波路のそれぞれにおいて前記複数の制御電極の少なくとも１つを選択し、選択した制御電極を駆動するＴＴＬレベルの駆動信号をそれぞれ生成する工程と、
前記複数の一時記憶部のそれぞれによって、入力する前記駆動信号が示す電圧を一時的に保持する工程と、
前記複数のドライバ回路のそれぞれによって、前記一時記憶部に保持された電圧に基づいて位相制御電圧を当該制御電極に印加する工程と、を有することを特徴とする光制御デバイスの駆動方法。
前記光制御デバイスの前記駆動回路部は、制御回路部と、前記制御電極ごとに設けられた一時記憶部およびドライバ回路を有し、
前記光制御デバイスは、制御周期ごとに、
前記制御回路部によって、位相制御をする場合、前記複数の導波路のそれぞれにおいて前記複数の制御電極の少なくとも１つを選択し、選択した制御電極を駆動するＴＴＬレベルの駆動信号をそれぞれ生成する工程と、
前記複数の一時記憶部のそれぞれによって、入力する前記駆動信号が示す電圧を一時的に保持する工程と、
前記複数のドライバ回路のそれぞれによって、前記一時記憶部に保持された電圧に基づいて位相制御電圧を当該制御電極に印加する工程と、を有することを特徴とする光制御デバイスの駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光制御デバイスおよびその駆動方法に係り、特に、電気光学材料を用いた位相制御部を備える光制御デバイスおよびその駆動方法に関する。
【背景技術】
【0002】
空間光通信や奥行センサ、レーダー、ＬｉＤＡＲ（Light Detection And Ranging）、立体ディスプレイなどへの応用に向け、光ビームパターンを制御する光制御デバイスの研究開発が進められている。このうち、光の位相制御と多光束干渉を基本原理とする光フェーズドアレイ（Optical Phased Array; 以下、ＯＰＡ）は、機械的な走査なしに光ビームを掃引できるため、小型・軽量な光制御デバイスに応用できるものと期待されている（例えば特許文献１、非特許文献１参照）。
【0003】
ＯＰＡは、光を入力する部分（光入力部）と、光位相の制御部（位相制御部）と、位相が制御された光の出力部（光出力部）と、を備える光路を複数用い、出力光の回折・干渉効果によって光ビームパターンを得るデバイスである。例えば図１２に示す光導波路型ＯＰＡ１０１では、光入力部１０３と、光ビームスプリッタ部１０４と、位相制御部１０５と、光出力部としてのマルチ光導波路部１０６と、を備えている。マルチ光導波路部１０６は、光出力端１０７を備える光導波路１０８を複数併置した構造を適用している。なお、図１２では導波路１０８として光導波路コアのみ図示しており、コア周囲のクラッド層の図示を省略している。
【0004】
位相制御部１０５には、例えば外部電圧の印加等により屈折率が変化する材料が使用される。例えば液晶材料や電気光学材料、あるいは、熱光学材料が位相制御部の材料に利用されることが知られている（例えば特許文献２、特許文献３、非特許文献２参照）。このうち、電気光学（Electro Optics：ＥＯ）材料には、その屈折率ｎが、外部から印加される電界強度Ｅにより、次の式（１）にしたがって変化する性質があり、この現象はＥＯ効果と呼ばれている。ここで、ｒ33はＥＯ効果の大きさを示す物性値であってＥＯ係数と呼ばれている。また、ｎ0は外部電圧印加のない場合の屈折率を示す。
【0005】
ｎ＝ｎ0－0.5・ｎ0
3・ｒ33・Ｅ … （１）
【0006】
例えばＥＯ材料よりも屈折率が低い材料によって、線状のＥＯ材料の周囲を取り囲めば、中心のＥＯ材料を導波路（導波路コア：位相制御器）として機能させることができる。さらにＥＯ材料もしくはそれを取り囲む材料の上面と下面に、それぞれ電極として機能する導電性薄膜を配置した位相制御部を形成すれば、光導波路にかかる電界強度を制御することが可能となる。
【0007】
また、長さがＬである位相制御部に入射した波長λの光は、位相制御部において、外部電圧が印加されない場合、光の位相が、次の式（２）に示す位相φ0だけ変化する。これに対して、位相制御部の電圧を印加するための電極（位相制御電極）に外部電圧が印加される場合、光の位相が、次の式（３）に示す位相φEに変化する。ここで、Ｅは外部電圧によりＥＯ材料に生じる電界強度を示す。ｒ33はＥＯ係数を示し、ｎ0は外部電圧印加のない場合の屈折率を示す。
【0008】
φ0＝2π・ｎ0・Ｌ／λ [rad] … （２）
φE＝2π・（ｎ0-0.5・ｒ33・ｎ0 3・Ｅ）・Ｌ／λ [rad] … （３）
φE＝2π・（ｎ0-0.5・ｒ33・ｎ0 3・Ｅ）・Ｌ／λ [rad] … （３）
【0009】
したがって、外部電圧の大きさによる位相変化量の違いを用いることで、位相制御部による光位相の制御が可能である。たとえば全ての位相制御部への入射光の位相が同一であるとき、隣接する位相制御部の電界強度がΔＥだけ異なるように印加電圧を選ぶことにより、隣接する光出力端における光の位相差を、次の式（４）に示す位相差Δφとすることができる。
【0010】
Δφ＝π・ｒ33・ｎ0
3・ΔＥ・Ｌ／λ [rad] … （４）
【0011】
図１２の光導波路型ＯＰＡ１０１は、複数の光出力端１０７が直線上に配置されており、複数の光出力端１０７から、複数の光出力端１０７が配列される方向（ｘ方向）と基板１１０の面内において直交する方向（ｚ方向）を基準として、角度θだけ傾斜した方向へ光ビームを出射する。この角度θは、所定条件のときに次の式（５）に示す角度θで表すことができる。ここで、所定条件は、光出力端１０７が間隔Ｐで直線状に配置されており、隣接する光出力端１０７間の位相差がΔφである、という条件である。
【0012】
θ = sin-1（Δφ/2π・λ/p） [rad] … （５）
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第５０９３７４０号明細書
【特許文献2】特許第２５７９４２６号公報
【特許文献3】特許第５２８５１２０号公報
【非特許文献】
【0014】
【非特許文献1】Paul F. McManamon, et al., “A Review of Phased Array Steering for Narrow-Band Electrooptical Systems”, Proceedings of the IEEE, 2009, July, Vol.97，No.6，p.1078-1096pp.1078-1096（2009）.
【非特許文献2】Guangzhen Luo et. al., “1024-channel Passive Optical Phased Array with High Angular Resolution”, Asia Communications and Photonics Conference 2021, T3D.5 (2021).
【発明の概要】
【発明が解決しようとする課題】
【0015】
図１２に示す光導波路型ＯＰＡ１０１のようなマルチ光導波路部とＥＯ位相制御器を用いた光フェーズドアレイでは、光出射端１０７から離れた場所での光ビームの広がり角は次の式（６）に従う。
【0016】
Ψ = sin-1 [1.22λ/（(N-1)・d）] … （６）
【0017】
ここで、λは光の波長、Nは導波路の本数、dは導波路ピッチをそれぞれ示す。このため、広がり角（スポット径に比例）の小さな、細い光ビームを作り出すには、導波路ピッチdが一定の条件において、導波路数を増やすことが必要になる。導波路数が増えると、導波路数に対応した位相制御器を駆動するための信号線が多くなり、これらを光フェーズドアレイチップの外部に取り出さなければならない。例えば、1024本の導波路アレイを用いた光フェーズドアレイが報告されている（非特許文献２参照）。なお、非特許文献２に記載された光フェーズドアレイは、熱光学効果材料を用いている。
【0018】
ＥＯ効果を用いた位相制御部を持つ光フェーズドアレイにおいても、光ビームの広がり角を小さくするには、同じく導波路数を増加する必要がある。このような位相制御器としての多数の導波路についての位相シフトを行うには、図１３や図１４に示すようにマトリクス制御が有効になると考えられる。ＥＯ効果を用いた位相制御部は、図示しない複数の導波路（位相制御器）と、導波路ごと（行ごと）に設けられた上部制御電極１２１と、下部電極１２５とを備えており、導波路には上下の電極間の電界が印加される。位相制御部を駆動させる駆動回路部は、位相制御部制御信号発生器１４１や行選択回路１４３を備える。マトリクス制御では、位相制御部制御信号発生器１４１が制御信号（デジタル信号）を生成し、行選択回路１４３が各導波路を選択する制御を行い、制御信号に基づくデータが各位相制御器に書き込まれることで、導波路に電界が印加される。
【0019】
ここでは、ＥＯ効果を用いた位相制御部を持つ光フェーズドアレイなので、個々の光導波路を伝搬する光の位相制御を、前記した式（４）に従って電界強度Ｅで行うことを想定する。また、複数の導波路（位相制御器）の位相を個別に制御するために、個々の導波路の上部制御電極１２１に、振幅を変えた電圧をそれぞれ印加するものとする。このような場合、位相制御部制御信号発生器１４１は、個々の導波路の位相を制御するための振幅を変えた電圧を順次生成する必要があるため、デジタルで振幅信号を作り出す。加えて、駆動回路部の途中に、デジタル振幅信号をアナログの電圧振幅に変換するデジタル－アナログ（DA）変換器が必要となる。
【0020】
図１３に示す駆動回路部においては、位相制御部制御信号発生器１４１が生成したデジタル信号は、DA変換器１７１によってアナログ信号に変換される。このアナログ信号は、行選択回路１４３によって制御されるスイッチＳＷと、一時記憶部としてのメモリ１５０と、レベルシフタとしてのドライバ１６０とを介して各上部制御電極１２１に電圧Ｖ１～Ｖ８として印加される。
一方、図１４に示す駆動回路部においては、位相制御部制御信号発生器１４１が生成したデジタル信号は、ビット数と同じ本数の配線１８１と、行選択回路１４３によって制御されるスイッチＳＷと、を介してビット数と同じ本数の配線１８２に送られた後に、DA変換器１７２によってアナログ信号に変換される。このアナログ信号は、メモリ１５０と、ドライバ１６０とを介して各上部制御電極１２１に電圧Ｖ１～Ｖ８として印加される。
一方、図１４に示す駆動回路部においては、位相制御部制御信号発生器１４１が生成したデジタル信号は、ビット数と同じ本数の配線１８１と、行選択回路１４３によって制御されるスイッチＳＷと、を介してビット数と同じ本数の配線１８２に送られた後に、DA変換器１７２によってアナログ信号に変換される。このアナログ信号は、メモリ１５０と、ドライバ１６０とを介して各上部制御電極１２１に電圧Ｖ１～Ｖ８として印加される。
【0021】
図１３に示す駆動回路部は、DA変換器１７１が１つで済むものの、アナログ電圧に変換したのちの振幅値は、一般的なデジタル信号の振幅3.3Vなどと比べると高い電圧値となる。そのため、配線容量などで消費される無効な電力が増加する。また、小さな振幅でメモリ１５０まで書き込みその後段に増幅器を置く方法も考えられるが、途中の配線への飛び込みノイズなどで、波形がくずれてしまう虞がある。
【0022】
図１４に示す駆動回路部は、デジタル信号が導波路の位相制御部直前まで送信されるが、そこでDA変換し振幅信号とすることが必要となるため、回路規模が大きくなり導波路のピッチを狭めることができない。図１３や図１４に示すいずれの場合も、導波路数を増やすと、回路規模が複雑性を増し大きくなるため、装置を小型化することが困難となる。
【0023】
本発明は、以上のような問題点に鑑みてなされたものであり、導波路を増加させたときの回路規模の増大を抑制できる光制御デバイスおよびその駆動方法を提供することを課題とする。
【課題を解決するための手段】
【0024】
前記課題を解決するために、本発明に係る光制御デバイスは、光を入力する光入力部と、複数の導波路を有して当該複数の導波路を通過する光の位相が制御される位相制御部と、位相が制御された光を出力する光出力端と、前記位相制御部を駆動させる駆動回路部と、を備える光制御デバイスであって、前記駆動回路部は、前記位相制御部の導波路ごとに設けられた位相制御分割電極と、複数の前記位相制御分割電極のそれぞれに平面視において重なるように形成された共通電極と、を備え、それぞれの前記位相制御分割電極は、導波路に沿った一方向に並んで互いに離間して絶縁された複数の制御電極からなり、平面視において、複数の前記位相制御分割電極全体における複数の制御電極は、導波路に沿った一方向を行とし、且つ、複数の導波路が並ぶ方向を列とするマトリクスに配置されていることとした。
【0025】
かかる構成によれば、光制御デバイスは、導波路ごとに設けられたそれぞれの位相制御分割電極が、導波路に沿って分割された複数の制御電極からなり、全体として、マトリクスに配置されており、各制御電極を独立に駆動させることができる。この構造により、光制御デバイスは、電圧の振幅値を変調することなく一定の電圧を印加する制御電極の組み合わせを変更し、位相制御部の等価的な長さを変えることで位相制御を行うことができる。また、光制御デバイスは、一定の電圧を印加する制御電極の組み合わせを変更するデジタル信号として発生させる位相制御信号のためのDA変換器が不要なため、簡便な構造にすることができる。
【発明の効果】
【0026】
本発明によれば、導波路を増加させたときの回路規模の増大を抑制できる。
【図面の簡単な説明】
【0027】
【図1】第１実施形態に係る光制御デバイスの構成を示す模式図である。
【図2】第１実施形態に係る光制御デバイスの概略断面図である。
【図3】第１実施形態に係る光制御デバイスの駆動回路部の構成例を示す模式図である。
【図4】各制御電極に配置された駆動素子の構成例を示す模式図である。
【図6】駆動素子および制御電極の動作を模式的に示すタイミングチャートである。
【図7】マトリクスの行が４であるときに書き込むデータのタイミングチャートの一例である。
【図8】（ａ）～（ｄ）は、駆動素子のメモリ構成の説明図である。
【図9】第２実施形態に係る光制御デバイスの駆動回路部の構成例を示す模式図である。
【図10】マトリクスの行が４であるときに書き込むデータのタイミングチャートの一例である。
【図12】従来のマルチ光導波路と位相制御器を用いた光フェースアレイの一例を示す概略模式図である。
【図13】従来技術の一例の課題を説明する図である。
【図14】従来技術の他の例の課題を説明する図である。
【発明を実施するための形態】
【0028】
（第１実施形態）
［光制御デバイスの構造の概要］
まず、図１および図２を参照して第１実施形態に係る光制御デバイス１の構造の概要について説明する。参照する図面において、光制御デバイス１の幅方向をｘ軸、光制御デバイス１の高さ方向をｙ軸、光制御デバイス１の奥行き方向をｚ軸とする。また、一例として、導波路アレイを８本の導波路で表しているが、導波路アレイは、実際には、１６本、３２本、６４本、…のようにより多くの本数の導波路で構成される。導波路を便宜上、図１において上から、チャンネル１、チャンネル２、…と呼ぶ。なお、図１では導波路９，８ａ，８ｂとして光導波路コアのみ図示しており、コア周囲のクラッド層の図示を省略している。図２は、光制御デバイス１のチャンネル１の導波路に沿ってｚ方向に切り出したときのｙｚ断面の要部を示す模式図である。図２は、位相制御部５を含み、位相制御に必要なサイズの一部分を示している。
［光制御デバイスの構造の概要］
まず、図１および図２を参照して第１実施形態に係る光制御デバイス１の構造の概要について説明する。参照する図面において、光制御デバイス１の幅方向をｘ軸、光制御デバイス１の高さ方向をｙ軸、光制御デバイス１の奥行き方向をｚ軸とする。また、一例として、導波路アレイを８本の導波路で表しているが、導波路アレイは、実際には、１６本、３２本、６４本、…のようにより多くの本数の導波路で構成される。導波路を便宜上、図１において上から、チャンネル１、チャンネル２、…と呼ぶ。なお、図１では導波路９，８ａ，８ｂとして光導波路コアのみ図示しており、コア周囲のクラッド層の図示を省略している。図２は、光制御デバイス１のチャンネル１の導波路に沿ってｚ方向に切り出したときのｙｚ断面の要部を示す模式図である。図２は、位相制御部５を含み、位相制御に必要なサイズの一部分を示している。
【0029】
図１に示すように、光制御デバイス１は、光入力部３と、光ビームスプリッタ部４と、位相制御部５と、マルチ光導波路部６と、光出力端７と、駆動回路部２と、を備えている。光入力部３は、光を入力する。光ビームスプリッタ部４は、入射光を複数チャンネルに分離する。位相制御部５は、複数の導波路９を有して当該複数の導波路９を通過する光の位相が制御される。光出力端７は、位相が制御された光を出力する。駆動回路部２は、位相制御部５を駆動させる。駆動回路部２は、位相制御分割電極２１と、共通電極２５と、を備えている。位相制御分割電極２１は、位相制御部５の導波路９ごとに設けられている。共通電極２５は、複数の位相制御分割電極２１のそれぞれに高さ方向を異ならせ平面視において重なるように基板１０の上に形成されている。それぞれの位相制御分割電極２１は、導波路９に沿った一方向に並んで互いに離間して絶縁された複数の制御電極からなる。平面視において、複数の位相制御分割電極２１全体における複数の制御電極は、導波路９に沿った一方向を行とし、且つ、複数の導波路９が並ぶ方向を列とするマトリクスに配置されている。
【0030】
位相制御分割電極２１と、共通電極２５とは、位相制御部５の導波路９に電圧を印加する上下の一対の電極である。本実施形態では、一例として上下一対の下部電極を共通電極２５とし、上部電極を位相制御分割電極２１としている。位相制御分割電極２１は、光の伝搬する方向（ｚ方向）へ沿って所定の長さでｍ本（例えば４本）に分割されている。
【0031】
図１では、１つの導波路ごとに、図１における上から順に１行目、２行目、…、ｎ行目とし、図１における右から左へ順に１列目、２列目、…、ｍ列目と規定し、マトリクスに配置されている各制御電極を一般化してＥm,nと表記している。例えば、一番上の行の一番右端の制御電極をＥ1,1と表記する。各制御電極Ｅm,nには、駆動回路部２から一定の電圧をＯＮ/ＯＦＦする制御がなされる。
【0032】
複数の位相制御分割電極２１は導波路９に沿った全長がそれぞれ等しい。平面視において、マトリクスの所定の行に配置されたすべての制御電極Ｅm,nは、導波路９に沿った長さがそれぞれ異なる。また、平面視において、マトリクスの所定の列に配置されたすべての制御電極Ｅm,nは、導波路９に沿った長さがそれぞれ同じである。また、本実施形態では、制御電極Ｅm,nの長さが短いものほど光出力端７の側に配置されている。
【0033】
ここで、位相制御分割電極２１の全長Ｌは、制御電極Ｅm,n間の隙間の長さを含まず、複数の制御電極Ｅm,nを隙間なく繋げたときの長さである。また、図１に示すＬは、位相制御分割電極２１を各制御電極Ｅm,nに分割する前の長さを意味する。位相制御分割電極２１の全長Ｌは、１つの位相制御分割電極２１を構成するすべての制御電極Ｅm,nに、制御用の所定電圧を印加したときに、電圧を印加していないときと比べ、導波路９を通過する光の位相差が２πになる長さであることが好ましい。なお、制御電極Ｅm,n間の隙間や、隣り合う位相制御分割電極２１の間には、例えば空気が介在しているが、表面の保護や絶縁のために絶縁保護膜を配置してもよい。
【0034】
本実施形態では、光制御デバイス１は、制御電極Ｅm,nの長さが最短のものを単位電極として、単位電極以外の制御電極Ｅm,nは、単位電極の長さを２のべき乗倍した長さを有する。すなわち、ｍ，ｎを行、列をそれぞれ示す任意の自然数として第ｎ行目において（各導波路において）、（ｍ＋１）列目の制御電極Ｅm+1,nの長さは、ｍ列目の制御電極Ｅm,nの長さの２倍になるように設定されている。
【0035】
図１に示す例では、第ｎ行目において位相制御分割電極２１が、制御電極Ｅ1,n～Ｅ4,nまで４分割されている。具体的には、制御電極Ｅ1,nを単位電極として、導波路９に沿った制御電極Ｅ1,nの長さがＵであるものとすると、制御電極Ｅ2,nの長さは２Ｕ、制御電極Ｅ3,nの長さは４Ｕ、制御電極Ｅ4,nの長さは８Ｕと表される。また、これら制御電極Ｅ1,n～Ｅ4,nの組み合わせによって、トータルの電極長さは、最短Ｕから最長１５Ｕ（全長Ｌ）のいずれかで表される。したがって、これらの制御電極Ｅ1,n～Ｅ4,nへの電圧を印加する組み合わせにより、第ｎ行目の位相制御分割電極２１に対応した１本の導波路９に対して実質的に電圧を印加するトータルの距離（トータルの電極長さ）が４ビットで制御できる。光制御デバイス１の駆動回路部２は、この組み合わせにより、導波路を伝搬する光の位相シフト量を前記した式（２）に従い制御する。
また、本実施形態では、制御電極Ｅm,nの長さが短いものほど光出力端７の側に配置されているので、通常のビット配置と同様であり、制御電極Ｅ1,n～Ｅ4,nの組み合わせに応じたビット列を直感的に把握し易くなっている。
また、本実施形態では、制御電極Ｅm,nの長さが短いものほど光出力端７の側に配置されているので、通常のビット配置と同様であり、制御電極Ｅ1,n～Ｅ4,nの組み合わせに応じたビット列を直感的に把握し易くなっている。
【0036】
［導波路に沿った各部の構成］
次に、位相制御部５の導波路９が例えばＥＯポリマー導波路であるものとして、導波路に沿った各部の構成について図１および図２を参照して説明する。また、この導波路９をＳｉ3Ｎ4導波路８ａ，８ｂと区別するときには、ＥＯポリマー導波路９と表記し、区別しない場合、単に導波路９と表記する。
次に、位相制御部５の導波路９が例えばＥＯポリマー導波路であるものとして、導波路に沿った各部の構成について図１および図２を参照して説明する。また、この導波路９をＳｉ3Ｎ4導波路８ａ，８ｂと区別するときには、ＥＯポリマー導波路９と表記し、区別しない場合、単に導波路９と表記する。
【0037】
光ビームスプリッタ部４は、複数のＳｉ3Ｎ4導波路８ａを有し、マルチ光導波路部６は、複数のＳｉ3Ｎ4導波路８ｂを有している。複数のＳｉ3Ｎ4導波路８ｂは、位相制御された光をそれぞれ導波する。複数のＳｉ3Ｎ4導波路８ｂは、複数のＳｉ3Ｎ4導波路８ａの延長線上にそれぞれ設けられている。
【0038】
図１および図２に示すように、複数の位相制御分割電極２１は、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に、高さを異ならせてＥＯポリマー導波路９に沿ってそれぞれ形成されている。また、光制御デバイス１は、図２の入力側光結合部１１および出力側光結合部１２に示すように、ＥＯポリマー導波路９の高さと、Ｓｉ3Ｎ4導波路８ａ，８ｂの高さと、は異ならせており、図１に示すように、ＥＯポリマー導波路９と、Ｓｉ3Ｎ4導波路８ａ，８ｂと、が平面視において重なる領域を有している。
【0039】
光入力部３は、外部から光制御デバイス１に光を入力するための要素である。光入力部３へ光を入力する光源は、コヒーレンス性が優れ、偏波を整えられるレーザーがよいが、ＬＥＤ（発光ダイオード）やＳＬＤ（スーパールミネッセントダイオード）を用いてもよい。本実施形態では、光入力部３は、Ｓｉ3Ｎ4導波路８ａ，８ｂと同時に作製されるため、これら導波路と同様に、Ｓｉ3Ｎ4で作製されている。
【0040】
光ビームスプリッタ部４は、光入力部３から入力した光を、位相制御部５を構成するＥＯポリマー導波路９の本数分だけ光を等強度で分配する要素である。本実施形態では、１×２ＭＭＩをカスケード状に配置して８本の導波路に光分配する。分配方法としては、１×２ＭＭＩを用いるほか、１入力８分岐の多モード干渉（１ｘ８ＭＭＩ）を用いてもよい。
【0041】
位相制御部５のＥＯポリマー導波路９の上部には、チャンネルごとに位相制御分割電極２１が、上部クラッド１５ｃを介して配置されている。ＥＯポリマー導波路９の下方には、各チャンネル共通の共通電極２５が中間クラッド１５ａおよび下部クラッド１５ｂを介して配置されている。
【0042】
ＥＯポリマー導波路９を構成するＥＯポリマーとしては、例えば、ポリメチルメタクリレート（ＰＭＭＡ）系に、非線形応答を発現する有機色素を分散配合させたポリマー材料を使用できる。そのほかＥＯ色素としてDisperse redなどを適用することが可能である。図２に示す入力側光結合部１１および出力側光結合部１２において、Ｓｉ3Ｎ4導波路８ａ，８ｂは、平面視における幅が端面に向かって先細りのテーパ状に形成されることが好ましい。なお、使用波長域を１．３～１．６μｍの通信帯域の用途に限れば、Ｓｉ3Ｎ4導波路８ａ、Ｓｉ3Ｎ4導波路８ｂを、それぞれＳｉ導波路に置き換えて用いてもよい。
【0043】
位相制御分割電極２１は、ＥＯポリマー導波路９の上側にＥＯポリマー導波路９から間隔を空けて上部クラッド１５ｃを介して配置されている。位相制御分割電極２１は、例えば複数（例えば８個）のＥＯポリマー導波路９それぞれに個別の電圧を印加するために設けられた電極である。位相制御分割電極２１は、長手方向をｚ方向として、長手方向には位相制御に必要な長さを有している。
【0044】
共通電極２５は平板状の電極である。共通電極２５は、例えば複数（例えば８個）のＥＯポリマー導波路９にとって共通の電極であり、ここではグランドに接地されている（図１）参照）。共通電極２５は、ＥＯポリマー導波路９の下側に高さを異ならせて対向する位置に下部クラッド１５ｂを介して配置されている。位相制御分割電極２１や共通電極２５に用いる材料としては、Ｔｉ、Ｃｒ、Ａｕ、Ｃｕ、Ａｌの金属電極、または、ＺｎＯ、ＩＴＯ（Indium Tin Oxide：インジウム－スズ酸化物）、ＩＺＯ（Indium Zinc Oxide：インジウム亜鉛酸化物）などの透明電極を選択できる。
【0045】
クラッド１５は、この光制御デバイス１の製造時に例えば３つの異なる工程でそれぞれ積層される中間クラッド１５ａと、下部クラッド１５ｂと、上部クラッド１５ｃと、を備えている。下部クラッド１５ｂは、Ｓｉ3Ｎ4導波路８ａ，８ｂの下方に配置されている。上部クラッド１５ｃは、Ｓｉ3Ｎ4導波路８ａ，８ｂの上方に配置されている。中間クラッド１５ａは、下部クラッド１５ｂと上部クラッド１５ｃとの間に配置されている。なお、中間クラッド１５ａと、下部クラッド１５ｂと、上部クラッド１５ｃとを区別しない場合、単にクラッド１５と呼称する。
【0046】
クラッド１５の材料としては、その屈折率がＥＯポリマーの屈折率よりも小さく、ＥＯポリマーの屈折率との屈折率差がなるべく大きな材料が良い。そのような材料として、例えばＳｉＯ2（屈折率１．４８）を用いることができる。
基板１０は、各層を支持できる機械的強度があるものを使用することができるが、各層との線膨張係数値の差が小さいものを選ぶのが望ましい。例えば、Ｓｉ基板などが望ましい。
基板１０は、各層を支持できる機械的強度があるものを使用することができるが、各層との線膨張係数値の差が小さいものを選ぶのが望ましい。例えば、Ｓｉ基板などが望ましい。
【0047】
［駆動回路部の各部の構成］
次に、駆動回路部２の各部の構成について図３および図４を参照（適宜図１および図２参照）して説明する。図３は、第１実施形態に係る光制御デバイスの駆動回路部の構成例を示す模式図である。図４は、各制御電極に配置された駆動素子の構成例を示す模式図である。なお、図３では、行の総数を８とし、かつ、列の総数を４とした場合のアレイ構造を例示しており、光制御デバイス１の光ビームスプリッタ部４、位相制御部５の導波路９、共通電極２５等の図示を省略している。
次に、駆動回路部２の各部の構成について図３および図４を参照（適宜図１および図２参照）して説明する。図３は、第１実施形態に係る光制御デバイスの駆動回路部の構成例を示す模式図である。図４は、各制御電極に配置された駆動素子の構成例を示す模式図である。なお、図３では、行の総数を８とし、かつ、列の総数を４とした場合のアレイ構造を例示しており、光制御デバイス１の光ビームスプリッタ部４、位相制御部５の導波路９、共通電極２５等の図示を省略している。
【0048】
駆動回路部２は、光フェーズドアレイ、特に位相制御部５の各導波路９を駆動させる回路部である。図３に示すように、駆動回路部２は、位相制御分割電極２１を構成する制御電極Ｅ1,1～Ｅ4,8のほかに、制御回路部４０と、複数の駆動素子３０と、を備えている。
制御回路部４０は、制御周期ごとに、位相制御をする場合、複数の導波路９のそれぞれにおいて複数の制御電極Ｅm,nの少なくとも１つを選択し、選択した制御電極Ｅm,nを駆動するＴＴＬ（Transistor-Transistor Logic）レベルの駆動信号Ｓmをそれぞれ生成する。なお、ＴＴＬレベルの信号は、５Ｖや３．３Ｖなどの比較的低い電圧の信号である。また、制御回路部４０が、全く位相制御をしない場合（光ビームを偏向せずに出力する場合）、すべての制御電極Ｅm,nが選択されないので、すべての制御電極Ｅm,nの電位は０Ｖになる。
制御回路部４０は、制御周期ごとに、位相制御をする場合、複数の導波路９のそれぞれにおいて複数の制御電極Ｅm,nの少なくとも１つを選択し、選択した制御電極Ｅm,nを駆動するＴＴＬ（Transistor-Transistor Logic）レベルの駆動信号Ｓmをそれぞれ生成する。なお、ＴＴＬレベルの信号は、５Ｖや３．３Ｖなどの比較的低い電圧の信号である。また、制御回路部４０が、全く位相制御をしない場合（光ビームを偏向せずに出力する場合）、すべての制御電極Ｅm,nが選択されないので、すべての制御電極Ｅm,nの電位は０Ｖになる。
【0049】
制御回路部４０は、駆動信号発生回路４１と、導波路選択回路４３と、ドライブ信号書き換え回路４５と、を備えている。駆動信号発生回路４１、導波路選択回路４３、およびドライブ信号書き換え回路４５からの信号はＴＴＬレベルの信号である。また、図示はしていないが、駆動回路部２は、駆動信号発生回路４１、導波路選択回路４３、ドライブ信号書き換え回路４５をそれぞれ同期や制御する回路も備えている。
【0050】
駆動回路部２のこれらの回路群の配置レイアウトは、図示したものに限定されるものではない。配置レイアウトは、所望の導波路数にあわせて、配線の数、長さ、他の配線との交差する程度などを考慮して、配線による浮遊容量を極力低減することが好ましい。
なお、駆動回路部２のこれらの回路群は、例えば半導体集積回路（駆動回路ＬＳＩ）として形成することができる。この駆動回路ＬＳＩに、例えば、予め別に作製しておいたマルチチャネル光導波路（光フェーズドアレイ部）を後付けすることで光制御デバイス１を製造することが可能である。
なお、駆動回路部２のこれらの回路群は、例えば半導体集積回路（駆動回路ＬＳＩ）として形成することができる。この駆動回路ＬＳＩに、例えば、予め別に作製しておいたマルチチャネル光導波路（光フェーズドアレイ部）を後付けすることで光制御デバイス１を製造することが可能である。
【0051】
制御回路部４０は、図３に示すように、駆動信号発生回路４１からの列ごとの信号線Ｓ1,Ｓ2,Ｓ3,Ｓ4（以下、一般化してＳmと表記する）と、導波路選択回路４３からの行ごとの信号線ＬＥ１1,ＬＥ１2, ＬＥ１3,ＬＥ１4,…,ＬＥ１8（以下、一般化してＬＥ１nと表記する）と、ドライブ信号書き換え回路４５からの全行共通の信号線ＬＥ２とでマトリクスにされている。
【0052】
以下では、信号線Ｓmによって送られる信号を信号Ｓmと表記する。信号線と信号に同じ記号を用いるのは、信号名を表記するだけでどの信号線によって送られる信号であるのかを直感的に把握できるようにするためである。同様に、信号線ＬＥ１nによって送られる信号を信号ＬＥ１nと表記する。信号線ＬＥ２によって送られる信号を信号ＬＥ２と表記する。
【0053】
駆動回路部２において、複数の駆動素子３０がマトリクス状に並べられている。この駆動素子３０は、制御電極Ｅm,nごとに設けられている。各駆動素子３０は、図４に示すように、一時記憶部５０と、ドライバ（ドライバ回路）６０と、を備えている。
一時記憶部５０は、制御電極Ｅm,nごとに設けられ、入力する駆動信号Ｓmが示す電圧を一時的に保持するものである。
ドライバ６０は、制御電極Ｅm,nごとに設けられ、一時記憶部５０に保持された電圧に基づいて位相制御電圧を当該制御電極Ｅm,nに印加するものである。
一時記憶部５０は、制御電極Ｅm,nごとに設けられ、入力する駆動信号Ｓmが示す電圧を一時的に保持するものである。
ドライバ６０は、制御電極Ｅm,nごとに設けられ、一時記憶部５０に保持された電圧に基づいて位相制御電圧を当該制御電極Ｅm,nに印加するものである。
【0054】
図４に示す例では、一時記憶部５０は、第１メモリ５１と、第２メモリ５２と、を備えている。
第１メモリ５１は、制御電極Ｅm,nごとに設けられ、制御電極Ｅm,nを駆動する駆動信号Ｓmが示す電圧を第１書き込み信号ＬＥ１nに応じて保持するものである。第１メモリ５１は、駆動信号発生回路４１からの第１書き込み信号ＬＥ１nによって、駆動信号Ｓmを受け取り保持する。制御電極Ｅm,nに設けられた第１メモリ５１がその都度保持する信号（電圧の記憶データ）を信号Ｍ１m,nと表記する。
第２メモリ５２は、制御電極Ｅm,nごとに設けられ、第１メモリ５１が保持する電圧を第２書き込み信号ＬＥ２に応じて保持するものである。第２メモリ５２は、第１メモリ５１から出力された信号Ｍ１m,nを第２書き込み信号ＬＥ２によって保持する。
ドライバ６０は、第２メモリ５２が保持する電圧、または当該電圧をレベルシフトした所定電圧を位相制御電圧として当該制御電極Ｅm,nに印加するものである。ドライバ６０は、例えば、第２メモリ５２からの出力を、位相制御に必要な電圧まで昇圧する増幅器である。または、位相制御に必要な電圧がＴＴＬレベルである場合、ドライバ６０による昇圧は不要である。例えば、ＥＯポリマー導波路９を構成するＥＯポリマーのＥＯ係数によっては、位相制御がＴＴＬレベルで十分できる場合がある。このような場合、ドライバ６０は、電圧印加を高速に行うためのバッファーである。
第１メモリ５１は、制御電極Ｅm,nごとに設けられ、制御電極Ｅm,nを駆動する駆動信号Ｓmが示す電圧を第１書き込み信号ＬＥ１nに応じて保持するものである。第１メモリ５１は、駆動信号発生回路４１からの第１書き込み信号ＬＥ１nによって、駆動信号Ｓmを受け取り保持する。制御電極Ｅm,nに設けられた第１メモリ５１がその都度保持する信号（電圧の記憶データ）を信号Ｍ１m,nと表記する。
第２メモリ５２は、制御電極Ｅm,nごとに設けられ、第１メモリ５１が保持する電圧を第２書き込み信号ＬＥ２に応じて保持するものである。第２メモリ５２は、第１メモリ５１から出力された信号Ｍ１m,nを第２書き込み信号ＬＥ２によって保持する。
ドライバ６０は、第２メモリ５２が保持する電圧、または当該電圧をレベルシフトした所定電圧を位相制御電圧として当該制御電極Ｅm,nに印加するものである。ドライバ６０は、例えば、第２メモリ５２からの出力を、位相制御に必要な電圧まで昇圧する増幅器である。または、位相制御に必要な電圧がＴＴＬレベルである場合、ドライバ６０による昇圧は不要である。例えば、ＥＯポリマー導波路９を構成するＥＯポリマーのＥＯ係数によっては、位相制御がＴＴＬレベルで十分できる場合がある。このような場合、ドライバ６０は、電圧印加を高速に行うためのバッファーである。
【0055】
図３および図４に示す例では、駆動信号発生回路４１は、駆動信号Ｓmを生成し、マトリクスの列ごとに、各駆動素子３０の第１メモリ５１へ駆動信号Ｓmをそれぞれ出力する。また、導波路選択回路４３が、マトリクスの行ごとに、各駆動素子３０の第１メモリ５１へ第１書き込み信号ＬＥ１を出力することで当該導波路９を選択する。
ドライブ信号書き換え回路４５は、すべての駆動素子３０の第２メモリ５２へ第２書き込み信号ＬＥ２を出力することで、すべての第２メモリ５２がそれぞれ保持する電圧を制御周期ごとに書き換える。
なお、説明の都合上、図３において下に示す駆動信号発生回路４１を、図４において左に示している。また、図３において左に示す導波路選択回路４３を、図４において左下に示している。さらに、図３において右に示すドライブ信号書き換え回路４５を、図４において右下に示している。
ドライブ信号書き換え回路４５は、すべての駆動素子３０の第２メモリ５２へ第２書き込み信号ＬＥ２を出力することで、すべての第２メモリ５２がそれぞれ保持する電圧を制御周期ごとに書き換える。
なお、説明の都合上、図３において下に示す駆動信号発生回路４１を、図４において左に示している。また、図３において左に示す導波路選択回路４３を、図４において左下に示している。さらに、図３において右に示すドライブ信号書き換え回路４５を、図４において右下に示している。
【0056】
［光制御デバイスの駆動方法］
＜概要＞
次に、光制御デバイス１の駆動方法について図３および図４を参照（適宜図１および図２参照）して説明する。光制御デバイスの駆動方法は、光制御デバイス１の制御周期ごとに、信号生成工程と、電圧保持工程と、電圧印加工程と、を有している。
信号生成工程にて、制御回路部４０は、位相制御をする場合、複数の導波路９のそれぞれにおいて複数の制御電極Ｅm,nの少なくとも１つを選択し、選択した制御電極Ｅm,nを駆動するＴＴＬレベルの駆動信号Ｓmをそれぞれ生成する。
電圧保持工程にて、複数の一時記憶部５０のそれぞれは、入力する駆動信号Ｓmが示す電圧を一時的に保持する。
電圧印加工程にて、複数のドライバ６０のそれぞれは、一時記憶部５０に保持された電圧に基づいて位相制御電圧を当該制御電極Ｅm,nに印加する。
＜概要＞
次に、光制御デバイス１の駆動方法について図３および図４を参照（適宜図１および図２参照）して説明する。光制御デバイスの駆動方法は、光制御デバイス１の制御周期ごとに、信号生成工程と、電圧保持工程と、電圧印加工程と、を有している。
信号生成工程にて、制御回路部４０は、位相制御をする場合、複数の導波路９のそれぞれにおいて複数の制御電極Ｅm,nの少なくとも１つを選択し、選択した制御電極Ｅm,nを駆動するＴＴＬレベルの駆動信号Ｓmをそれぞれ生成する。
電圧保持工程にて、複数の一時記憶部５０のそれぞれは、入力する駆動信号Ｓmが示す電圧を一時的に保持する。
電圧印加工程にて、複数のドライバ６０のそれぞれは、一時記憶部５０に保持された電圧に基づいて位相制御電圧を当該制御電極Ｅm,nに印加する。
【0057】
＜１つの駆動素子の基本動作＞
次に、図３に示す駆動素子３０の基本動作について図５のタイミングチャートを参照（適宜図１乃至図４参照）して説明する。１つの駆動素子３０は、基本動作として、概ね以下の工程Ａ１～工程Ａ７を実行する。なお、図５中のＡ１～Ａ６は、工程Ａ１～工程Ａ６に対応し、図５中のＡ３は、工程Ａ７（繰り返し）に対応している。
次に、図３に示す駆動素子３０の基本動作について図５のタイミングチャートを参照（適宜図１乃至図４参照）して説明する。１つの駆動素子３０は、基本動作として、概ね以下の工程Ａ１～工程Ａ７を実行する。なお、図５中のＡ１～Ａ６は、工程Ａ１～工程Ａ６に対応し、図５中のＡ３は、工程Ａ７（繰り返し）に対応している。
【0058】
（工程Ａ１）第１書き込み信号ＬＥ１nがＯＮのとき、第１メモリ５１に駆動信号Ｓmによるデータが書き込まれ、データは保持される。
（工程Ａ２）第１メモリ５１は、第１書き込み信号ＬＥ１nがＯＦＦになってもデータを保持し続け、第１メモリ５１の出力する信号Ｍ１m,nが出力を維持する。
（工程Ａ３）第２メモリ５２は、第２書き込み信号ＬＥ２がＯＮになったとき、第１メモリ５１に保持されているデータ（信号Ｍ１m,n）を受け取り、保持する。
（工程Ａ４）第２メモリ５２は、第２書き込み信号ＬＥ２がＯＦＦになってもデータ（信号Ｍ１m,n）を保持し、ドライバ６０に信号Ｍ１m,nを出力し続ける。
（工程Ａ５）ドライバ６０は、信号Ｍ１m,nを昇圧した出力（位相制御電圧）で制御電極Ｅm,nを制御する。
工程Ａ４～工程Ａ５の間は、第２メモリ５２とドライバ６０により、制御電極Ｅm,nは駆動信号Ｓmにて制御された状態になる。
（工程Ａ６）工程Ａ４～工程Ａ５が実行されている間に、工程Ａ１および工程Ａ２の操作を繰り返し、次の駆動信号のデータで、第１メモリ５１の内容を書き換える。この間も工程Ａ４で書き込まれたデータによってドライバ６０は出力を続ける。
（工程Ａ７）次に工程Ａ３を行い、ドライバ６０へ送るデータを書き換える。
（工程Ａ２）第１メモリ５１は、第１書き込み信号ＬＥ１nがＯＦＦになってもデータを保持し続け、第１メモリ５１の出力する信号Ｍ１m,nが出力を維持する。
（工程Ａ３）第２メモリ５２は、第２書き込み信号ＬＥ２がＯＮになったとき、第１メモリ５１に保持されているデータ（信号Ｍ１m,n）を受け取り、保持する。
（工程Ａ４）第２メモリ５２は、第２書き込み信号ＬＥ２がＯＦＦになってもデータ（信号Ｍ１m,n）を保持し、ドライバ６０に信号Ｍ１m,nを出力し続ける。
（工程Ａ５）ドライバ６０は、信号Ｍ１m,nを昇圧した出力（位相制御電圧）で制御電極Ｅm,nを制御する。
工程Ａ４～工程Ａ５の間は、第２メモリ５２とドライバ６０により、制御電極Ｅm,nは駆動信号Ｓmにて制御された状態になる。
（工程Ａ６）工程Ａ４～工程Ａ５が実行されている間に、工程Ａ１および工程Ａ２の操作を繰り返し、次の駆動信号のデータで、第１メモリ５１の内容を書き換える。この間も工程Ａ４で書き込まれたデータによってドライバ６０は出力を続ける。
（工程Ａ７）次に工程Ａ３を行い、ドライバ６０へ送るデータを書き換える。
【0059】
＜駆動素子アレイの位相制御動作＞
次に、マトリクス状に並べられた複数の駆動素子３０による位相制御動作について図３および図６を参照（適宜、その他の図面参照）して説明する。図６は、駆動素子および制御電極の動作を模式的に示すタイミングチャートである。図６の横軸は時間軸を示しておいる。縦軸は、上下に分かれており、上半分は、マトリクスのｍ列の第１行～第８行に設けられた各第１メモリ５１のデータ保持状況（信号Ｍ１m,1～信号Ｍ１m,8）を示す。縦軸の下半分は、マトリクスのｍ列の第１行～第８行に設けられた各制御電極に印加される電圧（ドライバ６０の出力）を示す。
次に、マトリクス状に並べられた複数の駆動素子３０による位相制御動作について図３および図６を参照（適宜、その他の図面参照）して説明する。図６は、駆動素子および制御電極の動作を模式的に示すタイミングチャートである。図６の横軸は時間軸を示しておいる。縦軸は、上下に分かれており、上半分は、マトリクスのｍ列の第１行～第８行に設けられた各第１メモリ５１のデータ保持状況（信号Ｍ１m,1～信号Ｍ１m,8）を示す。縦軸の下半分は、マトリクスのｍ列の第１行～第８行に設けられた各制御電極に印加される電圧（ドライバ６０の出力）を示す。
【0060】
駆動回路部２では、制御回路部４０によって、期間Ｔ１Rと期間Ｔ２Rの２つの期間で制御を行う。例えば、期間Ｔ１Rでは、行ごとに（ｎごとに）順番に、導波路選択回路４３により信号線ＬＥ１nをＯＮして、各制御電極Ｅ1,n、Ｅ2,n、…、Ｅ4,nに設けられた各駆動素子３０のそれぞれの第１メモリ５１に同時に駆動信号Ｓ1、Ｓ2、…、Ｓ4によりデータ（信号Ｍ１m,n）を書き込む。この期間Ｔ１Rの様子は、図６の縦軸の上半分に階段状に第１のハッチングで示されている。このとき、図６の縦軸の下半分に示すように、各駆動素子３０の第２メモリ５２は、前の期間Ｔ１R-1のドライバ６０の出力を保持している。
【0061】
次に、期間Ｔ２Rにドライブ信号書き換え回路４５からの信号線ＬＥ２をＯＮして、それぞれの駆動素子３０内の第２メモリ５２を、期間Ｔ１Rに書き込んだ第１メモリ５１の出力信号Ｍ１m,nで一斉に書き換え、ドライバ６０を制御する。この期間Ｔ２Rの様子は、図６の縦軸の上半分に矩形状に第２のハッチングで示されている。この第２メモリ５２によるドライバ６０の制御は、期間Ｔ２Rが終了し、期間Ｔ１R+1に入っても、次の期間Ｔ２R+1に再びドライブ信号書き換え回路４５からの信号線ＬＥ２がＯＮされるまで状態を保持し続ける。この期間Ｔ２Rおよび期間Ｔ１R+1の様子は、図６の縦軸の下半分に第１のハッチングで示されている。
【0062】
なお、図６の例では、期間Ｔ１R以前の期間Ｔ２R-1において、同様に、ドライブ信号書き換え回路４５からの信号線ＬＥ２をＯＮして、それぞれの駆動素子３０内の第２メモリ５２を、期間Ｔ１R-1に書き込んだ第１メモリ５１の出力信号Ｍ１m,nで一斉に書き換えを行っている。
【0063】
次いで、期間Ｔ２Rが終了し、期間Ｔ１R+1に入ると、再び導波路選択回路４３により、行ごとに順番にそれぞれの駆動素子３０の第１メモリ５１のデータの書き換えを行う。この期間Ｔ１R+1の様子は、図６の縦軸の上半分に階段状に第３のハッチングで示されている。
【0064】
次の期間Ｔ２R+1で、ドライブ信号書き換え回路４５からの信号線ＬＥ２がＯＮされ、期間Ｔ１R+1に第１メモリ５１に書き込まれたデータで第２メモリ５２の書き換えを行う。この期間Ｔ２R+1の様子は、図６の縦軸の上半分に矩形状に第２のハッチングで示されている。このとき、各制御電極Ｅm,1、Ｅm,2、…、Ｅm,8に新たな位相制御電圧が印加される。この期間Ｔ２R+1および期間Ｔ１R+2の様子は、図６の縦軸の下半分に第３のハッチングで示されている。
【0065】
次いで、期間Ｔ２R+1が終了し、期間Ｔ１R+2に入ると、再び導波路選択回路４３により、行ごとに順番にそれぞれの駆動素子３０の第１メモリ５１のデータの書き換えを行う。この期間Ｔ１R+2の様子は、図６の縦軸の上半分に階段状に第４のハッチングで示されている。
【0066】
これらを繰り返すことで、時分割で、それぞれの導波路の位相制御を変えていくことができる。この間、光入力部３（図１参照）へ光が連続的に入射されていれば、期間Ｔ２Rごとに連続的に各導波路９を伝搬する光の位相が制御され、各導波路９間の位相差により、光出力端７からの光ビームは偏向が制御される。
【0067】
［メモリに書き込むデータの例］
次に、第１書き込み信号ＬＥ１や第２書き込み信号ＬＥ２と、メモリに書き込むデータの例について図７のタイミングチャートを参照（適宜、図３乃至図６参照）して説明する。図７は、図３の制御回路部４０においてマトリクスの行の総数が一例として４であるものとして、ｍ列目における第１行目～第４行目の駆動素子３０の第１メモリ５１および制御電極の電圧のタイミングチャートを示す。ここでは、各行の第１メモリ５１にそれぞれ１，０，１，０を書き込む場合を例示した。
次に、第１書き込み信号ＬＥ１や第２書き込み信号ＬＥ２と、メモリに書き込むデータの例について図７のタイミングチャートを参照（適宜、図３乃至図６参照）して説明する。図７は、図３の制御回路部４０においてマトリクスの行の総数が一例として４であるものとして、ｍ列目における第１行目～第４行目の駆動素子３０の第１メモリ５１および制御電極の電圧のタイミングチャートを示す。ここでは、各行の第１メモリ５１にそれぞれ１，０，１，０を書き込む場合を例示した。
【0068】
例えば、期間Ｔ１Rでは、第１行目の駆動素子３０の第１メモリ５１には、導波路選択回路４３からの第１行目の信号線ＬＥ１1によって送られる第１書き込み信号ＬＥ１1がＯＮのとき、この時点の駆動信号Ｓmである信号Ｍ１m,1で示す電圧データ「１」を書き込む。第２行目の駆動素子３０の第１メモリ５１には、第１書き込み信号ＬＥ１2がＯＮのとき、この時点の駆動信号Ｓmである信号Ｍ１m,2で示す電圧データ「０」を書き込む。
第３行目の駆動素子３０の第１メモリ５１には、第１書き込み信号ＬＥ１3がＯＮのとき、この時点の駆動信号Ｓmである信号Ｍ１m,3で示す電圧データ「１」を書き込む。
第４行目の駆動素子３０の第１メモリ５１には、第１書き込み信号ＬＥ１4がＯＮのとき、この時点の駆動信号Ｓmである信号Ｍ１m,4で示す電圧データ「０」を書き込む。
第３行目の駆動素子３０の第１メモリ５１には、第１書き込み信号ＬＥ１3がＯＮのとき、この時点の駆動信号Ｓmである信号Ｍ１m,3で示す電圧データ「１」を書き込む。
第４行目の駆動素子３０の第１メモリ５１には、第１書き込み信号ＬＥ１4がＯＮのとき、この時点の駆動信号Ｓmである信号Ｍ１m,4で示す電圧データ「０」を書き込む。
【0069】
次に、期間Ｔ２Rに、ドライブ信号書き換え回路４５からの第２書き込み信号ＬＥ２をＯＮして、第１行目～第４行目の駆動素子３０内の第２メモリ５２に、期間Ｔ１Rに書き込んだ第１メモリ５１の出力信号Ｍ１m,1～Ｍ１m,4、すなわち、データ１，０，１，０を一斉に書き込む（上書きする）。これにより、各第２メモリ５２にドライバ６０を介して、それぞれ接続されていた制御電極Ｅm,1、Ｅm,2、Ｅm,3、Ｅm,4にデータ１，０，１，０に相当する電圧が印加される。なお、タイミングチャートは、どのメモリにどんな値を保持するのかを示す条件によって変わるものである。
【0070】
［駆動素子の構成例］
次に、駆動素子の構成例について図８（ａ）～図８（ｄ）を参照して説明する。図８（ａ）では、説明の都合により、図３の制御回路部４０において簡易的に３行２列分の駆動素子３０を配置している。図８（ｂ）は、Ｄラッチ回路（ゲーテッドＤラッチ回路）のシンボルを示し、図８（ｃ）はＤラッチ回路の論理回路図を示し、図８（ｄ）は、Ｄラッチ回路の真理値表を示す。
次に、駆動素子の構成例について図８（ａ）～図８（ｄ）を参照して説明する。図８（ａ）では、説明の都合により、図３の制御回路部４０において簡易的に３行２列分の駆動素子３０を配置している。図８（ｂ）は、Ｄラッチ回路（ゲーテッドＤラッチ回路）のシンボルを示し、図８（ｃ）はＤラッチ回路の論理回路図を示し、図８（ｄ）は、Ｄラッチ回路の真理値表を示す。
【0071】
駆動素子３０は、前記したように、一時記憶部５０と、ドライバ６０と、を備え、一時記憶部５０は、第１メモリ５１と、第２メモリ５２と、を備えている。このうち、第１メモリ５１および第２メモリ５２は、図８（ａ）に示すように、Ｄラッチ回路を２段接続して構成することができる。
【0072】
第１メモリ５１として機能する１段目のＤラッチ回路は、データ入力Ｄ1に駆動信号発生回路４１からの駆動信号Ｓmが入力される。
１段目のＤラッチ回路は、ラッチイネーブル入力ＬＥ1に導波路選択回路４３の信号線ＬＥ１nが接続される。なお、ラッチイネーブル入力の記号ＬＥ1は、Latch Enableの略であり、また、信号線ＬＥ１nからの信号ＬＥ１nが入力されることを表している。
１段目のＤラッチ回路の出力端子Ｑ1には、第２メモリ５２として機能する２段目のＤラッチ回路のデータ入力Ｄ2が接続されている。
２段目のＤラッチ回路は、ラッチイネーブル入力ＬＥ2にドライブ信号書き換え回路４５の信号線ＬＥ２が接続されている。なお、ラッチイネーブル入力の記号ＬＥ2は、Latch Enableの略であり、また、信号線ＬＥ２からの信号ＬＥ２が入力されることを表している。２段目のＤラッチ回路の出力端子Ｑ2には、ドライバ６０が接続されている。
本実施形態の駆動回路部４０は、一時記憶部５０として例えばＤラッチ回路を２段接続した簡易な回路を用いた駆動素子３０をマトリクス状に配置することで構成することができる。
１段目のＤラッチ回路は、ラッチイネーブル入力ＬＥ1に導波路選択回路４３の信号線ＬＥ１nが接続される。なお、ラッチイネーブル入力の記号ＬＥ1は、Latch Enableの略であり、また、信号線ＬＥ１nからの信号ＬＥ１nが入力されることを表している。
１段目のＤラッチ回路の出力端子Ｑ1には、第２メモリ５２として機能する２段目のＤラッチ回路のデータ入力Ｄ2が接続されている。
２段目のＤラッチ回路は、ラッチイネーブル入力ＬＥ2にドライブ信号書き換え回路４５の信号線ＬＥ２が接続されている。なお、ラッチイネーブル入力の記号ＬＥ2は、Latch Enableの略であり、また、信号線ＬＥ２からの信号ＬＥ２が入力されることを表している。２段目のＤラッチ回路の出力端子Ｑ2には、ドライバ６０が接続されている。
本実施形態の駆動回路部４０は、一時記憶部５０として例えばＤラッチ回路を２段接続した簡易な回路を用いた駆動素子３０をマトリクス状に配置することで構成することができる。
【0073】
［光制御デバイスの動作］
次に、光制御デバイスの動作について、図１および図２を参照して説明する。光入力部３へ、光ファイバーなどから入射したコヒーレント光は、光ビームスプリッタ部４により、所望の本数の導波路に分配される。分配された光はＳｉ3Ｎ4導波路８ａをｚ方向に進み、入力側光結合部１１において、Ｓｉ3Ｎ4導波路８ａから位相制御部のＥＯポリマー導波路９へ進入する。ＥＯポリマー導波路９を進んだ光は、出力側光結合部１２において、マルチ光導波路部６のＳｉ3Ｎ4導波路８ｂへ光結合されて、Ｓｉ3Ｎ4導波路８ｂを進み、光出力端７から空間へ放射される。それぞれのチャンネルの導波路を通って放射された光は空間を伝搬する上で干渉および回折により、光出力端７から遠く離れたところで１本の光ビームとして観察される。
次に、光制御デバイスの動作について、図１および図２を参照して説明する。光入力部３へ、光ファイバーなどから入射したコヒーレント光は、光ビームスプリッタ部４により、所望の本数の導波路に分配される。分配された光はＳｉ3Ｎ4導波路８ａをｚ方向に進み、入力側光結合部１１において、Ｓｉ3Ｎ4導波路８ａから位相制御部のＥＯポリマー導波路９へ進入する。ＥＯポリマー導波路９を進んだ光は、出力側光結合部１２において、マルチ光導波路部６のＳｉ3Ｎ4導波路８ｂへ光結合されて、Ｓｉ3Ｎ4導波路８ｂを進み、光出力端７から空間へ放射される。それぞれのチャンネルの導波路を通って放射された光は空間を伝搬する上で干渉および回折により、光出力端７から遠く離れたところで１本の光ビームとして観察される。
【0074】
光制御デバイス１において、共通電極２５に対して各チャンネル共通の電位（０Ｖまたは接地電位）を印加すると共に、各位相制御分割電極２１に対して各チャンネル別にＥＯポリマー膜の屈折率を制御するための電圧をそれぞれ印加すると、位相制御部５において、チャンネルごとに光の位相を変調することができる。電圧に対するＥＯポリマー膜内での位相差Δφは、前記した式（４）に従う。式（４）にしたがって各導波路間の位相を制御することで、光出力端７から放射される光ビームを偏向することができる。本実施形態の光制御デバイス１は、ｚｘ面内でｚ方向からｘ方向の側へ傾斜するように光ビームを偏向することができる。
【0075】
前記実施形態で説明したように、光制御デバイス１は、位相制御部５に電圧を印加する上下一対の電極のうち片方（位相制御分割電極２１）を光の伝搬方向に長さを変えて分割した複数の制御電極Ｅm,nを有する構造としている。前記した式（４）によれば、電圧を印加したときの位相シフト量は位相制御部の長さＬにも比例する。そのため、これら分割した長さの違う制御電極Ｅm,nのうち電圧を印加する制御電極Ｅm,nの組み合わせを変えることにより、位相のシフト量を制御することができる。すなわち、位相制御分割電極２１において駆動させる制御電極Ｅm,nの個数を変化させると、導波路に沿った方向において実質的に機能する電極の長さが変化する。光制御デバイス１は、複数の制御電極Ｅm,nがマトリクスに配置されているので、同様に駆動させる制御電極Ｅm,nに同様の外部電圧を印加しながら各導波路に沿った方向における実質的な電極の長さを変化させることで、隣接する光出力端における光の位相差を制御できる。
【0076】
また、光制御デバイス１は、駆動回路部２側では、デジタル信号として発生させた位相制御信号のDA変換器が不要なため、簡便な構造にすることができる。また、光制御デバイス１は、位相制御部５の各制御電極Ｅm,nに対応する駆動素子３０の最終段回路の直前まで、５Ｖや３．３Ｖなどの低いＴＴＬレベルの信号で制御できるため、高速化や低消費電力につながる効果を奏する。
【0077】
（第２実施形態）
［光制御デバイスの構成］
次に、第２実施形態に係る光制御デバイスについて説明する。第２実施形態に係る光制御デバイスは、駆動回路部の構成が第１実施形態に係る光制御デバイスと相違している。以下では、第１実施形態と相違する駆動回路部について図９を参照して説明する。なお、図８（ａ）に示す構成と同じ構成には同じ符号を付して説明を省略する。
［光制御デバイスの構成］
次に、第２実施形態に係る光制御デバイスについて説明する。第２実施形態に係る光制御デバイスは、駆動回路部の構成が第１実施形態に係る光制御デバイスと相違している。以下では、第１実施形態と相違する駆動回路部について図９を参照して説明する。なお、図８（ａ）に示す構成と同じ構成には同じ符号を付して説明を省略する。
【0078】
第２実施形態に係る光制御デバイスの駆動回路部２は、複数の一時記憶部５０Ｂとして、シフトレジスタ５１Ｂと、メモリ５２Ｂと、を備えている。
シフトレジスタ５１Ｂは、マトリクスの列ごとに設けられ、当該マトリクスの列において各行にそれぞれに対応した複数の制御電極Ｅm,nを駆動する複数の駆動信号Ｓmが示す複数の電圧をクロック信号の立ち上がりごとにそれぞれ保持し、保持される複数の電圧に対応した複数の出力を有する。
メモリ５２Ｂは、制御電極Ｅm,nごとに設けられ、シフトレジスタ５１Ｂが保持する複数の電圧のいずれかに対応した出力に接続されて当該複数の電圧のいずれかを書き込み信号ＬＥに応じて保持する。
ドライバ６０Ｂは、メモリ５２Ｂが保持する電圧、または当該電圧をレベルシフトした所定電圧を位相制御電圧として当該制御電極Ｅm,nに印加する。
シフトレジスタ５１Ｂは、マトリクスの列ごとに設けられ、当該マトリクスの列において各行にそれぞれに対応した複数の制御電極Ｅm,nを駆動する複数の駆動信号Ｓmが示す複数の電圧をクロック信号の立ち上がりごとにそれぞれ保持し、保持される複数の電圧に対応した複数の出力を有する。
メモリ５２Ｂは、制御電極Ｅm,nごとに設けられ、シフトレジスタ５１Ｂが保持する複数の電圧のいずれかに対応した出力に接続されて当該複数の電圧のいずれかを書き込み信号ＬＥに応じて保持する。
ドライバ６０Ｂは、メモリ５２Ｂが保持する電圧、または当該電圧をレベルシフトした所定電圧を位相制御電圧として当該制御電極Ｅm,nに印加する。
【0079】
制御回路部４０Ｂは、駆動信号発生回路４１Ｂと、クロック発生回路４７と、ドライブ信号書き換え回路４５と、を備えている。制御回路部４０Ｂは、図９に示すように、駆動信号発生回路４１Ｂからの列ごとの信号線Ｓ1,Ｓ2,…,Ｓm（以下、一般化してＳmと表記する）と、クロック発生回路４７からの全列共通の信号線ＣＫと、ドライブ信号書き換え回路４５からの全行共通の信号線ＬＥとでマトリクスにされている。
【0080】
なお、以下では、説明の都合上、信号線Ｓmによって送られる信号を信号Ｓmと表記する。また、信号線ＣＫによって送られる信号をクロック信号ＣＫと表記し、クロック信号ＣＫが送られるシフトレジスタ５１Ｂのクロック入力を、クロック入力ＣＫと表記する。また、信号線ＬＥによって送られる信号を信号ＬＥと表記し、信号ＬＥが送られるＤラッチ回路（メモリ５２Ｂ）のラッチイネーブル入力を、ラッチイネーブル入力ＬＥと表記する。
【0081】
駆動信号発生回路４１Ｂは、マトリクスの行ごと且つ列ごとに駆動信号Ｓmを生成し、生成した駆動信号Ｓmを複数のシフトレジスタ５１Ｂへそれぞれ出力する。
クロック発生回路４７は、複数のシフトレジスタ５１Ｂへ共通のクロック信号ＣＫを出力する。
ドライブ信号書き換え回路４５は、すべてのメモリ５２Ｂへ書き込み信号ＬＥを出力することですべてのメモリ５２Ｂがそれぞれ保持する電圧を制御周期ごとに書き換える。
クロック発生回路４７は、複数のシフトレジスタ５１Ｂへ共通のクロック信号ＣＫを出力する。
ドライブ信号書き換え回路４５は、すべてのメモリ５２Ｂへ書き込み信号ＬＥを出力することですべてのメモリ５２Ｂがそれぞれ保持する電圧を制御周期ごとに書き換える。
【0082】
図９に示す第２実施形態に係る光制御デバイスの駆動回路部２は、マトリクスにおけるｍ個の列が並んだ方向（図９において横）にｍ個のシフトレジスタ５１Ｂを備える。
各シフトレジスタ５１Ｂのデータ入力ＳＩには、駆動信号発生回路４１Ｂからの信号線Ｓ1～Ｓmが接続されている。
各シフトレジスタ５１Ｂのクロック入力ＣＫには、クロック発生回路４７が共通に接続されている。
各シフトレジスタ５１Ｂは、複数の出力として、マトリクスにおけるｎ個の行が並んだ方向（図９において縦）にｎ行分の出力端子Ｑ1,1～Ｑ1,n（１列目のシフトレジスタの場合）を備える。シフトレジスタ５１Ｂの出力端子Ｑ1,1～Ｑm,nには、それぞれメモリ５２Ｂが接続されている。なお、以下では、出力端子Ｑ1,1～Ｑ1,nに対応させて、各行の出力に保持されるデータを出力データＱ1,1～Ｑ1,nと表記する。
各シフトレジスタ５１Ｂのデータ入力ＳＩには、駆動信号発生回路４１Ｂからの信号線Ｓ1～Ｓmが接続されている。
各シフトレジスタ５１Ｂのクロック入力ＣＫには、クロック発生回路４７が共通に接続されている。
各シフトレジスタ５１Ｂは、複数の出力として、マトリクスにおけるｎ個の行が並んだ方向（図９において縦）にｎ行分の出力端子Ｑ1,1～Ｑ1,n（１列目のシフトレジスタの場合）を備える。シフトレジスタ５１Ｂの出力端子Ｑ1,1～Ｑm,nには、それぞれメモリ５２Ｂが接続されている。なお、以下では、出力端子Ｑ1,1～Ｑ1,nに対応させて、各行の出力に保持されるデータを出力データＱ1,1～Ｑ1,nと表記する。
【0083】
以下、メモリ５２Ｂは、例えばＤラッチ回路で構成されるものとして説明する。Ｄラッチ回路の出力端子Ｑにはドライバ６０Ｂが接続されている。ｍ列ｎ行に設けられた各ドライバ６０Ｂは、各制御電極Ｅ1,1～Ｅm,nに接続される。各Ｄラッチ回路のラッチイネーブル入力ＬＥには、ドライブ信号書き換え回路４５が共通に接続される。
【0084】
［光制御デバイスの駆動方法］
次に、第２実施形態に係る光制御デバイスの駆動方法として、信号の書き込み期間や書き込み方法について図９を参照（適宜図１～図３参照）して説明する。ここでは、すべての制御電極Ｅ1,1～Ｅm,nに所定の電圧を印加するためにすべての一時記憶部５０Ｂに所定のデータが書き込まれる書き込み期間をフェーズと呼ぶ。また、初めのデータについての書き込み期間をフェーズＰ１、次に新たなデータについての書き込み期間をフェーズＰ２、次の書き込み期間をフェーズＰ３、…のように表記する。
次に、第２実施形態に係る光制御デバイスの駆動方法として、信号の書き込み期間や書き込み方法について図９を参照（適宜図１～図３参照）して説明する。ここでは、すべての制御電極Ｅ1,1～Ｅm,nに所定の電圧を印加するためにすべての一時記憶部５０Ｂに所定のデータが書き込まれる書き込み期間をフェーズと呼ぶ。また、初めのデータについての書き込み期間をフェーズＰ１、次に新たなデータについての書き込み期間をフェーズＰ２、次の書き込み期間をフェーズＰ３、…のように表記する。
【0085】
フェーズＰ１では、各Ｄラッチ回路のラッチイネーブル入力ＬＥには、ドライブ信号書き換え回路４５からＬＥ信号としてＬｏｗ信号が与えられる。以下、ｎ個の行について順次行う処理を識別子ｋ（ｋ＝０～（ｎ－１））で識別する。
駆動信号発生回路４１Ｂは、まず、識別子ｋを０として、マトリクスの第ｎ行目におけるｍ列分の出力データＱ1,n～Ｑm,nにあたる駆動信号Ｓ1～Ｓmをそれぞれ生成し、各シフトレジスタ５１Ｂのデータ入力ＳＩへそれぞれ入力する。
駆動信号発生回路４１Ｂは、まず、識別子ｋを０として、マトリクスの第ｎ行目におけるｍ列分の出力データＱ1,n～Ｑm,nにあたる駆動信号Ｓ1～Ｓmをそれぞれ生成し、各シフトレジスタ５１Ｂのデータ入力ＳＩへそれぞれ入力する。
【0086】
次に、クロック発生回路４７がクロック信号ＣＫをＬｏｗからＨｉｇｈへ切り替えるタイミング（クロック信号の立ち上がり部）で、各シフトレジスタ５１Ｂの１行目の出力端子Ｑ1,1～Ｑm,1に、第ｎ行目におけるｍ列分の出力データＱ1,n～Ｑm,nが書き込まれ保持される。この後、クロック発生回路４７は、クロック信号ＣＫを、ＨｉｇｈからＬｏｗへ切り替える。
【0087】
次に、駆動信号発生回路４１Ｂは、識別子ｋを１として、マトリクスの第（ｎ－１）行目におけるｍ列分の出力データＱ1,n-1～Ｑm,n-1にあたる駆動信号Ｓ1～Ｓmをそれぞれ生成し、各シフトレジスタ５１Ｂのデータ入力ＳＩへそれぞれ入力する。
次にクロック信号ＣＫがＬｏｗからＨｉｇｈへ切り替わるタイミングで、各シフトレジスタ５１Ｂにおいて１行目の出力端子Ｑ1,1～Ｑm,1に保持されていたデータＱ1,n～Ｑm,nは、それぞれ、２行目の出力端子Ｑ1,2～Ｑm,2へと送られ保持される。また同時に、１行目の出力端子Ｑ1,1～Ｑm,1には、新たに第（ｎ－１）行目におけるｍ列分の出力データＱ1,n-1～Ｑm,n-1が書き込まれ保持される。
次にクロック信号ＣＫがＬｏｗからＨｉｇｈへ切り替わるタイミングで、各シフトレジスタ５１Ｂにおいて１行目の出力端子Ｑ1,1～Ｑm,1に保持されていたデータＱ1,n～Ｑm,nは、それぞれ、２行目の出力端子Ｑ1,2～Ｑm,2へと送られ保持される。また同時に、１行目の出力端子Ｑ1,1～Ｑm,1には、新たに第（ｎ－１）行目におけるｍ列分の出力データＱ1,n-1～Ｑm,n-1が書き込まれ保持される。
【0088】
このように駆動信号発生回路４１Ｂは、識別子ｋをインクリメントして、第（ｎ－ｋ）の行にあたる駆動信号Ｓ1～Ｓmを次々に発生させ、その都度、クロック信号ＣＫをＬｏｗからＨｇｉｈへ切り替える動作を繰り返す。これにより、最初に（識別子ｋが０のときに）各シフトレジスタ５１Ｂの１行目の出力端子Ｑ1,1～Ｑm,1に書き込んだ、第ｎ行目におけるｍ列分の出力データＱ1,n～Ｑm,nは、クロック信号ＣＫの立ち上げがｎ回終了するとき（識別子ｋがｎ－１のときに）、各シフトレジスタ５１Ｂにおける意図した行の出力端子（ｎ行目の出力端子）Ｑ1,n～Ｑm,nに移動し保持される。また同時に、ｍ個のシフトレジスタ５１Ｂのすべての出力端子Ｑ1,1～Ｑm,nに所定のデータの書き込みが完了する。
【0089】
すべてのシフトレジスタ５１Ｂのすべての出力に所定のデータが書き込まれると（フェーズＰ１が終了すると）、ドライブ信号書き換え回路４５から、すべてのＤラッチ回路のラッチイネーブル入力ＬＥへＬＥ信号としてＨｉｇｈ信号が出力される。そして、各Ｄラッチ回路の出力端子Ｑには、シフトレジスタ５１Ｂに保持されているデータが出力され、ＬＥ信号がＨｉｇｈからＬｏｗへ切り替わっても次にＬｏｗからＨｉｇｈへ切り替わるまで当該データは保持され出力を続ける。その出力は、反転または非反転の（図９では非反転）のバッファーないし増幅器を経て各制御電極Ｅ1,1～Ｅm,nに電圧が印加される。
【0090】
また、各Ｄラッチ回路の出力端子Ｑに、シフトレジスタ５１Ｂに保持されているデータが出力されているときに、ドライブ信号書き換え回路４５からのＬＥ信号がＨｉｇｈからＬｏｗへ切り替わった時点で、各シフトレジスタ５１Ｂへの新たなデータの書き込みを始める（フェーズＰ２を開始する）。
【0091】
［タイミングチャートの具体例］
図１０は、図９の制御回路部４０Ｂにおいてマトリクスの行の総数ｎが４であるものとして、第１列目のシフトレジスタ５１Ｂ（シフトレジスタ１）とＤラッチ回路（メモリ５２Ｂ）および制御電極の電圧のタイミングチャートを示す。ここでは、最初にＱ1,1、Ｑ1,2、Ｑ1,3、Ｑ1,4にそれぞれ０，１，０，１を書き込んで、次に１，０，１，０に書き換える場合を例示した。なお、図１０では下付きを解除している。
図１０は、図９の制御回路部４０Ｂにおいてマトリクスの行の総数ｎが４であるものとして、第１列目のシフトレジスタ５１Ｂ（シフトレジスタ１）とＤラッチ回路（メモリ５２Ｂ）および制御電極の電圧のタイミングチャートを示す。ここでは、最初にＱ1,1、Ｑ1,2、Ｑ1,3、Ｑ1,4にそれぞれ０，１，０，１を書き込んで、次に１，０，１，０に書き換える場合を例示した。なお、図１０では下付きを解除している。
【0092】
例えばフェーズＰ１において、シフトレジスタ１のデータ入力ＳＩには、Ｑ1,4データとして「１」、Ｑ1,3データとして「０」、Ｑ1,2データとして「１」、Ｑ1,1データとして「０」を、この順番に入力される。これらのデータをフェーズＰ１におけるＰ１データと呼ぶ。最初にＱ1,4データとして書き込んだ、第４行目のデータ「１」は、クロック信号ＣＫの立ち上げが４回終了するとき、シフトレジスタ１の４行目の出力端子Ｑ1,4に移動し保持されることが分かる。また、このとき同時に出力端子Ｑ1,1に「０」、出力端子Ｑ1,2に「１」、出力端子Ｑ1,3に「０」が保持されることが分かる。
【0093】
ここで、シフトレジスタ１のデータ入力ＳＩにＱ1,4データとして「１」を書き込み始めた時刻からカウントして、カウント開始後にクロック信号ＣＫの立ち上げが４回起こるまでの期間が、フェーズＰ１におけるＰ１データ書き込み期間である。このＰ１データ書き込み期間が終了すると、Ｄラッチ回路のラッチイネーブル入力ＬＥは、ＬｏｗからＨｉｇｈへ切り替わる。そして、シフトレジスタ１の出力端子Ｑ1,1、Ｑ1,2、Ｑ1,3、Ｑ1,4にそれぞれ接続されていた各Ｄラッチ回路の出力端子Ｑには、シフトレジスタ１の出力端子Ｑ1,1、Ｑ1,2、Ｑ1,3、Ｑ1,4に保持されているデータが出力される。これにより、シフトレジスタ１の出力端子Ｑ1,1、Ｑ1,2、Ｑ1,3、Ｑ1,4にＤラッチ回路を介してそれぞれ接続されていた制御電極Ｅ1,1、Ｅ1,2、Ｅ1,3、Ｅ1,4にデータ０，１，０，１に相当する電圧が印加される。
【0094】
ここで、Ｄラッチ回路のラッチイネーブル入力ＬＥがＬｏｗからＨｉｇｈへ切り替わった時刻からカウントして、カウント開始後にＬＥ信号がＨｉｇｈからＬｏｗへ切り替わった後に再びＬｏｗからＨｉｇｈへ切り替わった時刻までの期間が、Ｐ１データによる制御電極Ｅ1,1、Ｅ1,2、Ｅ1,3、Ｅ1,4への電圧印加期間である。
続いてフェーズＰ２において、シフトレジスタ１のデータ入力ＳＩには、Ｑ1,4データとして「０」、Ｑ1,3データとして「１」、Ｑ1,2データとして「０」、Ｑ1,1データとして「１」を、この順番に入力される。これらのデータをフェーズＰ２におけるＰ２データと呼ぶ。Ｐ２データの書き込み手順は、Ｐ１データの書き込み手順と同様なので、これ以上の説明を省略する。
続いてフェーズＰ２において、シフトレジスタ１のデータ入力ＳＩには、Ｑ1,4データとして「０」、Ｑ1,3データとして「１」、Ｑ1,2データとして「０」、Ｑ1,1データとして「１」を、この順番に入力される。これらのデータをフェーズＰ２におけるＰ２データと呼ぶ。Ｐ２データの書き込み手順は、Ｐ１データの書き込み手順と同様なので、これ以上の説明を省略する。
【0095】
なお、Ｐ２データ書き込み期間は、フェーズＰ２における同様の期間のことである。このＰ２データ書き込み期間の後には、Ｐ２データによる制御電極Ｅ1,1、Ｅ1,2、Ｅ1,3、Ｅ1,4への電圧印加期間が存在するが図１０では図示を省略している。また、タイミングチャートは、どのメモリにどんな値を保持するのかを示す条件によって変わるものである。
【0096】
［シフトレジスタの構成例］
次に、シフトレジスタの構成例について図１１（ａ）～図１１（ｄ）を参照して説明する。ここでは、図９の制御回路部４０Ｂにおいてマトリクスの行の総数ｎが４であるものとして、第１列目のシフトレジスタ５１Ｂ（シフトレジスタ１）の構成例を説明する。
シフトレジスタ１は、図１１（ａ）に示すように、Ｄフリップフロップを４段接続して構成することができる。図１１（ｂ）は、Ｄフリップフロップのシンボルを示し、図１１（ｃ）はＤフリップフロップの論理回路図を示す。図１１（ｄ）は、図１１（ａ）に示すシフトレジスタの真理値表を示す。なお、シフトレジスタは、Ｄフリップフロップを５段以上接続して構成することもできる。
次に、シフトレジスタの構成例について図１１（ａ）～図１１（ｄ）を参照して説明する。ここでは、図９の制御回路部４０Ｂにおいてマトリクスの行の総数ｎが４であるものとして、第１列目のシフトレジスタ５１Ｂ（シフトレジスタ１）の構成例を説明する。
シフトレジスタ１は、図１１（ａ）に示すように、Ｄフリップフロップを４段接続して構成することができる。図１１（ｂ）は、Ｄフリップフロップのシンボルを示し、図１１（ｃ）はＤフリップフロップの論理回路図を示す。図１１（ｄ）は、図１１（ａ）に示すシフトレジスタの真理値表を示す。なお、シフトレジスタは、Ｄフリップフロップを５段以上接続して構成することもできる。
【0097】
第２実施形態に係る光制御デバイスの駆動回路部２は、第１実施形態と比べて以下の効果を奏する。
図８（ａ）に示す駆動回路部２では、駆動信号発生回路４１からの信号線Ｓmの１本当たり、ｎ行分（ｎ個）のＤラッチ回路におけるそれぞれのデータ入力Ｄ1へ接続される。一方、第２実施形態は、駆動信号発生回路４１からの信号線Ｓmの１本当たり、１つのＳＩ入力分の駆動負荷で済むため、駆動信号発生回路４１の最終段の出力素子における駆動負荷が１／ｎに低減できる。
図８（ａ）に示す駆動回路部２では、駆動信号発生回路４１からの配線が、導波路選択回路４３からのｎ本の信号線ＬＥ１nをまたいでいる。一方、第２実施形態は、駆動信号発生回路４１を、各列のシフトレジスタ５１ＢのＳＩ入力近傍に配置することで、またぐ配線数を格段に少なくし、容量性負荷を低減できる。さらに、第２実施形態は、配線長自体も短くすることができるため、配線抵抗も下げることができる。そのため、駆動信号発生回路４１の駆動負荷を少なくすることができ、よりいっそう、高速・低消費電力化が可能となる。
図８（ａ）に示す駆動回路部２では、駆動信号発生回路４１からの信号線Ｓmの１本当たり、ｎ行分（ｎ個）のＤラッチ回路におけるそれぞれのデータ入力Ｄ1へ接続される。一方、第２実施形態は、駆動信号発生回路４１からの信号線Ｓmの１本当たり、１つのＳＩ入力分の駆動負荷で済むため、駆動信号発生回路４１の最終段の出力素子における駆動負荷が１／ｎに低減できる。
図８（ａ）に示す駆動回路部２では、駆動信号発生回路４１からの配線が、導波路選択回路４３からのｎ本の信号線ＬＥ１nをまたいでいる。一方、第２実施形態は、駆動信号発生回路４１を、各列のシフトレジスタ５１ＢのＳＩ入力近傍に配置することで、またぐ配線数を格段に少なくし、容量性負荷を低減できる。さらに、第２実施形態は、配線長自体も短くすることができるため、配線抵抗も下げることができる。そのため、駆動信号発生回路４１の駆動負荷を少なくすることができ、よりいっそう、高速・低消費電力化が可能となる。
【0098】
以上、本発明の各実施形態に係る光制御デバイスおよびその駆動方法について説明したが、本発明の趣旨はこれらの記載に限定されるものではなく、特許請求の範囲の記載に基づいて広く解釈されなければならない。また、これらの記載に基づいて種々変更、改変などしたものも本発明の趣旨に含まれることはいうまでもない。
【0099】
例えば、各実施形態では、位相制御分割電極２１において、制御電極Ｅm,nの長さが短いものほど光出力端７の側に配置されていることとしたが、制御電極Ｅm,nの長さが短いものほど光入力部３の側に配置されるように構成することもできる。
また、各実施形態では、上下一対の下部電極を共通電極２５とし、上部電極を位相制御分割電極２１としたが、上部電極を共通電極２５とし、下部電極を位相制御分割電極２１とすることもできる。位相制御分割電極２１を下部電極とする場合、隣り合う位相制御分割電極２１の間に絶縁保護膜を配置する。
駆動回路部２に、別に作製した導波路を後付けすることができる。
また、各実施形態では、導波路９がＥＯポリマー導波路であるハイブリッド型の導波路であるものとしたが、これに限らず、導波路９を含めて光入力部３から光出射端７まで全部Ｓｉ3Ｎ4導波路で形成することもできる。
さらに、各実施形態では、光がｚ方向に出射しｚ方向からｘ方向へ偏向できるような光出力端７としたが、これに限らない。例えば光出力端の導波路にグレーティングを刻み、ｙ方向に光を出射できるようにしてもよい。
また、各実施形態では、上下一対の下部電極を共通電極２５とし、上部電極を位相制御分割電極２１としたが、上部電極を共通電極２５とし、下部電極を位相制御分割電極２１とすることもできる。位相制御分割電極２１を下部電極とする場合、隣り合う位相制御分割電極２１の間に絶縁保護膜を配置する。
駆動回路部２に、別に作製した導波路を後付けすることができる。
また、各実施形態では、導波路９がＥＯポリマー導波路であるハイブリッド型の導波路であるものとしたが、これに限らず、導波路９を含めて光入力部３から光出射端７まで全部Ｓｉ3Ｎ4導波路で形成することもできる。
さらに、各実施形態では、光がｚ方向に出射しｚ方向からｘ方向へ偏向できるような光出力端７としたが、これに限らない。例えば光出力端の導波路にグレーティングを刻み、ｙ方向に光を出射できるようにしてもよい。
【符号の説明】
【0100】
１ 光制御デバイス
２ 駆動回路部
３ 光入力部
４ 光ビームスプリッタ部
５ 位相制御部
６ マルチ光導波路部
７ 光出力端
８ａ，８ｂ Ｓｉ3Ｎ4導波路
９ ＥＯポリマー導波路（導波路）
１０ 基板
１１ 入力側光結合部
１２ 出力側光結合部
１５ クラッド
１５ａ 中間クラッド
１５ｂ 下部クラッド
１５ｃ 上部クラッド
２１ 位相制御分割電極
２５ 共通電極
３０ 駆動素子
４０，４０Ｂ 制御回路部
４１，４１Ｂ 駆動信号発生回路
４３ 導波路選択回路
４５ ドライブ信号書き換え回路
４７ クロック発生回路
５０，５０Ｂ 一時記憶部
５１ 第１メモリ
５１Ｂ シフトレジスタ
５２ 第２メモリ
５２Ｂ メモリ
６０，６０Ｂ ドライバ（ドライバ回路）
Ｅ1,1～Ｅ4,1 制御電極
２ 駆動回路部
３ 光入力部
４ 光ビームスプリッタ部
５ 位相制御部
６ マルチ光導波路部
７ 光出力端
８ａ，８ｂ Ｓｉ3Ｎ4導波路
９ ＥＯポリマー導波路（導波路）
１０ 基板
１１ 入力側光結合部
１２ 出力側光結合部
１５ クラッド
１５ａ 中間クラッド
１５ｂ 下部クラッド
１５ｃ 上部クラッド
２１ 位相制御分割電極
２５ 共通電極
３０ 駆動素子
４０，４０Ｂ 制御回路部
４１，４１Ｂ 駆動信号発生回路
４３ 導波路選択回路
４５ ドライブ信号書き換え回路
４７ クロック発生回路
５０，５０Ｂ 一時記憶部
５１ 第１メモリ
５１Ｂ シフトレジスタ
５２ 第２メモリ
５２Ｂ メモリ
６０，６０Ｂ ドライバ（ドライバ回路）
Ｅ1,1～Ｅ4,1 制御電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
