(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024162167
(43)【公開日】2024-11-21
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G05F 1/56 20060101AFI20241114BHJP
【ＦＩ】
G05F1/56 320C
G05F1/56 320A
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023077463
(22)【出願日】2023-05-09
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】泉田 和亮
(72)【発明者】
【氏名】松尾 裕介
【テーマコード（参考）】
5H430
【Ｆターム（参考）】
5H430BB01
5H430BB05
5H430BB09
5H430BB11
5H430EE01
5H430LA06
5H430LA24
5H430LB03
(57)【要約】
【課題】動作の履歴をコントローラを用いず簡易に且つ不揮発に記憶する。
【解決手段】半導体装置は、Ｎ個の電子ヒューズを含む記憶回路と、切断制御回路と、を備える。記憶回路は、第１の電子ヒューズが溶断していない状態において、第１端子に第１電圧が印加された場合に、第１の電子ヒューズに閾値以上の電流を流し、第ｎの電子ヒューズ（ｎは、２以上、Ｎ以下の整数）が溶断していない状態において、第１端子に第１電圧が印加された場合に、第ｎの電子ヒューズに閾値以上の電流を流す。切断制御回路は、切断指示信号を受け取った場合に、第１端子に第１電圧を印加し、第（ｎ－１）の電子ヒューズが溶断した後、第ｎの電子ヒューズが溶断する前に、第１端子への第１電圧の印加を停止する。
【選択図】図１
【解決手段】半導体装置は、Ｎ個の電子ヒューズを含む記憶回路と、切断制御回路と、を備える。記憶回路は、第１の電子ヒューズが溶断していない状態において、第１端子に第１電圧が印加された場合に、第１の電子ヒューズに閾値以上の電流を流し、第ｎの電子ヒューズ（ｎは、２以上、Ｎ以下の整数）が溶断していない状態において、第１端子に第１電圧が印加された場合に、第ｎの電子ヒューズに閾値以上の電流を流す。切断制御回路は、切断指示信号を受け取った場合に、第１端子に第１電圧を印加し、第（ｎ－１）の電子ヒューズが溶断した後、第ｎの電子ヒューズが溶断する前に、第１端子への第１電圧の印加を停止する。
【選択図】図１
【特許請求の範囲】
【請求項1】
Ｎ個（Ｎは、２以上の整数）の電子ヒューズを含む記憶回路と、
切断制御回路と、
を備え、
前記Ｎ個の電子ヒューズのそれぞれは、流れる電流が閾値以上の場合に溶断し、
前記記憶回路は、
前記Ｎ個の電子ヒューズのうちの第１の電子ヒューズが溶断していない状態において、第１端子に第１電圧が印加された場合に、前記第１の電子ヒューズに前記閾値以上の電流を流し、
前記Ｎ個の電子ヒューズのうちの第ｎの電子ヒューズ（ｎは、２以上、Ｎ以下の整数）が溶断しておらず、且つ、前記Ｎ個の電子ヒューズのうちの第１から第（ｎ－１）までの電子ヒューズの全てが溶断している状態において、前記第１端子に前記第１電圧が印加された場合に、前記第ｎの電子ヒューズに前記閾値以上の電流を流し、
前記切断制御回路は、切断指示信号を受け取った場合に、前記第１端子に前記第１電圧を印加し、前記Ｎ個の電子ヒューズのうちの第（ｎ－１）の電子ヒューズが溶断した後、前記第ｎの電子ヒューズが溶断する前に、前記第１端子への前記第１電圧の印加を停止する
半導体装置。
切断制御回路と、
を備え、
前記Ｎ個の電子ヒューズのそれぞれは、流れる電流が閾値以上の場合に溶断し、
前記記憶回路は、
前記Ｎ個の電子ヒューズのうちの第１の電子ヒューズが溶断していない状態において、第１端子に第１電圧が印加された場合に、前記第１の電子ヒューズに前記閾値以上の電流を流し、
前記Ｎ個の電子ヒューズのうちの第ｎの電子ヒューズ（ｎは、２以上、Ｎ以下の整数）が溶断しておらず、且つ、前記Ｎ個の電子ヒューズのうちの第１から第（ｎ－１）までの電子ヒューズの全てが溶断している状態において、前記第１端子に前記第１電圧が印加された場合に、前記第ｎの電子ヒューズに前記閾値以上の電流を流し、
前記切断制御回路は、切断指示信号を受け取った場合に、前記第１端子に前記第１電圧を印加し、前記Ｎ個の電子ヒューズのうちの第（ｎ－１）の電子ヒューズが溶断した後、前記第ｎの電子ヒューズが溶断する前に、前記第１端子への前記第１電圧の印加を停止する
半導体装置。
【請求項2】
電子回路と、
前記電子回路に予め定められた異常が発生したことを検出する検出回路と、
をさらに備え、
前記検出回路は、前記異常を検出する毎に、前記切断指示信号を前記切断制御回路に供給する
請求項１に記載の半導体装置。
前記電子回路に予め定められた異常が発生したことを検出する検出回路と、
をさらに備え、
前記検出回路は、前記異常を検出する毎に、前記切断指示信号を前記切断制御回路に供給する
請求項１に記載の半導体装置。
【請求項3】
電子回路と、
前記電子回路が起動したことを検出する検出回路と、
をさらに備え、
前記検出回路は、前記電子回路が起動する毎に、前記切断指示信号を前記切断制御回路に供給する
請求項１に記載の半導体装置。
前記電子回路が起動したことを検出する検出回路と、
をさらに備え、
前記検出回路は、前記電子回路が起動する毎に、前記切断指示信号を前記切断制御回路に供給する
請求項１に記載の半導体装置。
【請求項4】
電子回路と、
トリガ信号を受信するトリガ受信回路と、
をさらに備え、
前記トリガ受信回路は、前記トリガ信号を受信する毎に、前記切断指示信号を前記切断制御回路に供給する
請求項１に記載の半導体装置。
トリガ信号を受信するトリガ受信回路と、
をさらに備え、
前記トリガ受信回路は、前記トリガ信号を受信する毎に、前記切断指示信号を前記切断制御回路に供給する
請求項１に記載の半導体装置。
【請求項5】
出力停止回路をさらに備え、
前記電子回路は、負荷へ供給する出力電圧を発生する電圧レギュレータ回路であり、
前記出力停止回路は、前記Ｎ個の電子ヒューズのうちの第Ｎの電子ヒューズが溶断した場合、前記電圧レギュレータ回路から前記負荷への前記出力電圧の供給を停止させる
請求項２から４の何れか１項に記載の半導体装置。
前記電子回路は、負荷へ供給する出力電圧を発生する電圧レギュレータ回路であり、
前記出力停止回路は、前記Ｎ個の電子ヒューズのうちの第Ｎの電子ヒューズが溶断した場合、前記電圧レギュレータ回路から前記負荷への前記出力電圧の供給を停止させる
請求項２から４の何れか１項に記載の半導体装置。
【請求項6】
前記Ｎ個の電子ヒューズのうちの第Ｎの電子ヒューズが溶断した場合、外部装置へ異常を表す信号を通知する異常通知回路をさらに備える
請求項２から４の何れか１項に記載の半導体装置。
請求項２から４の何れか１項に記載の半導体装置。
【請求項7】
入力停止回路をさらに備え、
前記電子回路は、負荷に供給される出力電圧を発生する電圧レギュレータ回路であり、
前記入力停止回路は、前記Ｎ個の電子ヒューズのうちの第Ｎの電子ヒューズが溶断した場合、前記電圧レギュレータ回路への電圧の供給を停止させる
請求項２から４の何れか１項に記載の半導体装置。
前記電子回路は、負荷に供給される出力電圧を発生する電圧レギュレータ回路であり、
前記入力停止回路は、前記Ｎ個の電子ヒューズのうちの第Ｎの電子ヒューズが溶断した場合、前記電圧レギュレータ回路への電圧の供給を停止させる
請求項２から４の何れか１項に記載の半導体装置。
【請求項8】
定電流源と、
参照トランジスタと、
Ｎ個の溶断トランジスタと、
（Ｎ－１）個の抵抗と、
（Ｎ－１）個の連結トランジスタと、
をさらに備え、
前記参照トランジスタは、制御端子が正端子または負端子に接続され、
前記参照トランジスタにおける正端子および負端子と、前記定電流源とは、前記第１端子とグランド端子との間に直列に接続され、
前記定電流源は、前記第１端子に前記第１電圧が印加された場合に、前記参照トランジスタに第１電流を流し、
前記Ｎ個の溶断トランジスタのうちの第１の溶断トランジスタにおける正端子および負端子と、前記第１の電子ヒューズとは、前記第１端子と前記グランド端子との間に直列に接続され、
前記Ｎ個の溶断トランジスタのうちの第ｎの溶断トランジスタにおける正端子および負端子と、前記第ｎの電子ヒューズとは、前記第１端子と前記グランド端子との間に直列に接続され、
前記第１の溶断トランジスタは、前記参照トランジスタに前記第１電流が流れる場合に、制御端子を介して電圧が印加されることにより正端子と負端子との間に前記閾値以上の電流を流し、
前記第ｎの溶断トランジスタは、前記（Ｎ－１）個の抵抗のうちの第（ｎ－１）の抵抗に電流が流れる場合、制御端子に前記第（ｎ－１）の抵抗を介して電圧が印加されることにより正端子と負端子との間に前記閾値以上の電流を流し、
前記（Ｎ－１）個の連結トランジスタのうちの第（ｎ－１）の連結トランジスタは、前記第（ｎ－１）の電子ヒューズが溶断していない場合には、前記（Ｎ－１）個の抵抗のうちの第（ｎ－１）の抵抗に流れる電流を０とし、前記第（ｎ－１）の電子ヒューズが溶断している場合には、前記Ｎ個の溶断トランジスタのうちの第（ｎ－１）の溶断トランジスタに流れる電流を前記第（ｎ－１）の抵抗に流す
請求項１に記載の半導体装置。
参照トランジスタと、
Ｎ個の溶断トランジスタと、
（Ｎ－１）個の抵抗と、
（Ｎ－１）個の連結トランジスタと、
をさらに備え、
前記参照トランジスタは、制御端子が正端子または負端子に接続され、
前記参照トランジスタにおける正端子および負端子と、前記定電流源とは、前記第１端子とグランド端子との間に直列に接続され、
前記定電流源は、前記第１端子に前記第１電圧が印加された場合に、前記参照トランジスタに第１電流を流し、
前記Ｎ個の溶断トランジスタのうちの第１の溶断トランジスタにおける正端子および負端子と、前記第１の電子ヒューズとは、前記第１端子と前記グランド端子との間に直列に接続され、
前記Ｎ個の溶断トランジスタのうちの第ｎの溶断トランジスタにおける正端子および負端子と、前記第ｎの電子ヒューズとは、前記第１端子と前記グランド端子との間に直列に接続され、
前記第１の溶断トランジスタは、前記参照トランジスタに前記第１電流が流れる場合に、制御端子を介して電圧が印加されることにより正端子と負端子との間に前記閾値以上の電流を流し、
前記第ｎの溶断トランジスタは、前記（Ｎ－１）個の抵抗のうちの第（ｎ－１）の抵抗に電流が流れる場合、制御端子に前記第（ｎ－１）の抵抗を介して電圧が印加されることにより正端子と負端子との間に前記閾値以上の電流を流し、
前記（Ｎ－１）個の連結トランジスタのうちの第（ｎ－１）の連結トランジスタは、前記第（ｎ－１）の電子ヒューズが溶断していない場合には、前記（Ｎ－１）個の抵抗のうちの第（ｎ－１）の抵抗に流れる電流を０とし、前記第（ｎ－１）の電子ヒューズが溶断している場合には、前記Ｎ個の溶断トランジスタのうちの第（ｎ－１）の溶断トランジスタに流れる電流を前記第（ｎ－１）の抵抗に流す
請求項１に記載の半導体装置。
【請求項9】
前記切断制御回路は、
第１バイアス抵抗と、
第１値または第２値を保持し、前記第１値を保持している状態においてリセットパルスが与えられた場合、保持する値を前記第２値に変化させ、前記第２値を保持している状態においてセットパルスが与えられた場合、保持する値を前記第１値に変化させるＳＲラッチ回路と、
前記ＳＲラッチ回路が前記第２値を保持している場合、電源電圧を前記第１バイアス抵抗を介して前記第１端子に印加し、前記ＳＲラッチ回路が前記第１値を保持している場合、前記第１端子への前記電源電圧の印加を停止する電圧印加回路と、
を含み、
前記電圧印加回路は、
前記切断指示信号を受け取った場合、前記リセットパルスを前記ＳＲラッチ回路に与え、
前記電源電圧を前記第１バイアス抵抗を介して前記第１端子に印加している状態において、前記第１端子の電圧が上昇した場合、前記ＳＲラッチ回路に前記セットパルスを与える
請求項８に記載の半導体装置。
第１バイアス抵抗と、
第１値または第２値を保持し、前記第１値を保持している状態においてリセットパルスが与えられた場合、保持する値を前記第２値に変化させ、前記第２値を保持している状態においてセットパルスが与えられた場合、保持する値を前記第１値に変化させるＳＲラッチ回路と、
前記ＳＲラッチ回路が前記第２値を保持している場合、電源電圧を前記第１バイアス抵抗を介して前記第１端子に印加し、前記ＳＲラッチ回路が前記第１値を保持している場合、前記第１端子への前記電源電圧の印加を停止する電圧印加回路と、
を含み、
前記電圧印加回路は、
前記切断指示信号を受け取った場合、前記リセットパルスを前記ＳＲラッチ回路に与え、
前記電源電圧を前記第１バイアス抵抗を介して前記第１端子に印加している状態において、前記第１端子の電圧が上昇した場合、前記ＳＲラッチ回路に前記セットパルスを与える
請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
装置に異常が発生した回数または装置の動作回数等を記憶するシステムが知られている（例えば、特許文献１）。このようなシステムは、記憶している回数に基づき故障の原因等を解析することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平２－２１３３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、従来、このようなシステムは、マイクロコントローラが異常または動作回数を検出し、検出した回数をメモリ装置に記憶させる。このため、従来のシステムは、マイクロコントローラを搭載していない半導体装置等に適用することができなかった。また、従来のシステムは、過電圧等によりメモリ装置が故障した場合、記憶した回数を読み出すことができず解析をすることができなかった。
【0005】
本発明は、上記に鑑みてなされたものであって、動作の履歴をコントローラを用いず簡易に且つ不揮発に記憶することができる半導体装置を提供する。
【課題を解決するための手段】
【0006】
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、Ｎ個（Ｎは、２以上の整数）の電子ヒューズを含む記憶回路と、切断制御回路と、を備える。前記Ｎ個の電子ヒューズのそれぞれは、流れる電流が閾値以上の場合に溶断する。前記記憶回路は、前記Ｎ個の電子ヒューズのうちの第１の電子ヒューズが溶断していない状態において、第１端子に第１電圧が印加された場合に、前記第１の電子ヒューズに前記閾値以上の電流を流し、前記Ｎ個の電子ヒューズのうちの第ｎの電子ヒューズ（ｎは、２以上、Ｎ以下の整数）が溶断しておらず、且つ、前記Ｎ個の電子ヒューズのうちの第１から第（ｎ－１）までの電子ヒューズの全てが溶断している状態において、前記第１端子に前記第１電圧が印加された場合に、前記第ｎの電子ヒューズに前記閾値以上の電流を流す。前記切断制御回路は、切断指示信号を受け取った場合に、前記第１端子に前記第１電圧を印加し、前記Ｎ個の電子ヒューズのうちの第（ｎ－１）の電子ヒューズが溶断した後、前記第ｎの電子ヒューズが溶断する前に、前記第１端子への前記第１電圧の印加を停止する。
【発明の効果】
【0007】
本発明によれば、動作の履歴をコントローラを用いず簡易に且つ不揮発に記憶することができる半導体装置を提供する。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１０の構成を、直流電源１１０および負荷１２０とともに示す図である。
図１は、第１実施形態に係る半導体装置１０の構成を、直流電源１１０および負荷１２０とともに示す図である。
【0010】
第１実施形態に係る半導体装置１０は、電子回路２０と、検出回路３０と、記憶回路３２と、切断制御回路３４とを備える。
【0011】
電子回路２０は、例えば電圧レギュレータ回路である。電圧レギュレータ回路である電子回路２０は、直流電源１１０から直流入力電圧Ｖｉｎを受け取り、安定化した直流出力電圧Ｖｏｕｔを発生して負荷１２０に供給する。なお、電子回路２０は、電圧レギュレータ回路に限らず、どのような回路であってもよい。
【0012】
検出回路３０は、電子回路２０に予め定められた異常が発生したことを検出する。例えば、検出回路３０は、所定温度以上発熱したこと、所定値以上の電流が流れたこと、または、所定値以上の電圧が印加されたこと等を異常として検出する。検出回路３０は、電子回路２０に予め定められた異常が発生した場合、切断指示信号を切断制御回路３４に与える。
【0013】
検出回路３０は、電子回路２０が起動したことを検出してもよい。この場合、検出回路３０は、電子回路２０が起動する毎に、切断指示信号を切断制御回路３４に供給する。また、検出回路３０は、電子回路２０が予め定められた動作をしたことを検出してもよい。この場合、検出回路３０は、電子回路２０が予め定められた動作をする毎に、切断指示信号を切断制御回路３４に供給する。
【0014】
記憶回路３２は、Ｎ個の電子ヒューズ４０を含む。Ｎは、２以上の整数である。記憶回路３２は、Ｎ個の電子ヒューズ４０として、第１の電子ヒューズ４０－１から、第Ｎの電子ヒューズ４０－Ｎを含む。
【0015】
Ｎ個の電子ヒューズ４０のそれぞれは、半導体基板に半導体プロセスによって製造されるヒューズである。Ｎ個の電子ヒューズ４０のそれぞれは、２端子の素子であって、流れる電流が閾値以上の場合に溶断する。すなわち、Ｎ個の電子ヒューズ４０のそれぞれは、流れる電流が閾値未満の場合には、２端子間の抵抗値がほぼ０の素子であり、流れる電流が閾値以上となった後には、２端子間を電気的に切断する。なお、Ｎ個の電子ヒューズ４０のそれぞれは、閾値以上の電流が所定時間流れ続けた場合に、溶断する構成であってもよい。すなわち、Ｎ個の電子ヒューズ４０のそれぞれは、流れる電流が瞬時的に閾値以上となっても、溶断しない構成であってもよい。
【0016】
記憶回路３２は、第１端子３６に予め定められた第１電圧が印加される毎に、Ｎ個の電子ヒューズ４０を１個ずつ順次に溶断する。
【0017】
より具体的には、記憶回路３２は、Ｎ個の電子ヒューズ４０のうちの第１の電子ヒューズ４０－１が溶断していない状態において、第１端子３６に第１電圧が印加された場合に、第１の電子ヒューズ４０－１に閾値以上の電流を流し、Ｎ個の電子ヒューズ４０のうちの第１の電子ヒューズ４０－１以外に閾値以上の電流を流さない。すなわち、記憶回路３２は、Ｎ個の電子ヒューズ４０のうちの第１の電子ヒューズ４０－１が溶断していない状態において、第１端子３６に第１電圧が印加された場合に、第１の電子ヒューズ４０－１のみを溶断する。
【0018】
また、記憶回路３２は、Ｎ個の電子ヒューズ４０のうちの第ｎの電子ヒューズ４０－ｎが溶断しておらず（ｎは、２以上、Ｎ以下の整数）、且つ、Ｎ個の電子ヒューズ４０のうちの第１から第（ｎ－１）までの電子ヒューズ４０－１～４０－（ｎ－１）が溶断している状態において、第１端子３６に第１電圧が印加された場合に、第ｎの電子ヒューズ４０－ｎに閾値以上の電流を流し、Ｎ個の電子ヒューズ４０のうちの第ｎの電子ヒューズ４０－ｎ以外の電子ヒューズ４０に閾値以上の電流を流さない。すなわち、記憶回路３２は、第ｎの電子ヒューズ４０－ｎが溶断しておらず、且つ、第１から第（ｎ－１）までの電子ヒューズ４０－１～４０－（ｎ－１）が溶断している状態において、第１端子３６に第１電圧が印加された場合に、第ｎの電子ヒューズ４０－ｎのみを溶断する。なお、記憶回路３２は、第ｎの電子ヒューズ４０－ｎに閾値以上の電流が流れたことにより第ｎの電子ヒューズ４０－ｎが溶断した後、第１端子３６に第１電圧が一定時間以上継続して印加され続けた場合、一定時間後において、第（ｎ＋１）の電子ヒューズ４０－（ｎ＋１）を溶断する。
【0019】
切断制御回路３４は、検出回路３０から切断指示信号を受け取る。切断制御回路３４は、切断指示信号を受け取った場合に、記憶回路３２の第１端子３６に第１電圧を印加し、Ｎ個の電子ヒューズのうちの第（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断した後、第ｎの電子ヒューズ４０－ｎが溶断する前に、第１端子３６への第１電圧の印加を停止する。このような切断制御回路３４は、切断指示信号を受け取る毎に、Ｎ個の電子ヒューズ４０のうちの１個の電子ヒューズ４０を溶断させることができる。より詳しくは、このような切断制御回路３４は、切断指示信号を受け取る毎に、第１の電子ヒューズ４０－１から順次に１個ずつ電子ヒューズ４０を溶断させることができる。
【0020】
このような構成の半導体装置１０において、Ｎ個の電子ヒューズ４０のうちの溶断された電子ヒューズ４０の個数は、検出回路３０により検出された電子回路２０に発生した異常の回数、電子回路２０が起動した回数、または、電子回路２０において所定の動作がされた回数等の動作履歴を表す。半導体基板に形成されたＮ個の電子ヒューズ４０のそれぞれが溶断しているか接続しているかの状態は、例えば、電子顕微鏡または各種の解析装置等を用いて半導体基板を解析することにより検出できる。従って、このような構成の半導体装置１０は、電子回路２０の動作履歴を不揮発に記憶することができる。
【0021】
図２は、第１実施形態に係る記憶回路３２の構成を示す図である。
【0022】
記憶回路３２は、Ｎ個の電子ヒューズ４０と、参照トランジスタ５０と、定電流源５２と、Ｎ個の溶断トランジスタ５４と、（Ｎ－１）個の抵抗５６と、（Ｎ－１）個の連結トランジスタ５８とを含む。
【0023】
記憶回路３２は、Ｎ個の電子ヒューズ４０として、第１の電子ヒューズ４０－１～第Ｎの電子ヒューズ４０－Ｎを含む。記憶回路３２は、Ｎ個の溶断トランジスタ５４として、第１の溶断トランジスタ５４－１～第Ｎの溶断トランジスタ５４－Ｎを含む。記憶回路３２は、（Ｎ－１）個の抵抗５６として、第１の抵抗５６－１～第（Ｎ－１）の抵抗５６－（Ｎ－１）を含む。記憶回路３２は、（Ｎ－１）個の連結トランジスタ５８として、第１の連結トランジスタ５８－１～第（Ｎ－１）の連結トランジスタ５８－（Ｎ－１）を含む。
【0024】
なお、参照トランジスタ５０は、３端子素子であり、制御端子、正端子および負端子を含む。本実施形態において、参照トランジスタ５０は、バイポーラトランジスタである。バイポーラトランジスタは、制御端子がベース端子であり、正端子および負端子がエミッタ端子およびコレクタ端子である。なお、正端子がエミッタ端子である場合、負端子はコレクタ端子である。また、正端子がコレクタ端子である場合、負端子がエミッタ端子である。
【0025】
また、参照トランジスタ５０は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等の電界効果トランジスタであってもよい。電界効果トランジスタは、制御端子がゲート端子であり、正端子および負端子がドレイン端子およびソース端子である。なお、正端子がドレイン端子である場合、負端子はソース端子である。また、正端子がソース端子である場合、負端子がドレイン端子である。なお、他のトランジスタについても、参照トランジスタ５０と同様である。
【0026】
参照トランジスタ５０は、ダイオード接続される。すなわち、参照トランジスタ５０は、バイポーラトランジスタである場合、ベース端子とコレクタ端子とが接続される。また、参照トランジスタ５０は、電界効果トランジスタである場合、ゲート端子とドレイン端子とが接続される。
【0027】
定電流源５２は、電力が供給された場合、一定の電流を流す。参照トランジスタ５０における正端子および負端子と、定電流源５２とは、第１端子３６とグランド端子との間に直列に接続される。そして、定電流源５２は、第１端子３６に第１電圧が印加された場合に、ダイオード接続された参照トランジスタ５０に予め定められた第１電流を流す。
【0028】
本実施形態において、参照トランジスタ５０は、ｐｎｐ型のバイポーラトランジスタであり、エミッタ端子が第１端子３６に接続され、ベース端子とコレクタ端子とが接続される。定電流源５２は、正側が参照トランジスタ５０のコレクタ端子に接続され、負側がグランド端子に接続される。参照トランジスタ５０は、第１端子３６に第１電圧が印加された場合、エミッタ端子とコレクタ端子との間に、予め定められた第１電流を流す。
【0029】
Ｎ個の溶断トランジスタ５４のうちの第１の溶断トランジスタ５４－１における正端子および負端子と、第１の電子ヒューズ４０－１とは、第１端子３６とグランド端子との間に直列に接続される。また、Ｎ個の溶断トランジスタ５４のうちの第ｎの溶断トランジスタ５４－ｎにおける正端子および負端子と、第ｎの電子ヒューズ４０－ｎとは、第１端子３６とグランド端子との間に直列に接続される。
【0030】
（Ｎ－１）個の抵抗５６のうちの第（ｎ－１）の抵抗５６－（ｎ－１）は、ｎが偶数の場合、第ｎの溶断トランジスタ５４－ｎの制御端子と、グランド端子との間に設けられる。第（ｎ－１）の抵抗５６－（ｎ－１）は、ｎが奇数の場合、第ｎの溶断トランジスタ５４－ｎの制御端子と、第１端子３６との間に設けられる。
【0031】
本実施形態において、Ｎ個の溶断トランジスタ５４のうちの奇数番目の溶断トランジスタ５４－１，５４－３，５４－５，…は、ｐｎｐ型のバイポーラトランジスタである。奇数番目の溶断トランジスタ５４－１，５４－３，５４－５，…は、エミッタ端子が第１端子３６に接続される。また、Ｎ個の電子ヒューズ４０のうちの奇数番目の電子ヒューズ４０－１，４０－３，４０－５，…は、対応する奇数番目の溶断トランジスタ５４－１，５４－３，５４－５，…のコレクタ端子と、グランド端子との間に接続される。
【0032】
本実施形態において、Ｎ個の溶断トランジスタ５４のうちの偶数番目の溶断トランジスタ５４－２，５４－４，５４－６，…は、ｎｐｎ型のバイポーラトランジスタである。偶数番目の溶断トランジスタ５４－２，５４－４，５４－６，…は、エミッタ端子がグランド端子に接続される。また、Ｎ個の電子ヒューズ４０のうちの隅数番目の電子ヒューズ４０－２，４０－４，４０－６，…は、対応する偶数番目の溶断トランジスタ５４－２，５４－４，５４－６，…のコレクタ端子と、第１端子３６との間に接続される。
【0033】
Ｎ個の溶断トランジスタ５４のうちの第１の溶断トランジスタ５４－１は、ダイオード接続された参照トランジスタ５０に第１電流が流れる場合に、制御端子を介して電圧が印加され、正端子と負端子との間に閾値以上の電流を流す。これにより、第１の溶断トランジスタ５４－１は、参照トランジスタ５０に第１電流が流れた場合に、第１の電子ヒューズ４０－１を溶断することができる。
【0034】
本実施形態において、第１の溶断トランジスタ５４－１は、ベース端子が参照トランジスタ５０のベース端子に接続される。これにより、第１の溶断トランジスタ５４－１は、参照トランジスタ５０とカレントミラー回路を構成し、ダイオード接続された参照トランジスタ５０に流れる第１電流に応じた電流を、エミッタ端子とコレクタ端子との間に流すことができる。
【0035】
第ｎの溶断トランジスタ５４－ｎは、第（ｎ－１）の抵抗５６－（ｎ－１）に電流が流れる場合、制御端子に電圧が印加され、正端子と負端子との間に閾値以上の電流を流す。これにより、第ｎの溶断トランジスタ５４－ｎは、第（ｎ－１）の抵抗５６－（ｎ－１）に電流が流れた場合に、第ｎの電子ヒューズ４０－ｎを溶断することができる。
【0036】
本実施形態において、ｎが偶数である場合、第ｎの溶断トランジスタ５４－ｎは、ベース端子が第（ｎ－１）の抵抗５６－（ｎ－１）を介してグランド端子に接続される。従って、ｎが偶数である場合、第ｎの溶断トランジスタ５４－ｎのベース端子には、第（ｎ－１）の抵抗５６－（ｎ－１）の抵抗値と、第（ｎ－１）の抵抗５６－（ｎ－１）に流れる電流値とを乗算した電圧値の電圧が印加される。
【0037】
本実施形態において、ｎが奇数である場合、第ｎの溶断トランジスタ５４－ｎは、ベース端子が第（ｎ－１）の抵抗５６－（ｎ－１）を介して第１端子３６に接続される。従って、ｎが奇数である場合、第ｎの溶断トランジスタ５４－ｎのベース端子には、第１電圧から、第（ｎ－１）の抵抗５６－（ｎ－１）の抵抗値と第（ｎ－１）の抵抗５６－（ｎ－１）に流れる電流の電流値とを乗算した電圧値を減算した電圧値の電圧が印加される。
【0038】
このように本実施形態において、第ｎの溶断トランジスタ５４－ｎは、第（ｎ－１）の抵抗５６－（ｎ－１）に電流が流れる場合、ベース端子に電圧が印加され、エミッタ端子とコレクタ端子との間に閾値以上の電流を流す。これにより、本実施形態において、第ｎの溶断トランジスタ５４－ｎは、第（ｎ－１）の抵抗５６－（ｎ－１）に電流が流れた場合に、第ｎの電子ヒューズ４０－ｎを溶断することができる。
【0039】
（Ｎ－１）個の連結トランジスタ５８のうちの第（ｎ－１）の連結トランジスタ５８（ｎ－１）は、第（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断していない場合には、第（ｎ－１）の抵抗５６－（ｎ－１）に流れる電流を０とする。従って、第ｎの電子ヒューズ４０－ｎは、第（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断していない場合には、第（ｎ－１）の抵抗５６－（ｎ－１）に電流が流れないので、溶断しない。
【0040】
第（ｎ－１）の連結トランジスタ５８（ｎ－１）は、第（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断している場合には、Ｎ個の溶断トランジスタ５４のうちの第（ｎ－１）の溶断トランジスタ５４－（ｎ－１）に流れる電流を第（ｎ－１）の抵抗５６－（ｎ－１）に流す。第ｎの溶断トランジスタ５４－ｎは、第（ｎ－１）の抵抗５６－（ｎ－１）に電流が流れる場合、制御端子に第（ｎ－１）の抵抗５６－（ｎ－１）を介して電圧が印加され、正端子と負端子との間に閾値以上の電流を流す。従って、第ｎの電子ヒューズ４０－ｎは、（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断している場合には、溶断可能となる。
【0041】
本実施形態において、（Ｎ－１）個の連結トランジスタ５８のうちの奇数番目の連結トランジスタ５８－１，５８－３，５８－５，…は、ｐｎｐ型のバイポーラトランジスタである。（Ｎ－１）個の連結トランジスタ５８のうちの隅数番目の連結トランジスタ５８－２，５８－４，５８－６，…は、ｎｐｐ型のバイポーラトランジスタである。
【0042】
本実施形態において、第（ｎ－１）の連結トランジスタ５８（ｎ－１）は、エミッタ端子が第（ｎ－１）の溶断トランジスタ５４（ｎ－１）のコレクタ端子に接続される。第（ｎ－１）の連結トランジスタ５８（ｎ－１）は、コレクタ端子が第ｎの溶断トランジスタ５４－ｎのベース端子に接続される。第（ｎ－１）の連結トランジスタ５８（ｎ－１）は、ベース端子が第（ｎ－１）の溶断トランジスタ５４（ｎ－１）のベース端子に接続される。これにより、第（ｎ－１）の連結トランジスタ５８（ｎ－１）は、第（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断していない場合、オフとなり、第（ｎ－１）の抵抗５６－（ｎ－１）に電流を流さない。また、第（ｎ－１）の連結トランジスタ５８（ｎ－１）は、第（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断している場合、オンとなり、第（ｎ－１）の抵抗５６－（ｎ－１）に電流を流すことができる。
【0043】
図３は、記憶回路３２の動作の順序を示す図である。記憶回路３２は、次のように動作をする。
【0044】
まず、複数の電子ヒューズ４０は、溶断していない状態である。Ｓ１１において、切断制御回路３４は、切断指示信号を受け取ったことに応じて、第１端子３６に第１電圧を印加する。第１端子３６に第１電圧が印加された場合、参照トランジスタ５０は、エミッタ端子とコレクタ端子との間に第１電流を流す。参照トランジスタ５０に第１電流が流れた場合、Ｓ１２に示すように、第１の溶断トランジスタ５４－１は、エミッタ端子とコレクタ端子との間に閾値以上の電流を流す。
【0045】
第１の電子ヒューズ４０－１は、溶断していない場合、抵抗値がほぼ０である。第１の電子ヒューズ４０－１が溶断していない場合、第１の溶断トランジスタ５４－１に流れる電流は、第１の電子ヒューズ４０－１に供給される。従って、第１の電子ヒューズ４０－１は、Ｓ１３に示すように、溶断する。
【0046】
第１の電子ヒューズ４０－１が溶断した場合、第１端子３６から見た抵抗値が上昇する。従って、第１の電子ヒューズ４０－１が溶断した後、Ｓ１４に示すように、第１端子３６の電圧は、上昇する。続いて、Ｓ１５において、切断制御回路３４は、第１端子３６の電圧の上昇を検知した場合、第１端子３６への第１電圧の印加を停止する。これにより、記憶回路３２は、複数の電子ヒューズ４０のうちの第１の電子ヒューズ４０－１が溶断し、且つ、第２～第Ｎの電子ヒューズ４０－２～４０－Ｎが溶断していない状態となる。
【0047】
続いて、Ｓ１６において、次の切断指示信号を受け取ったことに応じて、切断制御回路３４は、第１端子３６に第１電圧を印加する。第１端子３６に第１電圧が印加された場合、第１の溶断トランジスタ５４－１は、エミッタ端子とコレクタ端子との間に電流を流す。
【0048】
第１の電子ヒューズ４０－１は、溶断している場合、抵抗値がほぼ無限大である。従って、Ｓ１７に示すように、第１の溶断トランジスタ５４－１に流れる電流は、第１の電子ヒューズ４０－１に供給されず、第１の抵抗５６－１に供給される。第１の抵抗５６－１に電流が供給された場合、第２の溶断トランジスタ５４－２のベース端子の電圧が上昇する。これにより、Ｓ１８に示すように、第２の溶断トランジスタ５４－２は、エミッタ端子とコレクタ端子との間に閾値以上の電流を流す。
【0049】
第２の電子ヒューズ４０－２は、溶断していない場合、抵抗値がほぼ０である。従って、第２の電子ヒューズ４０－２が溶断していない場合、第２の溶断トランジスタ５４－２に流れる電流は、第２の電子ヒューズ４０－２にも流れる。従って、第２の電子ヒューズ４０－２は、Ｓ１９に示すように、溶断する。
【0050】
第２の電子ヒューズ４０－２が溶断した場合、第１端子３６から見た抵抗値が上昇する。従って、Ｓ２０に示すように、第１端子３６の電圧は、上昇する。続いて、Ｓ２１において、切断制御回路３４は、第１端子３６の電圧の上昇を検知した場合、第１端子３６への第１電圧の印加を停止する。これにより、記憶回路３２は、複数の電子ヒューズ４０のうちの第１の電子ヒューズ４０－１および第２の電子ヒューズ４０－２が溶断し、且つ、第３～第Ｎの電子ヒューズ４０－２～４０－Ｎが溶断していない状態となる。
【0051】
記憶回路３２は、第３の電子ヒューズ４０－３以降も同様の動作を実行する。これにより、記憶回路３２は、切断制御回路３４から第１電圧が供給される毎に、複数の電子ヒューズ４０を第１の電子ヒューズ４０－１から順に１個ずつ溶断することができる。
【0052】
なお、第１の電子ヒューズ４０－１が溶断した後における、切断制御回路３４における第１端子３６への第１電圧の印加停止タイミングは、第１端子３６に第１電圧を印加し続けることにより第１の電子ヒューズ４０－１に続いて第２の電子ヒューズ４０－２が溶断してしまうタイミングよりも、十分に早い。第２の電子ヒューズ４０－２以降が溶断した後における、切断制御回路３４における第１端子３６への第１電圧の印加停止タイミングも、同様である。
【0053】
第１端子３６に第１電圧を印加し続けた場合、第１の電子ヒューズ４０－１が溶断してから、第２の溶断トランジスタ５４－２がオンするまでの時間は、容量成分等により所定の遅延時間が生じる。従って、切断制御回路３４は、第１の電子ヒューズ４０－１が溶断した後に、第１端子３６の電圧の上昇を検知してから、第１電圧の印加を停止したとしても、第２の電子ヒューズ４０－２が溶断する前に第１電圧の印加を停止することができる。
【0054】
このように、記憶回路３２は、第（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断した後、切断制御回路３４が次の切断指示信号を受け取る前に、第ｎの電子ヒューズ４０－ｎを溶断しない。従って、記憶回路３２は、切断制御回路３４から第１電圧が与えられる毎に、Ｎ個の電子ヒューズ４０を１個ずつ順次に溶断させることができる。
【0055】
図４は、切断制御回路３４の構成を記憶回路３２とともに示す図である。切断制御回路３４は、第１バイアス抵抗６２と、ＳＲラッチ回路６４と、電圧印加回路６６とを含む。
【0056】
ＳＲラッチ回路６４は、第１値または第２値を保持する。例えば、第１値は、Ｈ論理であり、第２値は、Ｌ論理である。
【0057】
ＳＲラッチ回路６４は、セットパルスおよびリセットパルスが与えられる。ＳＲラッチ回路６４は、第１値（Ｈ論理）を保持している状態においてリセットパルスが与えられた場合、保持する値を第２値（Ｌ論理）に変化させる。ＳＲラッチ回路６４は、第２値（Ｌ論理）を保持している状態においてセットパルスが与えられた場合、保持する値を第１値（Ｈ論理）に変化させる。
【0058】
ＳＲラッチ回路６４は、保持している値とは反転する値を表す電圧をＱＢ端子から出力する。例えば、ＳＲラッチ回路６４は、第２値（Ｌ論理）を保持している場合、Ｈ論理電圧をＱＢ端子から出力する。例えば、ＳＲラッチ回路６４は、第１値（Ｈ論理）を保持している場合、Ｌ論理電圧をＱＢ端子から出力する。
【0059】
電圧印加回路６６は、ＳＲラッチ回路６４が第２値（Ｌ論理）を保持している場合、電源電圧を第１バイアス抵抗６２を介して、記憶回路３２の第１端子３６に印加する。電圧印加回路６６は、ＳＲラッチ回路６４が第１値（Ｈ論理）を保持している場合、記憶回路３２の第１端子３６への電源電圧の印加を停止する。
【0060】
さらに、電圧印加回路６６は、検出回路３０から切断指示信号を受け取る。電圧印加回路６６は、切断指示信号を受け取った場合、リセットパルスをＳＲラッチ回路６４に与える。従って、電圧印加回路６６は、切断指示信号を受け取った場合、ＳＲラッチ回路６４が保持する値を第２値（Ｌ論理）に変化させ、電源電圧を第１バイアス抵抗６２を介して、記憶回路３２の第１端子３６に印加する。これにより、電圧印加回路６６は、第１電圧を記憶回路３２の第１端子３６に印加することができる。
【0061】
電圧印加回路６６は、電源電圧を第１バイアス抵抗６２を介して記憶回路３２の第１端子３６に印加している状態において、第１端子３６の電圧が上昇した場合、ＳＲラッチ回路６４にセットパルスを与える。従って、電圧印加回路６６は、電源電圧を第１バイアス抵抗６２を介して記憶回路３２の第１端子３６に印加している状態において、第１端子３６の電圧が上昇した場合、ＳＲラッチ回路６４が保持する値を第２値（Ｌ論理）から第１値（Ｈ論理）に変化させ、記憶回路３２の第１端子３６への電源電圧の印加を停止する。これにより、電圧印加回路６６は、記憶回路３２の第１端子３６への第１電圧の印加を停止することができる。
【0062】
例えば、電圧印加回路６６は、ワンショットパルス回路７２と、電源供給トランジスタ７４と、開始トランジスタ７６と、電流源７８と、抵抗８０と、キャパシタ８２と、停止トランジスタ８４とを含む。
【0063】
ワンショットパルス回路７２は、検出回路３０から切断指示信号を受け取る。ワンショットパルス回路７２は、切断指示信号を受け取った場合、所定の時間幅のパルス信号を、リセットパルスとしてＳＲラッチ回路６４に供給する。
【0064】
電源供給トランジスタ７４は、電源電圧端子と、第１バイアス抵抗６２の一方の端子との間に、正端子と負端子とが接続される。第１バイアス抵抗６２は、電源供給トランジスタ７４が接続されていない方の端子が記憶回路３２の第１端子３６に接続される。従って、電源供給トランジスタ７４における正端子および負端子と、第１バイアス抵抗６２とは、電源電圧端子と第１端子３６との間に直列に接続される。
【0065】
本実施形態において、電源供給トランジスタ７４は、ｐｎｐ型のバイポーラトランジスタである。電源供給トランジスタ７４は、エミッタ端子が電源電圧端子に接続され、コレクタ端子が、第１バイアス抵抗６２における第１端子３６が接続されていない側の端子に接続される。
【0066】
開始トランジスタ７６は、制御端子が、ＳＲラッチ回路６４のＱＢ端子に接続される。開始トランジスタ７６は、グランド端子と電流源７８の電流流出側の端子との間に、正端子と負端子とが接続される。電流源７８は、電流流入側の端子が、電源供給トランジスタ７４の制御端子に接続される。従って、開始トランジスタ７６における正端子および負端子と、電流源７８とは、電源供給トランジスタ７４の制御端子と、グランド端子との間に直列に接続される。
【0067】
本実施形態において、開始トランジスタ７６は、ｎｐｎ型のバイポーラトランジスタである。開始トランジスタ７６は、ベース端子がＳＲラッチ回路６４のＱＢ端子に接続される。開始トランジスタ７６は、エミッタ端子がグランド端子に接続され、コレクタ端子が電流源７８の電流流出側の端子に接続される。
【0068】
抵抗８０は、ＳＲラッチ回路６４のセットパルスの入力端子と、グランド端子との間に接続される。キャパシタ８２は、ＳＲラッチ回路６４のセットパルスの入力端子と、グランド端子との間に接続される。
【0069】
停止トランジスタ８４は、記憶回路３２の第１端子３６と、ＳＲラッチ回路６４のセットパルスの入力端子との間に、正端子と負端子とが接続される。停止トランジスタ８４は、制御端子が、電源供給トランジスタ７４の制御端子に接続される。
【0070】
本実施形態において、停止トランジスタ８４は、ｐｎｐ型のバイポーラトランジスタである。停止トランジスタ８４は、ベース端子が電源供給トランジスタ７４のベース端子に接続される。停止トランジスタ８４は、エミッタ端子が記憶回路３２の第１端子３６に接続され、コレクタ端子が、ＳＲラッチ回路６４のセットパルスの入力端子に接続される。
【0071】
図５は、切断制御回路３４の動作の順序を示す図である。切断制御回路３４は、次のように動作をする。
【0072】
まず、Ｓ３１に示すように、初期状態において、ＳＲラッチ回路６４は、第１値（Ｈ論理）を保持する。また、初期状態において、電源供給トランジスタ７４、開始トランジスタ７６および停止トランジスタ８４は、オフである。
【0073】
続いて、Ｓ３２において、ワンショットパルス回路７２は、切断指示信号を受け取り、リセットパルスをＳＲラッチ回路６４に与える。これにより、Ｓ３３に示すように、ＳＲラッチ回路６４は、保持する値を第１値（Ｈ論理）から第２値（Ｌ論理）に変化させる。
【0074】
ＳＲラッチ回路６４が保持している値が、第２値（Ｌ論理）となることにより、Ｓ３４において、開始トランジスタ７６は、オンとなる。開始トランジスタ７６がオンとなることにより、Ｓ３５において、電源供給トランジスタ７４は、オンとなる。電源供給トランジスタ７４がオンとなることにより、Ｓ３６において、切断制御回路３４は、第１バイアス抵抗６２を介して、記憶回路３２の第１端子３６に電源電圧を供給する。
【0075】
記憶回路３２は、第１端子３６に第１バイアス抵抗６２を介して電源電圧が与えられることにより、第１電圧が第１端子３６に与えられる。これにより、記憶回路３２は、複数の電子ヒューズ４０のうちの何れかの電子ヒューズ４０を溶断する。複数の電子ヒューズ４０のうちの何れかの電子ヒューズ４０を溶断した場合、記憶回路３２は、第１端子３６から見た抵抗値が上昇する。この結果、Ｓ３７において、第１端子３６は、電圧が電源電圧の近傍まで上昇する。
【0076】
第１端子３６の電圧が電源電圧の近傍まで上昇した場合、Ｓ３８において、停止トランジスタ８４は、オンとなる。停止トランジスタ８４がオンとなることにより、Ｓ３９において、切断制御回路３４は、ＳＲラッチ回路６４にセットパルスを与える。これにより、Ｓ４０に示すように、ＳＲラッチ回路６４は、保持している値を、第２値（Ｌ論理）から第１値（Ｈ論理）に変化させる。
【0077】
ＳＲラッチ回路６４が保持している値が、第１値（Ｈ論理）となることにより、Ｓ４１において、開始トランジスタ７６は、オフとなる。開始トランジスタ７６がオフとなることにより、Ｓ４２において、電源供給トランジスタ７４は、オフとなる。電源供給トランジスタ７４がオフとなることにより、切断制御回路３４は、記憶回路３２の第１端子３６への電源電圧の供給を停止する。
【0078】
このように、切断制御回路３４は、切断指示信号を受け取った場合に、第１端子３６に第１バイアス抵抗６２を介して電源電圧を与えることによって、記憶回路３２の第１端子３６に第１電圧を印加することができる。また、切断制御回路３４は、第１電圧を印加した後に、第１端子３６の電圧が上昇した場合、第１電圧の印加を停止することができる。
【0079】
以上のように本実施形態に係る半導体装置１０は、電子回路２０に異常が発生した場合、電子回路２０が起動した場合または電子回路２０において所定の動作がされた場合に、Ｎ個の電子ヒューズ４０のうちの１個の電子ヒューズ４０を溶断することができる。これにより、半導体装置１０は、電子回路２０に発生した異常の回数、電子回路２０が起動した回数、または、電子回路２０において所定の動作がされた回数を、溶断された電子ヒューズ４０の個数により記憶することができる。
【0080】
これにより、半導体装置１０によれば、電子回路２０の動作の履歴をコントローラを用いず簡易に且つ不揮発に記憶することができる。また、半導体装置１０によれば、コントローラを持たないので、例えば比較的に小規模な回路、例えばＬＤＯ（Low Dropout）レギュレータ等に適用することもできる。また、半導体装置１０によれば、電子回路２０が故障した場合であっても、電子顕微鏡または各種の解析装置等を用いて半導体基板を解析することにより、Ｎ個の電子ヒューズ４０の溶断状態を検出させることができる。
【0081】
（第２実施形態）
つぎに、第２実施形態に係る半導体装置１０について説明する。第２実施形態に係る半導体装置１０は、第１実施形態に係る半導体装置１０と略同一の構成および機能を有するので、略同一の構成および機能を有する回路については同一の符号を付けて、相違点を除き詳細な説明を省略する。第３実施形態以降についても同様である。
つぎに、第２実施形態に係る半導体装置１０について説明する。第２実施形態に係る半導体装置１０は、第１実施形態に係る半導体装置１０と略同一の構成および機能を有するので、略同一の構成および機能を有する回路については同一の符号を付けて、相違点を除き詳細な説明を省略する。第３実施形態以降についても同様である。
【0082】
図６は、第２実施形態に係る半導体装置１０の構成を直流電源１１０および負荷１２０とともに示す図である。
【0083】
第２実施形態に係る半導体装置１０は、検出回路３０に代えて、トリガ受信回路９０を備える。トリガ受信回路９０は、外部装置からトリガ信号を受信する。外部装置は、他の半導体により形成された回路またはモジュールであってもよい。また、外部装置は、遠隔地に設けられており、無線または有線により情報を半導体装置１０に送信してもよい。
【0084】
そして、トリガ受信回路９０は、トリガ信号を受信する毎に、切断指示信号を切断制御回路３４に与える。第２実施形態において、記憶回路３２に含まれるＮ個の電子ヒューズ４０のうちの溶断された電子ヒューズ４０の個数は、トリガ信号の受信回数を表す。従って、第２実施形態に係る半導体装置１０は、トリガ信号の受信回数をコントローラを用いずに且つ不揮発に記憶することができる。
【0085】
（第３実施形態）
つぎに、第３実施形態に係る半導体装置１０について説明する。
つぎに、第３実施形態に係る半導体装置１０について説明する。
【0086】
図７は、第３実施形態に係る半導体装置１０の構成を直流電源１１０および負荷１２０とともに示す図である。第３実施形態に係る半導体装置１０は、出力スイッチ９２と、出力停止回路９４とをさらに備える。
【0087】
第３実施形態において、電子回路２０は、電圧レギュレータ回路である。出力スイッチ９２は、オンまたはオフに切り替えられる。出力スイッチ９２は、電圧レギュレータ回路である電子回路２０と、負荷１２０との間に設けられる。出力スイッチ９２は、オンの場合、電子回路２０と負荷１２０との間を接続する。出力スイッチ９２は、オフの場合、電子回路２０と負荷１２０との間を切断する。
【0088】
出力停止回路９４は、Ｎ個の電子ヒューズ４０のうちの第Ｎの電子ヒューズ４０－Ｎが溶断したか否かを検出する。出力停止回路９４は、第Ｎの電子ヒューズ４０－Ｎが溶断していない場合には、出力スイッチ９２をオンにして、電子回路２０から負荷１２０への直流出力電圧Ｖｏｕｔの供給を可能とさせる。出力停止回路９４は、第Ｎの電子ヒューズ４０－Ｎが溶断している場合には、出力スイッチ９２をオフにして、電子回路２０から負荷１２０への直流出力電圧Ｖｏｕｔの供給を停止させる。
【0089】
第３実施形態に係る半導体装置１０は、電子回路２０に異常が例えばＮ回発生した場合、電子回路２０がＮ回起動した場合または電子回路２０において所定の動作がＮ回された場合に、負荷１２０への直流出力電圧Ｖｏｕｔの出力を停止させることができる。従って、半導体装置１０は、例えば電子回路２０が所定の状態となったと判断した場合に、コントローラを用いずに簡易に直流出力電圧Ｖｏｕｔの出力を停止させることができる。なお、第３実施形態に係る半導体装置１０は、第２実施形態に係る半導体装置１０が、出力スイッチ９２および出力停止回路９４を備える構成であってもよい。
【0090】
（第４実施形態）
つぎに、第４実施形態に係る半導体装置１０について説明する。
つぎに、第４実施形態に係る半導体装置１０について説明する。
【0091】
図８は、第４実施形態に係る半導体装置１０の構成を直流電源１１０、負荷１２０および制御装置１３０とともに示す図である。第４実施形態に係る半導体装置１０は、異常通知スイッチ９６と、異常通知回路９８とをさらに備える。第４実施形態に係る半導体装置１０は、異常通知端子１００から、電子回路２０の異常を通知する異常通知信号を制御装置１３０へと出力する。
【0092】
異常通知スイッチ９６は、オンまたはオフに切り替えられる。異常通知スイッチ９６は、異常通知端子１００と、グランド端子との間に設けられる。異常通知スイッチ９６は、オンの場合、異常通知端子１００とグランド端子との間を接続する。異常通知スイッチ９６は、オフの場合、異常通知端子１００とグランド端子との間を切断する。
【0093】
異常通知端子１００は、制御装置１３０に接続される。例えば、異常通知端子１００は、半導体装置１０の外部においてプルアップ抵抗により電源電圧端子に接続される。これにより、制御装置１３０は、異常通知スイッチ９６がオンの場合には、グランド電位（Ｌ論理電位）、異常通知スイッチ９６がオフの場合には、電源電位（Ｈ論理電位）となる異常通知信号を受け取ることができる。
【0094】
異常通知回路９８は、Ｎ個の電子ヒューズ４０のうちの第Ｎの電子ヒューズ４０－Ｎが溶断したか否かを検出する。異常通知回路９８は、第Ｎの電子ヒューズ４０－Ｎが溶断していない場合には、異常通知スイッチ９６をオフにして、異常通知信号をＨ論理電位とする。また、異常通知回路９８は、第Ｎの電子ヒューズ４０－Ｎが溶断している場合には、異常通知スイッチ９６をオンにして、異常通知信号をＬ論理電位とする。
【0095】
第４実施形態に係る半導体装置１０は、電子回路２０に異常が例えばＮ回発生した場合、電子回路２０がＮ回起動した場合または電子回路２０において所定の動作がＮ回された場合に、制御装置１３０に対して異常を通知することができる。従って、半導体装置１０は、例えば電子回路２０が所定の状態となったと判断した場合に、コントローラを用いずに簡易に制御装置１３０に、電子回路２０の異常を通知することができる。なお、第４実施形態に係る半導体装置１０は、第２実施形態または第３実施形態に係る半導体装置１０が異常通知スイッチ９６および異常通知回路９８を備える構成であってもよい。
【0096】
（第５実施形態）
つぎに、第５実施形態に係る半導体装置１０について説明する。
つぎに、第５実施形態に係る半導体装置１０について説明する。
【0097】
図９は、第５実施形態に係る半導体装置１０の構成を、直流電源１１０、負荷１２０および外部ヒューズ１４０とともに示す図である。
【0098】
第５実施形態に係る半導体装置１０は、入力スイッチ１０２と、入力停止回路１０４とをさらに備える。第５実施形態において、電子回路２０は、電圧レギュレータ回路である。
【0099】
第５実施形態において、入力端子１０６と直流電源１１０の正側の端子との間には、外部ヒューズ１４０が設けられる。外部ヒューズ１４０は、２端子の素子であって、流れる電流が所定値以上となった場合に溶断する。
【0100】
入力スイッチ１０２は、オンまたはオフに切り替えられる。入力スイッチ１０２は、入力端子１０６と、グランド端子との間に設けられる。入力スイッチ１０２は、オンの場合、入力端子１０６と、グランド端子との間を接続する。入力スイッチ１０２は、オフの場合、入力端子１０６と、グランド端子との間を切断する。
【0101】
入力停止回路１０４は、Ｎ個の電子ヒューズ４０のうちの第Ｎの電子ヒューズ４０－Ｎが溶断したか否かを検出する。入力停止回路１０４は、第Ｎの電子ヒューズ４０－Ｎが溶断していない場合には、入力スイッチ１０２をオフにして、入力端子１０６とグランド端子との間を切断する。入力停止回路１０４は、第Ｎの電子ヒューズ４０－Ｎが溶断している場合には、入力スイッチ１０２をオンにして、入力端子１０６とグランド端子との間を接続する。
【0102】
入力スイッチ１０２がオンとされることにより、入力端子１０６とグランド端子とが接続された場合、外部ヒューズ１４０には、所定値以上の電流が流れる。従って、入力スイッチ１０２がオンとされることにより、入力端子１０６とグランド端子とが接続された場合、外部ヒューズ１４０は、溶断し、電子回路２０への直流入力電圧Ｖｉｎの供給を停止させる。
【0103】
第５実施形態に係る半導体装置１０は、電子回路２０に異常が例えばＮ回発生した場合、電子回路２０がＮ回起動した場合または電子回路２０において所定の動作がＮ回された場合に、電子回路２０への直流入力電圧Ｖｉｎの供給を停止させることができる。従って、半導体装置１０は、例えば電子回路２０が所定の状態となったと判断した場合に、コントローラを用いずに簡易に、電子回路２０への直流入力電圧Ｖｉｎの供給を停止させることができる。なお、第５実施形態に係る半導体装置１０は、第２実施形態、第３実施形態または第４実施形態に係る半導体装置１０が、入力スイッチ１０２および入力停止回路１０４を備える構成であってもよい。
【0104】
（第６実施形態）
つぎに、第６実施形態に係る半導体装置１０について説明する。
つぎに、第６実施形態に係る半導体装置１０について説明する。
【0105】
図１０は、第６実施形態に係る記憶回路３２の構成を示す図である。第６実施形態に係る記憶回路３２は、出力回路２０２と、（Ｎ－１）個の遅延用キャパシタ２０４とを、さらに含む。
【0106】
出力回路２０２は、Ｎ個の電子ヒューズ４０のそれぞれについて、溶断しているか導通しているかを示す信号を出力する。例えば、出力回路２０２は、Ｎ個の電子ヒューズ４０のそれぞれについて、対応する電子ヒューズ４０における両端のそれぞれの接点に接続する２本の配線であってもよい。これにより、半導体装置１０は、２本の配線の間が導通しているか否かを検出させることにより、対応する電子ヒューズ４０が溶断しているか否かを外部装置に検出させることができる。
【0107】
このような出力回路２０２を含むことにより、第６実施形態に係る半導体装置１０は、電子顕微鏡または各種の解析装置等を用いて半導体基板を解析することなく、容易に、Ｎ個の電子ヒューズ４０の溶断状態を検出させることができる。
【0108】
また、記憶回路３２は、（Ｎ－１）個の遅延用キャパシタ２０４として、第１の遅延用キャパシタ２０４－１～第（Ｎ－１）の遅延用キャパシタ２０４－（Ｎ－１）を含む。
【0109】
（Ｎ－１）個の遅延用キャパシタ２０４のうちの第（ｎ－１）の遅延用キャパシタ２０４－（ｎ－１）は、ｎが偶数の場合、第ｎの溶断トランジスタ５４－ｎの制御端子と、グランド端子との間に設けられる。第（ｎ－１）の遅延用キャパシタ２０４－（ｎ－１）は、ｎが奇数の場合、第ｎの溶断トランジスタ５４－ｎの制御端子と、第１端子３６との間に設けられる。
【0110】
第１の電子ヒューズ４０－１が溶断した後における、切断制御回路３４における第１端子３６への第１電圧の印加停止タイミングは、第１端子３６に第１電圧を印加し続けることにより第１の電子ヒューズ４０－１が溶断した後に続けて第２の電子ヒューズ４０－２が溶断してしまうタイミングよりも早い。
【0111】
第６実施形態に係る記憶回路３２は、（Ｎ－１）個の遅延用キャパシタ２０４をさらに含むので、第１端子３６に第１電圧を印加し続けることにより、第（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断してから、第ｎの溶断トランジスタ５４－ｎがオンするまでの時間を、より長くすることができる。従って、第６実施形態において、切断制御回路３４は、第（ｎ－１）の電子ヒューズ４０－（ｎ－１）が溶断した後、第ｎの電子ヒューズ４０－ｎが溶断する前において、より確実に、第１電圧の印加を停止することができる。
【0112】
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、種々の変更を行うことができる。
【符号の説明】
【0113】
１０ 半導体装置、２０ 電子回路、３０ 検出回路、３２ 記憶回路、３４ 切断制御回路、３６ 第１端子、４０ 電子ヒューズ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】