特開 2024-164910 半導体部材の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024164910

(43)【公開日】2024-11-28

(54)【発明の名称】半導体部材の製造方法

(51)【国際特許分類】

   H01L 21/3063 20060101AFI20241121BHJP

   H01L 21/308 20060101ALI20241121BHJP

   H01L 29/78 20060101ALI20241121BHJP

   H01L 21/336 20060101ALI20241121BHJP

【ＦＩ】

H01L21/306 L

H01L21/308 C

H01L29/78 653C

H01L29/78 654A

H01L29/78 652F

H01L29/78 652S

H01L29/78 658G

H01L29/78 652L

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023080631

(22)【出願日】2023-05-16

(71)【出願人】

【識別番号】000002093

【氏名又は名称】住友化学株式会社

(74)【代理人】

【識別番号】100145872

【弁理士】

【氏名又は名称】福岡 昌浩

(74)【代理人】

【識別番号】100187632

【弁理士】

【氏名又は名称】橘高 英郎

(72)【発明者】

【氏名】藤倉 序章

【テーマコード（参考）】

5F043

【Ｆターム（参考）】

5F043AA03

5F043AA04

5F043AA05

5F043BB07

5F043BB08

5F043BB10

5F043DD08

5F043DD14

5F043DD24

5F043EE14

5F043FF05

(57)【要約】

【課題】半導体素子等に用いられる半導体部材の新規な製造方法を提供する。
【解決手段】半導体部材の製造方法は、導電性の半導体で構成されたウエハ、および、ウエハの上面上に配置されたマスク、を備える処理対象物を準備する工程と、処理対象物をエッチング液に浸漬し、ウエハの前記上面側から光を照射することで、ウエハを光電気化学エッチングする工程と、を有し、ウエハを光電気化学エッチングする工程では、ウエハのマスクの外側部分をエッチングすることで、マスクの下方に凸部を形成し、凸部の互いに対向する第１の側面と第２の側面との間の全幅が空乏するまで、第１の側面および第２の側面をエッチングすることで、第１の側面および第２の側面のエッチングを自動的に停止させる。
【選択図】図３

【特許請求の範囲】

【請求項1】

導電性の半導体で構成されたウエハ、および、前記ウエハの上面上に配置されたマスク、を備える処理対象物を準備する工程と、
前記処理対象物をエッチング液に浸漬し、前記ウエハの前記上面側から光を照射することで、前記ウエハを光電気化学エッチングする工程と、
を有し、
前記ウエハを光電気化学エッチングする工程では、
前記ウエハの前記マスクの外側部分をエッチングすることで、前記マスクの下方に凸部を形成し、
前記凸部の互いに対向する第１の側面と第２の側面との間の全幅が空乏するまで、前記第１の側面および前記第２の側面をエッチングすることで、前記第１の側面および前記第２の側面のエッチングを自動的に停止させる、
半導体部材の製造方法。

【請求項2】

前記マスクは、線状部分を含み、
前記ウエハを光電気化学エッチングする工程では、最狭部の幅が２００ｎｍ以上２０００ｎｍ以下である線状部分を含む前記凸部を形成する、
請求項１に記載の半導体部材の製造方法。

【請求項3】

前記マスクは、島状部分を含み、
前記ウエハを光電気化学エッチングする工程では、最狭部の幅が２００ｎｍ以上２０００ｎｍ以下である島状部分を含む前記凸部を形成する、
請求項１に記載の半導体部材の製造方法。

【請求項4】

前記凸部の側面にゲート電圧を印加するゲート電極、前記凸部の上下方向の一方側に配置されるソース電極、および、前記凸部の上下方向の他方側に配置されるドレイン電極、を形成する工程、
をさらに有する、請求項１～３のいずれか１項に記載の半導体部材の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体部材の製造方法に関する。

【背景技術】

【0002】

半導体材料に構造が形成された半導体部材は、半導体素子等に広く用いられている。例えば、ゲート部としてフィン構造が形成されたフィン電界効果トランジスタが知られている（例えば特許文献１参照）。例えば半導体素子に用いられる構造は、素子の動作特性に影響するため、精密な形状で形成されることが好ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１７／０４７２８６号

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一目的は、半導体素子等に用いられる半導体部材の新規な製造方法を提供することである。

【課題を解決するための手段】

【0005】

本発明の一態様によれば、
導電性の半導体で構成されたウエハ、および、前記ウエハの上面上に配置されたマスク、を備える処理対象物を準備する工程と、
前記処理対象物をエッチング液に浸漬し、前記ウエハの前記上面側から光を照射することで、前記ウエハを光電気化学エッチングする工程と、
を有し、
前記ウエハを光電気化学エッチングする工程では、
前記ウエハの前記マスクの外側部分をエッチングすることで、前記マスクの下方に凸部を形成し、
前記凸部の互いに対向する第１の側面と第２の側面との間の全幅が空乏するまで、前記第１の側面および前記第２の側面をエッチングすることで、前記第１の側面および前記第２の側面のエッチングを自動的に停止させる、
半導体部材の製造方法
が提供される。

【発明の効果】

【0006】

半導体素子等に用いられる半導体部材の新規な製造方法が提供される。

【図面の簡単な説明】

【0007】

【図1】図１（ａ）および図１（ｂ）は、それぞれ、本発明の実施形態によるＦＥＴ１００を模式的に示す断面図および上面図である。

【図2】図２（ａ）は、実施形態によるＰＥＣエッチングにおける処理対象物１５０を模式的に示す断面図であり、図２（ｂ）は、実施形態によるＰＥＣエッチング装置２００を模式的に示す断面図である。

【図3】図３（ａ）～図３（ｃ）は、実施形態によるＰＥＣエッチングにおける、ウエハ１０ａおよび半導体部材１０の、マスク１６０の近傍部分を示す概略断面図である。

【図4】図４（ａ）および図４（ｂ）は、それぞれ、第１の変形例によるＦＥＴ１００を模式的に示す断面図および上面図である。

【図5】図５は、第２の変形例によるＦＥＴ１００を模式的に示す上面図である。

【図6】図６（ａ）は、ショットキー障壁Φ_Ｂが１ｅＶである場合の、各キャリア濃度ｎにおける空乏層幅Ｗ_Ｄの２倍の値の、印加電圧Ｖに対する依存性を示す表である。図６（ｂ）は、閾値の許容誤差が±５０ｍＶである場合、および、±１００ｍＶである場合の、ゲート凸部１６の幅Ｗの許容誤差を示す表である。

【発明を実施するための形態】

【0008】

本発明の実施形態による、半導体部材の製造方法について説明する。ここでは、実施形態による半導体部材の例として、半導体素子である電界効果トランジスタ（ＦＥＴ）を挙げて説明を進める。なお、実施形態による半導体部材は、半導体部材のみを有するものであってもよいし、本例のように、半導体部材、および、電極等の他の部材を有するものであってもよい。また、実施形態の製造方法で製造された半導体部材の用途は、ＦＥＴに限定されなくてよい。

【0009】

実施形態によるＦＥＴ１００の構造および動作について例示的に説明する。図１（ａ）および図１（ｂ）は、それぞれ、実施形態によるＦＥＴ１００を模式的に示す断面図および上面図である。ＦＥＴ１００は、半導体部材１０と、ゲート電極２０と、ソース電極３０と、ドレイン電極４０と、を有する。なお、ＦＥＴ１００は、必要に応じて、絶縁膜等のその他の部材を有してよい。

【0010】

半導体部材１０は、ｎ型の導電性不純物（以下単に、不純物とも呼ぶ）を所定濃度含むことで導電性を有する半導体材料で構成される。半導体部材１０を構成する半導体材料としては、光電気化学（ＰＥＣ）エッチングによりエッチングが可能な材料を適宜用いることができ、例えば、窒化ガリウム（ＧａＮ）、炭化シリコン（ＳｉＣ）等が用いられる。なお、ＧａＮ等のワイドギャップ半導体に限らず、砒化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）等の従来の化合物半導体が用いられてもよい。ここでは、半導体部材１０を構成する半導体材料として、シリコン（Ｓｉ）等のｎ型不純物を含有するＧａＮを例として説明を進める。

【0011】

本例のＦＥＴ１００に用いられる半導体部材１０は、基板１１と、基板１１上にエピタキシャル成長された層１２（以下、ドリフト層１２と呼ぶ）と、を有する。ドリフト層１２に、実施形態による製造方法（加工方法）、具体的にはＰＥＣエッチングにより、凸部１６（以下、ゲート凸部１６と呼ぶ）が形成されている。ゲート凸部１６は、幅Ｗを有する（図３（ｃ）参照）。詳細は後述するように、ゲート凸部１６の幅Ｗは、ドリフト層１２のキャリア濃度によって決定される。換言すると、所定の幅Ｗが得られるように、ドリフト層１２のキャリア濃度が、つまりドリフト層１２に添加される不純物濃度が、設定されている。

【0012】

例えば、ドリフト層１２のキャリア濃度を１×１０^１６／ｃｍ^３程度とすることで、ゲート凸部１６の幅Ｗを６００ｎｍとすることができる（図６（ａ）参照）。ドリフト層１２のキャリア濃度を低くすることで、ゲート凸部１６の幅Ｗを広げることができ、ドリフト層１２のキャリア濃度を高くすることで、ゲート凸部１６の幅Ｗを狭めることができる（図６（ａ）参照）。ゲート凸部１６の幅Ｗ（より具体的には、ゲート凸部１６の最狭部の幅Ｗ）は、好ましくは２００ｎｍ以上２０００ｎｍ以下である。ゲート凸部１６の幅Ｗがこのような範囲となるように、ドリフト層１２のキャリア濃度が設定されている。なお、（空乏層の幅が半導体材料の誘電率に依存するので、）用いる半導体材料に応じて、ドリフト層１２のキャリア濃度と、ゲート凸部１６の幅Ｗと、の関係性はある程度変動しうる。用いる半導体材料における、ドリフト層１２のキャリア濃度と、ゲート凸部１６の幅Ｗと、の精密な関係性は、例えば予備的な実験により求められてよく、求められた精密な関係性に基づいて、ドリフト層１２のキャリア濃度が設定されてよい。

【0013】

半導体部材１０の上面部、つまりドリフト層１２の上面部に、ゲート凸部１６が形成されており、ゲート凸部１６の（平面視における）外側部分に、凹部１５（以下、ゲート凹部１５と呼ぶ）が形成されている。

【0014】

ゲート凸部１６は、ＦＥＴ１００のゲート部として機能する。本例において、ＦＥＴ１００はフィンＦＥＴであり、図１（ｂ）に示すように、ゲート凸部１６（右上がりのハッチング部）は、フィン状（線状）の形状を有する。

【0015】

ゲート凸部１６の高さ（つまりゲート凹部１５の深さ）は、適宜設定されてよく、例えば１μｍ程度である。なお、ゲート凸部１６の高さは、ゲート部の電流流れ方向の厚さであり、薄すぎる（低すぎる）と、電流制御の観点で好ましくない。このため、ゲート凸部１６の高さは、つまり、ゲート凸部１６を形成する際のＰＥＣエッチングの深さは、例えば５００ｎｍ以上であることが好ましい。

【0016】

ゲート凹部１５の内面上、少なくともゲート凸部１６の側面上に、ゲート電極２０が配置されている。ゲート電極２０は、ゲート凸部１６の側部を両側から挟むように、ゲート凸部１６の一方側の側面上と、この側面に対向する他方側の側面上と、に配置されている。ゲート電極２０は、半導体部材１０の上面上に配置されたゲートパッド２１に接続されており、ゲートパッド２１を介して外部の回路に接続される。

【0017】

ゲート電極２０により、ゲート凸部１６の側面にゲート電圧が印加される。ゲート電圧を制御することで、ゲート凸部１６内のキャリア分布を変化させてＦＥＴ１００のオン状態とオフ状態とを切り替えることができる。詳細は後述するように、実施形態の製造方法により形成されたゲート凸部１６は、全空乏しているため、ＦＥＴ１００は、ノーマリーオフ型となる。つまり、ゲート電極２０に所定の正電圧を印加するオン動作により、ゲート凸部１６内の電子を増加させて、ＦＥＴ１００をオン状態とすることができる。

【0018】

なお、図１（ａ）および図１（ｂ）には、ゲート凸部１６の側面上にゲート電極２０が直接配置されたショットキー型のゲート電極構造を例示しているが、必要に応じて、ゲート凸部１６の側面上にゲート絶縁膜を介してゲート電極２０が配置されたＭＯＳ型のゲート電極構造を用いてもよい。

【0019】

ゲート凸部１６の上面上に（ゲート凸部１６の上下方向の一方側に）、ソース電極３０が配置されている。ソース電極３０は、半導体部材１０の上面上に配置されたソースパッド３１に接続されており、ソースパッド３１を介して外部の回路に接続される。半導体部材１０の下面上、つまり基板１１の下面上に（ゲート凸部１６の上下方向の他方側に）、ドレイン電極４０が配置されている。

【0020】

ソース電極３０とドレイン電極４０との間に所定電圧が印加された状態で、ゲート電極２０にゲート電圧を印加してＦＥＴ１００をオン状態とすることにより、半導体部材１０の厚さ方向（縦方向）にドレイン電流が流れるように、ＦＥＴ１００を動作させることができる。

【0021】

ＦＥＴ１００の製造方法について例示的に説明する。ゲート凸部１６がまだ形成されていない平板状の半導体部材１０ａ（以下、ウエハ１０ａと呼ぶ）の上面部に（ドリフト層１２の上面部に）、ゲート凸部１６を形成する。ウエハ１０ａにゲート凸部１６を形成することで、半導体部材１０が得られる。実施形態によるＦＥＴ１００の製造方法は、以下詳しく説明するように、ゲート凸部１６をＰＥＣエッチングにより形成するという特徴を有する。

【0022】

その後、金属膜をパターン形成する公知の技術、絶縁膜をパターン形成する公知の技術、等を適宜用いて、ゲート電極２０、ソース電極３０、ドレイン電極４０、および、絶縁膜等のその他の部材を、半導体部材１０上に形成することで、ＦＥＴ１００が製造される。

【0023】

ゲート凸部１６をＰＥＣエッチングにより形成する工程について、詳しく説明する。図２（ａ）は、実施形態によるＰＥＣエッチングにおける処理対象物１５０を模式的に示す断面図である。処理対象物１５０は、ウエハ１０ａと、マスク１６０と、を有する。ウエハ１０ａは、上述のように、基板１１と、ドリフト層１２と、を有する。マスク１６０は、ウエハ１０ａの上面の（ドリフト層１２の上面の）、ゲート凸部１６が形成されるべき領域上に配置されている。マスク１６０としては、レジストマスク、ハードマスク等が適宜用いられてよい。マスク１６０は、後述のＰＥＣエッチングで照射される光２３１を透過させない遮光性であることが好ましい。

【0024】

図２（ｂ）は、実施形態によるＰＥＣエッチング装置２００を模式的に示す断面図である。容器２１０にエッチング液（電解液）２２０が収容され、エッチング液２２０に処理対象物１５０が浸漬される。ウエハ１０ａの下面上に（基板１１の下面上に）、処理対象物側電極２４１が配置され、そして、処理対象物側電極２４１と、ウエハ１０ａの下面および側面とが、エッチング液２２０に露出しないように（エッチング液２２０に電気的に接触しないように）レジスト等の被覆部材２４４で覆われた状態で、処理対象物１５０が、エッチング液２２０に浸漬される。これにより、ウエハ１０ａの上面の（ドリフト層１２の上面の）マスク１６０の開口領域が、選択的に、エッチング液２２０に露出する。

【0025】

エッチング液２２０としては、ウエハ１０ａを構成する半導体材料を（より具体的にはドリフト層１２を構成する半導体材料を）ＰＥＣエッチング可能なエッチング液が適宜用いられてよい（水酸化カリウム水溶液、リン酸水溶液、等）。エッチング液２２０は、必要に応じて、アルカリ性であっても酸性であってもよい。後述のように、エッチング液２２０のｐＨは、ゲート凸部１６の幅Ｗに応じて適宜調整され、好適なｐＨに対応したエッチング液２２０が用いられる。

【0026】

処理対象物側電極２４１に、（絶縁被覆された）配線２４２の一端が接続される。配線２４２の他端に、エッチング液側電極２４３が取り付けられ、エッチング液側電極２４３は、エッチング液２２０に浸漬される。配線２４２の途中に、電圧源２４０が配置される。電圧源２４０により、処理対象物側電極２４１とエッチング液側電極２４３との間に、つまり、ウエハ１０ａとエッチング液２２０との間に、ＰＥＣエッチングを行うための所定のエッチング電圧が印加される。

【0027】

ウエハ１０ａとエッチング液２２０との間にエッチング電圧が印加された状態で、光源２３０から、ウエハ１０ａの上面、つまり、エッチングされるべき表面であるドリフト層１２の上面に、ＰＥＣエッチングを行うための光２３１が照射される。このようにして、ウエハ１０ａに対するＰＥＣエッチングが行われる。

【0028】

図３（ａ）～図３（ｃ）は、実施形態によるＰＥＣエッチングにおける、ウエハ１０ａおよび半導体部材１０の、マスク１６０の近傍部分を示す概略断面図である。図３（ａ）を参照する。エッチング電圧として、ウエハ１０ａ側が正、エッチング液２２０側が負となる電圧を印加する。光２３１として、エッチングされる領域であるウエハ１０ａの上面を構成する半導体材料のバンドギャップよりも大きなエネルギーに対応する波長を有する光を照射する。

【0029】

ウエハ１０ａの上面に、空乏層１０Ｄ（右上がりのハッチング部）が形成されている。ウエハ１０ａの上面への光２３１の照射による光励起により、当該上面の表層において電子と正孔とが対で生成する。エッチング液２２０に印加された負電圧により、正孔がウエハ１０ａの上面側（エッチング液２２０側）に誘導される。正孔により半導体材料が酸化され、酸化物がエッチング液に溶解されることで、エッチングが進行する。ウエハ１０ａがＧａＮで構成される例では、正孔によりＧａＮがガリウム（Ｇａ）と窒素（Ｎ）とに分解され、ガリウムがエッチング液２２０に含有される酸素により酸化されて酸化ガリウムが生成し、酸化ガリウムが酸性またはアルカリ性のエッチング液２２０に溶解されることで、エッチングが進行する。正孔と対で生成した電子は、ウエハ１０ａの下面側に誘導される。

【0030】

図３（ｂ）を参照する。ウエハ１０ａの（平面視における）マスク１６０の外側部分をエッチングしてゲート凹部１５を形成することで、マスク１６０の下方にゲート凸部１６を形成する（マスク１６０の下方にゲート凸部１６を残す）。ゲート凹部１５の底面のエッチングが進む（ゲート凹部１５が深くなる）につれ、ゲート凹部１５の側面であるゲート凸部１６の側面のエッチングも進む。つまり、ゲート凸部１６の互いに対向する側面１６ａおよび側面１６ｂのエッチングが進んで、ゲート凸部１６の幅が狭くなる。

【0031】

ゲート凸部１６の側面１６ａおよび側面１６ｂに光２３１が照射されやすくなるように、光２３１は、ウエハ１０ａの上面に対して斜めに入射する光成分を有することが好ましい。また、側面１６ａおよび側面１６ｂのエッチングにより、ゲート凸部１６の幅は、マスク１６０の幅よりも狭くなる。このため、ゲート凸部１６の最終的に得たい幅Ｗよりも、少々広い幅のマスク１６０を形成することが好ましい。

【0032】

正孔は、ウエハ１０ａの空乏していない領域を拡散することで移動する。ゲート凸部１６の幅が十分に広い段階、具体的には、ゲート凸部１６において、側面１６ａに形成された空乏層１０Ｄと、側面１６ｂに形成された空乏層１０Ｄとの間に、空乏していない領域が残っている段階では、この領域を正孔が移動することで側面１６ａおよび側面１６ｂのエッチングが進む。

【0033】

図３（ｃ）を参照する。ゲート凸部１６の全幅が空乏層１０Ｄとなるような幅Ｗまで、ゲート凸部１６の幅が狭くなった段階で、正孔が移動できなくなることにより、側面１６ａおよび側面１６ｂのエッチングが自動的に停止する。

【0034】

ゲート凸部１６の幅が幅Ｗに達して側面１６ａおよび側面１６ｂのエッチングが停止した後、ゲート凹部１５の深さが所定の深さに達するまでエッチングが進んだら、光２３１の照射を停止することで、ＰＥＣエッチングを終了させる。

【0035】

本例のＦＥＴ１００はフィンＦＥＴであり、マスク１６０は、（平面視で）線状部分を含む。ＰＥＣエッチング工程では、（平面視での）最狭部の幅Ｗが２００ｎｍ以上２０００ｎｍ以下である線状部分を含むゲート凸部１６を形成する。

【0036】

以上説明したように、ＰＥＣエッチングによりゲート凸部１６を形成する工程は（実施形態による半導体部材１０の製造方法は）、処理対象物１５０を準備する工程と、処理対象物１５０をエッチング液２２０に浸漬し、ウエハ１０ａの上面側から光２３１を照射することで、ウエハ１０ａをＰＥＣエッチングする工程と、を有する。

【0037】

ウエハ１０ａをＰＥＣエッチングする工程では、ウエハ１０ａのマスク１６０の外側部分をエッチングすることで、マスク１６０の下方にゲート凸部１６を形成し、ゲート凸部１６の互いに対向する側面１６ａと側面１６ｂとの間の全幅が空乏するまで、側面１６ａおよび側面１６ｂをエッチングすることで、側面１６ａおよび側面１６ｂのエッチングを自動的に停止させる。

【0038】

実施形態により形成されるゲート凸部１６の幅Ｗは、空乏層１０Ｄの幅によって決定される。以下説明するように、空乏層１０Ｄの幅は、半導体部材１０の、より具体的にはゲート凸部１６が形成される部分（本例ではドリフト層１２）のキャリア濃度、および、エッチング液２２０のｐＨにより決定される。したがって、マスク１６０のサイズに誤差があっても、当該キャリア濃度、および、エッチング液２２０のｐＨによって、ゲート凸部１６の幅Ｗを精密に制御することができる。

【0039】

フィンＦＥＴ型のパワーデバイスにおいては、オン・オフを切り替えるための閾値電圧が、ゲート部であるゲート凸部１６の幅Ｗにより決定される。このため、幅Ｗは、精密に制御されることが好ましい。好ましい幅Ｗは、以下のように見積もられる。

【0040】

半導体部材１０がＧａＮで構成され、ゲート電極２０が金（Ａｕ）で構成されているショットキー型のゲート電極構造の態様を例示する。ショットキー接合における空乏層幅Ｗ_Ｄは、

【数1】

と表される。ここで、ε_ｒはＧａＮの比誘電率９．５であり、ε_０は真空の誘電率８．８５×１０^－１２Ｆ／ｍであり、Φ_ｂｉは内蔵電位であり、Ｖは印加電圧であり、ｑは電気素量１．６０×１０^－１９Ｃであり、ｎはＧａＮのキャリア濃度である。

【0041】

内蔵電位Φ_ｂｉは、

【数2】

と表される。ここで、Φ_ＢはＧａＮとＡｕとの接触におけるショットキー障壁１ｅＶであり、ｋはボルツマン定数１．３８×１０^－２３Ｊ／Ｋであり、ｔは絶対温度３００Ｋであり、Ｎ_ＣはＧａＮの伝導帯の実効状態密度２．５９×１０^２４／ｍ^３である。

【0042】

空乏層幅Ｗ_Ｄの２倍となるようにゲート凸部１６の幅Ｗが形成されていることで、ゲート電極２０に電圧Ｖが印加された際、ゲート凸部１６の全幅が空乏化する。図６（ａ）は、ショットキー障壁Φ_Ｂが１ｅＶである場合の、各キャリア濃度ｎにおける空乏層幅Ｗ_Ｄの２倍の値（つまり全空乏するゲート凸部１６の幅Ｗの値）の、印加電圧Ｖに対する依存性を示す表である。

【0043】

キャリア濃度ｎは、５×１０^１５／ｃｍ^３、８×１０^１５／ｃｍ^３、１×１０^１６／ｃｍ^３、および、２×１０^１６／ｃｍ^３と変化させている。印加電圧Ｖは、＋０．２Ｖから－０．３５Ｖまで０．０５Ｖ（５０ｍＶ）刻みで変化させている。幅Ｗはｎｍ単位で示している。キャリア濃度ｎが５×１０^１５／ｃｍ^３で２．５ｋＶ耐圧、１×１０^１６／ｃｍ^３で１．５ｋＶ耐圧のＧａＮパワーデバイスを実現できる。

【0044】

特定のキャリア濃度ｎについて、ゲート凸部１６の幅Ｗがこの表の値の場合に、印加電圧Ｖにおいて、フィンＦＥＴが丁度オフ状態に達する。つまり、この印加電圧Ｖが閾値となる。例えば、キャリア濃度ｎが１×１０^１６／ｃｍ^３であるとき、幅Ｗが６００ｎｍであることにより、印加電圧Ｖが０において、幅Ｗの全体が空乏化して、フィンＦＥＴがオフ状態となる。

【0045】

印加電圧Ｖが０で丁度オフ状態となる（ピンチオフする）設計の場合について考える。図６（ｂ）は、閾値の許容誤差が±５０ｍＶである場合、および、±１００ｍＶである場合の、ゲート凸部１６の幅Ｗの許容誤差を示す表である。閾値電圧の許容誤差が±５０－１００ｍＶの場合、ゲート凸部１６の幅Ｗの許容誤差は、±１０－５０ｎｍとなる。ゲート凸部１６の幅Ｗの許容誤差を、このように低く抑制することは、従来のリソグラフィーでは達成が非常に難しい。

【0046】

実施形態では、上述のように、ＰＥＣエッチングによりゲート凸部１６が形成される。エッチング液２２０と接触している半導体部材１０の障壁高さは、エッチング液２２０のｐＨにより制御される。したがって、ＰＥＣエッチングにおける空乏層幅Ｗ_Ｄは、つまり形成されるゲート凸部１６の幅Ｗは、エッチング液２２０のｐＨにより制御される。

【0047】

より具体的には、作製されるショットキー電極構造におけるショットキー障壁Φ_Ｂと同等となるように、エッチング液２２０のｐＨを調整することで、ＰＥＣエッチングにおける空乏層幅Ｗ_Ｄを、ショットキー電極構造における印加電圧Ｖ＝０の場合の空乏層幅Ｗ_Ｄと等しくなるように、調整することができる。このようにして、ショットキー電極構造が形成された際に印加電圧Ｖが０で丁度オフ状態となるような、幅Ｗを有するゲート凸部１６を、形成することができる。

【0048】

以上説明したように、実施形態によるゲート凸部１６の幅Ｗは、キャリア濃度ｎ、および、エッチング液２２０のｐＨにより精密に制御することができる。なお、現状の成長技術では、キャリア濃度ｎのウエハ面内でのバラツキを、平均±２％程度とすることは可能である。例えば、キャリア濃度ｎが１×１０^１６／ｃｍ^３±２％の場合、幅Ｗのウエハ面内での誤差は、±６ｎｍであり、±１０ｎｍ以下とすることが可能である。

【0049】

例えば、ステッパーを用いる紫外線リソグラフィーとドライエッチングとを併用してゲート凸部１６を形成する比較形態では、素子の歩留は５０％程度に留まる。これに対し、上述のような、実施形態のＰＥＣエッチングにより形成されるゲート凸部１６では、幅Ｗの誤差を±１０ｎｍ以下に抑えることができるため、歩留向上が図られる。

【0050】

ドライエッチングを用いる比較形態では、ドライエッチングに伴う半導体結晶へのダメージが懸念される。これに対し、実施形態では、ウェットエッチングであるＰＥＣエッチングによりゲート凸部１６を形成するので、半導体結晶へのダメージが抑制される。また、実施形態では、幅Ｗを、ゲート凸部１６の幅方向に関するエッチングの自動停止により定めることができる。さらに、実施形態では、全空乏したゲート凸部１６を形成することができるため、得られるＦＥＴ１００をノーマリーオフ型とすることができる。

【0051】

次に、上述の実施形態の変形例によるＦＥＴ１００について説明する。図４（ａ）および図４（ｂ）は、それぞれ、第１の変形例によるＦＥＴ１００を模式的に示す断面図および上面図である。

【0052】

上述の実施形態では、ショットキー型（あるいはＭＯＳ型）のゲート電極構造を有するＦＥＴ１００を例示した。ゲート電極構造は、これらに限定されない。第１の変形例として、ｐｎ型のゲート電極構造を有するＦＥＴ１００を例示する。

【0053】

第１の変形例では、ゲート凹部１５内に、ドリフト層１２と反対の導電型（つまりｐ型）の半導体層１３（左上がりのハッチング部）が充填されている。ゲート電極２０は、半導体層１３上に形成されている。ゲート電圧は、半導体層１３を介して、半導体層１３とゲート凸部１６とが形成するｐｎ接合部に印加される。

【0054】

第１の変形例によるＦＥＴ１００の製造方法に関し、ゲート凸部１６の形成工程までは、上述の実施形態と同様である。ゲート凸部１６を形成した後、例えば再成長により、半導体層１３を形成する。なお、必要に応じて、半導体層１３を成長させた半導体部材１０の上面を平坦化する研磨を行ってもよい。その後、ゲート電極２０、ソース電極３０、ドレイン電極４０、および、絶縁膜等のその他の部材を、半導体部材１０上に形成することで、第１の変形例によるＦＥＴ１００が製造される。

【0055】

図５は、第２の変形例によるＦＥＴ１００を模式的に示す上面図である。上述の実施形態では、フィン状（線状）のゲート凸部１６を有するＦＥＴ１００を例示した。ゲート凸部１６の形状は、これに限定されない。第２の変形例として、ロッド状（島状）のゲート凸部１６を有するＦＥＴ１００（ナノロッド・トランジスタ）を例示する。ナノロッド・トランジスタでは、ゲート凸部１６の（平面視における）全周を囲むゲート電極２０が形成される。

【0056】

第２の変形例によるＦＥＴ１００の製造方法に関し、ゲート凸部１６の形成工程が、上述の実施形態と異なる。本例において、マスク１６０は、（平面視で）島状部分を含む。ＰＥＣエッチング工程では、（平面視での）最狭部の幅Ｗが２００ｎｍ以上２０００ｎｍ以下である島状部分を含むゲート凸部１６を形成する。ゲート凸部１６を形成した後に、ゲート電極２０、ソース電極３０、ドレイン電極４０、および、絶縁膜等のその他の部材を、半導体部材１０上に形成することで、第２の変形例によるＦＥＴ１００が製造される。

【0057】

第１の変形例および第２の変形例によるＦＥＴ１００についても、上述の実施形態と同様に、全空乏したゲート凸部１６をＰＥＣエッチングにより形成することで幅Ｗを精密に制御できる、等の利点は同様である。

【0058】

＜本発明の好ましい態様＞
以下、本発明の好ましい態様について付記する。

【0059】

（付記１）
導電性の半導体で構成されたウエハ、および、前記ウエハの上面上に配置されたマスク、を備える処理対象物を準備する工程と、
前記処理対象物をエッチング液に浸漬し、前記ウエハの前記上面側から光を照射することで、前記ウエハを光電気化学エッチングする工程と、
を有し、
前記ウエハを光電気化学エッチングする工程では、
前記ウエハの前記マスクの外側部分をエッチングすることで、前記マスクの下方に凸部を形成し、
前記凸部の互いに対向する第１の側面と第２の側面との間の全幅が空乏するまで、前記第１の側面および前記第２の側面をエッチングすることで、前記第１の側面および前記第２の側面のエッチングを自動的に停止させる、
半導体部材の製造方法。

【0060】

（付記２）
前記マスクは、線状部分を含み、
前記ウエハを光電気化学エッチングする工程では、最狭部の幅が２００ｎｍ以上２０００ｎｍ以下である線状部分を含む前記凸部を形成する、
付記１に記載の半導体部材の製造方法。

【0061】

（付記３）
前記マスクは、島状部分を含み、
前記ウエハを光電気化学エッチングする工程では、最狭部の幅が２００ｎｍ以上２０００ｎｍ以下である島状部分を含む前記凸部を形成する、
付記１に記載の半導体部材の製造方法。

【0062】

（付記４）
前記凸部の側面にゲート電圧を印加するゲート電極、前記凸部の上下方向の一方側に配置されるソース電極、および、前記凸部の上下方向の他方側に配置されるドレイン電極、を形成する工程、
をさらに有する、付記１～３のいずれか１つに記載の半導体部材の製造方法。

【符号の説明】

【0063】

１０…半導体部材、１０ａ…ウエハ、１０Ｄ…空乏層、１１…基板、１２…ドリフト層、１３…半導体層、１５…ゲート凹部、１６…ゲート凸部、１６ａ…側面、１６ｂ…側面、２０…ゲート電極、２１…ゲートパッド、３０…ソース電極、３１…ソースパッド、４０…ドレイン電極、１００…ＦＥＴ、１５０…処理対象物、１６０…マスク、２００…ＰＥＣエッチング装置、２１０…容器、２２０…エッチング液、２３０…光源、２３１…光、２４０…電圧源、２４１…処理対象物側電極、２４２…配線、２４３…エッチング液側電極、２４４…被覆部材

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】