特開 2024-168216 信号処理装置、画素回路、検出装置及び信号処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024168216

(43)【公開日】2024-12-05

(54)【発明の名称】信号処理装置、画素回路、検出装置及び信号処理方法

(51)【国際特許分類】

   H04N 25/47 20230101AFI20241128BHJP

   H04N 25/707 20230101ALI20241128BHJP

   H04N 25/772 20230101ALI20241128BHJP

【ＦＩ】

H04N25/47

H04N25/707

H04N25/772

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023084699

(22)【出願日】2023-05-23

(71)【出願人】

【識別番号】000004352

【氏名又は名称】日本放送協会

(74)【代理人】

【識別番号】100141139

【弁理士】

【氏名又は名称】及川 周

(74)【代理人】

【識別番号】100171446

【弁理士】

【氏名又は名称】高田 尚幸

(74)【代理人】

【識別番号】100114937

【弁理士】

【氏名又は名称】松本 裕幸

(74)【代理人】

【識別番号】100171930

【弁理士】

【氏名又は名称】木下 郁一郎

(72)【発明者】

【氏名】後藤 正英

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CY45

5C024GX03

5C024GX15

5C024GX16

5C024GY39

5C024GY41

5C024HX23

5C024HX32

5C024HX57

(57)【要約】

【課題】映像信号と、映像信号に所定の変化があったことを示す差分信号とを容易に取得する。
【解決手段】信号処理装置は、経時的に変化する１ビットのデジタル値を取得する取得部と、前記取得部により取得された値に応じてカウント動作を行い、所定の周期でカウンタ値がリセットされるカウンタ部と、前記カウンタ部がリセット前の時点において保持する値を、Ｎ倍（Ｎは２以上の自然数）に圧縮して記憶するメモリ部と、前記周期のうち、特定の時点において、前記カウンタ部が保持する値と、前記メモリ部に記憶された値とを互いに比較し、比較した結果として得られた値が所定の閾値以上である場合にトリガ信号を発生させるトリガ信号発生部とを備え、前記カウンタ部は、前記トリガ信号の発生有無に応じてカウント動作を停止する。
【選択図】図２

【特許請求の範囲】

【請求項1】

経時的に変化する１ビットのデジタル値を取得する取得部と、
前記取得部により取得された値に応じてカウント動作を行い、所定の周期でカウンタ値がリセットされるカウンタ部と、
前記カウンタ部がリセット前の時点において保持する値を、Ｎ倍（Ｎは２以上の自然数）に圧縮して記憶するメモリ部と、
前記周期のうち、特定の時点において、前記カウンタ部が保持する値と、前記メモリ部に記憶された値とを互いに比較し、比較した結果として得られた値が所定の閾値以上である場合にトリガ信号を発生させるトリガ信号発生部とを備え、
前記カウンタ部は、前記トリガ信号の発生有無に応じてカウント動作を停止する
信号処理装置。

【請求項2】

前記特定の時点とは、前記カウンタ部がリセットされてから前記周期のＮ分の１が経過した時点である
請求項１に記載の信号処理装置。

【請求項3】

前記カウンタ部は、前記特定の時点において、前記トリガ信号が発生しなかった場合、カウント動作を停止する
請求項１又は請求項２に記載の信号処理装置。

【請求項4】

前記カウンタ部及び前記メモリ部は、いずれも１ビットのカウンタ素子が複数直列接続されたものであり、
前記カウンタ部が有するカウンタ素子の数は、前記メモリ部が有するカウンタ素子の数より多い
請求項１又は請求項２に記載の信号処理装置。

【請求項5】

前記カウンタ部の圧縮率Ｎは、２のべき乗である
請求項１又は請求項２に記載の信号処理装置。

【請求項6】

前記カウンタ部の圧縮率Ｎは、４又は８である
請求項５に記載の信号処理装置。

【請求項7】

入射する光の光量に応じた電流値を出力するフォトダイオードと、
前記フォトダイオードから出力された電流値を、１ビットのデジタル値に変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部により変換された１ビットのデジタル値を取得する請求項１又は請求項２に記載の信号処理装置とを備え、
前記信号処理装置が備える前記カウンタ部は、前記フォトダイオードに入射した光の光量に応じたカウント動作を行い、フレームレートに応じた周期でカウンタ値がリセットされる、
画素回路。

【請求項8】

前記カウンタ部の圧縮率Ｎは、前記フレームレートに応じて決定される、
請求項７に記載の画素回路。

【請求項9】

前記カウンタ部の圧縮率Ｎは、動きが多い被写体を撮影する第１撮影モード、又は動きが少ない被写体を撮影する第２撮影モードのいずれかに応じて決定され、
前記第１撮影モードの場合における圧縮率Ｎは、前記第２撮影モードの場合における圧縮率Ｎより小さい、
請求項７に記載の画素回路。

【請求項10】

前記フォトダイオードと前記Ａ／Ｄ変換部との間における電流の導通を制御する転送トランジスタと、
前記転送トランジスタと前記Ａ／Ｄ変換部との間に接続され、電荷を蓄積するフローティングディフュージョンと、
を更に備える請求項７に記載の画素回路。

【請求項11】

特定の物理量を電流値に変換する検出センサと、
前記検出センサにより検出された電流値を１ビットのデジタル値に変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部により変換され、経時的に変化する１ビットのデジタル値を取得する請求項１又は請求項２に記載の信号処理装置と、
を備える検出装置。

【請求項12】

経時的に変化する１ビットのデジタル値を取得する取得工程と、
前記取得工程により取得された値に応じてカウント動作を行い、所定の周期でカウンタ値がリセットされるカウンタ工程と、
前記カウンタ工程がリセット前の時点において保持する値を、Ｎ倍（Ｎは２以上の自然数）に圧縮して記憶するメモリ工程と、
前記周期のうち、特定の時点において、前記カウンタ工程により保持される値と、前記メモリ工程において記憶された値とを互いに比較し、比較した結果として得られた値が所定の閾値以上である場合にトリガ信号を発生させるトリガ信号発生工程とを有し、
前記カウンタ工程は、前記トリガ信号の発生有無に応じてカウント動作を停止する
信号処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号処理装置、画素回路、検出装置及び信号処理方法に関する。

【背景技術】

【0002】

従来、アナログ値で表現されるセンサ値をモニターし続けることに代えて、アナログ値の変化量が閾値以上となった場合にトリガ信号を取得する技術が知られている。このような技術によれば、通信量を減らすことが可能となり、高速な応答が可能となる。このような技術で用いられるアナログ値としては、フォトダイオードにより検出される光量等を例示することができる。また、このようなアナログ値を扱うセンサとしては、動画像センサ等を例示することができる。

【0003】

近年、動画像センサの技術分野において、複数のフレーム画像を連続する映像信号として高速取得することに代えて、画素値の変化に応じた信号（以下、画素値の変化が所定の閾値以上である場合に出力される信号を差分信号と呼ぶ場合がある）を出力することにより、被写体の動きを検知するイベントベースのセンサの開発が進んでいる。このような技術を用いたセンサは、ダイナミックビジョンセンサなどとも呼ばれている。

【0004】

非特許文献1に記載された技術によれば、画素に対数応答の電流電圧変換回路と差分検出回路を搭載してイベントトリガを発生し、値が時間的に変化した画素の情報が出力される。したがって、非特許文献1に記載されたセンサは高速での応答が可能であり、省電力が実現でき、車載などへの応用などが期待できる。しかしながら、このようなセンサは、差分信号だけを出力するものであり、映像信号を出力するには別のカメラを併用する必要がある。したがって、映像信号と差分信号とを用いるシステムを構築しようとした場合、システムが大型化するといった問題があった。また、非特許文献1に記載された技術によれば、フォトダイオードにより得られた信号を、差分検出回路の入力範囲に収めるために対数圧縮しており、情報が圧縮されて線形性が失われてしまうといった問題があった。

【0005】

差分信号と映像信号の両方を取得するための装置として、非特許文献２に記載された技術を例示することができる。非特許文献２に記載された技術によれば、各画素が、差分検出回路によるイベントトリガ発生機能に加えて、通常のＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）方式での読み出し機能も備えており、差分信号と映像信号の両方を出力することができる。

【先行技術文献】

【非特許文献】

【0006】

【非特許文献1】T. Finateu et al., “A 1280×720 Back-Illuminated Stacked Temporal Contrast Event-Based Vision Sensor with 4.86μm Pixels, 1.066GEPS Readout, Programmable Event-Rate Controller and Compressive Data-Formatting Pipeline”ISSCC, 5.10, pp.112-113（2020）

【非特許文献2】G. Taverni et al., “Front and Back Illuminated Dynamic and ActivePixel Vision Sensors Comparison”IEEE Transactions on Circuits and Systems-II: Express Briefs, Vol. 65, No. 5 pages 677-681, (2018)

【発明の概要】

【発明が解決しようとする課題】

【0007】

ここで、非特許文献２に記載の技術により出力される差分信号はデジタル信号であるのに対し、映像信号はアナログ値により出力される。映像信号をデジタル信号として取り出すためには、画素エリアの外（例えば同一レイヤーの周辺部、あるいは異なるレイヤー）又はセンサチップの外（例えば異なるチップ）でＡ／Ｄ変換することが考えられる。いずれの構成を採用した場合であっても、システムが大型化し、差分信号との同期を取らなければならない。すなわち、非特許文献２に記載の技術を用いて、差分信号と映像信号の両方をデジタル値として用いる場合、システムが大型化し、差分信号との同期を取る制御が複雑化するといった問題があった。また、非特許文献２に記載された技術は、非特許文献1に記載された技術と同様に、フォトダイオードにより得られた信号を、差分検出回路の入力範囲に収めるために対数圧縮しており、情報が圧縮されて線形性が失われてしまうといった問題があった。

【0008】

そこで本発明は、映像信号と、映像信号に所定の変化があったことを示す差分信号とをデジタル値として容易に取得可能な信号処理装置、画素回路、検出装置及び信号処理方法を提供しようとするものである。

【課題を解決するための手段】

【0009】

［１］上記の課題を解決するため、本発明の一態様による信号処理装置は、経時的に変化する１ビットのデジタル値を取得する取得部と、前記取得部により取得された値に応じてカウント動作を行い、所定の周期でカウンタ値がリセットされるカウンタ部と、前記カウンタ部がリセット前の時点において保持する値を、Ｎ倍（Ｎは２以上の自然数）に圧縮して記憶するメモリ部と、前記周期のうち、特定の時点において、前記カウンタ部が保持する値と、前記メモリ部に記憶された値とを互いに比較し、比較した結果として得られた値が所定の閾値以上である場合にトリガ信号を発生させるトリガ信号発生部とを備え、前記カウンタ部は、前記トリガ信号の発生有無に応じてカウント動作を停止するものである。

【0010】

［２］また、本発明の一態様は、上記［１］に記載の信号処理装置において、前記特定の時点とは、前記カウンタ部がリセットされてから前記周期のＮ分の１が経過した時点である。

【0011】

［３］また、本発明の一態様は、上記［１］又は［２］に記載の信号処理装置において、前記カウンタ部は、前記特定の時点において、前記トリガ信号が発生しなかった場合、カウント動作を停止するものである。

【0012】

［４］また、本発明の一態様は、上記［１］から［３］のいずれかに記載の信号処理装置において、前記カウンタ部及び前記メモリ部は、いずれも１ビットのカウンタ素子が複数直列接続されたものであり、前記カウンタ部が有するカウンタ素子の数は、前記メモリ部が有するカウンタ素子の数より多いものである。

【0013】

［５］また、本発明の一態様は、上記［１］から［４］のいずれかに記載の信号処理装置において、前記カウンタ部の圧縮率Ｎは、２のべき乗である。

【0014】

［６］また、本発明の一態様は、上記［１］から［５］のいずれかに記載の信号処理装置において、前記カウンタ部の圧縮率Ｎは、４又は８である。

【0015】

［７］また、本発明の一態様による画素回路は、入射する光の光量に応じた電流値を出力するフォトダイオードと、前記フォトダイオードから出力された電流値を、１ビットのデジタル値に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部により変換された１ビットのデジタル値を取得する上記［１］から［６］に記載の信号処理装置とを備え、前記信号処理装置が備える前記カウンタ部は、前記フォトダイオードに入射した光の光量に応じたカウント動作を行い、フレームレートに応じた周期でカウンタ値がリセットされるものである。

【0016】

［８］また、本発明の一態様は、上記［７］に記載の画素回路において、前記カウンタ部の圧縮率Ｎは、前記フレームレートに応じて決定されるものである。

【0017】

［９］また、本発明の一態様は、上記［７］又は［８］に記載の画素回路において、前記カウンタ部の圧縮率Ｎは、動きが多い被写体を撮影する第１撮影モード、又は動きが少ない被写体を撮影する第２撮影モードのいずれかに応じて決定され、前記第１撮影モードの場合における圧縮率Ｎは、前記第２撮影モードの場合における圧縮率Ｎより小さいものである。

【0018】

［１０］また、本発明の一態様は、上記［７］から［９］のいずれかに記載の画素回路において、前記フォトダイオードと前記Ａ／Ｄ変換部との間における電流の導通を制御する転送トランジスタと、前記転送トランジスタと前記Ａ／Ｄ変換部との間に接続され、電荷を蓄積するフローティングディフュージョンと、を更に備えるものである。

【0019】

［１１］また、本発明の一態様に係る検出装置は、特定の物理量を電流値に変換する検出センサと、前記検出センサにより検出された電流値を１ビットのデジタル値に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部により変換され、経時的に変化する１ビットのデジタル値を取得する請求項１又は請求項２に記載の信号処理装置と、を備えるものである。

【0020】

［１２］また、本発明の一態様による信号処理方法は、経時的に変化する１ビットのデジタル値を取得する取得工程と、前記取得工程により取得された値に応じてカウント動作を行い、所定の周期でカウンタ値がリセットされるカウンタ工程と、前記カウンタ工程がリセット前の時点において保持する値を、Ｎ倍（Ｎは２以上の自然数）に圧縮して記憶するメモリ工程と、前記周期のうち、特定の時点において、前記カウンタ工程により保持される値と、前記メモリ工程において記憶された値とを互いに比較し、比較した結果として得られた値が所定の閾値以上である場合にトリガ信号を発生させるトリガ信号発生工程とを有し、前記カウンタ工程は、前記トリガ信号の発生有無に応じてカウント動作を停止するものである。

【発明の効果】

【0021】

本発明によれば、映像信号と、映像信号に所定の変化があったことを示す差分信号とをデジタル値として容易に取得することができる。

【図面の簡単な説明】

【0022】

【図1】第１の実施形態に係る固体撮像素子を三次元構造化した場合の一例を示す模式図である。

【図2】第１の実施形態に係る画素回路の回路構成の一例を示す回路図である。

【図3】第１の実施形態に係るフォトダイオードに光が入射した際のパルス発生タイミングについて説明するタイミングチャートである。

【図4】第１の実施形態に係る信号処理装置により出力されるトリガ信号の出力タイミングと、カウンタ値及びメモリ値の変化について示すタイミングチャートである。

【図5】第２の実施形態に係る画素回路の回路構成の一例を示す回路図である。

【図6】第３の実施形態に係る画素回路の回路構成の一例を示す回路図である。

【図7】第４の実施形態に係る画素回路の回路構成の一例を示す回路図である。

【発明を実施するための形態】

【0023】

［実施形態］
まず、実施形態の前提となる事項を説明する。本実施形態に係る信号処理装置、画素回路、検出装置及び信号処理方法は、特定の物理量の時間的変動を検出するセンサを対象として、処理を行う。特定の物理量の時間的変動を検出するセンサとは、具体的には、物理量を電流値に変換するセンサであってもよい。物理量を電流値に変換するセンサの一例としては、イメージセンサ、光センサ、磁気センサ、圧力センサ、音センサ、温度センサ、湿度センサ等を例示することができる。以下の一例においては、本実施形態に係る信号処理装置、画素回路、検出装置及び信号処理方法が、フォトダイオードの光電効果を用いて出力される信号を処理する固体撮像素子に適用される場合の一例について説明する。当該固体撮像素子は、撮像装置等に用いられる。

【0024】

［第１の実施形態］
以下、本発明の第１の実施形態について、図面を参照しながら説明する。

【0025】

図１は、第１の実施形態に係る固体撮像素子を三次元構造化した場合の一例を示す模式図である。固体撮像素子５は、複数の階層構造を有する。同図は、第１階層Ｌ１、第２階層Ｌ２及び第３階層Ｌ３の３層構造を有する場合の一例を示している。各階層には、半導体構造物により回路素子が形成される。各階層間は、層間絶縁膜により絶縁される。層間絶縁膜にヴィアホール（コンタクトホール）を形成することにより、各階層に形成された回路素子が接続される。

【0026】

第１階層Ｌ１には、複数のフォトダイオード（画素）が形成される。フォトダイオードは、入射した光を電気信号に変換する。具体的には、フォトダイオードは、光電効果により、入射した光の強さに応じた電気信号を出力する。ここで、フォトダイオードにより出力された電気信号を取り出すためには、Ａ／Ｄ変換回路等の所定の電気回路を要する。図１に示すような階層構造を有せず、単層構造を採用する場合、当該所定の電気回路をフォトダイオードと同一面に形成することになるため、複数のフォトダイオード間の配置間隔が大きくなってしまう。しかしながら、図１に示すような階層構造を採用することにより、複数のフォトダイオード間に所定の電気回路を設けることを要せず、複数のフォトダイオード間の配置間隔を小さくすることができる。したがって、階層構造を採用することにより、より高密度でフォトダイオードを配置することができる。すなわち高解像度の固体撮像素子５を提供することができる。

【0027】

第２階層Ｌ２には、フォトダイオードにより出力された電気信号をパルス信号に変換するための回路が形成される。そのため、第２階層Ｌ２に形成される回路を、Ａ／Ｄ変換回路と呼ぶこともできる。第２階層Ｌ２に形成される回路は、例えば複数のインバータを直列接続したインバータ―チェーン回路であってもよい。インバータチェーン回路は、フォトダイオードに接続されるインバータ素子の入力閾値電圧に応じてＨレベル又はＬレベルの電圧を出力する。

【0028】

なお、第２階層Ｌ２には、インバータチェーン回路が形成される場合の一例に代えて、コンパレータ回路が形成されていてもよい。コンパレータ回路は、フォトダイオードにより出力された電気信号と、所定の基準電圧とを比較し、比較した結果に応じてＨレベル又はＬレベルの電圧を出力する。また、第２階層Ｌ２には、所定の遅延回路が含まれていてもよい。

【0029】

第３階層Ｌ３には、カウンタ回路やメモリ回路等が形成される。カウンタ回路は、第２階層Ｌ２に形成された回路により出力されるパルス信号の数をカウントする。また、カウンタ回路は、例えば１２ビットのカウンタ素子を有し、１から４０９６までの値をカウントする。固体撮像素子５が映像信号を出力する場合、カウンタ回路は、所定期間内に入力されたパルス数をカウントし、カウントした値をメモリ回路や、制御回路等に出力する。固体撮像素子５が作動信号を出力する場合、カウンタ回路は、所定の時点において入力されたパルス信号の数が所定の閾値を超えたか否かを検出し、閾値を超えたと検出された場合にトリガ信号を不図示の制御回路に出力する。また、トリガ信号が出力された場合、カウンタ回路は、パルス信号の数のカウントを停止する。

【0030】

なお、固体撮像素子５が備えるカウンタ回路とメモリ回路とが形成される階層は、互いに異なっていてもよい。例えば、１つの画素がカウンタ回路及びメモリ回路を有する場合、第３階層Ｌ３に加えて、第４階層Ｌ４を備えることにより、互いに異なる階層にカウンタ回路及びメモリ回路が形成されていてもよい。すなわち、固体撮像素子５は、同図に示した３層構造を有する場合の一例に限定されず、４層以上の階層構造を有していてもよいし、階層構造を有していなくてもよい（すなわち、単相基板上に各素子が形成されていてもよい）。

【0031】

以下の説明において、１つの画素及び当該画素に対応する周辺回路（例えば、Ａ／Ｄ変換回路やカウンタ回路）を含む構成を、画素回路１と呼ぶ場合がある。図１に示す一例では、画素回路１は、第１階層Ｌ１から第３階層Ｌ３の一部を含む３層構造を有している。画素回路１は、同図に示すように複数の階層構造を有して構成されてもよいし、単層基板上に形成されてもよい。

【0032】

図２は、第１の実施形態に係る画素回路の回路構成の一例を示す回路図である。同図を参照しながら、画素回路１の回路構成の一例について説明する。画素回路１は、信号処理装置１０と光量検出装置２０とを備える。信号処理装置１０は第３階層Ｌ３に、光量検出装置２０は第１階層Ｌ１及び第２階層Ｌ２に形成されてもよい。なお、以下の説明において、画素回路１の機能を便宜上、信号処理装置１０と光量検出装置２０とに分けて説明するが、光量検出装置２０の構成の一部又は全部は、信号処理装置１０に含まれていてもよい。

【0033】

まず、光量検出装置２０の構成について説明する。光量検出装置２０は、フォトダイオード２１と、インバータチェーン２２と、リセットトランジスタ２３とを備える。フォトダイオード２１は第１階層Ｌ１に、インバータチェーン２２及びリセットトランジスタ２３は第２階層Ｌ２に形成されてもよい。光量検出装置２０は、フォトダイオード２１に入射した光の量に応じてパルス信号を出力する。画素回路１は、光量検出装置２０から出力されたパルス信号の数をカウントすることにより、入射した光の量を検出することができる。

【0034】

フォトダイオード２１は、アノード端子とカソード端子とを有する。アノード端子は接地され、カソード端子はインバータチェーン２２の入力端子に接続される。フォトダイオード２１は、入射した光の量に応じて電荷を生成する。フォトダイオード２１により生成された電荷は、生成された電荷の量に応じた電圧値としてインバータチェーン２２に入力される。具体的には、フォトダイオード２１により生成された電荷は、フォトダイオード２１のカソード端子と、インバータチェーン２２の入力端子との間に存在する不図示の容量成分に蓄積される。蓄積された電荷は、当該容量成分の大きさに応じて電圧となって現れ、インバータチェーン２２の入力端子に入力される。フォトダイオード２１は、入射する光の光量に応じた電流値を出力するということもできる。当該容量成分をフローティングディフュージョンと呼ぶ場合がある。また、フォトダイオード２１のカソード端子の電圧を電圧Ｖ_ＰＤと呼ぶ場合がある。

【0035】

インバータチェーン２２は、複数の直列接続されたインバータ素子を備える。当該インバータ素子は、具体的には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ―ｏｘｉｄｅ―ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータであってもよい。図２に示す一例では、インバータチェーン２２は、インバータ２２１と、インバータ２２２と、…、インバータ２２ｎとを備える（ｎは１以上の自然数）。各インバータ素子は、それぞれ入力端子と出力端子とを有しており、出力端子には入力端子の電圧レベルと逆の電圧レベルが出力される。例えば、各インバータ素子の入力端子に１（ハイレベル）が入力されると、当該インバータ素子の出力端子には０（ローレベル）が出力される。また、インバータ素子の入力端子に０が入力されると、当該インバータ素子の出力端子には１が出力される。各インバータ素子は、入力閾値電圧を有し、入力端子に入力される電圧値と閾値とに応じた値を出力する。

【0036】

ここで、インバータチェーン２２に備えられるインバータ素子の数は奇数個であることが好適である。奇数個のインバータ素子がインバータチェーン２２に備えられることにより、インバータチェーン２２全体として信号レベルを反転することが可能となる。すなわち、インバータチェーン２２全体として、インバータチェーン２２の入力端子に入力された電圧レベルを反転させ、出力端子に出力することが好適である。インバータチェーン２２により出力される電圧を、出力電圧Ｖ_ＯＵＴと呼ぶ場合がある。

【0037】

ここで、インバータチェーン２２に備えられるインバータ素子の数を多くすることにより、光量検出装置２０から出力されるパルス信号のパルス幅を長くすることができる。また、インバータチェーン２２に備えられるインバータ素子の数を少なくすることにより、当該パルス幅を短くすることができる。インバータチェーン２２に備えられるインバータ素子の数は、光量検出装置２０に出力させたいパルス信号のパルス幅に応じて設定されてもよい。

【0038】

また、インバータチェーン２２が備える複数のインバータ素子のうち、フォトダイオード２１に最も近いインバータ素子、すなわちインバータ２２１の入力閾値電圧を調整することにより、光量検出装置２０から出力される１パルスに応じた光の量を調整することができる。例えば入力閾値電圧を小さくすることによって、フォトダイオード２１により多くの光が入射してからパルスが出力されるようになる。また、入力閾値電圧を大きくすることによって、フォトダイオード２１により少ない光が入射してからパルスが出力されるようになる。

【0039】

入力閾値電圧をより柔軟に設定するため、インバータチェーン２２に接続される初段のインバータ素子（インバータチェーン２２が備える複数のインバータ素子のうち、フォトダイオード２１に最も近いインバータ素子、すなわちインバータ２２１）に代えて、不図示のコンパレータ回路を用いてもよい。当該コンパレータ回路の入力端子の一端には、フォトダイオード２１のカソード端子が接続される。また、当該コンパレータ回路の入力端子の他端には、所定の基準電圧が入力される。当該コンパレータ回路は、フォトダイオード２１のカソード端子に接続された入力端子の電圧と基準電圧とに応じた電圧を出力端子に出力する。当該コンパレータ回路の後段には、所定の遅延回路が設けられていてもよい。また、遅延回路付きのコンパレータ回路を用いることにより、後段の遅延回路（例えばインバータチェーン）を省略することができる。

【0040】

ここで、インバータチェーン２２は、アナログ値をデジタル値に変換するＡ／Ｄ変換部としての役割を有する。Ａ／Ｄ変換部としてのインバータチェーン２２は、フォトダイオード２１の出力に応じたアナログ値と、所定の閾値（例えばインバータ素子の入力閾値電圧）との比較結果に応じて、アナログ値をデジタル値に変換する。Ａ／Ｄ変換部は、フォトダイオード２１から出力された電流値を、１ビットのデジタル値に変換するということもできる。

【0041】

リセットトランジスタ２３は、インバータチェーン２２の出力電圧に応じて、フォトダイオード２１にリセット電圧Ｖ_ＲＳＴを供給する。リセットトランジスタ２３は、フォトダイオード２１にリセット電圧Ｖ_ＲＳＴを供給することにより、フォトダイオード２１の電圧レベルをリセットする。換言すれば、リセットトランジスタ２３は、インバータチェーン２２により出力されるデジタル値に応じて、フォトダイオード２１にリセット電圧を印加するか否かを決定する。リセットトランジスタ２３は、例えばＮチャネル型のＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ：metal-oxide-semiconductor field-effect transistor）であってもよい。リセットトランジスタ２３がＮチャネル型のＭＯＳＦＥＴである場合、ゲート端子は、インバータチェーン２２の出力端子に接続される。ソース端子は、リセット電圧Ｖ_ＲＳＴを供給する電源に接続される。ドレイン端子は、フォトダイオード２１のカソード端子に接続される。

【0042】

ここで、リセットトランジスタ２３をエンハンスメント型のＮチャネル型ＭＯＳＦＥＴとする場合、リセット電圧Ｖ_ＲＳＴがリセットトランジスタ２３の閾値分だけ減少してフォトダイオード２１に伝わる。そこで、リセットトランジスタ２３をデプレッション型のＮチャネル型ＭＯＳＦＥＴとしてもよい。なお、リセットトランジスタ２３をＰチャネル型のＭＯＳＦＥＴとすることも可能である。この場合、リセットトランジスタ２３のゲート端子にインバータ回路を挿入する。Ｐチャネル型のＭＯＳＦＥＴを用いることにより、リセット電圧Ｖ_ＲＳＴがリセットトランジスタ２３の閾値分だけ減少してフォトダイオード２１に伝わることを抑止することができる。

【0043】

通常時、すなわちフォトダイオード２１に光が入射していない場合、フォトダイオード２１の電圧Ｖ_ＰＤはハイレベルである。フォトダイオード２１の電圧Ｖ_ＰＤが光入射により低下し、インバータ２２１の入力閾値電圧に達すると、インバータチェーン２２の出力電圧Ｖ_ＯＵＴが反転し、ローレベルからハイレベルになる。インバータチェーン２２によりハイレベルが出力されると、リセットトランジスタ２３のソース－ドレイン間がオンし、フォトダイオード２１にリセット電圧Ｖ_ＲＳＴが供給され、フォトダイオード２１の電圧Ｖ_ＰＤは、リセット電圧Ｖ_ＲＳＴとなる。再びインバータチェーンが反転し、インバータチェーン２２の出力電圧Ｖ_ＯＵＴがローレベルとなると、リセットトランジスタ２３のソース－ドレイン間がオフする。この動作を繰り返すことでインバータチェーン２２の出力端子にはパルス信号が現れる。

【0044】

次に、信号処理装置１０の構成について説明する。信号処理装置１０には、光量検出装置２０からの出力値が入力される。光量検出装置２０からの出力値とは、出力電圧Ｖ_ＯＵＴであり、経時的に値が変化する１ビットのデジタル値である。信号処理装置１０は、入力された信号に応じてカウント動作を行う。当該カウント動作とは、カウントアップ動作であってもよいし、カウントダウン動作であってもよい。信号処理装置１０は、カウント動作の結果得られたたカウンタ値と、カウンタ値が所定の閾値を超えた場合に出力される差分信号とを出力する。差分信号とは、カウンタ値の変化が所定の閾値以上である場合に出力される信号である。以下の説明においては、信号処理装置１０が、カウントアップ動作を行う場合の一例について説明する。

【0045】

信号処理装置１０は、パルス信号取得部１１と、カウンタ部１２と、メモリ部１３と、トリガ信号発生部１４とを備える。以下の説明において、パルス信号取得部１１を、単に取得部と呼ぶ場合がある。

【0046】

パルス信号取得部１１は、信号処理装置１０と、光量検出装置２０とが、互いに接続される点である。パルス信号取得部１１には、出力電圧Ｖ_ＯＵＴが入力される。出力電圧Ｖ_ＯＵＴとは、経時的に変化する１ビットのデジタル値である。したがって、パルス信号取得部１１は、経時的に変化する１ビットのデジタル値を取得するということもできる。また、出力電圧Ｖ_ＯＵＴは入射する光量に応じたパルス信号であるということもできるため、パルス信号取得部１１は、パルス信号を取得するということもできる。パルス信号取得部１１により取得された値は、カウンタ部１２に入力される。

【0047】

カウンタ部１２は、パルス信号取得部１１により取得された値に応じてカウント動作を行う。カウンタ部１２は、一定の期間に発生したパルスの数をカウントする。一定の期間とは、予め定められた所定の周期である。例えば画素回路１が、所定のフレームレートで動画を撮影可能なカメラに用いられる場合、一定の期間とは、動画撮影に用いられるフレームレートに応じた期間であってもよい。フレームレートに応じた期間とは、具体的にはフレームレートの逆数であってもよい。カウンタ部１２は、フレームレートに応じた期間、カウント動作を行い、当該期間ごとにカウンタ値のリセットが行われる。すなわち、カウンタ部１２は、所定の周期でカウンタ値がリセットされる。

【0048】

カウンタ部１２は、イネーブル端子ＥＮを備える。イネーブル端子ＥＮがＨｉｇｈレベルの場合、カウンタ部１２はカウント動作を行う。イネーブル端子ＥＮがＬｏｗレベルの場合、カウンタ部１２はカウント動作を行わない。以下、イネーブル端子ＥＮに入力される信号を、イネーブル信号ＥＮと呼ぶ場合がある。

【0049】

また、カウンタ部１２には、不図示のカウンタリセット信号ＣＲＳＴが入力される。カウンタリセット信号ＣＲＳＴがＨｉｇｈレベルの場合、カウンタ部１２はカウンタの値を初期値に設定する。カウンタリセット信号ＣＲＳＴがＬｏｗレベルの場合、カウンタ部１２は通常のカウント動作を行う。

【0050】

メモリ部１３は、特定の時点においてカウンタ部１２が保持する値を圧縮して記憶する。すなわちメモリ部１３は、ラッチ回路であるということもできる。メモリ部１３は、カウンタ部１２のリセット前の時点におけるカウンタ値を記憶する。メモリ部１３の圧縮率Ｎは、２以上の整数であることが好適である。すなわち、メモリ部１３は、カウンタ部１２がリセット前の時点において保持する値を、Ｎ倍（Ｎは２以上の自然数）に圧縮して記憶する。

【0051】

トリガ信号発生部１４は、カウンタ部１２が保持する値と、メモリ部１３に記憶された値とを互いに比較し、比較した結果として得られた値が所定の閾値以上である場合にトリガ信号ＴＲと符号Ｓとを出力する。図２には、カウンタ部１２が保持する値をＣと記載し、メモリ部１３に記憶された値をＭと記載している。トリガ信号発生部１４は、カウンタ部１２がカウント動作を行う所定の周期のうち、特定の時点において、比較動作を行う。特定の時点とは、例えばメモリ部１３の圧縮率Ｎに応じて定められてもよい。

【0052】

トリガ信号ＴＲとは、フォトダイオード２１に入射する光量の変化の有無を示す信号である。トリガ信号ＴＲとは、具体的には、所定期間にカウンタ部１２に入力されるパルス信号の数と、前の周期におけるカウンタ値との差分が、所定の閾値以上であるか否かを示す信号である。判定に用いられる所定の閾値は、前の周期におけるカウンタ値に応じて決定されるものであってもよい。すなわち、トリガ信号ＴＲとは、所定期間にカウンタ部１２に入力されるパルス信号の数と、前の周期におけるカウンタ値との差分が、所定の閾値以上である場合に出力される差分信号であってもよい。一例として、トリガ信号ＴＲとは、当該差分が所定の閾値以上である場合にＨｉｇｈレベル（Ｈ）となり、当該差分が所定の閾値より小さい場合にＬｏｗレベル（Ｌ）となる信号であってもよい。また、その他の一例として、トリガ信号ＴＲとは、当該差分が所定の閾値以上であるか否かに応じて出力されるパルス信号であってもよい。

【0053】

当該閾値は、イベントトリガを発生させるために要する光量差についての要求に応じて設定されることができる。例えば閾値を小さく設定することにより、より少ない光量で（換言すれば、より敏感に）トリガ信号ＴＲが出力されることとなる。また、閾値を大きく設定することにより、より多い光量で（換言すれば、より鈍感に）トリガ信号ＴＲが出力されることとなる。

【0054】

図３は、第１の実施形態に係るフォトダイオードに光が入射した際のパルス発生タイミングについて説明するタイミングチャートである。同図を参照しながら、フォトダイオード２１に光が入射した際にインバータチェーン２２が出力する出力電圧Ｖ_ＯＵＴのパルス発生タイミングについて説明する。同図には、横軸を時間として、フォトダイオード２１の電圧Ｖ_ＰＤの変化を波形Ｗ１１として示す。また、インバータチェーン２２の出力電圧Ｖ_ＯＵＴを波形Ｗ１２として示す。同図には、フォトダイオード２１に一定の光量の光が入射し続ける場合の一例について説明する。

【0055】

同図を参照しながら行う説明において、リセットトランジスタ２３により供給される電圧をリセット電圧Ｖ_ＲＳＴ、インバータチェーン２２の入力閾値電圧を閾値電圧Ｖ_ＴＨと呼ぶ場合がある。また、インバータチェーン２２が出力する出力電圧Ｖ_ＯＵＴは、Ｌｏｗレベル（Ｌ）又はＨｉｇｈレベル（Ｈ）の２値で記載する。

【0056】

時刻ｔ０以前において、フォトダイオード２１に光は入射していないので、フォトダイオード２１の電圧Ｖ_ＰＤはリセット電圧Ｖ_ＲＳＴである。また、この状態においてインバータチェーン２２にはＨが入力されるため、出力電圧Ｖ_ＯＵＴはＬである。

【0057】

時刻ｔ０から時刻ｔ１１にかけて、フォトダイオード２１に光が入射する。図３に示す一例では、フォトダイオード２１に一定の光量の光が入射し続けるため、フォトダイオード２１の電圧Ｖ_ＰＤは一定の傾きで低下する。

【0058】

時刻ｔ１１においてフォトダイオード２１の電圧Ｖ_ＰＤが閾値電圧Ｖ_ＴＨまで低下すると、インバータチェーン２２の出力電圧Ｖ_ＯＵＴが反転し、Ｈを出力する。インバータチェーン２２の出力電圧Ｖ_ＯＵＴがＨになると、リセットトランジスタ２３がオンし、フォトダイオード２１の電圧Ｖ_ＰＤはリセット電圧Ｖ_ＲＳＴとなる。電圧Ｖ_ＰＤがリセット電圧Ｖ_ＲＳＴとなると、インバータチェーン２２にはＨが入力され、出力電圧Ｖ_ＯＵＴは再度反転してＬとなる。

【0059】

フォトダイオード２１には一定の光量の光が入射し続けているため、フォトダイオード２１の電圧Ｖ_ＰＤは、再度リセット電圧Ｖ_ＲＳＴから一定の傾きで低下し始める。このように、時刻ｔ１１において行われた動作が、繰り返し行われる。結果として、インバータチェーン２２の出力電圧Ｖ_ＯＵＴはパルス信号を出力する。図示する一例では、時刻ｔ１１から時刻ｔ１４の間に４パルス出力されている。

【0060】

インバータチェーンが反転を開始してから、電圧Ｖ_ＰＤがリセット電圧Ｖ_ＲＳＴとなるまでの応答時間（遅延時間）により、インバータチェーン２２の出力電圧Ｖ_ＯＵＴのパルス幅が決定される。したがって、インバータチェーン２２に含まれるインバータ素子それぞれの遅延時間の合計がパルス幅となる。

【0061】

図４は、第１の実施形態に係る信号処理装置により出力されるトリガ信号の出力タイミングと、カウンタ値及びメモリ値の変化について示すタイミングチャートである。同図を参照しながら、信号処理装置１０により出力されるトリガ信号ＴＲの出力タイミングと、カウンタ部１２及びメモリ部１３によりそれぞれ出力されるカウンタ値及びメモリ値の変化について説明する。

【0062】

なお、本実施形態では信号処理装置１０が固体撮像素子５に適用される一例について説明する。したがって、各期間をフレームと呼ぶ場合がある。図示する一例において、時刻０から時刻ｔ１までを第１フレーム、時刻ｔ１から時刻ｔ３までを第２フレーム、時刻ｔ３から時刻ｔ５までを第３フレーム、時刻ｔ５から時刻ｔ７までを第４フレームと呼ぶ場合がある。

【0063】

図４には、横軸を時間として、カウンタ部１２が保持する値の変化と、メモリ部１３が記憶する値の変化とを示す。図示する一例において、カウンタ部１２は１２ビットの信号を保持し、メモリ部１３は１０ビットの信号を記憶する。メモリ部１３は、カウンタ部１２に保持された値を４倍に圧縮して記憶する。すなわち図示する一例において、圧縮率Ｎは、４である。また、以下の説明において、カウンタ部１２が保持する値をカウンタ値と記載し、メモリ部１３が記憶する値をメモリ値と呼ぶ場合がある。

【0064】

また、同図には、横軸を時間として、トリガ信号ＴＲ、符号Ｓ、カウンタリセット信号ＣＲＳＴ、及び出力信号ＯＵＴの時間的変化を示す。これらの信号は、１ビットのデジタル値である。トリガ信号ＴＲ、符号Ｓ、カウンタリセット信号ＣＲＳＴ、及びイネーブル信号ＥＮの詳細については、図２を参照しながら既に説明しているため、説明を省略する。出力信号ＯＵＴは、画素値の読み出し時に出力される１ビットのデジタル信号である。出力信号ＯＵＴは、イメージセンサに備えられる複数の画素の読出し時に出力されるため、画素回路１のカウンタ値ＣＯＵＴが読み出されるか否かに関わらず、各周期において出力されるものである。出力信号ＯＵＴがＨｉｇｈレベルの時は、カウンタ値ＣＯＵＴ、トリガ信号ＴＲ、符号Ｓの出力動作が行われていることを示す。なお、符号情報を必要としない場合、符号Ｓは省略して、トリガ信号ＴＲのみ生成及び出力されることとしてもよい。

【0065】

まず、第１フレームについて説明する。時刻０において、カウンタリセット信号ＣＲＳＴがＯＮし、カウンタ値が０にリセットされる。また、カウンタ値が０にリセットされた後、イネーブル信号ＥＮがＯＮし、第1フレームの露光が行われる。具体的には、カウンタ部１２により、フォトダイオード２１に入射する光の量に応じたアップカウント動作が行われる。以下、フレーム周期をＴと呼ぶ場合がある。

【0066】

時刻ｔ１では、第1フレームの信号値がカウンタ部１２に保持されており、全画素のカウンタ値ＣＯＵＴが出力される。具体的には、出力信号ＯＵＴがＯＮし、カウンタ値が読み出される。各画素回路１からの出力は、たとえばＸＹアドレス方式等によりカウンタ部１２を順次選択して読み出される。同様に、時刻ｔ１では、カウンタ部１２からメモリ部１３に値が転送される。図示する一例において、圧縮率Ｎは４であるため、メモリ部１３には、時刻ｔ１にけるカウンタ値を４で割った値が転送される。換言すれば、メモリ部１３に記憶された値をＭ、カウンタ部１２に保持された値をＣとすると、Ｍ＝Ｃ／ＮとなるようなＭが、メモリ部１３に格納される。

【0067】

ここで、第２フレーム以降においては、前のフレームにおけるカウンタ値との差分に応じて、動作が異なる。図示する一例においては、第２フレーム及び第４フレームでは差分がある場合（より詳細には、差分が所定の閾値以上である場合）の一例について説明し、第３フレームでは差分がない場合（より詳細には、差分が所定の閾値より小さい場合）の一例について説明する。

【0068】

次に、第２フレームについて説明する。時刻ｔ１において、カウンタリセット信号ＣＲＳＴがＯＮし、カウンタ値が再び０にリセットされる。また、カウンタ値が０にリセットされた後、イネーブル信号ＥＮがＯＮし、第２フレームの露光が行われる。第２フレーム以降は、フレーム周期のうち、１／Ｎ経過時（すなわちＴ／Ｎ経過時）に、トリガ信号発生部１４による判定が行われる。トリガ信号発生部１４による判定では、カウンタ部１２に保持された値と、メモリ部１３に記憶された値とが比較される。比較の結果、カウンタ部１２に保持された値が、メモリ部１３に記憶された値より大きければ符号Ｓは１となる。反対に、カウンタ部１２に保持された値が、メモリ部１３に記憶された値より小さければ符号Ｓは０となる。また、トリガ信号ＴＲは、差分があったか否かを示すものである。トリガ信号発生部１４による判定において、カウンタ部１２に保持された値と、メモリ部１３に記憶された値との絶対値が算出され、算出された値が閾値以上であればトリガ信号ＴＲは１となり、閾値より小さければトリガ信号ＴＲは０となる。判定に用いられる閾値は、どのくらいの光量差でイベント信号を発生するかの要求によって、設定されることとなる。

【0069】

ここで、第２フレームは差分がある場合の一例である。すなわち、時刻ｔ２においては、トリガ信号ＴＲが１となる。また、カウンタ部１２に保持された値は、メモリ部１３に記憶された値より小さいため、符号Ｓは０となる。この場合、カウンタ部１２は、１フレーム分の蓄積を続け、第２フレーム終了時の時刻ｔ３においてカウンタ値ＣＯＵＴを出力する。また、時刻ｔ３において、Ｍ＝Ｃ／ＮとなるようなＭがメモリ部１３に格納される。

【0070】

次に、第３フレームについて説明する。第３フレームは差分がない場合の一例である。すなわち、Ｔ／Ｎ経過時の時刻ｔ４においてトリガ信号発生部１４による判定が行われ、トリガ信号ＴＲが０となる。この場合、カウンタ部１２に保持されたカウンタ値の出力、及びメモリ部１３に記憶されたメモリ値の更新をする必要はないと判断される。また、イネーブル端子ＥＮがＬｏｗにセットされ、カウンタ部１２のカウント動作が停止させられる。すなわち、カウンタ部１２は、トリガ信号ＴＲの発生の有無に応じて、カウント動作を停止するということもできる。カウンタ部１２のカウント動作が停止させられることにより、消費電力を低減することができる。第３フレーム終了時の時刻ｔ５においては、カウンタ値ＣＯＵＴが出力されず、メモリ値の更新も行われない。なお、カウンタ部１２のカウント動作の停止は、イネーブル端子ＥＮをＬｏｗに設定する他、カウンタ部１２に供給する電力を遮断する方法（すなわち、パワーゲーティング）等が用いられてもよい。

【0071】

なお、図示する一例において、時刻ｔ４から次の周期が始まる時刻ｔ５にかけて、カウンタ部１２には、時刻ｔ４時の値が保持されている。しかしながらこの一例に限定されず、カウンタリセット信号ＣＲＳＴをＯＮすることにより、カウンタ値が０にリセットされてもよい。

【0072】

第４フレームは、第２フレームと同様に、差分がある場合の一例である。第４フレームについては、第２フレームと略同様の動作を行うため、同様の動作についての詳細な説明は省略する。第４フレームにおいては、カウンタ値の傾きが急峻である（すなわちフォトダイオード２１に入射する光量が多い）点において第２フレームとは異なる。この場合、符号Ｓは１となる。

【0073】

なお、トリガ信号ＴＲは、画素アレイの周辺又は画素内に備えられるアドレス生成回路（不図示）に送信され、トリガ信号ＴＲが１であった画素のアドレス情報（ＸＹ座標）が符号Ｓとともに出力される。

【0074】

また、第１フレームにおいて出力信号ＯＵＴは、全画素出力することが好適である。第２フレーム以降においては、全画素出力するのではなく、トリガ信号ＴＲが１であった画素の映像信号だけを読み出すことが好適である。ここで、各画素のカウンタ部１２からの出力には、それぞれ一定の時間を要する。したがって、各画素のカウンタ部１２からの出力時間がパルス出力の周期よりも長い場合には、図示するようにイネーブル信号ＥＮをＬｏｗレベルに設定して、カウンタ部１２の動作を停止しておくことが好適である。イネーブル信号ＥＮをＬｏｗレベルに設定することにより、カウント値が変化してしまうのを防ぐことができる。

【0075】

また、図示する一例において、トリガ信号ＴＲと符号Ｓとは、トリガ信号発生部１４による判定の時刻（すなわち時刻ｔ２、時刻ｔ４、及び時刻ｔ６）まで、その値を保持している。しかしながら本実施形態はこの一例に限定されず、トリガ信号ＴＲと符号Ｓとは、出力信号ＯＵＴが出力される時点まで保持されていればよい。したがって、各フレームの最初、例えばカウンタリセット信号ＣＲＳＴがＯＮするタイミングで、トリガ信号ＴＲと符号Ｓの値が０にリセットされてもよい。

【0076】

ここで、周期Ｔを圧縮率Ｎで割った時点において差分の判定ができるのは、周期Ｔの期間、光量が一定とみなせる場合となる。すなわち、光電流をＩ、信号電荷をＱとすると、Ｑ（ｔ）＝Ｉｔの関係がある場合となる。１フレーム期間の信号電荷Ｑ（Ｔ）＝Ｉ×Ｔに対して、Ｔ／Ｎの時間での信号電荷は、Ｑ（Ｔ／Ｎ）＝Ｉ×Ｔ／Ｎとなり、Ｑ（Ｔ）の１／Ｎの大きさになるが、比較対象のメモリ値を１／Ｎ倍することにより、Ｎの値によらず、両者を互いに比較することができる。

【0077】

トリガ信号ＴＲが１の場合、メモリ値の更新は、Ｔ／Ｎの時点でのカウンタ値をそのまま転送することによっても、映像信号を取得可能である。しかしながらＳ／Ｎ向上の観点から、露光時間をなるべく長くして（カウンタの値を大きくして）メモリの値を決めたほうが、より精度の高い映像信号を取得することが可能である。したがって、上述したように、フレーム期間終了時にメモリの値を更新することが望ましい。

【0078】

また、上述した説明では、第１フレームのみトリガ判定を行わず、全画素出力する方法について説明した。しかしながら本実施形態はこの一例に限定されず、第１フレームであっても、メモリ部１３に何らかの初期値（たとえば０）を入力しておき、第２フレーム以降と同様に最初から差分判定を行ってもよい。

【0079】

［第１の実施形態のまとめ］
以上説明した実施形態によれば、信号処理装置１０は、パルス信号取得部１１と、カウンタ部１２と、メモリ部１３と、トリガ信号発生部１４とを備える。パルス信号取得部１１は、経時的に変化する１ビットのデジタル値を取得し、カウンタ部１２は、パルス信号取得部１１により取得された値に応じてカウント動作を行い、所定の周期（例えばフレームレートに応じた周期）でカウント値がリセットされ、メモリ部１３は、カウンタ部１２がリセットされる前の時点において保持する値を、Ｎ倍（Ｎは２以上の自然数）に圧縮して記憶し、トリガ信号発生部１４は、カウンタ部１２がリセットされる周期のうち、特定の時点において、カウンタ部１２が保持する値と、メモリ部１３に記憶された値とを互いに比較し、比較した結果が所定の閾値以上である場合にトリガ信号ＴＲを発生させる。ここで、トリガ信号ＴＲとは、カウント値に所定の変化があったことを示す差分信号である。また、信号処理装置１０が画素回路１に適用される場合、カウンタ部１２が保持する値とは、すなわち映像信号を示すデジタル値である。したがって、信号処理装置１０によれば、映像信号と、映像信号に所定の変化があったことを示す差分信号とを、小さい回路規模で、複雑な演算を要しないで、取得することができる。よって、信号処理装置１０によれば、映像信号と、映像信号に所定の変化があったことを示す差分信号とをデジタル値として容易に取得することができる。

【0080】

また、カウンタ部１２は、トリガ信号ＴＲの発生有無に応じてカウント動作を停止する。具体的には、カウンタ部１２は、トリガ信号ＴＲに基づき、前のフレームと差分が無いと判定された場合に、カウント動作を停止する。ここで、前のフレームと差分が無い場合には、前のフレームと同様のカウンタ値（映像信号）を用いることができるため、カウント動作をすることは、電力を消費することとなる。したがって、本実施形態によれば、信号処理装置１０は、トリガ信号ＴＲの発生有無に応じてカウント動作を停止するため、消費電力を抑止することができる。

【0081】

また、上述した実施形態によれば、差分の有無が判定される特定の時点とは、カウンタ部１２がリセットされる周期（例えば１フレーム）のＮ分の１が経過した時点である。ここで、メモリ部１３には、前のフレーム終了時においてカウンタ部１２が保持していた値が記憶される。よって、本実施形態によれば、Ｎ分の１が経過した時点において、Ｎ分の１に圧縮されたカウンタ値と比較することにより、差分の有無を容易に判定することができる。

【0082】

なお、本実施形態によれば、差分の有無が判定される特定の時点とは、Ｎ分の１が経過した時点に限定されるものではない。例えば、Ｎ分の１が経過した時点ではない時点において差分の有無を判定することも可能である。Ｎ分の１が経過した時点ではない時点において差分の有無を判定する場合、メモリ部１３に格納された値を操作することを要する場合がある。

【0083】

ここで、カウンタ部１２に保持された値がメモリ部１３に格納される場合に適用される圧縮率Ｎと、消費電力削減の効果は、対応関係を有する。すなわち、圧縮率Ｎを大きくするほど、より早い時点において差分の有無を判定することとなり、より早い時点においてカウンタ部１２のカウント動作を停止することができるため、消費電力削減の効果も大きくなる。一方、圧縮率Ｎを小さくするほど、より遅い時点において差分の有無を判定することとなり、より遅い時点においてカウンタ部１２のカウント動作を停止することとなるため、消費電力削減の効果も小さくなる。しかしながら、圧縮率Ｎを大きくし過ぎると、差分が無いと判定されたフレームの中で、判定後に差分が生じるような場合、すなわち１フレームの途中で光量が変化するような場合、誤判定をしてしまう可能性がある。更に、圧縮率Ｎを大きくし過ぎたことにより、差分判定までの時間が短くなると、ショットノイズ等の影響が生じる場合がある。

【0084】

このような誤判定を抑止し、ショットノイズ等の影響を軽減するため、好適な圧縮率Ｎに設定することが望まれる。好適な圧縮率Ｎとは、例えばフレームレートに応じて決定されることが好適である。例えば、フレームレートが大きい場合、すなわち１周期が短い場合、Ｎを小さく設定することが好適である。また、フレームレートが小さい場合、すなわち１周期が長い場合、Ｎを大きく設定することが好適である。また、圧縮率Ｎは、１周期をＮ分の１に圧縮した場合の時間に応じて決定されていてもよい。更に、１周期をＮ分の１に圧縮した場合の時間を所定の閾値と比較することにより、圧縮率Ｎの最大値が定められていてもよい。

【0085】

また、信号処理装置１０が動画を撮影する撮影装置に用いられる場合、カウンタ部１２の圧縮率Ｎは、動画の撮影モードに応じて決定されてもよい。例えば、撮影装置が、動きが多い被写体を撮影する第１撮影モードと、動きが少ない被写体を撮影する第２撮影モードとを有する場合、圧縮率Ｎは、第１撮影モード又は第２撮影モードのいずれであるかに応じて決定されてもよい。この場合、第１撮影モードの場合における圧縮率Ｎは、第２撮影モードの場合における圧縮率Ｎより小さいことが好適である。

【0086】

［第２の実施形態］
次に、図５を参照しながら第２の実施形態について説明する。第２の実施形態においては、カウンタ部１２及びメモリ部１３の具体的な構成について説明する。第２の実施形態とは、第１の実施形態の具体的態様であるということもできる。

【0087】

図５は、第２の実施形態に係る画素回路の回路構成の一例を示す回路図である。同図を参照しながら、画素回路１Ａの回路構成の一例について説明する。画素回路１Ａは、光量検出装置２０と、信号処理装置１０Ａとを備える。すなわち、画素回路１Ａは、信号処理装置１０に代えて信号処理装置１０Ａを備える点において、第１の実施形態とは異なる。画素回路１Ａの説明において、画素回路１と同様の構成については、同様の符号を付すことにより説明を省略する場合がある。信号処理装置１０は、パルス信号取得部１１と、カウンタ部１２Ａと、メモリ部１３Ａと、トリガ信号発生部１４とを備える。

【0088】

カウンタ部１２Ａは、所定の期間に入力されたパルス信号の数をカウントする非同期式のカウンタ回路を含む。当該カウンタ回路は、複数ビットのカウンタ素子を含んで構成される。同図を参照しながら、複数ビットのカウンタ素子の一例として、１２ビットのカウンタ素子１２１乃至カウンタ素子１２１２を含む場合の一例について説明する。

【0089】

カウンタ部１２Ａは、既存の技術を使って任意に設計可能である。以下の説明では、一例として、カウンタ素子としてＴフリップフロップ（Ｔ－ＦＦ）を用いる場合について説明する。なお、Ｄフリップフロップ等を用いて、Ｔフリップフロップの構成を実現してもよい。

【0090】

次に、複数ビットのカウンタ素子に共通する構成について説明する。カウンタ素子は、入力端子と、出力端子とを備える。入力端子には、前段からの出力信号が入力される。最下位ビットであるカウンタ素子１２１には、パルス信号取得部１１により取得されたパルス信号が入力される。カウンタ素子間の接続において、入力端子には、それぞれ前段のカウンタ素子の出力信号が入力される。出力端子は、Ｔフリップフロップの非反転出力端子又は反転出力端子のいずれかの信号が出力される。出力端子は、入力端子に入力された信号を、次段のカウンタ素子に出力する。

【0091】

１２ビットのカウンタ素子１２１乃至カウンタ素子１２１２のうち、最下位ビットであるカウンタ素子１２１は、イネーブル端子を備える。イネーブル端子には、１ビットのデジタル信号が入力される。イネーブル端子に入力される１ビットのデジタル信号は、入力信号が有効であるか否かを決定するものである。具体的には、カウンタ素子１２１は、イネーブル端子を備えることにより、入力される電圧レベルに応じて、入力端子の入力を有効又は無効に制御することができる。最下位ビットについての入力端子の入力を無効にすることにより、最下位ビットがカウント動作を行わなくなるため、カウンタ部１２Ａに備えられる他のカウンタ素子についても、カウント動作を無効化することができる。

【0092】

また、各カウンタ素子には、不図示のカウンタリセット信号ＣＲＳＴが入力されてもよい。カウンタリセット信号ＣＲＳＴがハイレベルの時には、各カウンタ素子のカウンタの値が初期値に設定され、ローレベルの時には、各カウンタ素子は通常のカウンタ動作を行う。

【0093】

なお、図示する一例においてカウンタ出力信号ＣＯＵＴは、最上位ビットであるカウンタ素子１２１２から出力されているが、実際の接続としては、各カウンタ素子から並列に出力されるものであってもよい。

【0094】

メモリ部１３Ａは、カウンタ部１２Ａから出力されたカウンタ値を記憶するメモリ回路を含む。当該メモリ回路は、複数ビットのメモリ素子を含んで構成される。同図を参照しながら、複数ビットのメモリ素子の一例として、１０ビットのメモリ素子１３１乃至メモリ素子１３１０を含む場合の一例について説明する。

【0095】

メモリ部１３Ａは、既存の技術を使って任意に設計可能である。以下の説明では、一例として、カウンタ部１２Ａと同様に、メモリ素子としてＴフリップフロップ（Ｔ－ＦＦ）を用いる場合について説明する。なお、Ｄフリップフロップ等を用いて、Ｔフリップフロップの構成を実現してもよい。

【0096】

メモリ素子の構成については、上述したカウンタ素子と同様であるため、説明を省略する。カウンタ部１２Ａからメモリ部１３Ａに値が転送される際は、値を１／４に圧縮するため、カウンタ部１２Ａの３ビット目から１２ビット目が、メモリ部１３Ａの１ビット目から１０ビット目にそれぞれ対応するように転送すればよい。

【0097】

また、トリガ信号発生部１４による比較は、下位１０ビット（１ビット目から１０ビット目）により行えばよい。具体的には、カウンタ素子１２１乃至カウンタ素子１２１０と、メモリ素子１３１乃至メモリ素子１３１０とを互いに比較すればよい。たとえば４ビットを閾値値とする場合は、カウンタ部１２Ａが保持する値と、メモリ部１３Ａに記憶される値との絶対値を、上位ビットから順に見て、何ビット目に初めて１が現れるかを検出し、それが４ビット目以上であればトリガ信号ＴＲを１とすればよい。

【0098】

図示するようにカウンタ部１２Ａ及びメモリ部１３Ａは、いずれも１ビットのカウンタ素子又はメモリ素子が複数直列接続されたものであるため、圧縮率Ｎの値が２のべき乗であれば、ビットをシフトするだけで転送や比較が容易になる。したがって、圧縮率Ｎは、２のべき乗であることが好適である。より好適には、圧縮率Ｎは、４又は８程度であることが好適である。圧縮率Ｎを４又は８程度とすることにより、ショットノイズの影響が低減され、更に消費電力低減の効果を得ることができる。

【0099】

［第２の実施形態のまとめ］
以上のような構成を採用することによって、映像信号と差分信号を出力することができる。映像信号及び差分信号は、いずれもデジタル信号であり、画素回路１Ａは、インバータチェーンとカウンタ（１ビットカウンタの直列接続）という、比較的少ないトランジスタ数からなるシンプルな回路構成により、２種類のデジタル信号を出力することができる。また、光量とパルス数の関係は線形であり、撮影対象を反映した正確な映像情報及び差分情報を得ることができる。

【0100】

図１に示したような三次元構造を用いることにより、画素サイズの増大を防ぎ、高解像度な映像信号とイベント情報を出力するセンサを実現することができる。更に、用途に応じて、常時イベント情報だけを出力、イベント情報に加えて全画素の映像信号を出力、イベント情報と変化のあった映像信号だけを出力、又はこれらの複数のモードを切り替えながら撮影することもできる。本実施形態によれば、通常のカメラと比較して、イベント情報が出力されることにより、動き情報の検出が可能となる。また、本実施形態によれば、全画素の映像信号を出力するモード以外では、有効な情報を削減せずにデータを削減することができるようになる。

【0101】

［第３の実施形態］
次に、第３の実施形態について説明する。第３の実施形態に係る画素回路１Ｂは、画素回路１又は画素回路１Ａの変形例である。

【0102】

図６は、第３の実施形態に係る画素回路の回路構成の一例を示す回路図である。同図を参照しながら、画素回路１Ｂの回路構成の一例について説明する。画素回路１Ｂは、光量検出装置２０Ｂと、信号処理装置１０とを備える。すなわち、画素回路１Ｂは、光量検出装置２０に代えて光量検出装置２０Ｂを備える点において、第１の実施形態及び第２の実施形態とは異なる。画素回路１Ｂの説明において、画素回路１又は画素回路１Ａと同様の構成については、同様の符号を付すことにより説明を省略する場合がある。光量検出装置２０Ｂは、埋め込みフォトダイオードを有する構成である点において、光量検出装置２０とは異なる。光量検出装置２０Ｂは、フォトダイオード２１に代えて、埋め込みフォトダイオードであるフォトダイオード２１Ｂを備え、更に転送トランジスタ２４と、フローティングディフュージョン２５とを備える。

【0103】

転送トランジスタ２４は、埋め込みフォトダイオードであるフォトダイオード２１Ｂと、インバータチェーン２２との間に備えられる。フローティングディフュージョン２５は、転送トランジスタ２４と、インバータチェーン２２との間に備えられる。転送トランジスタ２４は、不図示の制御部により制御され、フォトダイオード２１Ｂにより生成された電荷をフローティングディフュージョン２５に転送する。すなわち、転送トランジスタ２４は、フォトダイオード２１ＢとＡ／Ｄ変換部としてのインバータチェーン２２との間における電流の導通を制御するものである。フローティングディフュージョン２５は、フォトダイオード２１Ｂにより生成された電荷を蓄積する。

【0104】

［第４の実施形態］
次に、第４の実施形態について説明する。図７は、第４の実施形態に係る画素回路の回路構成の一例を示す回路図である。同図を参照しながら、検出回路１Ｃについて説明する。第４の実施形態に係る検出回路１Ｃは、画素回路１、画素回路１Ａ又は画素回路１Ｂの変形例である。検出回路１Ｃは、フォトダイオード２１に代えて、検出センサ２１Ｃを備える点において、画素回路１とは異なる。検出センサ２１Ｃは、特定の物理量を電流値に変換するものである。検出センサ２１Ｃは、特定の物理量の変化を連続的に検出する。すなわち、検出センサ２１Ｃとは、特定の物理量の時間的変動をとらえるセンサである。検出回路１Ｃは、このような検出センサ２１Ｃを採用する検出装置や、計測装置についても適用することができる。また、検出回路１Ｃは、広くロジック回路、駆動回路、通信回路、記録素子、ディスプレイ、アクチュエータ等にも応用することができる。

【0105】

本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。また、本発明はこうした実施形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。

【符号の説明】

【0106】

５ 固体撮像素子
１ 画素回路
１０ 信号処理装置
１１ パルス信号取得部
１２ カウンタ部
１３ メモリ部
１４ トリガ信号発生部
ＴＲ トリガ信号
Ｓ 符号
２０ 光量検出装置
２１ フォトダイオード
２２ インバータチェーン
２３ リセットトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】