特開 2024-168579 ブランキングアパーチャアレイ機構、及び描画装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024168579

(43)【公開日】2024-12-05

(54)【発明の名称】ブランキングアパーチャアレイ機構、及び描画装置

(51)【国際特許分類】

   H01L 21/027 20060101AFI20241128BHJP

   H01J 37/147 20060101ALI20241128BHJP

【ＦＩ】

H01L21/30 541B

H01L21/30 541W

H01J37/147 C

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023085390

(22)【出願日】2023-05-24

(71)【出願人】

【識別番号】504162958

【氏名又は名称】株式会社ニューフレアテクノロジー

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】木村 駿生

(72)【発明者】

【氏名】馬場 裕一

(72)【発明者】

【氏名】森田 博文

【テーマコード（参考）】

5C101

5F056

【Ｆターム（参考）】

5C101BB03

5C101EE03

5C101EE13

5C101EE23

5C101EE48

5C101EE63

5C101EE68

5C101EE69

5C101EE70

5C101FF02

5C101GG19

5C101HH68

5F056AA07

5F056CB05

5F056EA03

(57)【要約】

【目的】マルチビームが通過するブランキングアパーチャアレイチップを配置した実装基板に流れる回路電流によって生じる磁場を相殺可能な装置を提供する。
【構成】本発明の一態様のブランキングアパーチャアレイ機構２０４は、マルチビームの入射を受け、マルチビームを個別にビームＯＮ状態とビームＯＦＦ状態とに切り替える複数のブランカーを有するブランキングアパーチャアレイチップ２１２と、ブランキングアパーチャアレイチップを支持すると共に、ブランキングアパーチャアレイチップに電源を供給する電源プレーン２１６と、電源プレーンの上層側若しくは下層側で電源プレーンと領域がオーバーラップするように配置され、電源プレーンにより生じた磁場を相殺するキャンセル層２１８と、が形成された実装基板２１１と、を備えたことを特徴とする。
【選択図】図７

【特許請求の範囲】

【請求項1】

マルチビームが入射した際に、前記マルチビームを個別にビームＯＮ状態とビームＯＦＦ状態とに切り替える複数のブランカーを有するブランキングアパーチャアレイチップと、
前記ブランキングアパーチャアレイチップを支持すると共に、
前記ブランキングアパーチャアレイチップに電源を供給する電源プレーンと、
前記電源プレーンの上層側若しくは下層側で前記電源プレーンと領域同士がオーバーラップするように配置され、前記電源プレーンにより生じた磁場を相殺するキャンセル層と、
が形成された実装基板と、
を備えたことを特徴とするブランキングアパーチャアレイ機構。

【請求項2】

前記キャンセル層は、前記電源プレーンと同一形状、及び同一面積に形成されることを特徴とする請求項１記載のブランキングアパーチャアレイ機構。

【請求項3】

前記キャンセル層は、面状に形成されることを特徴とする請求項１又は２記載のブランキングアパーチャアレイ機構。

【請求項4】

前記キャンセル層は、途中で方向を変えながら延びるように形成されることを特徴とする請求項１又は２記載のブランキングアパーチャアレイ機構。

【請求項5】

前記ブランキングアパーチャアレイ機構は、試料にパターンを描画する描画装置に搭載され、
前記電源プレーンに流れる電流に対応した逆電流が前記描画装置の制御回路から前記キャンセル層に供給されることを特徴とする請求項１又は２記載のブランキングアパーチャアレイ機構。

【請求項6】

マルチビームの入射を受け、前記マルチビームを個別にビームＯＮ状態とビームＯＦＦ状態とに切り替える複数のブランカーを有するブランキングアパーチャアレイチップと、
前記ブランキングアパーチャアレイチップを支持すると共に、
前記ブランキングアパーチャアレイチップに電源を供給する電源プレーンと、
前記電源プレーンの上層側若しくは下層側で前記ブランキングアパーチャアレイチップの近傍に配置され、前記マルチビームの位置ずれを補正する複数の補正コイルと、
が形成された実装基板と、
を備えたことを特徴とするブランキングアパーチャアレイ機構。

【請求項7】

描画対象の試料を載置するステージと、
請求項１又は６に記載のブランキングアパーチャアレイ機構と、
前記ブランキングアパーチャアレイ機構を通過したマルチビームのうち前記ビームＯＦＦ状態のビームを遮蔽する制限アパーチャ基板と、
前記制限アパーチャ基板を通過したマルチビームを前記試料に導く対物レンズと、
を備えたことを特徴とする描画装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一態様は、ブランキングアパーチャアレイ機構、及び描画装置に係り、例えば、マルチビームの軌道に影響を及ぼす磁場を相殺する手法に関する。

【背景技術】

【0002】

半導体デバイスの微細化の進展を担うリソグラフィ技術は半導体製造プロセスのなかでも唯一パターンを生成する極めて重要なプロセスである。近年、ＬＳＩの高集積化に伴い、半導体デバイスに要求される回路線幅は年々微細化されてきている。ここで、電子線（電子ビーム）描画技術は本質的に優れた解像性を有しており、ウェハ等へ電子線を使って描画することが行われている。

【0003】

例えば、マルチビームを使った描画装置がある。１本の電子ビームで描画する場合に比べて、マルチビームを用いることで一度に多くのビームを照射できるのでスループットを大幅に向上させることができる。かかるマルチビーム方式の描画装置では、例えば、電子銃から放出された電子ビームを複数の穴を持ったマスクに通してマルチビームを形成し、各々、ブランキング制御され、遮蔽されなかった各ビームが光学系で縮小され、偏向器で偏向され試料上の所望の位置へと照射される。

【0004】

マルチビーム描画では、試料に入射する電子ビームの照射時間を個別に制御することによってパターンを形成する。そのため、照射時間がゼロ、若しくは所望の照射時間が経過したビームを個別にビームＯＦＦにするための複数のブランカー機能を有するブランキングアパーチャアレイチップを配置した実装基板が描画装置に搭載される。

【0005】

かかる実装基板に流れる回路電流によって生じる磁場によって、ブランキングアパーチャアレイチップを通過する電子ビームに位置ずれが生じてしまうことがわかってきた。かかる位置ずれが生じると、描画精度を劣化させてしまう。

【0006】

ここで、鏡筒内の実装基板によって生じる磁場ではないが、電子鏡筒の周囲にキャンセルコイルを配置して、電子鏡筒外の外乱磁場を測定し、キャンセルコイルにより逆磁場を発生させて外乱磁場をキャンセルするといった技術が開示されている（特許文献１参照）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００３－１７３７５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明の一態様は、マルチビームが通過するブランキングアパーチャアレイチップを配置した実装基板に流れる回路電流によって生じる磁場を相殺可能な装置を提供する。また、かかる磁場に起因した電子ビームの位置ずれを補正可能な装置を提供する。

【課題を解決するための手段】

【0009】

本発明の一態様のブランキングアパーチャアレイ機構は、
マルチビームが入射した際に、マルチビームを個別にビームＯＮ状態とビームＯＦＦ状態とに切り替える複数のブランカーを有するブランキングアパーチャアレイチップと、
ブランキングアパーチャアレイチップを支持すると共に、
ブランキングアパーチャアレイチップに電源を供給する電源プレーンと、
電源プレーンの上層側若しくは下層側で電源プレーンと領域同士がオーバーラップするように配置され、電源プレーンにより生じた磁場を相殺するキャンセル層と、
が形成された実装基板と、
を備えたことを特徴とする。

【0010】

また、キャンセル層は、電源プレーンと同一形状、及び同一面積に形成されると好適である。

【0011】

また、キャンセル層は、面状に形成されると好適である。

【0012】

或いは、キャンセル層は、途中で方向を変えながら延びるように形成されると好適である。

【0013】

また、ブランキングアパーチャアレイ機構は、試料にパターンを描画する描画装置に搭載され、
電源プレーンに流れる電流に対応した逆電流が描画装置の制御回路からキャンセル層に供給されると好適である。

【0014】

本発明の他の態様のブランキングアパーチャアレイ機構は、
マルチビームの入射を受け、マルチビームを個別にビームＯＮ状態とビームＯＦＦ状態とに切り替える複数のブランカーを有するブランキングアパーチャアレイチップと、
ブランキングアパーチャアレイチップを支持すると共に、
ブランキングアパーチャアレイチップに電源を供給する電源プレーンと、
電源プレーンの上層側若しくは下層側でブランキングアパーチャアレイチップの近傍に配置され、マルチビームの位置ずれを補正する複数の補正コイルと、
が形成された実装基板と、
を備えたことを特徴とする。

【0015】

本発明の一態様の描画装置は、
描画対象の試料を載置するステージと、
上述したブランキングアパーチャアレイ機構と、
ブランキングアパーチャアレイ機構を通過したマルチビームのうちビームＯＦＦ状態のビームを遮蔽する制限アパーチャ基板と、
制限アパーチャ基板を通過したマルチビームを試料に導く対物レンズと、
を備えたことを特徴とする。

【発明の効果】

【0016】

本発明の一態様によれば、マルチビームが通過するブランキングアパーチャアレイチップを配置した実装基板に流れる回路電流によって生じる磁場を相殺できる。その結果、磁場に起因した電子ビームの位置ずれを抑制或いは低減できる。また、本発明の他の態様によれば、マルチビームが通過するブランキングアパーチャアレイチップを配置した実装基板に流れる回路電流によって生じる磁場に起因した電子ビームの位置ずれを補正できる。

【図面の簡単な説明】

【0017】

【図1】実施の形態１における描画装置の構成を示す概念図である。

【図2】実施の形態１における成形アパーチャアレイ基板の構成を示す概念図である。

【図3】実施の形態１におけるブランキングアパーチャアレイ機構の中央部の構成を示す断面図である。

【図4】実施の形態１におけるブランキングアパーチャアレイチップのメンブレン領域内の構成の一部を示す上面概念図である。

【図5】実施の形態１の個別ブランキング機構の一例を示す図である。

【図6】実施の形態１におけるシフトレジスタの接続構成の一例を示す図である。

【図7】実施の形態１におけるブランキングアパーチャアレイ機構の一例の上面図である。

【図8】実施の形態１における動作電流とビームの位置ずれ量との関係の一例を示す。

【図9】実施の形態１におけるブランキングアパーチャアレイ機構の断面の一例を示す図である。

【図10】実施の形態１における実装基板に形成される各層の一例を示す図である。

【図11】実施の形態１における実装基板に形成される各層の他の一例を示す図である。

【図12】実施の形態１における実装基板に形成される各層の他の一例を示す図である。

【図13】実施の形態１におけるブランキングアパーチャアレイ機構の他の一例の上面図である。

【図14】実施の形態１における描画動作の一例を説明するための概念図である。

【図15】実施の形態１におけるマルチビームの照射領域と描画対象画素との一例を示す図である。

【図16】実施の形態１におけるマルチビーム描画動作の一例を説明するための図である。

【図17】実施の形態２におけるブランキングアパーチャアレイ機構の一例の上面図である。

【発明を実施するための形態】

【0018】

以下、実施の形態では、荷電粒子ビームの一例として、電子ビームを用いた構成について説明する。但し、荷電粒子ビームは、電子ビームに限るものではなく、イオンビーム等の荷電粒子を用いたビームでも構わない。

【0019】

実施の形態１．
図１は、実施の形態１における描画装置の構成を示す概念図である。図１において、描画装置１００は、描画機構１５０と制御系回路１６０を備えている。描画装置１００は、マルチ荷電粒子ビーム描画装置の一例であると共に、マルチ荷電粒子ビーム露光装置の一例である。描画機構１５０は、電子鏡筒１０２（電子ビームカラム）と描画室１０３を備えている。電子鏡筒１０２内には、電子銃２０１、照明レンズ２０２、成形アパーチャアレイ基板２０３、ブランキングアパーチャアレイ機構２０４、縮小レンズ２０５、制限アパーチャ基板２０６、対物レンズ２０７、偏向器２０８、及び偏向器２０９が配置されている。

【0020】

ブランキングアパーチャアレイ機構２０４は、実装基板２１１、及びブランキングアパーチャアレイチップ２１２を有する。実装基板２１１の中央部には、マルチビーム２０全体が通過可能な開口部が形成される。ブランキングアパーチャアレイチップ２１２は、かかる開口部を塞ぐように実装基板２１１に吊り下げられる。言い換えれば、ブランキングアパーチャアレイチップ２１２の外周部が実装基板２１１に支持されるように配置される。ブランキングアパーチャアレイチップ２１２は実装基板２１１上に配置されても構わない。

【0021】

描画室１０３内には、ＸＹステージ１０５が配置される。ＸＹステージ１０５上には、描画時（露光時）には描画対象基板となるマスク等の試料１０１が配置される。試料１０１には、半導体装置を製造する際の露光用マスク、或いは、半導体装置が製造される半導体基板（シリコンウェハ）等が含まれる。また、試料１０１には、レジストが塗布された、まだ何も描画されていないマスクブランクスが含まれる。

【0022】

また、ＸＹステージ１０５上には、さらに、ＸＹステージ１０５の位置測定用のミラー２１０が配置される。

【0023】

制御系回路１６０は、制御計算機１１０、メモリ１１２、偏向制御回路１３０、デジタル・アナログ変換（ＤＡＣ）アンプユニット１３２，１３４、レンズ制御回路１３６、ステージ制御機構１３８、ステージ位置測定器１３９及び磁気ディスク装置等の記憶装置１４０，１４２を有している。制御計算機１１０、メモリ１１２、偏向制御回路１３０、レンズ制御回路１３６、ステージ制御機構１３８、ステージ位置測定器１３９及び記憶装置１４０，１４２は、図示しないバスを介して互いに接続されている。偏向制御回路１３０には、ＤＡＣアンプユニット１３２，１３４及びブランキングアパーチャアレイ機構２０４が接続されている。偏向器２０９は、４極以上の電極により構成され、電極毎にＤＡＣアンプ１３２を介して偏向制御回路１３０により制御される。偏向器２０８は、４極以上の電極により構成され、電極毎にＤＡＣアンプ１３４を介して偏向制御回路１３０により制御される。照明レンズ２０２、縮小レンズ２０５、及び対物レンズ２０７といった例えば電磁レンズ群は、レンズ制御回路１３６により制御される。

【0024】

ＸＹステージ１０５の位置はステージ制御機構１３８によって制御される図示しない各軸のモータの駆動によって制御される。ステージ位置測定器１３９は、ミラー２１０からの反射光を受光することによって、レーザ干渉法の原理でＸＹステージ１０５の位置を測長する。

【0025】

制御計算機１１０内には、ショットデータ生成部７０、データ加工部７２、転送処理部７４、及び描画制御部７６が配置される。ショットデータ生成部７０、データ加工部７２、転送処理部７４、及び描画制御部７６といった各「～部」は、処理回路を有する。かかる処理回路は、例えば、電気回路、コンピュータ、プロセッサ、回路基板、量子回路、或いは、半導体装置を含む。各「～部」は、共通する処理回路（同じ処理回路）を用いても良いし、或いは異なる処理回路（別々の処理回路）を用いても良い。ショットデータ生成部７０、データ加工部７２、転送処理部７４、及び描画制御部７６に入出力される情報および演算中の情報はメモリ１１２にその都度格納される。

【0026】

偏向制御回路１３０内には、偏向制御部５０、電流測定部５２、及びキャンセル回路制御部５４が配置される。偏向制御部５０、電流測定部５２、及びキャンセル回路制御部５４といった各「～部」は、処理回路を有する。かかる処理回路は、例えば、電気回路、コンピュータ、プロセッサ、回路基板、量子回路、或いは、半導体装置を含む。各「～部」は、共通する処理回路（同じ処理回路）を用いても良いし、或いは異なる処理回路（別々の処理回路）を用いても良い。偏向制御部５０、電流測定部５２、及びキャンセル回路制御部５４に入出力される情報および演算中の情報は偏向制御回路１３０内の図示しないメモリにその都度格納される。

【0027】

描画装置１００の描画動作は、描画制御部７６によって制御される。また、各ショットの照射時間データの偏向制御回路１３０への転送処理は、転送処理部７４によって制御される。

【0028】

また、描画装置１００の外部から描画データ（チップデータ）が入力され、記憶装置１４０に格納される。チップデータには、チップパターンを構成する複数の図形パターンの情報が定義される。具体的には、図形パターン毎に、例えば、図形コード、座標、及びサイズ等が定義される。

【0029】

ここで、図１では、実施の形態１を説明する上で必要な構成を記載している。描画装置１００にとって、通常、必要なその他の構成を備えていても構わない。

【0030】

図２は、実施の形態１における成形アパーチャアレイ基板の構成を示す概念図である。図２において、成形アパーチャアレイ基板２０３には、縦（ｙ方向）ｐ列×横（ｘ方向）ｑ列（ｐ，ｑ≧２）の穴（開口部）２２が所定の配列ピッチでマトリクス状に形成されている。図２の例では、例えば、縦横（ｘ，ｙ方向）に５１２×５１２列の穴２２が形成される場合を示している。穴２２の数は、これに限るものではない。例えば、６４×６４列の穴２２が形成される場合であっても構わない。各穴２２は、共に同じ寸法形状の矩形で形成される。或いは、同じ直径の円形であっても構わない。これらの複数の穴２２を電子ビーム２００の一部がそれぞれ通過することで、マルチビーム２０が形成されることになる。言い換えれば、成形アパーチャアレイ基板２０３は、マルチビーム２０を形成し、放出する。成形アパーチャアレイ基板２０３は、マルチビーム２０の放出源の一例となる。

【0031】

図３は、実施の形態１におけるブランキングアパーチャアレイ機構の中央部の構成を示す断面図である。
図４は、実施の形態１におけるブランキングアパーチャアレイチップのメンブレン領域内の構成の一部を示す上面概念図である。なお、図３と図４において、制御電極２４と対向電極２６と制御回路４１との位置関係は一致させて記載していない。

【0032】

ブランキングアパーチャアレイチップ２１２は、マルチビーム２０の入射を受け、マルチビーム２０を個別にビームＯＮ状態とビームＯＦＦ状態とに切り替える複数のブランカーを有する。具体的には、以下のように構成される。ブランキングアパーチャアレイチップ２１２は、シリコン等からなる半導体基板を用いたブランキングアパーチャアレイ基板３１を有し、ブランキングアパーチャアレイ基板３１の中央部に厚さの薄いメンブレン領域３３０が形成される。メンブレン領域３３０には、図２に示した成形アパーチャアレイ基板２０３の各穴２２に対応する位置にマルチビーム２０のそれぞれのビームの通過用の通過孔２５（開口部）が開口される。そして、複数の通過孔２５のうち対応する通過孔２５を挟んで対向する位置に制御電極２４と対向電極２６の組（ブランカー：ブランキング偏向器）がそれぞれ配置される。また、各通過孔２５の近傍のブランキングアパーチャアレイ基板３１内部には、各通過孔２５用の制御電極２４に偏向電圧を印加する制御回路４１（ロジック回路）が配置される。各ビーム用の対向電極２６は、グランド接続される。

【0033】

また、ブランキングアパーチャアレイ基板３１上或いはブランキングアパーチャアレイ基板３１中には、メンブレン領域３３０を挟んで例えばｘ方向の両側に制御回路４４が配置される。

【0034】

また、図４に示すように、各制御回路４１は、制御信号用のｎビット（例えば１ビット）のパラレル配線が接続される。各制御回路４１は、照射時間制御信号（データ）用のｎビットのパラレル配線の他、クロック（シフトクロック）信号、ロード信号、ショット信号および電源用の配線等が接続される。これらの配線等はパラレル配線の一部の配線を流用しても構わない。マルチビームを構成するそれぞれのビーム毎（通過孔２５毎）に、制御電極２４と対向電極２６と制御回路４１とによる個別ブランキング機構４７が構成される。また、実施の形態１では、データ転送方式として、シフトレジスタ方式を用いる。シフトレジスタ方式では、マルチビームは複数のビーム毎に複数のグループに分割され、同じグループ内の複数のビーム用の複数のシフトレジスタは、直列に接続される。具体的には、メンブレン領域３３０にアレイ状に形成された複数の制御回路４１は、例えば、同じ行或いは同じ列の中で所定のピッチでグループ化される。同じグループ内の制御回路４１群は、図４に示すように、直列に接続される。そして、グループ毎に配置されたパッド３４３からの信号がグループ内の制御回路４１に伝達される。

【0035】

図５は、実施の形態１の個別ブランキング機構の一例を示す図である。図５において、制御回路４１内には、アンプ４６（スイッチング回路の一例）が配置される。アンプ４６の一例として、スイッチング回路となるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータ回路が配置される。ＣＭＯＳインバータ回路の入力（ＩＮ）には、閾値電圧よりも低くなるＬ（ｌｏｗ）電位（例えばグランド電位）と、閾値電圧以上となるＨ（ｈｉｇｈ）電位（例えば、１．５Ｖ）とのいずれかが制御信号として印加される。実施の形態１では、ＣＭＯＳインバータ回路の入力（ＩＮ）にＬ電位が印加される状態では、制御回路４１に印加されるＣＭＯＳインバータ回路の出力（ＯＵＴ）は正電位（Ｖｄｄ）となり、対向電極２６のグランド電位との電位差による電界により対応ビームを偏向し、制限アパーチャ基板２０６で遮蔽することでビームＯＦＦになるように制御する。一方、ＣＭＯＳインバータ回路の入力（ＩＮ）にＨ電位が印加される状態（アクティブ状態）では、ＣＭＯＳインバータ回路の出力（ＯＵＴ）はグランド電位となり、対向電極２６のグランド電位との電位差が無くなり対応ビームを偏向しないので制限アパーチャ基板２０６を通過することでビームＯＮになるように制御する。かかる偏向によってブランキング制御される。

【0036】

図６は、実施の形態１におけるシフトレジスタの接続構成の一例を示す図である。各ビーム用の制御回路４１は、メンブレン領域３３０にアレイ状に形成される。そして、アレイ状に並ぶ複数の制御回路４１は、左右に半分ずつに分離される。そして、例えば、右側半分の同じ行に並ぶ複数の制御回路４１（ｘ方向）の毎に、図６に示すように、各行の制御回路４１列が例えば８つのグループに順に振り分けられ、グループ化される。例えば、６４列×６４行のマルチビーム２０で構成される場合、例えば右半分の３２列の各行の１番目～３２番目のビーム用の制御回路４１が１，９，１７，２５と８ビーム間ピッチ毎に、データ列１（グループ）を構成する。同様に、２，１０，１８，２６と８ビーム間ピッチ毎に、データ列２（グループ）を構成する。以下、同様に、データ列３（グループ）～データ列８（グループ）を構成する。そして、各グループ内の制御回路４１群は、直列に接続される。アレイ状に並ぶ複数の制御回路４１の左側半分についても同様である。

【0037】

そして、偏向制御回路１３０からブランキングアパーチャアレイ機構２０４に出力された行毎の信号が、実装基板２１１内の回路或いはブランキングアパーチャアレイチップ２１２内の制御回路４４を介して分割されて、パラレルに各グループに伝達される。そして各グループの信号がグループ内の直列に接続された制御回路４１に伝達される。具体的には、各制御回路４１内に、シフトレジスタ１１が配置され、同じグループの制御回路４１内のシフトレジスタ１１が直列に接続される。図６の例では、データ列（グループ）毎に４個のシフトレジスタ１１が直列に接続される。よって、ｎビットデータをシリーズで転送する場合、４ｎ回のクロック信号によって、各ビーム用の照射時間制御信号（ＯＮ／ＯＦＦ制御データ）がブランキングアパーチャアレイ機構２０４内で各ビーム用のシフトレジスタ１１に転送（伝送）されることになる。例えば、５１２×５１２本のマルチビームを照射可能に構成する場合であれば、データ列（グループ）毎に例えば３２個のシフトレジスタ１１が直列に接続される。よって、ｎビットデータをシリーズで転送する場合、３２ｎ回のクロック信号によって、各ビーム用の照射時間制御信号が各ビーム用のシフトレジスタ１１に伝送（転送）されることになる。

【0038】

そして、各個別ブランキング機構４７が、各ビーム用のシフトレジスタ１１に転送された照射時間制御信号に沿って、図示しないカウンタ回路を用いて当該ショットの照射時間をビーム毎に個別に制御する。或いは、１ショット分の最大照射時間Ｔｔｒを照射時間の異なる複数のサブショットに分割する。そして、各個別ブランキング機構４７が、各ビーム用のシフトレジスタ１１に転送された照射時間制御信号に沿って、複数のサブショットの中から１ショット分の照射時間になるようにサブショットの組合せを選択する。そして、選択されたサブショットの組合せが同じ画素に対して連続して照射されることにより、ビーム毎に１ショット分の照射時間を制御するようにしても好適である。１ショットを複数のサブショットに分割する場合、各サブショットの照射時間は予め決まっているので、図示しないロジック回路により制御された共通ブランキング偏向器が各サブショットの照射時間を制御することで、各個別ブランキング機構４７だけで制御する場合よりも照射時間の精度を向上できる。逆に、カウンタ回路を用いて当該ショットの照射時間をビーム毎に個別に制御する場合、全ビームを一括してビームＯＦＦに制御することは通常しないので、かかる場合、ロジック回路と共通ブランキング偏向器を省略しても構わない。また、１ショットを複数のサブショットに分割する場合、複数のサブショットの数だけ照射時間制御信号を転送することになる。その一方で、各ビーム用のシフトレジスタ１１に転送された照射時間制御信号が複数のサブショットのＯＮ或いはＯＦＦを選択するためだけの信号にできるので、１回の転送に使用するデータのビット数を小さくできる。

【0039】

次に、描画機構１５０の動作の具体例について説明する。電子銃２０１（放出源）から放出された電子ビーム２００は、照明レンズ２０２によりほぼ垂直に成形アパーチャアレイ基板２０３全体を照明する。成形アパーチャアレイ基板２０３には、矩形の複数の穴２２（開口部）が形成され、電子ビーム２００は、すべての複数の穴２２が含まれる領域を照明する。複数の穴２２の位置に照射された電子ビーム２００の各一部が、かかる成形アパーチャアレイ基板２０３の複数の穴２２をそれぞれ通過することによって、例えば矩形形状のマルチビーム（複数の電子ビーム）２０が形成される。かかるマルチビーム２０は、ブランキングアパーチャアレイチップ２１２のそれぞれ対応するブランカー内を通過する。かかるブランカーは、それぞれ、設定された描画時間（照射時間）の間、ビームがＯＮ状態になるように個別に通過するビームをブランキング制御する。

【0040】

ブランキングアパーチャアレイチップ２１２を通過したマルチビーム２０は、縮小レンズ２０５によって、縮小され、制限アパーチャ基板２０６に形成された中心の穴に向かって進む。ここで、ブランキングアパーチャアレイチップ２１２のブランカーによって偏向された電子ビームは、制限アパーチャ基板２０６の中心の穴から位置がはずれ、制限アパーチャ基板２０６によって遮蔽される。一方、ブランキングアパーチャアレイチップ２１２のブランカーによって偏向されなかった電子ビームは、図１に示すように制限アパーチャ基板２０６の中心の穴を通過する。このように、制限アパーチャ基板２０６は、ブランキングアパーチャアレイチップ２１２のブランカーによってビームＯＦＦの状態になるように偏向された各ビームを遮蔽する。そして、ビームＯＮになってからビームＯＦＦになるまでに形成された、制限アパーチャ基板２０６を通過したビームにより、１回分のショットの各ビームが形成される。制限アパーチャ基板２０６を通過したマルチビーム２０は、対物レンズ２０７により焦点が合わされ、所望の縮小率のパターン像となり、偏向器２０８及び偏向器２０９によって、制限アパーチャ基板２０６を通過したマルチビーム２０全体が同方向にまとめて偏向され、各ビームの試料１０１上のそれぞれの照射位置に照射される。また、例えばＸＹステージ１０５が連続移動している時、ビームの照射位置がＸＹステージ１０５の移動に追従するように偏向器２０８によってトラッキング制御が行われる。一度に照射されるマルチビーム２０は、理想的には成形アパーチャアレイ基板２０３の複数の穴２２の配列ピッチに上述した所望の縮小率を乗じたピッチで並ぶことになる。

【0041】

図７は、実施の形態１におけるブランキングアパーチャアレイ機構の一例の上面図である。図７において、実装基板２１１は、ブランキングアパーチャアレイチップ２１２を支持する。具体的には、図７に示すように、中央部に開口部が形成された実装基板２１１の開口部を塞ぐようにブランキングアパーチャアレイチップ２１２が配置される。

【0042】

上述したように、ブランキングアパーチャアレイチップ２１２内のメンブレン領域３３０にアレイ状に配置された複数の制御回路４１は、ｘ方向に左右半分ずつにわかれて制御される。そして、左半分について、さらに、同じ行に並ぶ複数の制御回路４１の中でさらに複数のグループを構成する。同様に、右半分について、同じ行に並ぶ複数の制御回路４１の中でさらに複数のグループを構成する。ブランキングアパーチャアレイチップ２１２には、左半分の複数のグループを制御する制御回路４４とインターフェース回路１３がメンブレン領域３３０を外れた外周部付近に配置される。同様に、ブランキングアパーチャアレイチップ２１２には、右半分の複数のグループを制御する制御回路４４とインターフェース回路１３がメンブレン領域３３０を外れた外周部付近に配置される。

【0043】

そして、実装基板２１１には、電源プレーン２１６とキャンセル層２１８とその他の信号回路とが形成される。電源プレーン２１６は、ブランキングアパーチャアレイチップ２１２に電源を供給する。電源プレーン２１６は、例えば、電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる。キャンセル層２１８は、電源プレーン２１６の上層側若しくは下層側で電源プレーン２１６と重なるように配置される。以下、具体的に説明する。

【0044】

実装基板２１１には、ブランキングアパーチャアレイチップ２１２のｘ方向の左側に、ブランキングアパーチャアレイチップ２１２の左半分の複数のグループに電源を供給する電源プレーン（面電源）２１６ａの層と図示しない信号線の回路層とインターフェース回路２１７ａとが形成される。電源プレーン２１６ａは、左側のインターフェース回路１３を介して左側の制御回路４４に接続される。そして、電源プレーン２１６ａは、制御回路４４の電源として機能する。言い換えれば、電源プレーン２１６ａは、制御回路４４に電流を流す。図示しない信号線の回路層は、左側のインターフェース回路１３を介して左側の制御回路４４に接続される。そして、信号線の回路層は、制御回路４４に制御信号を出力する。電源プレーン２１６ａの層と信号線の回路層には、偏向制御回路１３０の偏向制御部５０からインターフェース回路２１７ａを介して電源と信号とが供給される。

【0045】

同様に、実装基板２１１には、ブランキングアパーチャアレイチップ２１２のｘ方向の右側に、ブランキングアパーチャアレイチップ２１２の右半分の複数のグループに電源を供給する電源プレーン（面電源）２１６ｂの層と図示しない信号線の回路層とインターフェース回路２１７ｂとが形成される。電源プレーン２１６ａは、右側のインターフェース回路１３を介して右側の制御回路４４に接続される。そして、電源プレーン２１６ｂは、制御回路４４の電源として機能する。言い換えれば、電源プレーン２１６ｂは、制御回路４４に電流を流す。図示しない信号線の回路層は、右側のインターフェース回路１３を介して右側の制御回路４４に接続される。そして、信号線の回路層は、制御回路４４に制御信号を出力する。電源プレーン２１６ｂの層と信号線の回路層には、偏向制御回路１３０の偏向制御部５０からインターフェース回路２１７ｂを介して電源と信号とが供給される。

【0046】

上述したように、ブランキングアパーチャアレイチップ２１２内の各制御回路４１にデータを伝送するためにシフトレジスタが駆動する。かかるシフトレジスタを駆動するために電力が消費される。そして、ビームＯＮ／ＯＦＦを行う際には、各制御回路４１内のアンプ４６に電流が流れる。これらの制御を高速に行うには、一度に多くの電流が流れ得る。そのため、実装基板２１１内には、電源プレーン２１６が形成される。ここで、実装基板２１１に流れる回路電流により磁場Ｂが発生する。これにより、マルチビーム２０の位置ずれが発生する。

【0047】

図８は、実施の形態１における動作電流とビームの位置ずれ量との関係の一例を示す。図８において、左縦軸は、動作電流を示し、右縦軸はビームの位置ずれ量を示す。図８の例では、電圧Ｖｄｄの左の電源プレーン２１６ａの動作電流を変化させた場合のビームのｘ方向の位置ずれ量Δｘとｙ方向の位置ずれ量Δｙとを計測した結果を示す。図８の例では、動作電流が大きくなると、それに伴って位置ずれ量Δｘが例えば負側に大きくなる。図７に示した電源プレーン２１６ａでは、電流Ｉの多くが左から右に流れる。言い換えればｘ方向に流れる。ｙ方向には流れない。或いは、ｙ方向に流れたとしてもわずかな量に留まる。電圧Ｖｄｄの左の電源プレーン２１６ａの動作電流を変化させると、図８に示すように、電圧Ｖｄｄの左の電源プレーン２１６ａの動作電流が流れるｘ方向では、動作電流の変化の大きさに応じて、ビームの位置ずれΔｘが変化することがわかる。逆に、動作電流がほとんど流れないｙ方向では、位置ずれ量Δｙの変化は小さいことがわかる。なお、実装基板２１１には、電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる電源プレーンの他に、信号線のＩ／Ｏ回路の電源となる電源プレーン等も形成される。Ｉ／Ｏ回路は、待機電流との差が小さいため、変動量が小さい。一方、電圧Ｖｄｄの各ロジック回路は、待機電流との差が大きい。そのため、電圧Ｖｄｄの各ロジック回路の方が、Ｉ／Ｏ回路よりもビーム位置変動量が大きくなる。よって、信号線のＩ／Ｏ回路の電源となる電源プレーンは、電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる電源プレーン２１６が与える影響に比べて十分に小さいことがわかっている。

【0048】

以上のように、実装基板２１１の電源プレーン２１６に電流が流れると磁場Ｂが発生する。そして、電源プレーン２１６に流れる電流の大きさによって、発生する磁場Ｂの大きさが変化する。磁場Ｂの大きさに応じて、ブランキングアパーチャアレイチップ２１２を通過するビームの位置ずれが変化してしまう。そこで、実施の形態１では、電源プレーン２１６により生じた磁場Ｂを相殺するキャンセルプレーン（キャンセル層）を実装基板２１１に形成する。

【0049】

図９は、実施の形態１におけるブランキングアパーチャアレイ機構の断面の一例を示す図である。図９に示すように、実装基板２１１内において、ｘ方向に左側のキャンセル層２１８ａは、電源プレーン２１６ａの上層側若しくは下層側で電源プレーン２１６ａと領域同士がオーバーラップする（上方から見た場合に領域同士が重なる）ように配置される。同様に、ｘ方向に右側のキャンセル層２１８ｂは、電源プレーン２１６ｂの上層側若しくは下層側で電源プレーン２１６ｂと領域同士がオーバーラップする（上方から見た場合に領域同士が重なる）ように配置される。図９の例では、各キャンセル層２１８が電源プレーン２１６の下側に配置される場合を示している。

【0050】

電源プレーン２１６ａ（２１６ｂ）に流れる電流と向きを逆にした同じ大きさの電流（逆電流）が描画装置１００の偏向制御回路１３０（制御回路の一例）からキャンセル層２１８ａ（２１８ｂ）に供給される。具体的には、電流測定部５２が、偏向制御部５０から電源プレーン２１６ａ（２１６ｂ）に流れる電流を測定する。電流測定部５２は、偏向制御部５０での演算結果を入力し、例えば、左側（右側）のビームアレイのうちビームＯＮにするビーム数を算出する。かかるビーム数から偏向制御部５０から電源プレーン２１６ａ（２１６ｂ）に流れる電流を予測（算出）する。そして、キャンセル回路制御部５４は、予測（算出）された電流の逆電流をキャンセル層２１８ａ（２１８ｂ）に流すように制御する。これにより、電源プレーン２１６ａ（２１６ｂ）に流れる電流により生じる磁場Ｂとキャンセル層２１８ａ（２１８ｂ）に流れる逆電流により生じる逆磁場Ｂ′とが方向を逆にして同一となる。これにより、キャンセル層２１８ａ（２１８ｂ）に流れる逆電流により生じる逆磁場Ｂ′が、電源プレーン２１６ａ（２１６ｂ）に流れる電流により生じる磁場Ｂを相殺する。

【0051】

キャンセル層２１８ａ（２１８ｂ）に流す電流は、例えば、ショット毎に変動する変動電流（アクティブ電流）であっても良いし、例えば、後述するストライプ領域毎に設定される固定電流（スタティック電流）であっても良い。

【0052】

変動電流で制御する場合には、描画パターンにより電流値が変動するため、上述したように、各ショットでの電源プレーン２１６ａ（２１６ｂ）に流れる電流に合わせて逆電流を流すことが望ましい。

【0053】

固定電流で制御する場合には、例えば、試料１０１を描画する前に予め空描画を行ってストライプ領域毎の電源プレーン２１６ａ（２１６ｂ）に流れる電流の統計値（例えば平均値）を求め、かかる実際の描画処理時には、かかる統計値の逆電流をキャンセル層２１８ａ（２１８ｂ）に流すようにすると良い。

【0054】

キャンセル層２１８ａ（２１８ｂ）は、電源プレーン２１６ａ（２１６ｂ）と同一形状、及び同一面積に形成されると好適である。これにより、磁場Ｂと逆磁場Ｂ′とを方向を逆にして完全に一致させることができる。図７の例では、電源プレーン２１６ａ（２１６ｂ）が矩形の面形状に形成される。言い換えれば、電源プレーン２１６ａ（２１６ｂ）は、矩形の導電性材料のベタ膜で層が形成される。かかる場合、キャンセル層２１８ａ（２１８ｂ）も同様の面形状に形成されると好適である。言い換えれば、キャンセル層２１８ａ（２１８ｂ）は、矩形の導電性材料のベタ膜で層が形成される。

【0055】

電源プレーン２１６ａ（２１６ｂ）及びキャンセル層２１８ａ（２１８ｂ）が矩形に形成される場合、図７に示す左側の電源プレーン２１６ａでは、図７の紙面左から右へと面内を平行に電流が流れる。よって、キャンセル層２１８ａでは、図７の紙面右から左へと面内を平行に電流を流す。また、図７に示す右側の電源プレーン２１６ｂでは、図７の紙面右から左へと面内を平行に電流が流れる。よって、キャンセル層２１８ｂでは、図７の紙面左から右へと面内を平行に電流を流す。

【0056】

なお、実装基板２１１の層の構造上、電源プレーン２１６ａ（２１６ｂ）と同じ形状にキャンセル層２１８ａ（２１８ｂ）を形成することが困難な場合、線状或いは幅に対して長さが長い板状の複数のキャンセル層２１８ａ（２１８ｂ）を並列に配置しても構わない。

【0057】

図１０は、実施の形態１における実装基板に形成される各層の一例を示す図である。図１０の例では、実装基板２１１内に、電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる電源プレーン２１６の層と、キャンセル層２１８の他、Ｉ／Ｏ回路の電源となる電源プレーン層、およびこれらの層用の各グランド（ＧＮＤ）層が形成される。信号配線の層の図示は省略している。図１０の例では、下側からＧＮＤ層、電圧Ｖｄｄの電源プレーン２１６とＩ／Ｏ回路の電源となる電源プレーン層とをそれぞれ流れる電流によって形成される磁場を一緒に相殺するキャンセルＶｄｄ，Ｉ／Ｏで示すキャンセル層２１８、ＧＮＤ層、電圧Ｖｄｄの電源プレーン２１６の層、ＧＮＤ層、Ｉ／Ｏ回路の電源となる電源プレーン層と、及びＧＮＤ層の順で形成される場合を示す。各層の層間にはそれぞれ絶縁層が配置され、層間を絶縁する。図１０の例では、磁場Ｂに大きく影響する電圧Ｖｄｄの電源プレーン２１６の層と、キャンセル層２１８とが、ＧＮＤ層を挟んで隣接される場合を示している。このように、電源プレーン２１６の層と、キャンセル層２１８とが近い位置に配置される場合であっても良い。

【0058】

なお、電源プレーン２１６を流れる電流は、ブランキングアパーチャアレイチップ２１２内で消費されるため、同様の負荷となる抵抗１７をキャンセル層２１８と対応するＧＮＤ層との間に配置すると好適である。抵抗１７は、例えば、実装基板２１１上に配置すると好適である。これにより、層内或いは層間に形成するよりも寸法の自由度が上がり抵抗１７を形成し易くできる。抵抗１７とキャンセル層２１８及びＧＮＤ層との間は、各層と直交する方向に延びる導電性のコンタクト配線により接続すればよい。これにより、キャンセル層２１８に電源プレーン２１６に流れる電流と同等の電流を逆方向に流すことができる。

【0059】

図１１は、実施の形態１における実装基板に形成される各層の他の一例を示す図である。図１１の例では、実装基板２１１内に、電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる電源プレーン２１６の層と、電源プレーン２１６用のキャンセル層２１８、Ｉ／Ｏ回路の電源となる電源プレーン層、Ｉ／Ｏ電源となる電源プレーン層用のキャンセル層、およびこれらの層用の各グランド（ＧＮＤ）層が形成される。信号配線の層の図示は省略している。図１１の例では、下側からＧＮＤ層、電圧Ｖｄｄの電源プレーン２１６を流れる電流によって形成される磁場を相殺するキャンセルＶｄｄで示すキャンセル層２１８、ＧＮＤ層、電圧Ｖｄｄの電源プレーン２１６の層、ＧＮＤ層、Ｉ／Ｏ回路の電源となる電源プレーン層と、ＧＮＤ層、Ｉ／Ｏ電源層を流れる電流によって形成される磁場を相殺するキャンセルＩ／Ｏで示すキャンセル層、及びＧＮＤ層の順で形成される場合を示す。各層の層間にはそれぞれ絶縁層が配置され、層間を絶縁する。図１１の例では、電圧Ｖｄｄの電源プレーン２１６の層用のキャンセル層と、Ｉ／Ｏ回路の電源となる電源プレーン層用のキャンセル層とを別々に形成し、距離を離した層に形成する場合を示す。このように、２つのキャンセル層の層間距離を大きくしても構わない。図１１の例では、図１０と同様、抵抗１７とそのコンタクトが配置されるが、抵抗１７の他、Ｉ／Ｏ電源層を流れる電流が消費される抵抗に合わせた抵抗が配置されるとより好適であるが、その図示を省略している。

【0060】

図１２は、実施の形態１における実装基板に形成される各層の他の一例を示す図である。図１２の例では、下側からＧＮＤ層、Ｉ／Ｏ回路の電源となる電源プレーン層と、ＧＮＤ層、電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる電源プレーン２１６の層、ＧＮＤ層、電圧Ｖｄｄの電源プレーン２１６を流れる電流によって形成される磁場を相殺するキャンセルＶｄｄで示すキャンセル層２１８、ＧＮＤ層、Ｉ／Ｏ回路の電源となる電源プレーン層を流れる電流によって形成される磁場を相殺するキャンセルＩ／Ｏで示すキャンセル層、及びＧＮＤ層の順で形成される場合を示す。信号配線の層の図示は省略している。各層の層間にはそれぞれ絶縁層が配置され、層間を絶縁する。図１２の例では、電圧Ｖｄｄの電源プレーン２１６の層用のキャンセル層と、Ｉ／Ｏ回路の電源となる電源プレーン層用のキャンセル層とを別々に形成し、ＧＮＤ層を介して隣接した位置に形成する場合を示す。このように、２つのキャンセル層の層間距離を小さくしても構わない。図１２の例では、図１０と同様、抵抗１７とそのコンタクトが配置されるが、抵抗１７の他、Ｉ／Ｏ電源層を流れる電流が消費される抵抗に合わせた抵抗が配置されるとより好適であるが、その図示を省略している。

【0061】

上述した各例において、電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる電源プレーン２１６の層とＩ／Ｏ回路の電源となる電源プレーン層との２層の電源層を示したが、これに限るものではない。３層以上の複数の電源プレーンの層が形成されても構わない。また、各電源プレーンは用途別に形成され、それぞれ異なる電圧が印加される場合であっても構わない。

【0062】

上述した例のように、電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる電源プレーン２１６とＩ／Ｏ回路の電源となる電源プレーンとの数に応じたキャンセル層を形成すると好適である。言い換えれば、電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる電源プレーン２１６の層用のキャンセル層と、Ｉ／Ｏ回路の電源となる電源プレーン層用のキャンセル層とを形成する場合を示した。しかし、これに限るものではない。磁場Ｂに大きく影響する電圧Ｖｄｄの各ロジック回路のトランジスタの電源となる電源プレーン２１６用のキャンセル層２１８だけを形成する場合であっても構わない。

【0063】

上述した例では、電源プレーン２１６として、例えば、矩形の面状の導電層を用いる場合を示したが、これに限るものではない。
図１３は、実施の形態１におけるブランキングアパーチャアレイ機構の他の一例の上面図である。図１３において、電源プレーン２１６ａ（２１６ｂ）の形状以外の内容は、図７と同様である。図１３の例では、電源プレーン２１６ａ（２１６ｂ）が途中で方向を変えながら延びるように形成される。電源プレーン２１６ａ（２１６ｂ）の幅に対して、長さが十分長い形状となっている。かかる場合、キャンセル層２１８ａ（２１８ｂ）も電源プレーン２１６ａ（２１６ｂ）の形状と同様に、途中で方向を変えながら延びるように形成される。図１３の例では、電源プレーン２１６ａ（２１６ｂ）及びキャンセル層２１８ａ（２１８ｂ）は、インターフェース回路２１７ａから直線でブランキングアパーチャアレイチップ２１２には向かわずに、延びる方向をいったん外側（上下方向）に向きを変えた後に、ｘ方向に平行な方向に向きに変え、さらに、内側（上下方向）に向きを変えてブランキングアパーチャアレイチップ２１２付近まで延びる。このように、電源プレーン２１６ａ（２１６ｂ）は様々な形状を取り得る。また、図１３の例では、左右それぞれ２つずつの電源プレーン２１６ａ（２１６ｂ）が並列に形成される。必要な電流量が確保できるように複数の電源プレーン２１６ａ（２１６ｂ）が並列に形成される。よって、キャンセル層２１８ａ（２１８ｂ）は、電源プレーン２１６ａ（２１６ｂ）と同じ形状で形成され、さらに同じ数だけ形成されると好適である。

【0064】

電源プレーン２１６ａ（２１６ｂ）及びキャンセル層２１８ａ（２１８ｂ）が途中で方向を変えながら延びるように形成される場合、図１３に示す左側の２つの電源プレーン２１６ａの例えば上側の電源プレーン２１６ａでは、図１３の紙面左から右斜め上方へと面内を平行に電流が流れ、途中で向きを変え、図１３の紙面左から右へと面内を平行に電流が流れ、再度、向きを変え、図１３の紙面左から右斜め下方へと面内を平行に電流が流れる。よって、対応するキャンセル層２１８ａでは、図１３の紙面右から左斜め上方へと面内を平行に電流が流れ、途中で向きを変え、図１３の紙面右から左へと面内を平行に電流が流れ、再度、向きを変え、図１３の紙面右から左斜め下方へと面内を平行に電流が流れる。

【0065】

図１４は、実施の形態１における描画動作の一例を説明するための概念図である。図１４に示すように、試料１０１の描画領域３０（太線）は、アライメントマーク１４の位置を基準に位置が定義される。
描画領域３０（太線）は、例えば、ｙ方向に向かって所定の幅で短冊状の複数のストライプ領域３２に仮想分割される。図１４の例では、試料１０１の描画領域３０が、例えばｙ方向に、１回のマルチビーム２０の照射で照射可能な設計上の照射領域３４（描画フィールド）のサイズと実質同じ幅サイズで複数のストライプ領域３２に分割された場合を示している。設計上のマルチビーム２０の照射領域３４のｘ方向のサイズは、ｘ方向のビーム数×ｘ方向のビーム間ピッチで定義できる。矩形の照射領域３４のｙ方向のサイズは、ｙ方向のビーム数×ｙ方向のビーム間ピッチで定義できる。

【0066】

まず、ＸＹステージ１０５を移動させて、第１番目のストライプ領域３２の左端、或いはさらに左側の位置にマルチビーム２０の照射領域３４が位置するように調整し、第１番目のストライプ領域３２の描画が行われる。第１番目のストライプ領域３２を描画する際には、ＸＹステージ１０５を例えば－ｘ方向に移動させることにより、相対的にｘ方向へと描画を進めていく。ＸＹステージ１０５は例えば等速で連続移動させる。第１番目のストライプ領域３２の描画終了後、ステージ位置を－ｙ方向にストライプ領域３２の幅のサイズだけ移動させる。

【0067】

そして、次に、第２番目のストライプ領域３２の左端、或いはさらに左側の位置にマルチビーム２０の照射領域３４が位置するように調整し、ＸＹステージ１０５を例えば－ｘ方向に移動させることにより、相対的にｘ方向へと描画を進めていくことにより、第２番目のストライプ領域３２の描画が行われる。

【0068】

また、図１４の例では、同じ方向に向かって各ストライプ領域３２の描画を進める場合を示したが、これに限るものではない。例えば、ｘ方向へと描画を進めたストライプ領域３２の次に描画するストライプ領域３２については、ＸＹステージ１０５を例えばｘ方向に移動させることにより、－ｘ方向に向かって描画を行う場合であっても構わない。このように交互に向きを変えながら描画することでステージ移動時間を短くでき、ひいては描画時間を短縮できる。１回のショットでは、成形アパーチャアレイ基板２０３の各穴２２を通過することによって形成されたマルチビーム２０によって、最大で各穴２２と同数の複数のショットパターンが一度に形成される。

【0069】

また、図１４の例では、各ストライプ領域の描画処理のためのステージ移動を１回ずつ行う場合を示したが、これに限るものではない。同じ位置上を複数回ステージが移動するように多重描画を行っても好適である。その場合には、例えば、ｙ方向にストライプ領域の幅の１／ｎのサイズのずらし量でずらしながら多重描画を行うと好適である。

【0070】

図１５は、実施の形態１におけるマルチビームの照射領域と描画対象画素との一例を示す図である。図１５において、ストライプ領域３２は、例えば、マルチビーム２０のビームサイズでメッシュ状の複数のメッシュ領域に分割される。かかる各メッシュ領域が、描画対象の画素３６（単位照射領域、照射位置、或いは描画位置）となる。描画対象画素３６のサイズは、ビームサイズに限定されるものではなく、ビームサイズとは関係なく任意の大きさで構成されるものでも構わない。例えば、ビームサイズの１／ｎ（ｎは１以上の整数）のサイズで構成されても構わない。図１５の例では、試料１０１の描画領域が、例えばｙ方向に、１回のマルチビーム２０の照射で照射可能な照射領域３４（描画フィールド）のサイズと実質同じ幅サイズで複数のストライプ領域３２に分割された場合を示している。矩形の照射領域３４のｘ方向のサイズは、ｘ方向のビーム数×ｘ方向のビーム間ピッチで定義できる。矩形の照射領域３４のｙ方向のサイズは、ｙ方向のビーム数×ｙ方向のビーム間ピッチで定義できる。図１５の例では、例えば５１２×５１２列のマルチビームの図示を８×８列のマルチビームに省略して示している。そして、照射領域３４内に、１回のマルチビーム２０のショットで照射可能な複数の画素２８（ビームの描画位置）が示されている。隣り合う画素２８間のピッチがマルチビームの各ビーム間のピッチとなる。ｘ，ｙ方向にビームピッチのサイズで囲まれた矩形の領域で１つのサブ照射領域２９（ピッチセル）を構成する。図２０の例では、各サブ照射領域２９は、例えば４×４画素で構成される場合を示している。

【0071】

ショットデータ生成工程として、まず、ショットデータ生成部７０は、画素３６毎にショットデータを生成する。具体的には、以下のように動作する。まず、ショットデータ生成部７０は、記憶装置１４０から描画データを読み出し、画素３６毎に、当該画素３６内のパターン面積密度ρ’を演算する。かかる処理は、例えば、ストライプ領域３２毎に実行する。

【0072】

次に、ショットデータ生成部７０は、まず、描画領域（ここでは、例えばストライプ領域３２）を所定のサイズでメッシュ状に複数の近接メッシュ領域（近接効果補正計算用メッシュ領域）に仮想分割する。近接メッシュ領域のサイズは、近接効果の影響範囲の１／１０程度、例えば、１μｍ程度に設定すると好適である。ショットデータ生成部７０は、記憶装置１４０から描画データを読み出し、近接メッシュ領域毎に、当該近接メッシュ領域内に配置されるパターンのパターン面積密度ρ″を演算する。

【0073】

次に、ショットデータ生成部７０は、近接メッシュ領域毎に、近接効果を補正するための近接効果補正照射係数Ｄｐ（ｘ）（補正照射量）を演算する。未知の近接効果補正照射係数Ｄｐ（ｘ）は、後方散乱係数η、しきい値モデルの照射量閾値Ｄｔｈ、パターン面積密度ρ″、及び分布関数ｇ（ｘ）を用いた、従来手法と同様の近接効果補正用のしきい値モデルによって定義できる。

【0074】

次に、ショットデータ生成部７０は、画素３６毎に、当該画素３６に照射するための入射照射量Ｄ（ｘ）（ドーズ量）を演算する。入射照射量Ｄ（ｘ）は、例えば、基準照射量Ｄｂａｓｅに近接効果補正照射係数Ｄｐとパターン面積密度ρ’とを乗じた値として演算すればよい。基準照射量Ｄｂａｓｅは、例えば、Ｄｔｈ／（１／２＋η）で定義できる。以上により、描画データに定義される複数の図形パターンのレイアウトに基づいた、近接効果が補正された画素３６毎の入射照射量Ｄ（ｘ）を得ることができる。

【0075】

次に、ショットデータ生成部７０は、画素３６毎の照射時間を算出する。画素３６毎の照射時間は、当該画素の入射照射量Ｄ（ｘ）を電流密度Ｊで割ることで算出できる。

【0076】

データ加工工程として、データ加工部７２は、得られた画素３６毎の照射時間データをショット順に並び変えて、記憶装置１４２に格納する。転送処理部７４は、ショット順に照射時間データを偏向制御回路１３０に転送する。

【0077】

描画工程として、描画制御部７６による制御のもと、描画機構１５０は、ＸＹステージ１０５を移動しながら、マルチビーム２０を用いてＸＹステージ１０５上の試料１０１にパターンを描画する。マルチビーム描画では、描画処理を行いながら並行して後に描画処理を行う領域のショットデータを生成する。例えば、ｋ番目のストライプ領域３２の描画を行いながら、ｋ＋２番目のストライプ領域３２用のショットデータを並行して生成する。かかる動作を繰り返しながら、全ストライプ領域３２の描画を実施する。

【0078】

図１６は、実施の形態１におけるマルチビーム描画動作の一例を説明するための図である。図１６の例では、マルチビーム２０のそれぞれ１つのビーム照射位置を含みビーム間ピッチで囲まれた各サブ照射領域２９内を４つの異なるビームで描画する場合を示している。また、図１６の例では、各サブ照射領域２９内の１／４（照射に用いられるビーム本数分の１）の領域を描画する間に、ＸＹステージ１０５が、例えば２ビームピッチ分の距離だけ移動する速度で、連続移動する描画動作を示している。図１６の例では、各サブ照射領域２９が例えば４×４画素で構成される場合を示している。

【0079】

図１６の例に示す描画動作では、例えば、ＸＹステージ１０５がｘ方向に２ビームピッチ分の距離を移動する間に偏向器２０９によって順に照射位置（画素３６）をシフトさせながらショットサイクルＴでマルチビーム２０を４ショットすることにより同じサブ照射領域２９内の異なる４つの画素３６を描画（露光）する。かかる４つの画素３６を描画（露光）する間、照射領域３４がＸＹステージ１０５の移動によって試料１０１との相対位置がずれないように、偏向器２０８によってマルチビーム２０全体を一括偏向することによって、照射領域３４をＸＹステージ１０５の移動に追従させる。言い換えれば、トラッキング制御が行われる。１回のトラッキングサイクルが終了するとトラッキングリセットして、前回のトラッキング開始位置に戻る。なお、各サブ照射領域２９の左から１番目の画素列の描画は終了しているので、トラッキングリセットした後に、次回のトラッキングサイクルにおいてまず偏向器２０９は、各サブ照射領域２９のまだ描画されていない例えば左から２番目の画素列を描画するように１番目の画素列とは異なるビームの描画位置を合わせる（シフトする）ように偏向する。ストライプ領域３２の描画中、かかる動作を繰り返すことで、図１４の下図に示すように、順次マルチビーム２０の照射領域３４（３４ａ～３４ｏ）の位置が移動していき、描画を行っていく。

【0080】

かかる描画処理の間、キャンセル層２１８ａ（２１８ｂ）には、ショット毎、或いはストライプ毎等に制御された逆電流が流される。これにより、実装基板２１１に流れる回路電流によって生じる磁場Ｂが相殺された状態で、マルチビーム２０はブランキングアパーチャアレイチップ２１２を通過できる。

【0081】

以上のように、実施の形態１によれば、マルチビーム２０が通過するブランキングアパーチャアレイチップ２１２を配置した実装基板２１１に流れる回路電流によって生じる磁場Ｂを相殺できる。その結果、磁場Ｂに起因した電子ビームの位置ずれを抑制或いは低減できる。

【0082】

実施の形態２．
実施の形態１では、電源プレーンを流れる電流の逆電流を作ることで、磁場自体を相殺する構成について説明したが、回路電流により生じる磁場による電子ビームの位置ずれを抑制する構成はこれに限るものではない。
実施の形態２における描画装置の構成は図１と同様である。また、以下、特に説明する点以外の内容は実施の形態１と同様である。

【0083】

図１７は、実施の形態２におけるブランキングアパーチャアレイ機構の一例の上面図である。図１７において、ブランキングアパーチャアレイ機構２０４の実装基板２１１に形成されたキャンセル層２１８の代わりに、実装基板２１１に複数の補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄを配置した点以外は、図７と同様である。
図１７において、複数の補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄは、電源プレーン２１６ａ（２１６ｂ）の上層側若しくは下層側でブランキングアパーチャアレイチップ２１２の近傍の磁場をキャンセルできる範囲に配置される。実施の形態２では、ブランキングアパーチャアレイチップ２１２の４辺に垂直な方向に補正コイルを配置することが望ましいが、その限りではない。図１０～１２にて説明したキャンセル層２１８の代わりに、補正コイルの層を形成すればよい。なお、実施の形態２では、図１０～１２に示す抵抗１７及び抵抗１７とキャンセル層とを接続するコンタクトは不要である。また、キャンセル層用のＧＮＤ層も不要である。

【0084】

図１７の例では、例えば、４つの補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄによって、ブランキングアパーチャアレイチップ２１２が囲まれる場合を示している。補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄは、４つに限らず、さらに多くても良い。４の整数倍の数で配置されると制御し易くて良い。複数の補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄのうち、一部の補正コイル１９ａ，１９ｂは、電源プレーン２１６ａ，２１６ｂと一部が重なるように形成される。

【0085】

４つの補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄによって、ブランキングアパーチャアレイチップ２１２を取り囲む場合、各補正コイル１９は、ブランキングアパーチャアレイチップ２１２の４つの外周辺のうちそれぞれ１つに沿ってコイルの配線が配置されるように形成すると好適である。これにより、かかる外周辺毎に一定の磁場を作用させることができる。

【0086】

複数の補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄは、キャンセル回路制御部５４によって、独立に制御される。

【0087】

そして、実装基板２１１には、電源プレーンと２１６とキャンセル層２１８とが形成される。電源プレーン２１６は、ブランキングアパーチャアレイチップ２１２に電源を供給する。そして、上述したように、かかる実装基板２１１に流れる回路電流により磁場Ｂが発生する。これにより、マルチビーム２０の位置ずれが発生する。

【0088】

実施の形態２では、かかる磁場Ｂ自体を相殺する代わりに、複数の補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄに流す電流により生じる磁場によって、マルチビーム２０の位置ずれを直接補正する。

【0089】

電源プレーン２１６ａ（２１６ｂ）に流れる電流による生じる磁場によって、マルチビーム２０が位置ずれしないように、描画装置１００の偏向制御回路１３０（制御回路の一例）から複数の補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄに電流が供給される。

【0090】

具体的には、電流測定部５２が、偏向制御部５０から電源プレーン２１６ａ（２１６ｂ）に流れる電流を測定する。電流測定部５２は、偏向制御部５０での演算結果を入力し、例えば、左側（右側）のビームアレイのうちビームＯＮにするビーム数を算出する。かかるビーム数から偏向制御部５０から電源プレーン２１６ａ（２１６ｂ）に流れる電流を予測（算出）する。そして、キャンセル回路制御部５４は、予測（算出）された電流による磁場Ｂによって生じるマルチビーム２０の位置ずれを補正する個別の電流を各補正コイル１９に流すように制御する。これにより、電源プレーン２１６ａ（２１６ｂ）に流れる電流により生じる磁場Ｂによって生じるマルチビーム２０の位置ずれが、複数の補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄに流れる電流により生じる磁場Ｂ′によって補正される。電源プレーン２１６ａ（２１６ｂ）に流れる電流の大きさと、マルチビーム２０の位置ずれ量と、これを補正する各補正コイル１９に流す電流の向き及び大きさとの関係式或いは関係テーブルは、予め実験或いはシミュレーションにより求めておく。

【0091】

ショット毎或いはストライプ領域３２毎に、複数の補正コイル１９ａ，１９ｂ，１９ｃ，１９ｄに流す電流を可変に制御する。ストライプ領域３２毎に制御する場合には、上述したように、例えば、試料１０１を描画する前に予め空描画を行ってストライプ領域毎の電源プレーン２１６ａ（２１６ｂ）に流れる電流の統計値（例えば平均値）を求め、実際の描画処理時には、かかる統計値の電流に対応する位置ずれ量を補正する各補正コイル１９に流す電流の向き及び大きさで各補正コイル１９を制御すればよい。

【0092】

以降、実施の形態１と同様に描画処理として、上述したショットデータ生成工程と
データ加工工程と、描画工程とを実施する。描画工程の際、各補正コイル１９には、それぞれ個別に、ショット毎、或いはストライプ毎等に制御された電流が流される。これにより、位置ずれが補正された状態で、マルチビーム２０はブランキングアパーチャアレイチップ２１２を通過できる。

【0093】

以上のように、実施の形態２によれば、マルチビーム２０が通過するブランキングアパーチャアレイチップ２１２を配置した実装基板２１１に流れる回路電流によって生じる磁場に起因した電子ビーム（マルチビーム２０）の位置ずれを補正できる。

【0094】

以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

【0095】

また、装置構成や制御手法等、本発明の説明に直接必要しない部分等については記載を省略したが、必要とされる装置構成や制御手法を適宜選択して用いることができる。例えば、描画装置１００を制御する制御部構成については、記載を省略したが、必要とされる制御部構成を適宜選択して用いることは言うまでもない。

【0096】

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての位置計測装置、荷電粒子ビーム描画装置、及びマーク位置計測方法は、本発明の範囲に包含される。

【符号の説明】

【0097】

１１ シフトレジスタ
１３ インターフェース回路
１４ アライメントマーク
１７ 抵抗
１９ 補正コイル
２０ マルチビーム
２２ 穴
２４ 制御電極
２５ 通過孔
２６ 対向電極
２９ サブ照射領域
３０ 描画領域
３１ ブランキングアパーチャアレイ基板
３２ ストライプ領域
３４ 照射領域
３６ 画素
４１ 制御回路
４４ 制御回路
４６ アンプ
５０ 偏向制御部
５２ 電流測定部
５４ キャンセル回路制御部
７０ ショットデータ生成部
７２ データ加工部
７４ 転送処理部
７６ 描画制御部
１００ 描画装置
１０１ 試料
１０２ 電子鏡筒
１０３ 描画室
１０５ ＸＹステージ
１１０ 制御計算機
１１２ メモリ
１３０ 偏向制御回路
１３２，１３４ ＤＡＣアンプユニット
１３６ レンズ制御回路
１３８ ステージ制御機構
１３９ ステージ位置測定器
１４０，１４２ 記憶装置
１５０ 描画機構
１６０ 制御系回路
２００ 電子ビーム
２０１ 電子銃
２０２ 照明レンズ
２０３ 成形アパーチャアレイ基板
２０４ ブランキングアパーチャアレイ機構
２０５ 縮小レンズ
２０６ 制限アパーチャ基板
２０７ 対物レンズ
２０８ 偏向器
２０９ 偏向器
２１０ ミラー
２１１ 実装基板
２１２ ブランキングアパーチャアレイチップ
２１６ 電源プレーン
２１７ インターフェース回路
２１８ キャンセル層
３３０ メンブレン領域
３４３ パッド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】