特開 2024-171640 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024171640

(43)【公開日】2024-12-12

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241205BHJP

【ＦＩ】

H01L29/78 301G

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023088763

(22)【出願日】2023-05-30

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】下川 顕太郎

(72)【発明者】

【氏名】古田 建一

(72)【発明者】

【氏名】中村 友香

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA19

5F140BA01

5F140BA16

5F140BC12

5F140BE01

5F140BE07

5F140BF04

5F140BG28

5F140BH15

5F140BJ07

5F140BK13

5F140CB01

5F140CC03

5F140CC12

(57)【要約】

【課題】エッチピット状の欠陥に起因する酸化膜の耐圧低下を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板上にエピタキシャル成長により形成された半導体層の表面に第１の酸化膜を形成する工程と、第１の酸化膜を除去する工程と、第１の酸化膜を除去することにより露出した前記半導体層の表面に、第２の酸化膜を形成する工程と、を含む。
【選択図】図２Ｂ

【特許請求の範囲】

【請求項1】

半導体基板上にエピタキシャル成長により形成された半導体層の表面に第１の酸化膜を形成する工程と、
前記第１の酸化膜を除去する工程と、
前記第１の酸化膜を除去することにより露出した前記半導体層の表面に、第２の酸化膜を形成する工程と、
を含む半導体装置の製造方法。

【請求項2】

前記半導体層の表面に前記第１の酸化膜を形成することにより前記半導体層の表面に形成されるエッチピット状の欠陥の底部を平坦化させる
請求項１に記載の製造方法。

【請求項3】

前記第２の酸化膜の表面にゲートを形成する工程を更に含む
請求項１又は請求項２に記載の製造方法。

【請求項4】

半導体基板と、
前記半導体基板の表面に形成された半導体層と、
前記半導体層の表面に形成された酸化膜と、
を有し、
前記半導体層は、底部が平坦化されたエッチピット状の欠陥を表面に有し、
前記酸化膜は前記欠陥を覆っている
半導体装置。

【請求項5】

前記半導体層は、複数の鋭角面と、前記複数の鋭角面の間に設けられた平坦面とを含み、
前記酸化膜は前記複数の鋭角面及び前記平坦面上に一体的に設けられている
請求項４に記載の半導体装置。

【請求項6】

前記酸化膜上に設けられたゲートを更に含む
請求項４又は請求項５に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

開示の技術は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置の製造方法に関する技術として、以下の技術が知られている。特許文献１には、第１導電型の半導体層を有する半導体基板の該半導体層の表面の所定領域をエッチングする工程と、エッチングされた所定領域を選択酸化することにより、選択酸化膜を形成する工程とを含み、半導体層の所定領域をエッチングする工程の前に、半導体基板のうち半導体層とは反対側の表面にゲッタリング層を形成する工程と、半導体層内に熱処理による拡散層を形成する工程とを有する半導体装置の製造方法が記載されている。特許文献１には、上記の製造方法によれば、Ｕ溝の内壁にエッチピットが形成されるのを抑制し、ゲート絶縁膜の耐圧を向上させることができる旨が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１１－１６８２１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体基板上にエピタキシャル成長により形成される半導体層の表面には、エッチピット状の欠陥が形成される場合がある。エッチピット状の欠陥は、底部に鋭角部分を有する断面Ｖ字型の微小な窪みである。半導体層の表面に形成されるゲート酸化膜は、エッチピット状の欠陥の形状に沿って形成される。すなわち、ゲート酸化膜は、欠陥の鋭角部分に沿って形成される。この場合、ゲート酸化膜の欠陥の鋭角部分に対応する部分における応力が過大となり、ゲート酸化膜の耐圧が低下するおそれがある。特許文献１に記載の技術によれば、エッチピットの形成を抑制する効果を期待することはできるが、実際に形成されたエッチピット状の欠陥に起因する酸化膜の耐圧低下の問題を解決し得るものではない。

【0005】

開示の技術は、上記の点に鑑みてなされたものであり、エッチピット状の欠陥に起因する酸化膜の耐圧低下を抑制することを目的とする。

【課題を解決するための手段】

【0006】

開示の技術に係る半導体装置の製造方法は、半導体基板上にエピタキシャル成長により形成された半導体層の表面に第１の酸化膜を形成する工程と、前記第１の酸化膜を除去する工程と、前記第１の酸化膜を除去することにより露出した前記半導体層の表面に、第２の酸化膜を形成する工程と、を含む。

【0007】

開示の技術に係る半導体装置は、半導体基板と、前記半導体基板の表面に形成された半導体層と、前記半導体層の表面に形成された酸化膜と、を有し、前記半導体層は、底部が平坦化されたエッチピット状の欠陥を表面に有し、前記酸化膜は前記欠陥を覆っている。

【発明の効果】

【0008】

開示の技術によれば、エッチピット状の欠陥に起因する酸化膜の耐圧低下を抑制することが可能となる。

【図面の簡単な説明】

【0009】

【図1A】エピタキシャルウエハの構成の一例を示す断面図である。

【図1B】エピタキシャルウエハの構成の一例を示す断面図である。

【図2A】開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2B】開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2C】開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2D】開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2E】開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2F】開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2G】開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【図2H】開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。

【発明を実施するための形態】

【0010】

初めに、半導体層の表面に形成されるエッチピットに起因する酸化膜の耐圧低下について図１Ａ及び図１Ｂを参照しつつ説明する。半導体デバイスの製造に用いられるエピタキシャルウエハ１００は、図１Ａに示すように、半導体基板１０１上に、エピタキシャル成長により形成される半導体層１０２を積層したものである。半導体層１０２の表面には、エッチピット状の欠陥２００が形成される場合がある。エッチピット状の欠陥２００は、底部に鋭角部分を有する断面Ｖ字型の微小な窪みである。図１Ｂに示すように、半導体層１０２の表面に形成されるゲート酸化膜３００は、欠陥２００の形状に沿って形成される。すなわち、ゲート酸化膜３００は、欠陥２００の鋭角部分に沿って形成される。この場合、ゲート酸化膜３００の、欠陥２００の鋭角部分に対応する部分において応力が集中する。その結果、ゲート酸化膜３００の、欠陥２００の鋭角部分に対応する部分における応力が過大となる。なお、図１Ｂに示す矢印は、ゲート酸化膜３００において応力が作用する方向を示す。ゲート酸化膜３００に作用する応力が過大となると、ゲート酸化膜３００の耐圧が低下するおそれがある。以下において説明する開示の技術は、エッチピット状の欠陥に起因するゲート酸化膜の耐圧低下を抑制する効果を奏するものである。

【0011】

以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は省略する。

【0012】

図２Ａ～図２Ｈは、開示の技術の実施形態に係る半導体装置の製造方法の一例を示す断面図である。なお、図２Ａ、図２Ｂ、図２Ｃ及び図２Ｄは、図２Ｅ、図２Ｆ、図２Ｇ及び図２Ｈと比較して欠陥（欠陥２００）を表すように拡大して示している。

【0013】

はじめに、エピタキシャルウエハ１００を用意する（図２Ａ）。エピタキシャルウエハ１００は、半導体基板１０１上にエピタキシャル成長により形成される半導体層１０２を積層したものである。半導体層１０２は、エピタキシャル成長（気相成長）によって半導体基板１０１上に形成される。半導体基板１０１は、例えばシリコン基板である。半導体基板１０１をエピタキシャル炉の中で約１２００℃にて加熱しつつ、炉内に気化した四塩化珪素（SiCl₄）、三塩化シラン（SiHCl₃）を流すことで、半導体基板１０１の表面に単結晶シリコン膜を含む半導体層１０２が形成される。半導体層１０２の表面には、エッチピット状の欠陥２００が形成される場合がある。エッチピット状の欠陥２００は、底部に鋭角部分を有する断面Ｖ字型の微小な窪みである。

【0014】

次に、半導体層１０２の表面に犠牲酸化膜４００を形成する（図２Ｂ）。犠牲酸化膜４００は、例えば、熱酸化法により形成されるＳｉＯ_２膜である。犠牲酸化膜４００の形成工程において、欠陥２００の底部の鋭角部分における酸素導入の態様に起因して、犠牲酸化膜４００の欠陥２００の鋭角部分に対応する部分は、欠陥２００の鋭角部分の形状を厳密に反映したものとはならず、平坦部分を有して形成される。犠牲酸化膜４００は、開示の技術における「第１の酸化膜」の一例である。

【0015】

次に、犠牲酸化膜４００を除去する（図２Ｃ）。犠牲酸化膜４００の除去には例えば、フッ化水素酸を用いることが可能である。またドライエッチングプロセスにより犠牲酸化膜４００を除去することも可能である。犠牲酸化膜４００を除去することにより半導体層１０２が露出する。上記したように、犠牲酸化膜４００の欠陥２００の鋭角部分に対応する部分は平坦部分を有して形成されるため、エッチピット状の欠陥２００の底部の鋭角部分は平坦化される。すなわち、エッチピット状の欠陥２００の底部において平坦面２０１が形成される。

【0016】

次に、半導体層１０２の表面にゲート酸化膜３００を形成する（図２Ｄ）。ゲート酸化膜３００は、例えば、熱酸化法により形成されるＳｉＯ_２膜である。ゲート酸化膜３００は開示の技術における「第２の酸化膜」の一例である。なお、ゲート酸化膜３００を形成する前に、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、半導体層１０２の所定位置にＳｉＯ_２等の絶縁体で構成される絶縁分離膜（図示せず）を形成してもよい。また、ゲート酸化膜３００の形成後に、必要に応じて半導体層１０２表面のキャリア濃度を調整するためのイオン注入を行い、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のスレッショルド電圧を調整してもよい。

【0017】

次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ゲート酸化膜３００の表面全体を覆うポリシリコン膜（図示せず）を形成する。次に、フォトリソグラフィ技術およびエッチング技術により、ポリシリコン膜をパターニングすることによりゲート５００を形成する（図２Ｅ）。なお、図２Ｅ、図２Ｆ、図２Ｇ及び図２Ｈにおいて、欠陥２００の図示は省略されている。

【0018】

次に、ゲート酸化膜３００のパターニングを行った後、フォトリソグラフィ技術およびイオン注入技術を用いて半導体層１０２の表層部分に低ドーズ量にてヒ素を注入してＬＤＤ（Lightly Doped Drain）６００を形成する（図２Ｆ）。

【0019】

次に、ＣＶＤ法を用いて、ゲート５００を覆うシリコン窒化物（Ｓｉ_３Ｎ_４）等の絶縁体で構成される絶縁膜を形成し、異方性エッチング技術を用いてこの絶縁膜をエッチバックすることで、ゲート５００の側面を覆うサイドウォール５１０を形成する。続いて、イオン注入技術を用いて、半導体層１０２の表層部分に高ドーズ量にてヒ素を注入して、ソース７０１及びドレイン７０２を形成する。このイオン注入において、ゲート５００及びサイドウォール５１０がマスクの一部として機能することで、ソース７０１及びドレイン７０２は、ゲート５００およびＬＤＤ６００に対して自己整合的に形成される。ソース７０１、ドレイン７０２及びゲート５００によりＭＯＳＦＥＴが構成される（図２Ｇ）。

【0020】

次に、ＣＶＤ法により、半導体層１０２の表面全体を覆うＳｉＯ_２等の絶縁体で構成される絶縁膜８００を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）技術を用いて絶縁膜８００の表面を平坦化する（図２Ｈ）。

【0021】

次に、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜８００の表面からＭＯＳＦＥＴのソース７０１、ドレイン７０２及びゲート５００にそれぞれ達するコンタクトホール（図示せず）を形成する。次に、ＣＶＤ法を用いて、絶縁膜８００の表面全体を覆うようにチタン膜及びタングステン膜を順次形成する。これにより、先の工程で形成されたコンタクトホールの各々は、チタン膜とタングステン膜からなる積層膜によって埋められる。次に、エッチバック技術またはＣＭＰ技術を用いて、絶縁膜８００上に堆積したチタン膜およびタングステン膜を除去する。これにより、ＭＯＳＦＥＴのソース７０１、ドレイン７０２及びゲート５００にそれぞれ接続されたビア９００が形成される（図２Ｈ）。

【0022】

次に、スパッタ法を用いて、絶縁膜８００の表面全体を覆うようにアルミニウム等の導電体で構成される導電膜を形成する。続いて。フォトリソグラフィ技術およびエッチング技術を用いてこの導電膜をパターニングする。これにより、ＭＯＳＦＥＴのソース配線９０１、ドレイン配線９０２及びゲート配線９０３が形成される（図２Ｈ）。以上の各工程を経ることにより半導体装置１０００が完成する。

【0023】

以上のように、開示の技術の実施形態に係る半導体装置の製造方法は、半導体基板１０１上にエピタキシャル成長により形成された半導体層１０２の表面に犠牲酸化膜４００を形成する工程と、犠牲酸化膜４００を除去する工程と、犠牲酸化膜４００を除去することにより露出した半導体層１０２の表面に、ゲート酸化膜３００を形成する工程と、を含む。

【0024】

開示の技術の実施形態に係る半導体装置の製造方法によれば、半導体層１０２の表面に犠牲酸化膜４００を形成することにより、半導体層１０２の表面に形成されるエッチピット状の欠陥の底部が平坦化される。したがって、エッチピット状の欠陥に起因するゲート酸化膜の耐圧低下を抑制することが可能となる。

【0025】

また、開示の技術の実施形態に係る半導体装置は、半導体基板１０１と、半導体基板１０１の表面に形成された半導体層１０２と、半導体層１０２の表面に形成されたゲート酸化膜３００と、を有する。半導体層１０２は、底部が平坦化されたエッチピット状の欠陥２００を表面に有し、ゲート酸化膜３００は欠陥２００を覆っている。

【符号の説明】

【0026】

１０１ 半導体基板
１０２ 半導体層
２００ 欠陥
３００ ゲート酸化膜
４００ 犠牲酸化膜
５００ ゲート

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】