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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024172987
(43)【公開日】2024-12-12
(54)【発明の名称】高周波半導体スイッチ集積回路
(51)【国際特許分類】
H03K 17/693 20060101AFI20241205BHJP
【ＦＩ】
H03K17/693 A
【審査請求】未請求
【請求項の数】2
【出願形態】ＯＬ
(21)【出願番号】P 2023091084
(22)【出願日】2023-06-01
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】登坂 裕之
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX46
5J055AX61
5J055BX03
5J055BX04
5J055CX03
5J055DX22
5J055DX48
5J055EY21
5J055EY23
5J055EY24
5J055GX01
5J055GX02
5J055GX08
(57)【要約】 （修正有）
【課題】良好なスイッチ特性を維持しつつ、直流電圧印加のために必要な端子を削減可能とする高周波半導体スイッチ集積回路を提供する。
【解決手段】高周波半導体スイッチ集積回路１０１は、ディプレッション型の第１のスイッチＦＥＴ３－１とエンハンスメント型の第２乃至第ｎのスイッチＦＥＴ３－２～３－ｎが、共通ＲＦ信号入出力端子１０と第１乃至第ｎの個別ＲＦ信号入出力端子間１１－１～１１－ｎに、それぞれ設けられると共に、対応するスイッチＦＥＴに対してエンハンスメント型の第１のシャントＦＥＴ４－１とディプレッション型の第２乃至第ｎのシャントＦＥＴ４－２～４－ｎが、それぞれ設けられ、第２乃至第ｎのスイッチＦＥＴ３－２～３－ｎと第１乃至第ｎのシャントＦＥＴ４－１～４－ｎは、２ｍ≧ｎを満たすｍの最小値に等しい個数のみの制御端子２１－１～２１－ｍを有する制御回路８により動作制御される。
【選択図】図１
【解決手段】高周波半導体スイッチ集積回路１０１は、ディプレッション型の第１のスイッチＦＥＴ３－１とエンハンスメント型の第２乃至第ｎのスイッチＦＥＴ３－２～３－ｎが、共通ＲＦ信号入出力端子１０と第１乃至第ｎの個別ＲＦ信号入出力端子間１１－１～１１－ｎに、それぞれ設けられると共に、対応するスイッチＦＥＴに対してエンハンスメント型の第１のシャントＦＥＴ４－１とディプレッション型の第２乃至第ｎのシャントＦＥＴ４－２～４－ｎが、それぞれ設けられ、第２乃至第ｎのスイッチＦＥＴ３－２～３－ｎと第１乃至第ｎのシャントＦＥＴ４－１～４－ｎは、２ｍ≧ｎを満たすｍの最小値に等しい個数のみの制御端子２１－１～２１－ｍを有する制御回路８により動作制御される。
【選択図】図１
【特許請求の範囲】
【請求項1】
共通ＲＦ信号入出力端子と３個以上のｎ個の個別ＲＦ信号入出力端子間の高周波信号通過経路を切り替えるＳＰｎＴスイッチが構成されてなる高周波半導体スイッチ集積回路において、
前記共通ＲＦ信号入出力端子と第１の個別ＲＦ信号入出力端子間に、ディプレッション型のＦＥＴである第１のスイッチＦＥＴを直列接続状態に設けると共に、前記第１のスイッチＦＥＴのゲートをグランド電位に保持する一方、
前記第１の個別ＲＦ信号入出力端子と前記高周波半導体スイッチ集積回路内の低インピーダンスの部位との間に、エンハンスメント型のＦＥＴである第１のシャントＦＥＴを直列接続状態に設け、前記第１のシャントＦＥＴのゲートを制御回路に接続し、
前記第２の個別ＲＦ信号入出力端子から第ｎの個別ＲＦ信号入出力端子のそれぞれと前記共通ＲＦ信号入出力端子との間に、それぞれエンハンスメント型のＦＥＴを直列接続状態に設けて第２乃至第ｎのスイッチＦＥＴとし、
前記第２の個別ＲＦ信号入出力端子から第ｎの個別ＲＦ信号入出力端子のそれぞれと前記低インピーダンスの部位との間に、それぞれディプレッション型のＦＥＴを直列接続状態に設けて第２乃至第ｎのシャントＦＥＴとし、
前記２乃至第ｎのスイッチＦＥＴと前記第１乃至第ｎのシャントＦＥＴのゲートを前記制御回路に接続し、
前記制御回路は、２ｍ≧ｎを満たすｍの最小値に等しい個数のみの制御端子を有して構成され、前記制御端子には、外部からの制御信号が印加可能とされてなることを特徴とする高周波半導体スイッチ集積回路。
前記共通ＲＦ信号入出力端子と第１の個別ＲＦ信号入出力端子間に、ディプレッション型のＦＥＴである第１のスイッチＦＥＴを直列接続状態に設けると共に、前記第１のスイッチＦＥＴのゲートをグランド電位に保持する一方、
前記第１の個別ＲＦ信号入出力端子と前記高周波半導体スイッチ集積回路内の低インピーダンスの部位との間に、エンハンスメント型のＦＥＴである第１のシャントＦＥＴを直列接続状態に設け、前記第１のシャントＦＥＴのゲートを制御回路に接続し、
前記第２の個別ＲＦ信号入出力端子から第ｎの個別ＲＦ信号入出力端子のそれぞれと前記共通ＲＦ信号入出力端子との間に、それぞれエンハンスメント型のＦＥＴを直列接続状態に設けて第２乃至第ｎのスイッチＦＥＴとし、
前記第２の個別ＲＦ信号入出力端子から第ｎの個別ＲＦ信号入出力端子のそれぞれと前記低インピーダンスの部位との間に、それぞれディプレッション型のＦＥＴを直列接続状態に設けて第２乃至第ｎのシャントＦＥＴとし、
前記２乃至第ｎのスイッチＦＥＴと前記第１乃至第ｎのシャントＦＥＴのゲートを前記制御回路に接続し、
前記制御回路は、２ｍ≧ｎを満たすｍの最小値に等しい個数のみの制御端子を有して構成され、前記制御端子には、外部からの制御信号が印加可能とされてなることを特徴とする高周波半導体スイッチ集積回路。
【請求項2】
前記制御回路は、一端が前記制御端子に接続された高抵抗器を有し、前記高抵抗器の他端は、前記第１乃至第ｎのスイッチＦＥＴの前記共通ＲＦ信号入出力端子に共通接続された接続点と接続されてなることを特徴とする請求項１記載の高周波半導体スイッチ集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、共通ＲＦ入出力端子と複数の個別ＲＦ入出力端子との間で高周波信号の経路を切り替える高周波半導体スイッチ集積回路に係り、特に、直流電圧印加用の必要端子数の削減、実装面積の縮小化等を図ったものに関する。
【背景技術】
【0002】
移動体通信システムにおいては、信号処理回路の切り替えなどにおいて、高周波信号切り替えのための半導体スイッチ集積回路が従来から用いられている。特に、近年は、一つの筐体内で複数の周波数の信号経路の切り替えや、複数のシステムの切り替えを行っており、そのため、多数の半導体スイッチ集積回路が用いられている。多数の半導体スイッチ集積回路を使用する場合、その使用回路数に比例して制御信号線が増加してしまう。そのため、従来から半導体スイッチ集積回路を制御する信号線の削減について様々な工夫が行われている。
【0003】
特に、切替経路が多くなるような３カ所以上の回路切り替えを行う半導体スイッチ集積回路においては、単純に半導体スイッチ集積回路を構成するＦＥＴ（電界効果トランジスタ）スイッチを直接制御するのではなく、半導体スイッチ集積回路の内部、あるいは外部に、論理回路を形成して制御線の削減を図ったものなどが種々提案されている（例えば、特許文献１、２等参照）。
例えば、図１１には、特許文献１に開示された技術に基づいて制御線の削減を図った高周波半導体スイッチ集積回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
例えば、図１１には、特許文献１に開示された技術に基づいて制御線の削減を図った高周波半導体スイッチ集積回路の一例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
【0004】
まず、この従来回路は、１つの共通ＲＦ入出力端子ＰＣと３つの個別ＲＦ入出力端子Ｐ１～Ｐ３の接続を切り替えるＳＰ３Ｔ（Single Pole 3 throw）スイッチを構成した回路例である。
この従来回路は、低挿入損失と高アイソレーション実現のために、通過経路に対してＦＥＴをシリーズとシャントに、それぞれ接続した構成を有するものである。
すなわち、この従来回路は、通過経路に対してシリーズに設けられた３個のＦＥＴ (Field Effect Transistor) １～３と、シャントとしての３個のＦＥＴ４～６を用いて構成されている。
それぞれのＦＥＴ１～６を制御するには、基本的には、それぞれのＦＥＴ１～６のゲートに制御線を接続し、それぞれのＦＥＴ１～６を導通、または遮断させるに必要な電圧を、それぞれの制御線を介して印加することが必要となる。
この従来回路は、低挿入損失と高アイソレーション実現のために、通過経路に対してＦＥＴをシリーズとシャントに、それぞれ接続した構成を有するものである。
すなわち、この従来回路は、通過経路に対してシリーズに設けられた３個のＦＥＴ (Field Effect Transistor) １～３と、シャントとしての３個のＦＥＴ４～６を用いて構成されている。
それぞれのＦＥＴ１～６を制御するには、基本的には、それぞれのＦＥＴ１～６のゲートに制御線を接続し、それぞれのＦＥＴ１～６を導通、または遮断させるに必要な電圧を、それぞれの制御線を介して印加することが必要となる。
【0005】
しかしながら、この基本的な構成を採るとすると、３経路を切り替えるために６本の制御線を必要とすることとなり、一般的に考えて制御線の数が多く実用的とは言い難い。
そのため、この従来回路においては、制御線を３本にまとめている。
すなわち、図１１において、３個の制御信号印加端子２１Ｘ～２３Ｘには、外部からの制御信号ＶＣ１～ＶＣ３が印加され、これによって６個のＦＥＴ１～６が制御可能に回路構成されている。
そのため、この従来回路においては、制御線を３本にまとめている。
すなわち、図１１において、３個の制御信号印加端子２１Ｘ～２３Ｘには、外部からの制御信号ＶＣ１～ＶＣ３が印加され、これによって６個のＦＥＴ１～６が制御可能に回路構成されている。
【0006】
図１２には、高周波半導体スイッチ集積回路と同一基板、または、外部に、論理回路を設け、必要な制御線の削減を図った従来回路の構成例が示されている。
すなわち、この従来回路においては、高周波半導体スイッチ集積回路内に、論理回路ＬＯＧが設けられており、２個の制御信号印加端子２１Ｘ，２２Ｘを介して外部から制御信号が印加されると共に、１個の電源電圧供給端子２０Ｘが設けられて電源供給が行われるようになっている。
すなわち、この従来回路においては、高周波半導体スイッチ集積回路内に、論理回路ＬＯＧが設けられており、２個の制御信号印加端子２１Ｘ，２２Ｘを介して外部から制御信号が印加されると共に、１個の電源電圧供給端子２０Ｘが設けられて電源供給が行われるようになっている。
【0007】
例えば、ＳＰ３Ｔスイッチの場合、３経路を切り替えるためには、条件式２ｍ≧３を満たす中で、最小のｍ＝２本の制御線があれば、３通りの切り替えを行える論理回路ＬＯＧを構成することができる。その結果、２つの制御用の端子２１Ｘ，２２Ｘに加えて、制御回路の駆動に必要とされる電源電圧供給端子２０Ｘがあれば、制御回路を駆動し、高周波半導体スイッチ集積回路を制御することが可能となる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２００５－３０３７９４号公報
【特許文献2】特開２００７－０６７７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、図１２に示された従来のＳＰ３Ｔスイッチ回路の場合、制御回路を用いて高周波半導体スイッチ集積回路を制御する構成を採るものの、半導体スイッチ集積回路の駆動に用いられる電源端子と制御端子の総数は３個である。
この端子数は、図１１に示された制御回路を用いていない場合と同じ直流電圧印加用の端子数となり、実質的には、高周波半導体スイッチ集積回路を制御する制御線の削減にはなっていない。このように、これまで制御端子の削減を目的として論理回路を用いた制御回路を使用した場合にあっても、必ずしも高周波半導体スイッチ集積回路全体に必要な制御用端子数は削減できないことがあるという問題があった。
この端子数は、図１１に示された制御回路を用いていない場合と同じ直流電圧印加用の端子数となり、実質的には、高周波半導体スイッチ集積回路を制御する制御線の削減にはなっていない。このように、これまで制御端子の削減を目的として論理回路を用いた制御回路を使用した場合にあっても、必ずしも高周波半導体スイッチ集積回路全体に必要な制御用端子数は削減できないことがあるという問題があった。
【0010】
また、特許文献２には、２個の制御端子を用いてＳＰ３Ｔスイッチを制御可能とした構成が開示されているが、ＳＰＤＴスイッチを２つ直列に接続した構成を採っているため、この２つのＳＰＤＴスイッチを通過する経路の挿入損失が大きくなるという問題がある。さらに、回路構成上、シャントスイッチを設けることができず、十分なアイソレーションの確保が困難であるという問題もある。
【0011】
本発明は、上記実状に鑑みてなされたもので、良好なスイッチ特性を維持しつつ、直流電圧印加のために必要な端子を削減可能とした高周波半導体スイッチ集積回路を提供するものである。
【課題を解決するための手段】
【0012】
上記本発明の目的を達成するため、本発明に係る高周波半導体スイッチ集積回路は、
共通ＲＦ信号入出力端子と３個以上のｎ個の個別ＲＦ信号入出力端子間の高周波信号通過経路を切り替えるＳＰｎＴスイッチが構成されてなる高周波半導体スイッチ集積回路において、
前記共通ＲＦ信号入出力端子と第１の個別ＲＦ信号入出力端子間に、ディプレッション型のＦＥＴである第１のスイッチＦＥＴを直列接続状態に設けると共に、前記第１のスイッチＦＥＴのゲートをグランド電位に保持する一方、
前記第１の個別ＲＦ信号入出力端子と前記高周波半導体スイッチ集積回路内の低インピーダンスの部位との間に、エンハンスメント型のＦＥＴである第１のシャントＦＥＴを直列接続状態に設け、前記第１のシャントＦＥＴのゲートを制御回路に接続し、
前記第２の個別ＲＦ信号入出力端子から第ｎの個別ＲＦ信号入出力端子のそれぞれと前記共通ＲＦ信号入出力端子との間に、それぞれエンハンスメント型のＦＥＴを直列接続状態に設けて第２乃至第ｎのスイッチＦＥＴとし、
前記第２の個別ＲＦ信号入出力端子から第ｎの個別ＲＦ信号入出力端子のそれぞれと前記低インピーダンスの部位との間に、それぞれディプレッション型のＦＥＴを直列接続状態に設けて第２乃至第ｎのシャントＦＥＴとし、
前記２乃至第ｎのスイッチＦＥＴと前記第１乃至第ｎのシャントＦＥＴのゲートを前記制御回路に接続し、
前記制御回路は、２ｍ≧ｎを満たすｍの最小値に等しい個数のみの制御端子を有して構成され、前記制御端子には、外部からの制御信号が印加可能とされてなるものである。
共通ＲＦ信号入出力端子と３個以上のｎ個の個別ＲＦ信号入出力端子間の高周波信号通過経路を切り替えるＳＰｎＴスイッチが構成されてなる高周波半導体スイッチ集積回路において、
前記共通ＲＦ信号入出力端子と第１の個別ＲＦ信号入出力端子間に、ディプレッション型のＦＥＴである第１のスイッチＦＥＴを直列接続状態に設けると共に、前記第１のスイッチＦＥＴのゲートをグランド電位に保持する一方、
前記第１の個別ＲＦ信号入出力端子と前記高周波半導体スイッチ集積回路内の低インピーダンスの部位との間に、エンハンスメント型のＦＥＴである第１のシャントＦＥＴを直列接続状態に設け、前記第１のシャントＦＥＴのゲートを制御回路に接続し、
前記第２の個別ＲＦ信号入出力端子から第ｎの個別ＲＦ信号入出力端子のそれぞれと前記共通ＲＦ信号入出力端子との間に、それぞれエンハンスメント型のＦＥＴを直列接続状態に設けて第２乃至第ｎのスイッチＦＥＴとし、
前記第２の個別ＲＦ信号入出力端子から第ｎの個別ＲＦ信号入出力端子のそれぞれと前記低インピーダンスの部位との間に、それぞれディプレッション型のＦＥＴを直列接続状態に設けて第２乃至第ｎのシャントＦＥＴとし、
前記２乃至第ｎのスイッチＦＥＴと前記第１乃至第ｎのシャントＦＥＴのゲートを前記制御回路に接続し、
前記制御回路は、２ｍ≧ｎを満たすｍの最小値に等しい個数のみの制御端子を有して構成され、前記制御端子には、外部からの制御信号が印加可能とされてなるものである。
【発明の効果】
【0013】
本発明によれば、特性の異なるＦＥＴの組み合わせと制御回路との組み合わせにより、直流電圧の供給に要する端子を削減することが可能となり、端子数の削減による製品の小型化が実現できるという効果を奏するものである。
また、動作に必要な直流電圧の信号線の削減が可能となり、使用の際に、高周波半導体スイッチ集積回路と接続するセット基板上の配線をも減少させることができため、配線による特性劣化の防止や基本設計の容易化にも資することができるという効果を奏する。
また、動作に必要な直流電圧の信号線の削減が可能となり、使用の際に、高周波半導体スイッチ集積回路と接続するセット基板上の配線をも減少させることができため、配線による特性劣化の防止や基本設計の容易化にも資することができるという効果を奏する。
【図面の簡単な説明】
【0014】
【図1】本発明の実施の形態における高周波半導体スイッチ集積回路の基本回路構成例を示す回路図である。
【図2】本発明の実施の形態における高周波半導体スイッチ集積回路をＳＰ３Ｔスイッチに適用した場合の第１の具体回路構成例を示す回路図である。
【図4】本発明の実施の形態における高周波半導体スイッチ集積回路をＳＰ３Ｔスイッチに適用した場合の第２の具体回路構成例を示す回路図である。
【図5】本発明の実施の形態における高周波半導体スイッチ集積回路をＳＰ３Ｔスイッチに適用した場合の第３の具体回路構成例を示す回路図である。
【図7】本発明の実施の形態における高周波半導体スイッチ集積回路をＳＰ３Ｔスイッチに適用した場合に６端子パッケージに実装した際の端子配置例を模式的に示した模式図である。
【図8】本発明の実施の形態における高周波半導体スイッチ集積回路をＳＰ４Ｔスイッチに適用した場合の第４の具体回路構成例を示す回路図である。
【図9】本発明の実施の形態における高周波半導体スイッチ集積回路に用いられる論理回路の動作電圧を生成する具体回路構成例を示す回路図である。
【図10】本発明の実施の形態における高周波半導体スイッチ集積回路をＳＰ５Ｔスイッチに適用した場合の第５の具体回路構成例を示す回路図である。
【図11】論理回路を用いずに動作制御する構成の従来のＳＰ３Ｔスイッチの回路構成例を示す回路図である。
【図12】論理回路を用いて動作制御する構成の従来のＳＰ３Ｔスイッチの回路構成例を示す回路図である。
【発明を実施するための形態】
【0015】
以下、本発明の実施の形態について、図１乃至図１０を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波半導体スイッチ集積回路の基本回路構成例について、図１を参照しつつ説明する。なお、以下の説明においては、電界効果トランジスタを、説明の便宜上「ＦＥＴ」と称する。
本発明の実施の形態における高周波半導体スイッチ集積回路１０１は、スイッチＦＥＴ３－１～３－ｎ（図１においては、それぞれ「ＳＷ１」、「ＳＷ２」・・・「ＳＷｎ」と表記）と、シャントＦＥＴ４－１～４－ｎ（図１においては、それぞれ「ＳＨ１」、「ＳＨ２」・・・「ＳＨｎ」と表記）と、制御回路（図１においては「ＣＯＮＴ」と表記）８を主たる構成要素として、ＳＰｎＴ(Single Pole n Throw)スイッチが構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波半導体スイッチ集積回路の基本回路構成例について、図１を参照しつつ説明する。なお、以下の説明においては、電界効果トランジスタを、説明の便宜上「ＦＥＴ」と称する。
本発明の実施の形態における高周波半導体スイッチ集積回路１０１は、スイッチＦＥＴ３－１～３－ｎ（図１においては、それぞれ「ＳＷ１」、「ＳＷ２」・・・「ＳＷｎ」と表記）と、シャントＦＥＴ４－１～４－ｎ（図１においては、それぞれ「ＳＨ１」、「ＳＨ２」・・・「ＳＨｎ」と表記）と、制御回路（図１においては「ＣＯＮＴ」と表記）８を主たる構成要素として、ＳＰｎＴ(Single Pole n Throw)スイッチが構成されてなるものである。
【0016】
すなわち、第１乃至第ｎのスイッチＦＥＴ３－１～３－ｎは、制御信号入力端子２１－１～２１－ｍを有する制御回路８により制御されることで、共通ＲＦ信号入出力端子（図１においては「ＰＣ」と表記）１０と、ｎ個の個別ＲＦ信号入出力端子（図１においては、「Ｐ１」、「Ｐ２」・・・「Ｐｎ」と表記）１１－１～１１－ｎとの間に択一的に接続されるよう構成されている。
また、第１乃至第ｎのシャントＦＥＴ４－１～４－ｎは、同様に制御回路８により制御されることで、第１乃至第ｎのスイッチＦＥＴ３－１～３－ｎに対してシャント機能を果たすものとなっている。
また、第１乃至第ｎのシャントＦＥＴ４－１～４－ｎは、同様に制御回路８により制御されることで、第１乃至第ｎのスイッチＦＥＴ３－１～３－ｎに対してシャント機能を果たすものとなっている。
【0017】
図２には、図１に示された高周波半導体スイッチ集積回路１０１をＳＰ３Ｔスイッチに適用した場合の第１の具体回路構成例における高周波半導体スイッチ集積回路１０１Ａが示されており、以下、同図を参照しつつ第１の具体回路構成例について説明し、この説明を以て、図１の具体的な回路構成の説明に代えることとする。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付することとする。
まず、この第１の具体回路構成例においては、第１乃至第３のスイッチＦＥＴ３－１～３－３と、第１乃至第３のシャントＦＥＴ４－１～４－３が設けられている。この第１の具体回路構成例において、第１のスイッチＦＥＴ３－１には、ディプレッッション型のＦＥＴが、第２及び第３のスイッチＦＥＴ３－２，３－３には、エンハンスメント型のＦＥＴが、それぞれ用いられている。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付することとする。
まず、この第１の具体回路構成例においては、第１乃至第３のスイッチＦＥＴ３－１～３－３と、第１乃至第３のシャントＦＥＴ４－１～４－３が設けられている。この第１の具体回路構成例において、第１のスイッチＦＥＴ３－１には、ディプレッッション型のＦＥＴが、第２及び第３のスイッチＦＥＴ３－２，３－３には、エンハンスメント型のＦＥＴが、それぞれ用いられている。
【0018】
また、第１のシャントＦＥＴ４－１には、エンハンスメント型のＦＥＴが、第２及び第３のシャントＦＥＴ４－２，４－３には、ディプレッッション型のＦＥＴが、それぞれ用いられている。
以下、具体的な回路接続について説明すれば、まず、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１との間には、第１のスイッチＦＥＴ３－１が、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２との間には、第２のスイッチＦＥＴ３－２が、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３との間には、第３のスイッチＦＥＴ３－３が、それぞれ直列接続状態に設けられている。
以下、具体的な回路接続について説明すれば、まず、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１との間には、第１のスイッチＦＥＴ３－１が、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２との間には、第２のスイッチＦＥＴ３－２が、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３との間には、第３のスイッチＦＥＴ３－３が、それぞれ直列接続状態に設けられている。
【0019】
すなわち、第１乃至第３のスイッチＦＥＴ３－１～３－３のドレインは、共通端子用ＤＣカットキャパシタ９０を介して共通ＲＦ信号入出力端子１０に接続されると共に、第１のレベル設定抵抗器５０１を介してグランド（低インピーダンスの部位）に接続されている。
なお、第１のレベル設定抵抗器５０１は、第１乃至第３のスイッチＦＥＴ３－１～３－３によるＲＦスイッチのノード電圧を決定するためのもので、通常は、数１００ｋΩ程度の高抵抗器が用いられる。
また、第１のスイッチＦＥＴ３－１のソースは、ＳＷ用第１のＤＣカットキャパシタ９０－１を介して第１の個別ＲＦ信号入出力端子１１－１に接続されている。そして、第１のスイッチＦＥＴ３－１のゲートは、ＳＷ用第１のゲート抵抗器５０－１を介してグランドに接続されている。
また、第２のスイッチＦＥＴ３－２のソースは、ＳＷ用第２のＤＣカットキャパシタ９０－２を介して第２の個別ＲＦ信号入出力端子１１－２に接続されている。
さらに、第３のスイッチＦＥＴ３－３のソースは、ＳＷ用第３のＤＣカットキャパシタ９０－３を介して第３の個別ＲＦ信号入出力端子１１－３に接続されている。
なお、第１のレベル設定抵抗器５０１は、第１乃至第３のスイッチＦＥＴ３－１～３－３によるＲＦスイッチのノード電圧を決定するためのもので、通常は、数１００ｋΩ程度の高抵抗器が用いられる。
また、第１のスイッチＦＥＴ３－１のソースは、ＳＷ用第１のＤＣカットキャパシタ９０－１を介して第１の個別ＲＦ信号入出力端子１１－１に接続されている。そして、第１のスイッチＦＥＴ３－１のゲートは、ＳＷ用第１のゲート抵抗器５０－１を介してグランドに接続されている。
また、第２のスイッチＦＥＴ３－２のソースは、ＳＷ用第２のＤＣカットキャパシタ９０－２を介して第２の個別ＲＦ信号入出力端子１１－２に接続されている。
さらに、第３のスイッチＦＥＴ３－３のソースは、ＳＷ用第３のＤＣカットキャパシタ９０－３を介して第３の個別ＲＦ信号入出力端子１１－３に接続されている。
【0020】
一方、第１のシャントＦＥＴ４－１は、そのドレインが第１のスイッチＦＥＴ３－１のソースに接続され、第１のシャントＦＥＴ４－１のソースは、ＳＨ用第１のＤＣカットキャパシタ７０－１を介してグランドに接続されている。
また、第２のシャントＦＥＴ４－２は、そのドレインが第２のスイッチＦＥＴ３－２のソースに接続され、第２のシャントＦＥＴ４－２のソースは、ＳＨ用第２のＤＣカットキャパシタ７０－２を介してグランドに接続されている。
さらに、第３のシャントＦＥＴ４－３は、そのドレインが第３のスイッチＦＥＴ３－３のソースに接続され、第３のシャントＦＥＴ４－３のソースは、ＳＨ第３のＤＣカットキャパシタ７０－３を介してグランドに接続されている。
また、第２のシャントＦＥＴ４－２は、そのドレインが第２のスイッチＦＥＴ３－２のソースに接続され、第２のシャントＦＥＴ４－２のソースは、ＳＨ用第２のＤＣカットキャパシタ７０－２を介してグランドに接続されている。
さらに、第３のシャントＦＥＴ４－３は、そのドレインが第３のスイッチＦＥＴ３－３のソースに接続され、第３のシャントＦＥＴ４－３のソースは、ＳＨ第３のＤＣカットキャパシタ７０－３を介してグランドに接続されている。
【0021】
また、第２のスイッチＦＥＴ３－２のゲートは、ＳＷ用第２のゲート抵抗器５０－２を介して、第３のスイッチＦＥＴ３－３のゲートは、ＳＷ用第３のゲート抵抗器５０－３を介して、それぞれ後述するように制御回路８Ａに接続されている。
また、第１のシャントＦＥＴ４－１のゲートは、ＳＨ用第１のゲート抵抗器６０－１を介して、第２のシャントＦＥＴ４－２のゲートは、ＳＨ用第２のゲート抵抗器６０－２を介して、第３のシャントＦＥＴ４－３のゲートは、ＳＨ用第３のゲート抵抗器６０－３を介して、それぞれ後述するように制御回路８Ａに接続されている。
また、第１のシャントＦＥＴ４－１のゲートは、ＳＨ用第１のゲート抵抗器６０－１を介して、第２のシャントＦＥＴ４－２のゲートは、ＳＨ用第２のゲート抵抗器６０－２を介して、第３のシャントＦＥＴ４－３のゲートは、ＳＨ用第３のゲート抵抗器６０－３を介して、それぞれ後述するように制御回路８Ａに接続されている。
【0022】
制御回路８Ａは、インバータ回路８１を用いて構成されており、インバータ回路８１の入力段には、第１の制御信号入力端子２１－１が接続されると共に、先のＳＷ用第２のゲート抵抗器５０－２及びＳＨ用第３のゲート抵抗器６０－３の他端が接続されている。
また、インバータ回路８１の電源入力段には、第２の制御信号入力端子２１－２が接続されると共に、この第２の制御信号入力端子２１－２は、先のＳＨ用第１のゲート抵抗器６０－１の他端に接続されている。
さらに、インバータ回路８１の出力端子は、先のＳＷ用第３のゲート抵抗器５０－３及びＳＨ用第２のゲート抵抗器６０－２の他端に接続されている。
また、インバータ回路８１の電源入力段には、第２の制御信号入力端子２１－２が接続されると共に、この第２の制御信号入力端子２１－２は、先のＳＨ用第１のゲート抵抗器６０－１の他端に接続されている。
さらに、インバータ回路８１の出力端子は、先のＳＷ用第３のゲート抵抗器５０－３及びＳＨ用第２のゲート抵抗器６０－２の他端に接続されている。
【0023】
かかる構成を採ることで、図１に示された基本構成例においては、高周波半導体スイッチ集積回路１０１、すなわち、この第１の具体回路構成例においては高周波半導体スイッチ集積回路１０１Ａに電圧を印加しない状態で一つの経路を確定させることが可能となるため（詳細は後述）、ＳＰｎＴスイッチの制御を簡素とすることができる。すなわち、制御回路８は、条件式２ｍ≧ｎを満たす最小のｍを制御端子数として構成可能となり、他に直流電圧印加端子が不要となる点が、従来と異なるものとなっている。
しかして、この第１の具体回路構成例においては、制御回路８Ａは、ｎ＝３であるため、上述の条件式を満たす最小のｍは、ｍ＝２となる。したがって、制御回路８Ａは、制御信号（直流電圧）ＶＣ１，ＶＣ２が印加される第１及び第２の制御信号入力端子２１－１，２１－２のみで、以下、詳述するように高周波半導体スイッチ集積回路１０１Ａの動作を制御することが可能となっている。
しかして、この第１の具体回路構成例においては、制御回路８Ａは、ｎ＝３であるため、上述の条件式を満たす最小のｍは、ｍ＝２となる。したがって、制御回路８Ａは、制御信号（直流電圧）ＶＣ１，ＶＣ２が印加される第１及び第２の制御信号入力端子２１－１，２１－２のみで、以下、詳述するように高周波半導体スイッチ集積回路１０１Ａの動作を制御することが可能となっている。
【0024】
次に、上記構成における回路動作について説明する。
最初に、第１及び第２の制御信号入力端子２１－１，２１－２が共に、論理値Ｌｏｗに相当する電圧、すなわち、例えばグランドレベルとされた場合について説明する。この場合、高周波半導体スイッチ集積回路１０１Ａには、電圧の供給が行われない状態となるため、回路内の各ノードにおいて電位差が発生することはない。かかる状態においては、ディプレッッション型のＦＥＴは、ノーマリーオンの特性を有するため、第１のスイッチＦＥＴ３－１は、通過状態（導通状態）、すなわちオン状態となる。
最初に、第１及び第２の制御信号入力端子２１－１，２１－２が共に、論理値Ｌｏｗに相当する電圧、すなわち、例えばグランドレベルとされた場合について説明する。この場合、高周波半導体スイッチ集積回路１０１Ａには、電圧の供給が行われない状態となるため、回路内の各ノードにおいて電位差が発生することはない。かかる状態においては、ディプレッッション型のＦＥＴは、ノーマリーオンの特性を有するため、第１のスイッチＦＥＴ３－１は、通過状態（導通状態）、すなわちオン状態となる。
【0025】
一方、エンハンスメント型のＦＥＴは、ノーマリーオフの特性を有するため、第２及び第３のスイッチＦＥＴ３－２，３－３は、遮断状態（非導通状態）、すなわちオフ状態となる。
したがって、この場合、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間が通過状態となる。すなわち、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間が、高周波信号通過経路として選択された状態となる。
また、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間、及び、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間は、それぞれ遮断状態となる。
したがって、この場合、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間が通過状態となる。すなわち、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間が、高周波信号通過経路として選択された状態となる。
また、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間、及び、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間は、それぞれ遮断状態となる。
【0026】
さらに、ディプレッション型を用いた第２及び第３のシャントＦＥＴ４－２，４－３はオン状態となる。そのため、第２の個別ＲＦ信号入出力端子１１－２及び第３の個別ＲＦ信号入出力端子１１－３に漏洩してくるＲＦ信号はグランドに通過せしめられるため、共通ＲＦ信号入出力端子１０と第２及び第３の個別ＲＦ信号入出力端子１１－２，１１－３間の分離度、アイソレーションを高レベルに保持することが可能となる。
【0027】
図３には、第１及び第２の制御信号入力端子２１－１，２１－２に印加された制御信号ＶＣ１，ＶＣ２と通過経路との関係を説明する説明図が示されており、同図の（１）の行には、上述したように第１及び第２の制御信号入力端子２１－１，２１－２が共に、論理値Ｌｏｗとされた場合の通過経路が、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間であることが示されている。
【0028】
次に、第１及び第２の制御信号入力端子２１－１，２１－２に、共に論理値Ｈｉｇｈに相当する制御信号が印加された場合について説明する。
この場合、まず、第１の制御信号入力端子２１－１にゲートが接続されている第２のスイッチＦＥＴ３－２及び第３のシャントＦＥＴ４－３が、共にオン状態となる。
ここで、ＦＥＴとして、ＭＥＳ(Metal-Semiconductor)型のＦＥＴを用いた場合、第１乃至第３のスイッチＦＥＴ３－１～３－３のドレインには、制御信号の論理値Ｈｉｇｈが現れる。そのため、ゲートがグランドレベルに固定されている第１のスイッチＦＥＴ３－１は、逆方向に電圧が印加された状態となるため、オフ状態となる。
この場合、まず、第１の制御信号入力端子２１－１にゲートが接続されている第２のスイッチＦＥＴ３－２及び第３のシャントＦＥＴ４－３が、共にオン状態となる。
ここで、ＦＥＴとして、ＭＥＳ(Metal-Semiconductor)型のＦＥＴを用いた場合、第１乃至第３のスイッチＦＥＴ３－１～３－３のドレインには、制御信号の論理値Ｈｉｇｈが現れる。そのため、ゲートがグランドレベルに固定されている第１のスイッチＦＥＴ３－１は、逆方向に電圧が印加された状態となるため、オフ状態となる。
【0029】
また、第２の制御信号入力端子２１－２に、ゲートが接続されている第１のシャントＦＥＴ４－１は、論理値Ｈｉｇｈの制御信号によりオン状態となる。
一方、第１の制御信号入力端子２１－１の論理値Ｈｉｇｈにより、インバータ回路８１の出力は、論理値Ｌｏｗに相当する電圧となり、インバータ回路８１の出力にゲートが接続されている第３のスイッチＦＥＴ３－３及び第２のシャントＦＥＴ４－２は、共にオフ状態となる。
したがって、この場合、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間が通過状態となる（図３（２）参照）。
一方、第１の制御信号入力端子２１－１の論理値Ｈｉｇｈにより、インバータ回路８１の出力は、論理値Ｌｏｗに相当する電圧となり、インバータ回路８１の出力にゲートが接続されている第３のスイッチＦＥＴ３－３及び第２のシャントＦＥＴ４－２は、共にオフ状態となる。
したがって、この場合、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間が通過状態となる（図３（２）参照）。
【0030】
一方、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間、及び、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間は、それぞれ遮断状態となる。
そして、第１の個別ＲＦ信号入出力端子１１－１とグランド間に接続されている第１のシャントＦＥＴ４－１、及び、第３の個別ＲＦ信号入出力端子１１－３とグランド間に接続されている第３のシャントＦＥＴ４－３が、共にオン状態となるため、先に述べたように、共通ＲＦ信号入出力端子１０と第１及び第３の個別ＲＦ信号入出力端子１１－１，１１－３間のアイソレーションを高レベルに保持することが可能となる。
そして、第１の個別ＲＦ信号入出力端子１１－１とグランド間に接続されている第１のシャントＦＥＴ４－１、及び、第３の個別ＲＦ信号入出力端子１１－３とグランド間に接続されている第３のシャントＦＥＴ４－３が、共にオン状態となるため、先に述べたように、共通ＲＦ信号入出力端子１０と第１及び第３の個別ＲＦ信号入出力端子１１－１，１１－３間のアイソレーションを高レベルに保持することが可能となる。
【0031】
最後に、第１の制御信号入力端子２１－１に論理値Ｌｏｗに相当する制御信号が、第２の制御信号入力端子２１－２に論理値Ｈｉｇｈに相当する制御信号が、それぞれ印加された場合について説明する。
まず、第２の制御信号入力端子２１－２にゲートが接続された第１のシャントＦＥＴ４－１は、オン状態となる。
先に述べたように、ＦＥＴとして、ＭＥＳ型のＦＥＴを用いた場合、第１乃至第３のスイッチＦＥＴ３－１～３－３のドレインには、制御信号の論理値Ｈｉｇｈが現れる。そのため、ゲートがグランドレベルに固定されている第１のスイッチＦＥＴ３－１は、逆方向に電圧が印加された状態となるため、オフ状態となる。
まず、第２の制御信号入力端子２１－２にゲートが接続された第１のシャントＦＥＴ４－１は、オン状態となる。
先に述べたように、ＦＥＴとして、ＭＥＳ型のＦＥＴを用いた場合、第１乃至第３のスイッチＦＥＴ３－１～３－３のドレインには、制御信号の論理値Ｈｉｇｈが現れる。そのため、ゲートがグランドレベルに固定されている第１のスイッチＦＥＴ３－１は、逆方向に電圧が印加された状態となるため、オフ状態となる。
【0032】
一方、論理値Ｌｏｗの第１の制御信号入力端子２１－１にゲートが接続されている第２のスイッチＦＥＴ３－２及び第３のシャントＦＥＴ４－３は、逆方向に印加電圧が印加された状態となるため、共にオフ状態となる。
また、第１の制御信号入力端子２１－１が論理値Ｌｏｗに設定されているため、インバータ回路８１の出力は、論理値Ｈｉｇｈに相当する電圧となり、インバータ回路８１の出力にゲートが接続されている第３のスイッチＦＥＴ３－３及び第２のシャントＦＥＴ４－２は、共にオン状態となる。
また、第１の制御信号入力端子２１－１が論理値Ｌｏｗに設定されているため、インバータ回路８１の出力は、論理値Ｈｉｇｈに相当する電圧となり、インバータ回路８１の出力にゲートが接続されている第３のスイッチＦＥＴ３－３及び第２のシャントＦＥＴ４－２は、共にオン状態となる。
【0033】
しかして、この場合、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間が通過状態となる（図３（３）参照）。
一方、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間、及び、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間は、それぞれ遮断状態となる。
一方、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間、及び、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間は、それぞれ遮断状態となる。
【0034】
そして、第１の個別ＲＦ信号入出力端子１１－１とグランド間に接続されている第１のシャントＦＥＴ４－１、及び、第２の個別ＲＦ信号入出力端子１１－２とグランド間に接続されている第２のシャントＦＥＴ４－２が、共にオン状態となるため、先に述べたように、共通ＲＦ信号入出力端子１０と第１及び第２の個別ＲＦ信号入出力端子１１－１，１１－２間のアイソレーションを高レベルに保持することが可能となる。
このように、第１の具体回路構成例においては、２つの制御信号のみでＳＰ３Ｔスイッチ動作を実現することができるよう構成することにより、従来は３本の直流電圧印加端子を必要としたのに対して端子数の確実な削減が可能となっている。
このように、第１の具体回路構成例においては、２つの制御信号のみでＳＰ３Ｔスイッチ動作を実現することができるよう構成することにより、従来は３本の直流電圧印加端子を必要としたのに対して端子数の確実な削減が可能となっている。
【0035】
次に、第２の具体回路構成例について、図４を参照しつつ説明する。
なお、図１に示された基本回路構成例と同一の構成要素、又は、 図２に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例における高周波半導体スイッチ集積回路１０１Ｂは、詳細は後述するように共通ＲＦ信号入出力端子１０に対する電圧供給を可能に構成された制御回路８Ｂが設けられたものとなっている。
なお、図１に示された基本回路構成例と同一の構成要素、又は、 図２に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例における高周波半導体スイッチ集積回路１０１Ｂは、詳細は後述するように共通ＲＦ信号入出力端子１０に対する電圧供給を可能に構成された制御回路８Ｂが設けられたものとなっている。
【0036】
すなわち、制御回路８Ｂに設けられた第２のレベル設定抵抗器５０２は、その一端が、第１のレベル設定抵抗器５０１と共通端子用第ＤＣカットキャパシタ９０との接続点に接続される一方、他端が、第２の制御信号入力端子２１－２に接続されている。
この第２のレベル設定抵抗器５０２は、第１のレベル設定抵抗器５０１同様、高抵抗器が用いられており、この第２のレベル設定抵抗器５０２を介して第２の制御信号入力端子２１－２の論理値Ｈｉｇｈの制御信号を、この接続点に直接供給できるようになっている。
なお、この第２の具体回路構成例における回路動作は、図２に示された第１の具体回路構成例と同様であるので、ここでの再度の詳細な説明を省略する。
この第２のレベル設定抵抗器５０２は、第１のレベル設定抵抗器５０１同様、高抵抗器が用いられており、この第２のレベル設定抵抗器５０２を介して第２の制御信号入力端子２１－２の論理値Ｈｉｇｈの制御信号を、この接続点に直接供給できるようになっている。
なお、この第２の具体回路構成例における回路動作は、図２に示された第１の具体回路構成例と同様であるので、ここでの再度の詳細な説明を省略する。
【0037】
次に、第３の具体回路構成例について、図５を参照しつつ説明する。
なお、図１に示された基本回路構成例と同一の構成要素、又は、 図２に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例における高周波半導体スイッチ集積回路１０１Ｃは、図４に示された第２の具体回路構成例における制御回路８Ｂに代えて、次述する構成の制御回路８Ｃを用いるよう構成されたものである。
なお、図１に示された基本回路構成例と同一の構成要素、又は、 図２に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例における高周波半導体スイッチ集積回路１０１Ｃは、図４に示された第２の具体回路構成例における制御回路８Ｂに代えて、次述する構成の制御回路８Ｃを用いるよう構成されたものである。
【0038】
すなわち、先の第２の具体回路構成例における制御回路８Ｂは、デジタル回路の一種であるインバータ回路８１を用いて構成されたものであるが、ＳＰ３Ｔスイッチの制御であれば、デジタル回路は必ずしも必須のものではなく、デジタル回路を用いることなく制御回路を構成することは可能である。
制御回路８Ｃは、かかる観点から、第１及び第２のダイオード８２，８３を用いて次述するように構成されたものである。
まず、第１のダイオード８２のアノードは、第１の制御信号入力端子２１－１に、第２のダオード８３のアノードは、第２の制御信号入力端子２１－２に、それぞれ接続されている。
そして、第１及び第２のダイオード８２，８３の各々のカソードは、相互に接続されて、ＳＨ用第１のゲート抵抗器６０－１を介して第１のシャントＦＥＴ４－１のゲートに接続されている。
制御回路８Ｃは、かかる観点から、第１及び第２のダイオード８２，８３を用いて次述するように構成されたものである。
まず、第１のダイオード８２のアノードは、第１の制御信号入力端子２１－１に、第２のダオード８３のアノードは、第２の制御信号入力端子２１－２に、それぞれ接続されている。
そして、第１及び第２のダイオード８２，８３の各々のカソードは、相互に接続されて、ＳＨ用第１のゲート抵抗器６０－１を介して第１のシャントＦＥＴ４－１のゲートに接続されている。
【0039】
次に、この第３の具体回路構成例の回路動作について説明する。
最初に、第１及び第２の制御信号入力端子２１－１，２１－２に、共に論理値Ｌｏｗに相当する制御信号が印加された場合、すなわち、例えば、グランドレベルとされた場合について説明する。
この場合、高周波半導体スイッチ集積回路１０１Ｃには、電圧の供給が行われない状態となるため、回路内の各ノードにおいて電位差が発生することはない。
最初に、第１及び第２の制御信号入力端子２１－１，２１－２に、共に論理値Ｌｏｗに相当する制御信号が印加された場合、すなわち、例えば、グランドレベルとされた場合について説明する。
この場合、高周波半導体スイッチ集積回路１０１Ｃには、電圧の供給が行われない状態となるため、回路内の各ノードにおいて電位差が発生することはない。
【0040】
そのため、第１の具体回路構成例で説明したように、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間が通過状態となる。
一方、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間、及び、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間は、それぞれ高いアイソレーション状態を呈した遮断状態となる。
なお、図６には、先に説明した図３と同様な説明図が示されており、図６（１）の行には、上述した第１及び第２の制御信号入力端子２１－１，２１－２に、共に論理値Ｌｏｗの制御信号が印加された場合の通過経路が示されている。
一方、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間、及び、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間は、それぞれ高いアイソレーション状態を呈した遮断状態となる。
なお、図６には、先に説明した図３と同様な説明図が示されており、図６（１）の行には、上述した第１及び第２の制御信号入力端子２１－１，２１－２に、共に論理値Ｌｏｗの制御信号が印加された場合の通過経路が示されている。
【0041】
次に、第１の制御信号入力端子２１－１に、論理値Ｈｉｇｈに相当する制御信号が、第２の制御信号入力端子２１－２に、論理値Ｌｏｗに相当する制御信号が、それぞれ印加された場合について説明する。
この場合、第１の制御信号入力端子２１－１に、ゲートが接続されている第２のスイッチＦＥＴ３－２と第３のシャントＦＥＴ４－３は、共にオン状態となる。
一方、ＦＥＴとして、ＭＥＳ型のＦＥＴを用いた場合、第１乃至第３のスイッチＦＥＴ３－１～３－３のドレインには、制御信号の論理値Ｈｉｇｈが現れる。そのため、ゲートがグランドレベルに固定されている第１のスイッチＦＥＴ３－１は、逆方向に電圧が印加される状態となるため、オフ状態となる。
この場合、第１の制御信号入力端子２１－１に、ゲートが接続されている第２のスイッチＦＥＴ３－２と第３のシャントＦＥＴ４－３は、共にオン状態となる。
一方、ＦＥＴとして、ＭＥＳ型のＦＥＴを用いた場合、第１乃至第３のスイッチＦＥＴ３－１～３－３のドレインには、制御信号の論理値Ｈｉｇｈが現れる。そのため、ゲートがグランドレベルに固定されている第１のスイッチＦＥＴ３－１は、逆方向に電圧が印加される状態となるため、オフ状態となる。
【0042】
また、第２の制御信号入力端子２１－２に、ゲートが接続されている第３のスイッチＦＥＴ３－３及び第２のシャントＦＥＴ４－２は、逆方向に電圧が印加される状態となるためオフ状態となる。
さらに、第１のシャントＦＥＴ４－１のゲートには、第１の制御信号入力端子２１－１に印加された制御信号と第２の制御信号入力端子２１－２に印加された制御信号の論理和となる電圧が印加されることとなる。
さらに、第１のシャントＦＥＴ４－１のゲートには、第１の制御信号入力端子２１－１に印加された制御信号と第２の制御信号入力端子２１－２に印加された制御信号の論理和となる電圧が印加されることとなる。
【0043】
すなわち、この場合、第１の制御信号入力端子２１－１が論理値Ｈｉｇｈであるため、第１のダイオード８２及びＳＨ用第１のゲート抵抗器６０－１を介して第１のシャントＦＥＴ４－１のゲートにも論理値Ｈｉｇｈの制御信号が印加され、第１のシャントＦＥＴ４－１はオン状態となる。
したがって、この場合、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間が通過状態となる（図６（２）参照）。
一方、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間、及び、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間は、それぞれ高いアイソレーション状態を呈した遮断状態となる。
したがって、この場合、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間が通過状態となる（図６（２）参照）。
一方、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間、及び、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間は、それぞれ高いアイソレーション状態を呈した遮断状態となる。
【0044】
最後に、第１の制御信号入力端子２１－１に論理値Ｌｏｗに相当する制御信号が、第２の制御信号入力端子２１－２に論理値Ｈｉｇｈに相当する制御信号が、それぞれ印加された場合について説明する。
まず、第２の制御信号入力端子２１－２にゲートが接続された第３のスイッチＦＥＴ３－３及び第２のシャントＦＥＴ４－２はオン状態となる。
ＦＥＴとして、ＭＥＳ型のＦＥＴを用いた場合、第１乃至第３のスイッチＦＥＴ３－１～３－３のドレインには、制御信号の論理値Ｈｉｇｈが現れる。そのため、ゲートがグランドレベルに固定されている第１のスイッチＦＥＴ３－１は、逆方向に電圧が印加された状態となるため、オフ状態となる。
まず、第２の制御信号入力端子２１－２にゲートが接続された第３のスイッチＦＥＴ３－３及び第２のシャントＦＥＴ４－２はオン状態となる。
ＦＥＴとして、ＭＥＳ型のＦＥＴを用いた場合、第１乃至第３のスイッチＦＥＴ３－１～３－３のドレインには、制御信号の論理値Ｈｉｇｈが現れる。そのため、ゲートがグランドレベルに固定されている第１のスイッチＦＥＴ３－１は、逆方向に電圧が印加された状態となるため、オフ状態となる。
【0045】
一方、論理値Ｌｏｗの第１の制御信号入力端子２１－１にゲートが接続されている第２のスイッチＦＥＴ３－２及び第３のシャントＦＥＴ４－３は、逆方向に電圧が印加された状態となるため、共にオフ状態となる。
そして、第１のシャントＦＥＴ４－１のゲートには、第１の制御信号入力端子２１－１に印加された制御信号と第２の制御信号入力端子２１－２に印加された制御信号の論理和となる電圧が印加されることとなる。
そして、第１のシャントＦＥＴ４－１のゲートには、第１の制御信号入力端子２１－１に印加された制御信号と第２の制御信号入力端子２１－２に印加された制御信号の論理和となる電圧が印加されることとなる。
【0046】
すなわち、この場合、第２の制御信号入力端子２１－２が論理値Ｈｉｇｈであるため、第２のダオード８３及びＳＨ用第１のゲート抵抗器６０－１を介して第１のシャントＦＥＴ４－１のゲートにも論理値Ｈｉｇｈの制御信号が印加され、第１のシャントＦＥＴ４－１はオン状態となる。
したがって、この場合、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間が通過状態となる（図６（３）参照）。
したがって、この場合、共通ＲＦ信号入出力端子１０と第３の個別ＲＦ信号入出力端子１１－３間が通過状態となる（図６（３）参照）。
【0047】
一方、共通ＲＦ信号入出力端子１０と第１の個別ＲＦ信号入出力端子１１－１間、及び、共通ＲＦ信号入出力端子１０と第２の個別ＲＦ信号入出力端子１１－２間は、それぞれ高いアイソレーション状態を呈した遮断状態となる。
このように、第３の具体回路構成例においても、図２に示された第１の具体回路構成例同様、２つの制御信号のみでＳＰ３Ｔスイッチ動作を実現することができ、従来は３本の直流電圧印加端子を必要としたのに対して端子数の確実な削減が可能となっている。
このように、第３の具体回路構成例においても、図２に示された第１の具体回路構成例同様、２つの制御信号のみでＳＰ３Ｔスイッチ動作を実現することができ、従来は３本の直流電圧印加端子を必要としたのに対して端子数の確実な削減が可能となっている。
【0048】
このように制御信号入力端子の削減は、高周波半導体スイッチ集積回路の駆動に要する直流用の配線の削減にも寄与することができる。
近年の半導体集積回路を搭載する基盤の配線は、セットの多機能化、高性能化により、高密度での配線レイアウトとなっており、配線のクロストークが信号遅延などの問題を招く要因となることがある。そのような現状にあって、特性の安定性を考慮した場合には、配線の削減は望ましく、かかる観点から本発明は、そのような要請に十分対応可能なものとなっている。
近年の半導体集積回路を搭載する基盤の配線は、セットの多機能化、高性能化により、高密度での配線レイアウトとなっており、配線のクロストークが信号遅延などの問題を招く要因となることがある。そのような現状にあって、特性の安定性を考慮した場合には、配線の削減は望ましく、かかる観点から本発明は、そのような要請に十分対応可能なものとなっている。
【0049】
従来、ＳＰ３Ｔスイッチが構成された高周波半導体スイッチ集積回路の場合、制御信号入力端子を含めて３個の駆動用の直流電圧印加端子が必要であり、さらに、この他に、４個のＲＦ端子と１個のグランド端子とが必要となるため、結局、８個の端子が必要であった。
したがって、従来、上述のＳＰ３Ｔスイッチをパッケージ化した場合、図１３に一例が模式的に示されたように、８端子のパッケージが必要であった。
したがって、従来、上述のＳＰ３Ｔスイッチをパッケージ化した場合、図１３に一例が模式的に示されたように、８端子のパッケージが必要であった。
【0050】
これに対して、本願発明を適用した場合、先に述べたように制御信号入力端子は２本で済むことから、他の直流電圧印加端子などを含めて、全部で７個の端子が必要となる。
図７には、この場合のパッケージ化の一例が模式的に示されている。
この例のパッケージは、チップ搭載部分がそのままパッケージの裏面端子になっているもので、そのため、６端子のパッケージにチップを搭載した構成となっている。
このように、本発明は、半導体スイッチ集積回路の実装面積の縮小化が可能となり、実装時のレイアウトの自由度向上や小型化に寄与できるものとなっている。
図７には、この場合のパッケージ化の一例が模式的に示されている。
この例のパッケージは、チップ搭載部分がそのままパッケージの裏面端子になっているもので、そのため、６端子のパッケージにチップを搭載した構成となっている。
このように、本発明は、半導体スイッチ集積回路の実装面積の縮小化が可能となり、実装時のレイアウトの自由度向上や小型化に寄与できるものとなっている。
【0051】
次に、第４の具体回路構成例について、図８を参照しつつ説明する。
なお、図１に示された基本回路構成例と同一の構成要素、又は、 図２に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の具体回路構成例における高周波半導体スイッチ集積回路１０１Ｄは、ＳＰ４Ｔスイッチに適用した例である。
すなわち、４個の個別ＲＦ信号入出力端子１１－１～１１－４が設けられた構成となっている。
なお、図１に示された基本回路構成例と同一の構成要素、又は、 図２に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の具体回路構成例における高周波半導体スイッチ集積回路１０１Ｄは、ＳＰ４Ｔスイッチに適用した例である。
すなわち、４個の個別ＲＦ信号入出力端子１１－１～１１－４が設けられた構成となっている。
【0052】
したがって、この第４の具体回路構成例においては、ＳＰ３Ｔスイッチを構成する際に必要とされた第１乃至第３のスイッチＦＥＴ３－１～３－３、及び、第１乃至第３のシャントＦＥＴ４－１～４－３（図２参照）に加えて、第４のスイッチＦＥＴ３－４、及び、第４のシャントＦＥＴ４－４が設けられている。
すなわち、エンハンスメント型のＦＥＴを用いた第４のスイッチＦＥＴ３－４のドレインは、共通端子用ＤＣカットキャパシタ９０を介して共通ＲＦ信号入出力端子１０に接続されている。
また、第４のスイッチＦＥＴ３－４のソースは、ＳＷ用第４のＤＣカットキャパシタ９０－４を介して第４の個別ＲＦ信号入出力端子１１－４に接続されている。
さらに、第４のスイッチＦＥＴ３－４のゲートは、ＳＷ用第４のゲート抵抗器５０－４を介して制御回路８Ｄに接続されている。
すなわち、エンハンスメント型のＦＥＴを用いた第４のスイッチＦＥＴ３－４のドレインは、共通端子用ＤＣカットキャパシタ９０を介して共通ＲＦ信号入出力端子１０に接続されている。
また、第４のスイッチＦＥＴ３－４のソースは、ＳＷ用第４のＤＣカットキャパシタ９０－４を介して第４の個別ＲＦ信号入出力端子１１－４に接続されている。
さらに、第４のスイッチＦＥＴ３－４のゲートは、ＳＷ用第４のゲート抵抗器５０－４を介して制御回路８Ｄに接続されている。
【0053】
一方、ディプレッッション型のＦＥＴを用いた第４のシャントＦＥＴ４－４は、ドレインが第４のスイッチＦＥＴ３－４のソースに接続される一方、第４のシャントＦＥＴ４－４のソースは、ＳＨ用第４のＤＣカットキャパシタ７０－４を介してグランドに接続されている。
また、第４のシャントＦＥＴ４－４のゲートは、ＳＨ用第４のゲート抵抗器６０－４を介して制御回路８Ｄに接続されている。
また、第４のシャントＦＥＴ４－４のゲートは、ＳＨ用第４のゲート抵抗器６０－４を介して制御回路８Ｄに接続されている。
【0054】
ＳＰ４Ｔスイッチでは、４状態の切り替えを行うため、従来、必要とされる制御端子は、スイッチＦＥＴのゲートに直接電圧を印加する方式を採る場合には、４個必要である。
一方、論理回路を用いる場合、４状態＝２２であることから、制御端子は本来は２個で済む。しかしながら、従来の回路においては、その場合、制御回路を駆動するための電源電圧端子が必要であるため、結果的に、３個の端子を必要としていた。
一方、論理回路を用いる場合、４状態＝２２であることから、制御端子は本来は２個で済む。しかしながら、従来の回路においては、その場合、制御回路を駆動するための電源電圧端子が必要であるため、結果的に、３個の端子を必要としていた。
【0055】
これに対して、図８に示された第４の具体回路構成例においては、４経路の内、一つの経路を、先の第２の具体回路構成例などで説明したように、直流電圧を印加せずに動作させる一方、他の３経路を２つの制御信号入力端子２１－１，２１－２のみを有する制御回路８Ｄによって制御する構成としている。なお、この場合、制御回路８Ｄには、論理生成のための論理回路が必要となるが、論理回路の駆動に必要な電源電圧は、次のような構成とすることで、制御信号入力端子に印加された制御信号を基に生成することが可能となる。
【0056】
すなわち、この第４の具体回路構成例においては、２つの制御信号入力端子２１－１，２１－２に、共に論理値Ｌｏｗの制御信号が印加された場合には、１経路が動作することになるため、残りの３経路を駆動するに必要な制御信号の論理は、２つの制御信号入力端子２１－１，２１－２の内一つが論理値Ｈｉｇｈ、もしくは両方ともに論理値Ｈｉｇｈの場合となる。
そのため、論理回路を駆動する電圧を、制御信号入力端子２１－１，２１－２に印加された制御信号を基に生成すれば、電源用の端子を新たに設ける必要がなくなる。
そのため、論理回路を駆動する電圧を、制御信号入力端子２１－１，２１－２に印加された制御信号を基に生成すれば、電源用の端子を新たに設ける必要がなくなる。
【0057】
図９には、上述のように、制御信号を基に論理回路８４の動作に必要な電圧を生成する回路（以下、説明の便宜上「電圧生成回路」と称する）の構成例が示されており、以下、同図を参照しつつ、この電圧生成回路について説明する。
この構成例においては、２つの第１及び第２のダイオード８２，８３を用いて、次述するように構成することで、論理回路８４の動作に必要な電圧生成を可能としている。
すなわち、まず、第１及び第２のダイオード８２，８３は、カソードが相互に接続されると共に、論理回路８４の電源ライン（図示せず）と生成電圧出力端子２１０に接続されている。
この構成例においては、２つの第１及び第２のダイオード８２，８３を用いて、次述するように構成することで、論理回路８４の動作に必要な電圧生成を可能としている。
すなわち、まず、第１及び第２のダイオード８２，８３は、カソードが相互に接続されると共に、論理回路８４の電源ライン（図示せず）と生成電圧出力端子２１０に接続されている。
【0058】
一方、第１のダイオード８２のアノードは、第１の制御信号入力端子２１－１に、第２のダオード８３のアノードは、第２の制御信号入力端子２１－２に、それぞれ接続されている。
かかる構成においては、第１及び第２のダイオード８２，８３のカソードに、論理回路８４の動作に必要な直流電圧が得られるようになっている。
なお、図９においては、便宜的に端子２１０～端子２１６が示されており、それぞれの接続は、以下の通りである。
まず、端子２１０は、ＳＨ用第１のゲート抵抗器６０－１を介しての第１のシャントＦＥＴ４－１のゲートへの接続に用いられる。
また、端子２１１は、ＳＷ用第２のゲート抵抗器５０－２を介しての第２のスイッチＦＥＴ３－２のゲートへの接続に用いられる。
端子２１２は、ＳＨ用第２のゲート抵抗器６０－２を介しての第２のシャントＦＥＴ４－２のゲートへの接続に用いられる。
端子２１３は、ＳＷ用第３のゲート抵抗器５０－３を介しての第３のスイッチＦＥＴ３－３のゲートへの接続に用いられる。
端子２１４は、ＳＨ用第３のゲート抵抗器６０－３を介しての第３のシャントＦＥＴ４－３のゲートへの接続に用いられる。
端子２１５は、ＳＷ用第４のゲート抵抗器５０－４を介しての第４のスイッチＦＥＴ３－４のゲートへの接続に用いられる。
端子２１６は、ＳＨ用第４のゲート抵抗器６０－４を介しての第４のシャントＦＥＴ４－４のゲートへの接続に用いられる。
かかる構成においては、第１及び第２のダイオード８２，８３のカソードに、論理回路８４の動作に必要な直流電圧が得られるようになっている。
なお、図９においては、便宜的に端子２１０～端子２１６が示されており、それぞれの接続は、以下の通りである。
まず、端子２１０は、ＳＨ用第１のゲート抵抗器６０－１を介しての第１のシャントＦＥＴ４－１のゲートへの接続に用いられる。
また、端子２１１は、ＳＷ用第２のゲート抵抗器５０－２を介しての第２のスイッチＦＥＴ３－２のゲートへの接続に用いられる。
端子２１２は、ＳＨ用第２のゲート抵抗器６０－２を介しての第２のシャントＦＥＴ４－２のゲートへの接続に用いられる。
端子２１３は、ＳＷ用第３のゲート抵抗器５０－３を介しての第３のスイッチＦＥＴ３－３のゲートへの接続に用いられる。
端子２１４は、ＳＨ用第３のゲート抵抗器６０－３を介しての第３のシャントＦＥＴ４－３のゲートへの接続に用いられる。
端子２１５は、ＳＷ用第４のゲート抵抗器５０－４を介しての第４のスイッチＦＥＴ３－４のゲートへの接続に用いられる。
端子２１６は、ＳＨ用第４のゲート抵抗器６０－４を介しての第４のシャントＦＥＴ４－４のゲートへの接続に用いられる。
【0059】
次に、第５の具体回路構成例について、図１０を参照しつつ説明する。
この第５の具体回路構成例における高周波半導体スイッチ集積回路１０１Ｅは、図８及び図９で説明した第４の具体回路構成における制御信号入力端子の削減方策を、ＳＰ５Ｔスイッチに適用した場合の回路構成例を示したものである。
なお、なお、図１に示された基本回路構成例と同一の構成要素、又は、 図８に示された第４の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の具体回路構成例における高周波半導体スイッチ集積回路１０１Ｅは、図８及び図９で説明した第４の具体回路構成における制御信号入力端子の削減方策を、ＳＰ５Ｔスイッチに適用した場合の回路構成例を示したものである。
なお、なお、図１に示された基本回路構成例と同一の構成要素、又は、 図８に示された第４の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
【0060】
まず、従来のＳＰ５Ｔスイッチにおいては、５状態の切り替えのため、ＦＥＴスイッチのゲートに直接電圧を印加する構成を採る場合、制御端子は５個必要である。一方、論理回路を使用する場合、先に説明した第４の具体回路構成例（図８参照）のように、２個の制御信号入力端子では４状態の切替のみであるため、従来のＳＰ５Ｔスイッチでは、さらに一つ制御信号入力端子を増やし、総計で３個の制御信号入力端子が必要となり、加えて、論理回路を駆動する電源電圧供給用の端子とあわせると４個の直流電圧印加端子が必要とされていた。
【0061】
これに対して、この第５の具体回路構成例は、先に説明したように、一つの経路を直流電圧を印加させずに動作させ、残りの４経路を論理回路で動作させる構成を採るものである。
以下、まず、回路構成について説明する。
この第５の具体回路構成例は、第１乃至第４のスイッチＦＥＴ３－１～３－４、及び、第１乃至第４のシャントＦＥＴ４－１～４－４に加えて、第５のスイッチＦＥＴ３－５、及び、第５のシャントＦＥＴ４－５が設けられている。
以下、まず、回路構成について説明する。
この第５の具体回路構成例は、第１乃至第４のスイッチＦＥＴ３－１～３－４、及び、第１乃至第４のシャントＦＥＴ４－１～４－４に加えて、第５のスイッチＦＥＴ３－５、及び、第５のシャントＦＥＴ４－５が設けられている。
【0062】
すなわち、エンハンスメント型のＦＥＴを用いた第５のスイッチＦＥＴ３－５のドレインは、共通端子用ＤＣカットキャパシタ９０を介して共通ＲＦ信号入出力端子１０に接続されている。
また、第５のスイッチＦＥＴ３－５のソースは、ＳＷ用第５のＤＣカットキャパシタ９０－５を介して第５の個別ＲＦ信号入出力端子１１－５に接続されている。
さらに、第５のスイッチＦＥＴ３－５のゲートは、ＳＷ用第５のゲート抵抗器５０－５を介して制御回路８Ｅに接続されている。
また、第５のスイッチＦＥＴ３－５のソースは、ＳＷ用第５のＤＣカットキャパシタ９０－５を介して第５の個別ＲＦ信号入出力端子１１－５に接続されている。
さらに、第５のスイッチＦＥＴ３－５のゲートは、ＳＷ用第５のゲート抵抗器５０－５を介して制御回路８Ｅに接続されている。
【0063】
一方、ディプレッッション型のＦＥＴを用いた第５のシャントＦＥＴ４－５は、ドレインが第５のスイッチＦＥＴ３－５のソースに接続される一方、第５のシャントＦＥＴ４－５のソースは、ＳＨ用第５のＤＣカットキャパシタ７０－５を介してグランドに接続されている。
また、第５のシャントＦＥＴ４－５のゲートは、ＳＨ用第５のゲート抵抗器６０－５を介して制御回路８Ｅに接続されている。
また、第５のシャントＦＥＴ４－５のゲートは、ＳＨ用第５のゲート抵抗器６０－５を介して制御回路８Ｅに接続されている。
【0064】
さらに、この第５の具体回路構成例において、制御回路８Ｅに設けられた論理回路（図示せず）の駆動に要する電源電圧印加のための電源端子２０が設けられている。
しかして、この第５の具体回路構成例においては、先に図９において説明したように、一つの経路を直流電圧を印加させずに動作させ、残りの４経路を、２つの制御信号入力端子２１－１，２１－２に印加された制御信号ＶＣ１，ＶＣ２によって制御回路８Ｅに設けられた論理理回路を介して動作させる。
したがって、この第５の具体回路構成例は、先のＳＰ４Ｔスイッチに適用した第４の具体回路構成例とは異なり、２つの制御信号入力端子に加えて、電源端子２０が一つ必要となるが、従来と異なり、ＳＰ５Ｔスイッチを計３個の直流電圧印加端子で制御可能として、端子数の削減が図られたものとなっている。
しかして、この第５の具体回路構成例においては、先に図９において説明したように、一つの経路を直流電圧を印加させずに動作させ、残りの４経路を、２つの制御信号入力端子２１－１，２１－２に印加された制御信号ＶＣ１，ＶＣ２によって制御回路８Ｅに設けられた論理理回路を介して動作させる。
したがって、この第５の具体回路構成例は、先のＳＰ４Ｔスイッチに適用した第４の具体回路構成例とは異なり、２つの制御信号入力端子に加えて、電源端子２０が一つ必要となるが、従来と異なり、ＳＰ５Ｔスイッチを計３個の直流電圧印加端子で制御可能として、端子数の削減が図られたものとなっている。
【産業上の利用可能性】
【0065】
良好なスイッチ特性を維持しつつ、直流電圧印加のために必要な端子の削減が所望される高周波半導体スイッチ集積回路に適用できる。
【符号の説明】
【0066】
１０…共通ＲＦ信号入出力端子
３－１～３－ｎ…スイッチＦＥＴ
４－１～４－ｎ…シャントＦＥＴ
１１－１～１１－ｎ…個別ＲＦ信号入出力端子
２１－１～２１－ｎ…制御信号入力端子
３－１～３－ｎ…スイッチＦＥＴ
４－１～４－ｎ…シャントＦＥＴ
１１－１～１１－ｎ…個別ＲＦ信号入出力端子
２１－１～２１－ｎ…制御信号入力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】