特開 2024-174473 半導体論理回路及び半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024174473

(43)【公開日】2024-12-17

(54)【発明の名称】半導体論理回路及び半導体集積回路

(51)【国際特許分類】

   H03K 19/20 20060101AFI20241210BHJP

   H01L 21/8238 20060101ALI20241210BHJP

【ＦＩ】

H03K19/20

H01L27/092 C

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023092315

(22)【出願日】2023-06-05

(71)【出願人】

【識別番号】504176911

【氏名又は名称】国立大学法人大阪大学

(74)【代理人】

【識別番号】110000970

【氏名又は名称】弁理士法人 楓国際特許事務所

(72)【発明者】

【氏名】廣瀬 哲也

(72)【発明者】

【氏名】鷲見 真太郎

【テーマコード（参考）】

5F048

5J042

【Ｆターム（参考）】

5F048AC03

5F048BD02

5F048BE02

5F048BE03

5F048BE09

5J042CA21

5J042DA00

(57)【要約】      （修正有）

【課題】論理回路と同一の回路をスタック構造として適用することで論理回路の出力端を流れる電流を抑制して極低電圧動作性能を向上させる。
【解決手段】Ｍｕｌｔｉ－Ｓｔａｃｋｅｄ ＮＡＮＤゲート（ＭＳ－ＮＡＮＤ）は、Ｍａｉｎ－ＮＡＮＤ１０と、スタック構造を有する１段目のＮＡＮＤ１１，１２と、を備える。Ｍａｉｎ－ＮＡＮＤ１０は、ＭＯＳトランジスタ１～４を接続して２つの入力Ａ、Ｂと１つの出力Ｙを備え、かつ、両側に電源を接続するための電源端１０１及びグラウンド端１０２を備える。ＮＡＮＤ１１、１２は、Ｍａｉｎ－ＮＡＮD１０と同一構成を有し、出力Ｙに対応する接続端１１１，１２１を介してＭａｉｎ－ＮＡＮＤ１０の１出力Ｙを流れる（流入、流出する）電流を制御するものであり、Ｍａｉｎ－ＮＡＮＤの電源端１０１及びグラウンド端１０２のそれぞれに接続端１１１、１２１が接続される。
【選択図】図５

【特許請求の範囲】

【請求項1】

複数のMOSトランジスタを接続して複数入力１出力端を備えた回路を構成し、かつ前記回路に電源供給のための電源端とグラウンド端とを備えた論理回路と、
前記論理回路と同一構成を有し、前記論理回路の前記１出力端を流れる電流を制御する１段目の第１、第２の制御回路とを備え、
前記１段目の第１の制御回路は、前記１出力端に対応する接続端が前記論理回路の前記電源端に接続され、
前記１段目の第２の制御回路は、前記１出力端に対応する接続端が前記論理回路の前記グラウンド端に接続された半導体論理回路。

【請求項2】

前記論理回路と同一構成を有し、前記１段目の第１の制御回路の接続端を流れる電流を制御する２段目の第１、第２の制御回路、及び前記１段目の第２の制御回路の接続端を流れる電流を制御する２段目の第３、第４の制御回路を備え、
前記２段目の第１の制御回路は、接続端が前記１段目の第１の制御回路の電源端に接続され、
前記２段目の第２の制御回路は、接続端が前記１段目の第１の制御回路のグラウンド端に接続され、
前記２段目の第３の制御回路は、接続端が前記１段目の第２の制御回路の電源端に接続され、
前記２段目の第４の制御回路は、接続端が前記１段目の第２の制御回路のグラウンド端に接続された請求項１に記載の半導体論理回路。

【請求項3】

前記回路は、前記電源端側に複数のMOSトランジスタを有する第１回路と、前記グラウンド端側に複数のMOSトランジスタを有する第２回路とを備え、
前記１段目の第１の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第１回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記１段目の第２の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第２回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有する請求項１に記載の半導体論理回路。

【請求項4】

前記回路は、前記電源端側に複数のMOSトランジスタを有する第１回路と、前記グラウンド端側に複数のMOSトランジスタを有する第２回路とを備え、
前記１段目の第１の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第１回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記１段目の第２の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第２回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記２段目の第１の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第１の制御回路の前記第１回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記２段目の第２の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第２の制御回路の前記第２回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記２段目の第３の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第２の制御回路の前記第１回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記２段目の第４の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第２の制御回路の前記第２回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有する請求項２に記載の半導体論理回路。

【請求項5】

前記論理回路は、NAND回路である請求項１に記載の半導体論理回路。

【請求項6】

前記論理回路は、NOR回路である請求項１に記載の半導体論理回路。

【請求項7】

前記論理回路の前記１出力端に接続された入力端を有するインバータを備え、
前記インバータは、前記論理回路及び前記１段目の制御回路を構成する各MOSトランジスタの基板電位に出力をフィードバックする出力端を有する請求項１に記載の半導体論理回路。

【請求項8】

前記論理回路の前記１出力端に接続された入力端を有するインバータを備え、
前記インバータは、前記論理回路、前記１段目の制御回路及び前記２段目の制御回路を構成する各MOSトランジスタの基板電位に出力をフィードバックする出力端を有する請求項２に記載の半導体論理回路。

【請求項9】

請求項１～８のいずれかに記載の半導体論理回路が集積された半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、極低電圧動作性能を備える半導体論理回路及びその集積回路に関する。

【背景技術】

【0002】

近年、例えば医療分野において脈拍や心電図、血中酸素飽和度などを測定するセンサを搭載したウェアラブルデバイスが開発されている。デバイス用の電源としては、エネルギーハーベスティングが注目されている。エネルギーハーベスティングでは、充電や交換が不要な熱や光、電磁波などの物理エネルギーの利用が候補とされる一方、特にウェアラブルデバイスの電源として人体と大気との温度差を利用して発電を行う熱電変換素子が環境電源として有力視されている。しかしながら、熱電変換素子が人体と外気の温度差から出力し得る電圧は100mVを下回るような極低電圧であることから、熱電変換素子の出力電圧を電源にしてMOSトランジスタ回路を動作させる場合、MOSトランジスタ回路を弱反転領域で、すなわちナノアンペアオーダーのサブスレッショルド電流で動作させなければならない。このように、MOSトランジスタを流れる電流が小さい場合、通常のMOSトランジスタでは出力が安定せず、正常に動作しない虞がある。そのため、今日、極低電圧でMOSトランジスタの安定動作を可能にするアーキテクチャの開発が進められている。

【0003】

これまで、MOSトランジスタを利用したインバータについては極低電圧下での動作技術が提案されている。非特許文献１～３には、インバータ（INV）を改良して電圧35～50mVで動作可能にし、リング発振回路に適用した成果などが掲載されている。

【0004】

非特許文献１は、INVの出力電圧の劣化の要因となるMOSトランジスタのリーク電流を低減させるStacked Inverter（SI）に関する。図１８は、SIを説明する図で、（A）はINVの回路図を示し、（B）はSIの回路図を示し、（C）は（B）をシンボル表記した図である。INVは、入力Xを反転して出力Yを得る公知の回路で、互いのゲートG及びドレインDが接続されたPMOSトランジスタとNMOSトランジスタそれぞれのソースSに電源VddとグラウンドVssとが接続された構造を有する。SIは、図１８（B）に示すように、メインINVのPMOS、NMOSトランジスタそれぞれのソースSに、メインINVと同一構成のINVの出力端が接続される構成を有し、出力Yに合わせてメインINVのオフとなる側のトランジスタのドレインソース間電圧を低下させるようにすることでリーク電流を減少させて出力電圧の劣化を抑制している。

【0005】

非特許文献２は、基板バイアス効果を利用してしきい値電圧V_THN，V_THPを制御し、出力を改善するBody-bias Inverter（BBI）に関する。図１９は、BBIを説明する図で、（A）はインバータINVの回路図を示し、（B）はBBIの回路図を示し、（C）は（B）をシンボル表記した図である。BBIは、図１９（B）に示すように、フィードフォワードインバータ(FF-INV)と、後段のフィードバックインバータ(FB-INV)の２つのインバータから構成されており、FF-INVの出力をFB-INVによって反転し、ラインLfbを経てFF-INVの基板電位にフィードバックさせる構成を採っている。BBIは、かかる基板バイアス効果を利用してFB-INVを構成するNMOSトランジスタ及びPMOSトランジスタのしきい値電圧V_THN，V_THPを制御し、オン電流を増大させて電圧劣化を抑制している。

【0006】

非特許文献３は、Stacked Inverter（SI）とBody-bias Inverter（BBI）とを組み合わせたStacked Body-bias Inverter(SBBI)に関する。図２０は、SBBIを説明する図で、（A）はインバータINVの回路図を示し、（B）はSBBIの回路図を示し、（C）は（B）をシンボル表記した図である。BBI及びSIに用いられる、出力の劣化抑制技術は競合しないため、INVに対して同時に適用することが可能である。SBBIは、図２０（B）に示すように、SIと後段のFB-INVの２つのインバータから構成されている。BBIと同様に、SIの出力をFB-INVによって反転し、SIの基板電位にフィードバックする構成を採っている。この構成により、しきい値電圧を制御し、SIの出力をより改善している。さらに、FB-INVにもSIを適用することで、フィードバックされる信号も改善され、結果として出力をさらに改善することができる。

【先行技術文献】

【非特許文献】

【0007】

【非特許文献1】S. Bose and M. L. Johnston, “A Stacked-Inverter Ring Oscillator for 50 mV Fully-Integrated Cold-Start of Energy Harvesters,” IEEE ISCAS, 2018, pp. 1-5.

【非特許文献2】R. Matsuzuka et al., “A 42-mV startup ring oscillator using gain-enhanced self-bias inverters for extremely low voltage energy harvesting,” Jpn. J. Appl. Phys. 59, SGGL01, 2020.

【非特許文献3】M. Nishi et al., “A 35-mV supply ring oscillator consisting of stacked body bias Inverters for extremely low-voltage LSIs,” IEICE Electron. Express, vol. 18, issue 6, 20210065, 2021.

【発明の概要】

【発明が解決しようとする課題】

【0008】

ところで、MOSトランジスタで構成される回路として、前記したインバータの他に、NAND（否定論理積）及びNOR（否定論理和）の論理回路が知られている。積和系で与えられるいかなる論理もNANDもしくはNORのみで実現できることから、かかる論理回路を熱電変換素子等からの極低出力電圧を電源として安定動作させる要請は一層高い。しかしながら、現状では、論理回路に対する極低電圧動作技術は十分に検討されているとはいい難い。インバータにインバータをスタックして極低電圧動作性能を向上させる手法が提案されている。インバータの場合には、１入力１出力のNOTゲートであるため、制御回路にNOTゲートを転用することは容易である一方、他の論理回路においてもスタックさせることで極低電圧動作性能を向上させることができる可能性があるが、どのような電源用の回路を適用するかは必ずしも容易ではない。

【0009】

本発明は、上記に鑑みてなされたもので、論理回路に同一の回路をスタックさせることで、極低電圧動作性能を向上させる半導体論理回路及びその集積回路を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明に係る半導体論理回路は、複数のMOSトランジスタを接続して複数入力１出力端を備えた回路を構成し、かつ前記回路に電源供給のための電源端とグラウンド端とを備えた論理回路と、前記論理回路と同一構成を有し、前記論理回路の前記１出力端を流れる電流を制御する１段目の第１、第２の制御回路とを備え、前記１段目の第１の制御回路は、前記１出力端に対応する接続端が前記論理回路の前記電源端に接続され、前記１段目の第２の制御回路は、前記１出力端に対応する接続端が前記論理回路の前記グラウンド端に接続されたものである。

【0011】

本発明によれば、論理回路（実施例中ではメイン論理回路）の電源として環境電源を直接接続せず、少なくとも１段分のスタック構造を有する制御回路を介在させて環境電源を投入する構成としている。制御回路として論理回路と同一の構成を採用することができる。また、第１、第２の制御回路をそれぞれ介在させて、論理回路の１出力端と電源端及びグラウンド端との間の電圧差を、１出力端の出力電圧に可及的に合わせることができ、論理回路を構成するMOSトランジスタがオフの時、ドレインソース間電圧を下げるようにしている。それによって、弱反転領域においてMOSトランジスタを流れるリーク電流を抑制することができ、１出力端の出力電圧の劣化が抑制され、極低電圧環境でMOSトランジスタの安定動作を実現することが可能となる。なお、２段目以降の再帰的なスタック構造は、１段目の制御回路を元にして構成される。

【0012】

また、本発明は、前記論理回路と同一構成を有し、前記１段目の第１の制御回路の接続端を流れる電流を制御する２段目の第１、第２の制御回路、及び前記１段目の第２の制御回路の接続端を流れる電流を制御する２段目の第３、第４の制御回路を備え、前記２段目の第１の制御回路は、接続端が前記１段目の第１の制御回路の電源端に接続され、前記２段目の第２の制御回路は、接続端が前記１段目の第１の制御回路のグラウンド端に接続され、前記２段目の第３の制御回路は、接続端が前記１段目の第２の制御回路の電源端に接続され、前記２段目の第４の制御回路は、接続端が前記１段目の第２の制御回路のグラウンド端に接続されたものである。この構成によれば、２段目の各制御回路を１段目の各制御回路に対して再帰的にスタックすることで、各段の制御回路のリーク電流の抑制効果が積算的に期待される。なお、制御回路のスタック構造は１段と２段とが採用されておれば、３段さらにそれ以上の段数でもよい。また、３段目以降の再帰的なスタック構造は、２段目の制御回路を元にして構成される。

【0013】

また、前記回路は、前記電源端側に複数のMOSトランジスタを有する第１回路と、前記グラウンド端側に複数のMOSトランジスタを有する第２回路とを備えており、前記１段目の第１の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第１回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、前記１段目の第２の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第２回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有するものである。この構成によれば、１段目の制御回路の各MOSトランジスタのチャネル幅Wを直ぐ下段の論理回路のMOSトランジスタのチャネル幅に対して１倍を超える寸法とすることで、チャネルにより多くの電流を流すことが可能となる。

【0014】

また、前記回路は、前記電源端側に複数のMOSトランジスタを有する第１回路と、前記グラウンド端側に複数のMOSトランジスタを有する第２回路とを備えており、前記１段目の第１の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第１回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、前記１段目の第２の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第２回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、さらに、前記２段目の第１の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第１の制御回路の前記第１回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、前記２段目の第２の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第２の制御回路の前記第２回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、前記２段目の第３の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第２の制御回路の前記第１回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、前記２段目の第４の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第２の制御回路の前記第２回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有するものである。この構成によれば、２段目の各制御回路の第１、第２回路を構成する各MOSトランジスタのチャネル幅Wを１段目の制御回路の第１、第２回路のうち、対応する側の回路を構成するMOSトランジスタのチャネル幅に対して１倍を超える寸法とすることで、倍率に応じて増大する電流をチャネルに流すことが可能となる。

【0015】

また、本発明の前記論理回路は、NAND回路あるいはNOR回路である。この構成によれば、NANDおよびNORが完全性を有する、すなわち、NANDのみ、もしくはNORのみで、あらゆる組み合わせ論理も構成可能であるという特徴を有することから、あらゆる論理回路の極低電圧動作性能の向上を図ることが可能となる。

【0016】

また、本発明は、前記論理回路の前記１出力端に接続された入力端を有するインバータを備え、前記インバータは、前記論理回路及び前記１段目の制御回路を構成する各MOSトランジスタの基板電位に出力をフィードバックする出力端を有する。この構成によれば、フィードバック電圧によってMOSトランジスタのしきい値電圧が制御されることで、当該MOSトランジスタのしきい値電圧が増減調整されて、極低電圧で動作することが可能となる。

【0017】

また、本発明は、前記論理回路の前記１出力端に接続された入力端を有するインバータを備え、前記インバータは、前記論理回路、前記１段目の制御回路及び前記２段目の制御回路を構成する各MOSトランジスタの基板電位に出力をフィードバックする出力端を有するものである。この構成によれば、フィードバック電圧によって全ての段の回路のMOSトランジスタのしきい値電圧が制御されることで、当該MOSトランジスタのしきい値電圧が増減調整されて、より極低電圧で動作することが可能となる。

【0018】

また、本発明によれば、極低電圧動作性能を有する半導体集積回路が実現可能となる。

【発明の効果】

【0019】

本発明によれば、論理回路と同一の回路をスタック構造として適用することで論理回路の出力端を流れる電流を抑制して極低電圧動作性能を向上させる。

【図面の簡単な説明】

【0020】

【図1】NANDゲートを説明する図で、（A）は２入力１出力端のNANDゲートの回路図、（B）はその真理値表である。

【図2】（A）は入出力論理を説明する図、（B）は出力論理から決まるソース端子の電圧を説明する状態図である。

【図3】（A）は出力論理を劣化させるリークパスを抑制するためのソース端子の好ましい電圧について説明する図、（B）は出力Yが“１”のときの並列回路側のリークパスを抑制するためのオフ状態にあるMOSトランジスタのソース端子の好ましい電圧について説明する図である。

【図4】２入力の状態に対する全てのソース端子の電圧を示す図である。

【図5】Multi-Stacked NANDゲート(MS-NAND)のうち、１段構成のMS-NAND（すなわちS-NAND）の回路図を示している。

【図6】MS-NANDをシンボル表記した図で、（A）は、図５に示す１段分のNANDを備えた１S-NANDゲートをシンボル表記した図、（B）は、（A）における１段目のNANDに対して再帰的にスタックされた２段目のNANDを備えた２S-NANDゲートをシンボル表記した図、（C）は、（B）における２段目のNANDに対して再帰的にスタックされた３段目のNANDを備えた3S-NANDゲートをシンボル表記した図である。

【図7】NMOSトランジスタの一部の構造を説明するための縦断面概略斜視図である。

【図8】チャネル幅Wの寸法が調整された実施形態のMS-NNANDで、（A）は、1S-NANDの回路図、（B）は、2S-NANDの回路図である。

【図9】（A）はMulti-stacked Body-bias NAND(MSBB-NAND)の回路図を示し、（B）は1SBB-NANDをシンボル表記した図を示し、（C）は（A）をFB-INVが明記された1SBB-NANDを示したものである。

【図10】基板電位（ボディ電圧）制御用の構造の一例を備えたMOSトランジスタ回路が生製された半導体チップの縦断面図である。

【図11】MSBB-NANDをシンボル表記した図で、（A）は、図９に示す１段分スタックしたNANDを備えた1SBB-NANDゲートをシンボル表記した図、（B）は、（A）における１段目のNANDに対して再帰的にスタックされた２段目のNANDを備えた2SBB-NANDゲートをシンボル表記した図、（C）は、（B）における２段目のNANDに対して再帰的にスタックされた３段目のNANDを備えた3SBB-NANDゲートをシンボル表記した図である。

【図12】Multi-stacked NORゲート（MS-NOR）のうち、１段構成のMS-NOR（すなわち1S-NOR）の回路図である。

【図13】MS-NANDを示す図６に対応する、MS-NORをシンボル表記した図で、（A）は、１段分スタックしたNORを備えた１S-NORゲートをシンボル表記した図、（B）は、（A）における１段目のNORに対して再帰的にスタックされた２段目のNORを備えた２S-NORゲートをシンボル表記した図、（C）は、（B）における２段目のNORに対して再帰的にスタックされた３段目のNORを備えた３S-NORゲートをシンボル表記した図である。

【図14】MSBB-NANDを示す図１１に対応する、MSBB-NORの回路図で、（A）は１段分スタックした1SBB-NORゲートの回路図、（B）は（A）をシンボル表記した図、（C）は2SBB-NORをシンボル表記した図、（D）は3SBB-NORをシンボル表記した図である。

【図15】シミュレーション条件を説明する図で、（A）は真理値表、（B）は入力Bと出力Yとの関係を示す図である。

【図16】MS-NANDについての試験結果の一部である出力Yの特性図で、（A）は、比較例を示し、（B）は、比較例のNANDと実施例であるMS-NANDとの各出力Yの電圧変化を示し、（C）は、比較例のNAND，BB-NANDと実施例であるMSBB-NANDとの各出力Yの電圧変化を示している。

【図17】NAND及びNORの全ての試験結果のデータをまとめた一覧図表である。

【図18】従来のStacked Inverter（SI）を説明する図で、（A）はインバータINVの回路図を示し、（B）はSIの回路図を示し、（C）は（B）をシンボル表記した図である。

【図19】従来のBBIを説明する図で、（A）はインバータINVの回路図を示し、（B）はBBIの回路図を示し、（C）は（B）をシンボル表記した図である。

【図20】従来のSBBIを説明する図で、（A）はインバータINVの回路図を示し、（B）はSBBIの回路図を示し、（C）は（B）をシンボル表記した図である。

【発明を実施するための形態】

【0021】

本発明は、例えば、否定論理積及び否定論理和を実現する論理回路を極低電圧電源で動作可能にする論理回路の技術に係り、主にNAND及びNOR等の論理回路にスタック（S）技術、さらにボディバイアス（BB）技術を適用するものである。まず、NANDゲートについて説明し、次いでNORゲートについて説明する。図１～図１１は、NANDゲートを対象とし、図１２～図１４は、NORゲートを対象としている。図１５～図１７は、低電圧動作性能を確認するシミュレーションによる試験データを示す。

【0022】

図１は、NANDゲートを説明する図で、（A）は２入力１出力端を有するNANDゲートの回路図、（B）はその真理値表である。NANDゲートは、２個のPMOSトランジスタで構成された並列回路と、２個のNMOSトランジスタで構成された直列回路とが、ソースSをそれぞれ外側に位置させて直列接続され、外側の両端であって並列回路側に電源端Vddが設けられ、直列回路側にグラウンド端Vssが設けられている。２入力端A，Bは、PMOSトランジスタの一方とNMOSトランジスタの一方のゲートGと、PMOSトランジスタの他方とNMOSトランジスタの他方のゲートGとに接続されている。出力端Yは、並列回路と直列回路の接続点である。

【0023】

次いで、NANDゲートにおける出力Yと、MOSトランジスタのリーク電流を考慮した電源端、グラウンド端のレベル“０”、“１”との関係を図２～図４を用いて解析する。なお、単にMOSトランジスタというときは、N型、P型を区別しない場合をいう。

【0024】

図２（A）は入出力論理を説明する図、図２（B）は出力論理から決まるソース端子の電圧を説明する状態図である。図３（A）は、出力論理を劣化させるリークパスを抑制するためのソース端子の好ましい電圧について説明する図、図３（B）は、出力Yが“１”のときの並列回路側のリークパスを抑制するためのオフ状態にあるMOSトランジスタのソース端子の好ましい電圧について説明する図である。図４は、２入力A，Bの各状態に対する出力Yと全てのソース端子のレベルの関係を示す図である。

【0025】

図２（A）には、２入力に対する入出力論理が示されており、真理値表の通り、（A，B，Y）＝（０，０，１），（０，１，１），（１，０，１），（１，１，０）である。このときの入出力論理から決まる、電源端のPMOSトランジスタ（１），（２）のソース端子、及びグラウンド端のNMOSトランジスタ（４）のソース端子の電圧は、図２（B）に示すように、出力Yが“１”のときには、並列回路側の少なくとも一方のソース端子が“１”となり、逆に、出力Yが“０”のときには、直列回路側の２個のNMOSトランジスタ（３），（４）がオンに、すなわちグラウンド端のソース端子が“０”となる。

【0026】

なお、図２（B）では、出力Yが“１”のとき、直列回路側のNMOSトランジスタ（３），（４）の少なくとも一方がオフとなり、また、出力Yが“０”のとき、並列回路側のPMOSトランジスタ（１），（２）が共にオフとなっている。MOSトランジスタは、サブスレッショルド領域で動作する場合、出力端Yに対して、オン状態にあるMOSトランジスタのドレイン電流と、オフ状態にあるMOSトランジスタのリーク電流との流入電流と流出電流との釣り合いによって電圧が決まるため、リーク電流が多いと出力電圧が劣化することとなる。ところで、ドレイン電流は、ドレインソース間電圧を低下させると低下する。すなわち、出力Yが“１”のとき、NMOSトランジスタのドレインソース間電圧が低くなれば、リーク電流は小さくなり、出力Yを“１”に保つことができる。また、出力Yが“０”のとき、PMOSトランジスタのドレインソース間電圧が低くなれば、リーク電流は小さくなり、出力を“０”に保つことができる。

【0027】

そこで、図３（A）を参照して、出力論理を劣化させるリークパスを抑制するためのソース端子の好ましい電圧について検討する。出力Yが“１”のとき、直列回路側でリークパスを抑制するには、グラウンド端に“１”を設定して、出力端Yとの間の電位を低くすればよいことが分かる。同様に、出力Yが“０”のとき、並列回路側でリークパスを抑制するには、電源端に“０”を設定して、出力端Yとの間の電位を低くすればよいことが分かる。

【0028】

さらに、図３（B）に示すように、出力Yが“１”のときは、並列回路側のオフ状態にあるPMOSトランジスタのソース端子、すなわち電源端に“１”を設定して、出力Yとの間で流れるリーク電流を最小にすればよい。

【0029】

以上によれば、２入力の状態に対応したリークパス抑制用の全ソース端子の電圧は、図４に示すように、出力Yと、２個のPMOSトランジスタ（１），（２）のソース端子を接続した電源端と、NMOSトランジスタ（４）のソース端子であるグラウンド端として示すと、（出力Y：電源端，グラウンド端）＝（１：１，１），（１：１，１），（１：１，１），（０：０，０）となる。すなわち、入力A，Bのすべての状態で、電源端及びグラウンド端のレベルを出力Yのレベルと同一レベルで扱えることが分析できた。このことは、論理回路であるNANDゲートに（実質的に、すなわち後述するようにチャネル幅Wの寸法が異なる態様がある）同一の回路を、電源を制御する回路（制御回路）として電源端及びグラウンド端にスタックできることを意味し、さらに論理回路と電源制御の回路とを同一の構成で半導体回路に乃至はその集積素子として設計できることが判明した。

【0030】

図５は、Multi-Stacked NANDゲート(MS-NAND)のうち、１段構成のMS-NAND(すなわち1S-NAND)の回路図を示している。1S-NANDは、メインNAND(Main-NAND)１０と、電源側NAND(High-Side NAND)１１と、グラウンド側NAND(Low-Side NAND)１２とを備える。電源側NAND１１及びグラウンド側NAND１２は、メインNAND１０と同一構成を有しており、１段目の電源の制御回路として機能する。電源側NAND１１は、出力端Yに対応する接続端１１１がメインNAND１０の電源端１０１に接続され、グラウンド側NAND１２は、出力端Yに対応する接続端１２１がメインNAND１０のグラウンド端１０２に接続されている。1S-NANDでは、１段目の電源側NAND１１及びグラウンド側NAND１２の電源端Vddに、図略の熱電変換素子の出力電圧が平滑等されて入力されるように構成されている。

【0031】

1S-NANDの動作について説明すると、サブスレッショルド領域でのMOSトランジスタのドレイン電流は、ドレインソース間電圧を低下させると低下する。より具体的には、出力Yが“１”のとき、グラウンド端１０２に“１”が設定されると、NMOSトランジスタ３，４のドレインソース間の電圧差がなくなる結果、リーク電流が小さくなり、出力Yを“１”に保つことができる。逆に、出力Yが“０”のとき、電源端１０１に“０”が設定されると、PMOSトランジスタ１，２のドレインソース間の電圧差がなくなる結果、リーク電流が小さくなり、出力を“０”に保つことができる。このように、電源側NAND１１及びグラウンド側NAND１２の各接続端１１１，１２１の電圧が図４に示すように設定されることで、出力端Yを流れるリーク電流が抑制され、出力電圧の劣化が改善される。

【0032】

図６は、MS-NANDをシンボル表記した図で、（A）は、図５に示す１段分のNANDを備えた１S-NANDゲートをシンボル表記した図、（B）は、（A）における１段目のNANDに対して再帰的にスタックされた２段目のNANDを備えた２S-NANDゲートをシンボル表記した図、（C）は、（B）における２段目のNANDに対して再帰的にスタックされた３段目のNANDを備えた３S-NANDゲートをシンボル表記した図である。なお、作図上、符号の一部は省略している。

【0033】

図６（B），（C）に示すように、前段のNANDに対して再帰的にスタック構造を採用して次段のNANDを接続し、最後の段のNAND３１，３２の電源端Vddに熱電変換素子からの出力電圧を入力するようにしたので、最終段側から順次のNANDの出力（接続端）の電圧劣化が順次抑制される結果、メインNAND１０で効率的に出力Yの劣化が防止できる。なお、段数は３段までに限らず、４段又はそれ以上としてもよい。

【0034】

ここで、メインNAND１０の電源端１０１及びグラウンド端１０２に接続するNAND１１，１２を構成するMOSトランジスタのパラメータについて、図７を用いて説明する。

【0035】

図７は、例えばNMOSトランジスタの一部構造を説明するための縦断面概略斜視図である。所要厚を有する平板状のP型Si基板４０の上面にはN^＋半導体材料からなる拡散層４１、４２が所定距離だけ離して２個形成されている。拡散層４１、４２は一方をソース、他方をドレインとして作製される。２個の拡散層４１、４２は、図面左右方向となる長さ方向及び直交する奥行き方向にそれぞれ所定の寸法を有する。P型Si基板４０の上面であって、拡散層４１、４２の部分を除いて絶縁層を形成する酸化膜４３，４４、及び中央のゲート酸化膜４５が形成されている。ゲート酸化膜４５の上面には金属材によるゲート４６が形成されている。拡散層４１、４２の長さ方向の離間寸法はチャネル長Lといい、奥行き方向の寸法はチャネル幅Wという。

【0036】

MOSトランジスタのドレイン電流は、MOSトランジスタのチャネル長L、チャネル幅Wを設定することで制御することができる。また、ドレイン電流Iは、
Ｉ∝Ｗ／Ｌの関係があり、チャネル幅Wを調整することで、ドレイン電流Iを増減させることが可能となる。

【0037】

本実施形態では、メインNAND１０の電源端１０１に接続された電源側NAND１１は、メインNAND１０のPMOSトランジスタ１，２に流れる電流を供給する必要があるため、PMOSトランジスタのチャネル幅WをメインNAND１０のPMOSトランジスタ１，２のチャネル幅よりも広く設計する。また、メインNAND１０のグラウンド端に接続されたグラウンド側NAND１２は、メインNAND１０のNMOSトランジスタ３，４に流れる電流をグラウンド端１０２へ流す必要があるため、NMOSトランジスタのチャネル幅WをメインNAND１０のチャネル幅よりも広く設計する。ここでは、電源側NAND１１及びグラウンド側NAND１２の各チャネル幅WをメインNAND１０のチャネル幅の１倍を少なくとも超える比率に、例えば２倍に設計することとし、この場合にはトランジスタの並列数を等価的に２倍にしたことになる。また、メインNAND１０にスタックした電源側NAND１１及びグラウンド側NAND１２に、後述の図８（B）に示すように、再帰的にスタック構造を適用することによって、よりリーク電流を抑え、低電圧動作性能の向上を可能にしている。

【0038】

図８は、チャネル幅Wの寸法が調整された実施形態のMS-NNANDで、（A）は、1S-NANDの回路図、（B）は、2S-NANDの回路図である。図８（A）の実線の枠で囲った１段目の電源側NANDの並列回路１１２、及び図８（B）の破線で囲った２段目の電源側NANDの並列回路２１２のPMOSトランジスタのチャネル幅Wの寸法は、それぞれ直ぐ前段の電源側NANDの並列回路のPMOSトランジスタのチャネル幅Wに比して順次増大（例えば２倍、４倍、８倍・・）するように設定されている。また、図８（A），（B）に例示するように、１段目のグラウンド側NANDの直列回路１２２、及び２段目のグラウンド側NANDの直列回路２２２のNMOSトランジスタのチャネル幅Wの寸法は、それぞれ直ぐ前段のグラウンド側NANDの直列回路のNMOSトランジスタのチャネル幅Wに比して順次増大するように設定されている。メインNAND１０にスタックされた電源側NAND１１及びグラウンド側NAND１２に再帰的にスタック構造を適用することによって、よりリーク電流を抑え、低電圧動作性能の向上を可能にしている。なお、電源側NANDとグラウンド側NANDのPMOS、NMOSトランジスタのチャネル幅Wの増大比は同一であってもよいし、異なっていてもよい。

【0039】

図９において、（A）はMulti-stacked Body-bias NAND(MSBB-NAND)の回路図を示し、（B）はMSBB―NANDをシンボル表記した図を示し、（C）は（A）をシンボル表記した図を示している。MSBB-NANDは、NANDゲートにスタック構造及びボディバイアス（Body-bias：BB）構造を採用した論理回路で、ここでは、MSBB-NANDのうち、１段構成の1SBB-NANDの回路に適用されている。BB技術は、図５～図８に示したスタック技術と競合しないことから両技術の併用が可能である。以下、BB技術及びその動作について説明する。

【0040】

1SBB-NANDは、前段の1S-NANDと後段のフィードバックインバータ(FB-INV)とを備え、1S-NANDの出力YがFB-INVによって反転され、1S-NANDの各MOSトランジスタの基板電位にフィードバックされる構造となっている。FB-INVの出力を1S-NANDの基板電位としてフィードバックすることで、MOSトランジスタのしきい値電圧を制御し、出力Yの出力電圧の劣化を抑制している。なお、図９（A）において、作図上、1S-NAND中の右上のMOSトランジスタを代表してボディバイアス構造であることを表記している。

【0041】

ここで、サブスレッショルド領域におけるMOSトランジスタのしきい値電圧とドレイン電流との関係を数１に基づいて説明する。

【0042】

【数1】

【0043】

式（１）において、I₀(＝μC_OX(W/L)(η-1)V_T ²)はサブスレショルド電流の前置係数、μはキャリア移動度、C_OX(＝ε_OX/ｔ_OX)は単位面積当たりのゲート酸化膜容量、ε_OXは酸化膜誘電率、ｔ_OXは酸化膜厚、Lはチャネル長、Wはチャネル幅、ηはサブスレショルドスロープ因子、V_T(＝k_BT/ｑ)は熱電圧、k_Bはボルツマン定数、Tは絶対温度、ｑは素電荷、V_GSはゲートソース間電圧、V_DSはドレインソース間電圧である。

【0044】

式（２）は、しきい値電圧V_THを表している。式（２）において、V_BSはボディソース間電圧、V_TH0はV_BS＝0Vでのしきい値電圧、Φ_Sは表面準位、K₁とK₂は垂直方向の非一様なドーピングによる項である。式（２）より、NMOSトランジスタのボディバイアス電圧V_BNを低くするとしきい値電圧V_THNは上昇し、逆にV_BNを高くするとV_THNは低下する。また、pMOSトランジスタにおいて、ボディバイアス電圧V_BPを高くするとV_THPは上昇し、逆にV_BPを低くするとV_THPは低下する。そして、式（１）より、MOSトランジスタは、電源電圧のしきい値電圧V_THが低いほどドレイン電流、すなわちオン電流を流しやすくする。

【0045】

図１０は、基板電位（ボディ電圧）制御用の構造の一例を備えたMOSトランジスタ回路が生製された半導体チップの縦断面図である。図１０において、P型Si基板５０には、左右側にNMOSトランジスタ及びPMOSトランジスタが作製されている。通常、MOSトランジスタのソース端子とボディ端子とは共通に形成されている。一方、ボディバイアス制御用のMOSトランジスタでは、メタル配線５１からなるボディ端子とソース端子とは離間部５２，５３によって分離されている。

【0046】

また、PMOSトランジスタは、nウェルでｐ型シリコン基板から分離されているためソース端子とボディ端子に別々の電圧を与えることができる。一方、NMOSトランジスタの場合、ｐ型シリコン基板とボディ端子とが共通となるため、このままでは自由に電圧設定することはできない。そこで、NMOSトランジスタのボディ端子の電圧を制御したい場合、ｐ型シリコン基板とボディ端子とを切り離す必要がある。ｎウェル５４，５５とdeep-nウェル５６とでｐ型シリコン基板とボディ端子を分離する。かかる構造を有することで、FB-INVのフィードバック電圧をボディ端子とソース端子との間に入力可能にしている。

【0047】

図９に戻って、基板電位の制御方法は、出力Yが“１”のとき、フィードバック電圧は反転されて入力されるため、PMOSトランジスタのしきい値電圧が低くなり、NMOSトランジスタのしきい値電圧が高くなると、オン状態にあるPMOSトランジスタはより電流を流しやすくなる。その結果、オン電流が増大し、Y出力を“１”に保つことができる。逆に、出力Yが“０”のとき、フィードバック電圧は反転されて入力されるため、PMOSトランジスタのしきい値電圧が高くなり、NMOSトランジスタのしきい値電圧が低くなると、オン状態にあるNMOSトランジスタはより電流が流れやすくなる。その結果、オン電流が増大し、Y出力を“０”に保つことができる。このように、出力Yの反転論理をソースボディ間にフィードバックさせることで、オン状態のMOSトランジスタのしきい値電圧を常に低くするように制御することにより、当該MOSトランジスタのオン電流Ionを増大させ、オン電流Ionに対するオフ電流Ioffの比を小さくすることで出力電圧の劣化を防いでいる。

【0048】

図１１は、MSBB-NANDをシンボル表記した図で、（A）は、図９に示す１段分スタックしたNANDを備えた1SBB-NANDゲートをシンボル表記した図、（B）は、（A）における１段目のNANDに対して再帰的にスタックされた２段目のNANDを備えた2SBB-NANDゲートをシンボル表記した図、（C）は、（B）における２段目のNANDに対して再帰的にスタックされた３段目のNANDを備えた3SBB-NANDゲートをシンボル表記した図である。

【0049】

図１２～図１４は、スタック構造及びボディバイアス（BB）制御をNORゲートに適用する実施形態を示す。図１２は、Multi-stacked NORゲート（MS-NOR）のうち、１段構成のMS-NOR（すなわち1S-NOR）の回路図を示している。1S-NORは、メインNOR(Main-NOR)１０ａと、１段目の電源側NOR１１ａ及びグラウンド側NOR１２ａとを備える。メインNOR１０ａは、２個のPMOSトランジスタの直列回路と２個のNMOSトランジスタの並列回路とを備え、この直列回路と並列回路とが、両端にソースが位置するように直列接続されている。電源側NOR１１ａ及びグラウンド側NOR１２ａは、メインNOR１０ａと同一構成を有しており、１段目の電源の制御回路として機能する。電源側NOR１１ａは、出力端Yに対応する接続端がメインNOR１０ａの電源端に接続され、グラウンド側NOR１２ａは、出力端Yに対応する接続端がメインNOR１０ａのグラウンド端に接続されている。1S-NORでは、１段目の電源側NOR１１ａ及びグラウンド側NOR１２ａの各電源端Vddに、図略の熱電変換素子の出力電圧が平滑等されて入力されるように構成されている。

【0050】

1S-NORは、全ての入力が“０”の場合のみ“１”を出力し、“１”が一つでもある場合は“０”を出力する。MS-NORについても、メインNOR１０ａと同一構成の電源側NOR１１ａ及びグラウンド側NOR１２ａを電源端及びグラウンド端にスタックすることで、各入力A，Bの状態に対して出力端Yを流れるリーク電流を抑制し、出力電圧の劣化を改善することが可能となる。

【0051】

図１３は、MS-NANDを示す図６に対応する、MS-NORをシンボル表記した図で、（A）は、１段分スタックしたNORを備えた１S-NORゲートをシンボル表記した図、（B）は、（A）における１段目のNORに対して再帰的にスタックされた２段目のNORを備えた２S-NORゲートをシンボル表記した図、（C）は、（B）における２段目のNORに対して再帰的にスタックされた３段目のNORを備えた３S-NORゲートをシンボル表記した図である。図１４は、MSBB-NANDを示す図１１に対応する、MSBB-NORの回路図で、（A）は、１段分スタックした1SBB-NORゲートの回路図、（B）は、（A）をシンボル表記した図、（C）は、2SBB-NORをシンボル表記した図、（D）は3SBB-NORをシンボル表記した図である。図１３、図１４のMS-NOR及びMSBB-NORの論理回路も、MS-NAND及びMSBB-NANDの場合と同様、極低電圧動作性能を向上させることが可能となる。

【0052】

次に、図１５～図１７は、MS-NAND，MSBB-NAND，MS-NOR及びMSBB-NORの各実施例に対して行ったシミュレーションによる評価試験の内容を示している。評価試験は、各実施例の論理回路に対して、0.18μm standard CMOS technologyでdeep n-well optionを用いたシミュレーション評価にて行った。

【0053】

I.シミュレーション条件
図１５（A）の真理値表に示すNANDゲート、及び図示していないNORゲートに対して、入力A，Bの一方ずつを変化させたときの出力Yの電圧変化を評価する試験を行った。本試験では、電源電圧Vddを50mVに設定し、かつ図１５（B）に示すように、入力Aを50mVに固定し、一方、入力Bを0-50mVの範囲で変化させたときの出力Yの電圧特性及びその振幅を調べた。スタック構造を採用した構成に対しては、チャネル幅Wは段毎に順に２倍となるように設計した。なお、入力AとBとを入れ替えた試験も行った。また、比較例として、通常のNAND、NOR、BB-NAND及びBB-NORを採用した。また、BB-NAND及びMSBB-NANDに適用されるFB-INVには低電圧動作型の1S-BBインバータを用いた。

【0054】

II.試験結果
図１６は、MS-NANDゲートについての試験結果の一部である出力Yの特性図で、横軸の入力Bの電圧に対する縦軸の出力Yの電圧を示している。図１６（A）は、比較例であって、波形（１）はNANDの出力Yの電圧変化を示し、波形（２）はBB-NANDの出力Yの電圧変化を示している。

【0055】

図１６（B）は、比較例のNANDと実施例であるMS-NANDとの各出力Yの電圧変化を示している。波形（１）は比較例であるNANDの出力Yの電圧変化、波形（２）は１段スタック構造のS-NANDの出力Yの電圧変化、波形（３）は２段スタック構造の２S-NANDの出力Yの電圧変化、波形（４）は３段スタック構造の３S-NANDの出力Yの電圧変化を示している。

【0056】

図１６（C）は、比較例のNAND，BB-NANDと実施例であるMSBB-NANDとの各出力Yの電圧変化を示している。

【0057】

図１７は、NAND及びNORの全ての試験結果のデータをまとめた一覧図表である。図１７において、各項目は、先頭のLogic Gates側から順に、論理回路の種類、具体的な論理回路、スタックの段数、論理回路に含まれるMOSトランジスタの個数、入力A側を変化させた場合の各NANDゲートの出力Yの最大電圧、入力B側を変化させた場合の各NANDゲートの出力Yの最大電圧、入力A側を変化させた場合の各NORゲートの出力Yの最大電圧、及び入力B側を変化させた場合の各NORゲートの出力Yの最大電圧を示している。

【0058】

III.考察
実施例に係るNAND側、NOR側のいずれも、スタックの段数を増やすほど、出力Yが“１”になる入力条件のときの電圧振幅が、通常のNAND,NOR、またBB-NAND,BB-NORに比べて改善していることが分かった。例えば、NAND側の入力Bの振幅を変化させたシミュレーションでは、通常のNANDでは32.4mVであるのに比して、1S-NANDでは38.2mVとなり、18％改善した。また、このとき、BB-NANDでは37.1ｍVであるから、1S-NANDの方がBB-NANDより、一層改善したことが分かった。さらに、MS-NANDは、スタックの段数が増すほど、出力Yの振幅が増大し、最大の3S-NANDでは44.3mVとなり、37％改善した。このような傾向は、入力Aの振幅を変化させたシミュレーションでも同様の結果に表れていることが認められた。

【0059】

また、NOR側の入力Bの振幅を変化させたシミュレーションでは、通常のNORでは33.0mVであるのに比して、1S-NORでは38.6mVとなり、17％改善した。また、このとき、BB-NORでは37.4ｍVであるから、1S-NORの方がBB-NORより一層改善したと認められた。さらに、MS-NORは、スタックの段数が増すほど、出力Yの振幅が増大し、最大の3S-NORでは44.8mVとなり、36％改善した。このような傾向は、入力Aの振幅を変化させたシミュレーションでも同様に表れていることが認められた。

【0060】

次いで、MSBB-NANDについて、入力Bの振幅を変化させたシミュレーションでは、通常のBB-NANDでは37.1mVであるのに比して、1SBB-NANDでは42.1mVとなり、13％改善した。また、MSBB-NANDは、スタックの段数が増すほど、出力Yの振幅が増大し、最大の3SBB-NANDでは47.0ｍVとなり、通常のNANDより45％改善し、また通常のBB-NANDより27％改善した。このような傾向は、入力Aの振幅を変化させたシミュレーションでも同様に表れていることが認められた。

【0061】

また、出力Yが“０”になるときの電圧レベルも、図１６（B），（C）から分かるように、MS-NAND,MSBB-NANDでは、通常のNAND,BB-NANDより低く、かつスタック段数が増えるほど、さらに低くなっており、“０”出力がより安定することが認められた。

【0062】

最後に、MSBB-NORについて、入力Bの振幅を変化させたシミュレーションでは、通常のBB-NAORでは37.4mVであるのに比して、1SBB-NANDでは42.3mVとなり、13％改善した。また、MSBB-NORは、スタックの段数が増すほど、出力Yの振幅が増大し、最大の3SBB-NORでは47.2ｍVとなり、通常のNORより43％改善し、また通常のBB-NANDより26％改善した。このような傾向は、入力Aの振幅を変化させたシミュレーションでも同様に表れていることが認められた。

【0063】

本実施形態では、ウェアラブルデバイスに適用する論理回路で説明したが、その他、産業用の各種のIoTデバイスに組み込まれる半導体論理回路にも適用可能である。また、本実施形態では、電源側及びグラウンド側の双方にスタック構造、ボディバイアス技術を適用したが、電源側の一方に適用する態様であってもよい。

【符号の説明】

【0064】

１，２ PMOSトランジスタ
３，４ NMOSトランジスタ
１０ メインNAND
１０１ 電源端
１０２ グラウンド端
１１，１２ １段目のNAND
２１，２２ ２段目のNAND
３１，３２ ３段目のNAND
１３ FB-INV
W チャネル幅
５２、５３ 離間部
１０ａ メインＮＯＲ
１１ａ，１２ａ １段目のＮＯＲ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】