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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024177976
(43)【公開日】2024-12-24
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20241217BHJP
H01L 21/82 20060101ALI20241217BHJP
【ＦＩ】
H01L27/04 V
H01L27/04 P
H01L21/82 F
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2023096424
(22)【出願日】2023-06-12
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100101454
【弁理士】
【氏名又は名称】山田 卓二
(74)【代理人】
【識別番号】100135703
【弁理士】
【氏名又は名称】岡部 英隆
(72)【発明者】
【氏名】溝畑 勇介
(72)【発明者】
【氏名】神▲崎▼ 大輔
(72)【発明者】
【氏名】渡邉 博文
【テーマコード（参考）】
5F038
5F064
【Ｆターム（参考）】
5F038AR09
5F038AR21
5F038AR23
5F038AV06
5F038AV09
5F038AV13
5F038CA02
5F064CC22
5F064FF04
5F064FF05
5F064FF24
5F064FF30
5F064FF41
(57)【要約】
【課題】従来技術に比較して低い電圧で大きな抵抗値調整量を得ることができる抵抗体を含む半導体装置を提供する。
【解決手段】半導体装置は、２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対のスイッチ素子であって、所定のスイッチ制御信号に基づいて同時にオンオフする一対のスイッチ素子と、を備える。ここで、前記各第１の抵抗体は、所定の不純物を含む多結晶シリコンにて形成される。また、前記一対のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体を、前記スイッチ制御信号に基づいて選択するために設けられる。
【選択図】図１
【解決手段】半導体装置は、２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対のスイッチ素子であって、所定のスイッチ制御信号に基づいて同時にオンオフする一対のスイッチ素子と、を備える。ここで、前記各第１の抵抗体は、所定の不純物を含む多結晶シリコンにて形成される。また、前記一対のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体を、前記スイッチ制御信号に基づいて選択するために設けられる。
【選択図】図１
【特許請求の範囲】
【請求項1】
２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対のスイッチ素子であって、所定のスイッチ制御信号に基づいて同時にオンオフする一対のスイッチ素子と、
を備える半導体装置。
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対のスイッチ素子であって、所定のスイッチ制御信号に基づいて同時にオンオフする一対のスイッチ素子と、
を備える半導体装置。
【請求項2】
前記各第１の抵抗体は、１種類又は２種類以上の不純物を含む多結晶シリコンにて形成される、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
請求項１又は２に記載の半導体装置を複数個備え，
前記複数個の半導体装置を直列に接続した、
半導体装置。
前記複数個の半導体装置を直列に接続した、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば多結晶シリコン抵抗体（ポリシリコン抵抗体）を含む半導体装置に関する。
【背景技術】
【0002】
従来、半導体装置におけるトリミングの方法は、半導体基板の表面に被覆したフィールド酸化膜上に多結晶シリコン層を被覆し、この多結晶シリコン層に複数の多結晶シリコン抵抗体を形成した後，不要部分をレーザー光で切断する方法が採用されてきた。しかし、この従来の多結晶シリコン抵抗体のレーザートリミング方法では、ウェハ状態でトリミングする必要があり、その後の樹脂パッケージにより特性シフトしてしまう問題があった。
【0003】
この従来の多結晶シリコン抵抗体のトリミング方法の問題点を解決するために、例えば特許文献１では、デバイスが完成した後に電気的特性を調整するためのトリミング方法を適用可能な、従来例１に係る半導体装置が開示されている。この半導体装置は、半導体素子が形成された半導体装置上に成長させた多結晶シリコン層と、この多結晶シリコン層上に被覆し、前記多結晶シリコンの両端間に直列抵抗体を形成するようにした電極とを設け、前記直列抵抗体の単位部分間に前記電極を介して電位差を与え，前記多結晶シリコン層の両端間の抵抗率を変化させるようにしたことを特徴としている。
【0004】
また、非特許文献１では、不純物を添加した多結晶シリコン抵抗体に電流パルスを印加することで抵抗値を調整する、従来例２に係る方法が開示されている。図３３は非特許文献１において開示された印加電圧の消費電力に対する多結晶シリコン抵抗体の規格化抵抗値を示すグラフである。ここで、ＣＴは不純物添加のドーズ量を示す。また、図３４は非特許文献１において開示された多結晶シリコン抵抗体を含むデジタルアナログ変換回路の回路図である。図３４のデジタルアナログ変換回路では、ＡＤ変換時の基準電圧生成用抵抗に多結晶シリコン抵抗体を用いている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開昭６４－６１０４６号公報
【特許文献2】特開平６－１５３９３４号公報
【非特許文献】
【0006】
【非特許文献1】加藤浩太郎，「集積回路内多結晶シリコン抵抗の電気的トリミングに関する研究」，静岡大学博士論文，平成８年１１月，国立国会図書館所蔵
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記の従来例２の図５．１２である本願図３４に図示された回路構成では、抵抗値調整用素子と外部端子をトリミング後にオープンにできないため、トリミング終了後に外部端子からの信号入力で意図しない抵抗変化が起きる可能性がある問題点があった。
【0008】
本発明の目的は上記問題点を解消し、従来技術に比較して、意図しない抵抗変化の起こらない半導体装置を提供することにある。
【課題を解決するための手段】
【0009】
本発明の一態様に係る半導体装置は、
２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対のスイッチ素子であって、所定のスイッチ制御信号に基づいて同時にオンオフする一対のスイッチ素子とを備える。
２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対のスイッチ素子であって、所定のスイッチ制御信号に基づいて同時にオンオフする一対のスイッチ素子とを備える。
【発明の効果】
【0010】
従って、本開示の一態様に係る電力変換回路装置によれば、意図する抵抗値調整量に応じて、電流又は電圧を印加する抵抗体を一対のスイッチ素子で選択することができ、意図しない抵抗変化の起こらない半導体装置を提供することができる。
【図面の簡単な説明】
【0011】
【図1】実施形態１に係る抵抗体半導体装置１０の構成例を示す回路図である。
【図4】多結晶シリコン抵抗体の電圧に対する抵抗変化率の変化の一例を示すグラフである。
【図5】多結晶シリコン抵抗体の不純物濃度（ドーズ量）を変化させた際のシート抵抗値の変化を示すグラフである。
【図6】実施形態２に係る抵抗体半導体装置１０Ａの構成例を示す回路図である。
【図7A】実施形態３に係る抵抗体半導体装置１０Ｂの構成例を示す回路図である。
【図7B】実施形態４に係る抵抗体半導体装置１０Ｃの構成例を示す回路図である。
【図7C】実施形態５に係る抵抗体半導体装置１０Ｄの構成例を示す回路図である。
【図8】実施形態６に係る抵抗体半導体装置１００の構成例を示す回路図である。
【図9】実施形態７に係る抵抗体半導体装置１００Ａの構成例を示す回路図である。
【図10】実施形態８に係る抵抗体半導体装置１００Ｂの構成例を示す回路図である。
【図12】実施形態９に係る抵抗体半導体装置１００Ｃの構成例を示す回路図である。
【図13】実施形態１０に係る抵抗体半導体装置１００Ｄの構成例を示す回路図である。
【図15】実施形態１１に係る抵抗体半導体装置１００Ｅの構成例を示す回路図である。
【図18】実施形態１２に係る電圧検出回路１２０の構成例を示す回路図である。
【図19】実施形態１３に係る電圧検出回路１２０Ａの構成例を示す回路図である。
【図20】実施形態１４に係るエラーアンプ回路１２０Ｂの構成例を示す回路図である。
【図22】実施形態１～１１に係る抵抗体半導体装置及び実施形態１２～１４に係る電圧検出回路の、抵抗生成及び抵抗値調整処理を含む半導体装置製造処理を示すフローチャートである。
【図23】実施形態１５に係る電圧検出回路１２０Ｃの構成例を示す回路図である。
【図24】実施形態１６に係る電圧検出回路１２０Ｄの構成例を示す回路図である。
【図26】実施形態１７に係る電圧検出回路１２０Ｅの構成例を示す回路図である。
【図28】実施形態１８に係る電圧検出回路１２０Ｆの構成例を示す回路図である。
【図30】実施形態１９に係る抵抗体半導体装置１０Ｅの構成例を示す回路図である。
【図31】実施形態２０に係る抵抗体半導体装置１００Ｆの構成例を示す回路図である。
【図32】実施形態２１に係る抵抗体半導体装置１００Ｇの構成例を示す回路図である。
【図33】非特許文献１において開示された印加電圧の消費電力に対する多結晶シリコン抵抗体の規格化抵抗値を示すグラフである。
【図34】非特許文献１において開示された多結晶シリコン抵抗体を含むデジタルアナログ変換回路の回路図である。
【発明を実施するための形態】
【0012】
以下、本発明に係る実施形態及び変形例について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。
【0013】
（発明者の知見）
特許文献１において、半導体装置のポリシリコン層の多結晶シリコン抵抗体に所定の電圧を印加し、当該抵抗体の抵抗値を調整する方法について開示している。しかし、一例として１０Ｖ以上の電圧を１マイクロ秒印加する例があげられているが、電圧の印加に関する詳細な条件記述は全く無い。また、特許文献１では、３つの抵抗体の間に電極を形成し、１つの抵抗体に電圧印加を行うことで抵抗を１／１０００に減少させて全体抵抗を下げる例、並列抵抗と直列抵抗の組み合わせで、ポリシリコンの切断と本発明での抵抗値の減少を組み合わせることで、全体抵抗を上げる例などが記述されている。
特許文献１において、半導体装置のポリシリコン層の多結晶シリコン抵抗体に所定の電圧を印加し、当該抵抗体の抵抗値を調整する方法について開示している。しかし、一例として１０Ｖ以上の電圧を１マイクロ秒印加する例があげられているが、電圧の印加に関する詳細な条件記述は全く無い。また、特許文献１では、３つの抵抗体の間に電極を形成し、１つの抵抗体に電圧印加を行うことで抵抗を１／１０００に減少させて全体抵抗を下げる例、並列抵抗と直列抵抗の組み合わせで、ポリシリコンの切断と本発明での抵抗値の減少を組み合わせることで、全体抵抗を上げる例などが記述されている。
【0014】
また、非特許文献１において、不純物を添加した多結晶シリコン抵抗体に電流パルスを印加することで抵抗値を調整する方法について開示している。この従来例２では、図３３に示すように、元素及びパルス印加時間、印加電流を様々な条件で多結晶シリコン抵抗体の抵抗値調整処理を試行し、抵抗値調整処理のための理論モデルを作成するとともに、図３４のデジタルアナログ変換回路のオフセット電圧を、多結晶シリコン抵抗体を含む回路を用いてキャンセルさせる実施例が記載されている。
【0015】
ところで、前記多結晶シリコン抵抗体を含む回路を備える半導体装置の製造工程は、以下の手順で実行される。
（１）ウェハ製造工程
（２）第１のテスト工程
（３）パッケージ工程
（４）第２のテスト工程
（１）ウェハ製造工程
（２）第１のテスト工程
（３）パッケージ工程
（４）第２のテスト工程
【0016】
【0017】
【0018】
前工程と呼ばれるウェハ製造工程を終了した半導体ウェハ１は図２に示される形態となる。次いで、半導体ウェハ１は、半導体チップ２に個片化されて、図３に示すように、パッケージングする際に電気的接続をするための複数のパッド３を有する。第１のテスト工程では、図２に示される個片化される前の半導体ウェハ１のままテスター装置に載置され、所定のパッド３にテスト用の針が接触するように接続される。通常はこの第１のテスト工程で、製品の機能評価をするために電源パッド３から電源電圧を供給し、信号パッド３の電圧等をテスター装置で測定して製品仕様を満足しているかのテストを行う。次いで、半導体チップ２は個片化された後は、パッケージ工程を経て製品として完成させる。完成した製品は、前記第２のテスト工程で製品としての電気的特性テストが実施される。
【0019】
しかし、様々な要因により、製品の電気的特性にはバラツキが生じ、電気的特性の仕様値を満足させる阻害要因となる。その阻害要因の一つは前工程であるウェハ製造工程での製造過程で生まれるバラツキである。アナログ製品の電子回路には、アクティブな非線形素子としてＭＯＳトランジスタ、パッシブ素子として抵抗及びキャパシタなどが用いられる。製品としての高精度化を実現するためには、トランジスタのばらつきだけではなく、特に抵抗のばらつきは非常に重要な要素となる。そのバラツキを改善するための手段の一例として、第１のテスト工程の後、レーザーによる電気的特性の調整が行われる。予め等倍的な電気的特性を持たせた抵抗と、レーザーで除去可能なヒューズをはしご状に回路に組み込んでおき、第１のテスト工程の結果に応じてレーザーでヒューズをカットし、電気的特性の調整を行う（例えば、特許文献２参照）。これにより、半導体ウェハ１の状態での電気的特性は改善することができる。
【0020】
一方、半導体チップ２がパッケージされた後、様々な要因により特性変動が起こる。パッケージすること自体、また基板実装時のはんだリフローによる加熱、Ｘ線照射、経年劣化等が特性変動の要因として考えられる。パッケージ後は上記のレーザーを用いたヒューズカット手法は使用できない。そこで製品の中にメモリーを搭載して抵抗をショートすべき箇所をテスト後に書き込み抵抗値の調整を行う方法も実用化されている。
【0021】
しかし、この方法は製品のチップ面積を増大させるという欠点がある。そこで、本発明に係る実施形態は、パッケージされた状態で大きなコストアップを生じさせずに、抵抗体の抵抗値を調整することにより、製品特性を改善する手段を提供することを目的とするものである。
【0022】
アナログ製品の電子回路には、アクティブな非線形素子としてＭＯＳトランジスタなどが用いられ、パッシブ素子として抵抗及びキャパシタなどが用いられる。製品としての高精度化を実現するためには、トランジスタのばらつきだけではなく、特に抵抗体のばらつきは非常に重要な要素となる。
【0023】
以下、シリコンウェハ半導体基板（単結晶）、または多結晶シリコン又はポリシリコン（高純度の多結晶シリコン）を抵抗体として作成する方法について説明する。シリコン半導体基板の半導体素子において、所望の抵抗値を持った抵抗体の作り方はいくつか存在する。その中の１つとして、半導体であるシリコンに対して不純物を添加し、真性半導体のシリコンよりもキャリアを増やして、抵抗値を調整する方法がある。リン（Ｐ）やヒ素（Ａｓ）、アンチモン（Ｓｂ）を不純物として添加したＮ型抵抗、ホウ素（Ｂ）やインジウム（Ｉｎ）を不純物として添加したＰ型抵抗がある。
【0024】
製品の電子回路の中で使われる多くはポリシリコンに不純物を添加したものであるが、ポリシリコンは単結晶に比べて非常に仕上がりの抵抗値にバラツキが大きい。そこで、従来技術で述べたように、レーザートリミング手法を用いて、抵抗体全体の抵抗値を補正する方法が実用化されている。ただ、問題点として挙げたように、パッケージング後は、この方法では抵抗値を補正することができない。
【0025】
そこで、直接ポリシリコンに電流を流すことで、抵抗値を変化させることができる技術が従来より知られている（例えば、特許文献１参照）。特許文献１では、ポリシリコンへの電圧を印加により抵抗を１／１０００に減少させる技術とポリシリコンの切断技術を組み合わせ、抵抗値を調整する技術を報告している。ただし、特許文献１に開示された発明はポリシリコンの抵抗値減少の原理等が記されていない。なお、ポリシリコンの抵抗値減少の原理については、非特許文献１において詳細記載されている。以下に、非特許文献１の内容を説明する。
【0026】
前述のポリシリコン抵抗を形成する不純物は、全て活性化する訳では無く、一部偏析が生じる。ポリシリコン抵抗に電流を流すと、ポリシリコンを形成する様々な大きさの結晶粒の界面に電流が集中的に流れ、ジュール熱により局所的な融解が生じる。電流を止めて凝固する過程で、偏析している不純物が活性化し、局所的な高濃度の不純物をもつ抵抗体となる。ポリシリコン抵抗の不純物濃度が高くなるとポリシリコン抵抗の電気伝導度も高くなるため、抵抗体全体としての抵抗値は下がることとなる。
【0027】
本発明に係る実施形態においては、Ｎ型不純物及びＰ型不純物を両方とも添加し、初期の抵抗値より高い抵抗値を得る実施形態について説明する。その抵抗素子に対して電圧パルスを印加した場合、抵抗値の低下だけでなく、上昇させることも可能である。
【0028】
図４は多結晶シリコン抵抗体の電圧に対する抵抗変化率の変化の一例を示すグラフである。図４から明らかなように、この多結晶シリコン抵抗体の抵抗値の上昇はＮ型又はＰ型不純物として注入した元素の活性化率の差による影響が大きい。ホウ素もリンも注入時は未活性なものが存在している。電圧の印加を行うことで、リンより低温で活性化するホウ素がまず活性化し、多結晶シリコン抵抗体の抵抗値が下がる。そして、続けて電圧印加を行い、より高温になり、今度はリンが活性化することで、抵抗値が上昇する。さらに、電圧の印加を続けるとリンのキャリア濃度とホウ素のキャリア濃度が同量に近づき、非常に高抵抗となり、熱破壊を起こす。
【0029】
図５は多結晶シリコン抵抗体の不純物濃度（ドーズ量）を変化させた際のシート抵抗値の変化を示すグラフである。すなわち、図５はリンの注入量を一定とし、ホウ素の注入量を変えることによってキャリア濃度を変化させた際のシート抵抗値の変化を示す。図５から明らかなように、ある値までは注入量を増やすことでＮ型抵抗として抵抗値が増加するが、その値を超えた後はＰ型抵抗として抵抗値が減少する。これは、本発明に係る実施形態と同様のキャリア濃度の比率の変化が起きたために、多結晶シリコンの抵抗値が減少から増加となる現象を表している。
【0030】
すなわち、上述のように、上記の従来例２の図５．１２である本願図３４に図示された回路構成では抵抗値を大きくし、より大きな抵抗値調整量を得ようとした時に、電圧が高くなり、組み込まれた半導体装置が破壊してしまう問題点があった。
【0031】
本発明に係る実施形態では、上記問題点等を解消するため、以下、３つの実施形態グループに分割して説明する。
【0032】
（第１の実施形態グループ）
この第１の実施形態グループの目的は上記問題点を解消し、従来技術に比較して、低い電圧で大きな抵抗値調整量を得ることができる抵抗体を含む半導体装置等を提供することにある。
この第１の実施形態グループの目的は上記問題点を解消し、従来技術に比較して、低い電圧で大きな抵抗値調整量を得ることができる抵抗体を含む半導体装置等を提供することにある。
【0033】
以下、上記で説明した多結晶シリコン抵抗体を用いた抵抗値調整手段に係る具体的な回路とそのレイアウトについて説明する。ここで、本実施形態を構成するスイッチ素子は様々なスイッチ素子の組み合わせが考えられる。
【0034】
（実施形態１）
図１は実施形態１に係る抵抗体半導体装置（以下、半導体装置という。）１０の構成例を示す回路図である。図１において、半導体装置１０は、それぞれ端子である３個のパッドＰ１０，Ｐ２１，Ｐ２２と、内部回路（抵抗体Ｒ１と同一のシリコン上に形成される電子回路であって、抵抗体Ｒ１を含む電子回路である。）との接続点である２個のノードＰ１，Ｐ２とを有し、特許文献１又は非特許文献１において開示された所定の電圧又は電流で抵抗値を調整することが可能な多結晶シリコン抵抗体（抵抗体）Ｒ１と、ＰチャネルＭＯＳ電界効果トランジスタＱ１と、ＮチャネルＭＯＳ電界効果トランジスタＱ２と、インバータＩＮＶ１とを備えて構成される。ここで、以下、ＭＯＳ型電界効果トランジスタをＭＯＳトランジスタといい、ＰチャネルＭＯＳトランジスタをＰＭＯＳトランジスタといい、ＮチャネルトランジスタをＮＭＯＳトランジスタという。なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを総称して、ＭＯＳトランジスタという。また、パッドは一般的に半導体チップの外部との接続点であるが、本実施形態におけるパッドＰ１０，Ｐ２１，Ｐ２２等は半導体チップ内の別信号とノードとして機能し、同等の信号を入力してもよい。
図１は実施形態１に係る抵抗体半導体装置（以下、半導体装置という。）１０の構成例を示す回路図である。図１において、半導体装置１０は、それぞれ端子である３個のパッドＰ１０，Ｐ２１，Ｐ２２と、内部回路（抵抗体Ｒ１と同一のシリコン上に形成される電子回路であって、抵抗体Ｒ１を含む電子回路である。）との接続点である２個のノードＰ１，Ｐ２とを有し、特許文献１又は非特許文献１において開示された所定の電圧又は電流で抵抗値を調整することが可能な多結晶シリコン抵抗体（抵抗体）Ｒ１と、ＰチャネルＭＯＳ電界効果トランジスタＱ１と、ＮチャネルＭＯＳ電界効果トランジスタＱ２と、インバータＩＮＶ１とを備えて構成される。ここで、以下、ＭＯＳ型電界効果トランジスタをＭＯＳトランジスタといい、ＰチャネルＭＯＳトランジスタをＰＭＯＳトランジスタといい、ＮチャネルトランジスタをＮＭＯＳトランジスタという。なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを総称して、ＭＯＳトランジスタという。また、パッドは一般的に半導体チップの外部との接続点であるが、本実施形態におけるパッドＰ１０，Ｐ２１，Ｐ２２等は半導体チップ内の別信号とノードとして機能し、同等の信号を入力してもよい。
【0035】
図１において、ノードＰ１，Ｐ２は抵抗体Ｒ１を抵抗素子として用いるための両端の端子であり、半導体装置１０のチップの外部に引き出すために設けられる。また、パッドＰ２１には電源電圧ＶＤＤが接続され、パッドＰ２２は接地されて接地電圧ＶＳＳとなる。さらに、パッドＰ１０にはＭＯＳトランジスタＱ１，Ｑ２をオン又はオフするためのスイッチ制御信号Ｓｃが外部回路から入力される。なお、パッドＰ２１，Ｐ２２は電源電圧ＶＤＤ及び接地電圧ＶＳＳに接続する端子に限定されず、必要な所定信号が入力できるのであれば別の信号でもよい。
【0036】
ノードＰ１，Ｐ２間に抵抗体Ｒ１が接続され、パッドＰ２１とノードＰ１との間にＭＯＳトランジスタＱ１のソース及びドレインが接続され、パッドＰ２２とパッドＰ２との間にＭＯＳトランジスタＱ２のソース及びドレインが接続される。また、ＩＣテスター装置又は外部電圧発生器からパッドＰ１０に入力されるスイッチ制御信号ＳｃはＭＯＳトランジスタＱ２のゲートに入力されるとともに、インバータＩＮＶ１を介してＭＯＳトランジスタＱ１のゲートに入力される。
【0037】
以上のように構成された半導体装置１０において、抵抗体Ｒ１を使用する通常モードにおいて、Ｌレベルのスイッチ制御信号Ｓｃが入力され、このとき、一対のスイッチ素子であるＭＯＳトランジスタＱ１，Ｑ２が同時にオフされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１が使用される。一方、抵抗体Ｒ１の抵抗値を調整する抵抗値調整モードにおいて、Ｈレベルのスイッチ制御信号Ｓｃが入力され、このとき、一対のスイッチ素子であるＭＯＳトランジスタＱ１，Ｑ２が同時にオンされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１の両端に、ＩＣテスター装置又は外部電圧発生器等の電源装置から所定の電源電圧ＶＤＤ等が印加されて、抵抗体Ｒ１の抵抗値が所定の抵抗値となるように調整される。
【0038】
以上の実施形態１によれば、抵抗値調整モードにおいて、ＭＯＳトランジスタＱ１，Ｑ２がオフされることにより、抵抗体Ｒ１のみが選択されて、抵抗体Ｒ１のみに所定の電源電圧ＶＤＤ等が印加されて、抵抗体Ｒ１の抵抗値が所定の抵抗値となるように調整される。一方、通常モードでは、ＭＯＳトランジスタＱ１，Ｑ２がオフされることにより、抵抗体Ｒ１が電源電圧ＶＤＤ等から切り離されて、抵抗体Ｒ１の使用に供される。すなわち、ＭＯＳトランジスタＱ１，Ｑ２を設けることで、外部端子から切り離すことができ、意図しない抵抗値変化を防ぐことができる。
【0039】
（実施形態２）
図６は実施形態２に係る半導体装置１０Ａの構成例を示す回路図である。図６において、半導体装置１０Ａは、図１の半導体装置１０に比較して、以下の点が異なる。
（１）抵抗体Ｒ１の両端に接続されるノードＰ１，Ｐ２を削除した。
（２）パッドＰ２１，Ｐ２２にはそれぞれ電圧Ｖ１，Ｖ２が印加され、ここで、例えば、電圧Ｖ１は電源電圧ＶＤＤであり、電圧Ｖ２は電圧Ｖ１よりも低い接地電圧ＶＳＳである。
図６は実施形態２に係る半導体装置１０Ａの構成例を示す回路図である。図６において、半導体装置１０Ａは、図１の半導体装置１０に比較して、以下の点が異なる。
（１）抵抗体Ｒ１の両端に接続されるノードＰ１，Ｐ２を削除した。
（２）パッドＰ２１，Ｐ２２にはそれぞれ電圧Ｖ１，Ｖ２が印加され、ここで、例えば、電圧Ｖ１は電源電圧ＶＤＤであり、電圧Ｖ２は電圧Ｖ１よりも低い接地電圧ＶＳＳである。
【0040】
以上のように構成された半導体装置１０Ａは、図１の半導体装置１０と同様に動作し、同様の作用効果を有する。
【0041】
また、実施形態２の変形例として、実施形態３～５の構成例を示す。
【0042】
（実施形態３）
図７Ａは実施形態３に係る半導体装置１０Ｂの構成例を示す回路図である。図７Ａにおいて、半導体装置１０Ｂは、図６の半導体装置１０Ａに比較して、以下の点が異なる。
（１）インバータＩＮＶ１に代えて、インバータＩＮＶ２を備えた。すなわち、インバータＩＮＶ１の挿入位置を短絡し、パッドＰ１０とＭＯＳトランジスタＱ２のゲートとの間にインバータＩＮＶ２を接続した。
（２）パッドＰ２１には例えば電源電圧ＶＤＤなどの所定電圧が印加され、パッドＰ２２には、パッドＰ２１に印加される所定電圧よりも低い、例えば接地電圧ＶＳＳなどの所定電圧が印加される。
図７Ａは実施形態３に係る半導体装置１０Ｂの構成例を示す回路図である。図７Ａにおいて、半導体装置１０Ｂは、図６の半導体装置１０Ａに比較して、以下の点が異なる。
（１）インバータＩＮＶ１に代えて、インバータＩＮＶ２を備えた。すなわち、インバータＩＮＶ１の挿入位置を短絡し、パッドＰ１０とＭＯＳトランジスタＱ２のゲートとの間にインバータＩＮＶ２を接続した。
（２）パッドＰ２１には例えば電源電圧ＶＤＤなどの所定電圧が印加され、パッドＰ２２には、パッドＰ２１に印加される所定電圧よりも低い、例えば接地電圧ＶＳＳなどの所定電圧が印加される。
【0043】
以上のように構成された半導体装置１０Ｂにおいて、抵抗体Ｒ１を使用する通常モードにおいて、Ｈレベルのスイッチ制御信号Ｓｃが入力され、このとき、ＭＯＳトランジスタＱ１，Ｑ２がオフされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１が使用される。一方、抵抗体Ｒ１の抵抗値を調整する抵抗値調整モードにおいて、Ｌレベルのスイッチ制御信号Ｓｃが入力され、このとき、ＭＯＳトランジスタＱ１，Ｑ２がオンされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１の両端に所定の電源電圧ＶＤＤ等が印加されて、抵抗体Ｒ１の抵抗値が所定の抵抗値となるように調整される。
【0044】
以上のように構成された半導体装置１０Ｂは、図６の半導体装置１０Ａと同様に動作し、同様の作用効果を有する。
【0045】
（実施形態４）
図７Ｂは実施形態４に係る半導体装置１０Ｃの構成例を示す回路図である。図７Ｂにおいて、半導体装置１０Ｃは、図６の半導体装置１０Ａに比較して、以下の点が異なる。
（１）ＰＭＯＳトランジスタＱ１に代えて、ＮＭＯＳトランジスタＱ１Ａを備えた。
（２）インバータＩＮＶ１を削除した。
（３）パッドＰ２１，Ｐ２２には例えば接地電圧ＶＳＳ近傍の電圧などの所定電圧が印加され、パッドＰ２１の電圧はパッドＰ２２の電圧よりも高い又は低いように設定される。
図７Ｂは実施形態４に係る半導体装置１０Ｃの構成例を示す回路図である。図７Ｂにおいて、半導体装置１０Ｃは、図６の半導体装置１０Ａに比較して、以下の点が異なる。
（１）ＰＭＯＳトランジスタＱ１に代えて、ＮＭＯＳトランジスタＱ１Ａを備えた。
（２）インバータＩＮＶ１を削除した。
（３）パッドＰ２１，Ｐ２２には例えば接地電圧ＶＳＳ近傍の電圧などの所定電圧が印加され、パッドＰ２１の電圧はパッドＰ２２の電圧よりも高い又は低いように設定される。
【0046】
以上のように構成された半導体装置１０Ｃは、図１の半導体装置１０と同様に動作し、同様の作用効果を有する。
【0047】
（実施形態５）
図７Ｃは実施形態５に係る半導体装置１０Ｄの構成例を示す回路図である。図７Ｃにおいて、半導体装置１０Ｄは、図７Ａの半導体装置１０Ｂに比較して、以下の点が異なる。
（１）ＮＭＯＳトランジスタＱ２に代えて、ＰＭＯＳトランジスタＱ２Ａを備えた。
（２）インバータＩＮＶ２を削除した。
（３）パッドＰ２１，Ｐ２２には例えば電源電圧ＶＤＤ近傍の電圧などの所定電圧が印加され、パッドＰ２１の電圧はパッドＰ２２の電圧よりも高い又は低いように設定される。
図７Ｃは実施形態５に係る半導体装置１０Ｄの構成例を示す回路図である。図７Ｃにおいて、半導体装置１０Ｄは、図７Ａの半導体装置１０Ｂに比較して、以下の点が異なる。
（１）ＮＭＯＳトランジスタＱ２に代えて、ＰＭＯＳトランジスタＱ２Ａを備えた。
（２）インバータＩＮＶ２を削除した。
（３）パッドＰ２１，Ｐ２２には例えば電源電圧ＶＤＤ近傍の電圧などの所定電圧が印加され、パッドＰ２１の電圧はパッドＰ２２の電圧よりも高い又は低いように設定される。
【0048】
以上のように構成された半導体装置１０Ｄは、図７Ａの半導体装置１０Ｂと同様に動作し、同様の作用効果を有する。
【0049】
（実施形態６）
図８は実施形態６に係る半導体装置１００の構成例を示す回路図である。図８の半導体装置１００は、図１の半導体装置１０を３個備え（ここで、３個の半導体装置１０に対して、総称して符号１０－１，１０－２，１０－３を付す。）かつそれらを直列に接続して、当該直列回路をノードＰ１，Ｐ２間に接続したことを特徴とする。また、（１）半導体装置１０－１のスイッチ制御信号をＳｃ１とし、パッドＰ１１から入力され、（２）半導体装置１０－２のスイッチ制御信号をＳｃ２とし、パッドＰ１２から入力され、（３）半導体装置１０－３のスイッチ制御信号をＳｃ３とし、パッドＰ１３から入力される。
図８は実施形態６に係る半導体装置１００の構成例を示す回路図である。図８の半導体装置１００は、図１の半導体装置１０を３個備え（ここで、３個の半導体装置１０に対して、総称して符号１０－１，１０－２，１０－３を付す。）かつそれらを直列に接続して、当該直列回路をノードＰ１，Ｐ２間に接続したことを特徴とする。また、（１）半導体装置１０－１のスイッチ制御信号をＳｃ１とし、パッドＰ１１から入力され、（２）半導体装置１０－２のスイッチ制御信号をＳｃ２とし、パッドＰ１２から入力され、（３）半導体装置１０－３のスイッチ制御信号をＳｃ３とし、パッドＰ１３から入力される。
【0050】
以上のように構成された半導体装置１００において、３個の抵抗体Ｒ１が直列に接続された直列回路（１つの抵抗体）を使用する通常モードにおいて、Ｌレベルのスイッチ制御信号Ｓｃが入力され、このとき、各半導体装置１０－１，１０－２，１０－３のＭＯＳトランジスタＱ１，Ｑ２がオフされ、ノードＰ１，Ｐ２間に接続された３個の抵抗体Ｒ１が直列に接続された直列回路が使用される。
【0051】
一方、
（１）半導体装置１０－１において、抵抗体Ｒ１の抵抗値を調整する抵抗値調整モードにおいて、Ｈレベルのスイッチ制御信号Ｓｃが入力され、このとき、ＭＯＳトランジスタＱ１，Ｑ２がオンされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１の両端に、ＩＣテスター装置又は外部電圧発生器から所定の電源電圧ＶＤＤ等が印加されて、抵抗体Ｒ１の抵抗値が所定の抵抗値となるように調整される。
（２）半導体装置１０－２において、抵抗体Ｒ１の抵抗値を調整する抵抗値調整モードにおいて、Ｈレベルのスイッチ制御信号Ｓｃが入力され、このとき、ＭＯＳトランジスタＱ１，Ｑ２がオンされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１の両端に、ＩＣテスター装置又は外部電圧発生器から所定の電源電圧ＶＤＤ等が印加されて、抵抗体Ｒ１の抵抗値が所定の抵抗値となるように調整される。
（３）半導体装置１０－３において、抵抗体Ｒ１の抵抗値を調整する抵抗値調整モードにおいて、Ｈレベルのスイッチ制御信号Ｓｃが入力され、このとき、ＭＯＳトランジスタＱ１，Ｑ２がオンされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１の両端に、ＩＣテスター装置又は外部電圧発生器から所定の電源電圧ＶＤＤ等が印加されて、抵抗体Ｒ１の抵抗値が所定の抵抗値となるように調整される。
（１）半導体装置１０－１において、抵抗体Ｒ１の抵抗値を調整する抵抗値調整モードにおいて、Ｈレベルのスイッチ制御信号Ｓｃが入力され、このとき、ＭＯＳトランジスタＱ１，Ｑ２がオンされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１の両端に、ＩＣテスター装置又は外部電圧発生器から所定の電源電圧ＶＤＤ等が印加されて、抵抗体Ｒ１の抵抗値が所定の抵抗値となるように調整される。
（２）半導体装置１０－２において、抵抗体Ｒ１の抵抗値を調整する抵抗値調整モードにおいて、Ｈレベルのスイッチ制御信号Ｓｃが入力され、このとき、ＭＯＳトランジスタＱ１，Ｑ２がオンされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１の両端に、ＩＣテスター装置又は外部電圧発生器から所定の電源電圧ＶＤＤ等が印加されて、抵抗体Ｒ１の抵抗値が所定の抵抗値となるように調整される。
（３）半導体装置１０－３において、抵抗体Ｒ１の抵抗値を調整する抵抗値調整モードにおいて、Ｈレベルのスイッチ制御信号Ｓｃが入力され、このとき、ＭＯＳトランジスタＱ１，Ｑ２がオンされ、ノードＰ１，Ｐ２間に接続された抵抗体Ｒ１の両端に、ＩＣテスター装置又は外部電圧発生器から所定の電源電圧ＶＤＤ等が印加されて、抵抗体Ｒ１の抵抗値が所定の抵抗値となるように調整される。
【0052】
以上説明したように、実施形態１に係る３個の半導体装置１０－１，１０－２，１０－３で構成された半導体装置１００によれば、３個の抵抗体Ｒ１の直列回路で１つの抵抗体を構成しているので、抵抗値調整量を積算することができ、同等の抵抗値調整量を得ようとする場合、従来技術と比較してより低い電圧（各抵抗体Ｒ１に対する電流を小さくすることができるので）を各抵抗体Ｒ１に印加することで実現することができる。
【0053】
なお、実施形態６では、３個の抵抗体Ｒ１が直列に接続された直列回路（１つの抵抗体）を使用する通常モードについて説明したが、本発明はこれに限らず、各半導体装置１０－１，１０－２，１０－３毎の各抵抗体Ｒ１を別々に使用する場合は、互いに隣接する抵抗体Ｒ１の接続点にパッドを接続して設けることで可能である。
【0054】
（実施形態７）
図９は実施形態７に係る半導体装置１００Ａの構成例を示す回路図である。図９において、実施形態７に係る半導体装置１００Ａは、図８の半導体装置１００に比較して以下の点が異なる。
（１）半導体装置１０－１の抵抗体Ｒ１と、半導体装置１０－２の抵抗体Ｒ１との間に、抵抗体Ｒ１よりも十分に大きな抵抗値を有する連結抵抗Ｒ２を挿入した。
（２）半導体装置１０－２の抵抗体Ｒ１と、半導体装置１０－３の抵抗体Ｒ１との間に、抵抗体Ｒ１よりも十分に大きな抵抗値を有する連結抵抗Ｒ２を挿入した。
以下、相違点について説明する。
図９は実施形態７に係る半導体装置１００Ａの構成例を示す回路図である。図９において、実施形態７に係る半導体装置１００Ａは、図８の半導体装置１００に比較して以下の点が異なる。
（１）半導体装置１０－１の抵抗体Ｒ１と、半導体装置１０－２の抵抗体Ｒ１との間に、抵抗体Ｒ１よりも十分に大きな抵抗値を有する連結抵抗Ｒ２を挿入した。
（２）半導体装置１０－２の抵抗体Ｒ１と、半導体装置１０－３の抵抗体Ｒ１との間に、抵抗体Ｒ１よりも十分に大きな抵抗値を有する連結抵抗Ｒ２を挿入した。
以下、相違点について説明する。
【0055】
図９の半導体装置１００Ａは、３つの半導体装置１０の最小構成間に、抵抗体Ｒ１の抵抗値よりも十分大きな抵抗値Ｒ２（例えば、抵抗体Ｒ１の抵抗値の１００倍以上の十分に大きい）を有する。そのため、各半導体装置１０－１，１０－２，１０－３のＭＯＳトランジスタＱ１，Ｑ２を同時にＨレベルとしても、各半導体装置１０間に電流はほぼ流れず、各半導体装置１０が有する抵抗体Ｒ１に抵抗調整を行うに十分な電流を流すことができる。それにより、抵抗調整のための処理時間を短くすることが可能となる。なお、スイッチ制御信号Ｓｃ１，ＳＣ２，Ｓｃ３をすべてＬレベルにすることで、各半導体装置１０－１，１０－２，１０－３のＭＯＳトランジスタＱ１，Ｑ２がオフとなり、ノードＰ１，Ｐ２間の各抵抗体Ｒ１に対して、各抵抗体Ｒ１が単独であるときと同等の抵抗値調整量を得ることができ、ここで、３個の抵抗体Ｒ１が直列に接続されているので、当該抵抗値調整量を増大できる。
【0056】
以上のように構成された半導体装置１００Ａによれば、実施形態１に係る抵抗体１０を３個配置し、３個の抵抗体Ｒ１及び２個の連結抵抗Ｒ２の直列回路で１つの抵抗体を構成しているので、従来技術に比較して、低い電圧で同等の抵抗値調整量（抵抗Ｒ２により各抵抗体Ｒ１を分離することで各抵抗体Ｒ１に対して同等の抵抗値調整量を得る。）を一度の処理で得ることができる抵抗体を含む半導体装置を提供できる。このことは、上述のように、各抵抗体Ｒ１に対して、従来技術と同等の電圧印加が可能な場合は、全体の抵抗体回路に対してより大きな抵抗調整量を得ることができるともいえる。
【0057】
なお、実施形態７では、３個の抵抗体Ｒ１及び２個の連結抵抗Ｒ２が直列に接続された直列回路（１つの抵抗体）を使用する通常モードについて説明したが、本発明はこれに限らず、各半導体装置１０－１，１０－２，１０－３毎の各抵抗体Ｒ１を別々に使用する場合は、互いに隣接する抵抗体Ｒ１の接続点にパッドを接続して設けることで可能である。
【0058】
（実施形態８）
図１０は実施形態８に係る半導体装置１００Ｂの構成例を示す回路図である。図１０において、実施形態８の半導体装置１００Ｂは、図９の半導体装置１００Ａに比較して以下の点が異なる。
（１）図９の半導体装置１００Ｂを半導体装置グループＧ１とする。
（２）半導体装置グループＧ１の後段に、連結抵抗Ｒ２を介して半導体装置グループＧ２，Ｇ３及び２個の連結抵抗Ｒ２の直列回路を接続する。ここで、半導体装置グループＧ２は２個の半導体装置１０－４，１０－５及び連結抵抗Ｒ２の直列回路を備えて構成され、半導体装置グループＧ３は１個の半導体装置１０－６及び連結抵抗Ｒ２の直列回路を備えて構成される。なお、互いに隣接する半導体装置１０－１，１０－２の間、互いに隣接する半導体装置１０－２，１０－３の間、互いに隣接する半導体装置１０－３，１０－４の間、互いに隣接する半導体装置１０－４，１０－５の間、互いに隣接する半導体装置１０－５，１０－６の間にはそれぞれ連結抵抗Ｒ２が挿入される。
（３）半導体装置グループＧ１の各半導体装置１０－１，１０－２，１０－３のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ１が入力されるパッドＰ１１に接続される。
（４）半導体装置グループＧ２の各半導体装置１０－４，１０－５のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ２が入力されるパッドＰ１２に接続される。
（５）半導体装置グループＧ３の半導体装置１０－６のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ３が入力されるパッドＰ１３に接続される。
（６）すなわち、ノードＰ１，Ｐ２間に、６個の抵抗体Ｒ１と、５個の連結抵抗Ｒ２との直列回路が挿入される。
以下、相違点について説明する。
図１０は実施形態８に係る半導体装置１００Ｂの構成例を示す回路図である。図１０において、実施形態８の半導体装置１００Ｂは、図９の半導体装置１００Ａに比較して以下の点が異なる。
（１）図９の半導体装置１００Ｂを半導体装置グループＧ１とする。
（２）半導体装置グループＧ１の後段に、連結抵抗Ｒ２を介して半導体装置グループＧ２，Ｇ３及び２個の連結抵抗Ｒ２の直列回路を接続する。ここで、半導体装置グループＧ２は２個の半導体装置１０－４，１０－５及び連結抵抗Ｒ２の直列回路を備えて構成され、半導体装置グループＧ３は１個の半導体装置１０－６及び連結抵抗Ｒ２の直列回路を備えて構成される。なお、互いに隣接する半導体装置１０－１，１０－２の間、互いに隣接する半導体装置１０－２，１０－３の間、互いに隣接する半導体装置１０－３，１０－４の間、互いに隣接する半導体装置１０－４，１０－５の間、互いに隣接する半導体装置１０－５，１０－６の間にはそれぞれ連結抵抗Ｒ２が挿入される。
（３）半導体装置グループＧ１の各半導体装置１０－１，１０－２，１０－３のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ１が入力されるパッドＰ１１に接続される。
（４）半導体装置グループＧ２の各半導体装置１０－４，１０－５のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ２が入力されるパッドＰ１２に接続される。
（５）半導体装置グループＧ３の半導体装置１０－６のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ３が入力されるパッドＰ１３に接続される。
（６）すなわち、ノードＰ１，Ｐ２間に、６個の抵抗体Ｒ１と、５個の連結抵抗Ｒ２との直列回路が挿入される。
以下、相違点について説明する。
【0059】
図１０の半導体装置１００Ｂは、６つの半導体装置１０を有する構成を持ち、互いに隣接する各半導体装置１０間にそれぞれ連結抵抗Ｒ２を挿入した構成を有する。ここで、各連結抵抗Ｒ２の抵抗値は、各抵抗体Ｒ１の抵抗値よりも十分大きく、ノードＰ１，Ｐ２間に６個の抵抗体Ｒ１のみの直列回路を有する半導体装置に比較して、大きな電流は流れない。
【0060】
また、上述の図９の実施形態７のように、各半導体装置１０毎に任意の単一の抵抗体Ｒ１を選択するのではなく、スイッチ制御信号Ｓｃ１，Ｓｃ２，Ｓｃ３を用いてそれぞれ、
（１）３個の抵抗体Ｒ１を有する半導体装置グループＧ１の抵抗体Ｒ１を選択し、
（２）２個の抵抗体Ｒ１を有する半導体装置グループＧ２の抵抗体Ｒ１を選択し、
（３）１個の抵抗体Ｒ１を有する半導体装置グループＧ３の抵抗体Ｒ１を選択することができる。単一のスイッチ制御信号で複数の抵抗体R１を選択可能とすることで、制御信号のパッドを増やさずに、選択できる抵抗体Ｒ１を増やすことはできる。
（１）３個の抵抗体Ｒ１を有する半導体装置グループＧ１の抵抗体Ｒ１を選択し、
（２）２個の抵抗体Ｒ１を有する半導体装置グループＧ２の抵抗体Ｒ１を選択し、
（３）１個の抵抗体Ｒ１を有する半導体装置グループＧ３の抵抗体Ｒ１を選択することができる。単一のスイッチ制御信号で複数の抵抗体R１を選択可能とすることで、制御信号のパッドを増やさずに、選択できる抵抗体Ｒ１を増やすことはできる。
【0061】
さらに、６つの半導体装置１０の最小構成間に十分大きな抵抗値Ｒ２を有する。そのため、各半導体装置１０－１～１０－６のＭＯＳトランジスタＱ１，Ｑ２を同時にＨレベルとしても、各半導体装置１０－１～１０－６間に電流はほぼ流れず、各半導体装置１０－１～１０－６が有する抵抗体Ｒ１に抵抗調整を行うに十分な電流を流すことができる。それにより処理時間を短くすることが可能となる。なお、スイッチ制御信号Ｓｃ１，ＳＣ２，Ｓｃ３をすべてＬレベルにすることで、各半導体装置１０－１～１０－６のＭＯＳトランジスタＱ１，Ｑ２がオフとなり、ノードＰ１，Ｐ２間の各抵抗体Ｒ１に対して、各抵抗体Ｒ１が単独であるときと同等の抵抗値調整量を得ることができ、ここで、６個の抵抗体Ｒ１が直列に接続されているので、当該抵抗値調整量を大幅に増大できる。
【0062】
以上のように構成された半導体装置１００Ｂによれば、従来技術に比較して、より低い電圧で同等の抵抗値調整量を一度の処理で得ることができる抵抗体を含む半導体装置を提供できる。このことは、抵抗体Ｒ１に対して従来技術と同等の電圧印加が可能な場合は、複数の抵抗体Ｒ１の直列回路により、全体の抵抗体回路に対してより大きな抵抗調整量を得ることができるともいえる。また、半導体装置１０をグループ化しているので、スイッチ制御信号及びそのパッドを減らすことができる。
【0063】
なお、実施形態８では、６個の抵抗体Ｒ１及び５個の連結抵抗Ｒ２が直列に接続された直列回路（１つの抵抗体）を使用する通常モードについて説明したが、本発明はこれに限らず、各半導体装置１０－１～１０－６毎の各抵抗体Ｒ１を別々に使用する場合は、互いに隣接する抵抗体Ｒ１の接続点にパッドを接続して設けることで可能である。
【0064】
以上の実施形態８に係る半導体装置１００Ｂにおいて、連結抵抗Ｒ２を備えているが、本発明はこれに限らず、連結抵抗Ｒ２を削除してもよい。
【0065】
図１１は図１０の半導体装置１００Ｂの一部のレイアウト例を示す平面図である。図１１では、図１０の半導体装置１００Ｂの半導体装置１０－１及び１０－２、並びにその間に挿入される連結抵抗Ｒ２に係る部分に関するレイアウト例を示す。
【0066】
ポリシリコン部において不純物濃度を変えることで、高抵抗であり抵抗体となる高抵抗ポリシリコンと、前者の高抵抗の抵抗体よりも低い抵抗体であり配線の役割となる低抵抗ポリシリコンとを形成することができる。ここで、前者の高抵抗ポリシリコンは例えば、
（１）リンの不純物濃度が１．０×１０１５～２．０×１０１５ｉｏｎｓ／ｃｍ２であるか、もしくは、
（２）ボロンの不純物濃度が５．０×１０１４～２．０×１０１５ｉｏｎｓ／ｃｍ２である不純物濃度のドーズ量で形成でき、後者の低抵抗ポリシリコンは例えば１．０×２０ｉｏｎｓ／ｃｍ２以上の不純物濃度のドーズ量で形成できる。各抵抗体Ｒ１及び連結抵抗Ｒ２は高抵抗ポリシリコン８０で形成され、配線導体６０～６４は低抵抗ポリシリコン７０～７４で形成される。なお、５０～５４は半導体基板を厚さ方向に貫通するビアに充填されるビア導体である。
（１）リンの不純物濃度が１．０×１０１５～２．０×１０１５ｉｏｎｓ／ｃｍ２であるか、もしくは、
（２）ボロンの不純物濃度が５．０×１０１４～２．０×１０１５ｉｏｎｓ／ｃｍ２である不純物濃度のドーズ量で形成でき、後者の低抵抗ポリシリコンは例えば１．０×２０ｉｏｎｓ／ｃｍ２以上の不純物濃度のドーズ量で形成できる。各抵抗体Ｒ１及び連結抵抗Ｒ２は高抵抗ポリシリコン８０で形成され、配線導体６０～６４は低抵抗ポリシリコン７０～７４で形成される。なお、５０～５４は半導体基板を厚さ方向に貫通するビアに充填されるビア導体である。
【0067】
図１１において、ノードＰ１は配線導体６０、ビア導体５０及び低抵抗ポリシリコン７０を介して抵抗体Ｒ１の一端に接続される。パッドＰ２１は配線導体６１、ビア導体５１及び低抵抗ポリシリコン７１を介して半導体装置１０－１のＭＯＳトランジスタＱ１のソースに接続されるとともに、配線導体６２、ビア導体５２及び低抵抗ポリシリコン７２を介して半導体装置１０－２のＭＯＳトランジスタＱ１のソースに接続される。パッドＰ２２は配線導体６３、ビア導体５３及び低抵抗ポリシリコン７３を介して半導体装置１０－２のＭＯＳトランジスタＱ２のソースに接続されるとともに、配線導体６４、ビア導体５４及び低抵抗ポリシリコン７４を介して半導体装置１０－２のＭＯＳトランジスタＱ２のソースに接続される。
【0068】
（実施形態９）
図１２は実施形態９に係る半導体装置１００Ｃの構成例を示す回路図である。図１２において、実施形態９の半導体装置１００Ｃは、図９の半導体装置１００Ａに比較して以下の点が異なる。
（１）半導体装置１０－１，１０－２及び、半導体装置１０－１，１０－２の各抵抗体Ｒ１の間に挿入される抵抗値調整素子である抵抗体Ｒ１Ｂを半導体装置グループＧ１１とする。
（２）半導体装置グループＧ１１の後段に、抵抗値調整素子である抵抗体Ｒ１Ｃを介して半導体装置グループＧ１２，Ｇ１３の直列回路を接続する。
（３）半導体装置グループＧ１２は１個の半導体装置１０－３と、抵抗値調整素子である抵抗体Ｒ１Ｃと、ＮＭＯＳトランジスタＱ２Ａとを備えて構成される。ここで、ＮＭＯＳトランジスタＱ２Ａのドレインは半導体装置１０－２の抵抗体Ｒ１と抵抗体Ｒ１Ｃとの接続点に接続され、ＮＭＯＳトランジスタＱ２ＡのソースはパッドＰ２２に接続される。
（４）半導体装置グループＧ１３は１個の半導体装置１０－４を備えて構成される。
（５）なお、互いに隣接する半導体装置１０－１，１０－２の間、並びに、互いに隣接する半導体装置１０－２，１０－３の間にはそれぞれ連結抵抗Ｒ１Ｂ，Ｒ１Ｃが挿入される。
（６）半導体装置グループＧ１１の各半導体装置１０－１，１０－２のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ１が入力されるパッドＰ１１に接続される。
（７）半導体装置グループＧ１２の各半導体装置１０－３のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２Ａのゲートは、スイッチ制御信号Ｓｃ２が入力されるパッドＰ１２に接続される。
（８）半導体装置グループＧ１３の半導体装置１０－４のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ３が入力されるパッドＰ１３に接続される。
（９）すなわち、ノードＰ１，Ｐ２間に、６個の抵抗体Ｒ１，Ｒ１Ｂ，Ｒ１，Ｒ１Ｃ，Ｒ１，Ｒ１の直列回路が挿入される。
以下、相違点について説明する。
図１２は実施形態９に係る半導体装置１００Ｃの構成例を示す回路図である。図１２において、実施形態９の半導体装置１００Ｃは、図９の半導体装置１００Ａに比較して以下の点が異なる。
（１）半導体装置１０－１，１０－２及び、半導体装置１０－１，１０－２の各抵抗体Ｒ１の間に挿入される抵抗値調整素子である抵抗体Ｒ１Ｂを半導体装置グループＧ１１とする。
（２）半導体装置グループＧ１１の後段に、抵抗値調整素子である抵抗体Ｒ１Ｃを介して半導体装置グループＧ１２，Ｇ１３の直列回路を接続する。
（３）半導体装置グループＧ１２は１個の半導体装置１０－３と、抵抗値調整素子である抵抗体Ｒ１Ｃと、ＮＭＯＳトランジスタＱ２Ａとを備えて構成される。ここで、ＮＭＯＳトランジスタＱ２Ａのドレインは半導体装置１０－２の抵抗体Ｒ１と抵抗体Ｒ１Ｃとの接続点に接続され、ＮＭＯＳトランジスタＱ２ＡのソースはパッドＰ２２に接続される。
（４）半導体装置グループＧ１３は１個の半導体装置１０－４を備えて構成される。
（５）なお、互いに隣接する半導体装置１０－１，１０－２の間、並びに、互いに隣接する半導体装置１０－２，１０－３の間にはそれぞれ連結抵抗Ｒ１Ｂ，Ｒ１Ｃが挿入される。
（６）半導体装置グループＧ１１の各半導体装置１０－１，１０－２のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ１が入力されるパッドＰ１１に接続される。
（７）半導体装置グループＧ１２の各半導体装置１０－３のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２Ａのゲートは、スイッチ制御信号Ｓｃ２が入力されるパッドＰ１２に接続される。
（８）半導体装置グループＧ１３の半導体装置１０－４のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ３が入力されるパッドＰ１３に接続される。
（９）すなわち、ノードＰ１，Ｐ２間に、６個の抵抗体Ｒ１，Ｒ１Ｂ，Ｒ１，Ｒ１Ｃ，Ｒ１，Ｒ１の直列回路が挿入される。
以下、相違点について説明する。
【0069】
図１２の半導体装置１００Ｃは、４つの半導体装置１０を有する構成を持ち、互いに隣接する各半導体装置１０（１０－１と１０－２の間、及び１０－２と１０－３との間に限る。）間にそれぞれ連結抵抗Ｒ１Ｂ，Ｒ１Ｃを挿入した構成を有する。
【0070】
また、スイッチ制御信号Ｓｃ１，Ｓｃ２，Ｓｃ３を用いてそれぞれ、
（１）３個の抵抗体Ｒ１，Ｒ１Ｂ，Ｒ１を有する半導体装置グループＧ１１の抵抗体Ｒ１，Ｒ１Ｂ，Ｒ１を選択し、
（２）２個の抵抗体Ｒ１Ｃ，Ｒ１を有する半導体装置グループＧ１２の抵抗体Ｒ１Ｃ，Ｒ１を選択し、
（３）１個の抵抗体Ｒ１を有する半導体装置グループＧ１３の抵抗体Ｒ１を選択することができる。ここで、
（Ａ）グループＧ１１は４個のＭＯＳトランジスタで３個の抵抗値調整素子を選択でき、
（Ｂ）グループＧ１２は３個のＭＯＳトランジスタで２個の抵抗値調整素子を選択でき、
半導体装置１００Ｂと比較して少ないＭＯＳトランジスタの個数で同様の抵抗値調整量を得ることができる。
（１）３個の抵抗体Ｒ１，Ｒ１Ｂ，Ｒ１を有する半導体装置グループＧ１１の抵抗体Ｒ１，Ｒ１Ｂ，Ｒ１を選択し、
（２）２個の抵抗体Ｒ１Ｃ，Ｒ１を有する半導体装置グループＧ１２の抵抗体Ｒ１Ｃ，Ｒ１を選択し、
（３）１個の抵抗体Ｒ１を有する半導体装置グループＧ１３の抵抗体Ｒ１を選択することができる。ここで、
（Ａ）グループＧ１１は４個のＭＯＳトランジスタで３個の抵抗値調整素子を選択でき、
（Ｂ）グループＧ１２は３個のＭＯＳトランジスタで２個の抵抗値調整素子を選択でき、
半導体装置１００Ｂと比較して少ないＭＯＳトランジスタの個数で同様の抵抗値調整量を得ることができる。
【0071】
以上のように構成された半導体装置１００Ｃによれば、従来技術に比較して、より低い電圧で同等の抵抗値調整量を一度の処理で得ることができる抵抗体を含む半導体装置を提供できる。これは、各抵抗体Ｒ１に対する従来技術と同等の電圧印加が可能な場合は、全体の抵抗体回路に対してより大きな抵抗調整量を得ることができるともいえる。また、半導体装置１０をグループ化しているので、スイッチ制御信号及びそのパッドを減らすことができる。また、半導体装置１００Ｃのチップ面積を半導体装置１００Ａ，１００Ｂ比較して減少させることができる。
【0072】
なお、実施形態９では、６個の抵抗体が直列に接続された直列回路（１つの抵抗体）を使用する通常モードについて説明したが、本発明はこれに限らず、各半導体装置１０－１～１０－６毎の各抵抗体を別々に使用する場合は、互いに隣接する抵抗体Ｒ１の接続点にパッドを接続して設けることで可能である。
【0073】
（実施形態１０）
図１３は実施形態１０に係る半導体装置１００Ｄの構成例を示す回路図である。図１３において、実施形態１０の半導体装置１００Ｄは、図９の半導体装置１００Ａに比較して以下の点が異なる。
（１）半導体装置１０－１，１０－２，１０－３及び、多結晶シリコンで構成される２個の抵抗体Ｒ１を半導体装置グループＧ２１とする。
（２）半導体装置グループＧ２１の後段に、抵抗体Ｒ１を介して半導体装置グループＧ２２，Ｇ２３の直列回路を接続する。ここで、半導体装置グループＧ２２は２個の半導体装置１０－４，１０－５及び抵抗体Ｒ１を備えて構成され、半導体装置グループＧ２３は１個の半導体装置１０－６を備えて構成される。なお、互いに隣接する半導体装置１０－１，１０－２の間、互いに隣接する半導体装置１０－２，１０－３の間、互いに隣接する半導体装置１０－３，１０－４の間、互いに隣接する半導体装置１０－４，１０－５の間、並びに、互いに隣接する半導体装置１０－５，１０－６の間にはそれぞれ抵抗体Ｒ１が挿入される。
（３）半導体装置グループＧ２１の各半導体装置１０－１，１０－２，１０－３のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ１が入力されるパッドＰ１１に接続される。
（４）半導体装置グループＧ２２の各半導体装置１０－４，１０－５のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ２が入力されるパッドＰ１２に接続される。
（５）半導体装置グループＧ２３の半導体装置１０－６のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ３が入力されるパッドＰ１３に接続される。
（６）すなわち、ノードＰ１，Ｐ２間に、１１個の抵抗体Ｒ１の直列回路が挿入される。
以下、相違点について説明する。
図１３は実施形態１０に係る半導体装置１００Ｄの構成例を示す回路図である。図１３において、実施形態１０の半導体装置１００Ｄは、図９の半導体装置１００Ａに比較して以下の点が異なる。
（１）半導体装置１０－１，１０－２，１０－３及び、多結晶シリコンで構成される２個の抵抗体Ｒ１を半導体装置グループＧ２１とする。
（２）半導体装置グループＧ２１の後段に、抵抗体Ｒ１を介して半導体装置グループＧ２２，Ｇ２３の直列回路を接続する。ここで、半導体装置グループＧ２２は２個の半導体装置１０－４，１０－５及び抵抗体Ｒ１を備えて構成され、半導体装置グループＧ２３は１個の半導体装置１０－６を備えて構成される。なお、互いに隣接する半導体装置１０－１，１０－２の間、互いに隣接する半導体装置１０－２，１０－３の間、互いに隣接する半導体装置１０－３，１０－４の間、互いに隣接する半導体装置１０－４，１０－５の間、並びに、互いに隣接する半導体装置１０－５，１０－６の間にはそれぞれ抵抗体Ｒ１が挿入される。
（３）半導体装置グループＧ２１の各半導体装置１０－１，１０－２，１０－３のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ１が入力されるパッドＰ１１に接続される。
（４）半導体装置グループＧ２２の各半導体装置１０－４，１０－５のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ２が入力されるパッドＰ１２に接続される。
（５）半導体装置グループＧ２３の半導体装置１０－６のインバータＩＮＶ１の入力端子及びＭＯＳトランジスタＱ２のゲートは、スイッチ制御信号Ｓｃ３が入力されるパッドＰ１３に接続される。
（６）すなわち、ノードＰ１，Ｐ２間に、１１個の抵抗体Ｒ１の直列回路が挿入される。
以下、相違点について説明する。
【0074】
図１３の半導体装置１００Ｄは、６つの半導体装置１０を有する構成を持ち、互いに隣接する各半導体装置１０間にそれぞれ抵抗体Ｒ１を挿入した構成を有する。本実施形態では、ノードＰ１，Ｐ２間に、１１個の抵抗体Ｒ１の直列回路が挿入されている。
【0075】
また、スイッチ制御信号Ｓｃ１，Ｓｃ２，Ｓｃ３を用いてそれぞれ、
（１）５個の抵抗体Ｒ１を有する半導体装置グループＧ２１の抵抗体Ｒ１を選択し、
（２）３個の抵抗体Ｒ１を有する半導体装置グループＧ２２の抵抗体Ｒ１を選択し、
（３）１個の抵抗体Ｒ１を有する半導体装置グループＧ２３の抵抗体Ｒ１を選択することができる。また、
（４）スイッチ制御信号Ｓｃ１，Ｓｃ２を同時にＨレベルにすることでグループＧ２１～Ｇ２２間の抵抗体Ｒ１も含めた９個の抵抗体Ｒ１を選択し、
（５）スイッチ制御信号Ｓｃ２，Ｓｃ３を同時にＨレベルにすることでグループＧ２２～Ｇ２３間の抵抗体Ｒ１も含めた５個の抵抗体Ｒ１を選択することができる。
（１）５個の抵抗体Ｒ１を有する半導体装置グループＧ２１の抵抗体Ｒ１を選択し、
（２）３個の抵抗体Ｒ１を有する半導体装置グループＧ２２の抵抗体Ｒ１を選択し、
（３）１個の抵抗体Ｒ１を有する半導体装置グループＧ２３の抵抗体Ｒ１を選択することができる。また、
（４）スイッチ制御信号Ｓｃ１，Ｓｃ２を同時にＨレベルにすることでグループＧ２１～Ｇ２２間の抵抗体Ｒ１も含めた９個の抵抗体Ｒ１を選択し、
（５）スイッチ制御信号Ｓｃ２，Ｓｃ３を同時にＨレベルにすることでグループＧ２２～Ｇ２３間の抵抗体Ｒ１も含めた５個の抵抗体Ｒ１を選択することができる。
【0076】
すなわち、半導体装置１００Ｄによれば、半導体装置１００Ｂと比較してより多くの抵抗値調整素子を組み込むことができ、同じＭＯＳトランジスタの数でより大きな抵抗値調整量を得ることができる。
【0077】
以上のように構成された半導体装置１００Ｄによれば、従来技術に比較して、各抵抗体Ｒ１に対してより低い電圧で同等の抵抗値調整量を得ることができる抵抗体を含む半導体装置を提供できる。このことは、各抵抗体Ｒ１に対して従来技術と同等の電圧印加が可能な場合は、全体の抵抗体回路に対してより大きな抵抗調整量を得ることができるともいえる。また、半導体装置１０をグループ化しているので、スイッチ制御信号及びそのパッドを減らすことができる。
【0078】
図１３の半導体装置１００Ｄにおいて、各抵抗体Ｒ１に対するスイッチ制御信号を集約してパッドを共通化することで、パッド数を削減して、チップ面積を大幅に削減できる。
【0079】
図１３の半導体装置１００Ｄにおいて、スイッチ制御信号Ｓｃ１～Ｓｃ３の種々の印加手順に応じた、各抵抗体Ｒ１に対する抵抗値調整量（Ｈレベルのスイッチ制御信号Ｓｃ３を印加したときを１としたときの相対値である。）を以下の表１に示す。
【0080】
【表1】
【0081】
なお、実施形態１０では、１１個の抵抗体Ｒ１が直列に接続された直列回路（１つの抵抗体）を使用する通常モードについて説明したが、本発明はこれに限らず、各半導体装置１０－１～１０－３又は１０－４，１０－５毎の各抵抗体Ｒ１を別々に使用する場合は、互いに隣接する抵抗体Ｒ１の接続点にパッドを接続して設けることで可能である。
【0082】
【0083】
図１４Ａにおいて、各抵抗体Ｒ１はそれぞれ高抵抗ポリシリコン８１，８３，８２で形成され、７１～７６は配線導体として動作する低抵抗ポリシリコンで形成される。なお、５０～５３Ａは半導体基板を厚さ方向に貫通するビアに充填されるビア導体である。
【0084】
図１４Ａにおいて、ノードＰ１は配線導体６０、ビア導体５０及び低抵抗ポリシリコン７１を介して高抵抗ポリシリコン８１の抵抗体Ｒ１の一端に接続される。抵抗体Ｒ１の他端は低抵抗ポリシリコン７３及びビア導体５１Ａを介して半導体装置１０－１のＭＯＳトランジスタＱ２のドレインに接続されるとともに、ビア導体５１Ａ、配線導体６５、ビア導体５１Ｂ及び低抵抗ポリシリコン７４を介して高抵抗ポリシリコン８２の抵抗Ｒ１の一端に接続される。高抵抗ポリシリコン８２の抵抗体Ｒ１の他端は低抵抗ポリシリコン７２及びビア導体５２Ａを介して半導体装置１０－２のＭＯＳトランジスタＱ１のドレインに接続される。ビア導体５２Ａは配線導体６６、ビア導体５２Ｂ、及び低抵抗ポリシリコン７５を介して高抵抗ポリシリコン８３の抵抗体Ｒ１の一端に接続される。高抵抗ポリシリコン８３の抵抗体Ｒ１の他端は低抵抗ポリシリコン７６及びビア導体５３Ａを介して半導体装置１０－２のＭＯＳトランジスタＱ２のドレインに接続され、ビア導体５３Ａは配線導体６７に接続される。以下同様である。
【0085】
以上のように構成されたレイアウト例１は、互いに隣接する３個の抵抗体Ｒ１を配線導体６５，６６で接続する例である。
【0086】
【0087】
図１４Ｂにおいて、各抵抗体Ｒ１はそれぞれ高抵抗ポリシリコン８１，８３，８２で形成され、７１～７４は配線導体として動作する低抵抗ポリシリコンで形成される。なお、５０～５３は半導体基板を厚さ方向に貫通するビアに充填されるビア導体である。
【0088】
図１４Ｂにおいて、ノードＰ１は配線導体６０、ビア導体５０及び低抵抗ポリシリコン７１を介して高抵抗ポリシリコン８１の抵抗体Ｒ１の一端に接続される。抵抗体Ｒ１の他端は低抵抗ポリシリコン７３、及びビア導体５１を介して半導体装置１０－１のＭＯＳトランジスタＱ２のドレインに接続され、ビア導体５１は配線導体６３を介してパッドＰ２２に接続される。低抵抗ポリシリコン７３は高抵抗ポリシリコン８２の抵抗体Ｒ１の一端に接続され、その他端は低抵抗ポリシリコン７２、及びビア導体５２を介して半導体装置１０－２のＭＯＳトランジスタのドレインに接続され、ビア導体５２は配線導体６２を介してパッドＰ２１に接続される。低抵抗ポリシリコン７２は高抵抗ポリシリコン８３の抵抗体Ｒ１の一端に接続され、その他端は低抵抗ポリシリコン７４及びビア導体５３を介して半導体装置１０－２のＭＯＳトランジスタＱ２のドレインに接続される。ビア導体５３は配線導体６４を介してパッドＰ２２に接続される。以下同様である。
【0089】
以上のように構成されたレイアウト例２は、互いに隣接する３個の抵抗体Ｒ１を低抵抗ポリシリコン７３，７２で接続する例である。
【0090】
ところで、上記実施形態４～１０（図７Ａ～図１４Ｂ）は、抵抗体Ｒ１に印加する電圧又は電流を制御する回路を半導体装置製品の内部に持つ方法であるが、これに対して、制御するための端子を直接、ＩＣチップの外側に引き出す方法がある。以下では、端子を直接、ＩＣチップの外側に引き出す実施形態１１について説明する。
【0091】
（実施形態１１）
図１５は実施形態１１に係る半導体装置１００Ｅの構成例を示す回路図である。図１５の半導体装置１００Ｅは、図８の半導体装置１００に対して、電源装置１１０が接続され、半導体装置１００のパッドＰ１１～Ｐ２２が直接、ＩＣチップの外側に引き出される例を示す。
図１５は実施形態１１に係る半導体装置１００Ｅの構成例を示す回路図である。図１５の半導体装置１００Ｅは、図８の半導体装置１００に対して、電源装置１１０が接続され、半導体装置１００のパッドＰ１１～Ｐ２２が直接、ＩＣチップの外側に引き出される例を示す。
【0092】
図１５において、端子がパッドを介してＩＣチップの外側に引き出される必要があるので、図１５では、専用パッドＰ１１～Ｐ２２を設ける。半導体装置１００のＩＣチップの外側に引き出されたパッドＰ１１～Ｐ２２はＩＣテスター装置又は電圧電流発生器の電源装置１１０と接続される。
（１）パッドＰ１１は直流電圧源４１の正極に接続され、その負極はパッドＰ２２に接続される。
（２）パッドＰ１２は直流電圧源４２の正極に接続され、その負極はパッドＰ２２に接続される。
（３）パッドＰ２１は直流電圧源４０の正極に接続され、その負極はパッドＰ２２に接続される。
（４）パッドＰ１３は直流電圧源４３の正極に接続され、その負極はパッドＰ２２に接続される。
（１）パッドＰ１１は直流電圧源４１の正極に接続され、その負極はパッドＰ２２に接続される。
（２）パッドＰ１２は直流電圧源４２の正極に接続され、その負極はパッドＰ２２に接続される。
（３）パッドＰ２１は直流電圧源４０の正極に接続され、その負極はパッドＰ２２に接続される。
（４）パッドＰ１３は直流電圧源４３の正極に接続され、その負極はパッドＰ２２に接続される。
【0093】
図１５の実施形態１１のように、スイッチ制御信号Ｓｃの印加を目的とする専用パッドを設ける実施態様であってもよいし、また、別の目的をもつパッドに対して、必要に応じてパッドとなるように経路形成される実施態様であってもよい。
【0094】
（第１の実施形態グループ（実施形態１～１１）のまとめ）
非特許文献１において開示された従来例２では、多結晶シリコン抵抗体の抵抗値調整のメカニズムに関して、多数の方法が議論されているが、その中の１つとして、多結晶シリコンに電流を流すことで多結晶シリコンの結晶界面の状態を制御して抵抗値を変化させる技術が知られている。この原理を実施形態に係る半導体装置に適用することで半導体装置製品の電気的特性を制御することを目的とする。具体的には、実施形態に係る半導体装置において、２つのスイッチ素子（例えばＭＯＳトランジスタＱ１，Ｑ２で構成される）間に配置される抵抗体Ｒ１は電気信号の印加により、抵抗値を調整できる「抵抗値調整素子」である。ここで、当該抵抗体Ｒ１の両端に対して、端子であるパッドを介して、外部回路より電気信号を印加することで、抵抗体Ｒ１の抵抗値を調整する。
非特許文献１において開示された従来例２では、多結晶シリコン抵抗体の抵抗値調整のメカニズムに関して、多数の方法が議論されているが、その中の１つとして、多結晶シリコンに電流を流すことで多結晶シリコンの結晶界面の状態を制御して抵抗値を変化させる技術が知られている。この原理を実施形態に係る半導体装置に適用することで半導体装置製品の電気的特性を制御することを目的とする。具体的には、実施形態に係る半導体装置において、２つのスイッチ素子（例えばＭＯＳトランジスタＱ１，Ｑ２で構成される）間に配置される抵抗体Ｒ１は電気信号の印加により、抵抗値を調整できる「抵抗値調整素子」である。ここで、当該抵抗体Ｒ１の両端に対して、端子であるパッドを介して、外部回路より電気信号を印加することで、抵抗体Ｒ１の抵抗値を調整する。
【0095】
図１５において、ＩＣテスター装置等の外部装置の電源装置１１０からパッドＰ１１～Ｐ１３を介してそれぞれスイッチ制御信号Ｓｃ１，ＳＣ２，Ｓｃ３を印加することで、例えば、各半導体装置１０－１～１０－３のＭＯＳトランジスタＱ１，Ｑ２をオンし、パッドＰ２１を介して抵抗値調整素子である抵抗体Ｒ１の両端に所定の電圧を印加し、抵抗値を調整する。ここで、各実施形態における抵抗体Ｒ１は、半導体装置内の抵抗の一部として、調整可能な抵抗として使われることもできる。
【0096】
ところで、半導体装置製品に用いられる抵抗体Ｒ１は一つの半導体装置製品の中に数多く存在する。抵抗値を精度よく制御したい抵抗体Ｒ１はその中の一部に限られる。そこで、本実施形態を適用する抵抗を選択することが、制御時間や工数の観点から重要となる。それを目的として、電流が流れる抵抗体Ｒ１はスイッチ素子であるＭＯＳトランジスタＱ１，Ｑ２で選択されること、すなわちパッドを通じて、外部回路から制御できるようにしたことを特徴としている。
【0097】
例えば、図１０の実施形態８に係る半導体装置１００Ｂの場合、
（１）３個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ１をＨレベルにし、スイッチ制御信号Ｓｃ２，ＳＣ３をＬレベルにする。
（２）２個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ２をＨレベルにし、スイッチ制御信号Ｓｃ１，ＳＣ３をＬレベルにする。
（３）１個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ３をＨレベルにし、スイッチ制御信号Ｓｃ１，ＳＣ２をＬレベルにする。
（４）４個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ１、Ｓｃ３をＨレベルにし、スイッチ制御信号Ｓｃ２をＬレベルにする。
（５）５個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ１、Ｓｃ２をＨレベルにし、スイッチ制御信号Ｓｃ３をＬレベルにする。
（６）６個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ１、Ｓｃ２，Ｓｃ３をＨレベルにする。
（１）３個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ１をＨレベルにし、スイッチ制御信号Ｓｃ２，ＳＣ３をＬレベルにする。
（２）２個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ２をＨレベルにし、スイッチ制御信号Ｓｃ１，ＳＣ３をＬレベルにする。
（３）１個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ３をＨレベルにし、スイッチ制御信号Ｓｃ１，ＳＣ２をＬレベルにする。
（４）４個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ１、Ｓｃ３をＨレベルにし、スイッチ制御信号Ｓｃ２をＬレベルにする。
（５）５個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ１、Ｓｃ２をＨレベルにし、スイッチ制御信号Ｓｃ３をＬレベルにする。
（６）６個の抵抗体Ｒ１に抵抗値調整用電気信号を印加するときは、スイッチ制御信号Ｓｃ１、Ｓｃ２，Ｓｃ３をＨレベルにする。
【0098】
（抵抗値調整用電気信号について）
抵抗値調整素子である抵抗体Ｒ１は、抵抗値調整用電気信号の印加により抵抗値を調整できる。ここで、電気信号は端子であるパッドを介して、外部装置から印加する。その電気信号は１秒以上の連続したものでもよく、また、マイクロ秒オーダーの時間期間の短矩形波信号、もしくは、それら数発の断続的な方形波信号でもよい。これらの具体的な実施形態について、以下説明する。
抵抗値調整素子である抵抗体Ｒ１は、抵抗値調整用電気信号の印加により抵抗値を調整できる。ここで、電気信号は端子であるパッドを介して、外部装置から印加する。その電気信号は１秒以上の連続したものでもよく、また、マイクロ秒オーダーの時間期間の短矩形波信号、もしくは、それら数発の断続的な方形波信号でもよい。これらの具体的な実施形態について、以下説明する。
【0099】
ここで、完成した半導体装置製品にテスター装置から専用端子、又は共用端子から電流パルス、もしくは電圧パルスを入力する例について説明する。ここでは、ある実施形態において、抵抗体Ｒ１の抵抗値の調整は抵抗体Ｒ１に電圧パルスを印加することで行う。まずは抵抗値調整量と印加する電圧パルスの関係について説明を行う。
【0100】
抵抗体Ｒ１の抵抗値を調整（降下又は上昇）するために、上述したように局所的な温度の上昇を起こさせるが、これは電力エネルギーを外部から与えることで行う。つまり、電力Ｗ＝電流Ｉ×電圧Ｖであり、抵抗体Ｒ１に所定の電圧を印加することは、電流パルスの印加と同一の意義である。ここで、抵抗体Ｒ１の抵抗値の調整量は、印加する電力が所定のしきい値となる電力値まではほぼゼロであるが、しきい値となる電力値を越えると電力量に相関がある関係で、最大調整量まで抵抗値を調整することができる。この最大調整量は印加する電力値と相関を有する。
【0101】
次に、抵抗体Ｒ１の抵抗値調整量の制御方法について説明する。抵抗値調整量の制御方法は大きく分類すると以下の２通りである。
（Ａ）１つ目は印加する電圧（＝電力値）を制御し、最大調整量を制御する方法である。この場合、入力する電圧パルスの印加時間は最大調整量に達するに十分な時間を印加すればよい。
（Ｂ）２つ目は印加する電圧パルスの時間（＝電力量）を制御し、抵抗値調整値を制御する方法である。この場合、電圧パルスの時間を制御する方法、または電圧パルスの時間は一定として入力した電圧パルスの回数で制御する方法どちらも可能となる。また、入力する電圧パルスの電圧値は期待する抵抗値調整範囲を十分網羅する電圧値を印加すればよい。
（Ａ）１つ目は印加する電圧（＝電力値）を制御し、最大調整量を制御する方法である。この場合、入力する電圧パルスの印加時間は最大調整量に達するに十分な時間を印加すればよい。
（Ｂ）２つ目は印加する電圧パルスの時間（＝電力量）を制御し、抵抗値調整値を制御する方法である。この場合、電圧パルスの時間を制御する方法、または電圧パルスの時間は一定として入力した電圧パルスの回数で制御する方法どちらも可能となる。また、入力する電圧パルスの電圧値は期待する抵抗値調整範囲を十分網羅する電圧値を印加すればよい。
【0102】
（電圧パルスの時間制御方法）
電圧パルスの時間制御方法は以下の２通りある。
（Ａ）図１６は図１の半導体装置１０における抵抗体Ｒ１の抵抗値を調整するための第１の制御方法を示す各信号及び抵抗体Ｒ１への電圧ＶＲ１のタイミングチャートである。図１６では、スイッチ制御信号Ｓｃ（Ｓｃ１，Ｓｃ２，Ｓｃ３）をＨレベルにすることで、ＭＯＳトランジスタＱ１，Ｑ２をオンしておき、直接にパッドＰ２１から印加する電圧パルスの印加時間を制御する。
（Ｂ）図１７は図１の半導体装置１０における抵抗体Ｒ１の抵抗値を調整するための第２の制御方法を示す各信号及び抵抗体Ｒ１への印加電圧ＶＲ１のタイミングチャートである。図１７では、抵抗体Ｒ１に対してパッドＰ２２から所定の電圧は印加しておき、スイッチ制御信号Ｓｃ（Ｓｃ１，Ｓｃ２，Ｓｃ３）をオン又はオフすることで、ＭＯＳトランジスタＱ１，Ｑ２をオンする時間を制御する。
電圧パルスの時間制御方法は以下の２通りある。
（Ａ）図１６は図１の半導体装置１０における抵抗体Ｒ１の抵抗値を調整するための第１の制御方法を示す各信号及び抵抗体Ｒ１への電圧ＶＲ１のタイミングチャートである。図１６では、スイッチ制御信号Ｓｃ（Ｓｃ１，Ｓｃ２，Ｓｃ３）をＨレベルにすることで、ＭＯＳトランジスタＱ１，Ｑ２をオンしておき、直接にパッドＰ２１から印加する電圧パルスの印加時間を制御する。
（Ｂ）図１７は図１の半導体装置１０における抵抗体Ｒ１の抵抗値を調整するための第２の制御方法を示す各信号及び抵抗体Ｒ１への印加電圧ＶＲ１のタイミングチャートである。図１７では、抵抗体Ｒ１に対してパッドＰ２２から所定の電圧は印加しておき、スイッチ制御信号Ｓｃ（Ｓｃ１，Ｓｃ２，Ｓｃ３）をオン又はオフすることで、ＭＯＳトランジスタＱ１，Ｑ２をオンする時間を制御する。
【0103】
（第１の実施形態グループの作用効果）
第１の実施形態グループに係る半導体装置は、ある半導体装置の一部として組み込まれ、半導体装置の機能の一部として動作する抵抗体Ｒ１の抵抗値を任意の値に調整することができ、半導体装置製品の電気的特性の改善効果も期待できる。
第１の実施形態グループに係る半導体装置は、ある半導体装置の一部として組み込まれ、半導体装置の機能の一部として動作する抵抗体Ｒ１の抵抗値を任意の値に調整することができ、半導体装置製品の電気的特性の改善効果も期待できる。
【0104】
例えば、実施形態１に係る図１の半導体装置１０において、ノードＰ１，Ｐ２は抵抗体Ｒ１に接続される半導体装置の接続先であり、パッドＰ２１，Ｐ２２間に所定の電気信号を印加し、パッドＰ１０にスイッチ制御信号Ｓｃを入力してスイッチ素子であるＭＯＳトランジスタＱ１，Ｑ２をオン又はオフすることで、抵抗値調整素子である抵抗体Ｒ１の抵抗値を調整する。それにより、ノードＰ１，Ｐ２間の抵抗値を調整し、半導体装置製品の電気的特性を改善することができる。
【0105】
半導体素子には定格電圧が存在し、それを超える電圧を印加した場合、素子は破壊されてしまう。その対策の１つとしては、抵抗値調整素子である抵抗体Ｒ１と、半導体機能部分を切り離し、専用端子であるパッドを設ける方法がある。別の方法として、電圧パルスの印加電圧を、定格電圧以下とする手段もある。その場合は抵抗値調整量が小さくなるという課題がある。後者の課題は、上述のように、複数の抵抗体Ｒ１を組み合わせることで解決することができる。例えば、図８の実施形態６に係る半導体装置１００と、図１３の実施形態１０に係る半導体装置１００Ｄとを比較すると、半導体装置１００Ｄは半導体装置１００と比較して、３本のスイッチ制御信号Ｓｃ１～Ｓｃ３を用いて３倍の抗値調整を行うことができる。また、抵抗値調整量は定量とし、調整済みと、未調整の２パターンの抵抗体Ｒ１を組み合わせることで、抵抗値調整の制御をより容易できる。さらに、図１０の実施形態８に係る半導体装置１００及び図１３の実施形態１０に係る半導体装置１００Ｄのように半導体装置１０をグループ化することで、全体の抵抗体回路に対してより大きな抵抗値調整量を得ることができる。
【0106】
（第２の実施形態グループ）
第２の実施形態グループの各実施形態に係る発明の目的は、抵抗体Ｒ１の抵抗値の調整を行い、抵抗値調整の際に当該抵抗体Ｒ１以外に流れる電流パスの出現を防止するとともに、さらにはパッド数を増やすことなく上記を実現することにある。なお、以下では、半導体装置の機能の一部として組み込まれる実施形態として、コンパレータ又はオペアンプを含む実施形態について説明するが、本発明はこれに限らず、コンパレータ又はオペアンプを含む半導体装置に限定するものではない。
第２の実施形態グループの各実施形態に係る発明の目的は、抵抗体Ｒ１の抵抗値の調整を行い、抵抗値調整の際に当該抵抗体Ｒ１以外に流れる電流パスの出現を防止するとともに、さらにはパッド数を増やすことなく上記を実現することにある。なお、以下では、半導体装置の機能の一部として組み込まれる実施形態として、コンパレータ又はオペアンプを含む実施形態について説明するが、本発明はこれに限らず、コンパレータ又はオペアンプを含む半導体装置に限定するものではない。
【0107】
（実施形態１２）
図１８は実施形態１２に係る電圧検出回路１２０の構成例を示す回路図である。図１８において、電圧検出回路１２０は、パッドＰ３１，Ｐ３２を有し、テストモード制御回路２０と、図１の実施形態１に係る半導体装置１０を含む半導体装置回路３０と、コンパレータ３１と、基準電圧源４５とを備えて構成される。また、電圧検出回路１２０の周辺回路は、コントローラ９１及びパルス信号発生器２１を含むテスター装置９０を備える。
図１８は実施形態１２に係る電圧検出回路１２０の構成例を示す回路図である。図１８において、電圧検出回路１２０は、パッドＰ３１，Ｐ３２を有し、テストモード制御回路２０と、図１の実施形態１に係る半導体装置１０を含む半導体装置回路３０と、コンパレータ３１と、基準電圧源４５とを備えて構成される。また、電圧検出回路１２０の周辺回路は、コントローラ９１及びパルス信号発生器２１を含むテスター装置９０を備える。
【0108】
図１８において、半導体装置回路３０は、図１の半導体装置１０と、電源電圧ＶＤＤと、抵抗比が既知の基準抵抗である分圧抵抗Ｒ１１，Ｒ１３と、調整用可変抵抗Ｒ１２と、抵抗値調整素子である抵抗体Ｒ１と、スイッチ素子であるＰＭＯＳトランジスタＱ４と、インバータＩＮＶ２とを備えて構成される。ここで、調整用可変抵抗Ｒ１２は従来技術に係るレーザートリミングによる調整用抵抗である。
【0109】
テストモード制御回路２０はテストモード信号Ｓｔｍが入力されることでテストモードに設定できる。すなわち、テスター装置９０において、コントローラ９１は、テストモード信号Ｓｔｍを、パッドＰ４０を介してテストモード制御回路２０に出力することで、テストモード制御回路２０からのスイッチ制御信号Ｓｃを反転させテストモードとなる。なお、コンパレータ３１の電圧検出信号ＳｄはパッドＰ３３を介してテスター装置９０のコントローラ９１に入力される。
【0110】
電源電圧ＶＤＤは、調整用可変抵抗Ｒ１２と、分圧抵抗Ｒ１１，Ｒ１３と、抵抗体Ｒ１と、ＭＯＳトランジスタＱ４のドレイン及びソースを介して接地される。パッドＰ３１，Ｐ３２間に、電圧Ｖ２１のパルスを発生するパルス信号発生器２１が接続され、コントローラ９１からの指示信号に基づいて、パルス信号発生器２１はパルス電圧Ｖ２１をパッドＰ３１，Ｐ３２間に印加することにより、ＭＯＳトランジスタＱ１，Ｑ２がオンのときに抵抗体Ｒ１の両端に印加される。
【0111】
さらに、ＶＤＤ－ＶＳＳ間電圧が分圧抵抗Ｒ１１，Ｒ１３等で分圧された電圧Ｖｄｉｖ（ＶＤＤ－ＶＳＳ間電圧に比例して対応する電圧）は、コンパレータ３１の非反転入力端子に印加され、その反転入力端子には基準電圧源４５の基準電圧Ｖｒｅｆが印加される。ここで、基準電圧Ｖｒｅｆは参照電圧の一例である。コンパレータ３１は、Ｖｄｉｖ≧ＶｒｅｆのときはＨレベルの電圧検出信号ＳｄをパッドＰ３３に出力する一方、Ｖｄｉｖ＜ＶｒｅｆのときはＬレベルの電圧検出信号ＳｄをパッドＰ３３に出力する。
【0112】
以上のように構成された電圧検出回路１２０は抵抗値調整装置を構成する。
【0113】
図２１は図１８～図１９の電圧検出回路１２０，１２０Ａ、及び図２０のエラーアンプ回路１２０Ｂの制御方法を示す各信号及び電圧Ｖ２１のタイミングチャートである。なお、図２０のエラーアンプ回路１２０ＢはＬＤＯ（Ｌｏｗ Ｄｒｏｐｏｕｔ）などのリニアレギュレータに用いられるエラーアンプ回路の例である。
【0114】
図２１に示すように、図１８のテストモード制御回路２０は、通常モードのときに、Ｌレベルのスイッチ制御信号Ｓｃを出力することで、ＭＯＳトランジスタＱ１，Ｑ２をオフし、ＭＯＳトランジスタＱ４をオンし、パルス信号発生器２１からの電圧Ｖ２１を抵抗体Ｒ１に印加させない。このとき、調整用抵抗である抵抗体Ｒ１は、コンパレータ３１への入力電圧を生成するＶＤＤ－ＶＳＳ間の分圧抵抗として機能する。
【0115】
一方、テストモード制御回路２０は、抵抗値調整モード（テストモード）のときに、Ｈレベルのスイッチ制御信号Ｓｃを出力することで、ＭＯＳトランジスタＱ１，Ｑ２をオンし、ＭＯＳトランジスタＱ４をオフし、抵抗値調整モードの期間のうちの所定の抵抗値調整期間のみ、パルス信号発生器２１からの電圧Ｖ２１を抵抗体Ｒ１に印加する。この状態で、抵抗値調整用電源装置であるパルス信号発生器２１によってパッドＰ３１，Ｐ３２間に所定の電圧を印加することで、抵抗体Ｒ１の抵抗値を調整し、この機構により、抵抗値調整のための電流が抵抗体Ｒ１以外にリークすることを防ぐことができる。また、当該パッドＰ３１，Ｐ３２を電源電圧ＶＤＤ及び接地電圧ＶＳＳのような他の電圧のパッドと共通化した場合においても、抵抗体Ｒ１にのみ電流を流すことができる。そして、テストモード制御回路２０は、抵抗体Ｒ１の抵抗値を調整し終えたら、テストモード制御回路２０はＬレベルのスイッチ制御信号Ｓｃを出力させ、ＭＯＳトランジスタＱ１，Ｑ２をオフし、ＭＯＳトランジスタＱ４をオフして、通常モードに戻る。
【0116】
以上のように構成された図１８の電圧検出回路１２０において、ＶＤＤ－ＶＳＳ間電圧が所定のしきい値電圧以上のときにＨレベルの電圧検出信号Ｓｄを出力する一方、ＶＤＤ－ＶＳＳ間電圧が所定のしきい値電圧未満のときにＬレベルの電圧検出信号Ｓｄを出力する。
【0117】
なお、図１８において、ＥＳＤ保護抵抗などの保護素子は図示を省略している。また、ノードＰ２１，Ｐ２２はそれぞれパッドＰ３１，Ｐ３２に引き出されて接続され、抵抗値調整用電源装置であるパルス信号発生器２１から、ＭＯＳトランジスタＱ１，Ｑ２を介して前記調整用抵抗である抵抗体Ｒ１に電流を流すことができる。前記パッドＰ３１，Ｐ３２は、電源電圧ＶＤＤ又は接地電圧ＶＳＳなど他のパッドと共通化してもよい。
【0118】
以上の実施形態１２に係る電圧検出回路１２０において、半導体装置１０を備えているが、本発明はこれに限らず、他の半導体装置１０Ａ～１０Ｅ、もしくは半導体装置１００，１００Ａ～１００Ｇで構成してもよい。当該変形例においても、ＭＯＳトランジスタＱ１，Ｑ２と、ＭＯＳトランジスタＱ４とは互いに排他的に動作するように構成される。
【0119】
以上の実施形態１２に係る電圧検出回路１２０において、電源電圧ＶＤＤは第１の電源電圧の一例であり、接地電圧ＶＳＳは第１の電源電圧よりも低い第２の電源電圧の一例である。
【0120】
（実施形態１３）
図１９は実施形態１３に係る電圧検出回路１２０Ａの構成例を示す回路図である。図１９において、電圧検出回路１２０Ａは、図１８の電圧検出回路１２０と比較して以下の点が異なる。
（１）半導体装置回路３０に代えて、半導体装置回路３０Ａを備える。
（２）電源電圧ＶＤＤ及び基準電圧源４５に代えて、基準電圧ＶＲＥＦを発生する基準電圧源２２と、所定の電圧Ｖ１，Ｖ２の直流電圧源を用いる。
以下、相違点について説明する。
図１９は実施形態１３に係る電圧検出回路１２０Ａの構成例を示す回路図である。図１９において、電圧検出回路１２０Ａは、図１８の電圧検出回路１２０と比較して以下の点が異なる。
（１）半導体装置回路３０に代えて、半導体装置回路３０Ａを備える。
（２）電源電圧ＶＤＤ及び基準電圧源４５に代えて、基準電圧ＶＲＥＦを発生する基準電圧源２２と、所定の電圧Ｖ１，Ｖ２の直流電圧源を用いる。
以下、相違点について説明する。
【0121】
図１９において、半導体装置回路３０Ａは、図１の半導体装置１０と、抵抗比が既知の基準抵抗である分圧抵抗Ｒ１１，Ｒ１３と、調整用可変抵抗Ｒ１２と、調整用可変抵抗である抵抗体Ｒ１と、スイッチ素子であるＰＭＯＳトランジスタＱ４と、インバータＩＮＶ２とを備えて構成される。
【0122】
以上のように構成された電圧検出回路１２０Ａは、図１８の電圧検出回路１２０と比較して、検出する電圧の絶対値が小さい電圧間の差分を検出するために使用される。電圧検出回路１２０Ａにおいて、コンパレータ３１は、Ｖ１－Ｖ２間電圧が分圧抵抗Ｒ１１，Ｒ１３等で分圧された電圧ＶＲ１３１（電圧Ｖ２を基準とする電圧）が所定の基準電圧Ｖ１以上のときにＨレベルの電圧検出信号Ｓｄを出力し、基準電圧Ｖ１未満のときにＬレベルの電圧検出信号Ｓｄを出力する。すなわち、コンパレータ３１は、Ｖ１－Ｖ２間電圧が所定のしきい値電圧以上であるときにＨレベルの電圧検出信号Ｓｄを出力する一方、Ｖ１－Ｖ２間電圧が所定のしきい値電圧未満であるときにＬレベルの電圧検出信号Ｓｄを出力する。なお、電圧検出回路１２０Ａは、図２１の動作を同様に動作し、その作用効果は、図１８の電圧検出回路１２０と同様である。
【0123】
以上の実施形態１３に係る電圧検出回路１２０Ａにおいて、基準電圧源２２の基準電圧は第１の電源電圧の一例であり、電圧Ｖ２は第１の電源電圧よりも低い第２の電源電圧の一例である。また、電圧Ｖ１は変動する入力電圧の一例である。
【0124】
（実施形態１４）
図２０は実施形態１４に係るエラーアンプ回路１２０Ｂの構成例を示す回路図である。図２０において、エラーアンプ回路１２０Ｂは、図１８の電圧検出回路１２０に比較して以下の点が異なる。
（１）コンパレータ３１に代えてオペアンプ（演算増幅器）３２を備える。ここで、オペアンプ３２は、出力電圧Ｖｄ（＝Ｖｒｅｆ×（Ｒ１２＋Ｒ１１＋Ｒ１３＋Ｒ１）／（Ｒ１３＋Ｒ１），ここで、基準電圧Ｖｒｅｆ＝Ｖｄｉｖとする。）をパッドＰ３３及び調整用可変抵抗Ｒ１２の一端に出力する。
（２）半導体装置回路３０に代えて、半導体装置回路３０Ｂを備え、電源電圧ＶＤＤ及び基準電圧源４５に代えて、電源電圧ＶＤＤが接続された調整用可変抵抗Ｒ１２の一端が演算増幅器であるオペアンプ３２の出力端子に接続される。
図２０は実施形態１４に係るエラーアンプ回路１２０Ｂの構成例を示す回路図である。図２０において、エラーアンプ回路１２０Ｂは、図１８の電圧検出回路１２０に比較して以下の点が異なる。
（１）コンパレータ３１に代えてオペアンプ（演算増幅器）３２を備える。ここで、オペアンプ３２は、出力電圧Ｖｄ（＝Ｖｒｅｆ×（Ｒ１２＋Ｒ１１＋Ｒ１３＋Ｒ１）／（Ｒ１３＋Ｒ１），ここで、基準電圧Ｖｒｅｆ＝Ｖｄｉｖとする。）をパッドＰ３３及び調整用可変抵抗Ｒ１２の一端に出力する。
（２）半導体装置回路３０に代えて、半導体装置回路３０Ｂを備え、電源電圧ＶＤＤ及び基準電圧源４５に代えて、電源電圧ＶＤＤが接続された調整用可変抵抗Ｒ１２の一端が演算増幅器であるオペアンプ３２の出力端子に接続される。
【0125】
図２０において、半導体装置回路３０Ｂは、図１の半導体装置１０と、抵抗比が既知の基準抵抗である分圧抵抗Ｒ１１，Ｒ１３と、調整用可変抵抗Ｒ１２と、調整用可変抵抗である抵抗体Ｒ１と、スイッチ素子であるＰＭＯＳトランジスタＱ４と、インバータＩＮＶ２とを備えて構成される。ここで、特に、半導体装置回路３０Ａに比較して、図１９の電圧Ｖ２の端子が接地されて接地電圧ＶＳＳとなる。
【0126】
以上のように構成されたエラーアンプ回路１２０Ｂでは、一般的なオペアンプ３２の負帰還回路に用いられる分圧抵抗として、半導体装置回路３０Ｂに係る抵抗値調整回路を用いることができる。なお、エラーアンプ回路１２０Ｂは、例えばＬＤＯ（Low Dropout）であるリニアレギュレータに組み込まれるエラーアンプ回路の例である。
【0127】
なお、図１８～図１９の電圧検出回路１２０，１２０Ａ、及び図２０のエラーアンプ回路１２０Ｂにおいて、可変抵抗Ｒ１２についても図１の半導体装置１０と同様の構成を用いてもよい。また、可変抵抗Ｒ１２を電源電圧側に配置し、抵抗体Ｒ１を接地電圧側に配置しているが、本発明はこれに限らず、逆の電圧側に配置してもよいし、いずれも電源電圧側、もしくは接地電圧側に配置してもよい。すなわち、図２０において、電源電圧側から調整用可変抵抗Ｒ１２，抵抗Ｒ１１，抵抗Ｒ１３，抵抗体Ｒ１の順で所定の直列回路を構成しているが、本発明はこれに限らず、当該直列回路の各構成抵抗の順序を順不同にしてもよい。
【0128】
（半導体装置製造処理）
図２２は実施形態１～１１に係る抵抗体半導体装置及び実施形態１２～１４に係る電圧検出回路のための、抵抗生成及び抵抗値調整処理を含む半導体装置製造処理を示すフローチャートである。
図２２は実施形態１～１１に係る抵抗体半導体装置及び実施形態１２～１４に係る電圧検出回路のための、抵抗生成及び抵抗値調整処理を含む半導体装置製造処理を示すフローチャートである。
【0129】
図２２において、抵抗生成及び抵抗値調整処理を含む半導体装置製造処理は以下の工程を含む。
（１）ステップＳ１：ウェハ製造工程；
（２）ステップＳ２：第１のテスト工程；
（３）ステップＳ３：レーザートリミング工程；
（４）ステップＳ４：パッケージ工程；及び
（５）ステップＳ５：第２のテスト工程（抵抗値調整工程を含む）。
（１）ステップＳ１：ウェハ製造工程；
（２）ステップＳ２：第１のテスト工程；
（３）ステップＳ３：レーザートリミング工程；
（４）ステップＳ４：パッケージ工程；及び
（５）ステップＳ５：第２のテスト工程（抵抗値調整工程を含む）。
【0130】
図２２において、まず、ステップＳ１においてウェハ製造工程が実行された後、ステップＳ２の第１のテスト工程では、テストモード制御回路２０からＬレベルのスイッチ制御信号Ｓｃを出力させることで、ＭＯＳトランジスタＱ４をオンし、ＭＯＳトランジスタＱ１，Ｑ２をオフさせた状態でテストを行う。前記第１のテスト工程で算出された可変抵抗Ｒ１２のトリミング値をもとに、ステップＳ３のレーザートリミング工程で可変抵抗Ｒ１２のレーザートリミングを行うことで、可変抵抗Ｒ１２を所定の抵抗値に設定する。次に、ステップＳ４においてパッケージ工程を実行した後、ステップＳ５で第２のテスト工程を実行し、ここで、抵抗体Ｒ１の抵抗値調整処理を実行する。
【0131】
（第３の実施形態グループ）
第３の実施形態グループに係る発明の課題は、以下の通りである。レーザートリミング工程（Ｓ３）において、可変抵抗Ｒ１２の抵抗値が個々の装置毎に異なっているため、抵抗分圧比は抵抗体Ｒ１の目標調整値を決定する上での既知情報とならない。そのため、第２のテスト工程（Ｓ５）において個々の抵抗分圧比を知るための測定をする必要がある。さらにはパッド数を増やすことなく上記を実現することが好ましい。
第３の実施形態グループに係る発明の課題は、以下の通りである。レーザートリミング工程（Ｓ３）において、可変抵抗Ｒ１２の抵抗値が個々の装置毎に異なっているため、抵抗分圧比は抵抗体Ｒ１の目標調整値を決定する上での既知情報とならない。そのため、第２のテスト工程（Ｓ５）において個々の抵抗分圧比を知るための測定をする必要がある。さらにはパッド数を増やすことなく上記を実現することが好ましい。
【0132】
具体的には、可変抵抗Ｒ１２のトリミング後の抵抗Ｒ１２ａの情報を、第１のテスト工程（Ｓ２）又はレーザートリミング工程（Ｓ３）から第２のテスト工程（Ｓ５）に引き継げない場合は、第２のテスト工程（Ｓ５）にて個々の抵抗分圧比（Ｒ１３＋Ｒ１）／（Ｒ１２ａ＋Ｒ１１＋Ｒ１３＋Ｒ１）を知るための測定が必要となる。
【0133】
第３の実施形態グループに係る発明の目的は、抵抗体Ｒ１の抵抗値を測定する半導体装置及び方法を提供することにあり、以下、第３の実施形態グループに係る実施形態１５～２１について以下に説明する。
【0134】
（実施形態１５）
図２３は実施形態１５に係る電圧検出回路１２０Ｃの構成例を示す回路図である。図２３において、電圧検出回路１２０Ｃは、図１８の電圧検出回路１２０に比較して、以下の点が異なる。なお、以下の異なる点は、その周辺の構成および動作も含む。
（１）テストモード制御回路２０に代えて、テストモード制御回路２０Ａを備える。
（２）例えばテストモード制御回路２０Ａはテストモード信号Ｓｔｍが入力されることでテストモードに設定できる。ＶＤＤ－ＶＳＳ間の電源電圧ＶＤＤ１から分圧抵抗Ｒ１１，Ｒ１３等により分圧された分圧電圧Ｖｄｉｖを出力する回路（テスター装置９０で分圧電圧Ｖｄｉｖを測定する。）をさらに備え、具体的には、スイッチＳＷ１と、パッドＰ３４をさらに備える。ここで、分圧電圧ＶｄｉｖはスイッチＳＷ１及びパッドＰ３４を介して外部のテスター装置９０の電圧センサ９２に出力され、テスター装置９０の電圧センサ９２がパッドＰ３４－ＶＳＳ間の電圧を測定することで、個々の半導体装置毎に異なる分圧電圧Ｖｄｉｖを知ることが可能となる。
（３）テスター装置９０は、コントローラ９１と、電圧センサ９２と、パルス信号発生器２１とを備える。コントローラ９１は、テストモード信号Ｓｔｍを、パッドＰ４０を介してテストモード制御回路２０Ａに出力することで、テストモード制御回路２０Ａからのスイッチ制御信号Ｓｃ，Ｓｃｓを反転させテストモードとなる。なお、コンパレータ３１の電圧検出信号Ｓｄはテスター装置９０のコントローラ９１に入力される。
（４）テストモード制御回路２０Ａは、スイッチ制御信号Ｓｃを発生することに加えて、スイッチＳＷ１のオン又はオフを制御する。従って、電圧検出回路１２０Ｃは抵抗値調整装置を構成する。
以下、相違点について説明する。
図２３は実施形態１５に係る電圧検出回路１２０Ｃの構成例を示す回路図である。図２３において、電圧検出回路１２０Ｃは、図１８の電圧検出回路１２０に比較して、以下の点が異なる。なお、以下の異なる点は、その周辺の構成および動作も含む。
（１）テストモード制御回路２０に代えて、テストモード制御回路２０Ａを備える。
（２）例えばテストモード制御回路２０Ａはテストモード信号Ｓｔｍが入力されることでテストモードに設定できる。ＶＤＤ－ＶＳＳ間の電源電圧ＶＤＤ１から分圧抵抗Ｒ１１，Ｒ１３等により分圧された分圧電圧Ｖｄｉｖを出力する回路（テスター装置９０で分圧電圧Ｖｄｉｖを測定する。）をさらに備え、具体的には、スイッチＳＷ１と、パッドＰ３４をさらに備える。ここで、分圧電圧ＶｄｉｖはスイッチＳＷ１及びパッドＰ３４を介して外部のテスター装置９０の電圧センサ９２に出力され、テスター装置９０の電圧センサ９２がパッドＰ３４－ＶＳＳ間の電圧を測定することで、個々の半導体装置毎に異なる分圧電圧Ｖｄｉｖを知ることが可能となる。
（３）テスター装置９０は、コントローラ９１と、電圧センサ９２と、パルス信号発生器２１とを備える。コントローラ９１は、テストモード信号Ｓｔｍを、パッドＰ４０を介してテストモード制御回路２０Ａに出力することで、テストモード制御回路２０Ａからのスイッチ制御信号Ｓｃ，Ｓｃｓを反転させテストモードとなる。なお、コンパレータ３１の電圧検出信号Ｓｄはテスター装置９０のコントローラ９１に入力される。
（４）テストモード制御回路２０Ａは、スイッチ制御信号Ｓｃを発生することに加えて、スイッチＳＷ１のオン又はオフを制御する。従って、電圧検出回路１２０Ｃは抵抗値調整装置を構成する。
以下、相違点について説明する。
【0135】
以上のように構成された図２３の電圧検出回路１２０Ｃにおいて、テストモード制御回路２０ＡがＨレベルのスイッチ制御信号ＳｃｓをスイッチＳＷ１に出力したとき、スイッチＳＷ１がオンされ、分圧電圧ＶｄｉｖがスイッチＳＷ１を介してパッドＰ３４に出力される。一方、Ｌレベルのスイッチ制御信号ＳｃｓをスイッチＳＷ１に出力したとき、スイッチＳＷ１がオフされ、このとき、分圧電圧ＶｄｉｖがスイッチＳＷ１を介してパッドＰ３４に出力されない。
【0136】
次いで、図２３の電圧検出回路１２０Ｃの抵抗体Ｒ１の抵抗値変化量Ｒｘ（抵抗体Ｒ１を所望値の抵抗値Ｒ１にするときに、抵抗体Ｒ１を変化させるべき調整用抵抗値変化量をいう。）をテストモード制御回路２０Ａにより算出する方法について以下に説明する。
【0137】
図２３の電圧検出回路１２０Ｃにおいて、ＶＤＤ－ＶＳＳ間に電源電圧ＶＤＤ１を印加したときに、パッドＰ３４から出力される接地電圧ＶＳＳ基準の分圧電圧をＶｄｉｖとすると、個々の抵抗分圧比は次式で算出できる。
【0138】
(R13+R1)/(R12a+R11+R13+R1)=Vdiv/VDD1 （１）
【0139】
抵抗体Ｒ１の抵抗値調整前に、接地電圧ＶＳＳ基準の電源電圧ＶＤＤ１に変化させてコンパレータ３１の出力電圧であるＶＤＤ－ＶＳＳ間電圧検出信号ＳｄがＬレベルからＨレベルに反転する電源電圧ＶＤＤ１を、検出電圧ＶｄｅｔＡとして測定する。また、抵抗体Ｒ１を抵抗値変化量Ｒｘだけ変化させたときの、ＶＤＤ－ＶＳＳ間電源電圧ＶＤＤ１の検出電圧の目標値を検出電圧ＶｄｅｔＢとすると、次式が成立する。
【0140】
VdetA(R13+R1)/(R12a+R11+R13+R1)
=VdetB(R13+R1+Rx)/(R12a+R11+R13+R1+Rx) （２）
=VdetB(R13+R1+Rx)/(R12a+R11+R13+R1+Rx) （２）
【0141】
ここで、前記式（１）及び式（２）から、次式を用いて、抵抗体Ｒ１の抵抗値変化量Ｒｘを算出できる。
【0142】
【数1】
【0143】
以上説明したように、実施形態１５に係る電圧検出回路１２０Ｃによれば、可変抵抗Ｒ１２を個々の装置毎に異なる値に変化させた場合であっても、抵抗体Ｒ１の抵抗値変化量Ｒｘを算出でき、これに基づいて、抵抗体Ｒ１の抵抗値を所望の抵抗値に設定することができる。従って、電圧検出回路１２０Ｃは抵抗値調整装置を構成する。
【0144】
以上の実施形態１５において、半導体装置１０は、本発明はこれに限らず、半導体装置１０Ａ～１０Ｅ、並びにそれらの複数の半導体装置を直列に接続した配置構成であってもよい。
【0145】
（実施形態１６）
図２４は実施形態１６に係る電圧検出回路１２０Ｄの構成例を示す回路図である。図２３では、分圧電圧Ｖｄｉｖを出力する専用パッドとしてパッドＰ３４を設けていた。これに対して、図２４では、所定の内部回路２５と接続されるパッドＰ３４を、分圧電圧Ｖｄｉｖを出力するパッドと共通化できる構成例である。
図２４は実施形態１６に係る電圧検出回路１２０Ｄの構成例を示す回路図である。図２３では、分圧電圧Ｖｄｉｖを出力する専用パッドとしてパッドＰ３４を設けていた。これに対して、図２４では、所定の内部回路２５と接続されるパッドＰ３４を、分圧電圧Ｖｄｉｖを出力するパッドと共通化できる構成例である。
【0146】
図２４において、電圧検出回路１２０Ｄは、図２３の電圧検出回路１２０Ｃに比較して以下の点が異なる。（１）スイッチＳＷ１とパッドＰ３４との間の接続点はスイッチＳＷ２を介して内部回路２５に接続される。ここで、内部回路２５とは、例えば抵抗体Ｒ１と同じシリコン上に形成される回路である。
（２）テストモード制御回路２０Ａからのスイッチ制御信号Ｓｃｓはさらに、インバータＩＮＶ３を介してスイッチＳＷ２の制御端子に入力される。すなわち、スイッチＳＷ２はスイッチＳＷ１とは互いに反転関係でオンオフ制御される。
（２）テストモード制御回路２０Ａからのスイッチ制御信号Ｓｃｓはさらに、インバータＩＮＶ３を介してスイッチＳＷ２の制御端子に入力される。すなわち、スイッチＳＷ２はスイッチＳＷ１とは互いに反転関係でオンオフ制御される。
【0147】
以上のように構成された電圧検出回路１２０Ｄにおいて、テストモード制御回路２０Ａがスイッチ制御信号ＳｃｓをＬレベルからＨレベルに反転させることで、スイッチＳＷ１をオンさせ、それと同期してスイッチＳＷ２をオフさせることで、分圧された検出電圧である分圧電圧Ｖｄｉｖと、内部回路２５とを電気的に切り離して、分圧電圧Ｖｄｉｖを、パッドＰ３４を介して外部のテスター装置９０に出力できる。
【0148】
図２５は、テスター装置９０のコントローラ９１により実行される図２４の電圧検出回路１２０Ｄの抵抗体の抵抗値調整処理を示すフローチャートである。なお、図２５の抵抗体の抵抗値調整処理は図２３の電圧検出回路１２０Ｃにも適用できる。
【0149】
図２５において、まず、ステップＳ１１の通常モードの初期化処理では、スイッチ制御信号ＳｃをＨレベルにし、スイッチ制御信号ＳｃｓをＬレベルにすることで、ＭＯＳトランジスタＱ４及びスイッチＳＷ２をオンし、ＭＯＳトランジスタＱ１，Ｑ２及びスイッチＳＷ１をオフする。次いで、ステップＳ１２では、その状態で、電源電圧ＶＤＤ１を上昇方向で変化させることで、ＶＤＤ－ＶＳＳ間電源電圧ＶＤＤ１に基づく分圧電圧Ｖｄｉｖを変化させ、電圧検出信号ＳｄがＬレベルからＨレベルに反転したとき（ステップＳ１２でＹＥＳ）、ステップＳ１３において、そのときの電源電圧ＶＤＤ１を検出電圧ＶｄｅｔＡとして測定する。
【0150】
次いで、ステップＳ１４において、スイッチ制御信号ＳｃｓをＨレベルにすることで、スイッチＳＷ１をオンし、スイッチＳＷ２をオフする。その状態で、ステップＳ１５において、パッドＰ３４から出力される分圧電圧Ｖｄｉｖをテスター装置９０の電圧センサ９２により測定する。さらに、ステップＳ１６において、テスター装置９０のコントローラ９１は、以上より得られた検出電圧ＶｄｅｔＡと、分圧電圧Ｖｄｉｖと、既知である抵抗値Ｒ１３，Ｒ１と、目標値である検出電圧ＶｄｅｔＢを、式（３）を用いて抵抗値変化量Ｒｘを算出する。次いで、ステップＳ１７で、テストモード制御回路２０Ａはスイッチ制御信号ＳｃをＬレベルにすることで、ＭＯＳトランジスタＱ１，Ｑ２をオンし、ＭＯＳトランジスタＱ４をオフする。さらに、ステップＳ１８において、計算された抵抗値変化量Ｒｘに基づいて、抵抗値調整用パルス信号発生器２１により、上述の公知の方法で、所定の時間で所定の電圧を用いて抵抗体Ｒ１に電流を流すことで、抵抗値変化量Ｒｘ分だけ抵抗体Ｒ１の抵抗値を変化させる。
【0151】
以上説明したように、実施形態１６に係る電圧検出回路１２０Ｄによれば、可変抵抗Ｒ１２を変化させた場合であっても、抵抗体Ｒ１の抵抗値変化量Ｒｘを算出でき、これに基づいて、抵抗体Ｒ１の抵抗値を所望の抵抗値に設定することができる。従って、電圧検出回路１２０Ｄは抵抗値調整装置を構成する。
【0152】
以上の実施形態１６において、半導体装置１０は、本発明はこれに限らず、半導体装置１０Ａ～１０Ｅ、並びにそれらの複数の半導体装置を直列に接続した配置構成であってもよい。
【0153】
（実施形態１７）
図２６は実施形態１７に係る電圧検出回路１２０Ｅの構成例を示す回路図である。ここで、電圧検出回路１２０Ｅは前記第２のテスト工程にて個々の抵抗分圧比を知るための別の回路例である。図２６において、電圧検出回路１２０Ｄは、図２４の電圧検出回路１２０Ｃに比較して以下の点が異なる。
（１）コンパレータ３１及び基準電圧源４５に代えて、オペアンプ３２及び基準電圧源４５を含むボルテージフォロワ回路を備える。なお、スイッチＳＷ３がオフ、SW4がオンのときは、オペアンプ３２はコンパレータとして動作し、前記電圧検出信号Ｓｄと同様の信号電圧（電圧検出信号Ｖｄ）となりテスター装置９０に出力される一方、スイッチＳＷ３がオン、SW4がオフのときは、オペアンプ３２はボルテージフォロワ回路として動作し、ＶｄはVrefをそのまま出力する。
（２）ボルテージフォロワーアンプ回路の周辺回路として、スイッチＳＷ３，ＳＷ４，ＳＷ５及びインバータＩＮＶ４及び遅延回路２６を備える。なお、遅延回路２６は、例えば、電圧検出信号Ｖｄに基づいて遅延時間を有する。
以下、相違点について説明する。
図２６は実施形態１７に係る電圧検出回路１２０Ｅの構成例を示す回路図である。ここで、電圧検出回路１２０Ｅは前記第２のテスト工程にて個々の抵抗分圧比を知るための別の回路例である。図２６において、電圧検出回路１２０Ｄは、図２４の電圧検出回路１２０Ｃに比較して以下の点が異なる。
（１）コンパレータ３１及び基準電圧源４５に代えて、オペアンプ３２及び基準電圧源４５を含むボルテージフォロワ回路を備える。なお、スイッチＳＷ３がオフ、SW4がオンのときは、オペアンプ３２はコンパレータとして動作し、前記電圧検出信号Ｓｄと同様の信号電圧（電圧検出信号Ｖｄ）となりテスター装置９０に出力される一方、スイッチＳＷ３がオン、SW4がオフのときは、オペアンプ３２はボルテージフォロワ回路として動作し、ＶｄはVrefをそのまま出力する。
（２）ボルテージフォロワーアンプ回路の周辺回路として、スイッチＳＷ３，ＳＷ４，ＳＷ５及びインバータＩＮＶ４及び遅延回路２６を備える。なお、遅延回路２６は、例えば、電圧検出信号Ｖｄに基づいて遅延時間を有する。
以下、相違点について説明する。
【0154】
図２６において、分圧抵抗Ｒ１１，Ｒ１３等により分圧された分圧電圧ＶｄｉｖはスイッチＳＷ４を介してオペアンプ３２の反転入力端子に入力され、オペアンプ３２の出力端子はスイッチＳＷ３を介してオペアンプ３２の反転入力端子に接続される。オペアンプ３２の出力電圧である電圧検出信号ＶｄはスイッチＳＷ５及び遅延回路２６を介してパッドＰ３６に出力される。ここで、テストモード制御回路２０Ｂからのスイッチ制御信号ＳｃａはスイッチＳＷ３の制御端子に入力されるとともに、インバータＩＮＶ４を介してスイッチＳＷ４，ＳＷ５の制御端子に入力される。なお、Ｈレベルのスイッチ制御信号Ｓｃａに応答してスイッチＳＷ３がオンされるとともに、スイッチＳＷ４，ＳＷ５はオフされる。一方、Ｌレベルのスイッチ制御信号Ｓｃａに応答してスイッチＳＷ３がオフされるとともに、スイッチＳＷ４，ＳＷ５はオンされる。
【0155】
以上のように構成された電圧検出回路１２０Ｅにおいて、テストモードのとき、テストモード制御回路２０Ｂは、スイッチ制御信号ＳｃａをＬレベルからＨレベルに反転させることで、スイッチＳＷ３をオンし、オペアンプ３２をコンパレータの動作からボルテージフォロワ回路の動作に変更できる。スイッチＳＷ３のオンと同期してスイッチＳＷ４，ＳＷ５をオフさせることで、ボルテージフォロワ回路を分圧抵抗Ｒ１１，Ｒ１３の回路と遅延回路２６とから電気的に切り離すことができる。
【0156】
パッドＰ３４からは基準電圧Ｖｒｅｆが出力され、個々の抵抗分圧比は次式で算出できる。
【0157】
(R13+R1)/(R12a+R11+R13+R1)=Vref/VdetA （４）
【0158】
ここで、簡単化のために、基準電圧Ｖｒｅｆはオペアンプ３２のオフセット電圧も加算した電圧とする。抵抗体Ｒ１の抵抗値調整前に、電源電圧ＶＤＤ＝ＶＤＤ１を上昇方向で変化させたときに、オペアンプ３２の出力電圧であってコンパレータとして動作するときの前記電圧検出信号ＶｄがＨレベルからＬレベルに反転するＶＤＤ－ＶＳＳ間電源電圧ＶＤＤ１に対応する分圧電圧Ｖｄｉｖを、検出電圧ＶｄｅｔＡとして測定する。式（２）は図２４の回路と同様に成立して次式で表されるので、式（２）及び式（３）により、抵抗値変化量Ｒｘを算出できる。
【0159】
【数2】
【0160】
【0161】
図２７において、まず、ステップＳ２１の通常モードの初期化処理では、スイッチ制御信号ＳｃをＨレベルにし、スイッチ制御信号Ｓｃｓ，ＳｃａをＬレベルにすることで、ＭＯＳトランジスタＱ４及びスイッチＳＷ２，ＳＷ４，ＳＷ５をオンし、ＭＯＳトランジスタＱ１，Ｑ２及びスイッチＳＷ１，ＳＷ３をオフする。次いで、ステップＳ２２では、その状態で、電源電圧ＶＤＤ１を上昇方向で変化させることで、ＶＤＤ－ＶＳＳ間電源電圧ＶＤＤ１に基づく分圧電圧Ｖｄｉｖを変化させ、電圧検出信号ＶｄがＨレベルからＬレベルに反転したとき（ステップＳ２２でＹＥＳ）、ステップＳ２３において、そのときの電源電圧ＶＤＤ１に対応する分圧電圧Ｖｄｉｖを検出電圧ＶｄｅｔＡとして測定する。
【0162】
次いで、ステップＳ２４において、スイッチ制御信号Ｓｃｓ，ＳｃａをＨレベルにすることで、スイッチＳＷ１，ＳＷ３をオンし、スイッチＳＷ２，ＳＷ４，ＳＷ５をオフする。その状態で、ステップＳ２５において、パッドＰ３４から出力される基準電圧Ｖｒｅｆをテスター装置９０の電圧センサ９２により測定する。ステップＳ２６において、テスター装置９０のコントローラ９１は、以上より得られた検出電圧ＶｄｅｔＡと、基準電圧Ｖｒｅｆと、既知である抵抗値Ｒ１３，Ｒ１と、目標値である検出電圧ＶｄｅｔＢを、式（５）を用いて抵抗値変化量Ｒｘを算出する。次いで、ステップＳ２７で、テストモード制御回路２０Ｂはスイッチ制御信号ＳｃをＬレベルにすることで、ＭＯＳトランジスタＱ１，Ｑ２をオンし、ＭＯＳトランジスタＱ４をオフする。さらに、ステップＳ２８において、計算された抵抗値変化量Ｒｘに基づいて、その状態を維持したまま、抵抗値調整用パルス信号発生器２１により、所定の時間で所定の電圧を用いて抵抗体Ｒ１に電流を流すことで、抵抗値変化量Ｒｘ分だけ抵抗体Ｒ１の抵抗値を変化させる。
【0163】
以上説明したように、実施形態１７に係る電圧検出回路１２０Ｅによれば、可変抵抗Ｒ１２を変化させた場合であっても、抵抗体Ｒ１の抵抗値変化量Ｒｘを算出でき、これに基づいて、抵抗体Ｒ１の抵抗値を所望の抵抗値に設定することができる。従って、電圧検出回路１２０Ｅは抵抗値調整装置を構成する。
【0164】
以上の実施形態１７において、半導体装置１０は、本発明はこれに限らず、半導体装置１０Ａ～１０Ｅ、並びにそれらの複数の半導体装置を直列に接続した配置構成であってもよい。
【0165】
また、スイッチ制御信号Ｓｃａ，Ｓｃｓを異なる制御信号としたが、本発明はこれに限らず、同一または同期して反転するスイッチ制御信号としてもよい。
【0166】
（実施形態１８）
図２８は実施形態１８に係る電圧検出回路１２０Ｆの構成例を示す回路図である。図２８において、電圧検出回路１２０Ｆは、図２３の電圧検出回路１２０Ｃに比較して以下の点が異なる。
（１）半導体装置回路３０に代えて、半導体装置回路３０Ｃを備える。
（２）テストモード制御回路２０Ａに代えて、テストモード制御回路２０Ｃを備える。
以下、相違点について説明する。
図２８は実施形態１８に係る電圧検出回路１２０Ｆの構成例を示す回路図である。図２８において、電圧検出回路１２０Ｆは、図２３の電圧検出回路１２０Ｃに比較して以下の点が異なる。
（１）半導体装置回路３０に代えて、半導体装置回路３０Ｃを備える。
（２）テストモード制御回路２０Ａに代えて、テストモード制御回路２０Ｃを備える。
以下、相違点について説明する。
【0167】
図２８において、半導体装置回路３０Ｃは、図８の半導体装置１００と、抵抗比が既知の基準抵抗である分圧抵抗Ｒ１１，Ｒ１３と、調整用可変抵抗Ｒ１２と、調整用可変抵抗である抵抗体Ｒ１と、スイッチ素子であるＰＭＯＳトランジスタＱ４と、ノアゲートＮＯＲ１とを備えて構成される。ここで、半導体装置１００において、各半導体装置１０－１，１０－２，１０－３の抵抗体Ｒ１を区別して表示するために、抵抗体Ｒ１－１，Ｒ１－２，Ｒ１－３とする。
【0168】
テストモード制御回路２０Ｃは３個のスイッチ制御信号Ｓｃ１，Ｓｃ２，Ｓｃ３を発生してそれぞれ各半導体装置１０－１，１０－２，１０－３の各ノードＰ１１，Ｐ１２，Ｐ１３に出力するとともに、ノアゲートＮＯＲ１を介してＭＯＳトランジスタＱ４のゲートに出力する。
【0169】
【0170】
図２９において、まず、ステップＳ３１の通常モードの初期化処理では、スイッチ制御信号Ｓｃ１，Ｓｃ２，Ｓｃ３をＬレベルにすることで、ＭＯＳトランジスタＱ４をオンし、半導体装置１０－１，１０－２，１０－３のＭＯＳトランジスタＱ１，Ｑ２をオフする。次いで、ステップＳ３２では、その状態で、電源電圧ＶＤＤ１を上昇方向で変化させることで、ＶＤＤ－ＶＳＳ間電圧に基づく分圧電圧Ｖｄｉｖを変化させ、電圧検出信号ＳｄがＬレベルからＨレベルに反転したとき（ステップＳ３２でＹＥＳ）、ステップＳ３３において、そのときの電源電圧ＶＤＤ１を検出電圧ＶｄｅｔＡとして測定する。ここで、検出電圧ＶｄｅｔＡには次式が成立する。
【0171】
Vref
=VdetA(R13+(R1-1)+(R2-1)+R42)/(R12a+R11+R13+(R1-1)+(R1-2)+(R1-3))
（６）
=VdetA(R13+(R1-1)+(R2-1)+R42)/(R12a+R11+R13+(R1-1)+(R1-2)+(R1-3))
（６）
【0172】
次いで、ステップＳ３４において、スイッチ制御信号Ｓｃ１をＨレベルにすることで、半導体装置１０－１のＭＯＳトランジスタＱ１，Ｑ２をオンし、ＭＯＳトランジスタＱ４をオフする。その状態で、ステップＳ３５において、抵抗体Ｒ１－１を所定の変化量ΔＲだけ変化させ、これを「試行トリミング」とする。次いで、ステップＳ３６において、スイッチ制御信号Ｓｃ１をＬレベルにすることで、半導体装置１０－１のＭＯＳトランジスタＱ１，Ｑ２をオフし、ＭＯＳトランジスタＱ４をオンする。次いで、ステップＳ３７では、その状態で、電源電圧ＶＤＤ１を上昇方向で変化させることで、ＶＤＤ－ＶＳＳ間電圧に基づく分圧電圧Ｖｄｉｖを変化させ、電圧検出信号ＳｄがＬレベルからＨレベルに反転したとき（ステップＳ３７でＹＥＳ）、ステップＳ３８において、そのときの電源電圧ＶＤＤ＝ＶＤＤ１を検出電圧ＶｄｅｔＣとして測定する。ここで、検出電圧ＶｄｅｔＣには次式が成立する。
【0173】
Vref
=VdetC(R13+(R1-1)+(R1-2)+(R1-3)+ΔR)/(R12a+R1+R3+(R1-1)+(R1-2)+(R1-3)+ΔR)
（７）
=VdetC(R13+(R1-1)+(R1-2)+(R1-3)+ΔR)/(R12a+R1+R3+(R1-1)+(R1-2)+(R1-3)+ΔR)
（７）
【0174】
ここで、式（６）及び式（７）より次式が成立する。
【0175】
VdetA(R13+(R1-1)+(R1-2)+(R1-3))/(R12a+R11+R13+(R1-1)+(R1-2)+(R1-3))
=VdetC(R13+(R1-1)+(R1-2)+(R1-3)+ΔR)/(R12a+R11+R13+(R1-1)+(R1-2)+(R1-3)+ΔR)
（８）
=VdetC(R13+(R1-1)+(R1-2)+(R1-3)+ΔR)/(R12a+R11+R13+(R1-1)+(R1-2)+(R1-3)+ΔR)
（８）
【0176】
前記測定により得られた検出電圧ＶｄｅｔＡとＶｄｅｔＣ、また既知である抵抗Ｒ１１，Ｒ１３，Ｒ１－１，Ｒ１－２，Ｒ１－３，ΔＲを式（８）に代入すれば、抵抗Ｒ１２ａを算出できる。
【0177】
ここで、
Ry=R3+(R1-1)+(R1-2)+(R1-3)
とおくと、抵抗Ｒ１２ａは次式のように求まる。
Ry=R3+(R1-1)+(R1-2)+(R1-3)
とおくと、抵抗Ｒ１２ａは次式のように求まる。
【0178】
【数3】
【0179】
さらに、抵抗体Ｒ１において追加で調整すべき抵抗値変化量をＲｘ、ＶＤＤ－ＶＳＳ検出電圧の目標値をＶｄｅｔＢとすると、次式が成立する。
【0180】
VdetC(R13+(R1-1)+(R1-2)+(R1-3)+ΔR)/(R12a+R11+R13+(R1-1)+(R1-2)+(R1-3)+ΔR)
=VdetB(R13+(R1-1)+(R1-2)+(R1-3)+ΔR+Rx)/(R12a+R11+R13+(R1-1)+(R1-2)+(R1-3)+ΔR+Rx)
（１０）
=VdetB(R13+(R1-1)+(R1-2)+(R1-3)+ΔR+Rx)/(R12a+R11+R13+(R1-1)+(R1-2)+(R1-3)+ΔR+Rx)
（１０）
【0181】
式（８）で算出した抵抗値Ｒ１２ａ、前記測定により得られた検出電圧ＶｄｅｔＣ、また既知である検出電圧ＶｄｅｔＢ，抵抗Ｒ１１，Ｒ１３，Ｒ１－１，Ｒ１－２，Ｒ１－３，ΔＲを式（９）に代入すれば、抵抗値変化量Ｒｘを、次式を用いて算出できる。
【0182】
【数4】
【0183】
ここで、式（１１）の抵抗Ｒ１２ａに、式（１１）の右辺を代入すると、次式を得る。
【0184】
【数5】
【0185】
図２９のステップＳ３９において、テスター装置９０のコントローラ９１は式（１０）を用いて抵抗値変化量Ｒｘを計算する。次いで、ステップＳ４０において、算出された抵抗値変化量Ｒｘに基づいて、スイッチ制御信号Ｓｃ２，Ｓｃ３をＨレベル又はＬレベルに設定する。具体的には、以下の通りである。
【0186】
（１）０．５ΔＲ＜Ｒｘ≦１．５ΔＲのとき、スイッチ制御信号Ｓｃ２をＨレベルにすることで、半導体装置１０－２のＭＯＳトランジスタＱ１，Ｑ２をオンし、ＭＯＳトランジスタＱ４をオフする。（２）１．５ΔＲ＜Ｒｘ≦２．５ΔＲのとき、スイッチ制御信号Ｓｃ２およびＳｃ３をＨレベルにすることで、半導体装置１０－２および１０－３のＭＯＳトランジスタＱ１，Ｑ２をオンし、ＭＯＳトランジスタＱ４をオフする。
【0187】
次いで、ステップＳ４１において、計算された抵抗値変化量Ｒｘに基づいて、抵抗値調整用パルス信号発生器２１により、上述のように公知の方法で、所定の時間で所定の電圧を用いて抵抗体Ｒ１－２，Ｒ１－３に対して個別に電流を流すことで、抵抗体Ｒ１－２，Ｒ１－３の抵抗値調整を行う。
【0188】
以上説明したように、実施形態１８に係る電圧検出回路１２０Ｆによれば、可変抵抗Ｒ１２を変化させた場合であっても、図２３、図２４及び図２６におけるパッドＰ３４、スイッチＳＷ１～ＳＷ５を搭載することなく検出電圧ＶｄｅｔＢに設定するための抵抗体Ｒ１－２，Ｒ１－３の抵抗値変化量Ｒｘを算出でき、これに基づいて、抵抗体Ｒ１－１，Ｒ１－２，Ｒ１－３の抵抗値を所望の抵抗値に設定することができる。従って、電圧検出回路１２０Ｆは抵抗値調整装置を構成する。
【0189】
以上の実施形態１８において、半導体装置１００は、本発明はこれに限らず、１００Ａ～１００Ｇであってもよい。また、半導体装置１００の抵抗体Ｒ１－１，Ｒ１－２、Ｒ１－３は、後述する図３２のような２の冪乗和の抵抗体Ｒ１の本数を並べたビット構成にしてもよい。
【0190】
（実施形態１９）
図３０は実施形態１９に係る半導体装置１０Ｅの構成例を示す回路図である。図３０において、半導体装置１０Ｅは、図１の半導体装置１０に比較して以下の点が異なる。
（１）抵抗体Ｒ１に対して並列に、多結晶シリコン抵抗体Ｒ１Ａを接続した。
以下、相違点について説明する。
図３０は実施形態１９に係る半導体装置１０Ｅの構成例を示す回路図である。図３０において、半導体装置１０Ｅは、図１の半導体装置１０に比較して以下の点が異なる。
（１）抵抗体Ｒ１に対して並列に、多結晶シリコン抵抗体Ｒ１Ａを接続した。
以下、相違点について説明する。
【0191】
図３０の半導体装置１０Ｅでは、抵抗体Ｒ１，Ｒ１Ａを並列に接続することで、抵抗変化量をより小さくし、より高い分解能で調整することができるようになる。ここで、抵抗体Ｒ１，Ｒ１Ａは同じパラメーターの抵抗値調整素子を用い、抵抗値をＲ１、抵抗値調整値をΔＲとした場合、図１の構成では抵抗値調整値の分解能はΔＲとなる。
【0192】
図３０の回路構成の場合、次式が成立する。
【0193】
１／（Ｒ１＋ΔＲ）＋１／（Ｒ１＋ΔＲ）
＝１／（１／２Ｒ１＋１／２×ΔＲ）
＝１／（１／２Ｒ１＋１／２×ΔＲ）
【0194】
従って，抵抗値調整値の分解能ΔＲ／２となり、図１の分解能と比較して高くすることができる。すなわち、並列接続した複数の抵抗体Ｒ１を、抵抗体Ｒ１を直列接続した回路に組み込むことで、分解能をより細かくする特有の効果がある。
【0195】
なお、図３０の実施形態１９に係る抵抗体Ｒ１に並列に別の抵抗体Ｒ１Ａを接続することは、本明細書のすべての実施形態に係るすべての抵抗体Ｒ１に対して、もしくは一部の抵抗体Ｒ１に対して適用することができる。
【0196】
（実施形態２０）
図３１は実施形態２０に係る半導体装置１００Ｆの構成例を示す回路図である。図３１において、半導体装置１００Ｆは、図８の半導体装置１００と、図３０の半導体装置１０Ｅとを備え、図８の半導体装置１００の後段に図３０の半導体装置１０Ｅを配置したことを特徴としている。以下、図８の半導体装置１００との相違点について説明する。
図３１は実施形態２０に係る半導体装置１００Ｆの構成例を示す回路図である。図３１において、半導体装置１００Ｆは、図８の半導体装置１００と、図３０の半導体装置１０Ｅとを備え、図８の半導体装置１００の後段に図３０の半導体装置１０Ｅを配置したことを特徴としている。以下、図８の半導体装置１００との相違点について説明する。
【0197】
図３１において、半導体装置１０Ｅのスイッチ制御信号Ｓｃ４はパッドＰ１４に印加される。ノードＰ１とノードＰ２の間に、半導体装置１００の３個の抵抗体Ｒ１と、半導体装置１０Ｅの抵抗体Ｒ１，Ｒ１Ａの並列回路との直列回路が挿入されて配置される。
【0198】
図８の半導体装置１００の場合、抵抗体Ｒ１の１つ当たりの調整効果はΔＲであり、抵抗体Ｒ１の個数を増大したときの抵抗値調整効果はΔＲ、２ΔＲ、３ΔＲと、ΔＲの分解能で抵抗値を調整できる。これに対して、図３０の半導体装置１００Ｆの場合、半導体装置１０ＥのＭＯＳトランジスタＱ１，Ｑ２をオンし、抵抗体Ｒ１，Ｒ１Ａを調整することができる。このときの抵抗値調整効果は１／２ΔＲ、ΔＲ、３／２ΔＲ，…と分解能を１／２ΔＲに細かくすることができる。また、並列接続する抵抗体Ｒ１を３つ、４つと増やすことで、分解能は１／３ΔＲ、１／４ΔＲとより細かくすることができる。
【0199】
（実施形態２１）
図３２は実施形態２１に係る半導体装置１００Ｇの構成例を示す回路図である。図３２の半導体装置１００Ｇはデジタル回路に用いる場合の構成例であって、図１０の半導体装置１００Ｂに比較して以下の点が異なる。
（１）半導体装置グループ数は３個で同じであるが、第１の半導体装置グループの半導体装置数を４個にしたことを特徴としている。
（２）半導体装置１００Ｇは、半導体装置グループＧ３１，Ｇ３２，Ｇ３３を有する。
（３）半導体装置グループＧ３１は、４個の半導体装置１０－１～１０－４を含み、半導体装置グループＧ３２は、２個の半導体装置１０－５～１０－６を含み、半導体装置グループＧ３３は、１個の半導体装置１０－７を含む。
（４）互いに隣接する半導体装置１０の抵抗体Ｒ１間に連結抵抗Ｒ２を備える。
図３２は実施形態２１に係る半導体装置１００Ｇの構成例を示す回路図である。図３２の半導体装置１００Ｇはデジタル回路に用いる場合の構成例であって、図１０の半導体装置１００Ｂに比較して以下の点が異なる。
（１）半導体装置グループ数は３個で同じであるが、第１の半導体装置グループの半導体装置数を４個にしたことを特徴としている。
（２）半導体装置１００Ｇは、半導体装置グループＧ３１，Ｇ３２，Ｇ３３を有する。
（３）半導体装置グループＧ３１は、４個の半導体装置１０－１～１０－４を含み、半導体装置グループＧ３２は、２個の半導体装置１０－５～１０－６を含み、半導体装置グループＧ３３は、１個の半導体装置１０－７を含む。
（４）互いに隣接する半導体装置１０の抵抗体Ｒ１間に連結抵抗Ｒ２を備える。
【0200】
以上のように構成された半導体装置１００Ｇによれば、抵抗値調整効果を８進数で表すことができる。これによりデジタル回路の２進数を表す回路としての活用に広げることができる。
【0201】
図３２において、
（１）パッドＰ１１に入力されるスイッチ制御信号Ｓｃ１のみをＨレベルにすることで、半導体装置１０－１～１０－４の４個の抵抗体Ｒ１の抵抗値を調整できる。
（２）パッドＰ１２に入力されるスイッチ制御信号Ｓｃ２のみをＨレベルにすることで、半導体装置１０－５～１０－６の２個の抵抗体Ｒ１の抵抗値を調整できる。
（３）パッドＰ１３に入力されるスイッチ制御信号Ｓｃ３のみをＨレベルにすることで、半導体装置１０－７の１個の抵抗体Ｒ１の抵抗値を調整できる。
（１）パッドＰ１１に入力されるスイッチ制御信号Ｓｃ１のみをＨレベルにすることで、半導体装置１０－１～１０－４の４個の抵抗体Ｒ１の抵抗値を調整できる。
（２）パッドＰ１２に入力されるスイッチ制御信号Ｓｃ２のみをＨレベルにすることで、半導体装置１０－５～１０－６の２個の抵抗体Ｒ１の抵抗値を調整できる。
（３）パッドＰ１３に入力されるスイッチ制御信号Ｓｃ３のみをＨレベルにすることで、半導体装置１０－７の１個の抵抗体Ｒ１の抵抗値を調整できる。
【0202】
以上説明したように、実施形態２１によれば、複数のスイッチ制御信号を共通化することでパッドを共通化し、半導体装置１００Ｇのチップ面積を、共通化していない半導体装置に比較して小さくすることができる。また、スイッチ制御信号により任意の抵抗体Ｒ１を選択できる。
【0203】
ここで、１つの抵抗体Ｒ１の抵抗値調整量をΔＲとする場合、抵抗値調整効果は下表に示す８通りで表される。
【0204】
【表2】
【0205】
（実施形態及び変形例の効果）
従って、実施形態及び変形例に係る半導体装置及び電圧検出回路によれば、以下の特有の効果を有する。
（１）２つの端子間に１つ以上の抵抗体と２つ以上の同時にオンオフするスイッチが配置されており、抵抗体への電流の流入又は電圧の印加を選択することができる。
（２）パッドを外部に引き出しており、抵抗体に直接に電流の流入又は電圧の印加ができる。
（３）抵抗体に不純物が含まれていることで、その濃度により抵抗値を制御することができ、また電流又は電圧のパルス印加で抵抗値を調整できる。
（４）電流又は電圧のパルス印加により抵抗値を変化させることができるため、パッケージされた半導体装置の精度向上に寄与できる。
（５）電流が流れる抵抗体はスイッチで選択することができ、電流を流入し又は電圧を印加して変化させる抵抗体を選択し、逆に変化させない抵抗体を選択することができる。
（６）２つのパッド間から印加される電圧は、連続または断続的であるとし、調整する抵抗値を制御することができる。
従って、実施形態及び変形例に係る半導体装置及び電圧検出回路によれば、以下の特有の効果を有する。
（１）２つの端子間に１つ以上の抵抗体と２つ以上の同時にオンオフするスイッチが配置されており、抵抗体への電流の流入又は電圧の印加を選択することができる。
（２）パッドを外部に引き出しており、抵抗体に直接に電流の流入又は電圧の印加ができる。
（３）抵抗体に不純物が含まれていることで、その濃度により抵抗値を制御することができ、また電流又は電圧のパルス印加で抵抗値を調整できる。
（４）電流又は電圧のパルス印加により抵抗値を変化させることができるため、パッケージされた半導体装置の精度向上に寄与できる。
（５）電流が流れる抵抗体はスイッチで選択することができ、電流を流入し又は電圧を印加して変化させる抵抗体を選択し、逆に変化させない抵抗体を選択することができる。
（６）２つのパッド間から印加される電圧は、連続または断続的であるとし、調整する抵抗値を制御することができる。
【0206】
さらに、各実施形態グループに係る発明の態様について以下に説明する。なお、第１の実施形態グループに係る発明の態様は特許請求の範囲に記載の通りである。なお、請求項に対応する発明の態様の項を「態様項」といい、各実施形態グループ毎に通し番号を付与する。また、態様項に対応する代表図面番号を付す。
【0207】
（第１の実施形態グループに係る発明の態様）
第１の実施形態グループに係る発明の態様に係る「半導体装置」の態様項は以下の通りである。
第１の実施形態グループに係る発明の態様に係る「半導体装置」の態様項は以下の通りである。
【0208】
［態様項１］（図１）
２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対のスイッチ素子であって、所定のスイッチ制御信号に基づいて同時にオンオフする一対のスイッチ素子と、
を備える半導体装置。
２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対のスイッチ素子であって、所定のスイッチ制御信号に基づいて同時にオンオフする一対のスイッチ素子と、
を備える半導体装置。
【0209】
【0210】
［態様項３］（図１）
前記一対のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体を、前記スイッチ制御信号に基づいて選択するために設けられる、
態様項１に記載の半導体装置。
前記一対のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体を、前記スイッチ制御信号に基づいて選択するために設けられる、
態様項１に記載の半導体装置。
【0211】
［態様項４］（図３０）
前記第１の抵抗体に対して並列に接続される第２の抵抗体であって、
前記第２の抵抗体は前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能である、
態様項１に記載の半導体装置。
前記第１の抵抗体に対して並列に接続される第２の抵抗体であって、
前記第２の抵抗体は前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能である、
態様項１に記載の半導体装置。
【0212】
［態様項５］（図３０）
前記一対のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体及び前記第２の抵抗体を、前記スイッチ制御信号に基づいて選択するために設けられる、
態様項４に記載の半導体装置。
前記一対のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体及び前記第２の抵抗体を、前記スイッチ制御信号に基づいて選択するために設けられる、
態様項４に記載の半導体装置。
【0213】
【0214】
［態様項７］（図１６、図１７）
前記電源は、前記第１の抵抗体に対して、所定の電流もしくは所定の電圧を、時間的に連続、または時間的に断続的で流し、もしくは印加する、
態様項１～５のうちのいずれか１つに記載の半導体装置。
前記電源は、前記第１の抵抗体に対して、所定の電流もしくは所定の電圧を、時間的に連続、または時間的に断続的で流し、もしくは印加する、
態様項１～５のうちのいずれか１つに記載の半導体装置。
【0215】
［態様項８］（図９）
互いに直列に接続された複数の第１の抵抗体を備える半導体装置であって、
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項１～５のうちのいずれか１つに記載の半導体装置。
互いに直列に接続された複数の第１の抵抗体を備える半導体装置であって、
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項１～５のうちのいずれか１つに記載の半導体装置。
【0216】
［態様項９］（図１０）
互いに直列に接続された複数の第１の抵抗体を備える半導体装置であって、
前記複数の第１の抵抗体を互いに異なる個数の第１の抵抗体を含むグループに分割され、
前記各グループの第１の抵抗体は直列に接続され、
前記各グループの一対のスイッチ素子に対するスイッチ制御信号は互いに同一である、
態様項１～５のうちのいずれか１つに記載の半導体装置。
互いに直列に接続された複数の第１の抵抗体を備える半導体装置であって、
前記複数の第１の抵抗体を互いに異なる個数の第１の抵抗体を含むグループに分割され、
前記各グループの第１の抵抗体は直列に接続され、
前記各グループの一対のスイッチ素子に対するスイッチ制御信号は互いに同一である、
態様項１～５のうちのいずれか１つに記載の半導体装置。
【0217】
［態様項１０］（図１０）
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項９に記載の半導体装置。
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項９に記載の半導体装置。
【0218】
［態様項１１］（図１０，図１２）
前記複数の第１の抵抗体において、互いに隣接する一対の第１の抵抗体の間に接続される第３の抵抗体をさらに備え、
前記第３の抵抗体は前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能である、
態様項９に記載の半導体装置。
前記複数の第１の抵抗体において、互いに隣接する一対の第１の抵抗体の間に接続される第３の抵抗体をさらに備え、
前記第３の抵抗体は前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能である、
態様項９に記載の半導体装置。
【0219】
【0220】
【0221】
（第２の実施形態グループに係る発明の態様）
第２の実施形態グループに係る発明の態様に係る「電圧検出回路」の態様項は以下の通りである。
第２の実施形態グループに係る発明の態様に係る「電圧検出回路」の態様項は以下の通りである。
【0222】
［態様項１］（図１８及び図１９）
２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対の第１のスイッチ素子であって、所定の第１のスイッチ制御信号に基づいて同時にオンオフする一対の第１のスイッチ素子とを備える半導体装置を含む電圧検出回路であって、
前記電圧検出回路は、
第１の電源電圧と、前記第１の電源電圧よりも低い第２の電源電圧との間に接続される直列回路であって、可変抵抗と、一対の分圧抵抗と、前記少なくとも１つの第１の抵抗体と、第２のスイッチ素子とが直列に接続された直列回路と、
前記一対の分圧抵抗により分圧された分圧電圧を所定のしきい値基準電圧と比較して、前記分圧電圧が前記しきい値基準電圧以上であるときに電圧検出信号を出力するコンパレータとを備え、
前記第２のスイッチ素子は、前記第１のスイッチ制御信号に基づいて、前記第１のスイッチ素子と同時にオンオフされる、
電圧検出回路。
２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対の第１のスイッチ素子であって、所定の第１のスイッチ制御信号に基づいて同時にオンオフする一対の第１のスイッチ素子とを備える半導体装置を含む電圧検出回路であって、
前記電圧検出回路は、
第１の電源電圧と、前記第１の電源電圧よりも低い第２の電源電圧との間に接続される直列回路であって、可変抵抗と、一対の分圧抵抗と、前記少なくとも１つの第１の抵抗体と、第２のスイッチ素子とが直列に接続された直列回路と、
前記一対の分圧抵抗により分圧された分圧電圧を所定のしきい値基準電圧と比較して、前記分圧電圧が前記しきい値基準電圧以上であるときに電圧検出信号を出力するコンパレータとを備え、
前記第２のスイッチ素子は、前記第１のスイッチ制御信号に基づいて、前記第１のスイッチ素子と同時にオンオフされる、
電圧検出回路。
【0223】
【0224】
【0225】
【0226】
［態様項５］（図１８及び図１９）
前記一対の第１のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体を、前記第１のスイッチ制御信号に基づいて選択するために設けられる、
態様項１に記載の電圧検出回路。
前記一対の第１のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体を、前記第１のスイッチ制御信号に基づいて選択するために設けられる、
態様項１に記載の電圧検出回路。
【0227】
【0228】
［態様項７］（図１６、図１７）
前記電源は、前記第１の抵抗体に対して、所定の電流もしくは所定の電圧を、時間的に連続、または時間的に断続的で流し、もしくは印加する、
態様項１～５のうちのいずれか１つに記載の電圧検出回路。
前記電源は、前記第１の抵抗体に対して、所定の電流もしくは所定の電圧を、時間的に連続、または時間的に断続的で流し、もしくは印加する、
態様項１～５のうちのいずれか１つに記載の電圧検出回路。
【0229】
［態様項８］（図９）
互いに直列に接続された複数の第１の抵抗体を備える電圧検出回路であって、
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項１～５のうちのいずれか１つに記載の電圧検出回路。
互いに直列に接続された複数の第１の抵抗体を備える電圧検出回路であって、
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項１～５のうちのいずれか１つに記載の電圧検出回路。
【0230】
［態様項９］（図１０）
互いに直列に接続された複数の第１の抵抗体を備える電圧検出回路であって、
前記複数の第１の抵抗体を互いに異なる個数の第１の抵抗体を含むグループに分割され、
前記各グループの第１の抵抗体は直列に接続され、
前記各グループの一対のスイッチ素子に対するスイッチ制御信号は互いに同一である、
態様項１～５のうちのいずれか１つに記載の電圧検出回路。
互いに直列に接続された複数の第１の抵抗体を備える電圧検出回路であって、
前記複数の第１の抵抗体を互いに異なる個数の第１の抵抗体を含むグループに分割され、
前記各グループの第１の抵抗体は直列に接続され、
前記各グループの一対のスイッチ素子に対するスイッチ制御信号は互いに同一である、
態様項１～５のうちのいずれか１つに記載の電圧検出回路。
【0231】
［態様項１０］（図１０）
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項９に記載の電圧検出回路。
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項９に記載の電圧検出回路。
【0232】
［態様項１１］（図１０，図１２）
前記複数の第１の抵抗体において、互いに隣接する一対の第１の抵抗体の間に接続される第３の抵抗体をさらに備え、
前記第３の抵抗体は前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能である、
態様項９に記載の電圧検出回路。
前記複数の第１の抵抗体において、互いに隣接する一対の第１の抵抗体の間に接続される第３の抵抗体をさらに備え、
前記第３の抵抗体は前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能である、
態様項９に記載の電圧検出回路。
【0233】
【0234】
（第３の実施形態グループに係る発明の態様）
第３の実施形態グループに係る発明の態様に係る「抵抗値調整装置」の態様項は以下の通りである。
第３の実施形態グループに係る発明の態様に係る「抵抗値調整装置」の態様項は以下の通りである。
【0235】
［態様項１］（図２３、図２４、図２８）
２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対の第１のスイッチ素子であって、所定の第１のスイッチ制御信号に基づいて同時にオンオフする一対の第１のスイッチ素子とを備える半導体装置を含み、前記少なくとも１つの第１の抵抗体の抵抗値を調整する抵抗値調整装置であって、
前記抵抗値調整装置は、
第１の電源電圧と、前記第１の電源電圧よりも低い第２の電源電圧との間に接続される直列回路であって、可変抵抗と、一対の分圧抵抗と、前記少なくとも１つの第１の抵抗体と、第２のスイッチ素子とが直列に接続された直列回路と、
前記一対の分圧抵抗により分圧された分圧電圧を所定のしきい値基準電圧と比較して、前記分圧電圧が前記しきい値基準電圧以上であるときに電圧検出信号を出力するコンパレータと、
前記第１の電源電圧を変化させたときに前記電圧検出信号が出力される場合において、前記電源の電圧と、前記分圧電圧とを測定し、前記測定された前記電源の電圧と、前記分圧電圧とに基づいて、前記少なくとも１つの第１の抵抗体の抵抗値を所望値にするときに前記少なくとも１つの第１の抵抗体を変化させるべき抵抗値変化量を計算し、前記計算された抵抗値変化量に基づいて前記少なくとも１つの第１の抵抗体の抵抗値を所望値に調整するように制御する制御回路とを備え、
前記第２のスイッチ素子は、前記第１のスイッチ制御信号に基づいて、前記第１のスイッチ素子と同時にオンオフされる、
抵抗値調整装置。
２個の端子間に接続された第１の抵抗体であって、電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能な少なくとも１つの第１の抵抗体と、
前記各第１の抵抗体の両端と前記電源との間にそれぞれ接続された一対の第１のスイッチ素子であって、所定の第１のスイッチ制御信号に基づいて同時にオンオフする一対の第１のスイッチ素子とを備える半導体装置を含み、前記少なくとも１つの第１の抵抗体の抵抗値を調整する抵抗値調整装置であって、
前記抵抗値調整装置は、
第１の電源電圧と、前記第１の電源電圧よりも低い第２の電源電圧との間に接続される直列回路であって、可変抵抗と、一対の分圧抵抗と、前記少なくとも１つの第１の抵抗体と、第２のスイッチ素子とが直列に接続された直列回路と、
前記一対の分圧抵抗により分圧された分圧電圧を所定のしきい値基準電圧と比較して、前記分圧電圧が前記しきい値基準電圧以上であるときに電圧検出信号を出力するコンパレータと、
前記第１の電源電圧を変化させたときに前記電圧検出信号が出力される場合において、前記電源の電圧と、前記分圧電圧とを測定し、前記測定された前記電源の電圧と、前記分圧電圧とに基づいて、前記少なくとも１つの第１の抵抗体の抵抗値を所望値にするときに前記少なくとも１つの第１の抵抗体を変化させるべき抵抗値変化量を計算し、前記計算された抵抗値変化量に基づいて前記少なくとも１つの第１の抵抗体の抵抗値を所望値に調整するように制御する制御回路とを備え、
前記第２のスイッチ素子は、前記第１のスイッチ制御信号に基づいて、前記第１のスイッチ素子と同時にオンオフされる、
抵抗値調整装置。
【0236】
［態様項２］（図２６）
前記コンパレータに代えて、オペアンプを備え、
前記オペアンプの出力端子は前記オペアンプの入力端子に接続されることにより、ボルテージフォロワーアンプ回路を構成し、前記オペアンプは所定の基準電圧を出力する、
態様項１に記載の抵抗値調整装置。
前記コンパレータに代えて、オペアンプを備え、
前記オペアンプの出力端子は前記オペアンプの入力端子に接続されることにより、ボルテージフォロワーアンプ回路を構成し、前記オペアンプは所定の基準電圧を出力する、
態様項１に記載の抵抗値調整装置。
【0237】
【0238】
【0239】
［態様項５］（図１８及び図１９）
前記一対の第１のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体を、前記第１のスイッチ制御信号に基づいて選択するために設けられる、
態様項１に記載の抵抗値調整装置。
前記一対の第１のスイッチ素子は、前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させるときの前記第１の抵抗体を、前記第１のスイッチ制御信号に基づいて選択するために設けられる、
態様項１に記載の抵抗値調整装置。
【0240】
【0241】
［態様項７］（図１６、図１７）
前記電源は、前記第１の抵抗体に対して、所定の電流もしくは所定の電圧を、時間的に連続、または時間的に断続的で流し、もしくは印加する、
態様項１～５のうちのいずれか１つに記載の抵抗値調整装置。
前記電源は、前記第１の抵抗体に対して、所定の電流もしくは所定の電圧を、時間的に連続、または時間的に断続的で流し、もしくは印加する、
態様項１～５のうちのいずれか１つに記載の抵抗値調整装置。
【0242】
［態様項８］（図９）
互いに直列に接続された複数の第１の抵抗体を備える抵抗値調整装置であって、
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項１～５のうちのいずれか１つに記載の抵抗値調整装置。
互いに直列に接続された複数の第１の抵抗体を備える抵抗値調整装置であって、
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項１～５のうちのいずれか１つに記載の抵抗値調整装置。
【0243】
［態様項９］（図１０）
互いに直列に接続された複数の第１の抵抗体を備える抵抗値調整装置であって、
前記複数の第１の抵抗体を互いに異なる個数の第１の抵抗体を含むグループに分割され、
前記各グループの第１の抵抗体は直列に接続され、
前記各グループの一対のスイッチ素子に対するスイッチ制御信号は互いに同一である、
態様項１～５のうちのいずれか１つに記載の抵抗値調整装置。
互いに直列に接続された複数の第１の抵抗体を備える抵抗値調整装置であって、
前記複数の第１の抵抗体を互いに異なる個数の第１の抵抗体を含むグループに分割され、
前記各グループの第１の抵抗体は直列に接続され、
前記各グループの一対のスイッチ素子に対するスイッチ制御信号は互いに同一である、
態様項１～５のうちのいずれか１つに記載の抵抗値調整装置。
【0244】
［態様項１０］（図１０）
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項９に記載の抵抗値調整装置。
前記複数の第１の抵抗体において、前記各第１の抵抗体の抵抗値よりも大きな抵抗値を有する連結抵抗であって、互いに隣接する一対の第１の抵抗体の間に接続される連結抵抗をさらに備える、
態様項９に記載の抵抗値調整装置。
【0245】
［態様項１１］（図１０，図１２）
前記複数の第１の抵抗体において、互いに隣接する一対の第１の抵抗体の間に接続される第３の抵抗体をさらに備え、
前記第３の抵抗体は前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能である、
態様項９に記載の抵抗値調整装置。
前記複数の第１の抵抗体において、互いに隣接する一対の第１の抵抗体の間に接続される第３の抵抗体をさらに備え、
前記第３の抵抗体は前記電源から電圧を印加し、もしくは電流を流すことで、抵抗値を変化させることが可能である、
態様項９に記載の抵抗値調整装置。
【0246】
【符号の説明】
【0247】
１ 半導体ウェハ
２ 半導体チップ
３ パッド
１０，１０Ａ～１０Ｆ，１０－１～１０－６ 抵抗体半導体装置（半導体装置）
２０，２０Ａ～２０Ｃ テストモード制御回路
２１ パルス信号発生器（ＰＳＧ）
２５ 内部回路
２６ 遅延回路
３０，３０Ａ～３０Ｃ 半導体装置回路
３１ コンパレータ
３２ オペアンプ
４０～４３ 直流電圧源
４５ 基準電圧源
５０～５４，５１Ａ，５１Ｂ，５２Ａ，５２Ｂ，５３Ａ ビア導体
６０～６４ 配線導体
７０～７６ 低抵抗ポリシリコン
８０～８３ 高抵抗ポリシリコン
９０ テスター装置
９１ コントローラ
９２ 電圧センサ
１００，１００Ａ～１００Ｇ 抵抗体半導体装置（半導体装置）
１１０ 電源装置
１２０，１２０Ａ～１２０Ｆ 電圧検出回路
ＩＮＶ１～ＩＮＶ４ インバータ
Ｇ１～Ｇ３３ 半導体装置グループ
Ｐ１，Ｐ２ ノード
Ｐ１０～Ｐ３２，Ｐ３３，Ｐ３４，Ｐ４０ パッド
Ｑ１～Ｑ４，Ｑ２Ａ ＭＯＳトランジスタ
Ｒ１，Ｒ１－１～Ｒ１－３，Ｒ１Ａ，Ｒ１Ｂ，Ｒ１Ｃ 多結晶シリコン抵抗体（抵抗体）
Ｒ２ 連結抵抗
Ｒ１１，Ｒ１３ 分圧抵抗（基準抵抗）
Ｒ１２ 調整用可変抵抗（可変抵抗）
ＳＷ１～ＳＷ５ スイッチ素子
２ 半導体チップ
３ パッド
１０，１０Ａ～１０Ｆ，１０－１～１０－６ 抵抗体半導体装置（半導体装置）
２０，２０Ａ～２０Ｃ テストモード制御回路
２１ パルス信号発生器（ＰＳＧ）
２５ 内部回路
２６ 遅延回路
３０，３０Ａ～３０Ｃ 半導体装置回路
３１ コンパレータ
３２ オペアンプ
４０～４３ 直流電圧源
４５ 基準電圧源
５０～５４，５１Ａ，５１Ｂ，５２Ａ，５２Ｂ，５３Ａ ビア導体
６０～６４ 配線導体
７０～７６ 低抵抗ポリシリコン
８０～８３ 高抵抗ポリシリコン
９０ テスター装置
９１ コントローラ
９２ 電圧センサ
１００，１００Ａ～１００Ｇ 抵抗体半導体装置（半導体装置）
１１０ 電源装置
１２０，１２０Ａ～１２０Ｆ 電圧検出回路
ＩＮＶ１～ＩＮＶ４ インバータ
Ｇ１～Ｇ３３ 半導体装置グループ
Ｐ１，Ｐ２ ノード
Ｐ１０～Ｐ３２，Ｐ３３，Ｐ３４，Ｐ４０ パッド
Ｑ１～Ｑ４，Ｑ２Ａ ＭＯＳトランジスタ
Ｒ１，Ｒ１－１～Ｒ１－３，Ｒ１Ａ，Ｒ１Ｂ，Ｒ１Ｃ 多結晶シリコン抵抗体（抵抗体）
Ｒ２ 連結抵抗
Ｒ１１，Ｒ１３ 分圧抵抗（基準抵抗）
Ｒ１２ 調整用可変抵抗（可変抵抗）
ＳＷ１～ＳＷ５ スイッチ素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】