知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024178437
(43)【公開日】2024-12-24
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 43/50 20230101AFI20241217BHJP
H01L 21/336 20060101ALI20241217BHJP
H10B 41/27 20230101ALI20241217BHJP
H10B 43/27 20230101ALI20241217BHJP
H10B 41/50 20230101ALI20241217BHJP
【ＦＩ】
H10B43/50
H01L29/78 371
H10B41/27
H10B43/27
H10B41/50
【審査請求】有
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2024168150
(22)【出願日】2024-09-27
(62)【分割の表示】P 2023009970の分割
【原出願日】2018-03-02
(31)【優先権主張番号】201710132422.8
(32)【優先日】2017-03-07
(33)【優先権主張国・地域又は機関】CN
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(72)【発明者】
【氏名】シュ・チャン
(72)【発明者】
【氏名】リウ・ファンドン
(72)【発明者】
【氏名】フオ・ゾンリアン
(72)【発明者】
【氏名】シア・ジリアン
(72)【発明者】
【氏名】ヤン・ヤオフア
(72)【発明者】
【氏名】ホン・ペイゼン
(72)【発明者】
【氏名】フア・ウェンユ
(72)【発明者】
【氏名】ヘ・ジア
(57)【要約】
【課題】製造プロセスの単純化、三次元メモリデバイスのサイズの縮小、および三次元メモリデバイスが形成されるチップのスペース有用性の改善を提供する。
【解決手段】メモリデバイスは、基板と、スタック構造と、スタック構造を少なくとも２つの部分に分割する少なくとも１つのゲート線スリットと、を備える。スタック構造は、交互に配置された複数のゲート材料層および複数の絶縁層と、同じ階層のゲート材料層を導電的に接続する複数の２つ以上の接続部分と、を有する。複数の階層は、第１の階層と、第１の階層の上の階層である第２の階層とを含む。第１の階層のゲート材料層を導電的に接続する２つ以上の接続部分は、第２の階層のゲート材料層を導電的に接続する２つ以上の接続部分の第１の方向における長さよりも第１の方向における長さが短い接続部分を含む。
【選択図】図１０
【解決手段】メモリデバイスは、基板と、スタック構造と、スタック構造を少なくとも２つの部分に分割する少なくとも１つのゲート線スリットと、を備える。スタック構造は、交互に配置された複数のゲート材料層および複数の絶縁層と、同じ階層のゲート材料層を導電的に接続する複数の２つ以上の接続部分と、を有する。複数の階層は、第１の階層と、第１の階層の上の階層である第２の階層とを含む。第１の階層のゲート材料層を導電的に接続する２つ以上の接続部分は、第２の階層のゲート材料層を導電的に接続する２つ以上の接続部分の第１の方向における長さよりも第１の方向における長さが短い接続部分を含む。
【選択図】図１０
【特許請求の範囲】
【請求項1】
基板と、
前記基板の上に形成されたスタック構造と、
前記基板の上面に実質的に平行な第１の方向に沿って延伸し、前記スタック構造を少なくとも２つの部分に分割する少なくとも１つのゲート線スリットと、を備え、
前記スタック構造は、
前記第１の方向に沿って延伸する、交互に配置された複数のゲート材料層および複数の絶縁層であって、前記ゲート材料層と前記絶縁層との対の複数の階層を含む、交互に配置された複数のゲート材料層および複数の絶縁層と、
前記少なくとも１つのゲート線スリットを分割し、各々が前記少なくとも２つの部分それぞれに含まれる同じ階層の前記ゲート材料層を導電的に接続する複数の２つ以上の接続部分と、を有し、
前記複数の階層は、第１の階層と、前記第１の階層の上の階層である第２の階層とを含み、
前記少なくとも２つの部分それぞれに含まれる前記第１の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の数は、前記少なくとも２つの部分それぞれに含まれる前記第２の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の数より多く、
前記少なくとも２つの部分それぞれに含まれる前記第１の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分は、前記少なくとも２つの部分それぞれに含まれる前記第２の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の前記第１の方向における長さよりも前記第１の方向における長さが短い接続部分を含む、
メモリデバイス。
前記基板の上に形成されたスタック構造と、
前記基板の上面に実質的に平行な第１の方向に沿って延伸し、前記スタック構造を少なくとも２つの部分に分割する少なくとも１つのゲート線スリットと、を備え、
前記スタック構造は、
前記第１の方向に沿って延伸する、交互に配置された複数のゲート材料層および複数の絶縁層であって、前記ゲート材料層と前記絶縁層との対の複数の階層を含む、交互に配置された複数のゲート材料層および複数の絶縁層と、
前記少なくとも１つのゲート線スリットを分割し、各々が前記少なくとも２つの部分それぞれに含まれる同じ階層の前記ゲート材料層を導電的に接続する複数の２つ以上の接続部分と、を有し、
前記複数の階層は、第１の階層と、前記第１の階層の上の階層である第２の階層とを含み、
前記少なくとも２つの部分それぞれに含まれる前記第１の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の数は、前記少なくとも２つの部分それぞれに含まれる前記第２の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の数より多く、
前記少なくとも２つの部分それぞれに含まれる前記第１の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分は、前記少なくとも２つの部分それぞれに含まれる前記第２の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の前記第１の方向における長さよりも前記第１の方向における長さが短い接続部分を含む、
メモリデバイス。
【請求項2】
前記２つ以上の接続部分は、前記第１の方向に沿って並ぶ、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項3】
複数の金属コンタクトビアをさらに備え、
前記複数のゲート材料層の各々の上に、前記複数の金属コンタクトビアの各々が形成されている、
請求項１または２に記載のメモリデバイス。
前記複数のゲート材料層の各々の上に、前記複数の金属コンタクトビアの各々が形成されている、
請求項１または２に記載のメモリデバイス。
【請求項4】
前記複数の２つ以上の接続部分と前記複数のゲート材料層とは同じ材料から作製されている、
請求項１から３のいずれか１項に記載のメモリデバイス。
請求項１から３のいずれか１項に記載のメモリデバイス。
【請求項5】
前記基板内のソース領域と、
前記少なくとも１つのゲート線スリット内に形成され、ソース領域に電気的に接続されたソースコンタクトビアと、をさらに備え、
前記少なくとも２つの部分と、前記ソースコンタクトビアとは電気的に絶縁されている、
請求項１から４のいずれか１項に記載のメモリデバイス。
前記少なくとも１つのゲート線スリット内に形成され、ソース領域に電気的に接続されたソースコンタクトビアと、をさらに備え、
前記少なくとも２つの部分と、前記ソースコンタクトビアとは電気的に絶縁されている、
請求項１から４のいずれか１項に記載のメモリデバイス。
【請求項6】
基板を提供することと、
前記基板の上に、前記基板の上面に実質的に平行な第１の方向に沿って延伸する、交互に配置された複数の犠牲層および複数の絶縁層を含むスタック構造を形成することと、
前記スタック構造を少なくとも２つの部分に分割し、前記第１の方向に沿って延伸し、開口部を含む少なくとも１つの垂直トレンチを形成することと、
前記少なくとも１つの垂直トレンチが形成された前記スタック構造に基づいて、前記第１の方向に沿って延伸するゲート材料層の複数の階層を形成することと、
前記少なくとも２つの部分を導電的に接続する２つ以上の接続部分を形成することと、
前記複数の階層を形成すること、および、前記２つ以上の接続部分を形成することの後に、前記少なくとも１つの垂直トレンチに絶縁材料を充填することにより、少なくとも１つのゲート線スリットを形成することと、を含み、
前記２つ以上の接続部分を形成することは、前記２つ以上の接続部分を複数形成することを含み、
複数の前記２つ以上の接続部分の各々は、前記少なくとも２つの部分それぞれに含まれる同じ階層の前記ゲート材料層を導電的に接続し、
前記複数の階層は、第１の階層と、前記第１の階層の上の階層である第２の階層とを含み、
前記少なくとも２つの部分それぞれに含まれる前記第１の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の数は、前記少なくとも２つの部分それぞれに含まれる前記第２の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の数より多く、
前記少なくとも２つの部分それぞれに含まれる前記第１の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分は、前記少なくとも２つの部分それぞれに含まれる前記第２の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の前記第１の方向における長さよりも前記第１の方向における長さが短い接続部分を含む、
メモリデバイスの形成方法。
前記基板の上に、前記基板の上面に実質的に平行な第１の方向に沿って延伸する、交互に配置された複数の犠牲層および複数の絶縁層を含むスタック構造を形成することと、
前記スタック構造を少なくとも２つの部分に分割し、前記第１の方向に沿って延伸し、開口部を含む少なくとも１つの垂直トレンチを形成することと、
前記少なくとも１つの垂直トレンチが形成された前記スタック構造に基づいて、前記第１の方向に沿って延伸するゲート材料層の複数の階層を形成することと、
前記少なくとも２つの部分を導電的に接続する２つ以上の接続部分を形成することと、
前記複数の階層を形成すること、および、前記２つ以上の接続部分を形成することの後に、前記少なくとも１つの垂直トレンチに絶縁材料を充填することにより、少なくとも１つのゲート線スリットを形成することと、を含み、
前記２つ以上の接続部分を形成することは、前記２つ以上の接続部分を複数形成することを含み、
複数の前記２つ以上の接続部分の各々は、前記少なくとも２つの部分それぞれに含まれる同じ階層の前記ゲート材料層を導電的に接続し、
前記複数の階層は、第１の階層と、前記第１の階層の上の階層である第２の階層とを含み、
前記少なくとも２つの部分それぞれに含まれる前記第１の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の数は、前記少なくとも２つの部分それぞれに含まれる前記第２の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の数より多く、
前記少なくとも２つの部分それぞれに含まれる前記第１の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分は、前記少なくとも２つの部分それぞれに含まれる前記第２の階層の前記ゲート材料層を導電的に接続する前記２つ以上の接続部分の前記第１の方向における長さよりも前記第１の方向における長さが短い接続部分を含む、
メモリデバイスの形成方法。
【請求項7】
前記２つ以上の接続部分は、前記第１の方向に沿って並ぶ、
請求項６に記載のメモリデバイスの形成方法。
請求項６に記載のメモリデバイスの形成方法。
【請求項8】
前記複数の階層のゲート材料層の各々の上に、複数の金属コンタクトビアの各々を形成することをさらに含む、
請求項６または７に記載のメモリデバイスの形成方法。
請求項６または７に記載のメモリデバイスの形成方法。
【請求項9】
前記少なくとも１つのゲート線スリットを形成することは、前記少なくとも１つの垂直トレンチの側壁の上に前記絶縁材料を堆積することを含み、
前記形成方法は、
前記少なくとも１つのゲート線スリットを形成することの前に、前記少なくとも１つの垂直トレンチの底部において、前記基板をドープすることによりソース領域を形成することと、
前記側壁の上に前記絶縁材料を堆積することの後に、前記少なくとも１つの垂直トレンチの中心をソース材料で充填することにより、前記少なくとも１つの垂直トレンチ内にソースコンタクトビアを形成することと、をさらに含む、
請求項６から８のいずれか１項に記載のメモリデバイスの形成方法。
前記形成方法は、
前記少なくとも１つのゲート線スリットを形成することの前に、前記少なくとも１つの垂直トレンチの底部において、前記基板をドープすることによりソース領域を形成することと、
前記側壁の上に前記絶縁材料を堆積することの後に、前記少なくとも１つの垂直トレンチの中心をソース材料で充填することにより、前記少なくとも１つの垂直トレンチ内にソースコンタクトビアを形成することと、をさらに含む、
請求項６から８のいずれか１項に記載のメモリデバイスの形成方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリデバイスおよびその形成方法に関する。
【0002】
［関連出願の相互参照］
本出願は、２０１７年３月７日に出願された中国特許出願第２０１７１０１３２４２２．８号の優先権を主張し、中国特許出願の内容全体は参照により本明細書に組み込まれる。
本出願は、２０１７年３月７日に出願された中国特許出願第２０１７１０１３２４２２．８号の優先権を主張し、中国特許出願の内容全体は参照により本明細書に組み込まれる。
【背景技術】
【0003】
フラッシュメモリデバイスは急速に開発されている。フラッシュメモリデバイスは、電源を入れなくても相当に長い時間データを記憶することができ、高い集積レベル、高速アクセス、容易な消去、および書き換えなどの利点がある。ビット密度をさらに改善し、フラッシュメモリデバイスのコストを削減するために、三次元ＮＡＮＤフラッシュメモリデバイスが開発された。
【0004】
三次元ＮＡＮＤフラッシュメモリデバイスは、基板上に配置されたゲート電極のスタックを含み、複数の半導体チャネルがワード線を通り、ワード線を基板に交差させている。下部／下側ゲート電極は、下部／下側選択ゲートとして機能する。上部／上側ゲート電極は、上部／上側選択ゲートとして機能する。上部／上側選択ゲート電極と下部／下側ゲート電極との間のワード線／ゲート電極は、ワード線として機能する。ワード線と半導体チャネルとの交点がメモリセルを形成する。上部／上側選択ゲートは行選択のためにワード線に接続され、下部／下側選択ゲートは列選択のためにビット線に接続される。
【発明の概要】
【0005】
したがって、本明細書では、三次元メモリデバイスアーキテクチャおよび製造方法の実施形態が開示される。開示されている構造および方法は、製造プロセスの単純化、三次元メモリデバイスのサイズの縮小、および三次元メモリデバイスが形成されるチップのスペース有用性の改善を含むが、これらに限定されない多くの利点を提供する。
【0006】
いくつかの実施形態では、三次元メモリデバイスは、基板であって、互いに隣接するデバイス領域および接続領域を含む基板と、デバイス領域および接続領域内の複数の別個のスタック構造であって、複数のスタックワード線（例えば、ゲート電極）を含むスタック構造と、隣接するスタック構造の間の基板部分の上の分離層（例えば、ゲート線スリット）とを含む。三次元メモリデバイスはまた、接続領域の上にあり、隣接するスタック構造を導電的に接続する接続構造をも含む。接続構造は、複数の繰り返し導電接続部分を含み、各導電層の２つの端部は各々、隣接するスタック構造内の同じ高さのワード線を接続する。三次元メモリデバイスは、各高さのワード線の上面上の複数のコンタクトビアをさらに含む。各コンタクトビアは、接触しているワード線、接触しているワード線と同じ高さの他のワード線、および接触しているワード線と同じ高さの導電接続部分に導電的に接続されている。
【0007】
いくつかの実施形態では、導電接続部分は、ワード線と同じ材料から作成される。
【0008】
いくつかの実施形態では、導電接続部分およびワード線は、タングステン、アルミニウム、および銅のうちの１つまたは複数から作成される。
【0009】
いくつかの実施形態では、スタック構造は、隣接するゲート構造の間の第１の絶縁部分をさらに含み、接続構造は、隣接する導電接続部分の間の第２の絶縁部分をさらに含む。
【0010】
いくつかの実施形態では、第１の絶縁部分および第２の絶縁部分は、酸化ケイ素から作成される。
【0011】
いくつかの実施形態では、基板は、接続領域およびデバイス領域のうちの１つまたは複数に隣接するチャネル領域をさらに含む。スタック構造は、チャネル領域の基板の一部分まで延伸する。いくつかの実施形態では、三次元メモリデバイスは、チャネル領域の基板の一部分の上の複数の半導体チャネルをさらに含み、半導体チャネルはスタック構造を貫通している。
【0012】
いくつかの実施形態では、三次元メモリデバイスは、ワード線と半導体チャネルとの間にゲート誘電体層をさらに含む。
【0013】
いくつかの実施形態では、三次元メモリデバイスを形成する方法は、基板を提供することであって、基板は、互いに隣接するデバイス領域および接続領域を含む、基板を提供することと、デバイス領域および接続領域内に複数の別個のスタック構造を形成することであって、スタック構造は、複数のスタックワード線を含む、スタック構造を形成することと、隣接するスタック構造の間の基板部分の上に分離層（例えば、ゲート線スリット）を形成することとを含む。方法はまた、接続領域の上にあり、隣接するスタック構造を導電的に接続する接続構造を形成することをも含む。接続構造は、複数の繰り返し導電接続部分を含み、各導電層の２つの端部は各々、隣接するスタック構造内の同じ高さのワード線を接続する。方法は、各高さのワード線の上面上に複数のコンタクトビアを形成することをさらに含む。各コンタクトビアは、接触しているワード線、接触しているワード線と同じ高さの他のワード線、および接触しているワード線と同じ高さの導電接続部分に導電的に接続されている。
【0014】
いくつかの実施形態では、スタック構造は、隣接するゲート構造の間の絶縁部分をさらに含み、接続構造は、隣接する導電接続部分の間の絶縁部分をさらに含む。いくつかの実施形態では、スタック構造および絶縁部分を形成する動作は、デバイス領域および接続領域の基板の部分の上に複合構造を形成することを含む。複合構造は、交互に配置された複数の絶縁部分および複数の犠牲層を含む。複合構造をパターニングして、デバイス領域内の複合構造の部分を除去し、垂直トレンチを形成することができ、垂直トレンチは、基板に垂直な方向に沿って複合構造を通って延伸する。垂直トレンチが延伸する方向は、デバイス領域と接続領域の間の境界に対して垂直にすることができる。さらに、分離層（例えば、ゲート線スリット）を垂直トレンチ内に形成することができる。分離層が形成された後、デバイス領域および接続領域内の犠牲層を除去することができ、隣接する絶縁部分の間に水平トレンチを形成することができる。ワード線層は、デバイス領域および接続領域内の水平トレンチ内に形成することができる。デバイス領域内のワード線層の部分および分離層に隣接する接続領域内のワード線層の部分が、ワード線を形成することができる。接続領域内のワード線層を接続して、導電接続部分を形成することができる。
【0015】
いくつかの実施形態では、複合構造のパターニングは、マスク層を複合構造上に形成することを含み、マスク層は、接続領域内の複合構造の一部分およびデバイス領域内の複合構造の一部分を被覆する。マスク層は、複合構造をエッチングするためのエッチングマスクとして使用することができる。
【0016】
いくつかの実施形態では、複合構造のエッチングは、ドライエッチングおよび／またはウェットエッチングを含む。
【0017】
いくつかの実施形態では、この方法は、ワード線を形成する前に、デバイス領域および接続領域の水平トレンチの一部分の底部および側壁にゲート誘電体層を形成することをさらに含む。
【0018】
いくつかの実施形態では、基板は、接続領域およびデバイス領域のうちの１つまたは複数に隣接するチャネル領域をさらに含む。スタック構造は、チャネル領域の基板の一部分まで延伸する。いくつかの実施形態では、デバイス領域および接続領域内の犠牲層を除去する前に、方法は、チャネル構造の基板の一部分の上に複数の半導体チャネルを形成することをさらに含み、半導体チャネルはスタック構造を貫通している。
【0019】
いくつかの実施形態では、絶縁部分は酸化ケイ素を含み、犠牲層は、ポリシリコン、ポリゲルマニウム、および／または窒化ケイ素を含み、ワード線層は、タングステン、アルミニウム、および／または銅を含む。
【0020】
いくつかの実施形態では、デバイス領域および接続領域内の犠牲層を除去することは、等方性ドライエッチングおよび／またはウェットエッチングを含む。
【0021】
いくつかの実施形態では、ワード線を形成することは、化学気相成長（ＣＶＤ）を含む。
【0022】
いくつかの実施形態では、導電接続部分は、タングステン、アルミニウム、および／または銅を含む。
【0023】
従来技術と比較して、本開示は以下の利点を含む。
【0024】
本開示により提供される三次元メモリデバイスを使用すると、導電接続部分は、隣接するスタック構造内の同じ高さのワード線を接続することができ、隣接するスタック構造内の同じ高さのワード線の電気接続を得ることができる。したがって、隣接するスタック構造の同じ高さのワード線が、同じコンタクトビアを共有することができ、結果、これらのワード線を外部回路に接続することができる。したがって、開示された方法は、コンタクトビアの数を減らし、三次元メモリデバイスの製造を単純化し、メモリデバイスのサイズを減らし、チップのスペース利用を改善することができる。
【0025】
本開示により提供される三次元メモリデバイスを形成する方法を使用して、接続領域の基板の一部分の上に接続構造を形成することができる。接続構造は、隣接するスタック構造を接続することができる。隣接するスタック構造内の同じ高さのワード線の電気接続はスタック構造を通じて得ることができ、隣接するスタック構造内の同じ高さのワード線は同じコンタクトビアを共有することができ、結果、これらのワード線を外部回路に接続することができる。したがって、開示された方法は、コンタクトビアの数を減らし、三次元メモリデバイスの製造を単純化し、メモリデバイスのサイズを減らし、チップのスペース利用を改善することができる。
【0026】
本開示の態様は、添付の図面とともに読まれるとき、以下の詳細な説明から最もよく理解される。業界の一般的な慣行に従って、様々な特徴が縮尺通りに描かれていないことに留意されたい。実際、様々な特徴の寸法は、図解および説明を明確にするために、任意に拡大または縮小される場合がある。
【図面の簡単な説明】
【0027】
【図1】三次元メモリデバイスの図である。
【図2A】いくつかの実施形態による、例示的な製造プロセスの異なる段階における三次元メモリ構造の上面図である。
【図3A】いくつかの実施形態による、例示的な製造プロセスの異なる段階における三次元メモリ構造の上面図である。
【図4A】いくつかの実施形態による、例示的な製造プロセスの異なる段階における三次元メモリ構造の上面図である。
【図5A】いくつかの実施形態による、例示的な製造プロセスの異なる段階における三次元メモリ構造の上面図である。
【図6A】いくつかの実施形態による、例示的な製造プロセスの異なる段階における三次元メモリ構造の上面図である。
【図7A】いくつかの実施形態による、例示的な製造プロセスの異なる段階における三次元メモリ構造の上面図である。
【図8A】いくつかの実施形態による、例示的な製造プロセスの異なる段階における三次元メモリ構造の上面図である。
【図9A】いくつかの実施形態による、例示的な製造プロセスの異なる段階における三次元メモリ構造の上面図である。
【図10】いくつかの実施形態による、別の三次元メモリ構造の上面図である。
【図11】いくつかの実施形態による、三次元メモリ構造を形成するための製造プロセスの図である。
【発明を実施するための形態】
【0028】
特定の構成および配置について説明するが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用することができることを認識するであろう。本開示を様々な他の用途でも使用することができることが、当業者には明らかであろう。
【0029】
本明細書における「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの言及は、記載されている実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含むとは限らないことに留意されたい。さらに、そのような語句は必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して記載されている場合、明示的に記載されているか否かに関係なく、他の実施形態に関連してそのような特徴、構造、または特性がもたらされることは、当業者の知識の範囲内であろう。
【0030】
一般に、用語は少なくとも部分的に文脈の中での使用から理解され得る。例えば、本明細書において使用される場合、「１つまたは複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で記載するために使用されている場合があり、または複数の意味で特徴、構造または特性の組み合わせを記載するために使用されている場合がある。同様に、「ａ」、「ａｎ」、「ｔｈｅ」などの用語は、同じく、文脈に少なくとも部分的に依存して、単数形の使用法を伝達するか、または複数形の使用法を伝達すると理解され得る。
【0031】
本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「～の上（ｏｖｅｒ）」の意味するところは、「上」が何かの「直上」にあることを意味するだけでなく、中間の特徴または層を挟んで何かの「上」にあることも意味するように、また、「上方」または「～の上」が、何かの「上方」または何か「の上」にあることを意味するだけでなく、中間の特徴または層を挟まずに何かの「上方」または何か「の上」にある（すなわち、何かの直上にある）ことも意味するように、最も広義に解釈されるべきであることは容易に理解されるべきである。
【0032】
さらに、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などのような空間的に相対的な用語は、本明細書においては、図に示されているような、ある要素または特徴の別の要素（複数可）または特徴（複数可）との関係を説明するために、説明を容易にするために使用され得る。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することを意図している。装置は他の方向に向けられ（９０度または他の向きに回転され）てもよく、本明細書で使用される空間的に相対的な記述語もそれに応じて解釈され得る。
【0033】
本明細書で使用される場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターニングすることができる。基板の上部に追加される材料は、パターニングすることもでき、またはパターニングしないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどのような幅広い半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製されうる。
【0034】
本明細書で使用される場合、「層」という用語は、厚さのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、均一または不均一な連続構造のうちの、当該連続構造の厚さよりも薄い厚さを有する領域であり得る。例えば、層は、連続構造の上面と底面との間の任意の水平面対の間に、または上面および底面に位置することができる。層は、水平に、垂直に、かつ／またはテーパ面に沿って延在することができる。基板は、層であり得、基板の中に１つもしくは複数の層を含み得、ならびに／または基板の上、上方、および／もしくは下方に１つもしくは複数の層を有し得る。層は複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体層および接触層（相互接続層の中に接点、相互接続線、および／またはビアが形成される）、ならびに１つまたは複数の誘電体層を含むことができる。
【0035】
本明細書で使用する場合、「公称／公称的に」という用語は、製品またはプロセスの設計段階の間に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値の上および／または下の値の範囲とともに参照する。値の範囲は、製造プロセスまたは許容誤差のわずかな変動に起因する可能性がある。本明細書で使用される場合、「約」という用語は、主題の半導体デバイスに関連付けられた特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）以内で変化する特定の量の値を示すことができる。
【0036】
本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延伸するように、横向きの基板上にあるメモリセルトランジスタの垂直配向ストリング（ＮＡＮＤストリングなど、本明細書において「メモリストリング」として参照される）を有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直方向に」という用語は、基板の外側面に対して公称的に垂直であることを意味する。
【0037】
三次元ＮＡＮＤメモリ業界のトレンドは、デバイス寸法の縮小および製造プロセスの簡素化を含む。三次元ＮＡＮＤメモリデバイスでは、データを格納するためのメモリセルが、ワード線（制御ゲート電極）のスタック、および、スタックを通して形成されている半導体チャネルに埋め込まれている。各ワード線は、金属コンタクトビアに別個に接続され、金属コンタクトビアはさらに金属相互接続、ビット線、および／または外部回路（例えば、制御回路）に接続されており、結果、メモリセルへのデータの書き込みおよび消去を、外部回路から制御することができる。したがって、金属コンタクトビアの数は、多くの場合ワード線の数に等しい。記憶容量の需要が増大するにつれて、増大した数のワード線および半導体チャネルにより形成される多数のメモリセルが、ＮＡＮＤメモリデバイス内に形成される。したがって、ワード線に接続するには、より多くの金属コンタクトビアを形成する必要がある。一方、ＮＡＮＤメモリデバイスのサイズは小さくなり続けている。したがって、減少したデバイススペースに増加した数の金属コンタクトビアを（すなわち、金属相互接続も）形成することはより困難である。例えば、増加した数の金属コンタクトビアをより小さいＮＡＮＤメモリデバイスに配置するには、所望の数のワード線および金属コンタクトビアをより小さいＮＡＮＤメモリデバイス内に形成することができるように、ワード線および金属コンタクトビアの製造を、これらの部品の縮小された寸法に適合させる必要がある。結果として、より小さいＮＡＮＤメモリデバイスの製造はより困難になり、より小さいＮＡＮＤメモリデバイス中のスペースは効率的に利用されない。
【0038】
本開示では、説明を容易にするために、「階層」は、垂直方向に沿って実質的に同じ高さにある要素を指すために使用される。例えば、ワード線およびワード線の下にあるゲート誘電体層は「階層」として参照することができ、犠牲層および犠牲層の下にある絶縁層はともに「階層」として参照することができ、ワード線およびワード線の下にある絶縁層はともに「階層」として参照することができ、実質的に同じ高さにあるワード線は「ワード線の階層」などとして参照することができる、などである。
【0039】
図１は、三次元ＮＡＮＤフラッシュメモリデバイスのブロック１００を示している。フラッシュメモリデバイスは、基板１０１、基板１０１の上の絶縁層１０３、絶縁層１０３の上の下側選択ゲート電極１０４の階層、および底部選択ゲート電極１０４の上部に積層された制御ゲート電極１０７の複数の階層を含む。フラッシュメモリデバイスはまた、制御ゲート電極１０７のスタックの上の上側選択ゲート電極１０９の階層、隣接する下側選択ゲート電極１０４間の基板１０１の部分のドープソース線領域１２０、ならびに、上側選択ゲート電極１０９、制御ゲート電極１０７、下側選択ゲート電極１０４、および絶縁層１０３を通る半導体チャネル１１４も含む。半導体チャネル１１４は、半導体チャネル１１４の内面の上のメモリ膜１１３と、半導体チャネル１１４内のメモリ膜１１３に囲まれたコア充填膜１１５とを含む。フラッシュメモリデバイスは、上側選択ゲート電極１０９の上で半導体チャネル１１４に接続された複数のビット線１１１と、複数の金属コンタクト１１７を通じてゲート電極に接続された複数の金属相互接続１１９とをさらに含む。ゲート電極の隣接する階層の間の絶縁層は、図１には示されていない。ゲート電極は、上側選択ゲート電極１０９、制御ゲート電極１０７（例えば、ワード線とも呼ばれる）、および下側選択ゲート電極１０４を含む。
【0040】
図１では、例示の目的で、３階層の制御ゲート電極１０７‐１、１０７‐２、および１０７‐３が、１階層の上側選択ゲート電極１０９および１階層の下側選択ゲート電極１０４とともに示されている。ゲート電極の各階層は、基板１０１の上で実質的に同じ高さを有する。各階層のゲート電極は、ゲート電極のスタックを通るゲート線スリット１０８－１および１０８－２によって分離されている。同じ階層の各ゲート電極は、金属コンタクトビア１１７を通じて金属相互接続１１９に導電的に接続されている。すなわち、ゲート電極上に形成される金属コンタクトの数は、ゲート電極の数（すなわち、すべての上側選択ゲート電極１０９、制御ゲート電極１０７、および下側選択ゲート電極１０４の合計）に等しい。さらに、各金属コンタクトビアに接続するために、同じ数の金属相互接続が形成される。フラッシュメモリデバイスの寸法が減少するにつれて、デバイスの減少したスペースに収まることができる金属コンタクトビアおよび金属相互接続を形成することがより困難になる。
【0041】
本開示は、ブロック内の同じ階層の１つまたは複数のワード線がともに導電的に接続され、接続されたワード線が共有される金属コンタクトビアに導電的に接続されて、金属コンタクトビアおよび金属相互接続の数を減らす三次元ＮＡＮＤメモリデバイスについて説明する。開示された方法および構造は、三次元ＮＡＮＤメモリデバイスを形成するための製造プロセスを単純化する。とりわけ、同じ階層のワード線を導電的に接続することの利点は、制御信号に接続する金属相互接続の数が大幅に減少することである。言い換えれば、同じ階層内で、接続されたワード線は同じ金属相互接続を共有することができる。したがって、形成された三次元ＮＡＮＤメモリデバイスは、金属コンタクトビアおよび金属相互接続の数を減らすことができ、金属コンタクトビアの総数はワード線の総数よりも少ない。したがって、三次元ＮＡＮＤメモリデバイスの製造を単純化することができ、メモリデバイスの寸法をさらに縮小することができ、メモリデバイス内のスペースをより効率的に利用することができる。
【0042】
説明のために、三次元ＮＡＮＤデバイスの類似または同じ部品には同じ参照符号を使用してラベル付けしている。ただし、参照符号は、発明を実施するための形態の関連部分を区別するために使用されているに過ぎず、機能、構成、または位置の何らかの類似性または相違を示すものではない。図２～図１０に示す構造２００～１０００は、各々、三次元ＮＡＮＤメモリデバイスの一部分である。メモリデバイスの他の部分は、説明を容易にするために示されていない。一例として三次元ＮＡＮＤデバイスを使用しているが、様々な用途および設計において、開示された構造は、例えば、金属接続または配線の数を減らすために、同様のまたは異なる半導体デバイスに適用することもできる。開示された構造の特定の用途は、本開示の実施形態によって限定されるべきではない。例示の目的で、ワード線およびゲート電極は、本開示を説明するために交換可能に使用される。
【0043】
図２Ａおよび図２Ｂは、いくつかの実施形態による、三次元メモリ構造を形成するための例示的な構造２００を示す。図２Ａは、構造２００の上面図２０１であり、図２Ｂは、２‐２’方向に沿った構造２００の断面図２０２である。いくつかの実施形態では、構造２００は、ベース基板２１０と、ベース基板２１０の上の材料層２４０とを含む。ベース基板２１０は、後続の構造を形成するためのプラットフォームを提供することができる。材料層２４０は、交互に配置された第１の材料／要素２１１’および第２の材料／要素２１２’を有する交互スタック（例えば、誘電体層の対／スタック）を含むことができる。材料層２４０を使用して、ベース基板２１０上に後続のワード線を形成することができる。説明のために、本開示を説明するために、第１の材料２１１’／第２の材料２１２’の３つの階層／対が示されている。様々な用途および設計において、材料層２４０は、三次元メモリデバイスの設計に応じて、任意の適切な数の、ともに積層されている第１の材料／第２の材料の階層／対を含むことができる。例えば、材料層２４０は、引き続き、三次元メモリデバイス内の６４階層のワード線を形成する、ともに積層された第１の材料／第２の材料の６４階層／対を含むことができる。
【0044】
いくつかの実施形態では、ベース基板２１０は、三次元メモリデバイスを形成するための任意の適切な材料を含む。例えば、ベース基板２１０は、シリコン、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の適切なＩＩＩ－Ｖ族化合物を含むことができる。
【0045】
いくつかの実施形態では、材料層２４０は、ベース基板２１０の上に垂直に（ｚ軸に沿って）配置されている、犠牲材料層２１１’（すなわち、第１の要素または第１の材料）および絶縁材料層２１２’（すなわち、第２の要素または第２の材料）の交互スタックを含む。例示を目的として、犠牲材料層２１１’および対応する犠牲層の下の絶縁材料層２１２’は、材料対または同じ階層の材料対として参照される。犠牲材料層２１１’は各々、同じ厚さを有してもよく、または異なる厚さを有してもよい。絶縁材料層２１２’は各々、同じ厚さを有してもよく、または異なる厚さを有してもよい。いくつかの実施形態では、材料層２４０は、材料対よりも多くの犠牲材料層および／またはより多くの絶縁材料層を含む。追加の１つまたは複数の犠牲材料層は各々、材料対の犠牲材料層２１１’と同じまたは異なる厚さを有してもよく、追加の１つまたは複数の絶縁材料層は各々、材料対の絶縁材料層２１２’と同じまたは異なる厚さを有してもよい。いくつかの実施形態において、犠牲材料層２１１’は、ワード線を形成するためのゲート材料を堆積するために引き続いて除去される。いくつかの実施形態では、犠牲材料層２１１’は、絶縁材料層２１２’とは異なる任意の適切な材料を含む。例えば、様々な実施形態において、犠牲材料層２１１’は、多結晶シリコン、窒化ケイ素、多結晶ゲルマニウム、および／または多結晶ゲルマニウムシリコンを含むことができる。いくつかの実施形態では、犠牲材料層２１１’は窒化ケイ素を含む。絶縁材料層２１２’は、例えば酸化ケイ素など、任意の適切な絶縁材料を含むことができる。材料層２４０は、ベース基板２１０の上に絶縁材料層２１２’および犠牲材料層２１１’を交互に堆積させることにより形成することができる。例えば、絶縁材料層２１２’をベース基板２１０上に堆積させることができ、犠牲材料層２１１’を絶縁材料層２１２’上に堆積させることができ、以下同様に繰り返すことができる。犠牲材料層２１１’および絶縁材料層２１２’の堆積は、ＣＶＤ、物理気相成長（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、スパッタリング、金属有機化合物化学気相成長（ＭＯＣＶＤ）、および／または原子層成長（ＡＬＤ）などの任意の適切な堆積方法を含むことができる。いくつかの実施形態では、犠牲材料層２１１’および絶縁材料層２１２’は各々、ＣＶＤによって形成される。
【0046】
例示を目的として、構造２００（例えば、ベース基板２１０）は、３つの領域、すなわち、領域Ａ、Ｂ、およびＣに分割される。三次元メモリ構造の後続の製造において、ワード線（ゲート電極）が、ベース基板２１０の上面に実質的に平行な水平方向（例えば、ｙ軸）に沿って、領域Ａ（例えば、デバイス領域）、Ｂ（例えば、接続領域）、およびＣ（例えば、アレイ領域）を通じて形成され、半導体チャネル（例えば、メモリストリングとしても知られている）が、実質的に領域Ｃ内に形成され、ワード線を導電的に接続する接続部分が、実質的に領域Ｂ内に形成される。領域Ａ、Ｂ、およびＣは、説明を容易にするために提示されているに過ぎず、構造２００の物理的分割または構造２００の寸法を示すことは意図していないことに留意されたい。
【0047】
図３Ａおよび図３Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成するための例示的な構造３００を示す。図３Ａは、構造３００の上面図３０１であり、図３Ｂは、３‐３’方向に沿った構造３００の断面図３０２である。図３Ａおよび図３Ｂによって示される構造は、「階段構造」または「ステップ状空洞構造」として参照され得る。用語「階段構造」、「ステップ状空洞構造」などは、ステップ状表面を有する構造を指す。本開示において、「ステップ状表面」は、各水平面が、水平面の第１の辺から上向きに延伸する第１の垂直面に隣接し、水平面の第２の辺から下向きに延伸する第２の垂直面に隣接するような、少なくとも２つの水平面（例えば、ｘｙ平面に沿った）および少なくとも２つの（例えば、第１のおよび第２の）垂直面（例えば、ｚ軸に沿った）を含む表面のセットを指す。「ステップ」または「階段」とは、隣接する表面のセットの高さの垂直方向のシフトを指す。
【0048】
階段構造は、図３Ａおよび３Ｂを参照すると、階段構造の水平断面形状が構造３００の上面からの垂直距離の関数としてステップ状に変化するように、様々なステップ状表面を有することができる。いくつかの実施形態において、構造３００は、マスクを使用して、例えば垂直方向（すなわち、ｚ軸）に沿って、材料層２４０の犠牲材料層２１１’および絶縁材料層２１２’を繰り返しエッチングすることにより、構造２００から形成される。例示を目的として、ベース基板２１０の上にある、材料層２４０をエッチングすることにより形成される構造は、スタック２４０’として参照される。したがって、図３Ａおよび図３Ｂに示されるように、構造３００は、複数の犠牲層（例えば、２１１‐１～２１１‐４）および複数の絶縁層（例えば、２１２‐１～２１２‐４）を有することができる。各犠牲層２１１は、ｙ軸に沿って実質的に同じ長さ／形状を有する隣接する下にある絶縁層と対または階層を形成することができる。例えば、犠牲層２１１‐１および絶縁層２１２‐１は第１の階層を形成し、犠牲層２１１‐２および絶縁層２１２‐２は第２の階層を形成し、以下同様である。各対の犠牲層および絶縁層のエッチングは、１つのエッチングプロセスまたは異なるエッチングプロセスで実行することができる。ステップ状表面の形成後、マスクを、例えばアッシングにより除去することができる。いくつかの実施形態では、ステップ状表面を形成するために、複数のフォトレジスト層および／または複数のエッチングプロセスが使用される。図３Ａに示すように、構造３００では、各階層の犠牲層（すなわち、２１１‐１～２１１‐４）がｚ軸に沿って露出している。様々な実施形態において、各対／階層内で、絶縁層２１２は犠牲層２１１の上にすることもできる。この場合、追加の絶縁層を材料層２４０とベース基板２１０との間に配置することができる。ワード線を形成する製造プロセスは、本開示で提供される製造プロセスと同様であり得る。続いて、各階層の絶縁層を貫通し、下にあるワード線とのコンタクトを形成することにより、ワード線に導電的に接続する金属コンタクトビアを形成することができる。製造プロセスの詳細は、本開示を参照することができ、ここでは省略する。
【0049】
図４Ａおよび図４Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成するための例示的な構造４００を示す。図４Ａは、構造４００の上面図４０１であり、図４Ｂは、４‐４’方向に沿った構造４００の断面図４０２である。いくつかの実施形態では、構造４００は、領域Ｃ内に形成された複数の半導体チャネル２２０を含む。半導体チャネル２２０は、ｘ軸に沿ったアレイとして分布することができ、各アレイは、例えばΔｘの適切な距離によって分離される。Δｘは、三次元メモリデバイスの設計／レイアウトに応じた任意の適切な距離とすることができる。半導体チャネル２２０の各アレイは、同じ数または異なる数の半導体チャネル２２０を有することができる。例示を目的として、図４Ａを参照すると、本開示では、各アレイは４つの半導体チャネル２２０を含み、２×２アレイ配列を形成する。半導体チャネル２２０は、三次元メモリデバイスのソースおよび／またはドレインの後続の形成のために、実質的にｚ軸に沿ってスタック２４０を通じてベース基板２１０へと形成することができる。半導体チャネル２２０および引き続いて形成されるワード線は、例えば、データを記憶するための三次元メモリデバイスのメモリセルを形成することができる。
【0050】
各半導体チャネル２２０は、実質的に、ｚ軸に沿った柱の形状を有することができ、互いを取り囲む複数の層を含むことができる（本開示の図には示されていない）。例えば、半導体チャネル２２０は、ｚ軸に沿って、半導体チャネル２２０の実質的に中心に位置決めされた誘電体コアを含むことができる。誘電体コアは、半導体チャネル膜で囲むことができる。半導体チャネル膜は、メモリ膜で囲むことができる。誘電体コア、半導体チャネル膜、およびメモリ膜は各々、１つまたは複数の層を含むことができ、ともにチャネル孔を充填して半導体チャネル２２０を形成することができる。いくつかの実施形態では、マスクを使用してスタック２４０’をパターニングすること、例えば、ドライエッチングおよび／またはウェットエッチングなどの適切なエッチングプロセスを使用して、パターニングされたマスクによって露出されるスタック２４０’の部分をエッチングすることにより、チャネル孔を形成することができる。チャネル孔は、スタック２４０を貫通し、実質的にベース基板２１０に入ることができる。マスクは、チャネル孔が形成された後に除去することができる。
【0051】
例えば、メモリ膜は、チャネル孔の側壁の上に形成され、側壁に接触することができる。いくつかの実施形態では、メモリ膜は、チャネル孔を囲むスタック２４０’からチャネル孔内の他の層を絶縁するために、チャネル孔の側壁の上に１つまたは複数のブロック誘電体層を含むことができる。メモリ膜はまた、電荷をトラップし、ｚ軸に沿って複数の電荷蓄積領域を形成するために、ブロック誘電体層の上に、ブロック誘電体に囲まれたストレージユニット層（メモリ層）を含むこともできる。メモリ膜はまた、メモリ層の上に、メモリ層に囲まれたトンネル層（例えば、トンネル誘電体）を含むこともできる。適切な電気バイアスの下でトンネリング層を通じて電荷トンネリングを実行することができる。いくつかの実施形態では、三次元メモリデバイスの動作に応じて、ホットキャリア注入を通じて、またはファウラー・ノルドハイムトンネリングにより誘起される電荷移動によって、電荷トンネリングを実行することができる。
【0052】
１つまたは複数のブロック誘電体層は、比較的高い誘電率を有する誘電体金属酸化物層を含む第１のブロック層を含むことができる。「金属酸化物」という用語は、金属元素、ならびに、酸素、窒素、および他の適切な元素などの非金属元素を含むことができる。例えば、誘電体金属酸化物層は、酸化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム、酸化タンタル、ケイ酸塩、窒素ドープ化合物、合金などを含むことができる。第１のブロック層は、例えば、ＣＶＤ、ＡＬＤ、パルスレーザ堆積（ＰＬＤ）、液体ミスト化学堆積、および／または他の適切な堆積方法によって堆積することができる。
【0053】
１つまたは複数のブロック誘電体層はまた、誘電体金属酸化物の上に別の誘電体層を含む第２のブロック層も含むことができる。他の誘電体層は、誘電体金属酸化物層と異なっていてもよい。他の誘電体層は、酸化ケイ素、第１のブロック層とは異なる組成を有する誘電体金属酸化物、酸窒化ケイ素、窒化ケイ素、および／または他の適切な誘電体材料を含むことができる。第２のブロック層は、例えば、低圧化学気相成長（ＬＰＣＶＤ）、ＡＬＤ、ＣＶＤ、および／または他の適切な堆積方法によって堆積され得る。いくつかの実施形態では、１つまたは複数のブロック誘電体層は、ＣＶＤにより形成される酸化ケイ素を含む。
【0054】
ストレージユニット層は、１つまたは複数のブロック誘電体層の上に連続的に形成され得る。ストレージユニット層は、電荷トラップ材料、例えば、誘電体電荷トラップ材料（例えば、窒化ケイ素）および／または導電性材料（例えば、ドープされたポリシリコン）を含むことができる。いくつかの実施形態では、誘電体電荷トラップ材料は窒化ケイ素を含み、ＣＶＤ、ＡＬＤ、ＰＶＤ、および／または他の適切な堆積方法によって形成することができる。
【0055】
トンネル層は、メモリ層の上に連続的に形成することができる。トンネル層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、誘電体金属酸化物、誘電体金属酸窒化物、誘電体金属ケイ酸塩、合金、および／または他の適切な材料を含むことができる。トンネル層は、ＣＶＤ、ＡＬＤ、ＰＶＤ、および／または他の適切な堆積方法により形成することができる。いくつかの実施形態では、トンネル層は、ＣＶＤによって形成される酸化ケイ素を含む。
【0056】
半導体チャネル膜は、トンネル層の上に連続的に形成することができる。半導体チャネル膜は、シリコン、シリコンゲルマニウム、ゲルマニウム、ＩＩＩ－Ｖ族化合物材料、ＩＩ－ＶＩ族化合物材料、有機半導体材料、および／または他の適切な半導体材料などの任意の適切な半導体材料の１つまたは複数の層を含むことができる。半導体チャネル膜は、有機金属化学気相成長（ＭＯＣＶＤ）、ＬＰＣＶＤ、ＣＶＤ、および／または他の適切な堆積方法などの適切な堆積方法によって形成することができる。いくつかの実施形態において、半導体チャネル膜は、ＣＶＤを使用してアモルファスシリコンの層を堆積させ、続いて、アモルファスシリコンが単結晶シリコンに変換されるようにアニールプロセスを行うことによって形成される。いくつかの実施形態では、他のアモルファス材料をアニーリングして結晶化し、半導体チャネル膜を形成することができる。
【0057】
誘電体コアは、半導体チャネル膜の上に形成され、チャネル孔の中心のスペースを充填することができる。誘電体コアは、酸化ケイ素および／または有機ケイ酸塩ガラスなどの適切な誘電体材料を含むことができる。誘電体コアは、適切な共形堆積方法（例えば、ＬＰＣＶＤ）および／または自己平坦化堆積方法（例えば、スピンコーティング）により形成することができる。いくつかの実施形態では、誘電体コアは酸化ケイ素を含み、ＬＰＣＶＤによって形成される。
【0058】
様々な実施形態において、層の数、これらの層を形成する方法、およびこれらの層を形成する特定の順序は、異なる設計に応じて異なり得、本開示の実施形態によって限定されるべきではない。
【0059】
図５Ａおよび図５Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成するための構造５００を示す。図５Ａは、構造５００の上面図５０１であり、図５Ｂは、５‐５’方向に沿った構造５００の断面図５０２である。構造５００は、スタック２４０’を複数のフィンガに分割するために、各々が実質的にｙ軸に沿って半導体チャネル２２０の２つのアレイの間に形成される、複数の絶縁トレンチまたは垂直トレンチを含み、各フィンガは実質的にｙ軸に沿って延伸する。本開示において、「垂直」という用語は、「ｚ軸に沿っている」または「ｘ‐ｙ平面に実質的に垂直である」ことを指す。引き続いて、各フィンガ内にワード線を形成することができる。垂直トレンチは、ｙ軸に沿った１つまたは複数の開口部を含むことができる。開口部は、異なる階層内に整列した副開口部を垂直に形成して、同じ階層の隣接するフィンガが、材料接続部分によって階層内の副開口部を通して接続されることを可能にする（すなわち、開口部は材料層２４０の部分で充填される）。同じ開口部から形成された副開口部は、ｘ軸、ｙ軸、およびｚ軸に沿って互いに整列させられうる（すなわち、ベース基板２１０の上面上に同じ投影面積を有する）。引き続いて、垂直トレンチに適切な絶縁材料を充填して、絶縁スペーサとしても参照されるゲート線スリットを形成することができる。すなわち、隣接するフィンガ内に引き続いて形成されるワード線は、絶縁材料で充填された位置において絶縁され、開口部の位置において接続される。言い換えれば、同じ階層の２つの隣接するワード線は、１つまたは複数の開口部によって形成された接続部分（絶縁材料が充填されておらず、ゲート金属材料が充填されている接続部分）を通じて導電的に接続することができる。
【0060】
例示を目的として、２つの隣接する垂直トレンチ２２１’および２２２’が図５Ａおよび５Ｂに示されている。図５Ａに示すように、垂直トレンチ２２１’は、スタック２４０’を通じて形成された開口部２２３’を含み、垂直トレンチ２２２’は、スタック２４０’を通じて形成された開口部２２４’を含む。開口部２２３’および２２４’は、領域Ｂ内に形成されることが可能であり、ｙ軸に沿って、垂直トレンチ２２１’を第１の部分２２１’－１および第２の部分２２１’－２に分割し、垂直トレンチ２２２’を第１の部分２２２’－１および第２の部分２２２’－２に分割することができる。２つの隣接する垂直トレンチ２２１’および２２２’は、構造５００を、各々が半導体チャネル２２０のアレイを含むフィンガ１、２、および３に分割する。垂直トレンチの第１の部分２２１’－１および２２２’－１は、半導体チャネル２２０のアレイをｘ軸に沿って異なるフィンガに分割するように領域Ｃ内に形成され、第２の部分２２１’－２および２２２’－２は、引き続いて形成されるワード線を異なるフィンガに分割するように領域Ａ内に形成される。半導体チャネル２２０のアレイは、フィンガ１、２、および３内に引き続いて形成されるワード線とともに、メモリセルをそれぞれ形成することができる。構造５００の各階層の犠牲層／絶縁層の対は、開口部を通して接続される。例えば、図５Ｂは、フィンガ２と３との間の構造５００の断面図を示している。フィンガ２および３の場合、犠牲層２１１‐１／絶縁層２１２‐１の対は、開口部２２４’を通じて接続される。同様に、フィンガ２および３内の他の階層の犠牲層／絶縁層（２１１－２／２１２－２、２１１－３／２１２－３、および２１１－４／２１２－４）は、異なる階層内の開口部２２３’および２２４’の副開口部を通じて接続される。フィンガ１およびフィンガ２内の犠牲層／絶縁層は、同様の構成で接続されている。言い換えれば、スタック２４０’のフィンガは、領域Ｂを通じて接続され、垂直トレンチ２２１’および２２２’によって領域ＡおよびＣ内で分離されている。したがって、後続の製造ステップで、各フィンガ内にワード線を形成することができる。同じ階層の隣接するワード線は、領域Ｂを通じて導電的に接続することができる。また、同じ階層の隣接する絶縁層は、（領域Ｂ内の）開口部２２３’および２２４’を通じて接続することができる。いくつかの実施形態では、フィンガ１、２、および３はまとめてブロックとして参照され、ブロック内の同じ階層のワード線は領域Ｂを通じて接続される。
【0061】
スタック２４０’の上にマスク層を形成し、例えばフォトリソグラフィを使用してマスクをパターニングして、パターニングされたマスク層内に垂直トレンチに対応する開口部を形成することにより、垂直トレンチ（例えば２２１’および２２２’）を形成することができる。適切なエッチングプロセス、例えば、ドライエッチングおよび／またはウェットエッチングを実行して、垂直トレンチがベース基板２１０を露出させるまで、開口部によって露出されたスタック２４０’の部分を除去することができる。マスク層は、垂直トレンチの形成後に除去することができる。いくつかの実施形態では、垂直トレンチは、スタック２４０’内の各階層を通り、スタック２４０’をｙ軸に沿って複数のフィンガに分割する。垂直トレンチは、各階層内の隣接するフィンガの犠牲層／絶縁層が、フィンガの間の垂直トレンチの開口部（複数可）を通して接続することができるように、ｙ軸に沿って上記の１つまたは複数の開口部を含むことができる。本開示において、「垂直」という用語は、「ｘ‐ｙ平面に実質的に垂直である」または「実質的にｚ軸に沿っている」ことを指す。いくつかの実施形態において、垂直トレンチは、ベース基板２１０の上面に実質的に垂直である。
【0062】
いくつかの実施形態において、垂直トレンチは、スタック２４０’内の階層の隣接する犠牲層／絶縁層が２つ以上の位置で接続されることを可能にするために、２つ以上の開口部を有することができる。例えば、領域Ｂは、ｙ軸に沿って、垂直トレンチの部分によって分離された複数の副領域を含むことができる。すなわち、各階層の隣接するフィンガの、引き続いて形成されるワード線は、２つ以上の位置において導電的に接続することができる。いくつかの実施形態において、垂直トレンチは、スタック２４０’内のいくつかの階層の犠牲層／絶縁層が２つ以上の位置で接続されることを可能にするために、２つ以上の開口部を有することができる。例えば、垂直トレンチは、ｙ軸に沿って領域Ａ内に分布する１つまたは複数の開口部を有することができる。すなわち、いくつかの階層の隣接するフィンガの、引き続いて形成されるワード線は、２つ以上の位置において導電的に接続することができる。詳細は下記に説明する。
【0063】
図６Ａおよび図６Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成するための構造６００を示す。図６Ａは、構造６００の上面図６０１であり、図６Ｂは、６‐６’方向に沿った構造６００の断面図６０２である。構造６００は、スタック２４０’内に複数の絶縁層を含む。いくつかの実施形態において、構造６００は、犠牲層を除去することにより構造５００から形成される。各階層の絶縁層は、垂直トレンチで分離されていない位置（複数可）において接続することができる。したがって、隣接する階層の絶縁層の間、すなわち、犠牲層が除去されている位置／空間に水平トレンチを形成することができる。水平トレンチは、ｚ軸に沿って垂直トレンチによって分割することができる。本開示において、「水平」という用語は、「ｘ‐ｙ平面に実質的に沿っている」または「実質的にｚ軸に垂直である」ことを指す。同様に、各階層の水平トレンチは、垂直トレンチで分離されていない位置（複数可）において接続することができる。各階層の絶縁層の上面、および犠牲層によって以前は囲まれていた半導体チャネル２２０の外面側壁部分は露出されうる。
【0064】
例えば、図６Ａおよび６Ｂに示されるように、構造６００は、絶縁材料で充填された位置（例えば、領域ＡおよびＣ内）においてフィンガ１、２および３を互いに分離する垂直トレンチ２２１’および２２２’を含む。各階層の絶縁層２１２は、垂直トレンチ２２１’および２２２’によって分離されていない位置（例えば、開口部２２３’および２２４’の位置）において接続されている。各階層の犠牲層２１１が除去された後、水平トレンチ（例えば、２３０‐１、２３０‐２、２３０‐３、および２３０‐４）が形成される。したがって、各階層の絶縁層（例えば、２１２－１，２１２－２，２１２－３，および２１２－４）の上面、および犠牲層２１１によって以前は囲まれていた半導体チャネル２２０の外面側壁部分が露出される。各階層の水平トレンチ２３０および絶縁層２１２は、それぞれ領域Ｂにおいて接続される。いくつかの実施形態では、犠牲層２１１の除去中にスタック２４０’を支持するために、他の支持構造（例えば、スタック２４０’内のダミー／補助チャネル）を形成することができる。支持構造の詳細は本明細書においては説明しない。
【0065】
犠牲層２１１は、適切なエッチングプロセス、例えば等方性ドライエッチングまたはウェットエッチングにより除去することができる。エッチングプロセスは、エッチングプロセスが基板２００の他の部分への影響を最小限に抑えることができるように、基板２００の他の部分の材料に対する犠牲層２１１の材料の十分に高いエッチング選択性を有することができる。等方性ドライエッチングおよび／またはウェットエッチングは、犠牲層２１１を様々な方向に除去して、各絶縁層２１２の上面および底面、ならびに犠牲層２１１によって以前は囲まれていた半導体チャネル２２０の外面側壁部分を露出させることができる。次に、各階層内に水平トレンチ２３０を形成することができる。いくつかの実施形態では、犠牲層２１１は窒化ケイ素を含み、等方性ドライエッチングのエッチング剤はＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｃ４Ｆ６、およびＣＨ２Ｆ２のうちの１つまたは複数を含む。等方性ドライエッチングの無線周波数（ＲＦ）電力は約１００Ｗより低くすることができ、バイアスは約１０Ｖより低くすることができる。いくつかの実施形態では、犠牲層２１１は窒化ケイ素を含み、ウェットエッチングのエッチング剤はリン酸を含む。
【0066】
図７Ａ、図７Ｂおよび図７Ｃは、いくつかの実施形態による、三次元メモリデバイスを形成するための構造７００を示す。図７Ａは構造７００の上面図７０１であり、図７Ｂは７－７’方向に沿った構造７００の断面図７０２であり、図７Ｃは７’’－７’’’方向に沿った構造７００の断面図７０３である。構造７００では、スタック２４０’は、交互に配置されたゲート材料層２３１’および絶縁層２１２を含む。例えば、構造７００の各階層は、それぞれの絶縁層２１２の上にゲート材料層２３１’を含む。いくつかの実施形態において、構造７００は、水平トレンチ２３０を適切なゲート材料（例えば、導体および／または金属）で充填することにより、図６Ａおよび図６Ｂに示される構造６００から形成され得る。ゲート材料は、ｘ－ｙ平面に沿って各水平トレンチを充填し、それぞれの絶縁層２１２を被覆することができる。ゲート材料層２３１’は、引き続いて形成されるワード線（すなわち、ゲート電極）のベース材料を提供することができる。水平トレンチ２３０がゲート材料で充填された後、ゲート材料で作られた接続部分が、スタック２４０’の各階層内の垂直トレンチの開口部（複数可）に形成され得る。接続部分とは、垂直トレンチによって形成された開口部においてそれぞれの絶縁層２１２の上に堆積されたゲート材料層２３１’の部分を指す。接続部分は、異なる階層内の整列した副開口部から、複数の副接続部分を垂直に形成することができる。１つの開口部から形成された副接続部分は、ｘ軸、ｙ軸、およびｚ軸に沿って互いに整列しうる（すなわち、ベース基板２１０の上面上に同じ投影面積を有する）。接続部分は、同じ階層内にあり、接続部分に接続されているそれぞれのゲート材料層２３１’の異なる部分（すなわち、接続部分に隣接する／接続されたフィンガ内に堆積したゲート材料、または隣接するフィンガ内に堆積したゲート材料）を導電的に接続することができる。説明を容易にするために、ワード線の下（すなわち、フィンガの中）の絶縁層２１２の部分は、第１の絶縁部分２１２１として参照され、接続部分の下（すなわち、フィンガの間）の絶縁層２１２の部分は、第２の絶縁部分２１２２として参照される。
【0067】
例えば、図７Ａに示されるように、スタック２４０’の各階層の水平トレンチ（２３０－１、２３０－２、２３０－３、および２３０－４）にゲート材料を堆積させて、導体／誘電体層の対／スタックを形成することができる。ゲート材料（例えば、導体）は、スタック２４０’の各階層のゲート材料層（２３１’‐１、２３１’‐２、２３１’‐３、および２３１’‐４）を形成するために、それぞれの水平トレンチ２３０を充填することができる。各ゲート材料層２３１’の少なくとも一部分は、ｘ‐ｙ平面に沿って露出している。接続部分２２３および２２４は、開口部２２３’および２２４’に堆積されたゲート材料の部分によって形成され得る。したがって、各階層の接続部分２２３および２２４の副接続部分は、各階層の開口部２２３’および２２４’に堆積されたゲート材料の部分によって形成され得る。図７Ｂに示すように、ゲート材料は、フィンガ２内でそれぞれの第１の絶縁部分（２１２１－１、２１２１－２、２１２１－３、および２１２１－４）の上に形成され、各第１の絶縁部分２１２１は、ｚ軸に沿って第１の絶縁部分２１２１の両側で隣接するゲート材料を電気的に絶縁する。図７Ｃに示すように、開口部２２４’の位置に、（領域Ｂ内で）ｚ軸に沿って整列した異なる階層内の副接続部分２２４－１、２２４－２、２２４－３、および２２４－４を含む接続部分が形成される。各副接続部分２２４は、それぞれの第２の絶縁部分２１２２の上に形成され、各第２の絶縁部分２１２２は、隣接する副接続部分２２４をｚ軸に沿って互いに電気的に絶縁する。各階層の副接続部分２２４は、フィンガ１および２のそれぞれのゲート材料を導電的に接続する。例えば、副接続部分２２４－１は、第１の階層のフィンガ１および２内に堆積されたゲート材料（例えば、引き続いて形成されるワード線）を導電的に接続する。同様に、副接続部分２２４－２～２２４－４は、それぞれ第２の階層～第４の階層のフィンガ１および２に堆積されたゲート材料を導電的に接続する。各階層のゲート材料層２３１’は、半導体チャネル２２０のそれぞれの外面側壁部分を囲んでいる。
【0068】
ゲート材料は、ワード線（すなわち、ゲート電極または導体層）を形成するために、例えばタングステン、アルミニウム、および／または銅などの任意の適切な導電性材料を含むことができる。ゲート材料は、ＣＶＤ、スパッタリング、ＭＯＣＶＤ、および／またはＡＬＤなどの適切な堆積方法を使用して水平トレンチ２３０内に堆積することができる。一部の実施形態では、ゲート材料はタングステンを含み、これはＣＶＤにより形成される。
【0069】
いくつかの実施形態では、ゲート誘電体材料層（本開示の図には示されていない）は、ゲート金属材料の堆積前に水平トレンチ内に形成することができる。ゲート誘電体材料層は、水平トレンチ、対向する表面間の半導体チャネル２２０の外面側壁部分、およびそれぞれの垂直トレンチを形成する隣接する絶縁層の対向する表面上に形成することができる。ゲート誘電体材料層は、引き続いて形成されるゲート誘電体層のベース材料を提供する。ゲート誘電体層は、それぞれのワード線を下にある絶縁層２１２から絶縁することができる。ゲート絶縁材料層は、電気絶縁性の任意の適切な誘電材料を含むことができる。例えば、ゲート絶縁材料層は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素のうちの１つまたは複数を含むことができる。いくつかの実施形態では、ゲート絶縁材料層は、高ｋ誘電体材料（ｋは３．９未満）を含むことができる。いくつかの実施形態では、ゲート絶縁材料層は、第１の酸化シリコン層、第１の酸化シリコン層の上の窒化シリコン層、および窒化シリコン層の上の第２の酸化シリコン層を含むことができる。ゲート誘電体材料層の形成は、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、および／またはＡＬＤのうちの１つまたは複数を含むことができる。
【0070】
接続部分（例えば、２２３または２２４）は、接続部分に隣接／接続されたフィンガに堆積されたゲート材料を導電的に接続することができる。いくつかの実施形態では、垂直トレンチは、階層内の２つ以上の開口部を含み、結果、ゲート金属材料の堆積後、開口部から２つ以上の接続部分が形成される。いくつかの実施形態では、各階層は２つ以上の副接続部分を含む。１つの階層内の２つ以上の副接続部分は、２つ以上の副接続部分に隣接／接続されるフィンガに堆積されるゲート材料間の導電接続を強化／改善することができ、結果、これらのフィンガ間の電気接続を確保することができる。したがって、接続されたフィンガ内に引き続いて形成されるワード線は、同じ金属コンタクトビアを共有することができ、金属コンタクトビアはさらに、外部回路から電気信号を送信するためにそれぞれの金属相互接続に接続される。したがって、金属コンタクトビアの数を減らすことができ、三次元メモリデバイスの製造を単純化することができる。
【0071】
図８Ａおよび図８Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成するための構造８００を示す。図８Ａは、構造８００の上面図８０１であり、図８Ｂは、８－８’方向に沿った構造８００の断面図８０２である。構造８００は、実質的にｙ軸に沿った複数のゲート線スリットを含む。ゲート線スリットは、図５Ａ～図７Ｃで説明した垂直トレンチを適切な絶縁材料で充填することにより形成することができる。形成されたゲート線スリットは、絶縁材料で充填された位置において、隣接するフィンガおよび異なる階層内の、引き続いて形成されるワード線を電気的に絶縁および分離する。ゲート線スリットは、隣接するフィンガのゲート材料層／絶縁層を接続するｙ軸に沿った１つまたは複数の開口部を含むことができる。
【0072】
例示を目的として、図８Ａには、垂直トレンチ２２１’および２２２’から形成された２つのゲート線スリット２２１および２２２が示されている。ゲート線スリット２２１は、ゲート線スリット２２１を第１の部分２２１‐１および第２の部分２２１‐２に分割する接続部分２２３を含み、ゲート線スリット２２２は、ゲート線スリット２２２を第１の部分２２２‐１および第２の部分２２２－２に分割する接続部分２２４を含む。ゲート線スリット２２１および２２２は、スタック２４０’をフィンガ１、２、および３に分割する。ゲート線スリット２２１および２２２の各々は、絶縁材料で充填された位置で（例えば、領域ＡおよびＣ内で）各階層の隣接するゲート材料層／絶縁層を絶縁する。絶縁材料で充填されていない位置（例えば、領域Ｂ）の各階層の隣接するゲート材料層／絶縁層が接続される。例えば、図８Ｂに示されるように、ゲート線スリット２２２の第１の部分２２２‐１および第２の部分２２２‐２は、スタック２４０’を通って領域ＡおよびＣ内でフィンガ３からフィンガ２を絶縁し、同じ階層のフィンガ２およびフィンガ３のゲート材料層／絶縁層対（例えば、２３１’－１／２１２１－１、２３１’－２／２１２１－２、２３１’－３／２１２１－３、および２３１’－４／２１２１－４）は、領域Ｂ内で接続される。
【0073】
いくつかの実施形態では、垂直トレンチ（例えば、２２１’および２２２’）を適切な絶縁材料で充填することにより、ゲート線スリット（例えば、２２１および２２２）を形成することができる。例えば、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、および／またはＡＬＤなどの適切な堆積方法を利用して、絶縁材料を垂直トレンチに堆積することができる。絶縁材料は、フィンガの間を電気的に絶縁することを可能にする任意の適切な材料を含むことができる。例えば、絶縁材料は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素を含むことができる。いくつかの実施形態では、絶縁材料は酸化ケイ素を含む。いくつかの実施形態では、堆積後、リセスエッチングおよび／または化学機械平坦化（ＣＭＰ）が使用されて、堆積後のスタック２４０’上の余剰絶縁材料が除去され、結果、ゲート材料層２３１’－１が露出し、ゲート線スリットの上面は、ゲート材料層２３１’－１の上面と同じ高さになる。
【0074】
いくつかの実施形態では、ゲート線スリットの形成前にドーピングプロセスが実行されて、ベース基板２１０が、垂直トレンチ（２２１’および２２２’）の底部において、ベース基板２１０とは反対のドーパント型でドープされる。垂直トレンチの底部のドープ領域は、ソース領域を形成することができる。次いで、絶縁材料を、垂直トレンチの底部および側壁の上に堆積させることができる。引き続いて、垂直トレンチの中心をソース材料で充填することにより、垂直トレンチ内にソースコンタクトビアを形成することができる。したがって、絶縁材料は、ソースコンタクトビアとスタック２４０’の残りの部分との間に電気絶縁を提供することができる。いくつかの実施形態では、ゲート線スリットの環状底面はソース領域に接触し、ソースコンタクトビアはソース領域に電気的に接続されている。いくつかの実施形態では、イオン注入が利用されて、ベース基板２１０が垂直トレンチの底部においてドープされてソース領域が形成され、絶縁材料を堆積して垂直トレンチの側壁を被覆することができ、結果、空洞が垂直トレンチ内に形成され、絶縁材料によって囲まれる。適切なソース金属を堆積させて、空洞を充填し、ソースコンタクトビアを形成することができる。絶縁材料は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素を含むことができる。ソース金属は、タングステンおよび／または他の適切な導電性材料を含むことができる。いくつかの実施形態では、ゲート線スリットとソースコンタクトビアとの間にバリア層、例えばＴｉＮが形成されて、ソース金属がスタック２４０’に貫入するのを防ぐ。
【0075】
図９Ａおよび図９Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成するための構造９００を示す。図９Ａは、構造９００の上面図９０１であり、図９Ｂは、９－９’方向に沿った構造９００の断面図９０２である。構造９００は、ｚ軸に沿って積層されたワード線の複数の階層を含み、各階層は複数のワード線を含み、各ワード線は異なるフィンガ内で整列している。隣接する２つの階層のワード線を電気的に絶縁するために、隣接する階層のワード線間に絶縁層が形成される。同じ階層の１つまたは複数のワード線は、１つまたは複数の接続部分を通じて導電的に接続することができる。接続されたワード線は、同じ金属コンタクトビアを共有することができる。接続されたワード線を電気的に接続するために、各階層上に１つまたは複数の金属コンタクトビアを形成できる。
【0076】
いくつかの実施形態において、構造９００は、図８Ａおよび８Ｂに示される構造８００から形成され得る。いくつかの実施形態では、スタック２４０’の側壁（例えば、絶縁層２１２の側壁）上の余剰ゲート材料およびゲート誘電体材料は、適切なエッチングプロセス（例えば、ドライエッチングおよび／またはウェットエッチング）を使用して除去することができる。ゲート材料層の残りの部分は各階層のワード線を形成でき、ゲート誘電体材料層の残りの部分は各階層のゲート誘電体層を形成することができる。いくつかの実施形態では、各ワード線は、それぞれのゲート誘電体層の上に形成される。さらに、各階層のワード線を外部回路に接続するために、各階層の上に金属コンタクトビアを形成することができる。いくつかの実施形態において、構造９００は、引き続いて形成される金属コンタクトビアを互いに電気的に絶縁するために、スタック２４０’の上の／スタック２４０’を囲む誘電体スタック（図示せず）を含む。いくつかの実施形態において、金属コンタクトビアは、誘電体スタックをパターニングして、各階層のコンタクト領域を露出させる複数のコンタクト開口部を形成し、コンタクト開口部を適切な導電性材料で充填して金属コンタクトビアを形成することにより形成される。パターニングプロセスには、誘電体スタック上にマスクを形成すること、フォトリソグラフィプロセスを実行してマスク内にコンタクト開口部を画定すること、および、スタック２４０’のコンタクト領域が露出するまでコンタクト開口部内の材料を除去することを含むことができる。各階層のコンタクト領域は、１つまたは複数のワード線上にあることができる。さらに、コンタクト開口部は、例えばタングステン、アルミニウム、および／または銅などの適切な導電性材料で充填することができる。
【0077】
図９Ａおよび９Ｂに示すように、スタック２４０’から余剰ゲート材料およびゲート誘電体材料が除去された後、スタック２４０’の各階層の残りのゲート材料は、実質的にｙ軸に沿って異なるフィンガ内にワード線（２３１－ｍ－ｗｌｎ、ｍ＝１～４、ｎ＝１～４）を形成する。いくつかの実施形態では、各フィンガ（例えば、フィンガ１～３）は、ｚ軸に沿って積層された複数のワード線２３１‐ｍ‐ｗｌｎを含み、各ワード線２３１‐ｍ‐ｗｌｎは、隣接する第１の絶縁部分（複数可）によってｚ軸に沿って互いに絶縁されている。ゲート線スリット２２１および２２２は、領域ＡおよびＣ内の隣接するフィンガ間に電気絶縁を提供して、異なるフィンガのワード線２３１‐ｍ‐ｗｌｎを分離し、それぞれ、異なるフィンガの半導体チャネル２２０のアレイを分離する。同じ階層の隣接するワード線２３１－ｍ－ｗｌｎ（または隣接するフィンガのワード線２３１－ｍ－ｗｌｎ）は、同じ階層の副接続部分（例えば、２２３－１～２２３－４および／または２２４－１～２２４－４、図７Ｃおよび図９Ａ参照）によって導電的に接続される。すなわち、同じ階層の２つ以上のワード線２３１‐ｍ‐ｗｌｎは、同じ階層の１つまたは複数の副接続部分によって導電的に接続することができ、結果、接続されたワード線２３１‐ｍ‐ｗｌｎは同じ金属コンタクトビアを共有することができる。いくつかの実施形態では、各ワード線２３１‐ｍ‐ｗｌｎは、接続部分を通じて同じ階層の他のワード線２３１‐ｍ‐ｗｌｎと接続され、結果、同じ階層のワード線２３１‐ｍ‐ｗｌｎが１つの金属コンタクトビアを共有することができる。
【0078】
例えば、構造９００はフィンガ１、２、および３を含む。ワード線２３１－１－ｗｌ１、２３１－２－ｗｌ１、２３１－３－ｗｌ１、および２３１－４－ｗｌ１は、フィンガ１内でｚ軸に沿って積層され、ワード線２３１－１－ｗｌ２、２３１－２－ｗｌ２、２３１－３－ｗｌ２、および２３１－４－ｗｌ２は、フィンガ２内でｚ軸に沿って積層され、ワード線２３１－１－ｗｌ３、２３１－２－ｗｌ３、２３１－３－ｗｌ３、および２３１－４－ｗｌ３は、フィンガ３内でｚ軸に沿って積層される。ワード線２３１－１－ｗｌ１、２３１－１－ｗｌ２、および２３１－１－ｗｌ３は同じ階層１にあり、接続部分２２３および２２４（例えば、または接続部分２２３および２２４の副接続部分）によって導電的に接続されている。ワード線２３１－１－ｗｌ１、２３１－１－ｗｌ２、および２３１－１－ｗｌ３を接続するために、ワード線２３１－１－ｗｌ２の上に金属コンタクトビア２３２－１が形成される。同様に、ワード線２３１－２－ｗｌ１、２３１－２－ｗｌ２、および２３１－２－ｗｌ３は同じ階層２内にあり、接続部分２２３および２２４によって導電的に接続され、ワード線２３１－３－ｗｌ１、２３１－３－ｗｌ２、および２３１－３－ｗｌ３は同じ階層３内にあり、接続部分２２３および２２４によって導電的に接続され、ワード線２３１‐４‐ｗｌ１、２３１‐４‐ｗｌ２、および２３１‐４‐ｗｌ３は同じ階層４内にあり、接続部分２２３および２２４によって導電的に接続される。金属コンタクトビア２３２‐２、２３２‐３、および２３２‐４は、それぞれ階層２～４の上に形成されて、各階層のワード線に導電的に接続する。いくつかの実施形態では、２つの隣接するワード線２３１‐ｍ‐ｗｌｎは、２つ以上の接続部分によって導電的に接続される。いくつかの実施形態では、同じ階層のいくつかのワード線２３１－ｍ－ｗｌｎは導電的に接続され、接続されたワード線は１つまたは複数の金属コンタクトビア２３２を共有する。いくつかの実施形態では、接続されたワード線２３１‐ｍ‐ｗｌｎと対応する金属相互接続（複数可）との間の電気接続を保証／強化する接続されたワード線２３１‐ｍ‐ｗｌｎに接続するために２つ以上の金属コンタクトビア２３２が形成される。設計に応じて、階層の任意の適切な位置（複数可）（ｘ－ｙ平面内）に金属コンタクトビア２３２を形成することができる。いくつかの実施形態では、例えばドレイン領域などの他の構造を、構造９００内に形成することができる。説明を容易にするために、他の構造の形成の詳細は本開示では省略されている。
【0079】
図２～図９に示す開示されている方法および構造を使用することにより、三次元メモリデバイス内の金属コンタクトビアの数を大幅に削減することができる。いくつかの実施形態では、同じ階層の各ワード線は、２つ以上の接続部分によって他のワード線に導電的に接続することができ、結果、動作中に電気接続を改善することができ、メモリデバイスがこれらの接続部分の接続障害の影響を受けにくくなる。いくつかの実施形態では、ワード線のブロックの各階層を接続するために１つの金属コンタクトビアが形成され、すべてのワード線が導電的に接続される。各階層がＮ本のワード線を含むと仮定すると、この階層に形成する必要がある金属コンタクトビアは１つだけである。従来の方法および構造と比較して、金属コンタクトビアの数は、ワード線の各階層について（Ｎ－１）本だけ削減される。いくつかの実施形態では、製造上の考慮から、異なる階層の接続部分は、図７Ｃに示されるように、ｚ軸に沿って整列される。様々な実施形態において、異なる階層内の接続部分のいくつかは、ｚ軸に沿って不整合である。すなわち、各階層内の接続部分の特定の位置は、異なる設計要件に従って個別に決定することができる。いくつかの実施形態では、三次元メモリデバイスの他の構成要素を調整して、動作中に所望のワード線に電気信号を印加することができる。例えば、所望のワード線を選択し、ワード線に電気信号／バイアスを印加するように、外部回路をプログラムまたは調整することができる。他の適切な手段を適用することもできる。
【0080】
図１０は、三次元メモリデバイスの別の例示的な構造１０００の上面図１００１を示している。構造９００とは異なり、構造１０００は、各階層のワード線を共有される金属コンタクトビア（複数可）と導電的に接続するために、各階層内に２つ以上の接続部分を含む。例示を目的として、各階層（２３２－１、２３２－２、２３２－３、および２３２－４）について１つの金属コンタクトビアが示されている。ゲート線スリット２２１および２２２の各々は、実質的にｙ軸に沿って２つ以上の開口部を含み、結果、２つ以上の接続部分（例えば、領域Ｂ１、Ｂ２、Ｂ３、Ｂ４、およびＢ５内の）が実質的にｙ軸に沿って形成される。接続部分のスタックは、ゲート線スリットの開口部の位置において垂直に（ｚ軸に沿って）形成されるため、図１０では、第１の階層のワード線（すなわち、２３１－１－ｗｌｎ（ｎ＝１～３））は、４つの接続部分２２３、２２４、２２５、２２９によって導電的に接続され、第２の階層のワード線（すなわち、２３１－２－ｗｌｎ（ｎ＝１～３））は、６つの接続部分２２３、２２４、２２５、２２９、２２６、および２３０によって導電的に接続され、第３の階層のワード線（すなわち、２３１－３－ｗｌｎ（ｎ＝１～３））は、８つの接続部分２２３、２２４、２２５、２２９、２２６、２３０、２２７、および２３１によって導電的に接続され、第４の階層のワード線（すなわち、２３１－４－ｗｌｎ（ｎ＝１～３））は、１０個の接続部分２２３、２２４、２２５、２２９、２２６、２３０、２２７、２３１、２２８、および２３２によって導電的に接続される。ワード線の階層内の接続部分の数を増やすことによって、所望のワード線をより効果的に接続し、ワード線間の接続障害の可能性を減らすことができる。様々な実施形態では、金属コンタクトビアの総数は、ワード線の総数よりも少ない。したがって、金属コンタクトビアの数を減らすことができ、三次元メモリデバイスの製造を単純化することができる。三次元メモリデバイス内のスペースをより効率的に利用することができる。
【0081】
説明を容易にするために、異なるフィンガの間に形成された接続部分は、実質的にｘ軸に沿って整列している。様々な他の実施形態では、異なるフィンガの間に形成された接続部分は、ｘ軸に沿ってずらし、または不整合にすることもできる。例えば、図１０では、接続部分２２３および２２４は、ｘ軸に沿って互いに整列してもよく、またはしなくてもよい。様々な設計および用途において、接続部分の数および位置は、異なる設計規則に従って変化する可能性があり、本開示の実施形態によって限定されるべきではない。
【0082】
図１１は、いくつかの実施形態による、三次元メモリデバイスを形成するための例示的な方法１１００の図である。説明のために、方法１１００に示される動作は、図２～図９の文脈で説明される。本開示の様々な実施形態において、方法１１００の動作は、異なる順序で実行されてもよく、および／または変化してもよい。
【0083】
動作１１０１において、基板を提供することができる。図２Ａおよび図２Ｂは、この動作における例示的な基板を示している。基板は、ベース基板および基板の上の材料層を含むことができる。ベース基板は、三次元構造を形成するための任意の適切な材料を含むことができる。例えば、ベース基板は、シリコン、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の適切なＩＩＩ－Ｖ族化合物を含むことができる。いくつかの実施形態では、材料層は、ベース基板上に垂直方向に沿って配置された犠牲材料層と絶縁材料層との交互スタックを含むことができる。いくつかの実施形態では、犠牲材料層は窒化ケイ素を含み、絶縁材料層は酸化ケイ素を含む。
【0084】
動作１１０２において、ベース基板上に水平方向に延伸する複数のワード線、および、２つ以上のワード線を導電的に接続する少なくとも１つの接続部分を形成することができる。図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ～図７Ｃ、図８Ａ、図８Ｂ、図９Ａ、および図９Ｂは、この動作における例示的な構造を示している。図３Ａおよび図３Ｂを参照すると、階段構造を有する交互スタックは、動作１１０１において提供された基板から形成することができる。複数の交互に積層された犠牲層／絶縁層の対をスタック内に形成することができる。各犠牲層の上面の一部分を露出させることができ、それぞれの絶縁層を犠牲層の下に置くことができる。さらに、図４Ａおよび図４Ｂに示されるように、複数の半導体チャネルを、スタックを通じて実質的にベース基板へと形成することができる。半導体チャネルは各々、少なくとも誘電体コア、半導体チャネル膜、およびメモリ膜を含むことができる。半導体チャネルは、適切な堆積方法を使用して、メモリ膜、半導体チャネル膜、および誘電体コアを連続的に堆積することにより形成することができる。
【0085】
さらに、図５Ａ、図５Ｂ、図６Ａ、および図６Ｂを参照すると、スタックを複数のフィンガに分割するために、スタックを通る垂直トレンチを水平方向に沿って形成することができる。垂直トレンチは、引き続いて、ゲート線スリットを形成することができる。垂直トレンチの少なくとも１つは、同じ階層の隣接するフィンガの犠牲層／絶縁層の対を接続するために、水平方向に沿って１つまたは複数の開口部を含む。垂直トレンチは、スタックの上にマスクをパターニングし、マスクによって露出されたスタックの部分をエッチングすることにより形成することができる。さらに、水平トレンチを形成することができるように、スタック内の犠牲層を適切な等方性エッチングプロセスを使用して除去することができる。水平トレンチは、残っている絶縁層および半導体チャネルの側壁部分を露出させることができる。
【0086】
さらに、図７Ａ～図７Ｃを参照すると、ゲート材料を堆積させて水平トレンチを充填することができ、ゲート材料層を各絶縁層上に形成することができる。異なるフィンガ内に堆積されたゲート材料層の部分は、後続のステップにおいてワード線を形成することができる。垂直トレンチの開口部の位置にあるゲート材料層の部分は、開口部に隣接する、引き続いて形成されるワード線を導電的に接続する接続部分を形成することができる。いくつかの実施形態において、ゲート材料は、タングステン、アルミニウム、および銅のうちの１つまたは複数を含み、ＣＶＤ、スパッタリング、および／またはＡＬＤなどの任意の適切な堆積方法によって堆積され得る。さらに、図８Ａおよび図８Ｂを参照すると、適切な誘電材料を垂直トレンチ内に堆積させることにより、ゲート線スリットを形成することができる。誘電体材料が堆積された後、リセスエッチングおよび／またはＣＭＰプロセスを使用して、スタックの上面を平坦化することができる。
【0087】
さらに、図９Ａおよび図９Ｂを参照すると、スタックの側壁上の余剰ゲート材料を除去することができ（例えば、適切なエッチングプロセスにより）、結果、異なるフィンガ内で水平方向に沿ってワード線を形成することができる。いくつかの実施形態では、スタックは、水平に整列した複数のフィンガを含むことができ、各フィンガは、垂直に積層された複数のワード線を含む。複数のワード線のうちの１つまたは複数は、１つまたは複数の接続部分を通じて同じ階層の他のワード線に導電的に接続することができる。いくつかの実施形態では、各階層のワード線は、１つまたは複数の導電部分を通じて導電的に接続される。
【0088】
動作１１０３において、ワード線上に金属コンタクトビアを形成することができる。図９Ａおよび図９Ｂは、この動作の例示的な構造を示している。接続されたワード線を外部回路と導電的に接続するために、接続されたワード線上に１つまたは複数の金属コンタクトビアを形成することができる。いくつかの実施形態では、同じ階層のワード線が導電的に接続され、ワード線の１つの上に１つの金属コンタクトビアが形成される。
【0089】
様々な実施形態では、形成される金属コンタクトビアの総数は、ワード線の総数よりも少ない。したがって、金属コンタクトビアの数を減らすことができ、三次元メモリデバイスの製造を単純化することができる。三次元メモリデバイスの体積をさらに削減することができ、三次元メモリデバイス内の空間をより効率的に利用することができる。
【0090】
本開示は、三次元ＮＡＮＤメモリデバイスおよび製造方法の様々な実施形態を説明する。いくつかの実施形態では、三次元メモリデバイスは、基板と、基板上で第１の方向に沿って延伸する第１の複数の導体層を含む第１の長さの導体層から成る第１の階層を含む。第１の方向は、基板の上面に実質的に平行である。メモリデバイスはまた、第１の階層の２つ以上の導体層を導電的に接続する少なくとも１つの接続部分と、第１の階層の接続されている導体層によって導電的に共有され、第１の金属相互接続に接続される第１の金属コンタクトビアも含む。
【0091】
いくつかの実施形態では、三次元メモリデバイスを形成する方法は、基板を提供することと、基板上に交互スタックを形成することであって、交互スタックは、基板の上面に実質的に平行な第１の方向に沿って延伸する犠牲層／絶縁層対の複数の階層を含む、交互スタックを形成することと、交互スタックに基づいて、第１の方向に沿って延伸する導体層の複数の階層を形成することと、導体層の複数の階層のうちの２つ以上の導体層を導電的に接続する少なくとも１つの接続部分を形成することと、接続された導体層によって導電的に共有される少なくとも１つの金属コンタクトビアを形成することであって、少なくとも１つの金属コンタクトビアは少なくとも１つの金属相互接続に接続される、少なくとも１つの金属コンタクトビアを形成することとを含む。
【0092】
いくつかの実施形態では、三次元メモリデバイスは、基板と、複数の半導体チャネルであって、複数の半導体チャネルの各々の１つの端部は、基板の上面に実質的に垂直な方向に延伸する、複数の半導体チャネルと、複数の半導体チャネルの各々の端部の上のドレイン領域と、複数の電荷蓄積領域であって、各電荷蓄積領域は、複数の半導体チャネルのそれぞれによって囲まれている、複数の電荷蓄積領域と、基板内のソース領域とを含む。三次元メモリデバイスはまた、各々が複数の半導体チャネルの各々のそれぞれの端部の上にある複数のビット線と、基板の上面に実質的に平行な方向に沿って延伸し、上側選択ゲート、下側選択ゲート、および上側ワード線と下側選択ゲートとの間の複数のワード線を含む複数のワード線と、複数の金属コンタクトビアを通る複数のワード線に接続する複数の金属コンタクトビアと、複数のビット線の上方のドライバ回路とをも含む。基板の上の実質的に同じ高さの複数のワード線のうちの２つ以上は、実質的に同じ高さの少なくとも１つの接続部分を通じて導電的に接続される。複数のワード線の２つ以上は、それぞれの金属相互接続に電気的に接続する金属コンタクトビアを共有し、金属コンタクトビアは複数のワード線の上記２つ以上のうちの１つの上に形成される。
【0093】
特定の実施形態の前述の説明は、本開示の一般的性質を十分に明らかにするため、当業者は、当該技術分野の技能の範囲内の知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に変更し、および／または、当該実施形態を様々な用途に適合させることができる。したがって、そのような適合および変更は、本明細書に提示された教示および案内に基づいて、開示された実施形態の等価物の意味および範囲内にあることを意図している。本明細書の語法または用語は説明のためのものであり、限定するものではなく、結果、本明細書の用語または語法は、教示および案内に照らして当業者によって解釈されるべきであることを理解されたい。
【0094】
本開示の実施形態は、特定の機能の実施態様および特定の機能の実施態様の関係を示す機能的構成要素を用いて上記で説明されてきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書において任意最良で画定されている。指定された機能と指定された機能の関係が適切に実行される限り、代替の境界が画定されてもよい。
【0095】
概要および要約のセクションは、発明者（複数可）によって企図される本開示のすべてではないが１つまたは複数の例示的な実施形態を記載し得、したがって、本開示および添付の特許請求の範囲を限定することは決して意図されていない。
【0096】
本開示の幅および範囲は、上記の例示的な実施形態のいずれによっても限定されるべきではなく、添付の特許請求の範囲および特許請求の範囲の等価物に従ってのみ定義されるべきである。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】
【図11】
【手続補正書】
【提出日】2024-12-09
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
基板と、
２つの部分を含む、前記基板の上のスタック構造と、
前記スタック構造の前記２つの部分の間の接続部分と、
第１の方向に沿って前記スタック構造の前記２つの部分の間に延伸するゲート線スリットと、を備え、
前記接続部分は、
前記スタック構造の前記２つの部分を接続し、
前記第１の方向に沿って配置された接続部分の少なくとも２つのサブセットを含む、
メモリデバイス。
２つの部分を含む、前記基板の上のスタック構造と、
前記スタック構造の前記２つの部分の間の接続部分と、
第１の方向に沿って前記スタック構造の前記２つの部分の間に延伸するゲート線スリットと、を備え、
前記接続部分は、
前記スタック構造の前記２つの部分を接続し、
前記第１の方向に沿って配置された接続部分の少なくとも２つのサブセットを含む、
メモリデバイス。
【請求項2】
前記スタック構造は、前記第１の方向に沿って延伸する、交互に配置された複数のゲート材料層および複数の絶縁層を含む、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項3】
前記スタック構造は、それぞれが前記複数のゲート材料層の１つと前記複数の絶縁層の１つとの対である複数の階層を含む、
請求項２に記載のメモリデバイス。
請求項２に記載のメモリデバイス。
【請求項4】
前記接続部分は、
複数の副接続部分の複数の群であって、前記複数の副接続部分の各群が同じ階層の前記複数のゲート材料層の少なくとも１つと導電的に接続される、複数の副接続部分の複数の群を備える、
請求項３に記載のメモリデバイス。
複数の副接続部分の複数の群であって、前記複数の副接続部分の各群が同じ階層の前記複数のゲート材料層の少なくとも１つと導電的に接続される、複数の副接続部分の複数の群を備える、
請求項３に記載のメモリデバイス。
【請求項5】
前記複数の階層は、第１の階層と、前記第１の階層の上の第２の階層とを含み、
前記第１の階層の前記ゲート材料層を導電的に接続する接続部分の第１の群の第１の数は、前記第２の階層の前記ゲート材料層を導電的に接続する接続部分の第２の群の第２の数と異なる
請求項４に記載のメモリデバイス。
前記第１の階層の前記ゲート材料層を導電的に接続する接続部分の第１の群の第１の数は、前記第２の階層の前記ゲート材料層を導電的に接続する接続部分の第２の群の第２の数と異なる
請求項４に記載のメモリデバイス。
【請求項6】
前記第１の数は、前記第２の数より多い
請求項５に記載のメモリデバイス。
請求項５に記載のメモリデバイス。
【請求項7】
複数の金属コンタクトビアをさらに備え、
前記複数のゲート材料層の各々の上に、前記複数の金属コンタクトビアの各々が形成されている、
請求項２に記載のメモリデバイス。
前記複数のゲート材料層の各々の上に、前記複数の金属コンタクトビアの各々が形成されている、
請求項２に記載のメモリデバイス。
【請求項8】
前記接続部分は、前記複数のゲート材料層と同じ材料から作製されている、
請求項２に記載のメモリデバイス。
請求項２に記載のメモリデバイス。
【請求項9】
前記基板内のソース領域と、
前記ゲート線スリット内に形成され、ソース領域に接続されたソースコンタクトビアと、をさらに備え、
前記２つの部分は、前記ソースコンタクトビアと電気的に絶縁されている、
請求項１に記載のメモリデバイス。
前記ゲート線スリット内に形成され、ソース領域に接続されたソースコンタクトビアと、をさらに備え、
前記２つの部分は、前記ソースコンタクトビアと電気的に絶縁されている、
請求項１に記載のメモリデバイス。
【請求項10】
基板と、
２つの部分を含む、前記基板の上のスタック構造と、
前記スタック構造の前記２つの部分を接続する、前記スタック構造の前記２つの部分の間の接続部分と、
第１の方向に沿って前記スタック構造の前記２つの部分の間に延伸するゲート線スリットと、
前記基板内のソース領域と、
前記ゲート線スリット内に形成され、ソース領域に接続されたソースコンタクトビアと、を備え、
前記２つの部分は、前記ソースコンタクトビアと電気的に絶縁されている、
メモリデバイス。
２つの部分を含む、前記基板の上のスタック構造と、
前記スタック構造の前記２つの部分を接続する、前記スタック構造の前記２つの部分の間の接続部分と、
第１の方向に沿って前記スタック構造の前記２つの部分の間に延伸するゲート線スリットと、
前記基板内のソース領域と、
前記ゲート線スリット内に形成され、ソース領域に接続されたソースコンタクトビアと、を備え、
前記２つの部分は、前記ソースコンタクトビアと電気的に絶縁されている、
メモリデバイス。
【請求項11】
前記スタック構造は、前記第１の方向に沿って延伸する、交互に配置された複数のゲート材料層および複数の絶縁層を含む、
請求項１０に記載のメモリデバイス。
請求項１０に記載のメモリデバイス。
【請求項12】
前記スタック構造は、それぞれが前記複数のゲート材料層の１つと前記複数の絶縁層の１つとの対である複数の階層を含む、
請求項１１に記載のメモリデバイス。
請求項１１に記載のメモリデバイス。
【請求項13】
前記接続部分は、
複数の副接続部分の複数の群であって、前記複数の副接続部分の各群が同じ階層の前記複数のゲート材料層の少なくとも１つと導電的に接続される、複数の副接続部分の複数の群を備える、
請求項１２に記載のメモリデバイス。
複数の副接続部分の複数の群であって、前記複数の副接続部分の各群が同じ階層の前記複数のゲート材料層の少なくとも１つと導電的に接続される、複数の副接続部分の複数の群を備える、
請求項１２に記載のメモリデバイス。
【請求項14】
前記接続部分は、前記第１の方向に沿って配置された接続部分の少なくとも２つのサブセットを含む、
請求項１３に記載のメモリデバイス。
請求項１３に記載のメモリデバイス。
【請求項15】
前記複数の階層は、第１の階層と、前記第１の階層の上の第２の階層とを含み、
前記第１の階層の前記ゲート材料層を導電的に接続する接続部分の第１の群の第１の数は、前記第２の階層の前記ゲート材料層を導電的に接続する接続部分の第２の群の第２の数と異なる
請求項１４に記載のメモリデバイス。
前記第１の階層の前記ゲート材料層を導電的に接続する接続部分の第１の群の第１の数は、前記第２の階層の前記ゲート材料層を導電的に接続する接続部分の第２の群の第２の数と異なる
請求項１４に記載のメモリデバイス。
【請求項16】
前記第１の数は、前記第２の数より多い
請求項１５に記載のメモリデバイス。
請求項１５に記載のメモリデバイス。
【請求項17】
複数の金属コンタクトビアをさらに備え、
前記複数のゲート材料層の各々の上に、前記複数の金属コンタクトビアの各々が形成されている、
請求項１１に記載のメモリデバイス。
前記複数のゲート材料層の各々の上に、前記複数の金属コンタクトビアの各々が形成されている、
請求項１１に記載のメモリデバイス。
【請求項18】
前記接続部分は、前記複数のゲート材料層と同じ材料から作製されている、
請求項１１に記載のメモリデバイス。
請求項１１に記載のメモリデバイス。