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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179030
(43)【公開日】2024-12-26
(54)【発明の名称】積分器およびデルタシグマ変調器
(51)【国際特許分類】
H03F 3/70 20060101AFI20241219BHJP
H03M 3/02 20060101ALI20241219BHJP
【ＦＩ】
H03F3/70
H03M3/02
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023097519
(22)【出願日】2023-06-14
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】小原 一馬
(72)【発明者】
【氏名】宮原 由一
【テーマコード（参考）】
5J064
5J500
【Ｆターム（参考）】
5J064BA03
5J064BC06
5J064BC07
5J064BC08
5J064BC10
5J064BC25
5J500AA01
5J500AA25
5J500AA51
5J500AC92
5J500AF14
5J500AH29
5J500AK02
5J500AM11
(57)【要約】 （修正有）
【課題】回路規模を小さくできる積分器およびデルタシグマ変調器を提供する。
【解決手段】デルタシグマ変調器は、入力信号ＡＩＮに応じた信号を遅延させた出力信号ＡＯＵＴを出力する１次の遅延部８２、前記出力信号に応じた第１フィードバック信号を生成する第１フィードバック部１０、前記出力信号に応じた第２フィードバック信号を生成する第２フィードバック部２０及び前記入力信号に対して、前記第１フィードバック信号および前記第２フィードバック信号を加減算して前記遅延部に入力する加減算部８０を有する積分器１００と、前記第２フィードバック部を、第１の期間において遅延回路として動作させ、第２の期間において０より小さいゲインを有するゲイン回路として動作させる制御部１１４と、を含む。
【選択図】図２
【解決手段】デルタシグマ変調器は、入力信号ＡＩＮに応じた信号を遅延させた出力信号ＡＯＵＴを出力する１次の遅延部８２、前記出力信号に応じた第１フィードバック信号を生成する第１フィードバック部１０、前記出力信号に応じた第２フィードバック信号を生成する第２フィードバック部２０及び前記入力信号に対して、前記第１フィードバック信号および前記第２フィードバック信号を加減算して前記遅延部に入力する加減算部８０を有する積分器１００と、前記第２フィードバック部を、第１の期間において遅延回路として動作させ、第２の期間において０より小さいゲインを有するゲイン回路として動作させる制御部１１４と、を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
入力信号に応じた信号を遅延させた出力信号を出力する１次の遅延部と、
前記出力信号に応じた第１フィードバック信号を生成する第１フィードバック部と、
前記出力信号に応じた第２フィードバック信号を生成する第２フィードバック部と、
前記入力信号に対して、前記第１フィードバック信号および前記第２フィードバック信号を加減算して前記遅延部に入力する加減算部と、
第１の期間において前記第２フィードバック部を遅延回路として動作させ、第２の期間において前記第２フィードバック部を０より小さいゲインを有するゲイン回路として動作させる制御部と
を備える積分器。
前記出力信号に応じた第１フィードバック信号を生成する第１フィードバック部と、
前記出力信号に応じた第２フィードバック信号を生成する第２フィードバック部と、
前記入力信号に対して、前記第１フィードバック信号および前記第２フィードバック信号を加減算して前記遅延部に入力する加減算部と、
第１の期間において前記第２フィードバック部を遅延回路として動作させ、第２の期間において前記第２フィードバック部を０より小さいゲインを有するゲイン回路として動作させる制御部と
を備える積分器。
【請求項2】
前記第２フィードバック部は、前記遅延回路として機能する場合、および、前記ゲイン回路として機能する場合の両方において、共通のキャパシタを用いて前記第２フィードバック信号を生成する
請求項１に記載の積分器。
請求項１に記載の積分器。
【請求項3】
前記第２フィードバック部は、
前記出力信号に応じた電荷を蓄積する第１キャパシタと、
前記第１の期間と前記第２の期間とで、前記第１キャパシタの極性を異ならせる第１極性切替部と、
前記第１の期間および前記第２の期間の各期間において、前記出力信号に応じて前記第１キャパシタを充電するか、前記第１キャパシタを前記加減算部に接続するかを切り替える第１充放電切替部と
を有する請求項２に記載の積分器。
前記出力信号に応じた電荷を蓄積する第１キャパシタと、
前記第１の期間と前記第２の期間とで、前記第１キャパシタの極性を異ならせる第１極性切替部と、
前記第１の期間および前記第２の期間の各期間において、前記出力信号に応じて前記第１キャパシタを充電するか、前記第１キャパシタを前記加減算部に接続するかを切り替える第１充放電切替部と
を有する請求項２に記載の積分器。
【請求項4】
前記第１極性切替部は、前記第１の期間において、前記第１キャパシタが充電した電荷に応じた前記第２フィードバック信号を前記入力信号に対して減算させ、前記第２の期間において、前記第１キャパシタが充電した前記電荷に応じた前記第２フィードバック信号を前記入力信号に対して加算させるように、前記第１キャパシタの極性を切り替える
請求項３に記載の積分器。
請求項３に記載の積分器。
【請求項5】
前記第１充放電切替部は、前記第１の期間と前記第２の期間とにおいて、前記出力信号に応じて前記第１キャパシタを充電するか、前記第１キャパシタを前記加減算部に接続するかを切り替える切替周期を異ならせる
請求項３に記載の積分器。
請求項３に記載の積分器。
【請求項6】
前記第１充放電切替部は、前記第２の期間における前記切替周期を、前記第１の期間における前記切替周期よりも短くする
請求項５に記載の積分器。
請求項５に記載の積分器。
【請求項7】
前記第１充放電切替部は、前記第２の期間において、前記第１キャパシタにおける充放電を停止する
請求項３に記載の積分器。
請求項３に記載の積分器。
【請求項8】
前記第２フィードバック部は、
前記第１キャパシタと並列に設けられ、前記出力信号に応じた電荷を蓄積する第２キャパシタと、
前記第１の期間と前記第２の期間とで、前記第２キャパシタの極性を異ならせる第２極性切替部と、
前記第１の期間および前記第２の期間の各期間において、前記出力信号に応じて前記第２キャパシタを充電するか、前記第２キャパシタを前記加減算部に接続するかを切り替える第２充放電切替部と
を有する請求項３から７のいずれか一項に記載の積分器。
前記第１キャパシタと並列に設けられ、前記出力信号に応じた電荷を蓄積する第２キャパシタと、
前記第１の期間と前記第２の期間とで、前記第２キャパシタの極性を異ならせる第２極性切替部と、
前記第１の期間および前記第２の期間の各期間において、前記出力信号に応じて前記第２キャパシタを充電するか、前記第２キャパシタを前記加減算部に接続するかを切り替える第２充放電切替部と
を有する請求項３から７のいずれか一項に記載の積分器。
【請求項9】
前記第２極性切替部は、前記第２キャパシタの極性を、前記第１キャパシタの極性と同一にする
請求項８に記載の積分器。
請求項８に記載の積分器。
【請求項10】
前記第２充放電切替部は、前記第１の期間において、前記第１キャパシタとは異なるタイミングで前記第２キャパシタを充電し、前記第１キャパシタとは異なるタイミングで前記第２キャパシタを前記加減算部に接続する
請求項８に記載の積分器。
請求項８に記載の積分器。
【請求項11】
前記第２充放電切替部は、前記第２の期間において、前記第２キャパシタにおける充放電を停止する
請求項１０に記載の積分器。
請求項１０に記載の積分器。
【請求項12】
前記第２充放電切替部は、前記第２の期間において、前記第１キャパシタと同一のタイミングで、前記第２キャパシタを充放電する
請求項１０に記載の積分器。
請求項１０に記載の積分器。
【請求項13】
前記第１フィードバック部は、前記出力信号に応じた電荷を蓄積する第３キャパシタを有し、
前記第１キャパシタ、前記第２キャパシタおよび前記第３キャパシタを、前記第１フィードバック部および前記第２フィードバック部のいずれかのキャパシタとして機能させるかを切り替える容量切替部を更に備える
請求項８に記載の積分器。
前記第１キャパシタ、前記第２キャパシタおよび前記第３キャパシタを、前記第１フィードバック部および前記第２フィードバック部のいずれかのキャパシタとして機能させるかを切り替える容量切替部を更に備える
請求項８に記載の積分器。
【請求項14】
請求項１に記載の積分器を備えるデルタシグマ変調器であって、
前記出力信号をデジタル信号に変換するアナログデジタルコンバータと、
前記アナログデジタルコンバータの出力に応じたフィードバック信号を生成し、前記入力信号から減じるデジタルアナログコンバータと
を備えるデルタシグマ変調器。
前記出力信号をデジタル信号に変換するアナログデジタルコンバータと、
前記アナログデジタルコンバータの出力に応じたフィードバック信号を生成し、前記入力信号から減じるデジタルアナログコンバータと
を備えるデルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積分器およびデルタシグマ変調器に関する。
【背景技術】
【0002】
従来、低消費電力で高分解能化を実現するための手法として、予め定められた期間が経過するまで、１次のフィードバック係数が１の積分器として動作し、予め定められた期間が経過した後に、１次のフィードバック係数が１よりも大きい増幅器として動作するインクリメンタル型デルタシグマ変調器が知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
特許文献１ 特開２０１９－１１８１００号公報
［先行技術文献］
［特許文献］
特許文献１ 特開２０１９－１１８１００号公報
【発明の概要】
【0003】
本発明の第１の態様においては、積分器を提供する。上記積分器は、入力信号に応じた信号を遅延させた出力信号を出力する１次の遅延部を備えてよい。上記何れかの積分器は、前記出力信号に応じた第１フィードバック信号を生成する第１フィードバック部を備えてよい。上記何れかの積分器は、前記出力信号に応じた第２フィードバック信号を生成する第２フィードバック部を備えてよい。上記何れかの積分器は、前記入力信号に対して、前記第１フィードバック信号および前記第２フィードバック信号を加減算して前記遅延部に入力する加減算部を備えてよい。上記何れかの積分器は、第１の期間において前記第２フィードバック部を遅延回路として動作させ、第２の期間において前記第２フィードバック部を０より小さいゲインを有するゲイン回路として動作させる制御部を備えてよい。
【0004】
上記何れかの積分器において、前記第２フィードバック部は、前記遅延回路として機能する場合、および、前記ゲイン回路として機能する場合の両方において、共通のキャパシタを用いて前記第２フィードバック信号を生成してよい。
【0005】
上記何れかの積分器において前記第２フィードバック部は、前記出力信号に応じた電荷を蓄積する第１キャパシタを有してよい。上記何れかの積分器において前記第２フィードバック部は、前記第１の期間と前記第２の期間とで、前記第１キャパシタの極性を異ならせる第１極性切替部を有してよい。前記第２フィードバック部において前記第２フィードバック部は、前記第１の期間および前記第２の期間の各期間において、前記出力信号に応じて前記第１キャパシタを充電するか、前記第１キャパシタを前記加減算部に接続するかを切り替える第１充放電切替部を有してよい。
【0006】
上記何れかの積分器において前記第１極性切替部は、前記第１の期間において、前記第１キャパシタが充電した電荷に応じた前記第２フィードバック信号を前記入力信号に対して減算させ、前記第２の期間において、前記第１キャパシタが充電した前記電荷に応じた前記第２フィードバック信号を前記入力信号に対して加算させるように、前記第１キャパシタの極性を切り替えてよい。
【0007】
上記何れかの積分器において前記第１充放電切替部は、前記第１の期間と前記第２の期間とにおいて、前記出力信号に応じて前記第１キャパシタを充電するか、前記第１キャパシタを前記加減算部に接続するかを切り替える切替周期を異ならせてよい。
【0008】
上記何れかの積分器において前記第１充放電切替部は、前記第２の期間における前記切替周期を、前記第１の期間における前記切替周期よりも短くしてよい。
【0009】
上記何れかの積分器において前記第１充放電切替部は、前記第２の期間において、前記第１キャパシタにおける充放電を停止してよい。
【0010】
上記何れかの積分器において前記第２フィードバック部は、前記第１キャパシタと並列に設けられ、前記出力信号に応じた電荷を蓄積する第２キャパシタを有してよい。上記何れかの積分器において前記第２フィードバック部は、前記第１の期間と前記第２の期間とで、前記第２キャパシタの極性を異ならせる第２極性切替部を有してよい。上記何れかの積分器において第２フィードバック部は、前記第１の期間および前記第２の期間の各期間において、前記出力信号に応じて前記第２キャパシタを充電するか、前記第２キャパシタを前記加減算部に接続するかを切り替える第２充放電切替部を有してよい。
【0011】
上記何れかの積分器において前記第２極性切替部は、前記第２キャパシタの極性を、前記第１キャパシタの極性と同一にしてよい。
【0012】
上記何れかの積分器において前記第２充放電切替部は、前記第１の期間において、前記第１キャパシタとは異なるタイミングで前記第２キャパシタを充電し、前記第１キャパシタとは異なるタイミングで前記第２キャパシタを前記加減算部に接続してよい。
【0013】
上記何れかの積分器において前記第２充放電切替部は、前記第２の期間において、前記第２キャパシタにおける充放電を停止してよい。
【0014】
上記何れかの積分器において前記第２充放電切替部は、前記第２の期間において、前記第１キャパシタと同一のタイミングで、前記第２キャパシタを前記加減算部に接続してよい。
【0015】
上記何れかの積分器において前記第１フィードバック部は、前記出力信号に応じた電荷を蓄積する第３キャパシタを有してよい。上記何れかの積分器において前記第１フィードバック部は、前記第１キャパシタ、前記第２キャパシタおよび前記第３キャパシタを、前記第１フィードバック部および前記第２フィードバック部のいずれかのキャパシタとして機能させるかを切り替える容量切替部を備えてよい。
【0016】
本発明の第２の態様においては、第１の態様に係る積分器を備えるデルタシグマ変調器を提供する。上記デルタシグマ変調器は、前記出力信号をデジタル信号に変換するアナログデジタルコンバータを備えてよい。上記デルタシグマ変調器は、前記アナログデジタルコンバータの出力に応じたフィードバック信号を生成し、前記入力信号から減じるデジタルアナログコンバータを備えてよい。
【0017】
上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0018】
【図1】本発明の一つの実施形態に係る積分器１００を用いた、デルタシグマ変調器２００の構成例を示す。
【図2】積分器１００の構成例を示す図である。
【図3】積分器１００の具体的な構成例を示す図である。
【図4】第１の期間における各信号φｋの一例を示すタイミングチャートである。
【図5】第２の期間における各信号φｋの一例を示すタイミングチャートである。
【図6】第２の期間における各信号φｋの他の例を示すタイミングチャートである。
【図7】第２の期間における各信号φｋの他の例を示すタイミングチャートである。
【図8】第２の期間における各信号φｋの他の例を示すタイミングチャートである。
【図9】積分器１００の他の構成例を示す図である。
【図10】積分器１００の他の構成例を示す図である。
【図11】第１の期間における各キャパシタの役割の切替例を示す図である。
【図12】複数の第１の期間における各キャパシタの役割の切替例を示す図である。
【図13】積分器１００の出力信号ＡＯＵＴにおける信号対雑音比ＳＮＲの一例を示す図である。
【図14】積分器１００の出力信号ＡＯＵＴにおける信号対雑音比ＳＮＲの一例を示す図である。
【図15】デルタシグマ変調器２００の他の構成例を示す図である。
【発明を実施するための形態】
【0019】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0020】
図１は、本発明の一つの実施形態に係る積分器１００を用いた、デルタシグマ変調器２００の構成例を示す。デルタシグマ変調器２００は、積分器１００を用いる回路の一例であり、積分器１００が設けられる回路はデルタシグマ変調器２００に限定されない。
【0021】
デルタシグマ変調器２００は、入力されるアナログ信号ＡＳＩＧをデジタル信号ＤＯＵＴに変換する。デルタシグマ変調器２００は、一例として、ＡＤ変換の各周期ごとに、積分器１００の積分値を初期値にリセットするインクリメンタル型のＡＤ変換器である。デルタシグマ変調器２００は、ＡＤ変換の期間と、リセットの期間とを交互に繰り返す。
【0022】
本例のデルタシグマ変調器２００におけるＡＤ変換の期間は、第１の期間および第２の期間を有する。第２の期間は、第１の期間の後の期間である。つまり、デルタシグマ変調器２００における動作は、第１の期間、第２の期間、リセットの期間を順番に繰り返す。本例の積分器１００は、第１の期間では１次のフィードバック係数が１の積分器として動作し、第２の期間では１次のフィードバック係数が１より大きい積分器として動作する。これにより積分器１００を高分解能化できる。
【0023】
図１に示すデルタシグマ変調器２００は、加減算部１１０、積分器１００、アナログデジタルコンバータ（ＡＤ変換部１２０と称する）、および、デジタルアナログコンバータ（ＤＡ変換部１３０と称する）を備える。デルタシグマ変調器２００は制御部１１４およびリセット回路１１６を更に備えてよい。加減算部１１０は、アナログ信号ＡＳＩＧからフィードバック信号ＡＦＢを減じて入力信号ＡＩＮを生成する。本例のフィードバック信号ＡＦＢおよび入力信号ＡＩＮはアナログ信号である。
【0024】
積分器１００は、入力信号ＡＳＩＧを積分した出力信号ＡＯＵＴを生成する。積分器１００は、アナログ積分器であってよい。制御部１１４は、積分器１００を制御する。本例の制御部１１４は、上述した第１の期間および第２の期間で、積分器１００に異なる積分動作を行わせる。リセット回路１１６は、ＡＤ変換の期間が終了する毎に、積分器１００が出力する出力信号ＡＯＵＴの値を初期値にリセットする。
【0025】
ＡＤ変換部１２０は、出力信号ＡＯＵＴをデジタル信号ＤＯＵＴに変換する。ＡＤ変換部１２０は、外部から供給されるクロック信号に応じたタイミングで、出力信号ＡＯＵＴを量子化してよい。ＡＤ変換部１２０は、２値のデジタル信号ＤＯＵＴを出力してよい。例えばＡＤ変換部１２０は、出力信号ＡＯＵＴの値が設定値以上となった場合に１つのパルスを出力し、設定値より小さい場合にはパルスを出力しない１ビットの量子化器である。この場合、アナログ信号ＡＳＩＧの大きさが、ＡＤ変換の期間における当該パルスの密度に変換される。他の例では、ＡＤ変換部１２０は、３値以上の多値のデジタル信号ＤＯＵＴを出力してもよい。
【0026】
ＤＡ変換部１３０は、ＡＤ変換部１２０が出力したデジタル信号ＤＯＵＴに応じたフィードバック信号ＡＦＢを生成する。フィードバック信号ＡＦＢは、例えばデジタル信号ＤＯＵＴの値に応じた振幅を有するアナログ信号である。ＡＤ変換部１２０が１ビットの量子化器の場合、ＤＡ変換部１３０は、ＡＤ変換部１２０がパルスを出力する毎に、予め設定された大きさのフィードバック信号ＡＦＢを生成してよい。
【0027】
図２は、積分器１００の構成例を示す図である。積分器１００は、遅延部８２、第１フィードバック部１０、第２フィードバック部２０および加減算部８０を有する。遅延部８２は、入力信号ＡＩＮに応じた信号ＡＰＲＥを遅延させた出力信号ＡＯＵＴを生成する。遅延部８２は、伝達係数の最大次数が１である、１次の遅延回路である。
【0028】
本例の遅延部８２は、供給されるクロック信号の１周期分の遅延を発生させる。本明細書で説明する各クロック信号は、特に説明する場合を除き、共通の周期を有する。加減算部８０は、入力信号ＡＩＮに第１フィードバック信号ＦＢ１を加算し、第２フィードバック信号ＦＢ２を減算した信号ＡＰＲＥを生成する。
【0029】
第１フィードバック部１０は、出力信号ＡＯＵＴに応じた第１フィードバック信号ＦＢ１を生成する。第１フィードバック部１０は、出力信号ＡＯＵＴを所定のゲインで増幅するゲイン回路１７を有してよい。本例のゲイン回路１７におけるゲインは２である。
【0030】
第２フィードバック部２０は、出力信号ＡＯＵＴに応じた第２フィードバック信号ＦＢ２を生成する。図１に示した制御部１１４は、第１の期間において第２フィードバック部２０を遅延回路として動作させ、第２の期間において第２フィードバック部２０を０より小さいゲインを有するゲイン回路として動作させる。つまり、第２の期間において第２フィードバック部２０は、負の値のゲインを有するゲイン回路として動作する。
【0031】
本例の第２フィードバック部２０は、遅延回路２２、ゲイン回路２４、および、選択部５０を有する。遅延回路２２は、出力信号ＡＯＵＴを遅延させて出力する。遅延回路２２の遅延時間は、遅延部８２の遅延時間と同一であってよい。本例の遅延回路２２は、クロック信号の１周期分、出力信号ＡＯＵＴを遅延させて出力する。ゲイン回路２４は、出力信号ＡＯＵＴを所定のゲイン－ｘで増幅して出力する。ｘは、０より大きい値であり、１以上の値であってよく、２以上の値であってもよい。
【0032】
選択部５０は、第２フィードバック部２０を、遅延回路２２として動作させるか、ゲイン回路２４として動作させるかを選択する。選択部５０は、遅延回路２２の出力と、ゲイン回路２４の出力とのいずれかを選択して出力する回路であってよい。
【0033】
図２の例では、遅延回路２２およびゲイン回路２４は、別の回路として示されているが、遅延回路２２およびゲイン回路２４の一部の素子または全部の素子が共通であってもよい。選択部５０は、これらの素子を制御することで、第２フィードバック部２０を、遅延回路２２として動作させるか、ゲイン回路２４として動作させるかを選択してもよい。遅延回路２２およびゲイン回路２４の少なくとも一部を共通化することで、第２フィードバック部２０の回路規模を低減できる。
【0034】
加減算部８０は、入力信号ＡＩＮに対して、第１フィードバック信号ＦＢ１および第２フィードバック信号ＦＢ２を加減算して遅延部８２に入力する。加減算部８０は、第１フィードバック信号ＦＢ１を入力信号ＡＩＮに加算する。本例の加減算部８０は、第２フィードバック信号ＦＢ２を入力信号ＡＩＮから減算する。
【0035】
第２フィードバック部２０が遅延回路２２として機能する第１の期間では、積分器１００は１次のフィードバック係数が１の積分器として動作する。第２フィードバック部２０がゲイン回路２４として機能する第２の期間では、積分器１００は１次のフィードバック係数が１より大きい積分器として動作する。図２の例では、第２の期間におけるフィードバック係数は、１＋ｘである。これにより積分器１００を高分解能化できる。
【0036】
第１の期間における出力信号ＡＯＵＴは、数１となる。
第２の期間における出力信号ＡＯＵＴは、数２となる。
【数1】
【数2】
【0037】
積分器１００の各構成は、クロック信号のパルスが入力される毎に動作する。第１の期間に入力されるクロック信号のパルス数をｍとすると、第１の期間における積分器１００の伝達関数は、数３のように変形できる。
数３に示すように、第１の期間における積分器１００は、入力するクロック信号のパルス数ｍの２乗に応じて入力信号ＡＩＮを増幅する。第１の期間における積分器１００の増幅率は、比較的に小さい。
【数3】
【0038】
積分器１００においては、誤差が発生する場合がある。積分器１００における誤差は、ゲイン回路２４の出力、または、遅延回路２２の入力等で発生する。当該誤差は、積分器１００の動作時における電荷の転送エラー等で生じる。積分器１００において誤差が発生すると、クロック信号に応じた積分器１００が動作する毎に、当該誤差が増大してしまう。本例の積分器１００では、第１の期間においては、遅延回路２２の出力を入力信号ＡＩＮから減じている。このため、積分器１００において誤差が発生しても、第２フィードバック信号ＦＢ２により当該誤差の成分が減算され、当該誤差が増幅してしまうのを抑制できる。
【0039】
第２の期間に入力されるクロック信号のパルス数をｎとすると、第２の期間における積分器１００の伝達関数は、数４のように変形できる。
数４に示すように、第２の期間における積分器１００は、クロック信号のパルス数ｎに応じて指数関数的に入力信号ＡＩＮを増幅する。このため、第２の期間においては、第１の期間よりも高い増幅率で入力信号ＡＩＮを増幅できる。ただし第２の期間では、積分器１００で誤差が発生すると、当該誤差も指数関数的に増幅してしまう。このため、第２の期間で入力するクロック信号のパルス数を制限しないと、誤差が大きくなりすぎてしまう。
【数4】
【0040】
本例の積分器１００では、第２の期間の他に第１の期間を設けている。これにより、第２の期間におけるパルス数ｎが制限され、ＡＤ変換の期間の一部にしか第２の期間を設けられない場合でも、第１の期間で入力信号ＡＩＮを増幅できる。また、第１の期間が経過することで、第２の期間においては積分器１００の動作が比較的に安定し、誤差の発生が抑制される。積分器１００によれば、第１の期間では誤差の増幅を抑制しつつ入力信号ＡＩＮを増幅し、第２の期間では高い増幅率で入力信号ＡＩＮを増幅できる。
【0041】
数３および数４に示した伝達関数の掛け算を用いて、数５のように積分器１００の出力信号ＡＯＵＴが示される。
数５に示すように、１つの積分器１００により、入力信号ＡＩＮをパルス数ｍの２乗に応じて増幅する２次積分器と、入力信号ＡＩＮをパルス数ｎに応じて指数関数的に増幅する積分器とを実現できる。
【数5】
【0042】
図３は、積分器１００の具体的な構成例を示す図である。積分器１００は、アンプ６２を有している。図３に示すアンプ６２は差動入力のアンプである。アンプ６２の正側の入力は、基準電位に接続されていてよい。アンプ６２の入力および出力の両方が差動の場合、アンプ６２の正側に対しても、図３に示すアンプ６２以外の構成が設けられてよい。
【0043】
本例の積分器１００は、スイッチトキャパシタ７０、増幅回路６０、第１フィードバック部１０および第２フィードバック部２０を有する。スイッチトキャパシタ７０および増幅回路６０が、図２に示した加減算部８０および遅延部８２として機能する。
【0044】
スイッチトキャパシタ７０は、キャパシタ７５、スイッチ７１、スイッチ７２、スイッチ７３およびスイッチ７４を有する。各スイッチは、信号φｋ（ｋは１つの整数、または、アンダーバーで接続された２つの整数を示す）によりオンおよびオフの状態が制御される。本明細書に添付された図面において、符号の後ろの括弧中に同一の信号φｋが示されている複数のスイッチは、オンおよびオフの状態が同一となる。本例では、信号φｋがＨレベルを示す場合に対応するスイッチがオン状態となり、信号φｋがＬレベルを示す場合に対応するスイッチがオフ状態となる。
【0045】
キャパシタ７５の一方の電極には、スイッチ７１およびスイッチ７２が接続されている。スイッチ７１は、キャパシタ７５の当該電極に入力信号ＡＩＮを印加するか否かを切り替える。スイッチ７２は、キャパシタ７５の当該電極を基準電位に接続するか否かを切り替える。キャパシタ７５の他方の電極には、スイッチ７３およびスイッチ７４が接続されている。スイッチ７３は、キャパシタ７５の当該電極を増幅回路６０に接続するか否かを切り替える。スイッチ７４は、キャパシタ７５の当該電極を基準電位に接続するか否かを切り替える。基準電位は例えば０Ｖである。
【0046】
スイッチ７１およびスイッチ７４は、信号φ１により制御される。スイッチ７２およびスイッチ７３は、信号φ２により制御される。信号φ１がオン状態を示し、信号φ２がオフ状態を示す場合、キャパシタ７５が入力信号ＡＩＮにより充電される。信号φ１がオフ状態を示し、信号φ２がオン状態を示す場合、キャパシタ７５の電圧が増幅回路６０に印加される。例えば、信号φ１はクロック信号であり、信号φ２は反転したクロック信号である。
【0047】
増幅回路６０は、アンプ６２、帰還キャパシタ６４およびスイッチ６６を有する。アンプ６２の負側入力端子には、スイッチ７３を介してキャパシタ７５およびスイッチ７４が接続されている。また、アンプ６２の負側入力端子には、第１フィードバック部１０および第２フィードバック部２０のそれぞれが、スイッチ７３と並列に接続されている。
【0048】
アンプ６２の出力端子と負側入力端子の間には、帰還キャパシタ６４およびスイッチ６６が互いに並列に接続されている。帰還キャパシタ６４は、アンプ６２の負側入力端子に入力される信号を蓄積する。帰還キャパシタ６４には、入力信号ＡＩＮ、第１フィードバック信号ＦＢ１および第２フィードバック信号ＦＢ２が入力される。帰還キャパシタ６４は、入力信号ＡＩＮに第１フィードバック信号ＦＢ１および第２フィードバック信号ＦＢ２を加減算する加減算部として機能する。
【0049】
帰還キャパシタ６４の電圧が、出力信号ＡＯＵＴの電圧となる。スイッチ６６は、帰還キャパシタ６４の２つの電極を接続するか否かを切り替える。帰還キャパシタ６４の２つの電極を接続することで、帰還キャパシタ６４に蓄積された電荷が放電され、出力信号ＡＯＵＴの電圧が基準電位（例えば０Ｖ）にリセットされる。スイッチ６６は、図１に示したリセット回路１１６により制御されてよい。リセット回路１１６は、１回のＡＤ変換が終了する毎（すなわち、第１の期間および第２の期間が１回ずつ経過する毎）に、スイッチ６６をオン状態にして出力信号ＡＯＵＴの電圧をリセットしてよい。
【0050】
本例の第１フィードバック部１０は、第３キャパシタ１５、スイッチ１１、スイッチ１２、スイッチ１３およびスイッチ１４を有する。第３キャパシタ１５は、出力信号ＡＯＵＴに応じた電荷を蓄積する。
【0051】
第３キャパシタ１５の一方の電極には、スイッチ１１およびスイッチ１２が接続されている。スイッチ１１は、第３キャパシタ１５の当該電極を帰還キャパシタ６４に接続するか否かを切り替える。スイッチ１２は、第３キャパシタ１５の当該電極を基準電位に接続するか否かを切り替える。第３キャパシタ１５の他方の電極には、スイッチ１３およびスイッチ１４が接続されている。スイッチ１３は、第３キャパシタ１５の当該電極をアンプ６２の出力端子に接続するか否かを切り替える。スイッチ１４は、第３キャパシタ１５の当該電極を基準電位に接続するか否かを切り替える。
【0052】
スイッチ１１およびスイッチ１４は、信号φ２により制御される。スイッチ１２およびスイッチ１３は、信号φ１により制御される。信号φ１がオン状態を示し、信号φ２がオフ状態を示す場合、第３キャパシタ１５が出力信号ＡＯＵＴにより充電される。信号φ１がオフ状態を示し、信号φ２がオン状態を示す場合、第３キャパシタ１５の電荷が帰還キャパシタ６４に伝送される。これにより、第１フィードバック信号ＦＢ１が、入力信号ＡＩＮに加算される。
【0053】
第２フィードバック部２０は、スイッチトキャパシタ３０、スイッチトキャパシタ４０および選択部５０を有する。スイッチトキャパシタ３０およびスイッチトキャパシタ４０が協働して、遅延回路２２として機能し、また、ゲイン回路２４として機能する。つまり本例の第２フィードバック部２０は、遅延回路２２およびゲイン回路２４として機能する共通の回路を有する。
【0054】
例えば第２フィードバック部２０は、遅延回路２２として機能する場合、および、ゲイン回路２４として機能する場合の両方において、共通のキャパシタ（例えば第１キャパシタ３５）を用いて第２フィードバック信号ＦＢ２を生成する。このように、遅延回路２２およびゲイン回路２４の回路を共通化することで、全体の回路規模を小さくできる。選択部５０は、スイッチトキャパシタ３０およびスイッチトキャパシタ４０を、遅延回路２２として機能させるか、ゲイン回路２４として機能させるかを切り替える。
【0055】
スイッチトキャパシタ３０は、第１キャパシタ３５、スイッチ３１、スイッチ３２、スイッチ３３およびスイッチ３４を有する。第１キャパシタ３５は、出力信号ＡＯＵＴに応じた電荷を蓄積する。スイッチ３１、スイッチ３２、スイッチ３３およびスイッチ３４は、第１の期間および第２の期間の各期間において、出力信号ＡＯＵＴに応じて第１キャパシタ３５を充電するか、第１キャパシタを帰還キャパシタ６４に接続するかを切り替える第１充放電切替部として機能する。
【0056】
第１キャパシタ３５の一方の電極には、スイッチ３１およびスイッチ３２が接続されている。スイッチ３１は、第１キャパシタ３５の当該電極を帰還キャパシタ６４に接続するか否かを切り替える。スイッチ３２は、第１キャパシタ３５の当該電極を選択部５０に接続するか否かを切り替える。第１キャパシタ３５の他方の電極には、スイッチ３３およびスイッチ３４が接続されている。スイッチ３３は、第１キャパシタ３５の当該電極を選択部５０に接続するか否かを切り替える。スイッチ３４は、第１キャパシタ３５の当該電極を基準電位に接続するか否かを切り替える。
【0057】
スイッチ３１およびスイッチ３４は、信号φ２＿１により制御される。スイッチ３２およびスイッチ３３は、信号φ１＿１により制御される。信号φ１＿１がオン状態を示し、信号φ２＿１がオフ状態を示す場合、第１キャパシタ３５は、選択部５０を介して出力信号ＡＯＵＴに応じて充電される。選択部５０は、第１キャパシタ３５の２つの電極のうち、いずれを基準電位に接続し、いずれをアンプ６２の出力端子に接続するかを切り替える。これにより、第１キャパシタ３５のいずれの電極に基準電位が印加され、いずれの電極に出力信号ＡＯＵＴが印加されるかが切り替わる。
【0058】
本明細書では、キャパシタのいずれの電極に基準電位が接続されているかを、当該キャパシタの極性と称する場合がある。つまり、キャパシタの一方の電極に基準電位が印加されている状態と、キャパシタの他方の電極に基準電位が印加されている状態とは、キャパシタの極性が異なる。
【0059】
信号φ１＿１がオフ状態を示し、信号φ２＿１がオン状態を示す場合、第１キャパシタ３５の電荷が帰還キャパシタ６４に伝送される。第１キャパシタ３５の極性に応じて、第１キャパシタ３５の電圧が、入力信号ＡＩＮに加算または減算される。
【0060】
スイッチトキャパシタ４０は、第２キャパシタ４５、スイッチ４１、スイッチ４２、スイッチ４３およびスイッチ４４を有する。第２キャパシタ４５は、第１キャパシタ３５と並列に設けられており、出力信号ＡＯＵＴに応じた電荷を蓄積する。スイッチ４１、スイッチ４２、スイッチ４３およびスイッチ４４は、第１の期間および第２の期間の各期間において、出力信号ＡＯＵＴに応じて第２キャパシタ４５を充電するか、第２キャパシタを帰還キャパシタ６４に接続するかを切り替える第２充放電切替部として機能する。
【0061】
第２キャパシタ４５の一方の電極には、スイッチ４１およびスイッチ４２が接続されている。スイッチ４１は、第２キャパシタ４５の当該電極を帰還キャパシタ６４に接続するか否かを切り替える。スイッチ４２は、第２キャパシタ４５の当該電極を選択部５０に接続するか否かを切り替える。第２キャパシタ４５の他方の電極には、スイッチ４３およびスイッチ４４が接続されている。スイッチ４３は、第２キャパシタ４５の当該電極を選択部５０に接続するか否かを切り替える。スイッチ４４は、第２キャパシタ４５の当該電極を基準電位に接続するか否かを切り替える。
【0062】
スイッチ４１およびスイッチ４４は、信号φ２＿２により制御される。スイッチ４２およびスイッチ４３は、信号φ１＿２により制御される。信号φ１＿２がオン状態を示し、信号φ２＿２がオフ状態を示す場合、第２キャパシタ４５は、選択部５０を介して出力信号ＡＯＵＴに応じて充電される。
【0063】
選択部５０は、第２キャパシタ４５の２つの電極のうち、いずれを基準電位に接続し、いずれをアンプ６２の出力端子に接続するかを切り替える。これにより、第２キャパシタ４５の極性が切り替わる。
【0064】
信号φ１＿２がオフ状態を示し、信号φ２＿２がオン状態を示す場合、第２キャパシタ４５の電荷が帰還キャパシタ６４に伝送される。第２キャパシタ４５の極性に応じて、第２キャパシタ４５の電圧が、入力信号ＡＩＮに加算または減算される。
【0065】
選択部５０は、第１極性切替部５１および第２極性切替部５２を有する。第１極性切替部５１は、第１の期間と第２の期間とで、第１キャパシタ３５の極性を異ならせる。第２極性切替部５２は、第１の期間と第２の期間とで、第２キャパシタ４５の極性を異ならせる。
【0066】
本例の第１極性切替部５１は、スイッチ５３、スイッチ５４、スイッチ５５およびスイッチ５６を有する。スイッチ５３は、スイッチ３３を介して、第１キャパシタ３５の他方の電極を接地電位に接続するか否かを切り替える。スイッチ５４は、スイッチ３３を介して、第１キャパシタ３５の他方の電極をアンプ６２の出力端子に接続するか否かを切り替える。スイッチ５５は、スイッチ３２を介して、第１キャパシタ３５の一方の電極を接地電位に接続するか否かを切り替える。スイッチ５６は、スイッチ３２を介して、第１キャパシタ３５の一方の電極をアンプ６２の出力端子に接続するか否かを切り替える。
【0067】
スイッチ５３およびスイッチ５６のオンオフの状態は同一であり、スイッチ５４およびスイッチ５５のオンオフの状態は同一である。これにより、第１極性切替部５１は、第１キャパシタ３５のいずれの電極に接地電位を印加し、いずれの電極をアンプ６２の出力端子に接続するかを切り替える。
【0068】
本例の第２極性切替部５２は、第１極性切替部５１と同一の構成を有する。第２極性切替部５２は、第２キャパシタ４５の極性を、第１キャパシタ３５の極性と同一にしてよい。第１キャパシタ３５および第２キャパシタ４５は、それぞれアンプ６２の入力端子に接続される第１電極と、第１電極とは逆側の第２電極とを有する。
【0069】
キャパシタ間の極性を同一にするとは、それぞれのキャパシタの同一の電極に基準電位を印加することを意味している。例えば、２つのキャパシタのそれぞれの第１電極に基準電位を印加している状態、または、２つのキャパシタのそれぞれの第２電極に基準電位を印加している状態が、２つのキャパシタの極性が同一の状態である。
【0070】
第２極性切替部５２において、スイッチ５３は、スイッチ４３を介して、第２キャパシタ４５の第２電極を接地電位に接続するか否かを切り替える。スイッチ５４は、スイッチ４３を介して、第２キャパシタ４５の第２電極をアンプ６２の出力端子に接続するか否かを切り替える。スイッチ５５は、スイッチ４２を介して、第２キャパシタ４５の第１電極を接地電位に接続するか否かを切り替える。スイッチ５６は、スイッチ４２を介して、第２キャパシタ４５の第１電極をアンプ６２の出力端子に接続するか否かを切り替える。第１極性切替部５１および第２極性切替部５２の各スイッチは、制御部１１４が制御してよい。
【0071】
図４は、第１の期間における各信号φｋの一例を示すタイミングチャートである。上述したように、第１の期間においては、第２フィードバック部２０は遅延回路２２として機能する。第１極性切替部５１および第２極性切替部５２は、第１の期間において、第１キャパシタ３５および第２キャパシタ４５が充電した電荷に応じた第２フィードバック信号ＦＢ２が入力信号ＡＩＮに対して減算されるように、各キャパシタの極性を制御する。
【0072】
第１の期間においては、第１極性切替部５１および第２極性切替部５２のスイッチ５３およびスイッチ５６がオン状態となり、スイッチ５４およびスイッチ５５がオフ状態となる。これにより、第１キャパシタ３５および第２キャパシタ４５の電圧が、帰還キャパシタ６４から減算される。
【0073】
スイッチトキャパシタ３０の各スイッチは、信号φ１＿１に応じて第１キャパシタ３５を充電する。スイッチトキャパシタ３０の各スイッチは、信号φ２＿１に応じて第１キャパシタ３５を帰還キャパシタ６４に接続する。これにより第１キャパシタ３５の電荷に応じて帰還キャパシタ６４を放電させる。帰還キャパシタ６４が、第１キャパシタ３５の電界に応じて充電されるか放電されるかは、第１キャパシタ３５の極性により変化する。
【0074】
スイッチトキャパシタ４０の各スイッチは、信号φ１＿２に応じて第２キャパシタ４５を充電する。スイッチトキャパシタ４０の各スイッチは、信号φ２＿２に応じて第２キャパシタ４５を帰還キャパシタ６４に接続する。これにより第２キャパシタ４５の電荷に応じて帰還キャパシタ６４を放電させる。帰還キャパシタ６４が、第２キャパシタ４５の電界に応じて充電されるか放電されるかは、第２キャパシタ４５の極性により変化する。図４に示すように、第１の期間においては、第１キャパシタ３５とは異なるタイミングで第２キャパシタ４５が充電され、第１キャパシタ３５とは異なるタイミングで第２キャパシタ４５が帰還キャパシタ６４に接続される。
【0075】
図４の例では、時刻ｔ１において信号φ１および信号φ１＿１がオン状態を示し、他の信号がオフ状態を示す。これにより、キャパシタ７５が入力信号ＡＩＮに応じて充電されるとともに、第１キャパシタ３５および第３キャパシタ１５が出力信号ＡＯＵＴに応じて充電される。
【0076】
時刻ｔ２において信号φ２および信号φ２＿２がオン状態を示し、他の信号がオフ状態を示す。これにより、キャパシタ７５の電荷が帰還キャパシタ６４に伝送されるとともに、第２キャパシタ４５の電荷に応じて帰還キャパシタ６４が放電し、第３キャパシタ１５の電荷に応じて帰還キャパシタ６４が充電される。
【0077】
時刻ｔ３において信号φ１および信号φ１＿２がオン状態を示し、他の信号がオフ状態を示す。これにより、キャパシタ７５が入力信号ＡＩＮに応じて充電されるとともに、第２キャパシタ４５および第３キャパシタ１５が出力信号ＡＯＵＴに応じて充電される。
【0078】
時刻ｔ４において信号φ２および信号φ２＿１がオン状態を示し、他の信号がオフ状態を示す。これにより、キャパシタ７５が入力信号ＡＩＮに応じて充電されるとともに、第１キャパシタ３５の電荷に応じて帰還キャパシタ６４が放電し、第３キャパシタ１５の電荷に応じて帰還キャパシタ６４が充電される。時刻ｔ５以降は、時刻ｔ１から時刻ｔ４の動作を繰り返す。
【0079】
本例では、信号φ１＿１、信号φ１＿２、信号φ２＿１および信号φ２＿２の周期が、信号φ１および信号φ２の周期の２倍である。つまりスイッチトキャパシタ３０およびスイッチトキャパシタ４０の動作周期は、スイッチトキャパシタ７０および第１フィードバック部１０の動作周期の２倍となる。このため、第２フィードバック部２０を遅延回路２２として機能させることができる。
【0080】
図５は、第２の期間における各信号φｋの一例を示すタイミングチャートである。上述したように、第２の期間においては、第２フィードバック部２０はゲイン回路２４として機能する。第１極性切替部５１および第２極性切替部５２は、第２の期間において、第１キャパシタ３５が充電した電荷および第２キャパシタ４５が充電した電荷に応じた第２フィードバック信号ＦＢ２を入力信号ＡＩＮに対して加算させるように、第１キャパシタ３５および第２キャパシタ４５の極性を切り替える。
【0081】
第２の期間においては、選択部５０のスイッチ５３およびスイッチ５６がオフ状態となり、スイッチ５４およびスイッチ５５がオン状態となる。これにより、第１キャパシタ３５および第２キャパシタ４５の電圧が、帰還キャパシタ６４に加算される。
【0082】
本例のスイッチトキャパシタ３０の各スイッチは、第１の期間と第２の期間とにおいて、切替周期を異ならせる。切替周期は、出力信号ＡＯＵＴに応じて第１キャパシタ３５を充電するか、第１キャパシタ３５を帰還キャパシタ６４（加減算部として機能する）に接続するかを切り替える周期である。本例のスイッチトキャパシタ４０の各スイッチは、第２の期間においては、第２キャパシタ４５の充放電を停止する。このように、各キャパシタの極性を切り替え、且つ、各スイッチトキャパシタの動作周期を切り替えることで、第２フィードバック部２０が遅延回路２２およびゲイン回路２４のいずれとして機能するかを切り替えることができる。
【0083】
図４および図５の例では、信号φ１＿１および信号φ２＿１におけるパルスが発生する周期が、当該切替周期に対応している。スイッチトキャパシタ３０の各スイッチは、第２の期間における切替周期が、第１の期間における切替周期よりも短くなるように動作してよい。図４の例では、第１の期間における信号φ１＿１および信号φ２＿１のパルス周期は、信号φ１および信号φ２の周期の２倍である。図５の例では、第１の期間における信号φ１＿１および信号φ２＿１のパルス周期は、信号φ１および信号φ２の周期と同一である。
【0084】
図５の例では、時刻ｔ６において信号φ１および信号φ１＿１がオン状態を示し、他の信号がオフ状態を示す。これにより、キャパシタ７５が入力信号ＡＩＮに応じて充電されるとともに、第１キャパシタ３５および第３キャパシタ１５が出力信号ＡＯＵＴに応じて充電される。
【0085】
時刻ｔ７において信号φ２および信号φ２＿１がオン状態を示し、他の信号がオフ状態を示す。これにより、キャパシタ７５の電荷が帰還キャパシタ６４に伝送されるとともに、第１キャパシタ３５および第３キャパシタ１５の電荷に応じて帰還キャパシタ６４が充電される。
【0086】
時刻ｔ８以降は、時刻ｔ６および時刻ｔ７の動作を繰り返す。これにより、スイッチトキャパシタ３０がゲイン回路２４として動作する。スイッチトキャパシタ４０は、第２の期間では充放電しない。キャパシタ７５、帰還キャパシタ６４、第１キャパシタ３５および第２キャパシタ４５の容量は同一であってよい。この場合、ゲイン回路２４のゲイン－ｘは－１となり、積分器１００は、数４に示すように３倍（２＋ｘ＝２＋１＝３）のゲインで指数関数的に入力信号ＡＩＮを増幅させる。
【0087】
図６は、第２の期間における各信号φｋの他の例を示すタイミングチャートである。本例においては、信号φ１＿２および信号φ２＿２の波形が、図５に示した例と相違する。他の信号の波形は、図５に示した例と同様である。
【0088】
本例のスイッチトキャパシタ４０の各スイッチは、第２の期間において、第１キャパシタ３５と同一のタイミングで、第２キャパシタ４５を充放電する。図６に示すように、信号φ１＿２および信号φ２＿２の波形は、信号φ１＿１および信号φ２＿１の波形と同一であってよい。本例では、スイッチトキャパシタ４０がゲイン１の回路として動作するので、第２フィードバック部２０のゲイン－ｘは－２となり、積分器１００は４倍のゲインで指数関数的に入力信号ＡＩＮを増幅させる。
【0089】
図６の例では、信号φ１＿２および信号φ２＿２の波形は、信号φ１＿１および信号φ２＿１の波形と同一である。他の例では、信号φ１＿２の波形は、信号φ１＿１の波形の正負を反転したものであり、信号φ２＿２の波形は、信号φ２＿１の波形の正負を反転したものであってもよい。
【0090】
図７は、第２の期間における各信号φｋの他の例を示すタイミングチャートである。本例においては、信号φ１＿１、信号φ１＿２、信号φ２＿１および信号φ２＿２の波形が、図５の例と相違する。他の信号の波形は、図５に示した例と同様である。
【0091】
本例のスイッチトキャパシタ３０の各スイッチは、第２の期間において、第１キャパシタ３５における充放電を停止する。また、スイッチトキャパシタ４０の各スイッチは、第２の期間において、第２キャパシタ４５における充放電を停止する。本例では、第２フィードバック部２０のゲイン－ｘが０となり、積分器１００は２倍のゲインの増幅器として動作する。
【0092】
図８は、第２の期間における各信号φｋの他の例を示すタイミングチャートである。本例においては、信号φ１＿１および信号φ２＿１の波形と、信号φ１＿２および信号φ２＿２の波形とが入れ替わっている。他の信号の波形は、図５に示した例と同様である。つまり、本例のスイッチトキャパシタ３０は、図５の例のスイッチトキャパシタ４０と同様に動作し、本例のスイッチトキャパシタ４０は、図５の例のスイッチトキャパシタ３０と同様に動作する。
【0093】
本例のスイッチトキャパシタ３０の各スイッチは、第２の期間において、第１キャパシタ３５における充放電を停止する。スイッチトキャパシタ４０の各スイッチは、第２の期間において、第２キャパシタ４５を充放電する。本例の積分器１００は、図５の例と同様に、３倍のゲインで指数関数的に入力信号ＡＩＮを増幅させる。
【0094】
制御部１１４は、図５、図６、図７および図８において示した第２の期間における制御を組み合わせてもよい。つまり制御部１１４は、あるＡＤ変換期間における第２の期間では、図５から図８において示したいずれかの制御を行い、他のＡＤ変換期間における第２の期間では、図５から図８において示した他の制御を行ってもよい。
【0095】
このような制御により、積分器１００を、第２の期間において多様な特性で機能させることができる。また、図５および図８の例では、積分器１００のゲインは同一となる。ただし、図５および図８の例では、第２の期間において動作させるキャパシタ（第１キャパシタ３５または第２キャパシタ４５）が相違する。このため、図５および図８で示した動作を組み合わせることで、キャパシタの特性のばらつきの影響を低減できる。
【0096】
図９は、積分器１００の他の構成例を示す図である。本例の積分器１００は、３次の積分器であるが、積分器１００がより高次の積分器であってもよい。本例の積分器１００は、図２に示した構成に加えて、第３フィードバック部２１を備える。また、本例の第１フィードバック部１０のゲイン回路１７のゲインは３である。
【0097】
本例の第２フィードバック部２０は、図２に示した構成に加えてゲイン回路２３を有する。本例のゲイン回路２３は、遅延回路２２の出力を３倍のゲインで増幅し、選択部５０に入力する。
【0098】
第３フィードバック部２１は、遅延回路２６、ゲイン回路２７および選択部２８を有する。遅延回路２６は、出力信号ＡＯＵＴを遅延させる。本例の遅延回路２６は、クロック信号の周期の２倍の遅延を発生させる２次の遅延回路であってよい。ゲイン回路２７は、出力信号ＡＯＵＴをｙ倍のゲインで増幅して出力する。ｙは０より大きい値であり、１以上の値であってよく、２以上の値であってもよい。
【0099】
選択部２８は、第１の期間では遅延回路２６の出力を選択し、第２の期間ではゲイン回路２７の出力を選択して、第３フィードバック信号ＦＢ３として加減算部８０に出力する。加減算部８０は、入力信号ＡＩＮに対して、第１フィードバック信号ＦＢ１を加算し、第２フィードバック信号ＦＢ２を減算し、第３フィードバック信号ＦＢ３を加算する。
【0100】
本例の積分器１００の出力ＡＯＵＴは、数６で示される。
数６に示すように、３次の積分器１００においても、増幅率を向上できる。３次以上の高次の積分器１００においても同様である。
【数6】
【0101】
図１０は、積分器１００の他の構成例を示す図である。図１０では、積分器１００における第１フィードバック部１０および第２フィードバック部２０を示しており、他の構成を省略している。本例の積分器１００は、図３に示した第２フィードバック部２０の構成に加え、容量切替部５８を更に備える。また図１０では、第１キャパシタ３５、第２キャパシタ４５および第３キャパシタ１５を、スイッチトキャパシタ３０、スイッチトキャパシタ４０および第１フィードバック部１０の枠の外側に配置している。
【0102】
容量切替部５８は、第１キャパシタ３５、第２キャパシタ４５および第３キャパシタ１５を、第１フィードバック部１０、スイッチトキャパシタ３０およびスイッチトキャパシタ４０のいずれのキャパシタとして機能させるかを切り替える。容量切替部５８は、それぞれのタイミングにおいて、第１フィードバック部１０、スイッチトキャパシタ３０およびスイッチトキャパシタ４０に対して、それぞれ１つのキャパシタを割り当てる。容量切替部５８は、それぞれのキャパシタを、第１フィードバック部１０、スイッチトキャパシタ３０およびスイッチトキャパシタ４０のいずれと接続するかを切り替え可能なスイッチ群を有する。容量切替部５８の各スイッチは、制御部１１４により制御される。
【0103】
容量切替部５８は、第１の期間および第２の期間の少なくとも一方の期間内において、各キャパシタが、第１フィードバック部１０、スイッチトキャパシタ３０およびスイッチトキャパシタ４０のいずれのキャパシタとして機能するかを変更してよい。本例の各キャパシタの容量の設計値は同一である。ただし、各キャパシタの容量は、製造ばらつきまたは経時劣化等により、ばらつきを有する。各キャパシタの容量がばらつきを有する場合に、各キャパシタの役割を固定して動作させると、当該ばらつきの影響が大きくなる場合がある。本例では、各キャパシタの役割を順次切り替えることで、当該ばらつきの影響を抑制できる。
【0104】
図１１は、第１の期間における各キャパシタの役割の切替例を示す図である。図１１における各信号φｋは、図４の例と同様である。図１１においては、第１フィードバック部１０のキャパシタとしての役割をＳＣ１、スイッチトキャパシタ３０のキャパシタとしての役割をＳＣ２、スイッチトキャパシタ４０のキャパシタとしての役割をＳＣ３としている。第１キャパシタ３５、第２キャパシタ４５および第３キャパシタ１５のそれぞれが、第１の期間内において、ＳＣ１、ＳＣ２、ＳＣ３の各役割の順次果たしている。
【0105】
各キャパシタの役割は、予め定められた順番で遷移してよい。図１１の例では、各キャパシタの役割が、ＳＣ１、ＳＣ３、ＳＣ１、ＳＣ２、ＳＣ１、ＳＣ３、・・・の順番で遷移している。他の例では、各キャパシタの役割は、ランダムな順番で遷移してもよい。それぞれのキャパシタがＳＣ１として機能する期間は、クロック信号の１周期分であってよい。それぞれのキャパシタがＳＣ２またはＳＣ３として機能する期間は、クロック信号の２周期分であってよい。このように、各キャパシタの役割を順次切り替えることで、各キャパシタの容量のばらつきの影響を抑制できる。
【0106】
図１２は、複数の第１の期間における各キャパシタの役割の切替例を示す図である。第１の期間Ａは、あるＡＤ変換期間における第１の期間であり、第１の期間Ｂは、次のＡＤ変換期間における第１の期間である。第１の期間Ａと第１の期間Ｂとの間には、第２の期間およびリセット期間が設けられている。
【0107】
第１の期間における各信号φｋは、図４の例と同様である。図１２においては、リセット信号ＲＳＴを示している。リセット信号の立ち上がりエッジに応じて、積分器１００の出力信号ＡＯＵＴが初期値にリセットされる。リセット信号は、それぞれのＡＤ変換の開始時（すなわち、第１の期間の開始時）に、リセット回路１１６が生成してよい。
【0108】
それぞれの第１の期間において、図１１の例と同様に、各キャパシタの役割が予め定められた順番で遷移する。それぞれの第１の期間の開始時における各キャパシタの役割は、同一であってよく、異なっていてもよい。図１２の例では、それぞれの第１の期間の開始時における各キャパシタの役割が異なっている。それぞれの第１の期間の開始時における各キャパシタの役割の設定は、予め設定された順序で設定されてよく、ランダムに設定されてもよい。本例によれば、各キャパシタの容量のばらつきの影響を更に抑制できる。
【0109】
図１３は、積分器１００の出力信号ＡＯＵＴにおける信号対雑音比ＳＮＲの一例を示す図である。実施例１は、各キャパシタの役割を変更せずに動作させた例であり、実施例２は、図１１に示したように各キャパシタの役割を順次変更して動作させた例である。図１３の四角のプロットが実施例１に対応し、黒丸のプロットが実施例２に対応している。図１３に示す破線は、各プロットの分布における４．５σの位置を示している。実施例１では、４．５σにおけるＳＮＲが７８．９ｄＢであったが、実施例２では、４．５σにおけるＳＮＲが８２．１ｄＢであった。つまり、図１１のような制御を行うことで、ＳＮＲが３．２ｄＢ改善した。
【0110】
図１４は、積分器１００の出力信号ＡＯＵＴにおける信号対雑音比ＳＮＲの一例を示す図である。実施例２は図１３と同様である。実施例３は、図１２に示したように、それぞれの第１の期間の開始時における各キャパシタの役割を異ならせつつ、第１の期間内で各キャパシタの役割を順次変更して動作させた例である。図１４のひし形のプロットが実施例３に対応している。実施例３では、４．５σにおけるＳＮＲが８２．９ｄＢであった。実施例３では、実施例２に対して、ＳＮＲが０．８ｄＢ改善した。
【0111】
図１５は、デルタシグマ変調器２００の他の構成例を示す図である。本例のデルタシグマ変調器２００は、図１に示した構成に加えて、フィードフォワード部１４０を更に備える。フィードフォワード部１４０は、積分器１００の出力信号ＡＯＵＴと、アナログ信号ＡＳＩＧとに基づいて、第２出力信号ＡＳＵＭを生成してＡＤ変換部１２０に入力する。
【0112】
図１６は、図１５に示したデルタシグマ変調器２００の具体的な構成例を示す図である。フィードフォワード部１４０以外の構成は、図１から図１５において説明したいずれかの態様のデルタシグマ変調器２００と同様である。図１６においては、積分器１００として図２の構成を示しているが、積分器１００は図９に示したような高次の積分器であってもよい。本例の積分器１００の第１の期間における出力信号ＡＯＵＴは、数７で示される。
【数7】
【0113】
本例の積分器１００は、第２の期間においては、１次で且つ３倍のフィードバック係数を有する積分器として動作する。第２の期間における積分器１００の出力信号ＡＯＵＴは、数８で示される。
【数8】
【0114】
本例のフィードフォワード部１４０は、遅延回路１４１、ゲイン回路１４２、ゲイン回路１４３、選択部１４４および加減算部１４５を有する。遅延回路１４１は、積分器１００の出力信号ＡＯＵＴをクロック信号の１周期分遅延させて出力する。ゲイン回路１４２は、出力信号ＡＯＵＴを－１倍のゲインで増幅して出力する。ゲイン回路１４３は、出力信号ＡＯＵＴを２倍のゲインで増幅して出力する。
【0115】
選択部１４４は、第１の期間においては遅延回路１４１の出力を選択し、第２の期間においてはゲイン回路１４２の出力を選択して出力する。加減算部１４５は、アナログ信号ＡＳＩＧに対して、ゲイン回路１４３の出力を加算し、選択部１４４の出力を減算して、出力信号ＡＳＵＭを生成する。
【0116】
第１の期間におけるフィードフォワード部１４０の出力信号ＡＳＵＭは、数９で示される。
第２の期間におけるフィードフォワード部１４０の出力信号ＡＳＵＭは、数１０で示される。
【数9】
【数10】
【0117】
制御部１１４およびリセット回路１１６が、第１の期間および第２の期間で制御を切り替えることで、デルタシグマ変調器２００の出力として、２通りの出力信号ＡＳＵＭが得られる。ＡＤ変換部１２０で発生する量子化雑音をＥ１とすると、デルタシグマ変調器２００が第１の期間に出力するデジタル信号ＤＯＵＴは、数１１で示される。
【数11】
【0118】
積分器１００の出力信号ＡＯＵＴの初期値を０、アナログ信号ＡＳＩＧを一定値として、ｉ回目のＡＤ変換期間においてＡＤ変換部１２０が出力するデジタル信号をＤＯＵＴ（ｉ）とすると、アナログ信号ＡＳＩＧは、数１２で示される。
【数12】
【0119】
上式より、デルタシグマ変調器２００に入力するアナログ信号ＡＳＩＧは、ＡＤ変換部１２０が出力するデジタル信号ＤＯＵＴを用いて表現でき、アナログ信号ＡＳＩＧの電圧値をデジタル変換したデジタル値ＤＳＩＧを算出できる。また、ＡＤ変換部１２０の量子化雑音Ｅ１は、数１３で示される。
【数13】
【0120】
第２の期間における積分器１００の出力信号ＡＯＵＴは、数１４で示される。
特許文献１等に記載されているように、フィードバック係数が１より大きい積分器の伝達関数は数１５で示される。
上述したように、ｎ、ｍは第１の期間および第２の期間におけるクロック信号のパルス数である。
【数14】
【数15】
【0121】
第２の期間の開始時における積分器１００の初期値はＡＯＵＴ（ｎ）なので、アナログ信号ＡＳＩＧは数１６で示される。
数１６より、デルタシグマ変調器２００に入力するアナログ信号ＡＳＩＧは、ＡＤ変換部１２０が出力するデジタル信号ＤＯＵＴを用いて表現でき、アナログ信号ＡＳＩＧをデジタル変換したデジタル値ＤＳＩＧを算出できる。
【数16】
【0122】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0123】
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0124】
１０・・・第１フィードバック部、１１、１２、１３、１４・・・スイッチ、１５・・・第３キャパシタ、１７・・・ゲイン回路、２０・・・第２フィードバック部、２１・・・第３フィードバック部、２２・・・遅延回路、２３・・・ゲイン回路、２４・・・ゲイン回路、２６・・・遅延回路、２７・・・ゲイン回路、２８・・・選択部、３０・・・スイッチトキャパシタ、３１、３２、３３、３４・・・スイッチ、３５・・・第１キャパシタ、４０・・・スイッチトキャパシタ、４１、４２、４３、４４・・・スイッチ、４５・・・第２キャパシタ、５０・・・選択部、５１・・・第１極性切替部、５２・・・第２極性切替部、５３、５４、５５、５６・・・スイッチ、５８・・・容量切替部、６０・・・増幅回路、６２・・・アンプ、６４・・・帰還キャパシタ、６６・・・スイッチ、７０・・・スイッチトキャパシタ、７１、７２、７３、７４・・・スイッチ、７５・・・キャパシタ、８０・・・加減算部、８２・・・遅延部、１００・・・積分器、１１０・・・加減算部、１１４・・・制御部、１１６・・・リセット回路、１２０・・・ＡＤ変換部、１３０・・・ＤＡ変換部、１４０・・・フィードフォワード部、１４１・・・遅延回路、１４２・・・ゲイン回路、１４３・・・ゲイン回路、１４４・・・選択部、１４５・・・加減算部、２００・・・デルタシグマ変調器
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】