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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024018212
(43)【公開日】2024-02-08
(54)【発明の名称】電子機器
(51)【国際特許分類】
B41J 29/00 20060101AFI20240201BHJP
G06F 1/24 20060101ALI20240201BHJP
【ＦＩ】
B41J29/00 C
G06F1/24 Z
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022121394
(22)【出願日】2022-07-29
(71)【出願人】
【識別番号】000006747
【氏名又は名称】株式会社リコー
(74)【代理人】
【識別番号】100089118
【弁理士】
【氏名又は名称】酒井 宏明
(72)【発明者】
【氏名】柴田 崇之
【テーマコード（参考）】
2C061
【Ｆターム（参考）】
2C061AQ06
2C061BB08
2C061CG01
2C061HV03
2C061HV55
(57)【要約】
【課題】誤動作によりサブプロセッシング回路をリセット状態に移行させることを防止する。
【解決手段】電子機器は、メインプロセッシング回路を備えるメインコントローラと、サブプロセッシング回路と、スイッチとを備えるサブコントローラと、を備え、メインプロセッシング回路は、リセット信号を出力し、サブプロセッシング回路は、リセット信号入力端子に与えられた信号の論理に応じてリセット状態または起動状態に移行し、スイッチは、リセット信号をリセット信号入力端子へと与える接続状態、または、リセット信号入力端子にサブプロセッシング回路を起動状態にさせる信号を与える非接続状態に切り替え、サブプロセッシング回路は、起動状態に移行した後に、スイッチを非接続状態とし、起動状態において、メインプロセッシング回路から出力されたリセット信号とは異なる信号に少なくとも基づきスイッチを接続状態とする。
【選択図】図１
【解決手段】電子機器は、メインプロセッシング回路を備えるメインコントローラと、サブプロセッシング回路と、スイッチとを備えるサブコントローラと、を備え、メインプロセッシング回路は、リセット信号を出力し、サブプロセッシング回路は、リセット信号入力端子に与えられた信号の論理に応じてリセット状態または起動状態に移行し、スイッチは、リセット信号をリセット信号入力端子へと与える接続状態、または、リセット信号入力端子にサブプロセッシング回路を起動状態にさせる信号を与える非接続状態に切り替え、サブプロセッシング回路は、起動状態に移行した後に、スイッチを非接続状態とし、起動状態において、メインプロセッシング回路から出力されたリセット信号とは異なる信号に少なくとも基づきスイッチを接続状態とする。
【選択図】図１
【特許請求の範囲】
【請求項1】
メインプロセッシング回路を備えるメインコントローラと、
サブプロセッシング回路と、スイッチと、を備えるサブコントローラと、
を備え、
前記メインプロセッシング回路は、前記サブプロセッシング回路をリセット状態にさせるか起動状態にさせるかを指示するリセット信号を出力し、
前記サブプロセッシング回路は、リセット信号入力端子に与えられた信号の論理に応じて前記リセット状態または前記起動状態に移行し、
前記スイッチは、前記サブプロセッシング回路による制御に応じて、前記メインプロセッシング回路から出力された前記リセット信号を前記リセット信号入力端子へと与える接続状態、または、前記リセット信号入力端子に前記サブプロセッシング回路を前記起動状態にさせる信号を与える非接続状態に切り替え、
前記サブプロセッシング回路は、前記起動状態に移行した後に、前記スイッチを前記非接続状態とし、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき、前記スイッチを前記接続状態とする
電子機器。
サブプロセッシング回路と、スイッチと、を備えるサブコントローラと、
を備え、
前記メインプロセッシング回路は、前記サブプロセッシング回路をリセット状態にさせるか起動状態にさせるかを指示するリセット信号を出力し、
前記サブプロセッシング回路は、リセット信号入力端子に与えられた信号の論理に応じて前記リセット状態または前記起動状態に移行し、
前記スイッチは、前記サブプロセッシング回路による制御に応じて、前記メインプロセッシング回路から出力された前記リセット信号を前記リセット信号入力端子へと与える接続状態、または、前記リセット信号入力端子に前記サブプロセッシング回路を前記起動状態にさせる信号を与える非接続状態に切り替え、
前記サブプロセッシング回路は、前記起動状態に移行した後に、前記スイッチを前記非接続状態とし、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき、前記スイッチを前記接続状態とする
電子機器。
【請求項2】
前記サブプロセッシング回路は、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき、前記リセット状態に移行するか否かを判断し、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき前記リセット状態に移行すると判断した場合には、
前記スイッチを前記接続状態に切り替え、
前記スイッチを前記接続状態とした後に前記リセット状態へ移行する
請求項１に記載の電子機器。
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき、前記リセット状態に移行するか否かを判断し、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき前記リセット状態に移行すると判断した場合には、
前記スイッチを前記接続状態に切り替え、
前記スイッチを前記接続状態とした後に前記リセット状態へ移行する
請求項１に記載の電子機器。
【請求項3】
前記サブプロセッシング回路は、
前記リセット状態において、前記スイッチを介して前記リセット信号入力端子に与えられた前記リセット信号に基づき、前記起動状態へ移行し、
前記起動状態へと移行した後に、前記スイッチを前記非接続状態とする
請求項２に記載の電子機器。
前記リセット状態において、前記スイッチを介して前記リセット信号入力端子に与えられた前記リセット信号に基づき、前記起動状態へ移行し、
前記起動状態へと移行した後に、前記スイッチを前記非接続状態とする
請求項２に記載の電子機器。
【請求項4】
前記リセット信号は、少なくとも前記メインプロセッシング回路のリセット時に論理が変化する信号であり、
前記メインプロセッシング回路は、少なくとも前記メインプロセッシング回路のリセット時に論理が変化する確認信号を出力し、
前記サブプロセッシング回路は、
前記メインプロセッシング回路から出力された前記リセット信号の論理の変化を示すリセット検出信号が与えられるリセット検出信号入力端子と、
前記確認信号が与えられる確認信号入力端子と、
を含み、
前記サブプロセッシング回路は、前記起動状態において、前記リセット検出信号の論理の変化と、前記確認信号の論理の変化に基づき、前記スイッチを前記非接続状態とさせる
請求項１に記載の電子機器。
前記メインプロセッシング回路は、少なくとも前記メインプロセッシング回路のリセット時に論理が変化する確認信号を出力し、
前記サブプロセッシング回路は、
前記メインプロセッシング回路から出力された前記リセット信号の論理の変化を示すリセット検出信号が与えられるリセット検出信号入力端子と、
前記確認信号が与えられる確認信号入力端子と、
を含み、
前記サブプロセッシング回路は、前記起動状態において、前記リセット検出信号の論理の変化と、前記確認信号の論理の変化に基づき、前記スイッチを前記非接続状態とさせる
請求項１に記載の電子機器。
【請求項5】
前記メインプロセッシング回路は、前記サブプロセッシング回路を前記起動状態から前記リセット状態に移行させる場合には、前記リセット信号の論理を変化させるとともに、前記確認信号の論理を変化させる
請求項４に記載の電子機器。
請求項４に記載の電子機器。
【請求項6】
前記メインプロセッシング回路は、前記サブプロセッシング回路と通信を行う第１通信インターフェース回路を含み、
前記サブプロセッシング回路は、前記メインプロセッシング回路と前記通信を行う第２通信インターフェース回路を含み、
前記サブプロセッシング回路は、前記第２通信インターフェース回路を介して受け取った情報に基づき、前記スイッチを前記非接続状態とさせる
請求項１に記載の電子機器。
前記サブプロセッシング回路は、前記メインプロセッシング回路と前記通信を行う第２通信インターフェース回路を含み、
前記サブプロセッシング回路は、前記第２通信インターフェース回路を介して受け取った情報に基づき、前記スイッチを前記非接続状態とさせる
請求項１に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子機器に関する。
【背景技術】
【0002】
メインＣＰＵ（Central Processing Unit）の管理の下で、サブＣＰＵが情報処理をするシステムがある。このようなシステムにおいて、メインＣＰＵは、サブＣＰＵをリセットさせる場合、リセット信号をサブＣＰＵに送信する。しかしながら、このようなリセット信号を伝送する信号線にノイズが重畳した場合、メインＣＰＵがリセット信号を送信していないにも関わらず、サブＣＰＵが誤動作によりリセットしてしまう可能性があった。
【0003】
このような誤動作の対策として、サブＣＰＵがリセットした後に、そのリセットがメインＣＰＵから意図して送信された信号によるものなのか、そのリセットがリセット信号に重畳したノイズによるものなのかを検出した後に、復旧動作を行う技術が知られている。例えば、特許文献１には、リセットによって副制御部が起動された直後において、異常リセットであるか否かを判断し、異常リセットであると判断された場合、主制御部が制御開始信号を副制御部に再送信する技術が記載されている。しかし、このような技術は、ノイズ等でリセット信号が異常な変化をした場合、リセット動作自体を防ぐことはできなかった。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記に鑑みてなされたものであって、誤動作によりサブプロセッシング回路をリセット状態に移行させることを防止する電子機器を提供することを目的とする。
【課題を解決するための手段】
【0005】
上述した課題を解決し、目的を達成するために、本発明に係る電子機器は、メインプロセッシング回路を備えるメインコントローラと、サブプロセッシング回路と、スイッチと、を備えるサブコントローラと、を備え、前記メインプロセッシング回路は、前記サブプロセッシング回路をリセット状態にさせるか起動状態にさせるかを指示するリセット信号を出力し、前記サブプロセッシング回路は、リセット信号入力端子に与えられた信号の論理に応じて前記リセット状態または前記起動状態に移行し、前記スイッチは、前記サブプロセッシング回路による制御に応じて、前記メインプロセッシング回路から出力された前記リセット信号を前記リセット信号入力端子へと与える接続状態、または、前記リセット信号入力端子に前記サブプロセッシング回路を前記起動状態にさせる信号を与える非接続状態に切り替え、前記サブプロセッシング回路は、前記起動状態に移行した後に、前記スイッチを前記非接続状態とし、前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき、前記スイッチを前記接続状態とする。
【発明の効果】
【0006】
本発明によれば、誤動作によりサブプロセッシング回路をリセット状態に移行させることを防止するという効果を奏する。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下に添付図面を参照して、実施形態に係る電子機器１００を詳細に説明する。
【0009】
図１は、実施形態に係る電子機器１００の構成を示す図である。
【0010】
電子機器１００は、メインコントローラ１０１と、サブコントローラ１０２とを備える。メインコントローラ１０１およびサブコントローラ１０２は、例えば別々の基板または筐体に設けられ、互いにバスおよび信号線を介して接続される。
【0011】
メインコントローラ１０１およびサブコントローラ１０２は、それぞれ情報処理および制御処理を実行する。サブコントローラ１０２は、メインコントローラ１０１から各種の指示を受けて、メインコントローラ１０１の管理の下で動作する。サブコントローラ１０２は、メインコントローラ１０１とは並列に処理を実行する。
【0012】
電子機器１００は、メインコントローラ１０１とサブコントローラ１０２とが処理を分担して並列に実行する機器であれば、どのような機器にも適用することができる。一例として、電子機器１００は、電子写真装置に適用される。電子写真装置に適用される場合、メインコントローラ１０１は、例えば、作像系の情報処理および制御処理を実行する。また、電子写真装置に適用される場合、サブコントローラ１０２は、例えば、定着および搬送系の情報処理および制御処理を実行する。
【0013】
メインコントローラ１０１は、メインＣＰＵ１１１と、第１トランジスタ１１２とを備える。また、サブコントローラ１０２は、サブＣＰＵ１２１と、第１抵抗１２２と、スイッチ１２３と、第２抵抗１２４と、第３抵抗１２５と、第４抵抗１２６と、フィルタ回路１２７と、第２トランジスタ１２８と、第５抵抗１２９とを備える。
【0014】
メインＣＰＵ１１１は、メインプロセッシング回路の一例であって、プログラムを実行することによって情報処理および制御処理等を実行する。メインＣＰＵ１１１は、第１通信インターフェース回路１３１と、リセット信号出力端子１３２と、確認信号出力端子１３３とを含む。
【0015】
第１通信インターフェース回路１３１は、サブＣＰＵ１２１とバス等を介してＣＰＵ間の情報のやり取りであるＣＰＵ間通信を行う。
【0016】
リセット信号出力端子１３２は、例えばＣＰＵの汎用Ｉ／Ｏポートである。リセット信号出力端子１３２は、リセット信号を出力する。リセット信号出力端子１３２から出力されたリセット信号は、第１トランジスタ１１２および信号線を介して、サブコントローラ１０２へと送信される。
【0017】
リセット信号は、サブＣＰＵ１２１をリセット状態にさせるか起動状態にさせるかを指示する信号である。本実施形態においては、メインＣＰＵ１１１は、サブＣＰＵ１２１の起動状態を維持する場合には、リセット信号出力端子１３２をＨ論理に維持する。メインＣＰＵ１１１は、サブＣＰＵ１２１を起動状態からリセット状態に移行させる指示を出す場合には、リセット信号出力端子１３２をＨ論理からＬ論理へと変化させる。メインＣＰＵ１１１は、サブＣＰＵ１２１のリセット状態を維持する場合には、リセット信号出力端子１３２をＬ論理に維持する。メインＣＰＵ１１１は、サブＣＰＵ１２１のリセット状態を解除して、サブＣＰＵ１２１を起動状態に移行させる指示を行う場合には、リセット信号出力端子１３２をＬ論理からＨ論理に変化させる。
【0018】
また、リセット信号は、メインＣＰＵ１１１自身のリセット時において、論理が変化する。本実施形態においては、リセット信号出力端子１３２は、メインＣＰＵ１１１がリセットする場合、Ｈ論理からＬ論理に変化する。これにより、メインＣＰＵ１１１は、自身がリセットする場合、サブＣＰＵ１２１をリセット状態にさせることを指示するリセット信号を出力することができる。
【0019】
確認信号出力端子１３３は、例えばＣＰＵの汎用Ｉ／Ｏポートである。確認信号出力端子１３３は、確認信号を出力する。確認信号出力端子１３３から出力された確認信号は、リセット信号が伝送される信号線とは異なる信号線を介して、サブコントローラ１０２へと送信される。
【0020】
確認信号は、リセット信号と同期して論理が変化する。本実施形態においては、メインＣＰＵ１１１は、リセット信号出力端子１３２をＬ論理とする場合には、確認信号出力端子１３３もＬ論理とし、リセット信号出力端子１３２をＨ論理とする場合には、確認信号出力端子１３３もＨ論理とする。すなわち、確認信号は、メインＣＰＵ１１１のリセット時において、論理が変化する。より詳しくは、メインＣＰＵ１１１は、サブＣＰＵ１２１の起動状態を維持する場合には、確認信号出力端子１３３をＨ論理に維持する。メインＣＰＵ１１１は、サブＣＰＵ１２１を起動状態からリセット状態に移行させる指示を出す場合には、確認信号出力端子１３３をＨ論理からＬ論理へと変化させる。メインＣＰＵ１１１は、サブＣＰＵ１２１のリセット状態を維持する場合には、確認信号出力端子１３３をＬ論理に維持する。また、メインＣＰＵ１１１は、サブＣＰＵ１２１のリセット状態を解除して、サブＣＰＵ１２１を起動状態に移行させる指示を行う場合には、確認信号出力端子１３３をＬ論理からＨ論理に変化させる。
【0021】
サブＣＰＵ１２１は、サブプロセッシング回路の一例であって、プログラムを実行することによって情報処理および制御処理等を実行する。サブＣＰＵ１２１は、第２通信インターフェース回路１４１と、リセット信号入力端子１４２と、リセット検出信号入力端子１４３と、確認信号入力端子１４４と、切替信号出力端子１４５とを含む。
【0022】
第２通信インターフェース回路１４１は、メインＣＰＵ１１１とバス等を介してＣＰＵ間の情報のやり取りであるＣＰＵ間通信を行う。
【0023】
リセット信号入力端子１４２は、例えば、リセット専用のＩ／Ｏポートである。サブＣＰＵ１２１は、リセット信号入力端子１４２に与えられた信号の論理に応じて、自身をリセット状態または起動状態に移行する。本実施形態においては、サブＣＰＵ１２１は、リセット信号入力端子１４２にＬ論理の信号が与えられた場合、自身をすぐにリセット状態に移行する。なお、リセット信号入力端子１４２は、ＣＰＵの汎用Ｉ／Ｏポートであってもよい。
【0024】
本実施形態において、サブＣＰＵ１２１は、リセット信号入力端子１４２にＬ論理の信号が与えられた場合には、リセット状態に移行する。また、本実施形態において、サブＣＰＵ１２１は、リセット信号入力端子１４２にＨ論理の信号が与えられた場合、リセット状態を解除して起動状態に移行する。
【0025】
リセット検出信号入力端子１４３は、例えばＣＰＵの汎用Ｉ／Ｏポートである。リセット検出信号入力端子１４３は、リセット検出信号が与えられる。
【0026】
リセット検出信号は、メインＣＰＵ１１１から出力されたリセット信号の論理の変化を示す信号である。本実施形態においては、リセット検出信号は、メインＣＰＵ１１１のリセット信号出力端子１３２の論理と反転した論理を示す。より具体的には、リセット検出信号は、第１トランジスタ１１２および信号線を介してサブコントローラ１０２へと送信された後のリセット信号である。
【0027】
確認信号入力端子１４４は、例えばＣＰＵの汎用Ｉ／Ｏポートである。確認信号入力端子１４４は、メインＣＰＵ１１１から出力された確認信号が信号線を介して与えられる。
【0028】
切替信号出力端子１４５は、例えばＣＰＵの汎用Ｉ／Ｏポートである。切替信号出力端子１４５は、スイッチ１２３を切り替える切替信号を出力する。
【0029】
第１抵抗１２２は、確認信号入力端子１４４とグランド電位との間に接続される。これにより、確認信号入力端子１４４は、メインＣＰＵ１１１が例えばリセット状態となっていること等により確認信号出力端子１３３の論理が不定な状態またはハイインピーダンスである場合、Ｌ論理の確認信号が与えられる。
【0030】
スイッチ１２３は、Ａ端子とＢ端子とＣ端子とを含む。スイッチ１２３は、サブＣＰＵ１２１による制御に応じて、Ａ端子とＣ端子とを接続した状態（接続状態）またはＢ端子とＣ端子とを接続した状態（非接続状態）の何れかに切り替える。本実施形態においては、スイッチ１２３は、切替信号がＬ論理の場合、Ａ端子とＣ端子とを接続した状態（接続状態）に切り替える。スイッチ１２３は、切替信号がＨ論理の場合、Ｂ端子とＣ端子とを接続した状態（非接続状態）に切り替える。
【0031】
第２抵抗１２４は、切替信号出力端子１４５とグランド電位との間に接続される。これにより、スイッチ１２３は、サブＣＰＵ１２１が例えばリセット状態となっていること等により切替信号出力端子１４５の論理が不定な状態であっても、Ｌ論理の切替信号が与えられる。従って、スイッチ１２３は、サブＣＰＵ１２１が例えばリセット状態となっている等の場合、Ｌ論理の切替信号が与えられ、Ａ端子とＣ端子とを接続した状態（接続状態）に切り替えることができる。
【0032】
第１トランジスタ１１２は、メインＣＰＵ１１１のリセット信号出力端子１３２の論理に応じて、スイッチ１２３のＡ端子とグランド電位との間を短絡または切断するスイッチング動作をする。本実施形態においては、第１トランジスタ１１２は、リセット信号出力端子１３２がＨ論理の場合に、スイッチ１２３のＡ端子とグランド電位との間を短絡し、リセット信号出力端子１３２がＬ論理の場合に、スイッチ１２３のＡ端子とグランド電位との間を切断する。本実施形態においては、スイッチ１２３のＡ端子と、第１トランジスタ１１２との間は、リセット信号を伝送する信号線により接続される。
【0033】
第３抵抗１２５は、スイッチ１２３のＡ端子と電源電位との間に設けられる。従って、スイッチ１２３のＡ端子は、リセット信号出力端子１３２がＨ論理の場合に、Ｌ論理が与えられ、リセット信号出力端子１３２がＬ論理の場合に、Ｈ論理が与えられる。また、スイッチ１２３のＡ端子は、メインＣＰＵ１１１が例えばリセット状態となっていること等によりリセット信号出力端子１３２の論理が不定な状態であっても、Ｈ論理が与えられる。
【0034】
第４抵抗１２６は、スイッチ１２３のＢ端子とグランド電位との間に設けられる。従って、スイッチ１２３のＢ端子は、常時、Ｌ論理が与えられる。
【0035】
フィルタ回路１２７は、スイッチ１２３のＣ端子から出力された信号を、フィルタリングして出力する。フィルタ回路１２７は、スイッチ１２３のＣ端子から出力された信号からノイズを除去して出力することができる。
【0036】
第２トランジスタ１２８は、フィルタ回路１２７から出力された信号に応じて、リセット信号入力端子１４２とグランド電位との間を短絡または切断するスイッチング動作をする。本実施形態においては、第２トランジスタ１２８は、フィルタ回路１２７の出力信号がＨ論理の場合に、リセット信号入力端子１４２とグランド電位との間を短絡し、フィルタ回路１２７の出力信号がＬ論理の場合に、リセット信号入力端子１４２とグランド電位との間を切断する。
【0037】
第５抵抗１２９は、一方の端子がリセット信号入力端子１４２に接続され、他方の端子が電源電位に接続される。従って、リセット信号入力端子１４２は、フィルタ回路１２７の出力信号がＨ論理の場合に、Ｌ論理が与えられ、フィルタ回路１２７の出力信号がＬ論理の場合に、Ｈ論理が与えられる。
【0038】
ここで、第１トランジスタ１１２、スイッチ１２３、第３抵抗１２５、第４抵抗１２６、フィルタ回路１２７、第２トランジスタ１２８および第５抵抗１２９は、メインＣＰＵ１１１のリセット信号出力端子１３２から出力されたリセット信号を、サブＣＰＵ１２１のリセット信号入力端子１４２へと伝送する伝送経路を形成する。
【0039】
このようなリセット信号の伝送経路は、スイッチ１２３がＡ端子とＣ端子とを接続している状態（接続状態）において、メインＣＰＵ１１１のリセット信号出力端子１３２から出力されるリセット信号の論理と同一の論理のリセット信号を、サブＣＰＵ１２１のリセット信号入力端子１４２に与える。また、リセット信号の伝送経路は、スイッチ１２３がＢ端子とＣ端子とを接続している状態（非接続状態）において、メインＣＰＵ１１１のリセット信号出力端子１３２から出力されるリセット信号の論理に関わらず、サブＣＰＵ１２１のリセット信号入力端子１４２に、Ｈ論理を与える。すなわち、スイッチ１２３は、サブＣＰＵ１２１による制御に応じて、メインＣＰＵ１１１から出力されたリセット信号をリセット信号入力端子１４２へと与える接続状態、または、リセット信号入力端子１４２にサブＣＰＵ１２１を起動状態にさせる信号を与える非接続状態に切り替える。
【0040】
以上のような構成の電子機器１００は、電源導入後において、まず、メインＣＰＵ１１１が起動状態となり、サブＣＰＵ１２１がリセット状態となる。そして、サブＣＰＵ１２１がリセット状態の場合には、切替信号がＬ論理となり、スイッチ１２３は、Ａ端子とＣ端子とを接続している状態となっている。すなわち、サブＣＰＵ１２１がリセット状態の場合、スイッチ１２３は、メインＣＰＵ１１１から出力されたリセット信号を、サブＣＰＵ１２１のリセット信号入力端子１４２へと与える接続状態となる。
【0041】
続いて、メインＣＰＵ１１１は、リセット信号の論理を変化させて、サブＣＰＵ１２１に対してリセット状態を解除して起動状態に移行する指示を与える。本実施形態においては、メインＣＰＵ１１１は、リセット信号出力端子１３２をＬ論理からＨ論理に変化させる。サブＣＰＵ１２１がリセット状態の場合、スイッチ１２３が接続状態となっているので、メインＣＰＵ１１１は、サブＣＰＵ１２１のリセット信号入力端子１４２へとＬ論理からＨ論理に変化するリセット信号を与えることができる。
【0042】
続いて、サブＣＰＵ１２１は、リセット信号入力端子１４２からリセット信号の論理の変化を受け取ることにより、リセット状態から起動状態へと移行する。本実施形態においては、サブＣＰＵ１２１は、リセット信号入力端子１４２に与えられる信号の論理が、Ｌ論理からＨ論理に変化したことに応じて、サブＣＰＵ１２１は、リセット状態から起動状態へと移行する。
【0043】
続いて、サブＣＰＵ１２１は、起動状態に移行した後に、切替信号をＨ論理とすることにより、スイッチ１２３を非接続状態とする。これにより、スイッチ１２３は、リセット信号の論理に関わらず、リセット信号入力端子１４２にサブＣＰＵ１２１を起動状態にさせる信号を与える。従って、起動状態に移行した後は、スイッチ１２３は、リセット信号入力端子１４２にメインＣＰＵ１１１から出力されるリセット信号を遮断する。
【0044】
サブＣＰＵ１２１は、起動状態において、メインＣＰＵ１１１から出力されるリセット信号とは異なる信号に少なくとも基づき、リセット状態に移行するか否かを判断する。より具体的には、サブＣＰＵ１２１は、起動状態において、リセット検出信号入力端子１４３に与えられるリセット検出信号の論理の変化と、確認信号入力端子１４４に与えられる確認信号の論理の変化に基づき、リセット状態に移行するか否かを判断する。本実施形態においては、サブＣＰＵ１２１は、起動状態において、リセット検出信号の論理がＬ論理からＨ論理に変化し、且つ、確認信号の論理がＨ論理からＬ論理に変化した場合、リセット状態に移行すると判断する。
【0045】
サブＣＰＵ１２１は、起動状態において、リセット状態に移行すると判断した場合、スイッチ１２３を接続状態に切り替える。続いて、サブＣＰＵ１２１は、スイッチ１２３を接続状態とした後にリセット状態へ移行する。これにより、サブＣＰＵ１２１は、リセット状態において、メインＣＰＵ１１１からリセット信号を受け取ることができる。
【0046】
このようなサブＣＰＵ１２１は、起動状態において、２つの信号線を介して送信される信号の論理に基づきリセット状態に移行するので、メインコントローラ１０１とサブコントローラ１０２との間を接続するリセット信号の信号線のみにノイズが重畳しても、リセット状態へ移行しない。従って、サブＣＰＵ１２１は、誤動作によりリセット状態に移行することを防止することができる。また、サブＣＰＵ１２１は、起動状態において、２つの信号線を介して送信される信号の論理に基づきリセット状態に移行するので、より確実にリセット状態に移行することができる。
【0047】
なお、サブＣＰＵ１２１は、起動状態において、サブＣＰＵ１２１は、メインＣＰＵ１１１から第２通信インターフェース回路１４１を介して受け取った情報に基づき、スイッチ１２３を接続状態に切り替えてもよい。この場合、メインＣＰＵ１１１は、スイッチ１２３が接続状態に切り替えられた後にリセット信号を変化させて、サブＣＰＵ１２１をリセット状態に移行させる。
【0048】
【0049】
電源投入後、電子機器１００は、図２に示す流れで処理を実行する。
【0050】
まず、Ｓ２０１において、電子機器１００は、電力が投入される。これにより、メインＣＰＵ１１１およびサブＣＰＵ１２１は、電源がオンされる。
【0051】
続いて、Ｓ２０２において、メインＣＰＵ１１１は、所定の初期設定処理を実施し、起動状態に移行する。電源がオンされた後、サブＣＰＵ１２１が起動状態となる前において、メインＣＰＵ１１１は、図３の１番目の行に示されるように、リセット信号出力端子１３２をＬ論理とする。これにより、スイッチ１２３のＡ端子には、Ｈ論理の信号が与えられる。
【0052】
また、サブＣＰＵ１２１は、電源がオンされた後、リセット状態に移行する。サブＣＰＵ１２１がリセット状態の場合、切替信号は、Ｌ論理となる。従って、スイッチ１２３は、Ａ端子とＣ端子とを接続する状態となる。すなわち、スイッチ１２３は、メインＣＰＵ１１１から出力されたリセット信号を受け取って、リセット信号入力端子１４２へと与える接続状態となっている。スイッチ１２３が接続状態となっている場合、サブＣＰＵ１２１のリセット信号入力端子１４２は、メインＣＰＵ１１１から出力されたリセット信号が与えられる。従って、リセット信号入力端子１４２は、Ｌ論理となる。この結果、サブＣＰＵ１２１は、電源がオンされた後、リセット状態を維持する。
【0053】
続いて、Ｓ２０３において、メインＣＰＵ１１１は、確認信号出力端子１３３の論理をＬ論理からＨ論理に変化させる。これにより、メインＣＰＵ１１１は、Ｈ論理の確認信号をサブＣＰＵ１２１に与えることができる。メインＣＰＵ１１１は、自身がリセット状態に移行した場合およびサブＣＰＵ１２１を起動状態からリセット状態に移行させる場合を除き、確認信号をＨ論理に維持する。
【0054】
続いて、Ｓ２０４において、メインＣＰＵ１１１は、サブＣＰＵ１２１に対して、リセット状態の解除を指示する。具体的には、メインＣＰＵ１１１は、リセット信号出力端子１３２の論理をＬ論理からＨ論理に変化させる。サブＣＰＵ１２１がリセット状態の場合、スイッチ１２３は、接続状態となっている。従って、サブＣＰＵ１２１のリセット信号入力端子１４２は、図３の２番目の行に示されるように、Ｈ論理のリセット信号が与えられる。
【0055】
続いて、Ｓ２０５において、サブＣＰＵ１２１は、リセット状態を解除して起動状態に移行する。
【0056】
続いて、Ｓ２０６において、サブＣＰＵ１２１は、起動状態に移行した後に、スイッチ１２３を非接続状態とする。本実施形態においては、サブＣＰＵ１２１は、切替信号をＬ論理からＨ論理へと変化させる。
【0057】
続いて、Ｓ２０７において、スイッチ１２３は、切替信号がＬ論理からＨ論理に変化したこと応じて、Ｂ端子とＣ端子とを接続する非接続状態とする。Ｂ端子は、グランド電位であるので、図３の３番目の行に示されるように、Ｌ論理が与えられている。従って、スイッチ１２３が非接続状態の場合、リセット信号入力端子１４２は、Ｈ論理の信号が与えられる。これにより、スイッチ１２３は、起動状態において、リセット信号入力端子１４２に与えられる信号をＨ論理に固定して、サブＣＰＵ１２１を起動状態にさせる信号を与えることができる。
【0058】
以上のように、サブＣＰＵ１２１は、起動状態に移行した後に、スイッチ１２３を非接続状態に切り替えるので、起動状態においてメインＣＰＵ１１１からサブＣＰＵ１２１へのリセット信号の供給を遮断することができる。
【0059】
【0060】
【0061】
まず、図５の１番目の行に示されるように、サブＣＰＵ１２１が起動後の通常状態において、メインＣＰＵ１１１は、リセット信号出力端子１３２をＨ論理とする。これにより、スイッチ１２３のＡ端子には、Ｌ論理の信号が与えられる。また、サブＣＰＵ１２１は、起動状態において、切替信号をＨ論理としてスイッチ１２３を非接続状態とする。これにより、サブＣＰＵ１２１のリセット信号入力端子１４２は、リセット信号の論理に関わらず、Ｈ論理の信号が与えられている。
【0062】
まず、Ｓ３０１において、サブＣＰＵ１２１は、リセット検出信号の論理が変化したか否かを判断する。本実施形態においては、サブＣＰＵ１２１は、リセット検出信号がＬ論理からＨ論理に変化したか否かを判断する。なお、リセット検出信号は、スイッチ１２３のＡ端子に与えられる信号である。すなわち、リセット検出信号は、スイッチ１２３の前段において取得される信号である。
【0063】
サブＣＰＵ１２１は、リセット検出信号がＬ論理からＨ論理に変化していない場合（Ｓ３０１のＮｏ）、処理をＳ３０１で待機する。サブＣＰＵ１２１は、リセット検出信号がＬ論理からＨ論理に変化した場合（Ｓ３０１のＹｅｓ）、処理をＳ３０２に進める。
【0064】
Ｓ３０２において、サブＣＰＵ１２１は、確認信号がＨ論理からＬ論理に変化したか否かを判断する。サブＣＰＵ１２１は、確認信号がＨ論理からＬ論理に変化していない場合（Ｓ３０２のＮｏ）、処理をＳ３０３に進める。
【0065】
Ｓ３０３において、サブＣＰＵ１２１は、リセット検出信号の論理の変化は誤動作であると判断して、何ら処理を実行せずに、処理をＳ３０１に戻す。図５の２番目の行に示されるように、メインＣＰＵ１１１が正常である場合であっても、信号線にノイズが重畳した場合、リセット検出信号は、Ｌ論理からＨ論理に変化する可能性がある。しかし、確認信号は、リセット信号にノイズが重畳しても、リセット信号とは異なる信号線により伝送されるので、Ｈ論理からＬ論理に変化しない。従って、メインＣＰＵ１１１が正常で、リセット信号の信号線にノイズが重畳した場合であっても、サブＣＰＵ１２１は、リセット状態に移行せずに、処理をＳ３０１に戻すことができる。
【0066】
サブＣＰＵ１２１は、確認信号がＨ論理からＬ論理に変化した場合（Ｓ３０２のＹｅｓ）、処理をＳ３０４に進める。
【0067】
Ｓ３０４において、サブＣＰＵ１２１は、メインＣＰＵ１１１自身がリセット状態に移行した、または、メインＣＰＵ１１１がサブＣＰＵ１２１へとリセット状態に移行する指示を与えた、と判断する。図５の３番目の行に示されるように、メインＣＰＵ１１１は、メインＣＰＵ１１１自身がリセット状態に移行した場合、または、サブＣＰＵ１２１をリセット状態に移行させる指示を与える場合、リセット信号をＨ論理からＬ論理に変化させるとともに、確認信号をＨ論理からＬ論理に変化させる。従って、サブＣＰＵ１２１は、リセット検出信号（リセット信号の論理を反転した信号）および確認信号の両者の論理の変化を検出することにより、確実に、メインＣＰＵ１１１自身がリセット状態に移行した、または、メインＣＰＵ１１１からリセット状態に移行させる指示が与えられた、と判断することができる。
【0068】
続いて、Ｓ３０５において、サブＣＰＵ１２１は、スイッチ１２３を接続状態とする。具体的には、サブＣＰＵ１２１は、図５の４番目の行に示されるように、切替信号をＨ論理からＬ論理に変化させる。
【0069】
続いて、Ｓ３０６において、スイッチ１２３は、切替信号がＨ論理からＬ論理に変化したこと応じて、Ａ端子とＣ端子とを接続する接続状態とする。これにより、スイッチ１２３は、メインＣＰＵ１１１から出力されたリセット信号をリセット信号入力端子１４２へと与える接続状態とすることができる。
【0070】
続いて、Ｓ３０７において、サブＣＰＵ１２１は、起動状態からリセット状態へと移行する。
【0071】
なお、サブＣＰＵ１２１は、図５の５番目の行に示されるように、リセット検出信号の論理が変化せず（すなわち、リセット検出信号がＨ論理で維持され）、且つ、確認信号の論理が変化（すなわち、確認信号がＨ論理からＬ論理に変化）した場合、何ら処理を実行せずに、確認信号の論理の変化を無視する。
【0072】
以上のように、サブＣＰＵ１２１は、起動状態においてメインＣＰＵ１１１からサブＣＰＵ１２１へのリセット信号の供給を遮断されていても、リセット検出信号および確認信号により、メインＣＰＵ１１１からリセット状態へ移行する指示を受け付けることができる。さらに、サブＣＰＵ１２１は、２つの信号に基づき、リセット状態への移行を受け付けるので、いずれか一方にノイズが重畳しても、誤動作によるリセットをしない。このように、本実施形態に係る電子機器１００によれば、ノイズ等によりリセット信号の論理変化が発生しても、サブＣＰＵ１２１の誤動作によるリセットが発生せず、システムが停止してしまうことを防止することができる。
【0073】
図６は、変形例に係る電子機器１００の処理の流れを示すフローチャートである。
【0074】
【0075】
まず、Ｓ４０１において、サブＣＰＵ１２１は、第２通信インターフェース回路１４１を介したＣＰＵ間通信により受け取った情報に基づき、メインＣＰＵ１１１からリセット状態への移行を指示するリセット指示を受信したか否かを判断する。
【0076】
ＣＰＵ間通信によりリセット指示を受信した場合（Ｓ４０１のＹｅｓ）、サブＣＰＵ１２１は、処理をＳ４０２に進める。ＣＰＵ間通信によりリセット指示を受信していない場合（Ｓ４０１のＮｏ）、サブＣＰＵ１２１は、処理をＳ４０６に進める。
【0077】
続いて、Ｓ４０２において、サブＣＰＵ１２１は、スイッチ１２３を接続状態とする。具体的には、サブＣＰＵ１２１は、切替信号をＨ論理からＬ論理に変化させる。
【0078】
続いて、Ｓ４０３において、スイッチ１２３は、切替信号がＨ論理からＬ論理に変化したこと応じて、Ａ端子とＣ端子とを接続する接続状態とする。これにより、スイッチ１２３は、メインＣＰＵ１１１から出力されたリセット信号をリセット信号入力端子１４２へと与える接続状態とすることができる。
【0079】
続いて、Ｓ４０４において、メインＣＰＵ１１１は、リセット信号をＨ論理からＬ論理に変化させる。これにより、メインＣＰＵ１１１は、サブＣＰＵ１２１に対して、リセット状態に移行する指示を示すリセット信号により与えることができる。
【0080】
続いて、Ｓ４０５において、サブＣＰＵ１２１は、リセット信号入力端子１４２に与えられるリセット信号がＨ論理からＬ論理に変化したことに応じて、起動状態からリセット状態へと移行する。なお、メインＣＰＵ１１１は、Ｓ４０４の処理を、Ｓ４０２およびＳ４０３におけるサブＣＰＵ１２１の処理と並行に処理をしてもよい。
【0081】
一方、Ｓ４０６において、サブＣＰＵ１２１は、リセット検出信号の論理が変化したか否かを判断する。本実施形態においては、サブＣＰＵ１２１は、リセット検出信号がＬ論理からＨ論理に変化したか否かを判断する。
【0082】
サブＣＰＵ１２１は、リセット検出信号がＬ論理からＨ論理に変化していない場合（Ｓ４０６のＮｏ）、処理をＳ４０１に戻す。サブＣＰＵ１２１は、リセット検出信号がＬ論理からＨ論理に変化した場合（Ｓ４０６のＹｅｓ）、処理をＳ４０７に進める。
【0083】
Ｓ４０７において、サブＣＰＵ１２１は、確認信号がＨ論理からＬ論理に変化したか否かを判断する。サブＣＰＵ１２１は、確認信号がＨ論理からＬ論理に変化していない場合（Ｓ４０７のＮｏ）、処理をＳ４０８に進める。Ｓ４０８において、サブＣＰＵ１２１は、リセット検出信号の論理の変化は誤動作であると判断して、何ら処理を実行せずに、処理をＳ４０１に戻す。
【0084】
サブＣＰＵ１２１は、確認信号がＨ論理からＬ論理に変化した場合（Ｓ４０７のＹｅｓ）、Ｓ４０９において、サブＣＰＵ１２１は、例えばメインＣＰＵ１１１に異常が発生し、メインＣＰＵ１１１自身がリセット状態に移行したと判断する。サブＣＰＵ１２１は、Ｓ４０９に続いて、処理をＳ４１０に進める。
【0085】
続いて、Ｓ４１０において、サブＣＰＵ１２１は、スイッチ１２３を接続状態とする。具体的には、サブＣＰＵ１２１は、切替信号をＨ論理からＬ論理に変化させる。
【0086】
続いて、Ｓ４１１において、スイッチ１２３は、切替信号がＨ論理からＬ論理に変化したこと応じて、Ａ端子とＣ端子とを接続する接続状態とする。これにより、スイッチ１２３は、メインＣＰＵ１１１から出力されたリセット信号をリセット信号入力端子１４２へと与える接続状態とすることができる。
【0087】
メインＣＰＵ１１１自身がリセット状態に移行した場合、リセット信号の論理は、Ｌ論理に変化する。このため、スイッチ１２３が接続状態となることにより、サブＣＰＵ１２１のリセット信号入力端子１４２には、Ｌ論理の信号が与えられる。従って、Ｓ４１１に続くＳ４１２において、サブＣＰＵ１２１は、起動状態からリセット状態へと移行する。
【0088】
以上のように、メインＣＰＵ１１１は、自身が正常である場合であって、サブＣＰＵ１２１をリセット状態に移行させる指示を与える場合、まず、ＣＰＵ間通信によりリセット指示を与える。サブＣＰＵ１２１は、ＣＰＵ間通信によりリセット指示を受信した場合、スイッチ１２３を非接続状態から接続状態に切り替える。そして、メインＣＰＵ１１１は、スイッチ１２３が接続状態に切り替えられた後に、リセット信号をＨ論理からＬ論理と切り替えることにより、サブＣＰＵ１２１をリセット状態に移行させる。
【0089】
これにより、サブＣＰＵ１２１は、起動状態においてメインＣＰＵ１１１からサブＣＰＵ１２１へのリセット信号の供給を遮断されていても、メインＣＰＵ１１１からリセット指示を受け付けてリセット状態に移行することができる。また、電子機器１００は、メインＣＰＵ１１１が正常でない場合、リセット検出信号および確認信号の２つの信号により、メインＣＰＵ１１１に異常が発生しメインＣＰＵ１１１自身がリセット状態に移行したと判断する。これにより、電子機器１００は、メインＣＰＵ１１１に異常が発生した場合、サブＣＰＵ１２１も合わせてリセット状態に移行させることができる。
【0090】
図７は、電子機器１００が適用される電子写真装置の外観の一例を示す図である。
【0091】
以上説明した電子機器１００は、図７に示すような電子写真装置に適用することができる。図７に示す電子写真装置は、複写機本体１１、自動原稿送り装置（ＡＤＦ（Ａｕｔｏ Ｄｏｃｕｍｅｎｔ Ｆｅｅｄｅｒ ））１２、フィニッシャ１３、両面反転ユニット１４、拡張給紙トレイ１５、大容量給紙トレイＬＣＴ（Ｌａｒｇｅ Ｃａｐａｃｉｔｙ Ｔｒａｙ）１６、１ビン排紙トレイ１７及びインサートフィーダ１８を備える。複写機本体１１は、図示されていないスキャナ部、書き込み部、感光体、現像部、給紙部及び転写部等を備える。フィニッシャ１３は、図示されていないステープラ及びシフトトレイを備える。
【0092】
図７のような電子写真装置の動作を制御する場合に、一般に、複数のＣＰＵが使用される。例えば、電子写真装置は、作像系の動作を制御するＣＰＵをメインＣＰＵ１１１とし、モーター、ファン及びソレノイド等の各負荷を制御するＣＰＵをサブＣＰＵ１２１として適用される。
【0093】
図８は、電子機器１００が適用される液体を吐出する装置３００の構成の一例を示す図である。
【0094】
以上説明した電子機器１００は、例えば図８に示すような液体を吐出する装置３００に適用することもできる。図８に示す液体を吐出する装置３００は、連結排紙ユニット３０１、３０２と、冷却ユニット３０３と、乾燥ユニット３０４と、作像ユニット３０５と、レジストユニット３０６と、先塗りユニット３０７と、連結給紙ユニット３０８～３１０と、を備える。
【0095】
連結排紙ユニット３０１、３０２は、印刷された印刷媒体（印刷用紙等）を排紙するユニットであり、２つのユニット構成とすることにより、排紙ボリュームを増加させることができる。連結排紙ユニット３０１、３０２は、それぞれ通信局３１１、３１２を備えている。
【0096】
冷却ユニット３０３は、乾燥ユニット３０４で乾燥された印刷媒体を冷却するユニットである。冷却ユニット３０３は、通信局３１３を備えている。
【0097】
乾燥ユニット３０４は、印刷された印刷媒体に付着したインクを乾燥させ、馴染ませる機能を有するユニットである。乾燥ユニット３０４は、通信局３１４を備えている。
【0098】
作像ユニット３０５は、印刷媒体にインクを吐出して印刷を行うユニットである。作像ユニット３０５は、通信局３１５を備えている。
【0099】
レジストユニット３０６は、印刷媒体の搬送タイミングの調整、および位置調整を行うユニットである。レジストユニット３０６は、通信局３１６を備えている。
【0100】
先塗りユニット３０７は、異なる印刷媒体に対してもインクを馴染ませることができるように、先塗り液をコーティングするユニットである。先塗りユニット３０７は、通信局３１７を備えている。
【0101】
連結給紙ユニット３０８～３１０は、印刷媒体を給紙するユニとであり、３つの連結構成とすることにより、給紙ボリュームを増加させることができる。連結給紙ユニット３０８～３１０は、それぞれ通信局３１８～３２０を備えている。
【0102】
通信局３１１～３２０は、何れかがメインコントローラ１０１として機能し、他がサブコントローラ１０２として機能する。
【0103】
例えば、液体を吐出する装置３００として、インクを吐出させて用紙に画像を形成する装置である画像形成装置、立体造形物（三次元造形物）を造形するために、粉体を層状に形成した粉体層に造形液を吐出させる立体造形装置（三次元造形装置）がある。
【0104】
また、液体を吐出する装置３００は、吐出された液体によって文字、図形等の有意な画像が可視化されるものに限定されるものではない。例えば、それ自体意味を持たないパターン等を形成するもの、三次元像を造形するものも含まれる。
【0105】
また、吐出される液体は、ヘッドから吐出可能な粘度や表面張力を有するものであればよく、特に限定されないが、常温、常圧下において、または加熱、冷却により粘度が３０ｍＰａ・ｓ以下となるものであることが好ましい。より具体的には、水や有機溶媒等の溶媒、染料や顔料等の着色剤、重合性化合物、樹脂、界面活性剤等の機能性付与材料、ＤＮＡ、アミノ酸やたんぱく質、カルシウム等の生体適合材料、天然色素等の可食材料、などを含む溶液、懸濁液、エマルジョンなどであり、これらは例えば、インクジェット用インク、表面処理液、電子素子や発光素子の構成要素や電子回路レジストパターンの形成用液、３次元造形用材料液等の用途で用いることができる。
【0106】
また、「液体が付着可能なもの」とは、液体が少なくとも一時的に付着可能なものであって、付着して固着するもの、付着して浸透するものなどを意味する。具体例としては、用紙、記録紙、記録用紙、フィルム、布などの被記録媒体、電子基板、圧電素子などの電子部品、粉体層（粉末層）、臓器モデル、検査用セルなどの媒体であり、特に限定しない限り、液体が付着するすべてのものが含まれる。
【0107】
また、「液体が付着可能なもの」の材質は、紙、糸、繊維、布帛、皮革、金属、プラスチック、ガラス、木材、セラミックスなど液体が一時的でも付着可能であればよい。
【0108】
また、このような液体を吐出する装置３００は、蓄電デバイス製造装置の中の、電極を製造する電極製造装置に適用することもできる。この場合、吐出される液体は、電極材料として用いられる活物質や固体電解質、導電性材料や絶縁性材料等であってもよい。このような液体を用いる場合、液体を吐出する装置３００は、電極または電気化学素子を形成することができる。また、この場合、また、「液体が付着可能なもの」は、アルミニウム箔や銅箔といった集電体、または集電体上に活物質層が形成された電極を含んでもよい。
【0109】
また、液体を吐出する装置３００を蓄電デバイス製造装置の中の電極製造装置として使用する場合、蓄電デバイス製造装置は、基材に液体を付与する電極製造装置に加え、例えば、基材をセル化に向けて加工する基材加工部などを含む。
【0110】
基材加工部は、液体吐出ヘッドよりも下流において、機能膜が形成された基材を加工する。基材加工部は、裁断、折り畳み、および貼り合わせの少なくとも１つを実施してもよい。基材加工部は、例えば、基材を裁断し、基材積層体を作製することができる。基材加工部は、基材を巻回または積層することができる。絶縁層が融点またはガラス転移点を有する材料を含む場合、基材加工部では、例えば、一の基材積層体と他の基材積層体は、加熱により少なくとも一部が接着される。
【0111】
基材加工部は、例えば、基材加工装置を有し、基材の裁断や基材のつづら折り、積層や巻回、積層や巻回後の基材間の熱接着等を目的の電池形態に応じて実施する。基材加工部において基材の加工が行われるときは、加工後の基材にシワ等のダメージを低減させることが可能となる理由から、基材の搬送速度は比較的遅いことが好ましい。
【0112】
基材加工部によって行われる基材加工工程は、例えば、液体吐出ヘッドよりも下流において、機能膜が形成された基材を加工する工程である。基材加工工程は、裁断工程、折り畳み工程、および貼り合わせ工程の少なくとも１つを含んでもよい。
【0113】
本発明の態様は、例えば、以下のとおりである。
【0114】
＜１＞
メインプロセッシング回路を備えるメインコントローラと、
サブプロセッシング回路と、スイッチと、を備えるサブコントローラと、
を備え、
前記メインプロセッシング回路は、前記サブプロセッシング回路をリセット状態にさせるか起動状態にさせるかを指示するリセット信号を出力し、
前記サブプロセッシング回路は、リセット信号入力端子に与えられた信号の論理に応じて前記リセット状態または前記起動状態に移行し、
前記スイッチは、前記サブプロセッシング回路による制御に応じて、前記メインプロセッシング回路から出力された前記リセット信号を前記リセット信号入力端子へと与える接続状態、または、前記リセット信号入力端子に前記サブプロセッシング回路を前記起動状態にさせる信号を与える非接続状態に切り替え、
前記サブプロセッシング回路は、前記起動状態に移行した後に、前記スイッチを前記非接続状態とし、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき、前記スイッチを前記接続状態とする
電子機器。
メインプロセッシング回路を備えるメインコントローラと、
サブプロセッシング回路と、スイッチと、を備えるサブコントローラと、
を備え、
前記メインプロセッシング回路は、前記サブプロセッシング回路をリセット状態にさせるか起動状態にさせるかを指示するリセット信号を出力し、
前記サブプロセッシング回路は、リセット信号入力端子に与えられた信号の論理に応じて前記リセット状態または前記起動状態に移行し、
前記スイッチは、前記サブプロセッシング回路による制御に応じて、前記メインプロセッシング回路から出力された前記リセット信号を前記リセット信号入力端子へと与える接続状態、または、前記リセット信号入力端子に前記サブプロセッシング回路を前記起動状態にさせる信号を与える非接続状態に切り替え、
前記サブプロセッシング回路は、前記起動状態に移行した後に、前記スイッチを前記非接続状態とし、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき、前記スイッチを前記接続状態とする
電子機器。
【0115】
＜２＞
前記サブプロセッシング回路は、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき、前記リセット状態に移行するか否かを判断し、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき前記リセット状態に移行すると判断した場合には、
前記スイッチを前記接続状態に切り替え、
前記スイッチを前記接続状態とした後に前記リセット状態へ移行する
＜１＞に記載の電子機器。
前記サブプロセッシング回路は、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき、前記リセット状態に移行するか否かを判断し、
前記起動状態において、前記メインプロセッシング回路から出力された前記リセット信号とは異なる信号に少なくとも基づき前記リセット状態に移行すると判断した場合には、
前記スイッチを前記接続状態に切り替え、
前記スイッチを前記接続状態とした後に前記リセット状態へ移行する
＜１＞に記載の電子機器。
【0116】
＜３＞
前記サブプロセッシング回路は、
前記リセット状態において、前記スイッチを介して前記リセット信号入力端子に与えられた前記リセット信号に基づき、前記起動状態へ移行し、
前記起動状態へと移行した後に、前記スイッチを前記非接続状態とする
＜２＞に記載の電子機器。
前記サブプロセッシング回路は、
前記リセット状態において、前記スイッチを介して前記リセット信号入力端子に与えられた前記リセット信号に基づき、前記起動状態へ移行し、
前記起動状態へと移行した後に、前記スイッチを前記非接続状態とする
＜２＞に記載の電子機器。
【0117】
＜４＞
前記リセット信号は、少なくとも前記メインプロセッシング回路のリセット時に論理が変化する信号であり、
前記メインプロセッシング回路は、少なくとも前記メインプロセッシング回路のリセット時に論理が変化する確認信号を出力し、
前記サブプロセッシング回路は、
前記メインプロセッシング回路から出力された前記リセット信号の論理の変化を示すリセット検出信号が与えられるリセット検出信号入力端子と、
前記確認信号が与えられる確認信号入力端子と、
を含み、
前記サブプロセッシング回路は、前記起動状態において、前記リセット検出信号の論理の変化と、前記確認信号の論理の変化に基づき、前記スイッチを前記非接続状態とさせる
＜１＞から＜３＞の何れか１つに記載の電子機器。
前記リセット信号は、少なくとも前記メインプロセッシング回路のリセット時に論理が変化する信号であり、
前記メインプロセッシング回路は、少なくとも前記メインプロセッシング回路のリセット時に論理が変化する確認信号を出力し、
前記サブプロセッシング回路は、
前記メインプロセッシング回路から出力された前記リセット信号の論理の変化を示すリセット検出信号が与えられるリセット検出信号入力端子と、
前記確認信号が与えられる確認信号入力端子と、
を含み、
前記サブプロセッシング回路は、前記起動状態において、前記リセット検出信号の論理の変化と、前記確認信号の論理の変化に基づき、前記スイッチを前記非接続状態とさせる
＜１＞から＜３＞の何れか１つに記載の電子機器。
【0118】
＜５＞
前記メインプロセッシング回路は、前記サブプロセッシング回路を前記起動状態から前記リセット状態に移行させる場合には、前記リセット信号の論理を変化させるとともに、前記確認信号の論理を変化させる
＜４＞に記載の電子機器。
前記メインプロセッシング回路は、前記サブプロセッシング回路を前記起動状態から前記リセット状態に移行させる場合には、前記リセット信号の論理を変化させるとともに、前記確認信号の論理を変化させる
＜４＞に記載の電子機器。
【0119】
＜６＞
前記メインプロセッシング回路は、前記サブプロセッシング回路と通信を行う第１通信インターフェース回路を含み、
前記サブプロセッシング回路は、前記メインプロセッシング回路と前記通信を行う第２通信インターフェース回路を含み、
前記サブプロセッシング回路は、前記第２通信インターフェース回路を介して受け取った情報に基づき、前記スイッチを前記非接続状態とさせる
＜１＞から＜５＞の何れか１つに記載の電子機器。
前記メインプロセッシング回路は、前記サブプロセッシング回路と通信を行う第１通信インターフェース回路を含み、
前記サブプロセッシング回路は、前記メインプロセッシング回路と前記通信を行う第２通信インターフェース回路を含み、
前記サブプロセッシング回路は、前記第２通信インターフェース回路を介して受け取った情報に基づき、前記スイッチを前記非接続状態とさせる
＜１＞から＜５＞の何れか１つに記載の電子機器。
【符号の説明】
【0120】
１００ 電子機器
１０１ メインコントローラ
１０２ サブコントローラ
１１１ メインＣＰＵ
１１２ 第１トランジスタ
１２１ サブＣＰＵ
１２２ 第１抵抗
１２３ スイッチ
１２４ 第２抵抗
１２５ 第３抵抗
１２６ 第４抵抗
１２７ フィルタ回路
１２８ 第２トランジスタ
１２９ 第５抵抗
１３１ 第１通信インターフェース回路
１３２ リセット信号出力端子
１３３ 確認信号出力端子
１４１ 第２通信インターフェース回路
１４２ リセット信号入力端子
１４３ リセット検出信号入力端子
１４４ 確認信号入力端子
１４５ 切替信号出力端子
１０１ メインコントローラ
１０２ サブコントローラ
１１１ メインＣＰＵ
１１２ 第１トランジスタ
１２１ サブＣＰＵ
１２２ 第１抵抗
１２３ スイッチ
１２４ 第２抵抗
１２５ 第３抵抗
１２６ 第４抵抗
１２７ フィルタ回路
１２８ 第２トランジスタ
１２９ 第５抵抗
１３１ 第１通信インターフェース回路
１３２ リセット信号出力端子
１３３ 確認信号出力端子
１４１ 第２通信インターフェース回路
１４２ リセット信号入力端子
１４３ リセット検出信号入力端子
１４４ 確認信号入力端子
１４５ 切替信号出力端子
【先行技術文献】
【特許文献】
【0121】
【特許文献1】特開２０１０-２６２０３７号公報
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】