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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024025518
(43)【公開日】2024-02-26
(54)【発明の名称】レベル変換回路
(51)【国際特許分類】
H03K 19/0185 20060101AFI20240216BHJP
H03K 19/0175 20060101ALI20240216BHJP
【ＦＩ】
H03K19/0185 240
H03K19/0175 210
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2022129025
(22)【出願日】2022-08-12
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】森尻 敬治
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056CC21
5J056DD13
5J056DD28
5J056DD29
(57)【要約】
【課題】消費電力の低下を図ったレベル変換回路を提供する。
【解決手段】第２トランジスタ制御回路５が、入力電圧ＶＩＮのＬレベルからＨレベルへの切り替えに応じて出力される第１ワンショットパルスの出力中にトランジスタＭＮ３をオン制御し、第１ワンショットパルスの出力停止中にトランジスタＭＰ５をオン制御する。第２トランジスタ制御回路６が、入力電圧ＶＩＮのＨレベルからＬレベルへの切り替えに応じて出力される第２ワンショットパルスの出力中にトランジスタＭＮ４をオン制御し、第２ワンショットパルスの出力停止中にトランジスタＭＰ６をオン制御する。
【選択図】図１
【解決手段】第２トランジスタ制御回路５が、入力電圧ＶＩＮのＬレベルからＨレベルへの切り替えに応じて出力される第１ワンショットパルスの出力中にトランジスタＭＮ３をオン制御し、第１ワンショットパルスの出力停止中にトランジスタＭＰ５をオン制御する。第２トランジスタ制御回路６が、入力電圧ＶＩＮのＨレベルからＬレベルへの切り替えに応じて出力される第２ワンショットパルスの出力中にトランジスタＭＮ４をオン制御し、第２ワンショットパルスの出力停止中にトランジスタＭＰ６をオン制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１高電圧と第１低電圧の振幅を有する入力電圧を、第２高電圧と第２低電圧の振幅を有する出力電圧に変換するレベル変換回路であって、
ゲート又はベースに第１ノードが接続され、ソース又はエミッタに前記第２高電圧を供給する第２電源の正極が接続された第１トランジスタと、
ゲート又はベースに第２ノードが接続され、ソース又はエミッタに前記第２電源の正極が接続された第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタのオンオフ状態により出力をラッチして前記第２高電圧と前記第２低電圧の振幅を有する電圧を出力するラッチ回路と、
前記第１ノードと前記第１高電圧を供給する第１電源の負極の間に接続された第３トランジスタと、
前記第２ノードと前記第１電源の負極の間に接続された第４トランジスタと、
前記第２電源の正極と前記第１ノード及び前記第２ノードの間に設けられ、前記第３トランジスタがオンかつ前記第４トランジスタがオフの場合、前記第１トランジスタをオン、前記第２トランジスタをオフし、前記第３トランジスタがオフかつ前記第４トランジスタがオンの場合、前記第１トランジスタをオフ、前記第２トランジスタをオンする第１トランジスタ制御回路と、
前記第２電源の正極と前記第１ノードの間に接続された第５トランジスタと、
前記第２電源の正極と前記第２ノードの間に接続された第６トランジスタと、
前記入力電圧の前記第１低電圧から前記第１高電圧への立ち上がりに応じて第１ワンショットパルスを出力する第１ワンショットパルス出力回路と、
前記入力電圧の前記第１高電圧から前記第１低電圧への立ち下がりに応じて第２ワンショットパルスを出力する第２ワンショットパルス出力回路と、
前記第１ワンショットパルスの出力中に前記第３トランジスタをオンし、前記第１ワンショットパルスの出力停止中に前記第５トランジスタをオンすると共に、前記第２ワンショットパルスの出力中に前記第４トランジスタをオンし、前記第２ワンショットパルスの出力停止中に前記第６トランジスタをオンする第２トランジスタ制御回路を備えた
レベル変換回路。
ゲート又はベースに第１ノードが接続され、ソース又はエミッタに前記第２高電圧を供給する第２電源の正極が接続された第１トランジスタと、
ゲート又はベースに第２ノードが接続され、ソース又はエミッタに前記第２電源の正極が接続された第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタのオンオフ状態により出力をラッチして前記第２高電圧と前記第２低電圧の振幅を有する電圧を出力するラッチ回路と、
前記第１ノードと前記第１高電圧を供給する第１電源の負極の間に接続された第３トランジスタと、
前記第２ノードと前記第１電源の負極の間に接続された第４トランジスタと、
前記第２電源の正極と前記第１ノード及び前記第２ノードの間に設けられ、前記第３トランジスタがオンかつ前記第４トランジスタがオフの場合、前記第１トランジスタをオン、前記第２トランジスタをオフし、前記第３トランジスタがオフかつ前記第４トランジスタがオンの場合、前記第１トランジスタをオフ、前記第２トランジスタをオンする第１トランジスタ制御回路と、
前記第２電源の正極と前記第１ノードの間に接続された第５トランジスタと、
前記第２電源の正極と前記第２ノードの間に接続された第６トランジスタと、
前記入力電圧の前記第１低電圧から前記第１高電圧への立ち上がりに応じて第１ワンショットパルスを出力する第１ワンショットパルス出力回路と、
前記入力電圧の前記第１高電圧から前記第１低電圧への立ち下がりに応じて第２ワンショットパルスを出力する第２ワンショットパルス出力回路と、
前記第１ワンショットパルスの出力中に前記第３トランジスタをオンし、前記第１ワンショットパルスの出力停止中に前記第５トランジスタをオンすると共に、前記第２ワンショットパルスの出力中に前記第４トランジスタをオンし、前記第２ワンショットパルスの出力停止中に前記第６トランジスタをオンする第２トランジスタ制御回路を備えた
レベル変換回路。
【請求項2】
請求項１に記載のレベル変換回路において、
前記第２トランジスタ制御回路は、
前記第２電源の正極と前記第５トランジスタのゲート又はベースの間に接続された第７トランジスタと、
前記第７トランジスタと前記第２低電圧を供給するための第３電源の負極との間に接続された第１抵抗と、
前記第２電源の正極と前記第７トランジスタのゲート又はベースの間に接続された第２抵抗と、
前記第２抵抗と前記第１電源の負極との間に接続され、ゲート又はベースに前記第１ワンショットパルス出力回路が接続された第８トランジスタと、
前記第２電源の正極と前記第６トランジスタのゲート又はベースの間に接続された第９トランジスタと、
前記第９トランジスタと前記第３電源の負極との間に接続された第３抵抗と、
前記第２電源の正極と前記第９トランジスタのゲート又はベースの間に接続された第４抵抗と、
前記第４抵抗と前記第１電源の負極との間に接続され、ゲート又はベースに前記第２ワンショットパルス出力回路が接続された第１０トランジスタを有している
レベル変換回路。
前記第２トランジスタ制御回路は、
前記第２電源の正極と前記第５トランジスタのゲート又はベースの間に接続された第７トランジスタと、
前記第７トランジスタと前記第２低電圧を供給するための第３電源の負極との間に接続された第１抵抗と、
前記第２電源の正極と前記第７トランジスタのゲート又はベースの間に接続された第２抵抗と、
前記第２抵抗と前記第１電源の負極との間に接続され、ゲート又はベースに前記第１ワンショットパルス出力回路が接続された第８トランジスタと、
前記第２電源の正極と前記第６トランジスタのゲート又はベースの間に接続された第９トランジスタと、
前記第９トランジスタと前記第３電源の負極との間に接続された第３抵抗と、
前記第２電源の正極と前記第９トランジスタのゲート又はベースの間に接続された第４抵抗と、
前記第４抵抗と前記第１電源の負極との間に接続され、ゲート又はベースに前記第２ワンショットパルス出力回路が接続された第１０トランジスタを有している
レベル変換回路。
【請求項3】
請求項２に記載のレベル変換回路において、
前記第２トランジスタ制御回路は、
前記第１電源から電源供給を受けて電流を供給する電流源を有し、前記電流源から供給される電流又は前記電流源から供給される電流に応じた電流を折り返して、前記第８トランジスタ及び前記第１０トランジスタに供給するカレントミラー回路を有している
レベル変換回路。
前記第２トランジスタ制御回路は、
前記第１電源から電源供給を受けて電流を供給する電流源を有し、前記電流源から供給される電流又は前記電流源から供給される電流に応じた電流を折り返して、前記第８トランジスタ及び前記第１０トランジスタに供給するカレントミラー回路を有している
レベル変換回路。
【請求項4】
請求項１～３の何れか１項に記載のレベル変換回路において、
前記第１トランジスタ制御回路は、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第１ノード及びゲート又はベースに接続された第１１トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第１１トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第２ノードに接続された第１２トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第２ノード及びゲート又はベースに接続された第１３トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第１３トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第１ノードに接続された第１４トランジスタを有する
レベル変換回路。
前記第１トランジスタ制御回路は、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第１ノード及びゲート又はベースに接続された第１１トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第１１トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第２ノードに接続された第１２トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第２ノード及びゲート又はベースに接続された第１３トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第１３トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第１ノードに接続された第１４トランジスタを有する
レベル変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、レベル変換回路に関する。
【背景技術】
【0002】
図４に従来のレベル変換回路を示す（例えば、特許文献１の図１参照）。従来のレベル変換回路は、Ｈレベル（ＶＤＤ１）とＬレベル（ＧＮＤ）の振幅を有する入力電圧を入力端子ＩＮに入力すると、Ｈレベル（ＶＤＤ２）とＬレベル（ＶＬ２＝ＶＤＤ２－ＶＤＤ３）の振幅を有する出力電圧を出力端子ＯＵＴから出力する回路である。図４に示す、ＭＰ２１～ＭＰ２９はＰチャンネルの電界効果トランジスタ、ＭＮ２１～ＭＮ２８はＮチャンネルの電界効果トランジスタ、Ｒ１１～Ｒ１７は抵抗、ＡＮＤ１，ＡＮＤ２はＡＮＤ回路、ＩＮＶ１～ＩＮＶ７はインバータである。
【0003】
従来のレベル変換回路は、入力電圧、出力電圧がＬレベルのときに、トランジスタＭＰ２４，ＭＮ２１，ＭＰ２９，ＭＮ２７，ＭＮ２８がオンして、矢印で示すように４つの抵抗Ｒ１１，Ｒ１５，Ｒ１６，Ｒ１７で電流が流れ続けるため、消費電力が高い、という問題があった。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２０－２１９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、消費電力の低下を図ったレベル変換回路を提供することにある。
【課題を解決するための手段】
【0006】
前述した目的を達成するために、本発明に係るレベル変換回路は、下記［１］～［４］を特徴としている。
［１］
第１高電圧と第１低電圧の振幅を有する入力電圧を、第２高電圧と第２低電圧の振幅を有する出力電圧に変換するレベル変換回路であって、
ゲート又はベースに第１ノードが接続され、ソース又はエミッタに前記第２高電圧を供給する第２電源の正極が接続された第１トランジスタと、
ゲート又はベースに第２ノードが接続され、ソース又はエミッタに前記第２電源の正極が接続された第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタのオンオフ状態により出力をラッチして前記第２高電圧と前記第２低電圧の振幅を有する電圧を出力するラッチ回路と、
前記第１ノードと前記第１高電圧を供給する第１電源の負極の間に接続された第３トランジスタと、
前記第２ノードと前記第１電源の負極の間に接続された第４トランジスタと、
前記第２電源の正極と前記第１ノード及び前記第２ノードの間に設けられ、前記第３トランジスタがオンかつ前記第４トランジスタがオフの場合、前記第１トランジスタをオン、前記第２トランジスタをオフし、前記第３トランジスタがオフかつ前記第４トランジスタがオンの場合、前記第１トランジスタをオフ、前記第２トランジスタをオンする第１トランジスタ制御回路と、
前記第２電源の正極と前記第１ノードの間に接続された第５トランジスタと、
前記第２電源の正極と前記第２ノードの間に接続された第６トランジスタと、
前記入力電圧の前記第１低電圧から前記第１高電圧への立ち上がりに応じて第１ワンショットパルスを出力する第１ワンショットパルス出力回路と、
前記入力電圧の前記第１高電圧から前記第１低電圧への立ち下がりに応じて第２ワンショットパルスを出力する第２ワンショットパルス出力回路と、
前記第１ワンショットパルスの出力中に前記第３トランジスタをオンし、前記第１ワンショットパルスの出力停止中に前記第５トランジスタをオンすると共に、前記第２ワンショットパルスの出力中に前記第４トランジスタをオンし、前記第２ワンショットパルスの出力停止中に前記第６トランジスタをオンする第２トランジスタ制御回路を備えた
レベル変換回路であること。
［２］
［１］に記載のレベル変換回路において、
前記第２トランジスタ制御回路は、
前記第２電源の正極と前記第５トランジスタのゲート又はベースの間に接続された第７トランジスタと、
前記第７トランジスタと前記第２低電圧を供給するための第３電源の負極との間に接続された第１抵抗と、
前記第２電源の正極と前記第７トランジスタのゲート又はベースの間に接続された第２抵抗と、
前記第２抵抗と前記第１電源の負極との間に接続され、ゲート又はベースに前記第１ワンショットパルス出力回路が接続された第８トランジスタと、
前記第２電源の正極と前記第６トランジスタのゲート又はベースの間に接続された第９トランジスタと、
前記第９トランジスタと前記第３電源の負極との間に接続された第３抵抗と、
前記第２電源の正極と前記第９トランジスタのゲート又はベースの間に接続された第４抵抗と、
前記第４抵抗と前記第１電源の負極との間に接続され、ゲート又はベースに前記第２ワンショットパルス出力回路が接続された第１０トランジスタを有している
レベル変換回路であること。
［３］
［２］に記載のレベル変換回路において、
前記第２トランジスタ制御回路は、
前記第１電源から電源供給を受けて電流を供給する電流源を有し、前記電流源から供給される電流又は前記電流源から供給される電流に応じた電流を折り返して、前記第８トランジスタ及び前記第１０トランジスタに供給するカレントミラー回路を有している
レベル変換回路であること。
［４］
［１］～［３］の何れか１項に記載のレベル変換回路において、
前記第１トランジスタ制御回路は、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第１ノード及びゲート又はベースに接続された第１１トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第１１トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第２ノードに接続された第１２トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第２ノード及びゲート又はベースに接続された第１３トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第１３トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第１ノードに接続された第１４トランジスタを有する
レベル変換回路であること。
［１］
第１高電圧と第１低電圧の振幅を有する入力電圧を、第２高電圧と第２低電圧の振幅を有する出力電圧に変換するレベル変換回路であって、
ゲート又はベースに第１ノードが接続され、ソース又はエミッタに前記第２高電圧を供給する第２電源の正極が接続された第１トランジスタと、
ゲート又はベースに第２ノードが接続され、ソース又はエミッタに前記第２電源の正極が接続された第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタのオンオフ状態により出力をラッチして前記第２高電圧と前記第２低電圧の振幅を有する電圧を出力するラッチ回路と、
前記第１ノードと前記第１高電圧を供給する第１電源の負極の間に接続された第３トランジスタと、
前記第２ノードと前記第１電源の負極の間に接続された第４トランジスタと、
前記第２電源の正極と前記第１ノード及び前記第２ノードの間に設けられ、前記第３トランジスタがオンかつ前記第４トランジスタがオフの場合、前記第１トランジスタをオン、前記第２トランジスタをオフし、前記第３トランジスタがオフかつ前記第４トランジスタがオンの場合、前記第１トランジスタをオフ、前記第２トランジスタをオンする第１トランジスタ制御回路と、
前記第２電源の正極と前記第１ノードの間に接続された第５トランジスタと、
前記第２電源の正極と前記第２ノードの間に接続された第６トランジスタと、
前記入力電圧の前記第１低電圧から前記第１高電圧への立ち上がりに応じて第１ワンショットパルスを出力する第１ワンショットパルス出力回路と、
前記入力電圧の前記第１高電圧から前記第１低電圧への立ち下がりに応じて第２ワンショットパルスを出力する第２ワンショットパルス出力回路と、
前記第１ワンショットパルスの出力中に前記第３トランジスタをオンし、前記第１ワンショットパルスの出力停止中に前記第５トランジスタをオンすると共に、前記第２ワンショットパルスの出力中に前記第４トランジスタをオンし、前記第２ワンショットパルスの出力停止中に前記第６トランジスタをオンする第２トランジスタ制御回路を備えた
レベル変換回路であること。
［２］
［１］に記載のレベル変換回路において、
前記第２トランジスタ制御回路は、
前記第２電源の正極と前記第５トランジスタのゲート又はベースの間に接続された第７トランジスタと、
前記第７トランジスタと前記第２低電圧を供給するための第３電源の負極との間に接続された第１抵抗と、
前記第２電源の正極と前記第７トランジスタのゲート又はベースの間に接続された第２抵抗と、
前記第２抵抗と前記第１電源の負極との間に接続され、ゲート又はベースに前記第１ワンショットパルス出力回路が接続された第８トランジスタと、
前記第２電源の正極と前記第６トランジスタのゲート又はベースの間に接続された第９トランジスタと、
前記第９トランジスタと前記第３電源の負極との間に接続された第３抵抗と、
前記第２電源の正極と前記第９トランジスタのゲート又はベースの間に接続された第４抵抗と、
前記第４抵抗と前記第１電源の負極との間に接続され、ゲート又はベースに前記第２ワンショットパルス出力回路が接続された第１０トランジスタを有している
レベル変換回路であること。
［３］
［２］に記載のレベル変換回路において、
前記第２トランジスタ制御回路は、
前記第１電源から電源供給を受けて電流を供給する電流源を有し、前記電流源から供給される電流又は前記電流源から供給される電流に応じた電流を折り返して、前記第８トランジスタ及び前記第１０トランジスタに供給するカレントミラー回路を有している
レベル変換回路であること。
［４］
［１］～［３］の何れか１項に記載のレベル変換回路において、
前記第１トランジスタ制御回路は、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第１ノード及びゲート又はベースに接続された第１１トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第１１トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第２ノードに接続された第１２トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第２ノード及びゲート又はベースに接続された第１３トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第１３トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第１ノードに接続された第１４トランジスタを有する
レベル変換回路であること。
【発明の効果】
【0007】
本発明によれば、消費電力の低下を図ったレベル変換回路を提供することができる。
【0008】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0011】
図１は、本発明のレベル変換回路１の一実施形態を示す回路図である。レベル変換回路１は、入力端子ＩＮに入力するＨレベル（ＶＤＤ１）とＬレベル（ＧＮＤ）の振幅を有する入力電圧ＶＩＮを、Ｈレベル（ＶＤＤ２）とＬレベル（ＶＬ２＝ＶＤＤ２－ＶＤＤ３）の振幅を有する出力電圧ＶＯＵＴに変換して出力端子ＯＵＴから出力する回路である。ＶＤＤ１は、第１電源２１から供給される電源電圧である。ＶＤＤ２は、第２電源２２から供給される電源電圧である。ＶＤＤ３は、第３電源２３から供給される電源電圧であり、ＶＬ２を供給するために設けられている。例えば、ＧＮＤ＝０Ｖ、ＶＤＤ１＝５Ｖ、ＶＤＤ２＝３０Ｖ、ＶＤＤ３＝３Ｖである。本実施形態では、ＶＤＤ１が第１高電圧に相当し、ＧＮＤが第１低電圧に相当し、ＶＤＤ２が第２高電圧に相当し、ＶＬ２が第２低電圧に相当する。
【0012】
レベル変換回路１は、トランジスタＭＰ１，ＭＰ２と、ラッチ回路３と、インバータ回路４と、トランジスタＭＮ３，ＭＮ４と、第１トランジスタ制御回路５と、トランジスタＭＰ５，ＭＰ６と、第１，第２ワンショットパルス出力回路７１，７２と、第２トランジスタ制御回路８を備えている。
【0013】
第１，第２トランジスタとしてのトランジスタＭＰ１，ＭＰ２は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭＰ１は、ゲートに第１ノードとしてのノードＡが接続され、ソースに第２電源２２の正極が接続され、ＶＤＤ２が供給されている。トランジスタＭＰ２は、ゲートに第２ノードとしてのノードＢが接続され、ソースに第２電源２２の正極が接続され、ＶＤＤ２が供給されている。
【0014】
ラッチ回路３は、ＶＤＤ２－ＶＬ２間の電圧が印加される回路である。ラッチ回路３は、トランジスタＭＰ１，ＭＰ２のオンオフ状態により出力をラッチして、Ｈレベル（ＶＤＤ２）とＬレベル（ＶＬ２）の振幅を有する電圧を出力する（詳細は後述）。ラッチ回路３は、トランジスタＭＰ１５，ＭＰ１６，ＭＮ１５，ＭＮ１６を有している。トランジスタＭＰ１５，ＭＰ１６は、Ｐチャンネルの電界効果トランジスタから構成され、トランジスタＭＮ１５，ＭＮ１６は、Ｎチャンネルの電界効果トランジスタから構成されている。
【0015】
トランジスタＭＰ１５，ＭＰ１６は、ソースに第２電源２２の正極が接続され、ＶＤＤ２が供給されている。トランジスタＭＮ１５，ＭＮ１６は、ソースに第３電源２３の負極が接続され、ＶＬ２が供給されている。また、トランジスタＭＰ１５，ＭＮ１５は、ドレイン同士、ゲート同士が接続されている。トランジスタＭＰ１６，ＭＮ１６は、ドレイン同士、ゲート同士が接続されている。また、トランジスタＭＰ１５，ＭＮ１５のドレインが、トランジスタＭＰ１６，ＭＮ１６のゲートに接続されている。トランジスタＭＰ１６，ＭＮ１６のドレインが、トランジスタＭＰ１５，ＭＮ１５のゲートに接続されている。
【0016】
トランジスタＭＰ１のドレインが、トランジスタＭＰ１５，ＭＮ１５のゲート及びトランジスタＭＰ１６，ＭＮ１６のドレインに接続されている。トランジスタＭＰ２のドレインが、トランジスタＭＰ１５，ＭＮ１５のドレイン及びトランジスタＭＰ１６，ＭＮ１６のゲートに接続されている。トランジスタＭＰ１６，ＭＮ１６のドレインがラッチ回路３の出力となる。
【0017】
以上の構成によれば、下記の表１に示すように、ラッチ回路３は、トランジスタＭＰ１がオン、トランジスタＭＰ２がオフのときに、トランジスタＭＰ１５，ＭＮ１６がオフ、トランジスタＭＮ１５，ＭＰ１６がオンとなり、Ｈレベル（ＶＤＤ２）が出力される。この状態からトランジスタＭＰ１，ＭＰ２がオフに切り替わると、トランジスタＭＰ１５，ＭＮ１６のオフ、トランジスタＭＮ１５，ＭＰ１６のオンが保持され、Ｈレベル（ＶＤＤ２）の出力が保持される。
【0018】
【表1】
【0019】
また、ラッチ回路３は、トランジスタＭＰ１がオフ、トランジスタＭＰ２がオンのときに、トランジスタＭＰ１５，ＭＮ１６がオン、トランジスタＭＮ１５，ＭＰ１６がオフとなり、Ｌレベル（ＶＬ２）が出力される。この状態からトランジスタＭＰ１，ＭＰ２がオフに切り替わると、トランジスタＭＰ１５，ＭＮ１６のオン、トランジスタＭＮ１５，ＭＰ１６のオフが保持され、Ｌレベル（ＶＬ２）の出力が保持される。
【0020】
インバータ回路４は、ラッチ回路３の出力を２回反転して出力電圧ＶＯＵＴとして出力する。インバータ回路４は、２つのインバータ４１，４２を有している。インバータ４１は、入力がラッチ回路３の出力に接続されている。インバータ４２は、入力がインバータ４１の出力に接続され、出力が出力端子ＯＵＴに接続されている。
【0021】
第３，第４トランジスタとしてのトランジスタＭＮ３，ＭＮ４は、高耐圧のＮチャンネルの電界効果トランジスタから構成されている。トランジスタＭＮ３は、ノードＡと第１電源２１の負極の間に接続されている。トランジスタＭＮ４は、ノードＢと第１電源２１の負極の間に接続されている。詳しく説明すると、トランジスタＭＮ３は、ソースに第１電源２１の負極、ドレインにノードＡが接続されている。トランジスタＭＮ４は、ソースに第１電源２１の負極、ドレインにノードＢが接続されている。
【0022】
第１トランジスタ制御回路５は、Ｐチャンネルの電界効果トランジスタから構成された第１１トランジスタ～第１４トランジスタとしてトランジスタＭＰ１１～ＭＰ１４を有している。トランジスタＭＰ１１，ＭＰ１２はカレントミラー接続されている。トランジスタＭＰ１１は、ソースに第２電源２２の正極が接続され、ゲート及びドレインが接続されている。トランジスタＭＰ１１のドレインは、ノードＡに接続されている。トランジスタＭＰ１２は、ソースに第２電源２２の正極が接続され、ゲートがトランジスタＭＰ１１のゲート及びドレインに接続されている。トランジスタＭＰ１２のドレインがノードＢに接続されている。
【0023】
トランジスタＭＰ１３，ＭＰ１４はカレントミラー接続されている。トランジスタＭＰ１３は、ソースに第２電源２２の正極が接続され、ゲート及びドレインが接続されている。トランジスタＭＰ１３のドレインは、ノードＢに接続されている。トランジスタＭＰ１４は、ソースに第２電源２２の正極が接続され、ゲートにトランジスタＭＰ１３のゲート及びドレインが接続されている。トランジスタＭＰ１４のドレインは、ノードＡに接続されている。
【0024】
第１トランジスタ制御回路５は、トランジスタＭＮ３がオン、かつ、トランジスタＭＮ４がオフの場合、トランジスタＭＰ１１，Ｍ１２がオンし、トランジスタＭＰ１３，ＭＰ１４がオフする。この結果、第１トランジスタ制御回路５は、ノードＡからＬレベル（ＶＤＤ２－ＶＧＳＭＰ１１）、ノードＢからＨレベル（ＶＤＤ２）を出力し、トランジスタＭＰ１をオン制御すると共にトランジスタＭＰ２をオフ制御する。ＶＧＳＭＰ１１は、トランジスタＭＰ１１のゲート・ソース間電圧であり、トランジスタＭＰ１の閾値電圧以上の電圧となる。
【0025】
また、第１トランジスタ制御回路５は、トランジスタＭＮ３がオフ、かつ、トランジスタＭＮ４がオンの場合、トランジスタＭＰ１１，Ｍ１２がオフし、トランジスタＭＰ１３，ＭＰ１４がオンする。この結果、第１トランジスタ制御回路５は、ノードＡからＨレベル（ＶＤＤ２）、ノードＢからＬレベル（ＶＤＤ２－ＶＧＳＭＰ１３）を出力し、トランジスタＭＰ１をオフ制御すると共にトランジスタＭＰ２をオン制御する。ＶＧＳＭＰ１３は、トランジスタＭＰ１３のゲート・ソース間電圧であり、トランジスタＭＰ２の閾値電圧以上の電圧となる。
【0026】
第５，第６トランジスタとしてのトランジスタＭＰ５，ＭＰ６は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭＰ５は、ソースに第２電源２２の正極が接続され、ドレインにノードＡが接続されている。トランジスタＭＰ６は、ソースに第２電源２２の正極が接続され、ドレインにノードＢが接続されている。トランジスタＭＮ３，ＭＮ４がオフのときにトランジスタＭＰ５，ＭＰ６がオンすると、ノードＡ，Ｂから強制的にＨレベル（ＶＤＤ２）が出力される。
【0027】
第１ワンショットパルス出力回路７１には、入力に入力端子ＩＮが接続され、入力電圧ＶＩＮが入力される。第１ワンショットパルス出力回路７１は、入力電圧ＶＩＮのＬレベルからＨレベルへの立ち上がりに応じて第１ワンショットパルスを出力する回路である。第１ワンショットパルス出力回路７１の出力は、トランジスタＭＮ３、後述するトランジスタＭＮ８のゲートに接続される。
【0028】
第２ワンショットパルス出力回路７２には、入力にインバータ９の出力が接続されている。インバータ９の入力には、入力端子ＩＮが接続され、第２ワンショットパルス出力回路７２の入力には、反転された入力電圧ＶＩＮが入力される。第２ワンショットパルス出力回路７２は、入力電圧ＶＩＮのＨレベルからＬレベルへの立ち下がりに応じて第２ワンショットパルスを出力する回路である。第２ワンショットパルス出力回路７２の出力は、トランジスタＭＮ４、後述するトランジスタＭＮ１０のゲートに接続される。
【0029】
次に、上述した第１、第２ワンショットパルス出力回路７１，７２の一例について図２を参照して説明する。同図に示すように、第１，第２ワンショットパルス出力回路７１，７２は各々、インバータ７０１と、電流源７０２と、トランジスタＭＰ２０，ＭＮ２０と、コンデンサＣと、インバータ７０３と、ＡＮＤ回路７０４を有している。インバータ７０１の入力が、第１、第２ワンショットパルス出力回路７１，７２の入力となり、入力電圧ＶＩＮ又は反転した入力電圧ＶＩＮが供給される。電流源７０２は、電流Ｉｒｅｆ２を供給する。トランジスタＭＰ２０は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭＮ２０は、Ｎチャンネルの電界効果トランジスタから構成されている。
【0030】
トランジスタＭＰ２０，ＭＮ２０は、ゲート同士、ドレイン同士が接続されている。トランジスタＭＰ２０，ＭＮ２０のゲートは、インバータ７０１の出力に接続されている。トランジスタＭＰ２０のソースが電流源７０２に接続され、トランジスタＭＮ２０のソースがＧＮＤに接続されている。コンデンサＣは、トランジスタＭＰ２０，ＭＮ２０のドレインとＧＮＤとの間に接続されている。インバータ７０３は、入力がコンデンサＣ及びトランジスタＭＰ２０，ＭＮ２０のドレインに接続されている。ＡＮＤ回路７０４は、入力に第１、第２ワンショットパルス出力回路７１，７２の入力とインバータ７０３の出力が接続されている。ＡＮＤ回路７０４の出力が、第１、第２ワンショットパルス出力回路７１，７２の出力となる。
【0031】
以上によれば、入力電圧ＶＩＮ又は反転した入力電圧ＶＩＮがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ１）に切り替わると、トランジスタＭＰ２０，ＭＮ２０のゲートがＬレベルとなり、トランジスタＭＰ２０がオン、トランジスタＭＮ２０がオフする。これにより、電流Ｉｒｅｆ２によりコンデンサＣの充電が開始される。コンデンサＣが充電されておらず、その両端電圧がインバータ電圧を越えていない間は、インバータ７０３からはＨレベルが出力され、ＡＮＤ回路７０４からはＨレベルの第１、第２ワンショットパルスが出力される。一方、コンデンサＣが充電され、その両端電圧がインバータ電圧を越えると、インバータ７０３の出力がＬレベルに切り替わり、ＡＮＤ回路７０４からはＬレベルが出力され、第１、第２ワンショットパルスの出力が停止される。
【0032】
その後、入力電圧ＶＩＮ又は反転した入力電圧ＶＩＮがＨレベルからＬレベルに切り替わると、トランジスタＭＰ２０，ＭＮ２０のゲートがＨレベルとなり、トランジスタＭＰ２０がオフ、トランジスタＭＮ２０がオンする。これにより、コンデンサＣは放電される。以上の構成によれば、第１、第２ワンショットパルス出力回路７１，７２は、電流Ｉｒｅｆ２とコンデンサＣの容量に応じた一定時間だけＨレベルとなる第１、第２ワンショットパルスを出力することができる。なお、一定時間は、入力電圧ＶＩＮがＨレベルからＬレベル、ＬレベルからＨレベルに切り替わったタイミングから出力電圧ＶＯＵＴがＨレベルからＬレベル、ＬレベルからＨレベルに切り替わるまでの時間以上に設定されている。
【0033】
図１に戻り、第２トランジスタ制御回路８について説明する。第２トランジスタ制御回路８は、第１ワンショットパルスの出力中にトランジスタＭＮ３をオン制御し、第１ワンショットパルスの出力停止中にトランジスタＭＰ５をオン制御する。また、第２トランジスタ制御回路８は、第２ワンショットパルスの出力中にトランジスタＭＮ４をオン制御し、第２ワンショットパルスの出力停止中にトランジスタＭＰ６をオン制御する。
【0034】
第２トランジスタ制御回路８は、トランジスタＭＰ７と、抵抗Ｒ１，Ｒ２と、高耐圧のトランジスタＭＮ８と、トランジスタＭＰ９と、抵抗Ｒ３，Ｒ４と、高耐圧のトランジスタＭＮ１０と、カレントミラー回路８１を有している。トランジスタＭＰ７，ＭＰ９は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭＮ８，ＭＮ１０は、Ｎチャンネルの電界効果トランジスタから構成されている。
【0035】
第７トランジスタとしてのトランジスタＭＰ７は、ソースに第２電源２２の正極が接続され、ドレインがトランジスタＭＰ５のゲートに接続されている。第１抵抗としての抵抗Ｒ１は、トランジスタＭＰ７のドレインと第３電源２３の負極との間に接続されている。第２抵抗としての抵抗Ｒ２は、第２電源２２の正極とトランジスタＭＰ７のゲートとの間に接続されている。第８トランジスタとしてのトランジスタＭＮ８は、抵抗Ｒ２と第１電源２１の負極との間に接続され、ゲートに第１ワンショットパルス出力回路７１の出力が接続されている。
【0036】
第９トランジスタとしてのトランジスタＭＰ９は、ソースに第２電源２２の正極が接続され、ドレインがトランジスタＭＰ６のゲートに接続されている。第３抵抗としての抵抗Ｒ３は、トランジスタＭＰ９のドレインと第３電源２３の負極との間に接続されている。第４抵抗としての抵抗Ｒ４は、第２電源２２の正極とトランジスタＭＰ９のゲートとの間に接続されている。第１０トランジスタとしてのトランジスタＭＮ１０は、抵抗Ｒ４と第１電源２１の負極との間に接続され、ゲートに第２ワンショットパルス出力回路７２の出力が接続されている。
【0037】
カレントミラー回路８１は、電流源８２からの電流Ｉｒｅｆを２つに折り返してトランジスタＭＮ８，ＭＮ１０にそれぞれ供給する。カレントミラー回路８１は、電流源８２と、トランジスタＭＮ１７～ＭＮ１９と、を有している。
【0038】
電流源８２は、一端に第１電源２１の正極が接続され、電流Ｉｒｅｆを供給する。トランジスタＭＮ１７～ＭＮ１９は、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭＮ１７は、ドレインに電流源８２が接続され、ソースに第１電源２１の負極が接続され、ゲート及びドレインが接続されている。トランジスタＭＮ１８，ＭＮ１９は、ゲートにトランジスタＭＮ１７のゲート及びドレインが接続され、ソースに第１電源２１の負極が接続されている。トランジスタＭＮ１８のドレインは、トランジスタＭＮ８のソースに接続されている。トランジスタＭＮ１９のドレインは、トランジスタＭＮ１０のソースに接続されている。
【0039】
以上の構成によれば、第１ワンショットパルスの出力中は、トランジスタＭＮ３，ＭＮ８がオンする。トランジスタＭＮ８がオンすると、抵抗Ｒ２にカレントミラー回路８１からの電流Ｉｒｅｆが流れる。抵抗Ｒ２に電流Ｉｒｅｆが流れると、トランジスタＭＰ７がオンして、トランジスタＭＰ５をオフにすることができる。第１ワンショットパルスの出力停止中は、トランジスタＭＮ３，ＭＮ８がオフする。トランジスタＭＮ８がオフすると、抵抗Ｒ２に対する電流が遮断される。抵抗Ｒ２への電流が遮断されると、トランジスタＭＰ７がオフして、トランジスタＭＰ５をオンにすることができる。
【0040】
また、第２ワンショットパルスの出力中は、トランジスタＭＮ４，ＭＮ１０がオンする。トランジスタＭＮ１０がオンすると、抵抗Ｒ４にカレントミラー回路８１からの電流Ｉｒｅｆが流れる。抵抗Ｒ４に電流Ｉｒｅｆが流れると、トランジスタＭＰ９がオンして、トランジスタＭＰ６をオフにすることができる。第２ワンショットパルスの出力停止中は、トランジスタＭＮ４，ＭＮ１０がオフする。トランジスタＭＮ１０がオフすると、抵抗Ｒ４に対する電流が遮断される。抵抗Ｒ４への電流が遮断されると、トランジスタＭＰ９がオフして、トランジスタＭＰ６をオンにすることができる。
【0041】
次に、上述した構成のレベル変換回路１の動作について図３のタイムチャートを参照して説明する。まず、入力電圧ＶＩＮがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ１）に切り替わった場合について説明する。入力電圧ＶＩＮがＬレベルからＨレベルに切り替わると、第１ワンショットパルス出力回路７１からトランジスタＭＮ３，ＭＮ８のゲートに第１ワンショットパルスが出力される。第１ワンショットパルスが出力されると、トランジスタＭＮ３がオン、トランジスタＭＰ５がオフする。このとき、トランジスタＭＮ４はオフ、トランジスタＭＰ６はオンしている。
【0042】
上述したようにトランジスタＭＮ３がオン、トランジスタＭＮ４がオフになると、トランジスタＭＰ１１，ＭＰ１２がオン、トランジスタＭＰ１３，ＭＰ１４がオフとなる。よって、ノードＡから（ＶＤＤ２－ＶＧＳＭＰ１１）、ノードＢからＶＤＤ２が出力され、トランジスタＭＰ１がオン、トランジスタＭＰ２がオフする。トランジスタＭＰ１がオン、トランジスタＭＰ２がオフすると、表１に示すように、ラッチ回路３からＨレベル（ＶＤＤ２）が出力され、出力電圧ＶＯＵＴがＨレベル（ＶＤＤ２）となる。
【0043】
次に、入力電圧ＶＩＮがＬレベルからＨレベルに切り替わってから一定時間経過すると、第１ワンショットパルス出力回路７１からトランジスタＭＮ３，ＭＮ８のゲートに出力される第１ワンショットパルスの出力が停止される。第１ワンショットパルスの出力が停止されると、トランジスタＭＮ３がオフ、トランジスタＭＰ５がオンする。このとき、トランジスタＭＮ４はオフ、トランジスタＭＰ６はオンしたままである。
【0044】
上述したようにトランジスタＭＮ３，ＭＮ４がオフになると、トランジスタＭＰ１１～ＭＰ１４はオフとなるが、トランジスタＭＰ５，ＭＰ６がオンとなっているため、ノードＡ，ＢからはＶＤＤ２が出力される。これにより、トランジスタＭＰ１，ＭＰ２がオフし、表１に示すように、ラッチ回路３からＨレベルの出力が保持され、出力電圧ＶＯＵＴのＨレベルが保持される。
【0045】
次に、入力電圧ＶＩＮがＨレベル（ＶＤＤ１）からにＬレベル（ＧＮＤ）切り替わった場合について説明する。入力電圧ＶＩＮがＨレベルからＬレベルに切り替わると、第２ワンショットパルス出力回路７２からトランジスタＭＮ４，ＭＮ１０のゲートに第２ワンショットパルスが出力される。第２ワンショットパルスが出力されると、トランジスタＭＮ４がオン、トランジスタＭＰ６がオフする。このとき、トランジスタＭＮ３はオフ、トランジスタＭＰ５はオンしている。
【0046】
上述したようにトランジスタＭＮ４がオン、トランジスタＭＮ３がオフになると、トランジスタＭＰ１３，ＭＰ１４がオン、トランジスタＭＰ１１，ＭＰ１２がオフとなる。よって、ノードＡからＶＤＤ２、ノードＢから（ＶＤＤ２－ＶＧＳＭＰ１３）が出力され、トランジスタＭＰ１がオフ、トランジスタＭＰ２がオンする。トランジスタＭＰ１がオフ、トランジスタＭＰ２がオンすると、表１に示すように、ラッチ回路３からＬレベル（ＶＬ２）が出力され、出力電圧ＶＯＵＴがＬレベル（ＶＬ２）となる。
【0047】
次に、入力電圧ＶＩＮがＨレベルからＬレベルに切り替わってから一定時間経過すると、第２ワンショットパルス出力回路７２からトランジスタＭＮ４，ＭＮ１０のゲートに出力される第２ワンショットパルスの出力が停止される。第２ワンショットパルスの出力が停止されると、トランジスタＭＮ４がオフ、トランジスタＭＰ６がオンする。このとき、トランジスタＭＮ３はオフ、トランジスタＭＰ５はオンしたままである。
【0048】
上述したようにトランジスタＭＮ３，ＭＮ４がオフになると、トランジスタＭＰ１１～ＭＰ１４はオフとなるが、トランジスタＭＰ５，ＭＰ６がオンとなっているため、ノードＡ，ＢからはＶＤＤ２が出力される。これにより、トランジスタＭＰ１，ＭＰ２がオフし、表１に示すように、ラッチ回路３からＬレベルの出力が保持され、出力電圧ＶＯＵＴのＬレベルが保持される。
【0049】
上述した実施形態によれば、入力電圧ＶＩＮがＨレベルからＬレベル、ＬレベルからＨレベルに切り替わり、第１ワンショットパルス、第２ワンショットパルスが出力されている一定時間のみ、ノードＡ，Ｂを通じて電流Ｉ１が流れ、トランジスタＭＮ８，ＭＮ１０を通じて電流Ｉｒｅｆが流れ、第１ワンショットパルス、第２ワンショットパルスの出力が停止されると、ノードＡ，Ｂを通じて流れる電流、トランジスタＭＮ８，ＭＮ１０を通じて流れる電流が遮断される。これにより、省電力化を図ることができる。
【0050】
また、ＶＤＤ３の最低動作電圧は、下記の式（１）となり、従来のレベル変換回路と同様に低電圧動作が可能となる。
ＶＤＤ３＞ＶＧＳＭＰ１６＋ＶＧＳＭＮ１６ …（１）
ＶＧＳＭＰ１６：トランジスタＭＰ１６のゲート・ソース間電圧
ＶＧＳＭＮ１６：トランジスタＭＮ１６のゲート・ソース間電圧
ＶＤＤ３＞ＶＧＳＭＰ１６＋ＶＧＳＭＮ１６ …（１）
ＶＧＳＭＰ１６：トランジスタＭＰ１６のゲート・ソース間電圧
ＶＧＳＭＮ１６：トランジスタＭＮ１６のゲート・ソース間電圧
【0051】
また、上述した実施形態によれば、第２トランジスタ制御回路８が、トランジスタＭＰ７，ＭＮ８、ＭＰ９，ＭＰ１０，抵抗Ｒ１～Ｒ４を有している。これにより、簡単な構成でかつ省電力化を図りつつトランジスタＭＮ３，ＭＮ４、ＭＰ５，ＭＰ６のオンオフを制御することができる。
【0052】
上述した実施形態によれば、第２トランジスタ制御回路８が、カレントミラー回路８１を有している。これにより、トランジスタＭＮ８，ＭＮ１０に流れる電流を電流Ｉ１よりも低い電流Ｉｒｅｆに抑えることができ、省電力化を図ることができる。
【0053】
また、上述した実施形態によれば、第１トランジスタ制御回路５がトランジスタＭＰ１１～ＭＰ１４から構成されている。これにより、簡単な構成でトランジスタＭＰ１，ＭＰ２のオンオフを制御することができる。
【0054】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0055】
上述した実施形態によれば、カレントミラー回路８１においては電流Ｉｒｅｆを折り返していた。折り返される電流は、電流Ｉｒｅｆに応じた電流であればよく、電流Ｉｒｅｆと等しくなくてもよい。
【0056】
上述した実施形態によれば、第１トランジスタ制御回路５は、トランジスタＭＰ１１～ＭＰ１４から構成されていたが、これに限ったものではない。例えば、第２電源２２の正極と、ノードＡ，Ｂと、の間にそれぞれ設けられた抵抗及びツェナーダイオードから構成されていてもよい。抵抗及びツェナーダイオードは並列接続される。この場合、ノードＡ，Ｂへの電流の供給、遮断に応じてノードＡ，Ｂの出力は、ＶＤＤ２と、ＶＤＤ２－ＶＤＺと、の間で切り替わる。ＶＤＺはツェナーダイオードのツェナー電圧である。
【0057】
上述した実施形態によれば、トランジスタＭＰ１，ＭＰ２，ＭＮ３，ＭＮ４，ＭＰ５～ＭＰ７，ＭＮ８，ＭＰ９，ＭＮ１０，ＭＰ１１～ＭＰ１６，ＭＮ１５～ＭＮ１９，ＭＰ２０，ＭＮ２０は、電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタＭＰ１，ＭＰ２，ＭＮ３，ＭＮ４，ＭＰ５～ＭＰ７，ＭＮ８，ＭＰ９，ＭＮ１０，ＭＰ１１～ＭＰ１６，ＭＮ１５～ＭＮ１９，ＭＰ２０，ＭＮ２０は、バイポーラトランジスタから構成されていてもよい。この場合、トランジスタの「ゲート」を「ベース」、「ソース」を「エミッタ」、「ドレイン」を「コレクタ」に読み替えて説明することができる。
【0058】
上述した実施形態によれば、カレントミラー回路８１を設けていたが、これに限ったものではない。カレントミラー回路８１は必須ではなく、なくてもよい。
【符号の説明】
【0059】
１ レベル変換回路
３ ラッチ回路
５ 第１トランジスタ制御回路
８ 第２トランジスタ制御回路
２１ 第１電源
２２ 第２電源
２３ 第３電源
７１ 第１ワンショットパルス出力回路
７２ 第２ワンショットパルス出力回路
８１ カレントミラー回路
８２ 電流源
Ａ ノード（第１ノード）
Ｂ ノード（第２ノード）
ＭＰ１ トランジスタ（第１トランジスタ）
ＭＰ２ トランジスタ（第２トランジスタ）
ＭＮ３ トランジスタ（第３トランジスタ）
ＭＮ４ トランジスタ（第４トランジスタ）
ＭＰ５ トランジスタ（第５トランジスタ）
ＭＰ６ トランジスタ（第６トランジスタ）
ＭＰ７ トランジスタ（第７トランジスタ）
ＭＮ８ トランジスタ（第８トランジスタ）
ＭＰ９ トランジスタ（第９トランジスタ）
ＭＮ１０ トランジスタ（第１０トランジスタ）
ＭＰ１１ トランジスタ（第１１トランジスタ）
ＭＰ１２ トランジスタ（第１２トランジスタ）
ＭＰ１３ トランジスタ（第１３トランジスタ）
ＭＰ１４ トランジスタ（第１４トランジスタ）
Ｒ１ 抵抗（第１抵抗）
Ｒ２ 抵抗（第２抵抗）
Ｒ３ 抵抗（第３抵抗）
Ｒ４ 抵抗（第４抵抗）
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
３ ラッチ回路
５ 第１トランジスタ制御回路
８ 第２トランジスタ制御回路
２１ 第１電源
２２ 第２電源
２３ 第３電源
７１ 第１ワンショットパルス出力回路
７２ 第２ワンショットパルス出力回路
８１ カレントミラー回路
８２ 電流源
Ａ ノード（第１ノード）
Ｂ ノード（第２ノード）
ＭＰ１ トランジスタ（第１トランジスタ）
ＭＰ２ トランジスタ（第２トランジスタ）
ＭＮ３ トランジスタ（第３トランジスタ）
ＭＮ４ トランジスタ（第４トランジスタ）
ＭＰ５ トランジスタ（第５トランジスタ）
ＭＰ６ トランジスタ（第６トランジスタ）
ＭＰ７ トランジスタ（第７トランジスタ）
ＭＮ８ トランジスタ（第８トランジスタ）
ＭＰ９ トランジスタ（第９トランジスタ）
ＭＮ１０ トランジスタ（第１０トランジスタ）
ＭＰ１１ トランジスタ（第１１トランジスタ）
ＭＰ１２ トランジスタ（第１２トランジスタ）
ＭＰ１３ トランジスタ（第１３トランジスタ）
ＭＰ１４ トランジスタ（第１４トランジスタ）
Ｒ１ 抵抗（第１抵抗）
Ｒ２ 抵抗（第２抵抗）
Ｒ３ 抵抗（第３抵抗）
Ｒ４ 抵抗（第４抵抗）
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
【図1】
【図2】
【図3】
【図4】