特開 2024-25519 レベル変換回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024025519

(43)【公開日】2024-02-26

(54)【発明の名称】レベル変換回路

(51)【国際特許分類】

   H03K 19/0185 20060101AFI20240216BHJP

   H03K 19/0175 20060101ALI20240216BHJP

【ＦＩ】

H03K19/0185 240

H03K19/0175 210

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2022129026

(22)【出願日】2022-08-12

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002000

【氏名又は名称】弁理士法人栄光事務所

(72)【発明者】

【氏名】森尻 敬治

【テーマコード（参考）】

5J056

【Ｆターム（参考）】

5J056CC21

5J056DD13

5J056DD28

5J056DD29

5J056DD51

(57)【要約】

【課題】高耐圧のトランジスタを少なくし、消費電力の低下を図ったレベル変換回路を提供する。
【解決手段】第１ワンショットパルス出力回路７１が、入力電圧ＶＩＮの立ち上がりに応じて第１ワンショットパルスを出力する。トランジスタＭＮ５は、第１ワンショットパルスが出力されている間、オンしてノードＡに流れる電流を増大させる。第２ワンショットパルス出力回路７２が、入力電圧ＶＩＮの立ち下がりに応じて第２ワンショットパルスを出力する。トランジスタＭＮ６は、ワンショットパルスが出力されている間、オンしてノードＢに流れる電流を増大させる。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１高電圧と第１低電圧の振幅を有する入力電圧を、第２高電圧と第２低電圧の振幅を有する出力電圧に変換するレベル変換回路であって、
ゲート又はベースに第１ノードが接続され、ソース又はエミッタに前記第２高電圧を供給する第２電源の正極が接続された第１トランジスタと、
ゲート又はベースに第２ノードが接続され、ソース又はエミッタに前記第２電源の正極が接続された第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタのオンオフ状態により出力をラッチして前記第２高電圧と前記第２低電圧の振幅を有する電圧を出力するラッチ回路と、
ゲート又はベースに前記入力電圧が供給され、前記第１ノードと前記第１高電圧を供給する第１電源の負極の間に接続された第３トランジスタと、
ゲート又はベースに反転された前記入力電圧が供給され、前記第２ノードと前記第１電源の負極の間に接続された第４トランジスタと、
前記第２電源の正極と前記第１ノード及び前記第２ノードの間に設けられ、前記第３トランジスタがオンかつ前記第４トランジスタがオフの場合、前記第１トランジスタをオン、前記第２トランジスタをオフし、前記第３トランジスタがオフかつ前記第４トランジスタがオンの場合、前記第１トランジスタをオフ、前記第２トランジスタをオンするトランジスタ制御回路と、
前記第１電源から電源供給を受ける電流源を有し、前記電流源からの電流又は前記電流源からの電流に応じた電流を折り返して前記第３トランジスタ及び前記第４トランジスタにそれぞれ供給するカレントミラー回路と、
前記入力電圧の前記第１低電圧から前記第１高電圧への立ち上がり及び前記第１高電圧から前記第１低電圧への立ち下がりの一方に応じて第１ワンショットパルスを出力する第１ワンショットパルス出力回路と、
前記第１ワンショットパルスがゲート又はベースに入力され、前記第３トランジスタ及び前記第４トランジスタの一方のソース又はエミッタと前記第１電源の負極との間に接続される第５トランジスタを備えた
レベル変換回路。

【請求項2】

請求項１に記載のレベル変換回路において、
前記入力電圧の前記第１低電圧から前記第１高電圧への立ち上がり及び前記第１高電圧から前記第１低電圧への立ち下がりの他方に応じて第２ワンショットパルスを出力する第２ワンショットパルス出力回路と、
前記第２ワンショットパルスがゲート又はベースに入力され、前記第３トランジスタ及び前記第４トランジスタの他方のソース又はエミッタと前記第１電源の負極との間に接続される第６トランジスタを備えた
レベル変換回路。

【請求項3】

請求項１又は２に記載のレベル変換回路において、
前記トランジスタ制御回路は、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第１ノード及びゲート又はベースに接続された第７トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第７トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第２ノードに接続された第８トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第２ノード及びゲート又はベースに接続された第９トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第９トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第１ノードに接続された第１０トランジスタを有する
レベル変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、レベル変換回路に関する。

【背景技術】

【0002】

図４に従来のレベル変換回路を示す（例えば、特許文献１の図１参照）。従来のレベル変換回路は、Ｈレベル（ＶＤＤ１）とＬレベル（ＧＮＤ）の振幅を有する入力電圧を入力端子ＩＮに入力すると、Ｈレベル（ＶＤＤ２）とＬレベル（ＶＬ２＝ＶＤＤ２－ＶＤＤ３）の振幅を有する出力電圧を出力端子ＯＵＴから出力する回路である。図４に示す、ＭＰ２１～ＭＰ２９はＰチャンネルの電界効果トランジスタ、ＭＮ２１～ＭＮ２８はＮチャンネルの電界効果トランジスタ、Ｒ１～Ｒ７は抵抗、ＡＮＤ１，ＡＮＤ２はＡＮＤ回路、ＩＮＶ１～ＩＮＶ７はインバータである。

【0003】

従来のレベル変換回路は、トランジスタＭＮ２５，ＭＮ２６、ＭＮ２７，ＭＰ２９を高耐圧のトランジスタから構成する必要があり、回路規模が大きくなる、という問題があった。また、従来のレベル変換回路は、入力電圧、出力電圧がＬレベルのときに、トランジスタＭＰ２４，ＭＮ２１，ＭＰ２９，ＭＮ２７，ＭＮ２８がオンして、矢印で示すように４つの抵抗Ｒ１，Ｒ５，Ｒ６，Ｒ７で電流が流れ続けるため、消費電力が高い、という問題があった。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－２１９７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、上述した事情に鑑みてなされたものであり、その目的は、回路規模の縮小を図るとともに、消費電力の低下を図ったレベル変換回路を提供することにある。

【課題を解決するための手段】

【0006】

前述した目的を達成するために、本発明に係るレベル変換回路は、下記［１］～［３］を特徴としている。
［１］
第１高電圧と第１低電圧の振幅を有する入力電圧を、第２高電圧と第２低電圧の振幅を有する出力電圧に変換するレベル変換回路であって、
ゲート又はベースに第１ノードが接続され、ソース又はエミッタに前記第２高電圧を供給する第２電源の正極が接続された第１トランジスタと、
ゲート又はベースに第２ノードが接続され、ソース又はエミッタに前記第２電源の正極が接続された第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタのオンオフ状態により出力をラッチして前記第２高電圧と前記第２低電圧の振幅を有する電圧を出力するラッチ回路と、
ゲート又はベースに前記入力電圧が供給され、前記第１ノードと前記第１高電圧を供給する第１電源の負極の間に接続された第３トランジスタと、
ゲート又はベースに反転された前記入力電圧が供給され、前記第２ノードと前記第１電源の負極の間に接続された第４トランジスタと、
前記第２電源の正極と前記第１ノード及び前記第２ノードの間に設けられ、前記第３トランジスタがオンかつ前記第４トランジスタがオフの場合、前記第１トランジスタをオン、前記第２トランジスタをオフし、前記第３トランジスタがオフかつ前記第４トランジスタがオンの場合、前記第１トランジスタをオフ、前記第２トランジスタをオンするトランジスタ制御回路と、
前記第１電源から電源供給を受ける電流源を有し、前記電流源からの電流又は前記電流源からの電流に応じた電流を折り返して前記第３トランジスタ及び前記第４トランジスタにそれぞれ供給するカレントミラー回路と、
前記入力電圧の前記第１低電圧から前記第１高電圧への立ち上がり及び前記第１高電圧から前記第１低電圧への立ち下がりの一方に応じて第１ワンショットパルスを出力する第１ワンショットパルス出力回路と、
前記第１ワンショットパルスがゲート又はベースに入力され、前記第３トランジスタ及び前記第４トランジスタの一方のソース又はエミッタと前記第１電源の負極との間に接続される第５トランジスタを備えた
レベル変換回路であること。
［２］
［１］に記載のレベル変換回路において、
前記入力電圧の前記第１低電圧から前記第１高電圧への立ち上がり及び前記第１高電圧から前記第１低電圧への立ち下がりの他方に応じて第２ワンショットパルスを出力する第２ワンショットパルス出力回路と、
前記第２ワンショットパルスがゲート又はベースに入力され、前記第３トランジスタ及び前記第４トランジスタの他方のソース又はエミッタと前記第１電源の負極との間に接続される第６トランジスタを備えた
レベル変換回路であること。
［３］
［１］又は［２］に記載のレベル変換回路において、
前記トランジスタ制御回路は、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第１ノード及びゲート又はベースに接続された第７トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第７トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第２ノードに接続された第８トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ドレイン又はコレクタが前記第２ノード及びゲート又はベースに接続された第９トランジスタと、
ソース又はエミッタが前記第２電源の正極に接続され、ゲート又はベースが前記第９トランジスタのゲート又はベースに接続され、ドレイン又はコレクタが前記第１ノードに接続された第１０トランジスタを有する
レベル変換回路であること。

【発明の効果】

【0007】

本発明によれば、回路規模の縮小を図るとともに、消費電力の低下を図ったレベル変換回路を提供することができる。

【0008】

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。

【図面の簡単な説明】

【0009】

【図1】図１は、本発明のレベル変換回路の一実施形態を示す回路図である。

【図2】図２は、図１に示す第１、第２ワンショットパルス出力回路の詳細を示す回路図である。

【図3】図３は、図１に示すレベル変換回路の各電圧、電流のタイムチャートである。

【図4】図４は、従来のレベル変換回路の一例を示す回路図である。

【発明を実施するための形態】

【0010】

本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。

【0011】

図１は、本発明のレベル変換回路１の一実施形態を示す回路図である。レベル変換回路１は、入力端子ＩＮに入力するＨレベル（ＶＤＤ１）とＬレベル（ＧＮＤ）の振幅を有する入力電圧ＶＩＮを、Ｈレベル（ＶＤＤ２）とＬレベル（ＶＬ２＝ＶＤＤ２－ＶＤＤ３）の振幅を有する出力電圧ＶＯＵＴに変換して出力端子ＯＵＴから出力する回路である。ＶＤＤ１は、第１電源２１から供給される電源電圧である。ＶＤＤ２は、第２電源２２から供給される電源電圧である。ＶＤＤ３は、第３電源２３から供給される電源電圧であり、ＶＬ２を供給するために設けられている。例えば、ＧＮＤ＝０Ｖ、ＶＤＤ１＝５Ｖ、ＶＤＤ２＝３０Ｖ、ＶＤＤ３＝３Ｖである。本実施形態では、ＶＤＤ１が第１高電圧に相当し、ＧＮＤが第１低電圧に相当し、ＶＤＤ２が第２高電圧に相当し、ＶＬ２が第２低電圧に相当する。

【0012】

レベル変換回路１は、トランジスタＭＰ１，ＭＰ２と、ラッチ回路３と、インバータ回路４と、トランジスタＭＮ３，ＭＮ４と、トランジスタ制御回路５と、カレントミラー回路６と、第１，第２ワンショットパルス出力回路７１，７２と、トランジスタＭＮ５，ＭＮ６を備えている。

【0013】

第１，第２トランジスタとしてのトランジスタＭＰ１，ＭＰ２は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭＰ１は、ゲートに第１ノードとしてのノードＡが接続され、ソースに第２電源２２の正極が接続され、ＶＤＤ２が供給されている。トランジスタＭＰ２は、ゲートに第２ノードとしてのノードＢが接続され、ソースに第２電源２２の正極が接続され、ＶＤＤ２が供給されている。

【0014】

ラッチ回路３は、ＶＤＤ２－ＶＬ２間の電圧が印加される回路である。ラッチ回路３は、トランジスタＭＰ１，ＭＰ２のオンオフ状態により出力をラッチして、Ｈレベル（ＶＤＤ２）とＬレベル（ＶＬ２）の振幅を有する電圧を出力する（詳細は後述）。ラッチ回路３は、トランジスタＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２を有している。トランジスタＭＰ１１，ＭＰ１２は、Ｐチャンネルの電界効果トランジスタから構成され、トランジスタＭＮ１１，ＭＮ１２は、Ｎチャンネルの電界効果トランジスタから構成されている。

【0015】

トランジスタＭＰ１１，ＭＰ１２は、ソースに第２電源２２の正極が接続され、ＶＤＤ２が供給されている。トランジスタＭＮ１１，ＭＮ１２は、ソースに第３電源２３の負極が接続され、ＶＬ２が供給されている。また、トランジスタＭＰ１１，ＭＮ１１は、ドレイン同士、ゲート同士が接続されている。トランジスタＭＰ１２，ＭＮ１２は、ドレイン同士、ゲート同士が接続されている。また、トランジスタＭＰ１１，ＭＮ１１のドレインが、トランジスタＭＰ１２，ＭＮ１２のゲートに接続されている。トランジスタＭＰ１２，ＭＮ１２のドレインが、トランジスタＭＰ１１，ＭＮ１１のゲートに接続されている。

【0016】

トランジスタＭＰ１のドレインが、トランジスタＭＰ１１，ＭＮ１１のゲート及びトランジスタＭＰ１２，ＭＮ１２のドレインに接続されている。トランジスタＭＰ２のドレインが、トランジスタＭＰ１１，ＭＮ１１のドレイン及びトランジスタＭＰ１２，ＭＮ１２のゲートに接続されている。トランジスタＭＰ１２，ＭＮ１２のドレインがラッチ回路３の出力となる。

【0017】

以上の構成によれば、ラッチ回路３は、トランジスタＭＰ１がオン、トランジスタＭＰ２がオフのときに、トランジスタＭＰ１１，ＭＮ１２がオフ、トランジスタＭＮ１１，ＭＰ１２がオンとなり、Ｈレベル（ＶＤＤ２）が出力される。この状態からトランジスタＭＰ１，ＭＰ２がオフに切り替わると、トランジスタＭＰ１１，ＭＮ１２のオフ、トランジスタＭＮ１１，ＭＰ１２のオンが保持され、Ｈレベル（ＶＤＤ２）の出力が保持される。また、ラッチ回路３は、トランジスタＭＰ１がオフ、トランジスタＭＰ２がオンのときに、トランジスタＭＰ１１，ＭＮ１２がオン、トランジスタＭＮ１１，ＭＰ１２がオフとなり、Ｌレベル（ＶＬ２）が出力される。この状態からトランジスタＭＰ１，ＭＰ２がオフに切り替わると、トランジスタＭＰ１１，ＭＮ１２のオン、トランジスタＭＮ１１，ＭＰ１２のオフが保持され、Ｌレベル（ＶＬ２）の出力が保持される。

【0018】

インバータ回路４は、ラッチ回路３の出力を２回反転して出力電圧ＶＯＵＴとして出力する。インバータ回路４は、２つのインバータ４１，４２を有している。インバータ４１は、入力がラッチ回路３の出力に接続されている。インバータ４２は、入力がインバータ４１の出力に接続され、出力が出力端子ＯＵＴに接続されている。

【0019】

第３，第４トランジスタとしてのトランジスタＭＮ３，ＭＮ４は、高耐圧のＮチャンネルの電界効果トランジスタから構成されている。トランジスタＭＮ３は、ノードＡと第１電源２１の負極の間に接続されている。トランジスタＭＮ４は、ノードＢと第１電源２１の負極の間に接続されている。詳しく説明すると、トランジスタＭＮ３は、ソースに後述するトランジスタＭＮ１４を介して第１電源２１の負極が接続され、ドレインにノードＡが接続されている。トランジスタＭＮ４は、ソースに後述するトランジスタＭＮ１５を介して第１電源２１の負極が接続され、ドレインにノードＢが接続されている。

【0020】

トランジスタ制御回路５は、Ｐチャンネルの電界効果トランジスタから構成された第７トランジスタ～第１０トランジスタとしてトランジスタＭＰ７～ＭＰ１０を有している。トランジスタＭＰ７，ＭＰ８はカレントミラー接続されている。トランジスタＭＰ７は、ソースに第２電源２２の正極が接続され、ゲート及びドレインが接続されている。トランジスタＭＰ７のドレインは、ノードＡに接続されている。トランジスタＭＰ８は、ソースに第２電源２２の正極が接続され、ゲートがトランジスタＭＰ７のゲート及びドレインに接続されている。トランジスタＭＰ８のドレインがノードＢに接続されている。

【0021】

トランジスタＭＰ９，ＭＰ１０はカレントミラー接続されている。トランジスタＭＰ９は、ソースに第２電源２２の正極が接続され、ゲート及びドレインが接続されている。トランジスタＭＰ９のドレインは、ノードＢに接続されている。トランジスタＭＰ１０は、ソースに第２電源２２の正極が接続され、ゲートにトランジスタＭＰ９のゲート及びドレインが接続されている。トランジスタＭＰ１０のドレインは、ノードＡに接続されている。

【0022】

トランジスタ制御回路５は、トランジスタＭＮ３がオン、かつ、トランジスタＭＮ４がオフの場合、トランジスタＭＰ７，ＭＰ８がオンし、トランジスタＭＰ９，ＭＰ１０がオフする。この結果、トランジスタ制御回路５は、ノードＡからＬレベル（ＶＤＤ２－ＶＧＳＭＰ７）、ノードＢからＨレベル（ＶＤＤ２）を出力し、トランジスタＭＰ１をオン制御すると共にトランジスタＭＰ２をオフ制御する。ＶＧＳＭＰ７は、トランジスタＭＰ７のゲート・ソース間電圧であり、トランジスタＭＰ１の閾値電圧以上の電圧となる。

【0023】

また、トランジスタ制御回路５は、トランジスタＭＮ３がオフ、かつ、トランジスタＭＮ４がオンの場合、トランジスタＭＰ７，Ｍ８がオフし、トランジスタＭＰ９，ＭＰ１０がオンする。この結果、トランジスタ制御回路５は、ノードＡからＨレベル（ＶＤＤ２）、ノードＢからＬレベル（ＶＤＤ２－ＶＧＳＭＰ９）を出力し、トランジスタＭＰ１をオフ制御すると共にトランジスタＭＰ２をオン制御する。ＶＧＳＭＰ９は、トランジスタＭＰ９のゲート・ソース間電圧であり、トランジスタＭＰ２の閾値電圧以上の電圧となる。

【0024】

カレントミラー回路６は、ＶＤＤ１－ＧＮＤ間の電圧が印加される回路である。カレントミラー回路６は、電流源６１からの電流Ｉｒｅｆを２つに折り返してトランジスタＭＮ３，ＭＮ４にそれぞれ供給する。カレントミラー回路６は、電流源６１と、トランジスタＭＮ１３～ＭＮ１５を有している。

【0025】

電流源６１は、一端に第１電源２１の正極が接続され、電流Ｉｒｅｆを供給する。トランジスタＭＮ１３～ＭＮ１５は、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭＮ１３は、ドレインに電流源６１が接続され、ソースに第１電源２１の負極が接続され、ゲート及びドレインが接続されている。トランジスタＭＮ１４，ＭＮ１５は、ゲートにトランジスタＭＮ１３のゲート及びドレインが接続され、ソースに第１電源２１の負極が接続されている。トランジスタＭＮ１４のドレインは、トランジスタＭＮ３のソースに接続されている。トランジスタＭＮ１５のドレインは、トランジスタＭＮ４のソースに接続されている。

【0026】

以上の構成によれば、電流Ｉｒｅｆが、トランジスタＭＮ１４のドレイン電流に折り返され、トランジスタＭＮ３に供給される。また、電流Ｉｒｅｆが、トランジスタＭＮ１５のドレイン電流に折り返され、トランジスタＭＮ４に供給される。

【0027】

第１ワンショットパルス出力回路７１には、入力に入力端子ＩＮが接続され、入力電圧ＶＩＮが入力される。第１ワンショットパルス出力回路７１は、入力電圧ＶＩＮのＬレベルからＨレベルへの立ち上がりに応じて第１ワンショットパルスを出力する回路である。第１ワンショットパルス出力回路７１の出力は、後述するトランジスタＭＮ５のゲートに接続される。

【0028】

第２ワンショットパルス出力回路７２には、入力にインバータ８の出力が接続されている。インバータ８の入力には、入力端子ＩＮが接続され、第２ワンショットパルス出力回路７２の入力には、反転された入力電圧ＶＩＮが入力される。第２ワンショットパルス出力回路７２は、入力電圧ＶＩＮのＨレベルからＬレベルへの立ち下がりに応じて第２ワンショットパルスを出力する回路である。第２ワンショットパルス出力回路７２の出力は、後述するトランジスタＭＮ６のゲートに接続される。

【0029】

次に、上述した第１，第２ワンショットパルス出力回路７１，７２の一例について図２を参照して説明する。同図に示すように、第１，第２ワンショットパルス出力回路７１，７２は各々、インバータ７０１と、電流源７０２と、トランジスタＭＰ１６，ＭＮ１６と、コンデンサＣと、インバータ７０３と、ＡＮＤ回路７０４を有している。インバータ７０１の入力が、第１，第２ワンショットパルス出力回路７１，７２の入力となり、入力電圧ＶＩＮ又は反転した入力電圧ＶＩＮが供給される。電流源７０２は、電流Ｉｒｅｆ２を供給する。トランジスタＭＰ１６は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭＮ１６は、Ｎチャンネルの電界効果トランジスタから構成されている。

【0030】

トランジスタＭＰ１６，ＭＮ１６は、ゲート同士、ドレイン同士が接続されている。トランジスタＭＰ１６，ＭＮ１６のゲートは、インバータ７０１の出力に接続されている。トランジスタＭＰ１６のソースが電流源７０２に接続され、トランジスタＭＮ１６のソースがＧＮＤに接続されている。コンデンサＣは、トランジスタＭＰ１６，ＭＮ１６のドレインとＧＮＤとの間に接続されている。インバータ７０３は、入力がコンデンサＣ及びトランジスタＭＰ１６，ＭＮ１６のドレインに接続されている。ＡＮＤ回路７０４は、入力に第１，第２ワンショットパルス出力回路７１，７２の入力とインバータ７０３の出力が接続されている。ＡＮＤ回路７０４の出力が、第１，第２ワンショットパルス出力回路７１，７２の出力となる。

【0031】

以上によれば、入力電圧ＶＩＮ又は反転した入力電圧ＶＩＮがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ１）に切り替わると、トランジスタＭＰ１６，ＭＮ１６のゲートがＬレベルとなり、トランジスタＭＰ１６がオン、トランジスタＭＮ１６がオフする。これにより、電流Ｉｒｅｆ２によりコンデンサＣの充電が開始される。コンデンサＣが充電されておらず、その両端電圧がインバータ電圧を越えていない間は、インバータ７０３からはＨレベルが出力され、ＡＮＤ回路７０４からはＨレベルの第１，第２ワンショットパルスが出力される。一方、コンデンサＣが充電され、その両端電圧がインバータ電圧を越えると、インバータ７０３の出力がＬレベルに切り替わり、ＡＮＤ回路７０４からはＬレベルが出力され、第１，第２ワンショットパルスの出力が停止される。

【0032】

その後、入力電圧ＶＩＮ又は反転した入力電圧ＶＩＮがＨレベルからＬレベルに切り替わると、トランジスタＭＰ１６，ＭＮ１６のゲートがＨレベルとなり、トランジスタＭＰ１６がオフ、トランジスタＭＮ１６がオンする。これにより、コンデンサＣは放電される。以上の構成によれば、第１，第２ワンショットパルス出力回路７１，７２は、電流Ｉｒｅｆ２とコンデンサＣの容量に応じた一定時間だけＨレベルとなる第１，第２ワンショットパルスを出力することができる。なお、一定時間は、入力電圧ＶＩＮがＨレベルからＬレベル、ＬレベルからＨレベルに切り替わったタイミングから出力電圧ＶＯＵＴがＨレベルからＬレベル、ＬレベルからＨレベルに切り替わるまでの時間以上に設定されていることが好ましい。

【0033】

図１に戻り、レベル変換回路１についての説明を続ける。トランジスタＭＮ５は、ソースが第１電源２１の負極に接続され、ドレインがトランジスタＭＮ１４のドレイン及びトランジスタＭＮ３のソースに接続される。トランジスタＭＮ５のゲートには、第１ワンショットパルス出力回路７１が出力する第１ワンショットパルスが入力される。

【0034】

トランジスタＭＮ６は、ソースが第１電源２１の負極に接続され、ドレインがトランジスタＭＮ１５のドレイン及びトランジスタＭＮ４のソースに接続される。トランジスタＭＮ６のゲートには、第２ワンショットパルス出力回路７２が出力する第２ワンショットパルスが入力される。

【0035】

以上の構成によれば、第１ワンショットパルス出力回路７１，７２からワンショットパルスが出力されている間、トランジスタＭＮ５，ＭＮ６がオンして、ノードＡ，Ｂに流れる電流を増大させる。

【0036】

次に、上述した構成のレベル変換回路１の動作について図３のタイムチャートを参照して説明する。まず、入力電圧ＶＩＮがＬレベル（ＧＮＤ）からＨレベル（ＶＤＤ１）に切り替わった場合について説明する。入力電圧ＶＩＮがＬレベルからＨレベルに切り替わると、トランジスタＭＮ３がオフからオンに切り替わり、トランジスタＭＮ４がオンからオフに切り替わる。また、トランジスタＭＮ５のゲートに対して第１ワンショットパルスが出力され、トランジスタＭＮ５がオンする。トランジスタＭＮ６はオフのままである。

【0037】

トランジスタＭＮ３，ＭＮ５がオンすると、ノードＡに流れる電流ＩＡは、Ｉ１＋Ｉｒｅｆとなる。Ｉ１は、トランジスタＭＮ５のドレイン電流である。この電流ＩＡによりノードＡの電位がＶＤＤ１から（ＶＤＤ２－ＶＧＳＭＰ７）まで下がる。一方、トランジスタＭＮ４，ＭＮ６がオフすると、ノードＢに流れる電流ＩＢは、遮断され、０となる。電流ＩＢが遮断されると、ノードＢの電位がＶＤＤ２に引き上げられる。

【0038】

ノードＡが（ＶＤＤ２－ＶＧＳＭＰ７）に下がると、トランジスタＭＰ１がオンする。また、ノードＢがＶＤＤ２に上がると、トランジスタＭＰ２がオフする。トランジスタＭＰ１がオン、トランジスタＭＰ２がオフすると、トランジスタＭＰ１２，ＭＮ１１がオン、トランジスタＭＰ１１，ＭＮ１２がオフする。これにより、トランジスタＭＰ１２，ＭＮ１２のドレイン（ラッチ回路３の出力）がＨレベル（ＶＤＤ２）となり、トランジスタＭＰ１１，ＭＮ１１のドレインがＬレベル（ＶＬ２）となる。ラッチ回路３の出力がＨレベルとなり、インバータ４１の閾値電圧を上回ると、出力電圧ＶＯＵＴがＬレベル（ＶＬ２）からＨレベル（ＶＤＤ２）に切り替わる。

【0039】

入力電圧ＶＩＮがＬレベルからＨレベルに切り替わってから一定時間が経過すると、第１ワンショットパルスの出力が停止して、トランジスタＭＮ５がオフとなる。トランジスタＭＮ５がオフすると、ノードＡに流れる電流ＩＡは、Ｉｒｅｆに下がるが、電流が流れ続けるため、トランジスタＭＮ３のオンが保持され、出力電圧ＶＯＵＴはＨレベルを維持する。

【0040】

次に、入力電圧ＶＩＮがＨレベル（ＶＤＤ１）からＬレベル（ＧＮＤ）に切り替わった場合について説明する。入力電圧ＶＩＮがＨレベルからＬレベルに切り替わると、トランジスタＭＮ３がオンからオフに切り替わり、トランジスタＭＮ４がオフからオンに切り替わる。また、トランジスタＭＮ６のゲートに対して第２ワンショットパルスが出力され、トランジスタＭＮ６がオンする。トランジスタＭＮ５はオフのままである。

【0041】

トランジスタＭＮ４，ＭＮ６がオンすると、ノードＢに流れる電流ＩＢは、Ｉ１＋Ｉｒｅｆとなる。Ｉ１は、トランジスタＭＮ６のドレイン電流である。この電流ＩＢによりノードＢの電位がＶＤＤ２から（ＶＤＤ２－ＶＧＳＭＰ９）まで下がる。一方、トランジスタＭＮ３，ＭＮ５がオフすると、ノードＡに流れる電流ＩＡは、遮断され、０となる。電流ＩＡが遮断されると、ノードＡの電位がＶＤＤ２に引き上げられる。

【0042】

ノードＢが（ＶＤＤ２－ＶＧＳＭＰ９）に下がると、トランジスタＭＰ２がオンする。また、ノードＡがＶＤＤ２に上がると、トランジスタＭＰ１がオフする。トランジスタＭＰ１がオフ、トランジスタＭＰ２がオンすると、トランジスタＭＰ１２，ＭＮ１１がオフ、トランジスタＭＰ１１，ＭＮ１２がオンする。これにより、トランジスタＭＰ１２，ＭＮ１２のドレイン（ラッチ回路３の出力）がＬレベル（ＶＬ２）となり、トランジスタＭＰ１１，ＭＮ１１のドレインがＨレベル（ＶＤＤ２）となる。ラッチ回路３の出力がＬレベルとなり、インバータ４１の閾値電圧を下回ると、出力電圧ＶＯＵＴがＨレベル（ＶＤＤ２）からＬレベル（ＶＬ２）に切り替わる。

【0043】

入力電圧ＶＩＮがＨレベルからＬレベルに切り替わってから一定時間が経過すると、第２ワンショットパルスの出力が停止して、トランジスタＭＮ６がオフとなる。トランジスタＭＮ６がオフすると、ノードＢに流れる電流ＩＢは、Ｉｒｅｆに下がるが、電流が流れ続けるため、トランジスタＭＮ４のオンが保持され、出力電圧ＶＯＵＴはＬレベルを維持する。

【0044】

上述した実施形態によれば、第１，第２ワンショットパルス出力回路７１，７２、トランジスタＭＮ５，ＭＮ６を設けることにより、入力電圧ＶＩＮがＨレベルからＬレベル、ＬレベルからＨレベルに切り替わった際にノードＡ，Ｂに流れる電流を増大させて、ノードＡ，Ｂの電位のＨレベルからＬレベル、ＬレベルからＨレベルの遷移時間を短縮して、出力電圧のＨレベルからＬレベル、ＬレベルからＨレベルの遷移時間を短縮することができる。

【0045】

また、第１，第２ワンショットパルスの出力が停止した後は、ノードＡ又はノードＢに流れる電流を、電流Ｉ１＋Ｉｒｅｆから電流Ｉｒｅｆに抑えることができる。さらに、電流が流れる経路を、電流源６１とノードＡ又はノードＢの２箇所にすることができ、省電力化を図ることができる。しかも、素子サイズの大きい高耐圧のトランジスタＭＮ３，ＭＮ４を２つにして少なくして、回路サイズを小さくすることができる。

【0046】

また、ＶＤＤ３の最低動作電圧は、下記の式（１）となり、従来のレベル変換回路と同様に低電圧動作が可能となる。
ＶＤＤ３＞ＶＧＳＭＰ１２＋ＶＧＳＭＮ１２ …（１）
ＶＧＳＭＰ１２：トランジスタＭＰ１２のゲート・ソース間電圧
ＶＧＳＭＮ１２：トランジスタＭＮ１２のゲート・ソース間電圧

【0047】

また、上述した実施形態によれば、トランジスタ制御回路５がトランジスタＭＰ７～ＭＰ１０から構成されている。これにより、簡単な構成でトランジスタＭＰ１，ＭＰ２のオンオフを制御することができる。

【0048】

なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。

【0049】

上述した実施形態によれば、カレントミラー回路６においては電流Ｉｒｅｆを折り返していた。折り返される電流は、電流Ｉｒｅｆに応じた電流であればよく、電流Ｉｒｅｆと等しくなくてもよい。

【0050】

上述した実施形態によれば、レベル変換回路１は、２つの第１，第２ワンショットパルス出力回路７１，７２を設けていたが、これに限ったものではない。２つの第１，第２ワンショットパルス出力回路７１，７２の何れか一方のみ設けてもよい。この場合、トランジスタＭＮ５，ＭＮ６は、第１，第２ワンショットパルス出力回路７１，７２一方の出力がゲートに供給される一方のみが設けられる。

【0051】

上述した実施形態によれば、トランジスタ制御回路５は、トランジスタＭＰ７～ＭＰ１０から構成されていたが、これに限ったものではない。例えば、第２電源２２の正極と、ノードＡ，Ｂと、の間にそれぞれ設けられた抵抗及びツェナーダイオードから構成されていてもよい。抵抗及びツェナーダイオードは並列接続される。この場合、トランジスタＭＮ３，ＭＮ４のオンオフに応じてノードＡ，Ｂの出力は、ＶＤＤ２と、ＶＤＤ２－ＶＤＺと、の間で切り替わる。ＶＤＺはツェナーダイオードのツェナー電圧である。

【0052】

上述した実施形態によれば、トランジスタＭＰ１，ＭＰ２，ＭＮ３～ＭＮ６，ＭＰ７～ＭＰ１０，ＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２，ＭＮ１３～ＭＮ１５は、電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタＭＰ１，ＭＰ２，ＭＮ３～ＭＮ６，ＭＰ７～ＭＰ１０，ＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２，ＭＮ１３～ＭＮ１５は、バイポーラトランジスタから構成されていてもよい。この場合、トランジスタの「ゲート」を「ベース」、「ソース」を「エミッタ」、「ドレイン」を「コレクタ」を読み替えて説明することができる。

【符号の説明】

【0053】

１ レベル変換回路
３ ラッチ回路
５ トランジスタ制御回路
６ カレントミラー回路
２１ 第１電源
２２ 第２電源
６１ 電流源
７１ 第１ワンショットパルス出力回路
７２ 第２ワンショットパルス出力回路
Ａ ノード（第１ノード）
Ｂ ノード（第２ノード）
Ｉｒｅｆ 電流
ＭＰ１ トランジスタ（第１トランジスタ）
ＭＰ２ トランジスタ（第２トランジスタ）
ＭＮ３ トランジスタ（第３トランジスタ）
ＭＮ４ トランジスタ（第４トランジスタ）
ＭＮ５ トランジスタ（第５トランジスタ）
ＭＮ６ トランジスタ（第６トランジスタ）
ＭＰ７ トランジスタ（第７トランジスタ）
ＭＰ８ トランジスタ（第８トランジスタ）
ＭＰ９ トランジスタ（第９トランジスタ）
ＭＰ１０ トランジスタ（第１０トランジスタ）
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧

【図1】

【図2】

【図3】

【図4】