特開 2024-2590 通信システム及び通信方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024002590

(43)【公開日】2024-01-11

(54)【発明の名称】通信システム及び通信方法

(51)【国際特許分類】

   G06F 13/38 20060101AFI20231228BHJP

【ＦＩ】

G06F13/38 350

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2022101871

(22)【出願日】2022-06-24

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002000

【氏名又は名称】弁理士法人栄光事務所

(72)【発明者】

【氏名】小笠原 健一

(72)【発明者】

【氏名】古谷 仁

(57)【要約】

【課題】シリアルデータの送信元である外部機器に通知する状態と、通信システムの状態とに不整合が生じることを抑制した通信システム及び通信方法を提供する。
【解決手段】カウンタ６が、シリアルデータＳＤＡの受信を開始してからの第１クロック信号ＣＬＫのパルス数をカウントする。比較回路７が、カウンタ６のカウント値と所定値との比較結果を出力する。シリアル通信回路２が、比較結果に基づいてシリアルデータＳＤＡの受信が終了したときにカウンタ６のカウント値が所定値未満であると判定した場合、シリアルデータＳＤＡを受信できなかった旨を外部機器に通知する。
【選択図】図１

【特許請求の範囲】

【請求項1】

外部機器から送信されるシリアルデータをパラレルデータに変換すると共に、前記シリアルデータの受信終了を示す受信終了信号を出力するシリアル通信回路と、
第１クロック信号を出力する発振回路と、
前記受信終了信号を前記第１クロック信号に同期させる同期化回路と、
前記第１クロック信号に同期して動作すると共に前記第１クロック信号に同期させた前記受信終了信号の入力に応じて前記パラレルデータを取り込む処理装置とを備えた
通信システムであって、
前記シリアルデータの受信を開始してから少なくとも前記シリアルデータの受信が終了するまでの前記第１クロック信号のパルス数をカウントするカウンタと、
前記カウンタのカウント値と所定値との比較結果を出力する比較回路とを備え、
前記シリアル通信回路が、前記比較結果に基づいて前記シリアルデータの受信が終了したときに前記カウンタのカウント値が前記所定値未満であると判定した場合、前記シリアルデータを受信できなかった旨を前記外部機器に通知する、
通信システム。

【請求項2】

請求項１に記載の通信システムにおいて、
前記シリアル通信回路は、前記外部機器から送信される前記第１クロック信号よりも周波数の低い第２クロック信号を受信し、前記第２クロック信号に同期した前記受信終了信号を出力する、
通信システム。

【請求項3】

シリアル通信回路が、外部機器から送信されるシリアルデータをパラレルデータに変換すると共に、前記シリアルデータの受信終了を示す受信終了信号を出力し、
同期化回路が、前記受信終了信号を第１クロック信号に同期させ、
処理装置が、前記第１クロック信号に同期して動作すると共に前記第１クロック信号に同期させた前記受信終了信号の入力に応じて前記パラレルデータを取り込む
通信方法であって、
前記シリアル通信回路が、前記シリアルデータの受信開始から前記シリアルデータの受信終了までの間にカウントされる、前記第１クロック信号のパルス数のカウント値が所定値未満である場合、前記シリアルデータを受信できなかった旨を前記外部機器に通知する、
通信方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、通信システム及び通信方法に関する。

【背景技術】

【0002】

従来から、外部機器から受信したシリアルデータをパラレルデータに変換するシリアル通信回路を有する通信システムが知られている（特許文献１～４）。上述したパラレルデータは内部処理装置に出力され、内部処理装置がパラレルデータに従って動作を実行する。

【0003】

上述したパラレルデータをクロック信号に同期して動作する内部処理装置に読み込ませるため、アクノリッジ信号をクロック信号に同期した信号に変換して内部処理装置に出力することが考えられている。アクノリッジ信号は、シリアルデータの受信が終了した旨を示す信号であり、シリアルデータの送信元である外部機器にも送信される。

【0004】

上記クロック信号は、電源投入直後などにおいてクロック周波数が安定しないことがある。クロック信号が安定しないと、同期化したアクノリッジ信号を内部処理装置に出力できず、内部処理装置がパラレルデータを読み込めないことがある。一方、従来の通信システムは、シリアル通信回路がシリアルデータを受信できれば、内部処理装置がパラレルデータを読み込むことができたか否かに関係なく、送信元の外部機器にアクノリッジ信号を送信する。このため、シリアルデータの送信元の外部機器に通知する状態と、通信システムの状態とに不整合が起きてしまう、という課題があった。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００９－２４４９１号公報

【特許文献2】再表２００６－０７０６６３号公報

【特許文献3】特開２０００－２９９６９４号公報

【特許文献4】特開２０１５－１８４９５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、上述した事情に鑑みてなされたものであり、その目的は、シリアルデータの送信元である外部機器に通知する状態と、通信システムの状態とに不整合が生じることを抑制した通信システム及び通信方法を提供することにある。

【課題を解決するための手段】

【0007】

前述した目的を達成するために、本発明に係る通信システム及び通信方法は、下記［１］～［３］を特徴としている。
［１］
外部機器から送信されるシリアルデータをパラレルデータに変換すると共に、前記シリアルデータの受信終了を示す受信終了信号を出力するシリアル通信回路と、
第１クロック信号を出力する発振回路と、
前記受信終了信号を前記第１クロック信号に同期させる同期化回路と、
前記第１クロック信号に同期して動作すると共に前記第１クロック信号に同期させた前記受信終了信号の入力に応じて前記パラレルデータを取り込む処理装置とを備えた
通信システムであって、
前記シリアルデータの受信を開始してから少なくとも前記シリアルデータの受信が終了するまでの前記第１クロック信号のパルス数をカウントするカウンタと、
前記カウンタのカウント値と所定値との比較結果を出力する比較回路とを備え、
前記シリアル通信回路が、前記比較結果に基づいて前記シリアルデータの受信が終了したときに前記カウンタのカウント値が前記所定値未満であると判定した場合、前記シリアルデータを受信できなかった旨を前記外部機器に通知する、
通信システム。
［２］
［１］に記載の通信システムにおいて、
前記シリアル通信回路は、前記外部機器から送信される前記第１クロック信号よりも周波数の低い第２クロック信号を受信し、前記第２クロック信号に同期した前記受信終了信号を出力する、
通信システム。
［３］
シリアル通信回路が、外部機器から送信されるシリアルデータをパラレルデータに変換すると共に、前記シリアルデータの受信終了を示す受信終了信号を出力し、
同期化回路が、前記受信終了信号を第１クロック信号に同期させ、
処理装置が、前記第１クロック信号に同期して動作すると共に前記第１クロック信号に同期させた前記受信終了信号の入力に応じて前記パラレルデータを取り込む
通信方法であって、
前記シリアル通信回路が、前記シリアルデータの受信開始から前記シリアルデータの受信終了までの間にカウントされる、前記第１クロック信号のパルス数のカウント値が所定値未満である場合、前記シリアルデータを受信できなかった旨を前記外部機器に通知する、
通信方法。

【発明の効果】

【0008】

本発明によれば、シリアルデータの送信元である外部機器に通知する状態と、通信システムの状態とに不整合が生じることを抑制した通信システム及び通信方法を提供することができる。

【0009】

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。

【図面の簡単な説明】

【0010】

【図1】図１は、本発明の通信システムの一実施形態を示すブロック図である。

【図2】図２は、発振回路が安定状態である場合の図１に示す通信システムの各種信号のタイムチャートである。

【図3】図３は、電源投入直後であって、発振回路がシリアルデータの受信終了までに安定状態にならない場合の図１に示す通信システムの各種信号のタイムチャートである。

【図4】図４は、他の実施形態における電源投入直後であって、発振回路がシリアルデータの受信終了までに安定状態にならない場合の図１に示す通信システムの各種信号のタイムチャートである。

【発明を実施するための形態】

【0011】

本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。

【0012】

図１は、本発明の通信システムの一実施形態を示すブロック図である。図２は、発振回路が安定状態である場合の図１に示す通信システムの各種信号のタイムチャートである。図３は、電源投入直後であって、発振回路がシリアルデータの受信終了までに安定状態にならない場合の図１に示す通信システムの各種信号のタイムチャートである。

【0013】

図１に示すように、本実施形態の通信システム１は、図示しないマスター機器（外部機器）とＩ２Ｃ通信を行うスレーブ機器に適用した例について説明する。同図に示すように、通信システム１は、シリアル通信回路２と、発振回路３と、同期化回路４と、内部処理装置５と、カウンタ６と、比較回路７と、を備えている。

【0014】

シリアル通信回路２は、マスター機器から送信されたシリアルデータＳＤＡをパラレルデータＰＤＡに変換して後述する内部処理装置５に対して出力する回路である。マスター機器とシリアル通信回路２は、ＳＣＬラインＬ１と、ＳＤＡラインＬ２と、の２本の通信線で接続されている。マスター機器は、ＳＣＬラインＬ１を通じて第２クロック信号ＳＣＬをシリアル通信回路２に送信する。この第２クロック信号ＳＣＬに同期して、シリアルデータＳＤＡがＳＤＡラインＬ２上に送信される。

【0015】

シリアル通信回路２は、ＳＤＡラインＬ２の状態が、Ｈレベルが継続した状態からＬレベルに切り替わると、マスター機器からの通信が開始されると判定して、ウエイクアップ信号ＷＡＫＥを後述する発振回路３及びカウンタ６に出力する（図２（Ｃ）、図３（Ｃ）参照）。また、シリアル通信回路２は、第２クロック信号ＳＣＬを所定パルス分（本実施形態では８パルス分）、受信すると、シリアルデータＳＤＡの受信終了を示すアクノリッジ信号ＡＣＫ（受信終了信号）を後述する同期化回路４に出力する（図２（Ｄ）、図３（Ｄ）参照）。

【0016】

発振回路３は、電源投入直後、ウエイクアップ信号ＷＡＫＥが入力されると起動して第１クロック信号ＣＬＫを出力する（図３（Ｅ）参照）。発振回路３は、第１クロック信号ＣＬＫの周波数が第２クロック信号ＳＣＬよりも十分速くなるように設けられている。

【0017】

同期化回路４は、第２クロック信号ＳＣＬに同期したアクノリッジ信号ＡＣＫを、第１クロック信号ＣＬＫに同期したアクノリッジ信号ＡＣＫ＿ＳＹＮＣに変換して後述する内部処理装置５に対して出力する。本実施形態では、図２に示すように、同期化回路４は、アクノリッジ信号ＡＣＫが立ち上がった直後に第１クロック信号ＣＬＫが立ち上がったタイミングでＨレベルとなり、アクノリッジ信号ＡＣＫが立ち下がった直後に第１クロック信号ＣＬＫが立ち上がったタイミングでＬレベルとなるアクノリッジ信号ＡＣＫ＿ＳＹＮＣを出力する。

【0018】

内部処理装置５は、第１クロック信号ＣＬＫに同期して動作し、アクノリッジ信号ＡＣＫ＿ＳＹＮＣの受信に応じたタイミングで、パラレルデータＰＤＡを読み取り、読み取ったパラレルデータＰＤＡに応じた動作を行う。

【0019】

ところで、電源投入直後は、図３（Ｅ）に示すように、発振回路３が安定せずに、第１クロック信号ＣＬＫの周波数が低い。第１クロック信号ＣＬＫの周波数が低いと、図３（Ｄ）～図３（Ｆ）に示すように、アクノリッジ信号ＡＣＫの立ち上がった後、第１クロック信号ＣＬＫが立ち上がる前にアクノリッジ信号ＡＣＫが立ち下がってしまい、同期化回路４がアクノリッジ信号ＡＣＫ＿ＳＹＮＣを出力することができない。アクノリッジ信号ＡＣＫ＿ＳＹＮＣを出力できないと、内部処理装置５は、パラレルデータＰＤＡを読み込むことができず、処理を実行することができない。

【0020】

上述した内部処理装置５がパラレルデータＰＤＡを読み込むことができない状態をマスター機器に伝えるために、本実施形態の通信システム１は、カウンタ６及び比較回路７を備えている。カウンタ６は、ウエイクアップ信号ＷＡＫＥが入力されると、カウント値をリセットして、カウントを開始する（図２（Ｇ）、図３（Ｇ）参照）。カウンタ６は、カウント値を後述する比較回路７に対して出力する。

【0021】

比較回路７は、カウンタ６から入力されたカウント値と基準値（本実施形態では３Ｆに設定）とを比較し、カウント値が基準値を超えると、Ｈレベルの有効信号ＶＡＬＩＤをシリアル通信回路２に出力する（図２（Ｉ）参照）。

【0022】

次に、上述した構成の通信システム１の動作の詳細を図２及び図３を参照して説明する。図２に示すように、発振回路３が安定して、第１クロック信号ＣＬＫが正常に処理できる周波数まで上昇していれば、シリアル通信回路２が、ウエイクアップ信号ＷＡＫＥを出力してから第２クロック信号ＳＣＬを８パルス分、カウントしている間に、カウンタ６のカウント値が基準値３Ｆを越え、比較回路７から有効信号ＶＡＬＩＤが出力される。

【0023】

この場合、シリアル通信回路２は、第２クロック信号ＳＣＬを８パルス分カウントし、シリアルデータＳＤＡの受信が終了した後、有効信号ＶＡＬＩＤがＨレベルとなっていれば、発振回路３が安定していると判定する。シリアル通信回路２は、発振回路３が安定していると判定すると、第２クロック信号ＳＣＬの９パルス目においてＳＤＡラインＬ２をＬレベルとしたアクノリッジ信号ＡＣＫを出力する。マスター機器は、第２クロック信号ＳＣＬの９パルス目においてＳＤＡラインＬ２がＬレベルであれば、通信システム１が正常にシリアルデータＳＤＡを受信したと判定できる。

【0024】

一方、図３に示すように、電源投入直後などで発振回路３が安定せずに、第１クロック信号ＣＬＫが正常に処理できる周波数より低ければ、シリアル通信回路２が、ウエイクアップ信号ＷＡＫＥを出力して第２クロック信号ＳＣＬを８パルス分、カウントし終わっても、カウンタ６のカウント値が基準値３Ｆを越えず、比較回路７から有効信号ＶＡＬＩＤが出力されない。

【0025】

この場合、シリアル通信回路２は、第２クロック信号ＳＣＬを８パルス分カウントし、シリアルデータＳＤＡの受信が終了した後、有効信号ＶＡＬＩＤがＬレベルとなっていれば、発振回路３が安定していないと判定する。シリアル通信回路２は、発振回路３が安定していないと判定すると、第２クロック信号ＳＣＬの９パルス目においてＳＤＡラインＬ２をＨレベルとしてノンアクノリッジ信号ＮＡＣＫを出力する。マスター機器は、第２クロック信号ＳＣＬの９パルス目においてＳＤＡラインＬ２がＨレベルであれば、通信システム１が正常にシリアルデータＳＤＡを受信できていないと判定し、シリアルデータＳＤＡを再送する。

【0026】

上述した実施形態によれば、シリアル通信回路２が、シリアルデータＳＤＡの受信開始からシリアルデータＳＤＡの受信終了までの間にカウントされる、第１クロック信号ＣＬＫのパルス数のカウント値が所定値未満である場合、シリアルデータＳＤＡを受信できなかった旨を外部機器に通知する。このため、シリアルデータＳＤＡの送信元である外部機器に通知する状態と、通信システムの状態とに不整合が生じることを抑制できる。

【0027】

なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。

【0028】

上述した実施形態では、シリアル通信回路２は、図３に示すように、８パルス目のシリアルデータＳＤＡに連続してノンアクノリッジ信号ＮＡＣＫを出力していたが、これに限ったものではない。図４に示すように、シリアル通信回路２は、８パルス目のシリアルデータＳＤＡの送信後、ＳＤＡラインＬ２をＬレベルとし、その後Ｈレベルのノンアクノリッジ信号ＮＡＣＫを出力してもよい。

【0029】

また、上述した実施形態では、通信システム１は、Ｉ２Ｃ通信に適用した例について説明していたが、これに限ったものではない。Ｉ２Ｃ通信に限定されず、他のシリアル通信に適用してもよい。

【符号の説明】

【0030】

１ 通信システム
２ シリアル通信回路
３ 発振回路
４ 同期化回路
５ 内部処理装置（処理装置）
６ カウンタ
７ 比較回路
ＳＤＡ シリアルデータ
ＡＣＫ アクノリッジ信号（受信終了信号）
ＣＬＫ 第１クロック信号
ＳＣＬ 第２クロック信号
ＰＤＡ パラレルデータ

【図1】

【図2】

【図3】

【図4】