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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024027025
(43)【公開日】2024-02-29
(54)【発明の名称】メモリ回路及び双安定回路並びにメモリ処理方法
(51)【国際特許分類】
G06F 7/58 20060101AFI20240221BHJP
G06G 7/60 20060101ALI20240221BHJP
G06G 7/122 20060101ALI20240221BHJP
【ＦＩ】
G06F7/58
G06G7/60
G06G7/122
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022129712
(22)【出願日】2022-08-16
(71)【出願人】
【識別番号】504173471
【氏名又は名称】国立大学法人北海道大学
(74)【代理人】
【識別番号】110000958
【氏名又は名称】弁理士法人インテクト国際特許事務所
(74)【代理人】
【識別番号】100173510
【弁理士】
【氏名又は名称】美川 公司
(72)【発明者】
【氏名】浅井 哲也
(72)【発明者】
【氏名】村松 聖倭
(72)【発明者】
【氏名】佐々木 義明
(72)【発明者】
【氏名】西田 浩平
(57)【要約】
【課題】確率的コンピューティングで用いられるパルス出力信号を出力するための回路全体の更なる低電力化及び小面積化を可能とする。
【解決手段】ＨＩＧＨ状態である確率がｐであるパルス出力信号を出力する確率的メモリであって、第１安定状態、第２安定状態及び不安定状態を含む双安定特性に基づいてパルス出力信号を出力すると共に平行移動回路１に帰還させる双安定回路２と、フローティングゲートトランジスタを含んで双安定回路２に接続され、双安定回路２からパルス出力信号が帰還され、且つ双安定特性全体を状態軸方向に平行移動させる平行移動回路１と、フローティングゲート電圧を確率ｐに対応させて制御することで、双安定特性の平行移動における移動量等を制御する電圧制御回路３と、を備え、ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダムノイズ信号ＮＺを取得し、平行移動回路１に帰還されるパルス出力信号に重畳する。
【選択図】図３
【解決手段】ＨＩＧＨ状態である確率がｐであるパルス出力信号を出力する確率的メモリであって、第１安定状態、第２安定状態及び不安定状態を含む双安定特性に基づいてパルス出力信号を出力すると共に平行移動回路１に帰還させる双安定回路２と、フローティングゲートトランジスタを含んで双安定回路２に接続され、双安定回路２からパルス出力信号が帰還され、且つ双安定特性全体を状態軸方向に平行移動させる平行移動回路１と、フローティングゲート電圧を確率ｐに対応させて制御することで、双安定特性の平行移動における移動量等を制御する電圧制御回路３と、を備え、ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダムノイズ信号ＮＺを取得し、平行移動回路１に帰還されるパルス出力信号に重畳する。
【選択図】図３
【特許請求の範囲】
【請求項1】
ＨＩＧＨ状態と、当該ＨＩＧＨ状態よりも小さいＬＯＷ状態と、の間で状態が遷移し、且つ当該状態が前記ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力するメモリ回路であって、
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力すると共に、当該パルス出力信号を平行移動回路に帰還させる双安定回路と、
フローティングゲートトランジスタを含んで前記双安定回路に接続される前記平行移動回路であって、当該双安定回路から前記パルス出力信号が帰還され、且つ前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる前記平行移動回路と、
前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御回路と、
ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得部と、
を備えることを特徴とするメモリ回路。
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力すると共に、当該パルス出力信号を平行移動回路に帰還させる双安定回路と、
フローティングゲートトランジスタを含んで前記双安定回路に接続される前記平行移動回路であって、当該双安定回路から前記パルス出力信号が帰還され、且つ前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる前記平行移動回路と、
前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御回路と、
ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得部と、
を備えることを特徴とするメモリ回路。
【請求項2】
請求項１に記載のメモリ回路において、
前記双安定回路は複数のトランジスタにより構成されており、
前記双安定回路の回路係数が、前記双安定特性に対応したポテンシャル係数に基づいた回路係数となるように、当該双安定回路に含まれる前記トランジスタのゲート電圧を制御する第２電圧制御回路が、前記平行移動回路と前記双安定回路との間に接続されていることを特徴とするメモリ回路。
前記双安定回路は複数のトランジスタにより構成されており、
前記双安定回路の回路係数が、前記双安定特性に対応したポテンシャル係数に基づいた回路係数となるように、当該双安定回路に含まれる前記トランジスタのゲート電圧を制御する第２電圧制御回路が、前記平行移動回路と前記双安定回路との間に接続されていることを特徴とするメモリ回路。
【請求項3】
請求項１又は請求項２に記載のメモリ回路において、
前記双安定回路及び前記平行移動回路は、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されており、
前記平行移動回路を構成する前記ＭＯＳＦＥＴ及び前記双安定回路において前記双安定特性に関わる前記ＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されることを特徴とするメモリ回路。
前記双安定回路及び前記平行移動回路は、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されており、
前記平行移動回路を構成する前記ＭＯＳＦＥＴ及び前記双安定回路において前記双安定特性に関わる前記ＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されることを特徴とするメモリ回路。
【請求項4】
請求項１から請求項３のいずれか一項に記載のメモリ回路において、
前記ランダム信号が線形帰還シフトレジスタから出力される擬似乱数のノイズ信号であることを特徴とするメモリ回路。
前記ランダム信号が線形帰還シフトレジスタから出力される擬似乱数のノイズ信号であることを特徴とするメモリ回路。
【請求項5】
請求項１から請求項４のいずれか一項に記載のメモリ回路において、
前記双安定回路から出力された前記パルス出力信号を用いた人工知能の処理を行う学習装置から出力され且つ当該処理における重み付けに対応した増加信号及び減少信号が入力される入力部を更に備え、
前記電圧制御回路は、当該入力された増加信号及び減少信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御することを特徴とするメモリ回路。
前記双安定回路から出力された前記パルス出力信号を用いた人工知能の処理を行う学習装置から出力され且つ当該処理における重み付けに対応した増加信号及び減少信号が入力される入力部を更に備え、
前記電圧制御回路は、当該入力された増加信号及び減少信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御することを特徴とするメモリ回路。
【請求項6】
請求項１から請求項４のいずれか一項に記載のメモリ回路において、
当該メモリ回路は、前記双安定回路から出力された前記パルス出力信号を用いて記憶処理を行う処理部を備える確率的コンピュータに含まれており、
前記電圧制御回路は、前記処理部から出力される記憶値信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御することを特徴とするメモリ回路。
当該メモリ回路は、前記双安定回路から出力された前記パルス出力信号を用いて記憶処理を行う処理部を備える確率的コンピュータに含まれており、
前記電圧制御回路は、前記処理部から出力される記憶値信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御することを特徴とするメモリ回路。
【請求項7】
ＨＩＧＨ状態と、当該ＨＩＧＨ状態よりも小さいＬＯＷ状態と、の間で状態が遷移し、且つ当該状態が前記ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力するメモリ回路であり、且つ、双安定回路と、フローティングゲートトランジスタを含んで前記双安定回路に接続される平行移動回路と、電圧制御回路と、ランダム信号取得部と、を備えるメモリ回路において実行されるメモリ処理方法であって、
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記双安定回路により前記パルス出力信号を出力すると共に、当該パルス出力信号を前記平行移動回路に帰還させる出力／帰還工程と、
前記双安定回路から前記パルス出力信号が帰還される前記平行移動回路により、前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる平行移動工程と、
前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて前記電圧制御回路により制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御工程と、
ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を前記ランダム信号取得部により取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得工程と、
を含むことを特徴とするメモリ処理方法。
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記双安定回路により前記パルス出力信号を出力すると共に、当該パルス出力信号を前記平行移動回路に帰還させる出力／帰還工程と、
前記双安定回路から前記パルス出力信号が帰還される前記平行移動回路により、前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる平行移動工程と、
前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて前記電圧制御回路により制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御工程と、
ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を前記ランダム信号取得部により取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得工程と、
を含むことを特徴とするメモリ処理方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリ回路及びメモリ処理方法の技術分野に属する。より詳細には、人工知能（いわゆるＡＩ（Artificial Intelligence））を用いた学習装置や確率的コンピューティング（Stochastic Computing（以下、単に「ＳＣ」と称する）に用いられるメモリ回路及び当該メモリ回路上のメモリ処理方法の技術分野に属する。
【背景技術】
【0002】
近年、いわゆる「もののインターネット（Internet of Things）」の拡がりに伴い、例えば人が装着しているウェラブル端末等における、いわゆるエッジコンピューティングに関する研究開発が盛んである。
【0003】
一方、上記もののインターネットと並行して、近年は、人工知能（Artificial Intelligence（ＡＩ））に関する研究開発も活発に行われているが、当該人工知能の研究開発においては、ＡＩとしての積和演算のコスト（具体的には、処理部に求められる高速性や、処理に必要とされるメモリ量等）が飛躍的に増加してしまっている。このため、特に集積回路自体の面積やその消費電力に大幅な制限のある上記エッジコンピューティングに対してＡＩの集積回路を適用しようとしたとき、上記コストによる障壁が非常に大きいものとなっている。よって、上記エッジコンピューティングにＡＩ集積回路を応用する場合には、回路としての電力効率を可能な限り高めることが求められている。
【0004】
そこで、上記の観点で様々なアーキテクチャのエッジコンピューティングへの適用を検討したとき、本発明の発明者らは、５０年以上の歴史のある上記ＳＣに着目した。このＳＣは、確率を用いることで回路面積を大幅に低減する演算手法である。本来、ＳＣは、確率の性質によって演算結果にばらつきがあることが特徴であるが、近年における画像処理やディープラーニング（深層学習）等の、演算結果に「ある程度の誤差」が許容される様々なアプリケーションでの応用可能性が示されつつある演算手法である。そして、上記エッジコンピューティングにおけるＡＩの集積回路においても上記「ある程度の誤差」が許容されるため、当該エッジコンピューティングにＳＣを導入することによる小面積化や低消費電力化の恩恵が予想できる。ここで、上記ＳＣを用いたエッジコンピューティングにおけるＡＩの集積回路を実現するための要素技術の例としては、例えば下記特許文献１に記載されているデジタル回路向けの真性乱数発生器が挙げられる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表２００６－５０９２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上記特許文献１に記載されている技術を含む先行技術では、その構成にデコーダ及びエンコーダ並びにメモリ回路を必要とする場合が多く、この場合は、ＳＣに対応した確率的コンピュータとしての低消費電力化及び小面積化が十分ではないという問題点があった。
【0007】
そこで本発明は、上記の要請及び問題点に鑑みて為されたもので、その課題の一例は、ＳＣ自体やＳＣを用いたＡＩの集積回路に用いられるパルス出力信号を出力するための回路全体の更なる低電力化及び小面積化を可能とするメモリ回路及び当該メモリ回路において実行されるメモリ処理方法を提供することにある。
【課題を解決するための手段】
【0008】
上記の課題を解決するために、請求項１に記載の発明は、ＨＩＧＨ状態と、当該ＨＩＧＨ状態よりも小さいＬＯＷ状態と、の間で状態が遷移し、且つ当該状態が前記ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力する確率的メモリ等のメモリ回路であって、状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力すると共に、当該パルス出力信号を平行移動回路に帰還させる双安定回路と、フローティングゲートトランジスタを含んで前記双安定回路に接続される前記平行移動回路であって、当該双安定回路から前記パルス出力信号が帰還され、且つ前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる前記平行移動回路と、前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御回路と、ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳する平行移動回路等のランダム信号取得部と、を備える。
【0009】
上記の課題を解決するために、請求項７に記載の発明は、ＨＩＧＨ状態と、当該ＨＩＧＨ状態よりも小さいＬＯＷ状態と、の間で状態が遷移し、且つ当該状態が前記ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力する確率的メモリ等のメモリ回路であり、且つ、双安定回路と、フローティングゲートトランジスタを含んで前記双安定回路に接続される平行移動回路と、電圧制御回路と、ランダム信号取得部と、を備えるメモリ回路において実行されるメモリ処理方法であって、状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記双安定回路により前記パルス出力信号を出力すると共に、当該パルス出力信号を前記平行移動回路に帰還させる出力／帰還工程と、前記双安定回路から前記パルス出力信号が帰還される前記平行移動回路により、前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる平行移動工程と、前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて前記電圧制御回路により制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御工程と、ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を前記ランダム信号取得部により取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得工程と、を含む。
【0010】
請求項１又は請求項７に記載の発明によれば、ＨＩＧＨ状態とＬＯＷ状態との間で状態が遷移し且つ当該状態がＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力させるに際し、第１安定状態、第２安定状態及び不安定状態を含む双安定特性を有してパルス出力信号を出力する双安定回路の双安定特性全体を平行移動回路により状態軸方向に平行移動させる場合に、平行移動回路のフローティングゲートトランジスタのフローティングゲート電圧を確率ｐに対応させて制御することで、当該平行移動における移動量及び移動方向を制御する。そして、ランダム信号を取得し、平行移動回路に帰還されるパルス出力信号に重畳する。よって、ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を少ない数のトランジスタを用いて生成できることから、当該パルス出力信号を出力するための回路全体の低電力化及び小面積化が可能となる。
【0011】
上記の課題を解決するために、請求項２に記載の発明は、請求項１に記載のメモリ回路において、前記双安定回路は複数のトランジスタにより構成されており、前記双安定回路の回路係数が、前記双安定特性に対応したポテンシャル係数に基づいた回路係数となるように、当該双安定回路に含まれる前記トランジスタのゲート電圧を制御する中間回路等の第２電圧制御回路が、前記平行移動回路と前記双安定回路との間に接続されている。
【0012】
請求項２に記載の発明によれば、請求項１に記載の発明の作用に加えて、双安定回路の回路係数がその双安定特性に対応したポテンシャル係数に基づいた回路係数となるように、双安定回路に含まれるトランジスタのゲート電圧が制御されるので、所定のポテンシャル係数を変更することなく、必要な双安定特性を備える双安定回路を実現することができる。
【0013】
上記の課題を解決するために、請求項３に記載の発明は、請求項１又は請求項２に記載のメモリ回路において、前記双安定回路及び前記平行移動回路は、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されており、前記平行移動回路を構成する前記ＭＯＳＦＥＴ及び前記双安定回路において前記双安定特性に関わる前記ＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されるように構成される。
【0014】
請求項３に記載の発明によれば、請求項１又は請求項２に記載の発明の作用に加えて、双安定回路及び平行移動回路が複数のＭＯＳＦＥＴにより構成されており、平行移動回路を構成するＭＯＳＦＥＴ及び双安定特性に関わるＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されるので、メモリ回路としての低電力化を促進することができる。
【0015】
上記の課題を解決するために、請求項４に記載の発明は、請求項１から請求項３のいずれか一項に記載のメモリ回路において、前記ランダム信号が線形帰還シフトレジスタから出力される擬似乱数のノイズ信号であるように構成される。
【0016】
請求項４に記載の発明によれば、請求項１から請求項３のいずれか一項に記載の発明の作用に加えて、ランダム信号が線形帰還シフトレジスタから出力される擬似乱数のノイズ信号であるので、所望されるノイズ信号をデジタル回路によって擬似的に発生させることで、ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を正確に出力することができる。
【0017】
上記の課題を解決するために、請求項５に記載の発明は、請求項１から請求項４のいずれか一項に記載のメモリ回路において、前記双安定回路から出力された前記パルス出力信号を用いた人工知能の処理を行う学習装置から出力され且つ当該処理における重み付けに対応した増加信号及び減少信号が入力される電圧制御回路等の入力部を更に備え、前記電圧制御回路は、当該入力された増加信号及び減少信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御するように構成される。
【0018】
請求項５に記載の発明によれば、請求項１から請求項４のいずれか一項に記載の発明の作用に加えて、パルス出力信号を用いた人工知能の処理を行う学習装置から出力され且つ当該処理における重み付けに対応した増加信号及び減少信号に基づきフローティングゲート電圧が確率ｐに対応させて制御される。よって、ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号が学習装置に用いられる場合における低電力化及び小面積化が可能となる。
【0019】
上記の課題を解決するために、請求項６に記載の発明は、請求項１から請求項４のいずれか一項に記載のメモリ回路において、当該メモリ回路は、前記双安定回路から出力された前記パルス出力信号を用いて記憶処理を行う処理部を備える確率的コンピュータに含まれており、前記電圧制御回路は、前記処理部から出力される記憶値信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御するように構成される。
【0020】
請求項６に記載の発明によれば、請求項１から請求項４のいずれか一項に記載の発明の作用に加えて、当該メモリ回路が確率的コンピュータに含まれており、当該確率的コンピュータの処理部から出力される記憶値信号に基づきフローティングゲート電圧が確率ｐに対応させて制御される。よって、ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号が確率的コンピュータに用いられる場合における低電力化及び小面積化が可能となる。
【発明の効果】
【0021】
本発明によれば、ＨＩＧＨ状態とＬＯＷ状態との間で状態が遷移し且つ当該状態がＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力させるに際し、第１安定状態、第２安定状態及び不安定状態を含む双安定特性を有してパルス出力信号を出力する双安定回路の双安定特性全体を平行移動回路により状態軸方向に平行移動させる場合に、平行移動回路のフローティングゲートトランジスタのフローティングゲート電圧を確率ｐに対応させて制御することで、当該平行移動における移動量及び移動方向を制御する。そして、ランダム信号を取得し、平行移動回路に帰還されるパルス出力信号に重畳する。
【0022】
従って、ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を少ない数のトランジスタを用いて生成できることから、当該パルス出力信号を出力するための回路全体の低電力化及び小面積化が可能となる。
【図面の簡単な説明】
【0023】
【図1】本発明の原理を説明する図（Ｉ）であり、（ａ）は本発明におけるパルス出力信号の一例を示す波形図であり、（ｂ）は本発明における双安定特性を例示する図である。
【図2】本発明の原理を説明する図（II）であり、（ａ）は本発明における双安定特性とパルス出力信号との関係を示す図（ｉ）であり、（ｂ）は当該関係を示す図（ii）であり、（ｃ）は当該関係を示す図（iii）である。
【図3】実施形態の確率的メモリの概要構成を示すブロック図等であり、（ａ）は当該ブロック図であり、（ｂ）は実施形態のサブスレッショルド特性を示す図である。
【図4】実施形態の確率的メモリにおけるフローティングゲート電圧の変化と双安定特性の変化との関係を示す図である。
【図5】実施形態の確率的メモリを構成する平行移動回路及び双安定回路の構成を示す回路図である。
【図6】実施形態の確率的メモリにおけるフローティングゲート電圧の変化とパルス出力信号における確率の変化との関係を示す図である。
【図7】実施形態の確率的メモリに対応したノイズ信号生成回路の構成を示す回路図である。
【図8】実施形態の確率的メモリで使用されるランダムノイズ信号等を示す図であり、（ａ）は当該ランダムノイズ信号を示す波形図であり、（ｂ）は当該ランダムノイズ信号を用いた場合のパルス出力信号の変化をそれぞれ示す波形図である。
【図9】実施形態の確率的メモリのパルス出力信号における確率とフローティングゲート電圧との関係を例示する図等であり、（ａ）は当該例示する図であり、（ｂ）は当該確率の分解能を説明する図である。
【図10】実施形態の確率的メモリによるメモリ処理方法を示すフローチャートである。
【図11】変形形態の確率的メモリを構成する平行移動回路及び双安定回路等の構成を示す回路図である。
【発明を実施するための形態】
【0024】
次に、本発明の原理及び当該原理を用いて本発明を実施するための形態について、それぞれ図面を用いて説明する。なお、その原理と共に以下に説明される本発明の実施形態は、状態ｘ２（具体的には例えば「１」）と、当該状態ｘ２よりも小さい状態ｘ１（具体的には例えば「０」）と、の間で状態が遷移し、且つ当該状態が状態ｘ２である確率が確率ｐ（０＜ｐ＜１）であるパルス出力信号を出力する確率的メモリに対して本発明を適用した場合の実施形態である。このとき、実施形態の確率的メモリでは、上記パルス出力信号における上記確率ｐが本発明により可変に制御可能とされている。そして、実施形態の確率的メモリが、本発明の「メモリ回路」の一例に相当する。
【0025】
【0026】
実施形態の確率的メモリは、上述及び図１（ａ）に一例を示す通り、状態ｘ２と状態ｘ１（但し、状態ｘ２＞状態ｘ１）との間で状態が遷移し、且つ当該状態が状態ｘ２である確率が「ｐ」であるパルス出力信号Ｖｏｕｔを出力する確率的メモリである。より具体的に、先ず当該パルス出力信号Ｖｏｕｔでは、その状態が状態ｘ１となることと状態ｘ２となることとが、例えば予め設定された周期（サンプリング周期）でランダムに繰り返される。そして、例えば、１０００回の当該周期のうち状態ｘ２となった周期が５００回であったとすると、パルス出力信号Ｖｏｕｔとしての上記確率ｐは、５００／１０００＝０．５となる。また、例えば上記周期が五回である場合で、二回連続して状態ｘ２となり、残る三回は状態ｘ１となったとすると、この場合の上記確率ｐは２／５＝０．４となる。
【0027】
そして、上述したような確率的メモリにおける低消費電力化及び小面積化を実現するに当たり、本発明の発明者らは、双安定回路（例えばいわゆる双安定マルチバイブレータ）における双安定特性を応用することを検討した。
【0028】
このとき、本発明に応用される双安定特性とは、例えば図１（ｂ）に示すような、状態ｘとそれに対応するポテンシャル（Potential）との関係としてのいわゆる「二重井戸構造」を有する双安定特性ＭＶである。この双安定特性ＭＶでは、図１（ｂ）に例示する場合においては、状態ｘ１及び状態ｘ２において状態ｘ及びそれに対応するポテンシャルが安定する。これに対し、状態ｘ０では、状態ｘ及びそれに対応するポテンシャルが不安定となる。
【0029】
そして、図２（ａ）に例示するように、双安定特性ＭＶにおける状態ｘが状態ｘ０であるタイミングで外部からノイズ信号が印加されると、状態ｘ及びポテンシャルは、それらが不安定な状態ｘ０から安定な状態ｘ１又は状態ｘ２のいずれかに移動する（すなわち状態ｘが遷移する）こととなる。ここで、このようなノイズ信号の印加を複数回繰り返すと、状態ｘ（及び対応するポテンシャル）は、状態ｘ０を跨いで二つの状態ｘ１と状態ｘ２との間で確率的に変化するように見做せることとなる。これはすなわち、当該ノイズ信号に対応する確率的メモリとしての上記パルス出力信号Ｖｏｕｔが、状態ｘ１と状態ｘ２との間で確率的に遷移することに相当している。
【0030】
上記のような双安定特性ＭＶにおいて、例えば図２（ｂ）に例示するように、双安定特性ＭＶ（ポテンシャル）全体を、その全体形状を維持したまま、状態ｘ軸において左方（状態ｘが小さくなる方向）に平行移動した場合、状態ｘが状態ｘ０であるときにノイズ信号が印加されて当該状態ｘが遷移する（移動する）確率は、状態ｘ１＜状態ｘ２となる。これはすなわち、図２（ｂ）右に例示するように、上記パルス出力信号Ｖｏｕｔとしての確率ｐが大きくなることを意味する。これに対し、例えば図２（ｃ）に例示するように、双安定特性ＭＶ（ポテンシャル）全体を、その全体形状を維持したまま、状態ｘ軸において右方（状態ｘが大きくなる方向）に平行移動した場合、状態ｘが状態ｘ０であるときにノイズ信号が印加されて当該状態ｘが遷移する（移動する）確率は、状態ｘ１＞状態ｘ２となる。これはすなわち、図２（ｃ）右に例示するように、上記パルス出力信号Ｖｏｕｔとしての確率ｐが小さくなることを意味する。
【0031】
以上の通りであるので、図２にそれぞれ例示するように、双安定特性ＭＶを平行移動させる際の移動方向及び移動量を制御することができれば、結果として、確率的メモリとしてのパルス出力信号Ｖｏｕｔにおける確率ｐを自在に制御することが可能となることが判る。このことはすなわち、確率的メモリとしての「確率を記憶する」ことが可能となることを意味する。そこで本発明の発明者らは、以上説明した原理に基づいて、双安定特性ＭＶを状態ｘ軸の方向に平行移動させることが可能な双安定回路を検討した。
【0032】
（II）実施形態
次に、上述した原理に基づく本発明の実施形態について、図３乃至図１０を用いて具体的に説明する。なお、図３は実施形態の確率的メモリの概要構成を示すブロック図等であり、図４は当該確率的メモリにおけるフローティングゲート電圧の変化と双安定特性の変化との関係を示す図であり、図５は当該確率的メモリを構成する平行移動回路及び双安定回路の構成を示す回路図である。また、図６は当該確率的メモリにおけるフローティングゲート電圧の変化とパルス出力信号における確率の変化との関係を示す図であり、図７は当該確率的メモリに対応したノイズ信号生成回路の構成を示す回路図であり、図８は当該確率的メモリで使用されるランダムノイズ信号等を示す図である。更に、図９は当該確率的メモリのパルス出力信号における確率とフローティングゲート電圧との関係を例示する図等であり、図１０は当該確率的メモリによるメモリ処理方法を示すフローチャートである。
次に、上述した原理に基づく本発明の実施形態について、図３乃至図１０を用いて具体的に説明する。なお、図３は実施形態の確率的メモリの概要構成を示すブロック図等であり、図４は当該確率的メモリにおけるフローティングゲート電圧の変化と双安定特性の変化との関係を示す図であり、図５は当該確率的メモリを構成する平行移動回路及び双安定回路の構成を示す回路図である。また、図６は当該確率的メモリにおけるフローティングゲート電圧の変化とパルス出力信号における確率の変化との関係を示す図であり、図７は当該確率的メモリに対応したノイズ信号生成回路の構成を示す回路図であり、図８は当該確率的メモリで使用されるランダムノイズ信号等を示す図である。更に、図９は当該確率的メモリのパルス出力信号における確率とフローティングゲート電圧との関係を例示する図等であり、図１０は当該確率的メモリによるメモリ処理方法を示すフローチャートである。
【0033】
図３（ａ）に示すように、実施形態の確率的メモリＳＭは、平行移動回路１と、双安定回路２と、電圧制御回路３と、ノイズ信号印加回路４と、により構成されている。この構成において双安定回路２は、上記双安定特性ＭＶ乃至双安定特性ＭＶ２を有する双安定回路であって、確率的メモリＳＭとしての上記パルス出力信号Ｖｏｕｔを出力すると共に、当該パルス出力信号Ｖｏｕｔを平行移動回路１に帰還させる。このとき、平行移動回路１に帰還されるパルス出力信号Ｖｏｕｔには、上記ノイズ信号（図２参照）としてのランダムノイズ信号ＮＺがキャパシタＣ１を介してノイズ信号印加回路４から重畳されている。すなわち、平行移動回路１においてパルス出力信号Ｖｏｕｔが帰還される部分が、本発明の「ランダム信号取得部」の一例に相当する。また、電圧制御部３が本発明の「入力部」の一例に相当する。
【0034】
一方、平行移動回路１は、上記ランダムノイズ信号ＮＺが重畳されて帰還されるパルス出力信号Ｖｏｕｔと、電圧制御回路３からのフローティングゲート電圧Ｖｆｇと、に基づき、双安定回路２における上記双安定特性ＭＶの、状態ｘ軸方向の移動方向及び移動量を制御する（図２参照）。このとき電圧制御回路３は、図示しない所定のメモリ機能等を有して構成されており、外部から入力される入力信号ＩＮに基づいて、上記移動方向及び移動量が所望される方向及び移動量となるように（換言すれば、パルス出力信号Ｖｏｕｔとしての確率ｐが所望される値となるように）上記フローティングゲート電圧Ｖｆｇを生成して平行移動回路１に出力する。この電圧制御回路３自体の具体的な構成としては、基本的には従来の同種電圧制御回路と同様の構成を備えている。これらにより、上記ランダムノイズ信号ＮＺが印加されつつ上記双安定特性ＭＶの上記移動方向及び移動量が平行移動回路１により制御された結果、所望の確率ｐを有するパルス出力信号Ｖｏｕｔが双安定回路２から出力され且つ平行移動回路１に帰還される。
【0035】
ここで、上記平行移動回路１及び双安定回路２は、それぞれ、複数のＭＯＳＦＥＴが接続されて構成されている。なお以下の説明においては、上記ＭＯＳＦＥＴを単に「ＦＥＴ」と称する。そして、平行移動回路１及び双安定回路２を構成するＦＥＴには、詳細を後述するようにｐ型のＦＥＴとｎ型のＦＥＴとが含まれている。また、平行移動回路１を構成するＦＥＴの一つとしては、後述するようにフローティングゲートＦＥＴが用いられる。
【0036】
更に、平行移動回路１及び双安定回路２を構成する各ＦＥＴは、その各々について低電力での駆動（すなわち、低電圧、低電流での駆動）が要求されることから、いわゆるサブスレッショルド特性が発揮される領域で駆動される。このとき、当該サブスレッショルド特性とは、図３（ｂ）に例示するように、ＦＥＴのゲート電圧がそのしきい値以下である場合において、当該ＦＥＴに微弱な電流が流れる特性のことである。そして、サブスレッショルド特性に対応する飽和電流の値は、以下の式（１）で示されるように、ゲート電圧Ｖｇの指数関数として表される。
【数1】
【0037】
次に、上記平行移動回路１及び双安定回路２それぞれの回路構成を検討するに当たり、本発明の発明者らは、当該回路構成に対応する特性式を検討した。すなわち、上記式（１）で示したように指数関数で表されるサブスレッショルド特性を用いた回路が双安定特性ＭＶを備えるためには、先ず、当該双安定特性ＭＶとしてのポテンシャル（ポテンシャル関数）が指数関数で表される必要がある。そこで、実施形態の確率的メモリＳＭから出力されるパルス出力信号ＶｏｕｔのポテンシャルＨ（Ｖｏｕｔ）を以下の式（２）のように定義する。
このとき、差動電圧Ｖ’を上記式（３）のように表すとすると、各定数ａ乃至定数ｄを適切な値に設定すれば、所望される双安定特性ＭＶ（すなわち、二重井戸構造の双安定特性ＭＶ（図１（ｂ）及び図２参照））が得られることになる。そして更に、メモリ保持電圧としてのフローティングゲート電圧Ｖｆｇの正負に応じて、双安定特性ＭＶを、図４に示されるように状態ｘ軸方向に平行移動させることが可能となる。
【数2】
【0038】
ここで、図４に例示される場合において、パルス出力信号Ｖｏｕｔが双安定特性ＭＶを有するためには、出力電圧としての当該パルス出力信号Ｖｏｕｔが以下の式（４）の微分方程式を満たす必要がある。
このとき、当該微分方程式（４）は指数関数で表されているため、結局のところ、同様に指数関数で表される上記サブスレッショルド特性を用いれば、上述した式（２）乃至式（４）に対応した具体的な回路構成を実現することができる。すなわち、上記式（３）と式（４）に対応した回路を検討することによって、出力電圧としてのパルス出力信号Ｖｏｕｔが双安定特性ＭＶを用いることとなる平行移動回路１及び双安定回路２が実現できる。
【数3】
【0039】
次に、上述した検討によって具体化された平行移動回路１及び双安定回路２それぞれの回路構成について、図５を用いて説明する。
【0040】
先ず、実施形態の平行移動回路１は、図５に示すフローティングゲートＦＥＴ１０及びＦＥＴ１１乃至ＦＥＴ１４が、図５に示すように接続されて構成されている。そして、フローティングゲートＦＥＴ１０のゲート電圧がフローティングゲート電圧Ｖｆｇとして電圧制御回路３により制御される。このとき電圧制御回路３は、上記メモリ機能に記憶されている記憶制御値等に基づき、上記入力信号ＩＮに対応したフローティングゲート電圧Ｖｆｇを生成して平行移動回路１に出力する。また、図５に示す回路構成の平行移動回路１の出力電圧Ｖ’は、上記式（３）に対応した下記式（５）により示される。この式（５）により、フローティングゲート電圧Ｖｆｇに基づいて上記出力電圧Ｖ’（差動電圧）が変化することが判る。
【数4】
【0041】
一方、実施形態の双安定回路２は、図５に示すＦＥＴ２０乃至ＦＥＴ２３と、ＦＥＴ３０乃至ＦＥＴ３３と、キャパシタＣと、が、図５に示すように接続されて構成されている。これらのうち、双安定特性ＭＶとしてのポテンシャルに関係するのは、ｐ型のＦＥＴ２０及びＦＥＴ２１と、ｎ型のＦＥＴ２２及びＦＥＴ２３である。そして、これら四つのＦＥＴが上記出力電圧Ｖ’を参照して図５に示す電流Ｉｐａ、電流Ｉｐｂ、電流Ｉｎａ及び電流Ｉｎｂをそれぞれ生成し、これらの電流Ｉｐａ等が、ＦＥＴ３０及びＦＥＴ３１により構成されるカレントミラー回路並びにＦＥＴ３２及びＦＥＴ３３により構成されるカレントミラー回路を介してキャパシタＣに流れ、これがパルス出力信号Ｖｏｕｔとして出力される。このとき、当該パルス出力信号Ｖｏｕｔが満たすべき微分方程式は、上記式（４）に対応した下記式（６）により示される。
【数5】
【0042】
より具体的に、先ずＦＥＴ２２の電流ＩｎａがＦＥＴ２３の電流Ｉｎｂより大きい場合には、「（電流Ｉｎａ－電流Ｉｎｂ）＞０」となるため、パルス出力信号Ｖｏｕｔが増加し、当該パルス出力信号Ｖｏｕｔの増加により電流Ｉｎａも増大し、これらの結果として、安定した電圧となるまでパルス出力信号Ｖｏｕｔが変化することになる。これに対し、ＦＥＴ２０の電流ＩｐａがＦＥＴ２１の電流Ｉｐｂより大きい場合には、「（電流Ｉｐｂ－電流Ｉｐａ）＜０」となるため、パルス出力信号Ｖｏｕｔが減少し、当該パルス出力信号Ｖｏｕｔの減少により電流Ｉｐａが増大し、これらの結果として、安定した電圧となるまでパルス出力信号Ｖｏｕｔが変化することになる。
【0043】
以上の通り、実施形態の平行移動回路１及び双安定回路２により、パルス出力信号Ｖｏｕｔにおける確率ｐを可変制御するための構成（いわゆる双安定型センスアンプ）が実現できた。そこで、本発明の発明者らは、次に、これらが確率的メモリＳＭとして動作するか否か（すなわち、その出力信号としてのパルス出力信号Ｖｏｕｔとしての確率ｐを可変制御することができるか否か）を確認するためのシミュレーションを行った。以下、当該シミュレーションの結果を説明する。
【0044】
まず、必要なシミュレーションを行う前に、各ＦＥＴのサブスレッショルド特性における定数kと電流Ｉ０の値（上記式（１）参照）を設定する必要がある。
【0045】
はじめに、平行移動回路１を構成するフローティングゲートＦＥＴ１０及びＦＥＴ１１乃至ＦＥＴ１４、並びに双安定回路２を構成するＦＥＴ３０乃至ＦＥＴ３３の定数kの値と電流Ｉ０の値は、参考文献「Andreas G. Andreou, et al., ”Current-Mode Subthreshold MOS Circuits for Analog VLSI Neural Systems”, 1991」に記載されている値（k＝０．７、Ｉ０＝０．７２×１０－１８アンペア）を用いた。また、この場合のサブスレッショルド特性は、以下の式（７）となる。
【数6】
【0046】
これに対し、双安定回路２に含まれるＦＥＴ２０乃至ＦＥＴ２３は、その定数ｋの値と電流Ｉ０の値がそれぞれに双安定特性ＭＶの形成に関連するため、ポテンシャル（ポテンシャル関数）の定数ａ乃至定数ｄ（図４参照）に対応する数値を用いており、それぞれの値は、ＦＥＴ２０及びＦＥＴ２２についてk＝０．６５０、Ｉ０＝３．８９×１０－１８アンペアとし、ＦＥＴ２１及びＦＥＴ２３についてk＝０．７２８、Ｉ０＝０．７３０×１０－１８アンペアとした。なおこれらの値は、上記参考論文に示されているパラメータにできるだけ近付けて設定されている。
【0047】
そして、出力電圧としてのパルス出力信号Ｖｏｕｔの時間変化を確認すべく、シミュレーションではいわゆる「過渡解析」を行い、電源電圧はＶＤＤ＝＋0．２５V、ＶＳＳ＝―０．２５Ｖとした。以上の条件により、メモリ保持電圧としてのフローティングゲート電圧Ｖｆｇを変化させた場合の、平行移動回路１及び双安定回路２としての動作をシミュレーションした。
【0048】
ここで、ランダムノイズ信号ＮＺを考慮しない場合、双安定特性ＭＶとしてのポテンシャルを平行移動させると、不安定な状態ｘ０が平衡状態ではなくなるため、状態ｘは状態ｘ１又は状態ｘ２にそのまま移動すると考えられる（図２（ｂ）及び図２（ｃ）参照）。そこで、平行移動回路１及び双安定回路２としての動作のシミュレーションでは、図６に示すように、最初に状態ｘ２で状態ｘが安定するようにフローティングゲート電圧Ｖｆｇの値を設定した（図６破線参照）。そして、この状態からフローティングゲート電圧Ｖｆｇの値を大きくしていくと、ある点では状態ｘが状態ｘ０で止まり、更にフローティングゲート電圧Ｖｆｇの値を大きくしていくと、状態ｘが状態ｘ１で安定するようになった（図６一点鎖線及び点線参照）。以上のようにして、図６に示すように、フローティングゲート電圧Ｖｆｇを一定方向に変化させていくと、当該フローティングゲート電圧Ｖｆｇ以外を変化させなくても、双安定回路２としての回路の安定動作が変化することが確認できた。
【0049】
次に、本発明の発明者らは、実際の確率的メモリＳＭの動作をシミュレーションすべく、実施形態のノイズ信号印加回路４からランダムノイズ信号ＮＺを入力させた場合のシミュレーションを行った。
【0050】
先ず、実施形態のノイズ信号印加回路４の構成について、図７を用いて説明する。ここで、実施形態のノイズ信号印加回路４は、いわゆるトランジェントノイズ源としての機能を有しており、複数の確率的メモリＳＭに対して共通とされている。そして、例えば五つの確率的メモリＳＭに共通の（一の）ノイズ信号印加回路４は、図７に示すように、五つのフリップフロップ回路４０乃至フリップフロップ回路４４と、否定排他的論理和回路４５と、が、図７に示すように接続された線形帰還シフトレジスタ（Linear Feedback Shift Register（LFSR））として構成されている。そして、フリップフロップ回路４０乃至フリップフロップ回路４４は、共通のクロック信号ＣＬＫに基づいて駆動され、それぞれの出力のいずれか一つが、対応する一の確率的メモリＳＭにおける疑似乱数的なランダムノイズ信号ＮＺとして用いられる。より具体的に、ランダムノイズ信号ＮＺとしては、図８（ａ）に例示するような、振幅が０．１ボルトであり、周期が１ミリ秒の波形を有するランダムノイズ信号ＮＺを用いた。そして、キャパシタＣ１（図３（ａ）参照）の容量を１フェムトファラッド（ｆＦ）として、帰還されるパルス出力信号Ｖｏｕｔに重畳させた。
【0051】
ここで、双安定特性ＭＶとしてのポテンシャルが平行移動していない場合、不安定な状態ｘ０にランダムノイズ信号ＮＺを印加すると、二つの安定状態（状態ｘ１及び状態ｘ２）へ確率的に状態が遷移する（移動する）と考えられる（図２参照）。そこで、本発明の発明者らによるシミュレーションでは、ポテンシャルが平行移動しないようにフローティングゲート電圧（メモリ保持電圧）Ｖｆｇを固定した上で、ランダムノイズ信号ＮＺを印加した。
【0052】
その結果として、同じランダムノイズ信号ＮＺを九回に渡って印加した場合の時間とパルス出力信号Ｖｏｕｔとの関係を図８（ｂ）に示す。なお、図８（ｂ）では、同じランダムノイズ信号ＮＺを個別に九回に渡って印加した場合の時間とパルス出力信号Ｖｏｕｔとの関係を、当該印加毎に九つのグラフとして示している。このとき、九つのグラフのそれぞれにおいて、左縦軸はパルス出力信号Ｖｏｕｔの値を示し、横軸はランダムノイズ信号ＮＺ印加からの時間（秒）を示し、右縦軸は状態ｘ（各グラフについて破線で示している）を示している。そして図８（ｂ）の各グラフにそれぞれ示すように、ランダムノイズ信号ＮＺが印加されると、最初状態ｘ０にあったパルス出力信号Ｖｏｕｔが、時間の経過と共に安定状態（状態ｘ１又は状態ｘ２のいずれか）へと遷移（移動）することが判り、更に、いずれの安定状態に遷移（移動）するかは、確率的となることが判った。
【0053】
【0054】
最後に、本発明の発明者らは、これまでの各シミュレーションにおける条件を維持しつつ、フローティングゲート電圧（メモリ保持電圧）Ｖｆｇの変化とランダムノイズ信号ＮＺの入力を同時に考慮した場合のシミュレーションを行った。より具体的には、ランダムノイズ信号ＮＺを入力した場合に生じる確率的な安定動作（安定な状態ｘ１又は状態ｘ２への遷移（移動）動作）を１，０００回繰り返して行い、そのうち状態ｘ２で安定した回数からパルス出力信号Ｖｏｕｔとしての確率ｐを算出すること（図１参照）を、フローティングゲート電圧Ｖｆｇを変化させて繰り返した。その結果を図９（ａ）に示す。
【0055】
図９（ａ）から明らかなように、フローティングゲート電圧Ｖｆｇを変化させることで、パルス出力信号Ｖｏｕｔとしての確率ｐが変化していることが確認でき、更に、図９（ｂ）に示す通り、フローティングゲート電圧Ｖｆｇを０．１８ボルトから０．２８ボルトまでの約０．１ボルト変化させるだけで、パルス出力信号Ｖｏｕｔとしての確率ｐの変化が所望されるフルスケールで得られることが判った。なお、図９（ａ）に例示するフローティングゲート電圧Ｖｆｇと確率Ｐとの関係の数式化を試みた場合、例えば以下の式（８）（但し、近似式である）のような関係となる。
【数7】
【0056】
ここで、フローティングゲート電圧Ｖｆｇの可変制御によるパルス出力信号Ｖｏｕｔとしての確率ｐの記憶（確率的記憶）について検討するとき、電圧制御回路３を構成する上記メモリ機能における分解能が仮に８ビットであるとすると、当該メモリ機能としての電源電圧が０．５ボルトであれば、フローティングゲート電圧Ｖｆｇとしては２ミリボルトずつ記憶させることができる。これに対して、図９（ｂ）に示すように十分な確率ｐを得るために必要なフローティングゲート電圧Ｖｆｇの変化量は０．１ボルトであるため、結果としてフローティングゲート電圧Ｖｆｇは五十分割されることになる。従って、上記確率ｐも五十分割されるため、確率ｐとしての分解能は６ビットとなることが判る。以上のことから、分解能としては少し低下するものの、上記メモリ機能を用いた電圧制御回路３を含む実施形態の確率的メモリＳＭを用いれば、パルス出力信号Ｖｏｕｔとしての確率が確率ｐとなることで、結果として、確率的メモリＳＭとして「当該確率ｐの記憶」が行えることが明らかとなった。
【0057】
【0058】
上述してきた確率的メモリＳＭとしての動作をメモリ処理方法としてみた場合、図１０に示すように、ランダムノイズ信号ＮＺが印加されると（ステップＳ１）、双安定回路２からのパルス出力信号Ｖｏｕｔの出力と平行移動回路１への帰還が行われる（ステップＳ２）。その後、電圧制御回路３によるフローティングゲート電圧Ｖｆｇの変更があるか否かが確認され（ステップＳ３）、当該フローティングゲート電圧Ｖｆｇの変更があった場合は（ステップＳ３：ＹＥＳ）、当該変更に基づいた平行移動回路１の動作により双安定特性ＭＶの状態ｘ軸方向への平行移動が行われ（ステップＳ４）、その後、後述するステップＳ５に移行する。一方、上記ステップＳ３の確認において、フローティングゲート電圧Ｖｆｇの変更がなかった場合は（ステップＳ４：ＮＯ）、次に、例えば電源電力がオフとされたこと等により確率的メモリＳＭとしての動作を終了するか否かが判定され（ステップＳ５）、当該動作を終了させる場合は（ステップＳ５：ＹＥＳ）、そのまま当該動作を終了させる。他方、ステップＳ５の判定において当該動作を継続する場合は（ステップＳ５：ＮＯ）、上記ステップＳ１に戻って上述してきた一連の動作が繰り返される。
【0059】
なお、実施形態のフローティングゲート電圧Ｖｆｇを制御するために電圧制御回路３に入力される上記入力信号ＩＮの例としては、以下のものが挙げられる。
（Ａ）実施形態の確率的メモリＳＭを、オンライン学習やバッチ学習等としてのＡＩによる学習に用いる場合、入力信号ＩＮとしては、当該ＡＩを用いた学習装置から出力される重み（ｗ）の増加信号及びその減少信号が用いられる。これは、当該重みＷの更新として「W（t+1)=W(t)±ΔW」のような、「記憶されている値から僅かに増減した値を新たに記憶する」動作が必要となることによる。
（Ｂ）実施形態の確率的メモリＳＭを、上記ＳＣを用いたコンピュータ（ＣＰＵ等の処理部を含む）の記憶装置として用いる場合、入力信号ＩＮとしては、当該確率的メモリＳＭに記憶させたい確率ｐの値を有する記憶値信号（例えば当該処理部から出力される記憶値信号）となる。これは、当該コンピュータでは、「Ａ×Ｂ」や「Ｃ＋Ｄ」といったような様々な計算の結果を記憶する必要があるためである。
（Ａ）実施形態の確率的メモリＳＭを、オンライン学習やバッチ学習等としてのＡＩによる学習に用いる場合、入力信号ＩＮとしては、当該ＡＩを用いた学習装置から出力される重み（ｗ）の増加信号及びその減少信号が用いられる。これは、当該重みＷの更新として「W（t+1)=W(t)±ΔW」のような、「記憶されている値から僅かに増減した値を新たに記憶する」動作が必要となることによる。
（Ｂ）実施形態の確率的メモリＳＭを、上記ＳＣを用いたコンピュータ（ＣＰＵ等の処理部を含む）の記憶装置として用いる場合、入力信号ＩＮとしては、当該確率的メモリＳＭに記憶させたい確率ｐの値を有する記憶値信号（例えば当該処理部から出力される記憶値信号）となる。これは、当該コンピュータでは、「Ａ×Ｂ」や「Ｃ＋Ｄ」といったような様々な計算の結果を記憶する必要があるためである。
【0060】
以上それぞれ説明したように、実施形態の確率的メモリＳＭの構成によれば、状態ｘ２と状態ｘ１との間で状態ｘが遷移し且つ状態ｘが状態ｘ２である確率が確率ｐであるパルス出力信号Ｖｏｕｔを出力させるに際し、二重井戸構造の双安定特性ＭＶを有してパルス出力信号Ｖｏｕｔを出力する双安定回路２の双安定特性ＭＶ全体を平行移動回路１により状態ｘ軸方向に平行移動させる場合に、平行移動回路１のフローティングゲートＦＥＴ１０のフローティングゲート電圧Ｖｆｇを確率ｐに対応させて制御することで、当該平行移動における移動量及び移動方向を制御する。そして、ランダムノイズ信号ＮＺを取得し、平行移動回路１に帰還されるパルス出力信号Ｖｏｕｔに重畳する。よって、状態ｘ２である確率が確率ｐであるパルス出力信号Ｖｏｕｔを少ない数のＦＥＴを用いて生成できることから、当該パルス出力信号Ｖｏｕｔを出力するための回路全体の低電力化及び小面積化が可能となる。
【0061】
なお、実施形態の確率的メモリＳＭが多数用いられることを前提とした場合における上記低電力化の具体的な値として、本発明の発明者らは、実施形態の確率的メモリＳＭにおける１ビット当たりの消費電力が２２．２フェムトジュール（ｆＪ）であることを確認している。この場合の消費電力は、一の平行移動回路１及び一の双安定回路２、並びにこれらに対応した一のランダムノイズ信号ＮＺを出力するノイズ信号印加回路４内の一のフリップフロップ回路それぞれにおける１ビット当たりの消費電力の合計となる。これに対し、従来の回路を確率的メモリに適用した場合には、１ビット当たりの消費電力が例えば６５８．６フェムトジュールであることが、他の研究者等によるシミュレーションにより確認されている。これにより、実施形態の確率的メモリＳＭの構成によれば、従来に比して一桁低い消費電力で確率的メモリが実現できていることになる。
【0062】
また、双安定回路２及び平行移動回路１が複数のＦＥＴにより構成されており、平行移動回路１を構成するＦＥＴ及び双安定特性ＭＶに関わるＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されるので、確率的メモリＳＭとしての低電力化を促進することができる。
【0063】
更に、ランダムノイズ信号ＮＺが、線形帰還シフトレジスタたるノイズ信号印加回路４から出力される擬似乱数のノイズ信号であるので、所望されるノイズ信号をデジタル回路によって擬似的に発生させることで、状態ｘ２である確率が確率ｐであるパルス出力信号Ｖｏｕｔを正確に出力することができる。
【0064】
更にまた、パルス出力信号Ｖｏｕｔを用いたＡＩの処理を行う学習装置から出力され且つ当該処理における重み付けに対応した増加信号及び減少信号に基づきフローティングゲート電圧Ｖｆｇを確率ｐに対応させて制御する場合は、状態ｘ２である確率が確率ｐであるパルス出力信号Ｖｏｕｔが学習装置に用いられる場合における低電力化及び小面積化が可能となる。
【0065】
また、確率的メモリＳＭが確率的コンピュータに含まれており、当該確率的コンピュータの処理部から出力される記憶値信号に基づきフローティングゲート電圧Ｖｆｇを確率ｐに対応させて制御する場合は、状態ｘ２である確率が確率ｐであるパルス出力信号Ｖｏｕｔが確率的コンピュータに用いられる場合における低電力化及び小面積化が可能となる。
【0066】
（III）変形形態
次に、本発明の変形形態について、図１１を用いて説明する。なお、図１１は変形形態の確率的メモリを構成する平行移動回路及び双安定回路等の構成を示す回路図である。このとき図１１では、実施形態の平行移動回路１及び双安定回路２と同様の部材については、同様の部材番号を付して細部の説明を省略する。
次に、本発明の変形形態について、図１１を用いて説明する。なお、図１１は変形形態の確率的メモリを構成する平行移動回路及び双安定回路等の構成を示す回路図である。このとき図１１では、実施形態の平行移動回路１及び双安定回路２と同様の部材については、同様の部材番号を付して細部の説明を省略する。
【0067】
上述してきた実施形態の確率的メモリＳＭでは、上記定数ｋを任意とすることで双安定特性ＭＶを実現していた。これに対し、以下に説明する変形形態の確率的メモリでは、定数ｋを変更するのではなく、双安定回路２を構成するＦＥＴのゲート電圧Ｖｇを変更することで、確率的メモリとしての同様の機能を実現している。
【0068】
すなわち、図１１に示すように、変形形態の確率的メモリを構成する平行移動回路１と双安定回路２との間には、ＦＥＴ５１乃至ＦＥＴ５４が図１１に示すように接続されて構成された中間回路５０が備えられている。このとき、当該中間回路５０が本発明の「第２電圧制御回路」の一例に相当する。この中間回路５０では、オフ状態のＦＥＴが高抵抗であることを利用して、電流の低減による消費電力の抑制を図ると共に、抵抗による分圧で図１１に示す電圧Ｖａを生成することとしている。そして、双安定回路２の回路係数が双安定特性ＭＶに対応したポテンシャル係数に基づいた回路係数となるように、中間回路５０によって図１１における電圧Ｖａが電圧Ｖｂよりも小さくなるように構成されている。そして、これら電圧Ｖａ及び電圧Ｖｂにより、双安定特性ＭＶに寄与する双安定回路２のＦＥＴ２０乃至ＦＥＴ２３のゲート電圧Ｖｇが制御されている。これにより、定数ｋを変化させずに双安定回路２としての双安定特性ＭＶを実現している。
【0069】
以上説明したように、中間回路５０を備える変形形態の確率的メモリによれば、双安定回路２に含まれるＦＥＴ２０等のゲート電圧Ｖｇが制御されるので、定数ｋを変更することなく、必要な双安定特性ＭＶを備える双安定回路２を実現することができる。
【0070】
また、その他の変形形態として、実施形態の双安定回路２については、以下の（ｉ）乃至（iii）のような代替手段がある。
（ｉ）オペアンプの出力を入力にフィードバックすることで双安定特性を有する閉ループオペアンプを代替として用いること
（ii）トランジスタやＦＥＴを用いた「たすき掛け」のような回路構成で双安定特性を形成するスタティックメモリを代替として用いること
（iii）外部からの入力により二つの状態の間で変化すると共に、新たな書き換えを行わない限り、その状態を保持することで双安定特性を実現する不揮発性メモリを代替として用いること
（ｉ）オペアンプの出力を入力にフィードバックすることで双安定特性を有する閉ループオペアンプを代替として用いること
（ii）トランジスタやＦＥＴを用いた「たすき掛け」のような回路構成で双安定特性を形成するスタティックメモリを代替として用いること
（iii）外部からの入力により二つの状態の間で変化すると共に、新たな書き換えを行わない限り、その状態を保持することで双安定特性を実現する不揮発性メモリを代替として用いること
【0071】
更に、他の変形形態として、実施形態の平行移動回路１には、以下の（iv）及び（ｖ）のような代替手段がある。
（iv）出力電圧が入力電圧に追随して変化し、且つゲート－ソース間の電圧分低くなる特性を有するソースフォロワ回路（ソース接地増幅回路）を代替として用いること
（ｖ）回路の抵抗値によって増幅率が変化するものの、二つ電圧の差分を増幅して出力する減算回路を代替として用いること
（iv）出力電圧が入力電圧に追随して変化し、且つゲート－ソース間の電圧分低くなる特性を有するソースフォロワ回路（ソース接地増幅回路）を代替として用いること
（ｖ）回路の抵抗値によって増幅率が変化するものの、二つ電圧の差分を増幅して出力する減算回路を代替として用いること
【産業上の利用可能性】
【0072】
以上それぞれ説明したように、本発明は確率的メモリの分野に利用することが可能であり、特に確率的メモリとして低消費電力化及び小面積化を図る場合に適用すれば、特に顕著な効果が得られる。
【符号の説明】
【0073】
１ 平行移動回路
２ 双安定回路
３ 電圧制御回路
４ ノイズ信号印加回路
１０ フローティングゲートＦＥＴ
１１、１２、１３、１４、２０、２１、２２、２３、３０、３１、３２、３３、５１、５２、５３、５４ ＦＥＴ
４０、４１、４２、４３、４４ フリップフロップ回路
４５ 否定排他的論理和回路
５０ 中間回路
Ｃ、Ｃ１ キャパシタ
Ｖ’ 出力電圧
Ｖｆｇ フローティングゲート電圧
Ｖｏｕｔ パルス出力信号
ＭＶ、ＭＶ１、ＭＶ２ 双安定特性
ＳＭ 確率的メモリ
ＮＺ ランダムノイズ信号
ＩＮ 入力信号
２ 双安定回路
３ 電圧制御回路
４ ノイズ信号印加回路
１０ フローティングゲートＦＥＴ
１１、１２、１３、１４、２０、２１、２２、２３、３０、３１、３２、３３、５１、５２、５３、５４ ＦＥＴ
４０、４１、４２、４３、４４ フリップフロップ回路
４５ 否定排他的論理和回路
５０ 中間回路
Ｃ、Ｃ１ キャパシタ
Ｖ’ 出力電圧
Ｖｆｇ フローティングゲート電圧
Ｖｏｕｔ パルス出力信号
ＭＶ、ＭＶ１、ＭＶ２ 双安定特性
ＳＭ 確率的メモリ
ＮＺ ランダムノイズ信号
ＩＮ 入力信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【手続補正書】
【提出日】2023-12-22
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ＨＩＧＨ状態と、当該ＨＩＧＨ状態よりも小さいＬＯＷ状態と、の間で状態が遷移し、且つ当該状態が前記ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力するメモリ回路であって、
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力すると共に、当該パルス出力信号を平行移動回路に帰還させる双安定回路と、
フローティングゲートトランジスタを含んで前記双安定回路に接続される前記平行移動回路であって、当該双安定回路から前記パルス出力信号が帰還され、且つ前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる前記平行移動回路と、
前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御回路と、
ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得部と、
を備えることを特徴とするメモリ回路。
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力すると共に、当該パルス出力信号を平行移動回路に帰還させる双安定回路と、
フローティングゲートトランジスタを含んで前記双安定回路に接続される前記平行移動回路であって、当該双安定回路から前記パルス出力信号が帰還され、且つ前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる前記平行移動回路と、
前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御回路と、
ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得部と、
を備えることを特徴とするメモリ回路。
【請求項2】
請求項１に記載のメモリ回路において、
前記双安定回路は複数のトランジスタにより構成されており、
前記双安定回路の回路係数が、前記双安定特性に対応したポテンシャル係数に基づいた回路係数となるように、当該双安定回路に含まれる前記トランジスタのゲート電圧を制御する第２電圧制御回路が、前記平行移動回路と前記双安定回路との間に接続されていることを特徴とするメモリ回路。
前記双安定回路は複数のトランジスタにより構成されており、
前記双安定回路の回路係数が、前記双安定特性に対応したポテンシャル係数に基づいた回路係数となるように、当該双安定回路に含まれる前記トランジスタのゲート電圧を制御する第２電圧制御回路が、前記平行移動回路と前記双安定回路との間に接続されていることを特徴とするメモリ回路。
【請求項3】
請求項１又は請求項２に記載のメモリ回路において、
前記双安定回路及び前記平行移動回路は、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されており、
前記平行移動回路を構成する前記ＭＯＳＦＥＴ及び前記双安定回路において前記双安定特性に関わる前記ＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されることを特徴とするメモリ回路。
前記双安定回路及び前記平行移動回路は、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されており、
前記平行移動回路を構成する前記ＭＯＳＦＥＴ及び前記双安定回路において前記双安定特性に関わる前記ＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されることを特徴とするメモリ回路。
【請求項4】
請求項１から請求項３のいずれか一項に記載のメモリ回路において、
前記ランダム信号が線形帰還シフトレジスタから出力される擬似乱数のノイズ信号であることを特徴とするメモリ回路。
前記ランダム信号が線形帰還シフトレジスタから出力される擬似乱数のノイズ信号であることを特徴とするメモリ回路。
【請求項5】
請求項１から請求項４のいずれか一項に記載のメモリ回路において、
前記双安定回路から出力された前記パルス出力信号を用いた人工知能の処理を行う学習装置から出力され且つ当該処理における重み付けに対応した増加信号及び減少信号が入力される入力部を更に備え、
前記電圧制御回路は、当該入力された増加信号及び減少信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御することを特徴とするメモリ回路。
前記双安定回路から出力された前記パルス出力信号を用いた人工知能の処理を行う学習装置から出力され且つ当該処理における重み付けに対応した増加信号及び減少信号が入力される入力部を更に備え、
前記電圧制御回路は、当該入力された増加信号及び減少信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御することを特徴とするメモリ回路。
【請求項6】
請求項１から請求項４のいずれか一項に記載のメモリ回路において、
当該メモリ回路は、前記双安定回路から出力された前記パルス出力信号を用いて記憶処理を行う処理部を備える確率的コンピュータに含まれており、
前記電圧制御回路は、前記処理部から出力される記憶値信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御することを特徴とするメモリ回路。
当該メモリ回路は、前記双安定回路から出力された前記パルス出力信号を用いて記憶処理を行う処理部を備える確率的コンピュータに含まれており、
前記電圧制御回路は、前記処理部から出力される記憶値信号に基づき、前記フローティングゲート電圧を前記確率ｐに対応させて制御することを特徴とするメモリ回路。
【請求項7】
複数のＭＯＳＦＥＴにより構成されており、ＨＩＧＨ状態と当該ＨＩＧＨ状態よりも小さいＬＯＷ状態との間で状態が遷移するパルス出力信号を出力する双安定回路であって、
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力し、
前記双安定特性に関わる前記ＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されることを特徴とする双安定回路。
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力し、
前記双安定特性に関わる前記ＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されることを特徴とする双安定回路。
【請求項8】
ＨＩＧＨ状態と、当該ＨＩＧＨ状態よりも小さいＬＯＷ状態と、の間で状態が遷移し、且つ当該状態が前記ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力するメモリ回路であり、且つ、双安定回路と、フローティングゲートトランジスタを含んで前記双安定回路に接続される平行移動回路と、電圧制御回路と、ランダム信号取得部と、を備えるメモリ回路において実行されるメモリ処理方法であって、
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記双安定回路により前記パルス出力信号を出力すると共に、当該パルス出力信号を前記平行移動回路に帰還させる出力／帰還工程と、
前記双安定回路から前記パルス出力信号が帰還される前記平行移動回路により、前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる平行移動工程と、
前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて前記電圧制御回路により制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御工程と、
ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を前記ランダム信号取得部により取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得工程と、
を含むことを特徴とするメモリ処理方法。
状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記双安定回路により前記パルス出力信号を出力すると共に、当該パルス出力信号を前記平行移動回路に帰還させる出力／帰還工程と、
前記双安定回路から前記パルス出力信号が帰還される前記平行移動回路により、前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる平行移動工程と、
前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて前記電圧制御回路により制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御工程と、
ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を前記ランダム信号取得部により取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得工程と、
を含むことを特徴とするメモリ処理方法。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【0001】
本発明は、メモリ回路及び双安定回路並びにメモリ処理方法の技術分野に属する。より詳細には、人工知能（いわゆるＡＩ（Artificial Intelligence））を用いた学習装置や確率的コンピューティング（Stochastic Computing（以下、単に「ＳＣ」と称する）に用いられるメモリ回路及び当該メモリ回路上のメモリ処理方法並びに双安定回路の技術分野に属する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【0007】
そこで本発明は、上記の要請及び問題点に鑑みて為されたもので、その課題の一例は、ＳＣ自体やＳＣを用いたＡＩの集積回路に用いられるパルス出力信号を出力するための回路全体の更なる低電力化及び小面積化を可能とするメモリ回路及び当該メモリ回路において実行されるメモリ処理方法並びに双安定回路を提供することにある。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【0008】
上記の課題を解決するために、請求項１に記載の発明は、ＨＩＧＨ状態と、当該ＨＩＧＨ状態よりも小さいＬＯＷ状態と、の間で状態が遷移し、且つ当該状態が前記ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力する確率的メモリ等のメモリ回路であって、状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力すると共に、当該パルス出力信号を平行移動回路に帰還させる双安定回路と、フローティングゲートトランジスタを含んで前記双安定回路に接続される前記平行移動回路であって、当該双安定回路から前記パルス出力信号が帰還され、且つ前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる前記平行移動回路と、前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御回路と、ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳する平行移動回路等のランダム信号取得部と、を備える。
上記の課題を解決するために、請求項７に記載の発明は、複数のＭＯＳＦＥＴにより構成されており、ＨＩＧＨ状態と当該ＨＩＧＨ状態よりも小さいＬＯＷ状態との間で状態が遷移するパルス出力信号を出力する双安定回路であって、状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力し、前記双安定特性に関わる前記ＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されるように構成される。
上記の課題を解決するために、請求項７に記載の発明は、複数のＭＯＳＦＥＴにより構成されており、ＨＩＧＨ状態と当該ＨＩＧＨ状態よりも小さいＬＯＷ状態との間で状態が遷移するパルス出力信号を出力する双安定回路であって、状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記パルス出力信号を出力し、前記双安定特性に関わる前記ＭＯＳＦＥＴのそれぞれがサブスレッショルド特性を発揮する状態で駆動されるように構成される。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【0009】
上記の課題を解決するために、請求項８に記載の発明は、ＨＩＧＨ状態と、当該ＨＩＧＨ状態よりも小さいＬＯＷ状態と、の間で状態が遷移し、且つ当該状態が前記ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力する確率的メモリ等のメモリ回路であり、且つ、双安定回路と、フローティングゲートトランジスタを含んで前記双安定回路に接続される平行移動回路と、電圧制御回路と、ランダム信号取得部と、を備えるメモリ回路において実行されるメモリ処理方法であって、状態とポテンシャルとの関係としての二重井戸構造を有する双安定特性であって、平衡状態として、前記ＬＯＷ状態に対応した当該二重井戸構造としての第１安定状態、前記ＨＩＧＨ状態に対応した当該二重井戸構造としての第２安定状態、及び前記第１安定状態と前記第２安定状態との間の当該二重井戸構造としての不安定状態を含む双安定特性に基づいて前記双安定回路により前記パルス出力信号を出力すると共に、当該パルス出力信号を前記平行移動回路に帰還させる出力／帰還工程と、前記双安定回路から前記パルス出力信号が帰還される前記平行移動回路により、前記双安定特性全体を前記二重井戸構造における状態軸方向に平行移動させる平行移動工程と、前記フローティングゲートトランジスタのフローティングゲート電圧を前記確率ｐに対応させて前記電圧制御回路により制御することで、前記双安定特性の前記平行移動における移動量及び移動方向を制御する電圧制御工程と、ＨＩＧＨ状態とＬＯＷ状態との間で状態がランダムに変化するランダム信号を前記ランダム信号取得部により取得し、前記平行移動回路に帰還される前記パルス出力信号に重畳するランダム信号取得工程と、を含む。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【0010】
請求項１、請求項７又は請求項８のいずれか一項に記載の発明によれば、ＨＩＧＨ状態とＬＯＷ状態との間で状態が遷移し且つ当該状態がＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を出力させるに際し、第１安定状態、第２安定状態及び不安定状態を含む双安定特性を有してパルス出力信号を出力する双安定回路の双安定特性全体を平行移動回路により状態軸方向に平行移動させる場合に、平行移動回路のフローティングゲートトランジスタのフローティングゲート電圧を確率ｐに対応させて制御することで、当該平行移動における移動量及び移動方向を制御する。そして、ランダム信号を取得し、平行移動回路に帰還されるパルス出力信号に重畳する。よって、ＨＩＧＨ状態である確率が確率ｐであるパルス出力信号を少ない数のトランジスタを用いて生成できることから、当該パルス出力信号を出力するための回路全体の低電力化及び小面積化が可能となる。