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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024003332
(43)【公開日】2024-01-15
(54)【発明の名称】基準電圧源回路
(51)【国際特許分類】
G05F 3/26 20060101AFI20240105BHJP
【ＦＩ】
G05F3/26
【審査請求】未請求
【請求項の数】1
【出願形態】ＯＬ
(21)【出願番号】P 2022102401
(22)【出願日】2022-06-27
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】小金 伴弘
【テーマコード（参考）】
5H420
【Ｆターム（参考）】
5H420NA23
5H420NA27
5H420NB02
5H420NB12
5H420NB22
5H420NB25
5H420NC02
5H420NC23
(57)【要約】 （修正有）
【課題】高温時にバイポーラトランジスタに生ずる漏れ電流に起因する出力電圧の変動を抑圧し低減する信頼性及び安定性が高い基準電圧源回路を提供する。
【解決手段】基準電圧源回路において、発生用第１のトランジスタ１のコレクタには、ＮＰＮバイポーラトランジスタを用いた抑圧用第１のトランジスタ３のコレクタが、出力用第１のトランジスタ１６のドレーンには、ＮＰＮバイポーラトランジスタを用いた抑圧用第２のトランジスタ４のコレクタが、夫々接続されており、抑圧用第１のトランジスタ及び第２のトランジスタの各々ベース及びエミッタは、夫々開放状態とされて、発生用第１のトランジスタ１の正規化エミッタ面積比を１、発生用第２のトランジスタと抑圧用第２のトランジスタの夫々の正規化エミッタ面積比を共にｍ、抑圧用第１のトランジスタのエミッタ面積比をｍ－１と、夫々設定することで、温度変化に対する基準電圧ＶＢＧの変動を抑圧、低減する。
【選択図】図１
【解決手段】基準電圧源回路において、発生用第１のトランジスタ１のコレクタには、ＮＰＮバイポーラトランジスタを用いた抑圧用第１のトランジスタ３のコレクタが、出力用第１のトランジスタ１６のドレーンには、ＮＰＮバイポーラトランジスタを用いた抑圧用第２のトランジスタ４のコレクタが、夫々接続されており、抑圧用第１のトランジスタ及び第２のトランジスタの各々ベース及びエミッタは、夫々開放状態とされて、発生用第１のトランジスタ１の正規化エミッタ面積比を１、発生用第２のトランジスタと抑圧用第２のトランジスタの夫々の正規化エミッタ面積比を共にｍ、抑圧用第１のトランジスタのエミッタ面積比をｍ－１と、夫々設定することで、温度変化に対する基準電圧ＶＢＧの変動を抑圧、低減する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ＮＰＮバイポーラトランジスタである発生用第１及び第２のトランジスタを有し、バンドギャップ電圧を発生可能に構成されたバンドギャップ電圧発生回路が設けられ、
前記発生用第１及び第２のトランジスタは、ベースが相互に接続される一方、前記発生用第１のトランジスタのエミッタは、グランドに、前記発生用第２のトランジスタのエミッタは、第１の抵抗器を介してグランドに、それぞれ接続され、
前記発生用第１及び第２のトランジスタのコレクタは、第１の負帰還回路に接続されると共に、前記発生用第２のトランジスタのコレクタは、第２の負帰還回路に接続され、
前記第１の負帰還回路は、ＰチャネルＭＯＳＦＥＴを用いた第１負帰還用第１乃至第３のトランジスタ、及び、ＮチャネルＭＯＳＦＥＴを用いた第１負帰還用第４のトランジスタを有してなり、
前記第１負帰還用第１乃至第３のトランジスタは、ソースに正電源電圧が印加可能とされる一方、ゲートは、相互に接続されると共に、前記第１負帰還用第１のトランジスタのドレーン、前記第１負帰還用第４のトランジスタのドレーン、及び、出力回路に接続され、前記第１負帰還用第２のトランジスタのドレーンは、前記発生用第１のトランジスタのコレクタに、前記第１負帰還用第３のトランジスタのドレーンは、前記発生用第２のトランジスタのコレクタに、それぞれ接続され、前記第１負帰還用第４のトランジスタのゲートには、前記発生用第１のトランジスタのコレクタが接続され、前記第１負帰還用第４のトランジスタのソースは、グランドに接続され、
前記第２の負帰還回路は、ＰチャネルＭＯＳＦＥＴを用いた第２負帰還用第１及び第２のトランジスタ、並びに、ＮチャネルＭＯＳＦＥＴを用いた第２負帰還用第３のトランジスタを有してなり、
前記第２負帰還用第１及び第２のトランジスタは、ソースに正電源電圧が印加可能とされる一方、ゲートは、相互に接続されると共に、前記第２負帰還用第１のトランジスタのドレーン、前記第２負帰還用第３のトランジスタのドレーン、及び、前記出力回路に接続され、前記第２負帰還用第３のトランジスタは、ソースがグランドに接続される一方、ゲートには、前記発生用第２のトランジスタのコレクタが接続され、前記第２負帰還用第２のトランジスタのドレーンは、前記発生用第１及び第２のトランジスタのベースに接続されると共に、第２の抵抗器を介してグランドに接続され、
前記出力回路は、ＰチャネルＭＯＳＦＥＴを用いた出力用第１及び第２のトランジスタを有してなり、前記出力用第１及び第２のトランジスタは、ソースに正電源電圧が印加可能とされる一方、前記出力用第１のトランジスタのゲートには、前記第１負帰還用第１乃至第３のトランジスタのゲートが、前記出力用第２のトランジスタのゲートには、前記第２負帰還用第１及び第２のトランジスタのゲートが、それぞれ接続され、前記出力用第１のトランジスタのドレーンと前記出力用第２のトランジスタのドレーンは、相互に接続されると共に、第３の抵抗器を介してグランドに接続され、
前記発生用第１のトランジスタのコレクタには、ＮＰＮバイポーラトランジスタである抑圧用第１のトランジスタのコレクタが接続され、前記抑圧用第１のトランジスタのベース及びエミッタは、開放状態とされ、
前記出力用第１及び第２のトランジスタのドレーンには、ＮＰＮバイポーラトランジスタである抑圧用第２のトランジスタのコレクタが接続され、前記抑圧用第２のトランジスタのベース及びエミッタは、開放状態とされ、
前記出力用第１及び第２のトランジスタのドレーンに出力される基準電圧の温度に伴う変動を抑圧可能としてなることを特徴とする基準電圧源回路。
前記発生用第１及び第２のトランジスタは、ベースが相互に接続される一方、前記発生用第１のトランジスタのエミッタは、グランドに、前記発生用第２のトランジスタのエミッタは、第１の抵抗器を介してグランドに、それぞれ接続され、
前記発生用第１及び第２のトランジスタのコレクタは、第１の負帰還回路に接続されると共に、前記発生用第２のトランジスタのコレクタは、第２の負帰還回路に接続され、
前記第１の負帰還回路は、ＰチャネルＭＯＳＦＥＴを用いた第１負帰還用第１乃至第３のトランジスタ、及び、ＮチャネルＭＯＳＦＥＴを用いた第１負帰還用第４のトランジスタを有してなり、
前記第１負帰還用第１乃至第３のトランジスタは、ソースに正電源電圧が印加可能とされる一方、ゲートは、相互に接続されると共に、前記第１負帰還用第１のトランジスタのドレーン、前記第１負帰還用第４のトランジスタのドレーン、及び、出力回路に接続され、前記第１負帰還用第２のトランジスタのドレーンは、前記発生用第１のトランジスタのコレクタに、前記第１負帰還用第３のトランジスタのドレーンは、前記発生用第２のトランジスタのコレクタに、それぞれ接続され、前記第１負帰還用第４のトランジスタのゲートには、前記発生用第１のトランジスタのコレクタが接続され、前記第１負帰還用第４のトランジスタのソースは、グランドに接続され、
前記第２の負帰還回路は、ＰチャネルＭＯＳＦＥＴを用いた第２負帰還用第１及び第２のトランジスタ、並びに、ＮチャネルＭＯＳＦＥＴを用いた第２負帰還用第３のトランジスタを有してなり、
前記第２負帰還用第１及び第２のトランジスタは、ソースに正電源電圧が印加可能とされる一方、ゲートは、相互に接続されると共に、前記第２負帰還用第１のトランジスタのドレーン、前記第２負帰還用第３のトランジスタのドレーン、及び、前記出力回路に接続され、前記第２負帰還用第３のトランジスタは、ソースがグランドに接続される一方、ゲートには、前記発生用第２のトランジスタのコレクタが接続され、前記第２負帰還用第２のトランジスタのドレーンは、前記発生用第１及び第２のトランジスタのベースに接続されると共に、第２の抵抗器を介してグランドに接続され、
前記出力回路は、ＰチャネルＭＯＳＦＥＴを用いた出力用第１及び第２のトランジスタを有してなり、前記出力用第１及び第２のトランジスタは、ソースに正電源電圧が印加可能とされる一方、前記出力用第１のトランジスタのゲートには、前記第１負帰還用第１乃至第３のトランジスタのゲートが、前記出力用第２のトランジスタのゲートには、前記第２負帰還用第１及び第２のトランジスタのゲートが、それぞれ接続され、前記出力用第１のトランジスタのドレーンと前記出力用第２のトランジスタのドレーンは、相互に接続されると共に、第３の抵抗器を介してグランドに接続され、
前記発生用第１のトランジスタのコレクタには、ＮＰＮバイポーラトランジスタである抑圧用第１のトランジスタのコレクタが接続され、前記抑圧用第１のトランジスタのベース及びエミッタは、開放状態とされ、
前記出力用第１及び第２のトランジスタのドレーンには、ＮＰＮバイポーラトランジスタである抑圧用第２のトランジスタのコレクタが接続され、前記抑圧用第２のトランジスタのベース及びエミッタは、開放状態とされ、
前記出力用第１及び第２のトランジスタのドレーンに出力される基準電圧の温度に伴う変動を抑圧可能としてなることを特徴とする基準電圧源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高精度の電圧出力を可能とする基準電圧源回路に係り、特に、高温下における出力電圧特性の安定化、信頼性の向上等を図ったものに関する。
【背景技術】
【0002】
アナログ回路で用いられる電圧源の一つである基準電圧源回路としては、いわゆるバッドギャップ電圧を利用して、温度や電源電圧の変動に影響されることなく一定の電圧出力を可能に構成された回路が良く知られている。また、このようにバッドギャップ電圧を利用した基準電圧源回路については、種々の回路が開示されている（例えば、特許文献１、非特許文献１、非特許文献２等参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第３６１７８５９号公報
【非特許文献】
【0004】
【非特許文献1】浅田邦博、永田穣 監訳、P.R.グレイ、他３名共著、「システムＬＳＩのためのアナログ集積回路設計技術（基礎編）（応用編）」、培風館、２００４年
【非特許文献2】Banba, Shiga, Umezawa, Miyaba, Tanzawa, Atsumi, Sakui, "A CMOS bandgap reference circuit with sub-1-V operation", IEEE Journal of Solid-State Circuits, May 1999, Vol.34, pp.670-674
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、バイポーラトランジスタのバンドギャップ電圧を用いる構成の基準電圧源回路においては、バイポーラトランジスタのコレクタと回路基板の間に形成されるＰＮ接合により、高温の環境下において、コレクタから回路基板へ漏れ電流が発生し、温度上昇と共に指数関数的に増大し、回路構成によっては、出力側へ流れ込むことがあるため、出力電圧の変動を招くという問題がある。
【0006】
本発明は、上記実状に鑑みてなされたもので、高温時にバイポーラトランジスタに生ずる漏れ電流に起因する出力電圧の変動を抑圧、低減し、信頼性、安定性の高い基準電圧源回路を提供するものである。
【課題を解決するための手段】
【0007】
上記本発明の目的を達成するため、本発明に係る基準電圧源回路は、
ＮＰＮバイポーラトランジスタである発生用第１及び第２のトランジスタを有し、バンドギャップ電圧を発生可能に構成されたバンドギャップ電圧発生回路が設けられ、
前記発生用第１及び第２のトランジスタは、ベースが相互に接続される一方、前記発生用第１のトランジスタのエミッタは、グランドに、前記発生用第２のトランジスタのエミッタは、第１の抵抗器を介してグランドに、それぞれ接続され、
前記発生用第１及び第２のトランジスタのコレクタは、第１の負帰還回路に接続されると共に、前記発生用第２のトランジスタのコレクタは、第２の負帰還回路に接続され、
前記第１の負帰還回路は、ＰチャネルＭＯＳＦＥＴを用いた第１負帰還用第１乃至第３のトランジスタ、及び、ＮチャネルＭＯＳＦＥＴを用いた第１負帰還用第４のトランジスタを有してなり、
前記第１負帰還用第１乃至第３のトランジスタは、ソースに正電源電圧が印加可能とされる一方、ゲートは、相互に接続されると共に、前記第１負帰還用第１のトランジスタのドレーン、前記第１負帰還用第４のトランジスタのドレーン、及び、出力回路に接続され、前記第１負帰還用第２のトランジスタのドレーンは、前記発生用第１のトランジスタのコレクタに、前記第１負帰還用第３のトランジスタのドレーンは、前記発生用第２のトランジスタのコレクタに、それぞれ接続され、前記第１負帰還用第４のトランジスタのゲートには、前記発生用第１のトランジスタのコレクタが接続され、前記第１負帰還用第４のトランジスタのソースは、グランドに接続され、
前記第２の負帰還回路は、ＰチャネルＭＯＳＦＥＴを用いた第２負帰還用第１及び第２のトランジスタ、並びに、ＮチャネルＭＯＳＦＥＴを用いた第２負帰還用第３のトランジスタを有してなり、
前記第２負帰還用第１及び第２のトランジスタは、ソースに正電源電圧が印加可能とされる一方、ゲートは、相互に接続されると共に、前記第２負帰還用第１のトランジスタのドレーン、前記第２負帰還用第３のトランジスタのドレーン、及び、前記出力回路に接続され、前記第２負帰還用第３のトランジスタは、ソースがグランドに接続される一方、ゲートには、前記発生用第２のトランジスタのコレクタが接続され、前記第２負帰還用第２のトランジスタのドレーンは、前記発生用第１及び第２のトランジスタのベースに接続されると共に、第２の抵抗器を介してグランドに接続され、
前記出力回路は、ＰチャネルＭＯＳＦＥＴを用いた出力用第１及び第２のトランジスタを有してなり、前記出力用第１及び第２のトランジスタは、ソースに正電源電圧が印加可能とされる一方、前記出力用第１のトランジスタのゲートには、前記第１負帰還用第１乃至第３のトランジスタのゲートが、前記出力用第２のトランジスタのゲートには、前記第２負帰還用第１及び第２のトランジスタのゲートが、それぞれ接続され、前記出力用第１のトランジスタのドレーンと前記出力用第２のトランジスタのドレーンは、相互に接続されると共に、第３の抵抗器を介してグランドに接続され、
前記発生用第１のトランジスタのコレクタには、ＮＰＮバイポーラトランジスタである抑圧用第１のトランジスタのコレクタが接続され、前記抑圧用第１のトランジスタのベース及びエミッタは、開放状態とされ、
前記出力用第１及び第２のトランジスタのドレーンには、ＮＰＮバイポーラトランジスタである抑圧用第２のトランジスタのコレクタが接続され、前記抑圧用第２のトランジスタのベース及びエミッタは、開放状態とされ、
前記出力用第１及び第２のトランジスタのドレーンに出力される基準電圧の温度に伴う変動を抑圧可能に構成されてなるものである。
ＮＰＮバイポーラトランジスタである発生用第１及び第２のトランジスタを有し、バンドギャップ電圧を発生可能に構成されたバンドギャップ電圧発生回路が設けられ、
前記発生用第１及び第２のトランジスタは、ベースが相互に接続される一方、前記発生用第１のトランジスタのエミッタは、グランドに、前記発生用第２のトランジスタのエミッタは、第１の抵抗器を介してグランドに、それぞれ接続され、
前記発生用第１及び第２のトランジスタのコレクタは、第１の負帰還回路に接続されると共に、前記発生用第２のトランジスタのコレクタは、第２の負帰還回路に接続され、
前記第１の負帰還回路は、ＰチャネルＭＯＳＦＥＴを用いた第１負帰還用第１乃至第３のトランジスタ、及び、ＮチャネルＭＯＳＦＥＴを用いた第１負帰還用第４のトランジスタを有してなり、
前記第１負帰還用第１乃至第３のトランジスタは、ソースに正電源電圧が印加可能とされる一方、ゲートは、相互に接続されると共に、前記第１負帰還用第１のトランジスタのドレーン、前記第１負帰還用第４のトランジスタのドレーン、及び、出力回路に接続され、前記第１負帰還用第２のトランジスタのドレーンは、前記発生用第１のトランジスタのコレクタに、前記第１負帰還用第３のトランジスタのドレーンは、前記発生用第２のトランジスタのコレクタに、それぞれ接続され、前記第１負帰還用第４のトランジスタのゲートには、前記発生用第１のトランジスタのコレクタが接続され、前記第１負帰還用第４のトランジスタのソースは、グランドに接続され、
前記第２の負帰還回路は、ＰチャネルＭＯＳＦＥＴを用いた第２負帰還用第１及び第２のトランジスタ、並びに、ＮチャネルＭＯＳＦＥＴを用いた第２負帰還用第３のトランジスタを有してなり、
前記第２負帰還用第１及び第２のトランジスタは、ソースに正電源電圧が印加可能とされる一方、ゲートは、相互に接続されると共に、前記第２負帰還用第１のトランジスタのドレーン、前記第２負帰還用第３のトランジスタのドレーン、及び、前記出力回路に接続され、前記第２負帰還用第３のトランジスタは、ソースがグランドに接続される一方、ゲートには、前記発生用第２のトランジスタのコレクタが接続され、前記第２負帰還用第２のトランジスタのドレーンは、前記発生用第１及び第２のトランジスタのベースに接続されると共に、第２の抵抗器を介してグランドに接続され、
前記出力回路は、ＰチャネルＭＯＳＦＥＴを用いた出力用第１及び第２のトランジスタを有してなり、前記出力用第１及び第２のトランジスタは、ソースに正電源電圧が印加可能とされる一方、前記出力用第１のトランジスタのゲートには、前記第１負帰還用第１乃至第３のトランジスタのゲートが、前記出力用第２のトランジスタのゲートには、前記第２負帰還用第１及び第２のトランジスタのゲートが、それぞれ接続され、前記出力用第１のトランジスタのドレーンと前記出力用第２のトランジスタのドレーンは、相互に接続されると共に、第３の抵抗器を介してグランドに接続され、
前記発生用第１のトランジスタのコレクタには、ＮＰＮバイポーラトランジスタである抑圧用第１のトランジスタのコレクタが接続され、前記抑圧用第１のトランジスタのベース及びエミッタは、開放状態とされ、
前記出力用第１及び第２のトランジスタのドレーンには、ＮＰＮバイポーラトランジスタである抑圧用第２のトランジスタのコレクタが接続され、前記抑圧用第２のトランジスタのベース及びエミッタは、開放状態とされ、
前記出力用第１及び第２のトランジスタのドレーンに出力される基準電圧の温度に伴う変動を抑圧可能に構成されてなるものである。
【発明の効果】
【0008】
本発明によれば、ベースとエミッタが開放状態とされた抑圧用第１及び第２のトランジスタを設けることにより漏れ電流の相殺を可能としたので、高温時にバイポーラトランジスタに生ずる漏れ電流に起因する出力電圧の変動を抑圧、低減することができ、信頼性、安定性の高い基準電圧源回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【0009】
【図1】本発明の実施の形態における基準電圧源回路の構成例を示す回路図である。
【図2】本発明の実施の形態における基準電圧源回路の環境温度変化に対する出力電圧の変化特性例を、従来回路の同様な特性例と共に示す特性線図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧源回路の構成例について、図１を参照しつつ説明する。
この基準電圧源回路は、バンドギャップ電圧発生回路１０１と、第１及び第２の負帰還回路１０２，１０３と、出力回路１０４とに大別されて構成されたものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧源回路の構成例について、図１を参照しつつ説明する。
この基準電圧源回路は、バンドギャップ電圧発生回路１０１と、第１及び第２の負帰還回路１０２，１０３と、出力回路１０４とに大別されて構成されたものとなっている。
【0011】
バンドギャップ電圧発生回路１０１は、ＮＰＮバイポーラトランジスタを用いた発生用第１及び第２のトランジスタ（図１においては、それぞれ「Ｑｎ１」、「Ｑｎ２」と表記）１，２を主たる構成要素として構成されている。
発生用第１及び第２のトランジスタ１，２は、ベースが相互に接続されて、その接続点は、後述する第２の負帰還回路１０３に接続されている。
また、発生用第１及び第２のトランジスタ１，２のコレクタは、後述する第１の負帰還回路１０２の各出力段に、それぞれ接続されている。一方、発生用第１のトランジスタ１のエミッタは、グランドに直接接続され、発生用第２のトランジスタ２のエミッタは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介してグランドに接続されている。
発生用第１及び第２のトランジスタ１，２は、ベースが相互に接続されて、その接続点は、後述する第２の負帰還回路１０３に接続されている。
また、発生用第１及び第２のトランジスタ１，２のコレクタは、後述する第１の負帰還回路１０２の各出力段に、それぞれ接続されている。一方、発生用第１のトランジスタ１のエミッタは、グランドに直接接続され、発生用第２のトランジスタ２のエミッタは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介してグランドに接続されている。
【0012】
第１の負帰還回路１０２は、第１負帰還用第１乃至第３のトランジスタ１１～１３、及び、第１負帰還用第４のトランジスタ２１を用いて、次述するようにカレントミラーが構成されたものとなっている。
まず、本発明の実施の形態の第１の負帰還回路１０２において、第１負帰還用第１乃至第３のトランジスタ（図１においては、それぞれ「Ｍｐ１」、「Ｍｐ２」、「Ｍｐ３」と表記）１１～１３には、ＰＭＯＳ（ＰチャネルMetal-Oxide Semiconductor）トランジスタ（以下「ＰＭＯＳ」と称する）が用いられている。
また、第１負帰還用第４のトランジスタ（図１においては「Ｍｎ１」と表記）２１には、ＮＭＯＳ（ＮチャネルMetal-Oxide Semiconductor）トランジスタ（以下「ＮＭＯＳ」と称する）が用いられている。
まず、本発明の実施の形態の第１の負帰還回路１０２において、第１負帰還用第１乃至第３のトランジスタ（図１においては、それぞれ「Ｍｐ１」、「Ｍｐ２」、「Ｍｐ３」と表記）１１～１３には、ＰＭＯＳ（ＰチャネルMetal-Oxide Semiconductor）トランジスタ（以下「ＰＭＯＳ」と称する）が用いられている。
また、第１負帰還用第４のトランジスタ（図１においては「Ｍｎ１」と表記）２１には、ＮＭＯＳ（ＮチャネルMetal-Oxide Semiconductor）トランジスタ（以下「ＮＭＯＳ」と称する）が用いられている。
【0013】
以下、具体的な回路接続について説明すれば、まず、第１負帰還用第１及び第２のトランジスタ１１，１２は、ゲートが相互に接続されると共に、第１負帰還用第１のトランジスタ１１のドレーン、第１負帰還用第３のトランジスタ１３のゲート、及び、第１負帰還用第４のトランジスタ２１のドレーンと接続され、その接続点は、さらに、後述する出力回路１０４の入力段に接続されている。
また、第１負帰還用第１及び第２のトラジスタ１１，１２のソースは、第１負帰還用第３のトランジスタ１３のソースと共に正電源電圧ＶＤＤが印加されるようになっている。
また、第１負帰還用第１及び第２のトラジスタ１１，１２のソースは、第１負帰還用第３のトランジスタ１３のソースと共に正電源電圧ＶＤＤが印加されるようになっている。
【0014】
第１負帰還用第２のトラジスタ１２のドレーンは、第１負帰還用第４のトランジスタ２１のゲートと共に、発生用第１のトランジスタ１のコレクタに接続されている。そして、第１負帰還用第４のトランジスタ２１のソースは、グランドに接続されている。
また、第１負帰還用第３のトラジスタ１３のドレーンは、発生用第２のトランジスタ２のコレクタと共に、次述する第２の負帰還回路１０３の入力段に接続されている。
また、第１負帰還用第３のトラジスタ１３のドレーンは、発生用第２のトランジスタ２のコレクタと共に、次述する第２の負帰還回路１０３の入力段に接続されている。
【0015】
次に、第２の負帰還回路１０３は、第２負帰還用第１及び第２のトランジスタ１４，１５と第２負帰還用第３のトランジスタ２２を主たる構成要素として、次述するようにカレントミラーが構成されたものとなっている。
本発明の実施の形態の第２の負帰還回路１０３において、第２負帰還用第１及び第２のトランジスタ（図１においては、それぞれ「Ｍｐ４」、「Ｍｐ５」と表記）１４，１５にはＰＭＯＳが、第２負帰還用第３のトランジスタ（図１においては「Ｍｎ２」と表記）２２には、ＮＭＯＳが、それぞれ用いられている。
本発明の実施の形態の第２の負帰還回路１０３において、第２負帰還用第１及び第２のトランジスタ（図１においては、それぞれ「Ｍｐ４」、「Ｍｐ５」と表記）１４，１５にはＰＭＯＳが、第２負帰還用第３のトランジスタ（図１においては「Ｍｎ２」と表記）２２には、ＮＭＯＳが、それぞれ用いられている。
【0016】
以下、具体的な回路接続について説明すれば、まず、第２負帰還用第１及び第２のトランジスタ１４，１５は、ゲートが相互に接続されると共に、第２負帰還用第１のトランジスタ１４のドレーン、第２負帰還用第３のトランジスタ２２のドレーン及び後述する出力回路１０４の入力段に接続されている。そして、第２負帰還用第１及び第２のトランジスタ１４，１５のソースは、共に正電源電圧ＶＤＤが印加されるようになっている。
また、第２負帰還用第３のトランジスタ２２のゲートには、先の発生用第２のトランジスタ２のコレクタ及び第１負帰還用第３のトランジスタ１３のドレーンが接続されている。一方、第２負帰還用第３のトランジスタ２２のソースは、グランドに接続されている。
また、第２負帰還用第２のトランジスタ１５のドレーンは、先の発生用第１及び第２のトランジスタ１，２のベースに接続されると共に、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介してグランドに接続されている。
また、第２負帰還用第３のトランジスタ２２のゲートには、先の発生用第２のトランジスタ２のコレクタ及び第１負帰還用第３のトランジスタ１３のドレーンが接続されている。一方、第２負帰還用第３のトランジスタ２２のソースは、グランドに接続されている。
また、第２負帰還用第２のトランジスタ１５のドレーンは、先の発生用第１及び第２のトランジスタ１，２のベースに接続されると共に、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介してグランドに接続されている。
【0017】
出力回路１０４は、出力用第１及び第２のトランジスタ（図１においては、それぞれ「Ｍｐ６」、「Ｍｐ７」と表記）１６，１７を主たる構成要素として、次述するように構成されたものとなっている。
まず、本発明の実施の形態の出力回路１０４において、出力用第１及び第２のトランジスタ１６，１７には、ＰＭＯＳが用いられている。
出力用第１のトランジスタ１６のソースは、出力用第２のトランジスタ１７のソースと共に正電源電圧ＶＤＤが印加されるようになっている。また、出力用第１のトランジスタ１６のゲートには、先の第１負帰還用第１乃至第３のトランジスタ１１～１３のゲートと、第１負帰還用第１のトランジスタ１１のドレーン及び第１負帰還用第４のトランジスタ２１のドレーンが接続されている。
まず、本発明の実施の形態の出力回路１０４において、出力用第１及び第２のトランジスタ１６，１７には、ＰＭＯＳが用いられている。
出力用第１のトランジスタ１６のソースは、出力用第２のトランジスタ１７のソースと共に正電源電圧ＶＤＤが印加されるようになっている。また、出力用第１のトランジスタ１６のゲートには、先の第１負帰還用第１乃至第３のトランジスタ１１～１３のゲートと、第１負帰還用第１のトランジスタ１１のドレーン及び第１負帰還用第４のトランジスタ２１のドレーンが接続されている。
【0018】
また、出力用第２のトランジスタ１７のゲートには、先の第２負帰還用第１及び第２のトランジスタ１４，１５のゲートと、第２負帰還用第１及び第３のトランジスタ１４，２２のドレーンが接続されている。
そして、出力用第１のトランジスタ１６のドレーンと出力用第２のトランジスタ１７のドレーンは、相互に接続されて出力端子４０に接続されると共に、出力端子４０とグランドとの間には、第３の抵抗器（図１においては「Ｒ３」と表記）３３が接続されている。
そして、出力用第１のトランジスタ１６のドレーンと出力用第２のトランジスタ１７のドレーンは、相互に接続されて出力端子４０に接続されると共に、出力端子４０とグランドとの間には、第３の抵抗器（図１においては「Ｒ３」と表記）３３が接続されている。
【0019】
また、発生用第１のトランジスタ１のコレクタには、ＮＰＮバイポーラトランジスタを用いた抑圧用第１のトランジスタ３のコレクタが接続されており、そのベース及びエミッタは共に開放状態とされている。
また、出力用第１のトランジスタ１６のドレーンには、ＮＰＮバイポーラトランジスタを用いた抑圧用第２のトランジスタ４のコレクタが接続されており、そのベース及びエミッタは共に開放状態とされている。
この抑圧用第１及び第２のトランジスタ３，４は、後述するような発生用第１及び第２のトランジスタ１，２のコレクタ側に発生する漏れ電流の相殺作用を果たしている。
また、出力用第１のトランジスタ１６のドレーンには、ＮＰＮバイポーラトランジスタを用いた抑圧用第２のトランジスタ４のコレクタが接続されており、そのベース及びエミッタは共に開放状態とされている。
この抑圧用第１及び第２のトランジスタ３，４は、後述するような発生用第１及び第２のトランジスタ１，２のコレクタ側に発生する漏れ電流の相殺作用を果たしている。
【0020】
次に、かかる構成における動作について説明する。
まず、ＮＰＮバイポーラトランジスタにおいて、コレクタ電流Ｉｃとベース・エミッタ間電圧ＶＢＥ、コレクタ電流Ｉｃとベース電流ＩＢ、及び、エミッタ電流ＩＥとの間には、通常、下記する式１乃至式３で表される関係が成立する。
まず、ＮＰＮバイポーラトランジスタにおいて、コレクタ電流Ｉｃとベース・エミッタ間電圧ＶＢＥ、コレクタ電流Ｉｃとベース電流ＩＢ、及び、エミッタ電流ＩＥとの間には、通常、下記する式１乃至式３で表される関係が成立する。
【0021】
Ｉｃ＝χ×Ｉｓ×ｅｘｐ（ＶＢＥ／ＶＴ）・・・式１
【0022】
Ｉｃ＝βＩＢ・・・式２
【0023】
Ｉｃ＋ＩＢ＝ＩＥ・・・式３
【0024】
なお、ここで、χは正規化エミッタ面積比、Ｉｓは飽和電流、βは電流増幅率である。
また、ＶＴは熱電圧であり、ＶＴ＝ｋ×Ｔ÷ｑと表され、ｋはボルツマン定数、Ｔは絶対温度、ｑは電気素量である。
また、ＶＴは熱電圧であり、ＶＴ＝ｋ×Ｔ÷ｑと表され、ｋはボルツマン定数、Ｔは絶対温度、ｑは電気素量である。
【0025】
この関係式を、発生用第１及び第２のトランジスタ１，２に適用すると、それぞれのコレクタ電流ＩｃＱｎ１、ＩｃＱｎ２は、下記する式４、式５のように求められる。
【0026】
ＩｃＱｎ１＝Ｉｓ×ｅｘｐ（ＶＢＥＱｎ１ｐ／ＶＴ）・・・式４
【0027】
ＩｃＱｎ２＝ｍ×Ｉｓ×ｅｘｐ（ＶＢＥＱｎ２／ＶＴ）・・・式５
【0028】
なお、ここで、ＶＢＥＱｎ１は、発生用第１のトランジスタ１のベース・エミッタ間電圧、ＶＢＥＱｎ２は、発生用第２のトランジスタ２のベース・エミッタ間電圧、ｍは、発生用第２のトランジスタ２の正規化エミッタ面積比であって、１より大きい実数とし、発生用第１のトランジスタ１の正規化エミッタ面積比は１である。
【0029】
式４、式５を、それぞれベース・エミッタ間電圧ＶＢＥＱｎ１、ＶＢＥＱｎ２を表す式に変形すると、下記する式６、式７の如くとなる。
【0030】
ＶＢＥＱｎ１＝ＶＴ×ｌｎ（ＩｃＱｎ１／Ｉｓ）・・・式６
【0031】
ＶＢＥＱｎ２＝ＶＴ×ｌｎ（ＩｃＱｎ２／Ｉｓ）・・・式７
【0032】
一方、第１の負帰還回路１０２の作用により、発生用第１のトランジスタ１のコレクタ電流ＩｃＱｎ１は、第１負帰還用第２のトランジスタ１２のドレーン電流ＩＤＳｐ２と等しくなる。また、同様に、発生用第２のトランジスタ１のコレクタ電流ＩｃＱｎ２は、第１負帰還用第３のトランジスタ１３のドレーン電流ＩＤＳｐ３と等しくなる。
【0033】
この場合、第１負帰還用第２のトランジスタ１２と第１負帰還用第３のトランジスタ１３の（Ｗ／Ｌ）形状比を、１：１に設定し、上述の式６、式７を用いて、発生用第１のトランジスタ１のベース・エミッタ間電圧ＶＢＥＱｎ１と発生用第２のトランジスタ２のベース・エミッタ間電圧ＶＢＥＱｎ２との電圧差を求めると、下記する式８のように求められる。なお、ここで、”Ｗ”はＭＯＳトランジスタのチャネル幅、”Ｌ”はチャネル長である。
【0034】
ＶＢＥＱｎ１－ＶＢＥＱｎ２＝ＶＴ×ｌｎｍ・・・式８
【0035】
この式８で表される電圧は、第１の抵抗器３１に印加されるため、第１の抵抗器３１に流れる電流、すなわち、発生用第２のトランジスタ２のエミッタ電流ＩＥＱｎ２は、下記する式９のように表される。
【0036】
ＩＥＱｎ２＝（ＶＢＥＱｎ１－ＶＢＥＱｎ２）／Ｒ１＝（ＶＴ／Ｒ１）×ｌｎｍ・・・式９
【0037】
なお、ここで、Ｒ１は、第１の抵抗器３１の抵抗値とする。
次に、発生用第１のトランジスタ１のベース電流ＩＢＱｎ１、発生用第２のトランジスタ２のベース電流ＩＢＱｎ２、及び、第２の抵抗器３２に流れる電流ＩＲ２は、第２の負帰還回路１０３の作用により、それぞれ供給されるようになっており、第２負帰還用第２のトランジスタ１５のドレーン電流をＩＤＳｐ５とすると、下記する式１０、式１１に表される関係が成立する。
次に、発生用第１のトランジスタ１のベース電流ＩＢＱｎ１、発生用第２のトランジスタ２のベース電流ＩＢＱｎ２、及び、第２の抵抗器３２に流れる電流ＩＲ２は、第２の負帰還回路１０３の作用により、それぞれ供給されるようになっており、第２負帰還用第２のトランジスタ１５のドレーン電流をＩＤＳｐ５とすると、下記する式１０、式１１に表される関係が成立する。
【0038】
ＩＤＳｐ５=ＩＢＱｎ１＋ＩＢＱｎ２＋ＩＲ２・・・式１０
【0039】
ＩＢＱｎ１＝ＩＢＱｎ２・・・式１１
【0040】
第２の抵抗器３２の両端には、電圧ＶＢＥＱｎ１が発生しているので、第２の抵抗器３２に流れる電流ＩＲ２は、下記する式１２のように表される。
【0041】
ＩＲ２＝ＶＢＥＱｎ１／Ｒ２・・・式１２
【0042】
なお、ここで、Ｒ２は、第２の抵抗器３２の抵抗値とする。
また、第１負帰還用第２及び第３のトランジスタ１２，１３と出力用第１のトランジスタ１６の（Ｗ／Ｌ）形状比を、１：１：１に設定し、かつ、第２負帰還用第２のトランジスタ１５と出力用第２のトランジスタ１７の（Ｗ／Ｌ）形状比を、２：１に設定することで、出力用第２のトランジスタ１７のドレーン電流ＩＤＳｐ７と、第３の抵抗器３３に流れる電流ＩＲ３との間には、下記する式１３で表される関係が成立する。
また、第１負帰還用第２及び第３のトランジスタ１２，１３と出力用第１のトランジスタ１６の（Ｗ／Ｌ）形状比を、１：１：１に設定し、かつ、第２負帰還用第２のトランジスタ１５と出力用第２のトランジスタ１７の（Ｗ／Ｌ）形状比を、２：１に設定することで、出力用第２のトランジスタ１７のドレーン電流ＩＤＳｐ７と、第３の抵抗器３３に流れる電流ＩＲ３との間には、下記する式１３で表される関係が成立する。
【0043】
ＩＲ３＝ＩＤＳｐ６＋ＩＤＳｐ７＝ＩＤＳｐ６＋ＩＤＳｐ５／２・・・式１３
【0044】
なお、ここで、ＩＤＳｐ６は、出力用第１のトランジスタ１６のドレーン電流である。
しかして、第３の抵抗器３３に発生する電圧ＶＢＧ（出力電圧）は、先の式３、式９乃至式１３により、下記する式１４のように表される。
しかして、第３の抵抗器３３に発生する電圧ＶＢＧ（出力電圧）は、先の式３、式９乃至式１３により、下記する式１４のように表される。
【0045】
ＶＢＧ＝Ｒ３×ＩＲ３＝Ｒ３（ＩＤＳｐ６＋ＩＤＳｐ５／２）＝Ｒ３｛ＩＤＳｐ３＋（ＩＢＱｎ１＋ＩＢＱｎ２＋ＩＲ２）／２｝＝Ｒ３｛ＩｃＱｎ２＋（２×ＩＢＱｎ２＋ＩＲ２）／２｝＝Ｒ３｛ＩｃＱｎ２＋ＩＢＱｎ２＋ＩＲ２／２｝＝Ｒ３｛ＩＥＱｎ２＋ＶＢＥＱｎ１／（２×Ｒ２）｝＝Ｒ３｛（ＶＴ／Ｒ１）×ｌｎｍ＋ＶＢＥＱｎ１／（２×Ｒ２）｝・・・式１４
【0046】
一般に良く知られているように、ＮＰＮバイポーラトランジスタのベース・エミッタ電圧は、負の温度特性であるのに対して、熱電圧は正の温度特性であるため、第１乃至第３の抵抗器３１～３３の抵抗値と正規化エミッタ面積比の値として用いたｍを調整することで、上述の負と正の温度特性を相殺し、式１４に示された電圧ＶＢＧを温度に依存しない一定の電圧とすることが可能となる。
【0047】
しかしながら、回路が高温の環境下に晒された状態となった場合、ＮＰＮバイポーラトランジスタである発生用第１及び第２のトランジスタ１，２のコレクタとグランドとの間に、図１において点線で示されたような漏れ電流が発生し、温度の上昇に対して指数関数的に増大することが知られている。
この漏れ電流は、第１負帰還用第２及び第３のトランジスタ１２，１３と、出力用第１のトランジスタ１６とで構成されるカレントミラー回路を介して第３の抵抗器３３に流入し、本来一定であるべき電圧ＶＢＧの上昇を招いてしまう。
この漏れ電流は、第１負帰還用第２及び第３のトランジスタ１２，１３と、出力用第１のトランジスタ１６とで構成されるカレントミラー回路を介して第３の抵抗器３３に流入し、本来一定であるべき電圧ＶＢＧの上昇を招いてしまう。
【0048】
これに対して、本発明の実施の形態における基準電圧源回路においては、抑圧用第１のトランジスタ３の正規化エミッタ面積比がｍ－１に設定されることで、発生用第１のトランジスタ１の漏れ電流の大きさと、発生用第２のトランジスタ２の漏れ電流の大きさが等しくなる。
一方、第１負帰還用第２及び第３のトランジスタ１２，１３と出力用第１のトランジスタ１６とで構成されるカレントミラーの作用により、発生用第１のトランジスタ１の漏れ電流と発生用第２のトランジスタ２の漏れ電流は、第３の抵抗器３３にミラーされて流れようとするが、正規化エミッタ面積比が先に述べたようにｍと設定された抑圧用第２のトランジスタ４により、その漏れ電流が相殺され、電圧ＶＢＧは温度に依存することなく一定の電圧に維持されることとなる。
なお、ｍは、先に述べた発生用第２のトランジスタ２の正規化エミッタ面積比と同じ値である。
一方、第１負帰還用第２及び第３のトランジスタ１２，１３と出力用第１のトランジスタ１６とで構成されるカレントミラーの作用により、発生用第１のトランジスタ１の漏れ電流と発生用第２のトランジスタ２の漏れ電流は、第３の抵抗器３３にミラーされて流れようとするが、正規化エミッタ面積比が先に述べたようにｍと設定された抑圧用第２のトランジスタ４により、その漏れ電流が相殺され、電圧ＶＢＧは温度に依存することなく一定の電圧に維持されることとなる。
なお、ｍは、先に述べた発生用第２のトランジスタ２の正規化エミッタ面積比と同じ値である。
【0049】
図２には、本発明の実施の形態における基準電圧源回路の温度変化に対する出力電圧の変化特性のシミュレーション結果が示されており、以下、同図について説明する。
図２において、横軸は基準電圧源回路近傍の雰囲気温度を、縦軸は出力端子４０における出力電圧を、それぞれ示している。
同図において、本願発明の実施の形態における基準電圧源回路の温度変化に対する出力電圧の変化特性は、実線の特性線で示されており、温度変化に関わらず出力電圧の変化は殆ど無く、ほぼ平坦な特性であることが確認できる。
これに対して、図２において、点線の特性線は、従来回路の同様な特性を示しており、従来回路の場合、１００℃を超える温度環境下において、温度上昇と共に出力電圧が増大し、出力特性が悪化するものとなっている。
図２において、横軸は基準電圧源回路近傍の雰囲気温度を、縦軸は出力端子４０における出力電圧を、それぞれ示している。
同図において、本願発明の実施の形態における基準電圧源回路の温度変化に対する出力電圧の変化特性は、実線の特性線で示されており、温度変化に関わらず出力電圧の変化は殆ど無く、ほぼ平坦な特性であることが確認できる。
これに対して、図２において、点線の特性線は、従来回路の同様な特性を示しており、従来回路の場合、１００℃を超える温度環境下において、温度上昇と共に出力電圧が増大し、出力特性が悪化するものとなっている。
【産業上の利用可能性】
【0050】
高温時にバイポーラトランジスタに生ずる漏れ電流に起因する出力電圧の変動を抑圧、低減が所望される基準電圧源回路に適用できる。
【符号の説明】
【0051】
１…発生用第１のトランジスタ
２…発生用第２のトランジスタ
３…抑圧用第１のトランジスタ
４…抑圧用第２のトランジスタ
１０１…バンドギャップ電圧発生回路
１０２…第１の負帰還回路
１０３…第２の負帰還回路
１０４…出力回路
２…発生用第２のトランジスタ
３…抑圧用第１のトランジスタ
４…抑圧用第２のトランジスタ
１０１…バンドギャップ電圧発生回路
１０２…第１の負帰還回路
１０３…第２の負帰還回路
１０４…出力回路
【図1】
【図2】