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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024037134
(43)【公開日】2024-03-18
(54)【発明の名称】積層型イメージセンサのための接合構造
(51)【国際特許分類】
H01L 27/146 20060101AFI20240311BHJP
【ＦＩ】
H01L27/146 D
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023098847
(22)【出願日】2023-06-16
(31)【優先権主張番号】63/403,931
(32)【優先日】2022-09-06
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】63/431,380
(32)【優先日】2022-12-09
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/150,417
(32)【優先日】2023-01-05
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】楊 皓麟
(72)【発明者】
【氏名】王 子睿
(72)【発明者】
【氏名】徐 偉誠
(72)【発明者】
【氏名】陳 宥均
(72)【発明者】
【氏名】王 銓中
(72)【発明者】
【氏名】楊 敦年
(72)【発明者】
【氏名】黄 冠傑
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118CA03
4M118DD04
4M118EA14
4M118FA06
4M118FA27
4M118FA28
4M118GB03
4M118GB07
4M118GC07
4M118GD04
4M118HA25
4M118HA30
4M118HA33
(57)【要約】
【課題】本発明の様々な実施形態は、第１チップと第２チップとを含むイメージセンサを対象とする。
【解決手段】第１チップは、第１基板と、第１基板に設けられる複数の受光素子と、第１基板の表側上に設けられる第１相互接続構造と、第１相互接続構造上に設けられる第１接合構造とを含む。第２チップは第１チップの下にある。第２チップは、第２基板と、第２基板上に設けられる複数の半導体素子と、第２基板の表側上に設けられる第２相互接続構造と、第２相互接続構造上に設けられる第２接合構造とを含む。第１接合界面は、第２接合構造と第１接合構造との間に設けられる。第２相互接続構造は、第１接合構造及び第２接合構造により第１相互接続構造と電気的に連結される。第１接合構造と第２接合構造のうちの少なくとも１つは、１つ以下の導電性接合構造を含む。
【選択図】図１Ａ
【解決手段】第１チップは、第１基板と、第１基板に設けられる複数の受光素子と、第１基板の表側上に設けられる第１相互接続構造と、第１相互接続構造上に設けられる第１接合構造とを含む。第２チップは第１チップの下にある。第２チップは、第２基板と、第２基板上に設けられる複数の半導体素子と、第２基板の表側上に設けられる第２相互接続構造と、第２相互接続構造上に設けられる第２接合構造とを含む。第１接合界面は、第２接合構造と第１接合構造との間に設けられる。第２相互接続構造は、第１接合構造及び第２接合構造により第１相互接続構造と電気的に連結される。第１接合構造と第２接合構造のうちの少なくとも１つは、１つ以下の導電性接合構造を含む。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
第１基板と、前記第１基板に設けられる複数の受光素子と、前記第１基板の表側上に設けられる第１相互接続構造と、前記第１相互接続構造上に設けられる第１接合構造とを含む、第１チップと、
前記第１チップの下にあって、第２基板と、前記第２基板上に設けられる複数の半導体素子と、前記第２基板の表側上に設けられる第２相互接続構造と、前記第２相互接続構造上に設けられる第２接合構造とを含む、第２チップと
を含み、
前記第２接合構造と前記第１接合構造との間に第１接合界面が設けられ、
前記第２相互接続構造は、前記第１接合構造及び前記第２接合構造により前記第１相互接続構造に電気的に連結され、
前記第１接合構造と前記第２接合構造のうちの少なくとも１つは、１つ以下の導電性接合構造を含む、
イメージセンサ。
前記第１チップの下にあって、第２基板と、前記第２基板上に設けられる複数の半導体素子と、前記第２基板の表側上に設けられる第２相互接続構造と、前記第２相互接続構造上に設けられる第２接合構造とを含む、第２チップと
を含み、
前記第２接合構造と前記第１接合構造との間に第１接合界面が設けられ、
前記第２相互接続構造は、前記第１接合構造及び前記第２接合構造により前記第１相互接続構造に電気的に連結され、
前記第１接合構造と前記第２接合構造のうちの少なくとも１つは、１つ以下の導電性接合構造を含む、
イメージセンサ。
【請求項2】
前記第１接合構造は単一の導電性接合層を含み、前記第２接合構造は、複数の第２接合コンタクトの上にある複数の第２接合パッドを含む、請求項１に記載のイメージセンサ。
【請求項3】
前記単一の導電性接合層は、複数の第１接合パッド又は複数の第１接合コンタクトを含む、請求項２に記載のイメージセンサ。
【請求項4】
前記第１接合構造は、前記第１相互接続構造中の導電ワイヤの最上層と直接接触し、前記第２接合構造は、前記第２相互接続構造中の導電ワイヤの最上層と直接接触する、請求項１に記載のイメージセンサ。
【請求項5】
複数の転送トランジスタと複数の画素素子が前記第１基板の表側上に設けられ、
前記複数の画素素子は、リセットトランジスタ、ソースフォロアトランジスタ、及び選択トランジスタを含む、
請求項１に記載のイメージセンサ。
前記複数の画素素子は、リセットトランジスタ、ソースフォロアトランジスタ、及び選択トランジスタを含む、
請求項１に記載のイメージセンサ。
【請求項6】
前記第１チップと前記第２チップとの間に設けられる第３チップ
を更に含み、
前記第３チップは、第３基板と、前記第３基板の表側上に設けられる複数の画素素子と、前記第３基板の前記表側上に設けられる第３相互接続構造と、前記第３相互接続構造上に設けられる第３接合構造と、前記第３基板の裏側上に設けられる第４接合構造とを含み、
前記第３接合構造は、前記第１接合界面で前記第１接合構造と面し、前記第４接合構造は、第２接合界面で前記第２接合構造と面する、
請求項１に記載のイメージセンサ。
を更に含み、
前記第３チップは、第３基板と、前記第３基板の表側上に設けられる複数の画素素子と、前記第３基板の前記表側上に設けられる第３相互接続構造と、前記第３相互接続構造上に設けられる第３接合構造と、前記第３基板の裏側上に設けられる第４接合構造とを含み、
前記第３接合構造は、前記第１接合界面で前記第１接合構造と面し、前記第４接合構造は、第２接合界面で前記第２接合構造と面する、
請求項１に記載のイメージセンサ。
【請求項7】
前記第３基板に設けられる複数の基板貫通ビア（ＴＳＶ）
を更に含み、
前記ＴＳＶは、前記第４接合構造を前記第３相互接続構造に電気的に連結する、
請求項６に記載のイメージセンサ。
を更に含み、
前記ＴＳＶは、前記第４接合構造を前記第３相互接続構造に電気的に連結する、
請求項６に記載のイメージセンサ。
【請求項8】
前記第３接合構造と前記第４接合構造のうちの少なくとも１つは、１つ以下の導電性接合層を含む、請求項６に記載のイメージセンサ。
【請求項9】
前記第４接合構造は、単一の導電性接合層を含む、請求項８に記録のイメージセンサ。
【請求項10】
第１基板上に設けられる第１相互接続構造と、前記第１基板に設けられる複数の受光素子と、前記第１相互接続構造上の第１接合構造とを含む、第１チップと、
第２基板の表側上に設けられる第２相互接続構造と、前記第２基板の前記表側上に設けられる複数の画素素子と、前記第２相互接続構造上に設けられる第２接合構造と、前記第２基板の裏側上に設けられる第３接合構造とを含み、前記第１チップに接合される、第２チップと、
第３基板上に設けられる第３相互接続構造と、前記第３基板上の複数の半導体素子と、前記第３相互接続構造上に設けられる第４接合構造とを含み、前記第２チップに接合される、第３チップと
を含み、
前記第２接合構造と前記第３接合構造と前記第４接合構造のうちの少なくとも１つは、単一の導電性接合層を含む、
イメージセンサ。
第２基板の表側上に設けられる第２相互接続構造と、前記第２基板の前記表側上に設けられる複数の画素素子と、前記第２相互接続構造上に設けられる第２接合構造と、前記第２基板の裏側上に設けられる第３接合構造とを含み、前記第１チップに接合される、第２チップと、
第３基板上に設けられる第３相互接続構造と、前記第３基板上の複数の半導体素子と、前記第３相互接続構造上に設けられる第４接合構造とを含み、前記第２チップに接合される、第３チップと
を含み、
前記第２接合構造と前記第３接合構造と前記第４接合構造のうちの少なくとも１つは、単一の導電性接合層を含む、
イメージセンサ。
【請求項11】
前記第１接合構造は、前記第２接合構造と物理的に接触する複数の第１接合パッドを含む、請求項１０に記載のイメージセンサ。
【請求項12】
前記第２接合構造は、複数の第２接合コンタクト上に設けられる複数の第２接合パッドを含み、
前記第１接合パッドは、前記第２接合パッドに直接接触する、
請求項１１に記載のイメージセンサ。
前記第１接合パッドは、前記第２接合パッドに直接接触する、
請求項１１に記載のイメージセンサ。
【請求項13】
前記第２接合構造は、前記第１接合パッドと直接接触する前記単一の導電性接合層を含む、請求項１１に記載のイメージセンサ。
【請求項14】
前記第１相互接続構造は、前記第２接合構造の第１導電性接合フィーチャーと直接接触する導電ワイヤの最上層を含む、請求項１０に記載のイメージセンサ。
【請求項15】
前記第２基板に設けられ、前記第３接合構造から前記第２相互接続構造へ継続して延伸する、複数の基板貫通ビア（ＴＳＶ）と、
前記第１基板に設けられる複数の上部接合パッドと
を更に含み、
前記上部接合パッドは、前記第１相互接続構造に電気的に連結され、前記ＴＳＶと横方向に位置合わせされている、
請求項１０に記録のイメージセンサ。
前記第１基板に設けられる複数の上部接合パッドと
を更に含み、
前記上部接合パッドは、前記第１相互接続構造に電気的に連結され、前記ＴＳＶと横方向に位置合わせされている、
請求項１０に記録のイメージセンサ。
【請求項16】
前記第３接合構造は、前記ＴＳＶに直接電気的に連結される複数の接合パッドを含む、請求項１５に記載のイメージセンサ。
【請求項17】
イメージセンサを形成するための方法であって、
第１基板内に複数の受光素子を形成することと、
前記第１基板上に第１相互接続構造を形成することと、
前記第１相互接続構造上に第１接合構造を形成することと、
第２基板上に複数の半導体素子を形成することと、
前記第２基板上に第２相互接続構造を形成することと、
前記第２相互接続構造上に第２接合構造を形成することであって、前記第１接合構造と前記第２接合構造のうちの少なくとも１つは単一の導電性接合層を含むことと、
前記第１接合構造と前記第２接合構造との間に接合界面が設けられるよう前記第１接合構造を前記第２接合構造に接合するため、第１接合プロセスを実行することと
を含む、方法。
第１基板内に複数の受光素子を形成することと、
前記第１基板上に第１相互接続構造を形成することと、
前記第１相互接続構造上に第１接合構造を形成することと、
第２基板上に複数の半導体素子を形成することと、
前記第２基板上に第２相互接続構造を形成することと、
前記第２相互接続構造上に第２接合構造を形成することであって、前記第１接合構造と前記第２接合構造のうちの少なくとも１つは単一の導電性接合層を含むことと、
前記第１接合構造と前記第２接合構造との間に接合界面が設けられるよう前記第１接合構造を前記第２接合構造に接合するため、第１接合プロセスを実行することと
を含む、方法。
【請求項18】
前記第３基板上の第３相互接続構造と、前記第３相互接続構造上の第３接合構造とを含む第３チップを形成することと、
前記第１接合プロセスを実行する前に、前記第３チップを前記第１基板に接合することであって、前記第３接合構造は前記第１接合構造に直接接触することと
を更に含む、請求項１７に記載の方法。
前記第１接合プロセスを実行する前に、前記第３チップを前記第１基板に接合することであって、前記第３接合構造は前記第１接合構造に直接接触することと
を更に含む、請求項１７に記載の方法。
【請求項19】
前記第３基板の裏側に第１薄型化プロセスを実行することと、
前記第３基板に基板貫通ビア（ＴＳＶ）を形成することと、
前記第３基板の前記裏側上に第４接合構造を形成することと
を更に含み、
前記第１接合プロセスは、前記第４接合構造が形成された後に実行され、
前記第２接合構造は、前記第４接合構造と直接接触する、
請求項１８に記載の方法。
前記第３基板に基板貫通ビア（ＴＳＶ）を形成することと、
前記第３基板の前記裏側上に第４接合構造を形成することと
を更に含み、
前記第１接合プロセスは、前記第４接合構造が形成された後に実行され、
前記第２接合構造は、前記第４接合構造と直接接触する、
請求項１８に記載の方法。
【請求項20】
前記第１基板の裏側に第２薄型化プロセスを実行することと、
前記第１基板に裏側隔離構造を形成することであって、前記裏側隔離構造は隣接する受光素子間に設けられることと、
前記第１基板の前記裏側の上方に複数の光フィルタを形成することと、
前記複数の光フィルタ上に複数のマイクロレンズを形成することと
を更に含む、請求項１８に記載の方法。
前記第１基板に裏側隔離構造を形成することであって、前記裏側隔離構造は隣接する受光素子間に設けられることと、
前記第１基板の前記裏側の上方に複数の光フィルタを形成することと、
前記複数の光フィルタ上に複数のマイクロレンズを形成することと
を更に含む、請求項１８に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
現代の多くの電子装置（例えば、スマートフォン、デジタルカメラ、生体撮像装置、車両用撮像装置等）はイメージセンサを含んでいる。イメージセンサは、入射放射線を吸収して入射放射線に対応する電気信号を出力するよう構成される１つ以上の受光素子（例えば、フォトダイオード、フォトトランジスタ、フォトレジスタ等）を含む。イメージセンサのいくつかの種類としては、電荷結合素子（ＣＣＤ）イメージセンサや相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサが含まれる。ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサに比べて、低電力消費、小さなサイズ、高速データ処理、データの直接出力、そして低製造コストのため、益々好まれている。ＣＭＯＳイメージセンサのいくつかの種類としては、表面照射型（ＦＳＩ）イメージセンサや裏面照射型（ＢＳＩ）イメージセンサが含まれる。
【発明の概要】
【発明が解決しようとする課題】
【0002】
ＣＭＯＳイメージセンサは、積層された撮像チップと論理チップとを含むことができる。撮像チップは、それぞれが受光素子を含む複数の画素センサと、蓄積された電荷の読み出しを容易にするよう構成される複数の画素素子とを含む。論理チップは、複数の論理素子を含む。複数の論理素子及び複数の画素素子は、撮像接合構造及び論理接合構造を介して互いに電気的に連結される。撮像接合構造及び論理接合構造はそれぞれ、論理チップと撮像チップとの間の良好な電気接続及び良好な接合接着を促進するよう構成される導電性接合層を含む。しかし、典型的に、撮像接合構造及び論理接合構造はそれぞれが２つ以上の導電性接合構造を含む。各接合構造に２つ以上の導電性接合構造を備えることは、撮像チップと論理チップとの間の抵抗率を増加させる可能性がある、及び／又は、積層型ＣＭＯＳイメージセンサの製造コストを増加させる可能性がある。
【0003】
撮像チップ上に設けられる画素センサの数を増加させるため、ＣＭＯＳイメージセンサは撮像チップと論理チップとの間に設けられる画素素子チップを更に含むことができ、複数の画素素子が撮像チップから画素素子チップへと移される。画素素子チップは、相互接続構造と、その上に設けられ、接合界面で論理接合構造と面する画素素子接合構造とを含んでよい。更に、画素素子チップの相互接続構造は、画素素子チップの相互接続構造から撮像チップのドープ領域へと継続して延伸する１つ以上の大きな導電性コンタクトを含んでよい。１つ以上の大きな導電性コンタクトは画素素子と画素センサとの間の良好な電気的結合を促進することができる一方で、１つ以上の大きな導電性コンタクトは積層型ＣＭＯＳイメージセンサのデバイス領域に設けられ得る。１つ以上の大きな導電性コンタクトはデバイス領域の比較的広い面積を占有する可能性があり、これにより隣接する画素センサ間の距離を増加させ、デバイスのフィーチャーを微細化させる能力を低下させる。その結果、積層型ＣＭＯＳイメージセンサの設計の複雑さが増し、複数の画素センサのための領域が減少し、これにより製造コストが増加してデバイス密度が減少する。
【課題を解決するための手段】
【0004】
本発明は、第１チップと、第１チップの下にある第２チップとを含むイメージセンサを提供する。第１チップは、第１基板と、第１基板に設けられる複数の受光素子と、第１基板の表側上に設けられる第１相互接続構造と、第１相互接続構造上に設けられる第１接合構造とを含む。第２チップは、第２基板と、第２基板上に設けられる複数の半導体素子と、第２基板の表側上に設けられる第２相互接続構造と、第２相互接続構造上に設けられる第２接合構造とを含む。第１接合界面は、第２接合構造と第１接合構造との間に設けられる。第２相互接続構造は、第１接合構造及び第２接合構造により第１相互接続構造と電気的に連結される。第１接合構造と第２接合構造のうちの少なくとも１つは、１つ以下の導電性接合層を含む。
【0005】
本発明は、第１チップと、第１チップに接合される第２チップと、第２チップに接合される第３チップとを含むイメージセンサも提供する。第１チップは、第１基板上に設けられる第１相互接続構造と、第１基板に設けられる複数の受光素子と、第１相互接続構造上の第１接合構造とを含む。第２チップは、第２基板の表側上に設けられる第２相互接続構造と、第２基板の表側上に設けられる複数の画素素子と、第２相互接続構造上に設けられる第２接合構造と、第２基板の裏側上に設けられる第３接合構造とを含む。第３チップは、第３基板上に設けられる第３相互接続構造と、第３基板上の複数の半導体素子と、第３相互接続構造上に設けられる第４接合構造とを含む。第２接合構造と第３接合構造と第４接合構造のうちの少なくとも１つは、単一の導電性接合層を含む。
【0006】
本発明はイメージセンサを形成するための方法も提供し、該方法は、第１基板内に複数の受光素子を形成することと、第１基板上に第１相互接続構造を形成することと、第１相互接続構造上に第１接合構造を形成することと、第２基板上に複数の半導体素子を形成することと、第２基板上に第２相互接続構造を形成することと、第２相互接続構造上に第２接合構造を形成することと、接合界面が第１接合構造と第２接合構造との間に設けられるよう第１基板と第２基板とを接合するため第１接合プロセスを実行することと、を含む。
【発明の効果】
【0007】
少なくとも１つの接合構造が１つ以下の導電性接合層を有することによって、積層されたチップ間の導電性構造の数が減少され、これにより積層されたチップ間の抵抗率が減少し、積層型ＣＭＯＳイメージセンサの製造コストが低下する。
【図面の簡単な説明】
【0008】
本発明の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は縮尺どおりに描かれていないことに注意されたい。実際、添付図面に示される様々な機能の寸法は、説明を明確にするために任意に拡大又は縮小されている可能性がある。
【0009】
【図1A】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサのいくつかの実施形態の様々な断面図を表す。
【図1B】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサのいくつかの実施形態の様々な断面図を表す。
【図1C】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサのいくつかの実施形態の様々な断面図を表す。
【図3】論理チップ上に積層された撮像チップを含む積層型ＣＭＯＳイメージセンサのいくつかの実施形態の回路図を表す。
【図4】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図を表す。
【図5A】互いに垂直に積層された撮像チップ、画素素子チップ、および論理チップを含む積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図を表す。
【図13A】図５Ａ、図６Ａ、図７Ａ、図８Ａ、図１０Ａ、及び／又は図１２Ａ～図１２Ｅの積層型ＣＭＯＳイメージセンサのいくつかの実施形態に対応する積層型ＣＭＯＳイメージセンサのいくつかの実施形態の回路図を表す。
【図14】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図15】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図16】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図17】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図18】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図19】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図20】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図21】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図22】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図23】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図24】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図25】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図26】論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態によるフロー図を表す。
【図27】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図28】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図29】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図30】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図31】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図32】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図33】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図34】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図35】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図36】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図37】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図38】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図39】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図40】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図41】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図を表す。
【図42】互いに垂直に積層された撮像チップ、画素素子チップ、論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態によるフロー図を表す。
【発明を実施するための形態】
【0010】
本発明は、本発明の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本発明を単純化するため、要素及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２のフィーチャーの上方又は第２のフィーチャー上の第１のフィーチャーの形成は、第１及び第２のフィーチャーが直接的に接触して形成される実施形態を含んでよく、また第１及び第２のフィーチャーが直接的に接触しないように、第１と第２のフィーチャーの間に追加的なフィーチャーが形成された実施形態であってもよい。加えて、本発明は様々な実施例において参照符号及び／又は文字を繰り返す可能性がある。この繰り返しは単純化及び明確化を目的としたものであり、それ自体は言及される様々な実施形態及び／又は構成の間の関係性を規定するものではない。
【0011】
更に、「下」、「下方」、「下部」、「上方」、「上部」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
【0012】
積層型相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサは、積層された撮像チップと論理チップとを含むことができる。撮像チップは、それぞれが受光素子を含む複数の画素センサを含み、論理チップは、特定用途向け集積回路（ＡＳＩＣ）として構成される複数の論理素子を含む。受光素子は、入射放射線に応じて電荷を蓄積するよう構成される。複数の画素素子は撮像チップ上に設けられてよく、蓄積された電荷の読み出しを容易にするよう構成される。撮像チップは撮像接合構造を含み、論理チップは論理接合構造を含み、撮像接合構造と論理接合構造は接合界面で面する。更に、撮像チップと論理チップはそれぞれ、対応する基板上に設けられる相互接続構造を含む。撮像チップ及び論理チップの相互接続構造は、撮像接合構造及び論理接合構造に結合される。
【0013】
論理チップの複数の論理素子及び撮像チップの複数の画素素子は、撮像接合構造及び論理接合構造により互いに電気的に連結される。撮像接合構造及び論理接合構造はそれぞれ、論理チップと撮像チップとの間の良好な電気接続及び良好な接合接着を促進するよう構成される導電性接合層を含む。しかし、典型的に、撮像接合構造及び論理接合構造はそれぞれ２つ以上の導電性接合構造を含む。例えば、撮像接合構造及び論理接合構造はそれぞれ、接合ビア上に設けられる接合ワイヤを含む。各接合構造に２つ以上の導電性接合構造を有することは、撮像チップと論理チップとの間の抵抗率を増加させる可能性がある、及び／又は、積層型ＣＭＯＳイメージセンサの製造コストを増加させる可能性がある。
【0014】
撮像チップ上に設けられる画素センサの数を増加させるため、積層型ＣＭＯＳイメージセンサは撮像チップと論理チップとの間に設けられる画素素子チップを更に含んでよい。そのような実施形態において、複数の画素素子が撮像チップから画素素子チップへと移され、これにより撮像チップ上に設けられる受光素子の数を増加させる、及び／又は、受光素子の性能を向上させる（例えば、暗電流、電気的クロストーク等を減少させることによる）。画素素子チップは、相互接続構造と、相互接続構造上に設けられて、接合界面で論理接合構造と面する画素素子接合構造とを含んでよい。更に、画素素子チップの相互接続構造は、画素素子チップの相互接続構造から撮像チップのドープ領域（例えば、浮遊拡散ノード）へと継続して延伸する１つ以上の大きな導電性コンタクトを含んでよい。１つ以上の大きな導電性コンタクトは、画素素子と画素センサとの間の良好な電気的結合を促進する。例えば、１つ以上の大きな導電性コンタクトは、画素素子チップの第１画素素子（例えば、ソースフォロアトランジスタとして構成される）のゲートを、撮像チップの対応する第１浮遊拡散ノードに電気的に連結してよい。１つ以上の大きな導電性コンタクトが画素素子と画素センサとの間の良好な電気的結合を容易にすることができる一方で、１つ以上の大きな導電性コンタクトは積層型ＣＭＯＳイメージセンサのデバイス領域に設けられる可能性がある（例えば、対応する浮遊拡散ノードと位置合わせされる）。１つ以上の大きな導電性コンタクトはデバイス領域の比較的広い面積を占有する可能性があり、これにより隣接する画素センサ間の距離を増加させ、デバイスのフィーチャーを微細化させる能力を低下させる。その結果、積層型ＣＭＯＳイメージセンサの設計の複雑さが増し、複数の画素センサのための領域が減少し、これにより製造コストが増加してデバイス密度が減少する。
【0015】
本発明の様々な実施形態は、積層されたチップ間に設けられる接合構造を含む積層型ＣＭＯＳイメージセンサを対象とする。積層型ＣＭＯＳイメージセンサは、論理チップと積層される撮像チップを含む。撮像チップは、撮像基板に設けられる複数の受光素子と、撮像基板上の相互接続構造と、相互接続構造上の撮像接合構造とを含む。論理チップは、論理基板上に設けられる複数の論理素子と、論理基板上の相互接続構造と、相互接続構造上の論理接合構造とを含む。撮像接合構造と論理接合構造との間には接合界面が設けられる。更に、撮像接合構造及び／又は論理接合構造のうちの少なくとも１つは、１つ以下の導電性接合層を含む。例えば、撮像接合構造は撮像接合パッドの単一の層を含み、論理接合構造は論理接合コンタクト上に設けられる論理接合パッドを含む。少なくとも１つの接合構造が１つ以下の導電性接合層を有することによって、積層されたチップ間の導電性構造の数が減少し、これにより積層されたチップ間の抵抗率が減少し、積層型ＣＭＯＳイメージセンサの製造コストが低下する。
【0016】
更に、積層型ＣＭＯＳイメージセンサは、撮像チップと論理チップとの間に設けられる画素素子チップを更に含む。画素素子チップは、画素素子基板上に設けられる複数の画素素子と、画素素子基板の表側上に設けられる第１画素素子接合構造と、画素素子基板の裏側上に設けられる第２画素素子接合構造とを含む。第１画素素子接合構造は第１接合界面で撮像接合構造と面し、第２画素素子接合構造は第２接合界面で論理接合構造と面する。第１画素素子接合構造及び／又は第２画素素子接合構造のうちの少なくとも１つは１つ以下の導電性接合層を含み、これにより積層型ＣＭＯＳイメージセンサにおける導電性構造の数が減少する。更に、画素素子チップは、画素素子基板を貫通して延伸し且つ画素素子から横方向にオフセットされる周辺領域に設けられる、複数の基板貫通ビア（ＴＳＶ）を含む。ＴＳＶは、第１画素素子接合構造を第２画素素子接合構造に電気的に連結する。第１画素素子接合構造及び第２画素素子接合構造とＴＳＶとを利用することにより、１つ以上の大きな導電性ビアを積層型ＣＭＯＳイメージセンサのデバイス領域から省くことができる。その結果、複数の受光素子のための領域が増加し、設計の複雑さが減り、これによりデバイス密度が増加して製造コストが低下する。
【0017】
【0018】
論理チップ１０４は、論理基板１０８と、論理基板１０８上に設けられる論理相互接続構造１１２と、論理相互接続構造１１２上に設けられる論理接合構造１２０とを含む。更に、複数の論理素子１４０が論理基板１０８の表側１０８ｆ上に設けられる。いくつかの実施形態において、論理素子１４０は半導体素子を指してよく、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、論理ゲート、フリップフロップ、他の適切な論理素子等を含んでよい。論理相互接続構造１１２は、相互接続誘電体構造１１３と、複数の導電性ビア１１４と、複数の導電ワイヤ１１６とを含む。複数の導電性ビア１１４と複数の導電ワイヤ１１６は相互接続誘電体構造１１３内に設けられ、論理素子１４０と（例えば、撮像チップ１０２中の）他の素子との間の電気接続を容易にするよう構成される。論理接合構造１２０は、論理相互接続構造１１２上に設けられる。
【0019】
撮像チップ１０２は、撮像基板１０６と、撮像基板１０６の表側１０６ｆ上に設けられる撮像相互接続構造１１０と、撮像相互接続構造１１０上に設けられる撮像接合構造１１８とを含む。撮像基板１０６は半導体ボディ（例えば、単結晶シリコン、ＣＭＯＳバルク、シリコン・ゲルマニウム）を含み、第１のドープ型（例えば、ｐ型）を有してよい。複数の受光素子１３２が撮像基板１０６内に設けられ、受光素子１３２は第１のドープ型とは逆の第２のドープ型（例えば、ｎ型）を有してよい。浮遊拡散ノード１３１が撮像基板１０６に設けられ、第２のドープ型（例えば、ｎ型）を有してよい。いくつかの実施形態において、第１のドープ型はｐ型であり第２のドープ型はｎ型である、又はその逆である。裏側隔離構造１３４が撮像基板１０６の裏側１０６ｂ内に延伸し、隣接する受光素子１３２間に設けられる。裏側隔離構造１３４は、トレンチ充填層１３８と、撮像基板１０６とトレンチ充填層１３８との間に設けられるライナー層１３６とを含む。グリッド構造１４４が撮像基板１０６の裏側１０６ｂの上にあり、複数の光フィルタ１４２が受光素子１３２の上にある。更に、複数のマイクロレンズ１４６は複数の光フィルタ１４２上に設けられる。
【0020】
複数の画素素子１２９と複数の転送トランジスタ１３０が、撮像基板１０６の表側１０６ｆ上に設けられる。画素素子１２９と転送トランジスタ１３０のそれぞれは、画素基板１０６上に設けられるゲート電極と、ゲート電極と撮像基板１０６との間に設けられるゲート誘電体層とを含む。いくつかの実施形態において、転送トランジスタ１３０は、それぞれ撮像基板１０６の表側１０６ｆから対応する受光素子１３２へ向かって延伸する突出部を含む。複数の画素素子１２９は、例えば、リセットトランジスタ、ソースフォロアトランジスタ、選択トランジスタ等を含んでよい。受光素子１３２は、入射放射線（例えば、光子）を吸収して、入射放射線に対応するそれぞれの電気信号を生成するよう構成される。例えば、受光素子１３２は、入射放射線から電子正孔対を生成してよい。いくつかの実施形態において、転送トランジスタ１３０は、浮遊拡散ノード１３１と対応する受光素子１３２との間の電流フローを制御するよう構成される。例えば、転送トランジスタ１３０は、受光素子１３２における蓄積された電荷を浮遊拡散ノード１３１へ転送するため、浮遊拡散ノード１３１と隣接する受光素子１３２との間に撮像基板１０６において選択的に導電性チャネルを形成するよう構成されてよい。画素素子１２９は、浮遊拡散ノード１３１からの転送蓄積電荷の読み出しを行うよう構成される。
【0021】
いくつかの実施形態において、撮像接合構造１１８は、撮像接合誘電体１２２と、複数の撮像接合パッド１２６とを含む。様々な実施形態において、論理接合構造１２０は、論理接合誘電体１２４と、複数の論理接合パッド１２８と、複数の論理接合コンタクト１２７とを含む。撮像接合構造１１８は、接合界面１１９で論理接合構造１２０に面し、接合界面１１９は導電体間接合、誘電体間接合等を含む。撮像接合構造１１８と論理接合構造１２０は、論理素子１４０と画素素子１２９及び／又は転送トランジスタ１３０との間の電気接続を容易にするよう構成される。様々な実施形態において、撮像接合構造１１８及び／又は論理接合構造１２０のうちの少なくとも１つは、１つ以下の導電性接合層を含む。例えば、撮像接合構造１１８は単一の導電性接合層（例えば、撮像接合パッド１２６）を含んでよく、論理接合構造１２０は少なくとも２つの導電性接合層（例えば、論理接合パッド１２８と論理接合コンタクト１２７）を含んでよい。撮像接合構造１１８及び／又は論理接合構造１２０のうちの少なくとも１つが１つ以下の導電性接合層を含むことより、論理チップ１０４及び撮像チップ１０２の素子間の導電性構造が減少し、これにより積層されたチップ間の抵抗率及びＲＣ遅延が減少する。更に、より少ない導電配線構造を有することは、積層されたチップにおける導電フィーチャー間のサイズ及び／又は間隔を減少させることを容易にし、デバイスのフィーチャーを微細化しつつ積層型ＣＭＯＳイメージセンサの性能を向上させることができる。
【0022】
図１Ｂは、図１Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態に対応する積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図１００ｂを表し、論理接合構造１２０は単一の導電性接合層（例えば、複数の論理接合コンタクト１２７）を含む。従って、いくつかの実施形態において、論理接合構造１２０と撮像接合構造１１８のそれぞれは単一の導電性接合層を含み、これにより積層されたチップ間の抵抗率及びＲＣ遅延を更に減少させる。そのような実施形態において、複数の撮像接合パッド１２６は接合界面１１９で論理接合コンタクト１２７と面し、撮像接合パッド１２６と論理接合コンタクト１２７との間の接合界面１１９で導電体間接合が存在する。様々な実施形態において、撮像接合パッド１２６の幅は対応する論理接合コンタクト１２７の幅よりも広く、撮像接合パッド１２６の下面の少なくとも一部が論理接合誘電体１２４に直接接触する。
【0023】
図１Ｃは、図１Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態に対応する積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図１００ｃを表し、撮像接合構造（図１Ａの１１８）が省かれている。様々な実施形態において、撮像相互接続構造１１０は、複数の導電ワイヤ１１６の一部である導電ワイヤの最上層１１６ｔを含む。撮像相互接続構造１１０の導電ワイヤの最上層１１６ｔは、撮像基板１０６の表側１０６ｆからの最長距離を有する撮像相互接続構造１１０における導電ワイヤの層として定義される。様々な実施形態において、論理接合構造１２０の論理接合コンタクト１２７は、撮像相互接続構造１１０の導電ワイヤの最上層１１６ｔに直接接触し、これにより積層されたチップ間の抵抗率及びＲＣ遅延を更に減少させる。従って、論理接合コンタクト１２７は接合界面１１９で導電ワイヤの最上層１１６ｔに面する。更に、撮像相互接続構造１１０の相互接続誘電体構造１１３は論理接合誘電体１２４に直接接触する。撮像相互接続構造１１０の導電ワイヤの最上層１１６ｔに直接接触する論理接合構造１２０により、デバイス微細化を高めて設計の複雑さを下げつつ、積層型ＣＭＯＳイメージセンサの性能が向上する。
【0024】
いくつかの実施形態において、撮像チップ１０２は、撮像基板１０６の表側１０６ｆ上に設けられる、第１画素素子１２９ａと、第２画素素子１２９ｂと、第３画素素子１２９ｃとを含む。複数の転送トランジスタ１３０は、横方向で浮遊拡散ノード１３１と第１画素素子１２９ａ～第３画素素子１２９ｃとの間に設けられてよい。
【0025】
図２は、図１ＣのＡ－Ａ’線に沿って得られる図１Ｃの積層体ＣＭＯＳイメージセンサのいくつかの実施形態の上面図２００を表す。図示し易くするため、撮像相互接続構造（図１Ｃの１１０）の相互接続誘電体構造（図１Ｃの１１３）と複数の導電性ビア（図１Ｃの１１４）を図２の上面図２００から省略していることを理解されたい。
【0026】
図２に示すように、浮遊拡散ノード１３１が隣接する受光素子１３２の交点に設けられる。転送トランジスタ１３０は、対応する受光素子１３２の直上にある。第１画素素子１２９ａ～第３画素素子１２９ｃは受光素子１３２から横方向にオフセットされ、それぞれのゲート電極の対向する側に設けられる複数のソース／ドレイン領域２０４を含む。いくつかの実施形態において、第１画素素子１２９ａはリセットトランジスタとして構成され、第２画素素子１２９ｂは選択トランジスタとして構成され、論理チップ（図１Ｃの１０４）の論理素子（例えば、図１Ｃの１４０）に直接電気的に連結される第１ソース／ドレイン領域２０４ａを含んでよく、第３画素素子１２９ｃはソースフォロアトランジスタとして構成される。様々な実施形態において、ウェル領域２０２が第１画素素子１２９ａに横方向に隣接する。ウェル領域２０２は、第１のドープ型（例えば、ｐ型）を有してよい。
【0027】
図３は、積層型ＣＭＯＳイメージセンサのいくつかの実施形態の回路図３００を表す。様々な実施形態において、回路図３００は図１Ａ～図１Ｃの積層型ＣＭＯＳイメージセンサのいくつかの実施形態に対応することができる。
【0028】
積層型ＣＭＯＳイメージセンサは、論理チップ１０４に電気的に連結される撮像チップ１０２を含む。様々な実施形態において、撮像チップ１０２は、受光素子１３２と、第１画素素子１２９ａと、第２画素素子１２９ｂと、第３画素素子１２９ｃとを含む。論理チップ１０４は、ＡＳＩＣ回路３０２を含む。いくつかの実施形態において、撮像チップ１０２は受光素子１３２の読み出しを行うよう構成され、入射放射線から受光素子１３２により蓄積された電荷は、対応する電気信号として読み出されることができる。電気信号は、下流の信号処理のためにＡＳＩＣ回路３０２に提供されてよい。例えば、ＡＳＩＣ回路３０２は、アナログ－デジタル変換（ＡＤＣ）、イメージ処理、バッファリング等、又はそれらの任意の組合せを実行するよう構成されてよい。
【0029】
いくつかの実施形態において、受光素子１３２は、接地と転送トランジスタ１３０の第１ソース／ドレイン領域との間に連結される。転送トランジスタ１３０は転送信号ＴＸによりゲートされ、受光素子１３２で蓄積された電荷を浮遊拡散ノード１３１へ選択的に転送するよう構成される。第１画素素子１２９ａはリセットトランジスタとして構成されてよく、浮遊拡散ノード１３１とリセット電圧Ｖｒｓｔとの間に連結される。第１画素素子１２９ａはリセット信号ＲＳＴによりゲートされ、浮遊拡散ノード１３１をリセット電圧Ｖｒｓｔにリセットするため、浮遊拡散ノード１３１をリセット電圧Ｖｒｓｔに選択的に電気的に連結するよう構成される。更に、第１画素素子１２９ａは、転送トランジスタ１３０との連携により、受光素子１３２をリセット電圧Ｖｒｓｔに選択的に電気的に連結するよう構成されてよい。
【0030】
第３画素素子１２９ｃはソースフォロアトランジスタとして構成されてよく、浮遊拡散ノード１３１での電荷によりゲートされる。例えば、ソースフォロアトランジスタのゲートは浮遊拡散ノード１３１及び／又は第１画素素子１２９ａのソース／ドレイン領域に電気的に連結される。第３画素素子１２９ｃは、供給電圧Ｖｄｄと第２画素素子１２９ｂのソース／ドレイン領域との間に連結される。第２画素素子１２９ｂは選択トランジスタとして構成される。第３画素素子１２９ｃは、浮遊拡散ノード１３１での電圧を読み出すために該電圧をバッファリング及び／又は増幅するよう構成される。第２画素素子１２９ｂは、第３画素素子１２９ｃから撮像チップ１０２の出力へバッファリング及び／又は増幅された電圧を選択的に通過させるよう構成される。
【0031】
【0032】
論理チップ１０４は、論理基板１０８と、論理相互接続構造１１２と、論理接合構造１２０とを含む。複数の論理素子１４０が論理基板１０８の表側１０８ｆ上に設けられる。様々な実施形態において、各論理素子１４０は、ゲート誘電体の上方のゲート電極と、ゲート電極の対向する側に設けられる複数のソース／ドレイン領域と、論理基板１０８に設けられるウェル領域とを含む。更に、第１隔離構造４０２が論理基板１０８内に設けられ、論理素子１４０を互いに電気的に隔離するよう構成される。第１隔離構造４０２は、シャロートレンチアイソレーション（ＳＴＩ）構造として構成されてよく、二酸化ケイ素、窒化ケイ素、炭化ケイ素、他の誘電材料、又はそれらの任意の組合せであるか、それを含んでよい。
【0033】
撮像チップ１０２は、撮像基板１０６と、撮像相互接続構造１１０と、撮像接合構造１１８とを含む。論理基板１０８と撮像基板１０６は、例えば、それぞれ、シリコン、単結晶シリコン、ＣＭＯＳバルク、シリコン・ゲルマニウム、エピタキシャルシリコン、シリコン・オン・インシュレータ（ＳＯＩ）基板、又は他の適切な種類の半導体基板であるか、それを含んでよい。撮像相互接続構造１１０はと論理相互接続構造１１２はそれぞれ、相互接続誘電体構造１１３と、複数の導電性ビア１１４と、複数の導電ワイヤ１１６とを含む。相互接続誘電体構造１１３はそれぞれ、例えば、二酸化ケイ素、低誘電率誘電材料、超低誘電率誘電材料、他の適切な誘電材料、又はそれらの任意の組合せであるかそれを含む、複数の誘電体層を含んでよい。ここで用いられるとき、低誘電率誘電材料は約３．９未満の誘電率を有する誘電体である。導電性ビア１１４及び導電ワイヤ１１６は、例えば、銅、アルミニウム、窒化チタン、窒化タンタル、タングステン、ルテニウム、他の適切な導電性材料、又はそれらの任意の組合せであるか、それを含んでよい。
【0034】
複数の受光素子１３２が撮像基板１０６内に設けられる。受光素子１３２は、受光素子１３２の複数の列と行からなるアレイに配置されてよい。複数の画素素子１２９（例えば、リセットトランジスタ、選択トランジスタ、ソースフォロアトランジスタ等）と複数の転送トランジスタ１３０は、撮像基板１０６の表側１０６ｆ上に設けられる。複数の転送トランジスタ１３０における各転送トランジスタは、複数の受光素子１３２における対応する受光素子と位置合わせされる。画素素子１２９と転送トランジスタ１３０のそれぞれは、撮像基板１０６の表側１０６ｆ上に設けられるゲート電極と、ゲート電極と撮像基板１０６との間に設けられるゲート誘電体とを含む。
【0035】
裏側隔離構造１３４は、撮像基板１０６の裏側１０６ｂ内に延伸する。裏側隔離構造１３４は、トレンチ充填層（例えば、図１Ａの１３８）と、撮像基板１０６とトレンチ充填層との間に設けられるライナー層（例えば、図１Ａの１３６）とを含んでよい。いくつかの他の実施形態において、トレンチ充填層は、例えば、導電性材料（例えば、銅、アルミニウム、タングステン等）、誘電材料（例えば、酸化アルミニウム、二酸化ケイ素、窒化ケイ素、炭化ケイ素等）、又は他の適切な材料であるか、それを含んでよい。様々な実施形態において、ライナー層は、例えば、高誘電率誘電材料、酸化アルミニウム、酸化チタン、酸化タンタル、酸化ハフニウム、他の適切な誘電材料、又はそれらの任意の組合せであるか、それを含んでよい。ここで用いられるとき、高誘電率誘電材料は、約３．９よりも大きい誘電率を有する誘電体である。裏側隔離構造１３４は、上面視においてグリッド構造を有してよく、複数の受光素子１３２における各受光素子を横方向に囲む。裏側隔離構造１３４は、隣接する受光素子１３２間の電気的及び／又は光学的隔離を高めるよう構成される。
【0036】
更に、上部誘電体層４０８が撮像基板１０６の裏側１０６ｂに沿って設けられる。上部誘電体層４０８は、パッシベーション層として構成されてよい。上部誘電体層４０８は、例えば、二酸化ケイ素、窒化ケイ素、炭化ケイ素等であるか、それを含んでよい。グリッド構造１４４が上部誘電体層４０８の上にあり、受光素子１３２の上にある複数の開口を定義する側壁を含む。様々な実施形態において、グリッド構造１４４は、金属材料（例えば、銅、タングステン、アルミニウム等）及び／又は誘電材料（例えば、窒化ケイ素、炭化ケイ素、金属酸化物等）を含んでよく、隣接する受光素子１３２間のクロストークを減少させるよう構成される。上部誘電体構造４１０がグリッド構造１４４の上にあり、グリッド構造１４４の側壁により定義された開口を充填する。複数の光フィルタ１４２が上部誘電体構造４１０の上方に設けられる。様々な実施形態において、各光フィルタ１４２は、第２の範囲の波長を遮断しつつ第１の範囲の波長を通過させるよう構成される材料を含む。複数のマイクロレンズ１４６が光フィルタ１４２上に設けられ、入射光を下にある受光素子１３２へ導くよう構成される。
【0037】
複数の上部接合パッド４０６が、撮像相互接続構造１１０へ向かって撮像基板１０６の裏側１０６ｂ内に延伸する。上部接合パッド４０６は、例えば、アルミニウム、銅、タングステン等を含んでよい。上部接合パッド４０６は、撮像基板１０６の周辺領域に設けられる。受光素子１３２は、撮像基板１０６のデバイス領域に設けられ、撮像基板１０６の周辺領域はデバイス領域を横方向に囲む。上部接合パッド４０６は、積層型ＣＭＯＳイメージセンサの素子（例えば、画素素子１２９、転送トランジスタ１３０、論理素子１４０等）及び他の集積回路（ＩＣ）素子（未図示）への電気接続を提供するよう構成される。第２隔離構造４０４が撮像基板１０６内に設けられる。第２隔離構造４０４はＳＴＩ構造として構成されてよく、例えば、二酸化ケイ素、窒化ケイ素、炭化ケイ素等であるか、それを含んでよい。第２隔離構造４０４は、上部接合パッド４０６の側壁に沿って設けられてよく、上部接合パッド４０６と、撮像基板１０６上及び／又は内に設けられた他の素子（例えば、画素素子１２９、転送トランジスタ１３０、受光素子１３２）との間の電気的隔離を高めるよう構成される。
【0038】
いくつかの実施形態において、撮像接合構造１１８は、撮像接合誘電体１２２と、複数の撮像接合パッド１２６とを含む。様々な実施形態において、論理接合構造１２０は、論理接合誘電体１２４と、複数の論理接合パッド１２８と、複数の論理接合コンタクト１２７とを含む。撮像接合構造１１８は、接合界面１１９で論理接合構造１２０と面し、接合界面１１９は導電体間接合、誘電体間接合等を含む。撮像接合誘電体１２２と論理接合誘電体１２４はそれぞれ、例えば、酸化物（例えば、二酸化ケイ素）、窒化ケイ素、炭化ケイ素、酸窒化ケイ素等を含むことのできる１つ以上の誘電体層を有してよい。撮像接合パッド１２６、論理接合コンタクト１２７、論理接合パッド１２８のそれぞれは、例えば、銅、タングステン、チタン、タンタル、他の導電性材料、又はそれらの任意の組合せであるか、それを含んでよい。様々な実施形態において、撮像接合構造１１８は、単一の層の導電性接合構造（例えば、撮像接合パッド１２６）を含み、これにより論理チップ１０４と撮像チップ１０２との間の導電性構造の数が減少する。その結果、論理チップ１０４と撮像チップ１０２との間の抵抗率及びＲＣ遅延が減少し、これにより設計コスト及び複雑さを低下させつつ積層型ＣＭＯＳイメージセンサの性能が高まる。
【0039】
【0040】
論理チップ１０４は、論理基板１０８と、論理相互接続構造１１２と、論理接合構造１２０とを含む。複数の論理素子１４０が論理基板１０８の表側１０８ｆ上に設けられる。論理接合構造１２０は、論理相互接続構造１１２上に設けられ、論理接合構造１１２と電気的に連結される。
【0041】
撮像チップ１０２は、撮像基板１０６と、撮像相互接続構造１１０と、撮像接合構造１１８とを含む。撮像接合構造１１８は、撮像相互接続構造１１０上に設けられ、撮像相互接続構造１１０と電気的に連結される。撮像基板１０６は、第１のドープ型（例えば、ｐ型）を有してよい。複数の受光素子１３２が撮像基板１０６に設けられ、受光素子１３２は第１のドープ型とは逆の第２のドープ型（例えば、ｎ型）を有してよい。浮遊拡散ノード１３１は撮像基板１０６に設けられ、第２のドープ型（例えば、ｎ型）を有してよい。複数のウェル領域５０３が浮遊拡散ノード１３１とは反対側で基板に設けられ、第１のドープ型（例えば、ｐ型）を有する。
【0042】
裏側隔離構造１３４が、撮像基板１０６の裏側１０６ｂ内に延伸する。裏側隔離構造１３４は、トレンチ充填層１３８と、撮像基板１０６とトレンチ充填層との間に設けられるライナー層とを含む。グリッド構造１４４が撮像基板１０６の裏側１０６ｂの上にあり、複数の光フィルタ１４２が受光素子１３２の上にある。複数のマイクロレンズ１４６が複数の光フィルタ１４２上に設けられる。更に、複数の転送トランジスタ１３０が撮像基板１０６の表側１０６ｆ上に設けられ、転送トランジスタ１３０は浮遊拡散ノード１３１と対応する受光素子１３２との間の電流フローを制御するよう構成される。
【0043】
画素素子チップ５０２が、撮像チップ１０２と論理チップ１０４との間に設けられる。いくつかの実施形態において、画素素子チップ５０２は、画素素子基板５０４と、画素素子相互接続構造５０６と、第１画素素子接合構造５１０と、第２画素素子接合構造５１６とを含む。複数の画素素子１２９が、画素素子基板５０４の表側５０４ｆ上に設けられる。様々な実施形態において、複数の画素素子１２９は、例えば、リセットトランジスタ、ソースフォロアトランジスタ、選択トランジスタ等を含んでよく、受光素子１３２から蓄積された電荷の読み出しを行うよう構成される。画素素子１２９を、例えば撮像チップ１０２ではなく、画素素子基板５０４上に設けることにより、受光素子１３２のための面積が増加し、撮像チップ１０２にわたって電気的クロストークが減少する。その結果、積層型ＣＭＯＳイメージセンサに設けられる受光素子１３２の数を増やすことができる、及び／又は、積層型ＣＭＯＳイメージセンサの性能が高まる（例えば、暗電流、電気的クロストークを低減させることによる）。
【0044】
複数の基板貫通ビア（ＴＳＶ）５０８が、画素素子チップ５０２に設けられる。ＴＳＶ５０８は、第２画素素子接合構造５１６から画素素子相互接続構造５０６へ継続して画素素子基板５０４を貫通して延伸する。ＴＳＶ５０８は、第２画素素子接合構造５１６を画素素子相互接続構造５０６に電気的に連結するよう構成される。様々な実施形態において、画素素子１２９は画素素子基板５０４のデバイス領域（即ち、中央領域）内に設けられ、ＴＶＳ５０８はデバイス領域を横方向に囲む画素素子基板５０４の周辺領域内に設けられる。ＴＳＶ５０８を画素素子基板５０４の周辺領域にデバイス領域から離して設けることにより、画素素子１２９のための面積が増加し、これにより画素素子チップ５０２のデバイス密度が高まる。
【0045】
様々な実施形態において、撮像相互接続構造１１０、論理相互接続構造１１２、画素素子相互接続構造５０６のそれぞれは、相互接続誘電体構造１１３と、複数の導電性ビア１１４と、複数の導電ワイヤ１１６とを含む。撮像相互接続構造１１０は、導電ワイヤの最上層１１６ｔと、導電ワイヤの第１層１１６ａとを含む。撮像相互接続構造１１０の導電ワイヤの最上層１１６ｔは、撮像基板１０６の表側１０６ｆから最も長い距離を有する撮像相互接続構造１１０中の導電ワイヤの層として定義される。撮像相互接続構造１１０の導電ワイヤの第１層１１６ａは、撮像基板１０６の表側１０６ｆから最も短い距離を有する撮像相互接続構造１１０中の導電ワイヤの層として定義される。図５Ａの各相互接続構造１１０、１１２、５０６は２つの層の導電ワイヤ１１６と２つの層の導電性ビア１１４を含んでいるが、これは非限定的な例示であり、各相互接続構造１１０、１１２、５０６は任意の数の層の導電ワイヤ１１６及び／又は導電性ビア１１４を含んでよいことを理解されたい。
【0046】
第１画素素子接合構造５１０は、画素素子相互接続構造５０６上に設けられ、撮像チップ１０２を画素素子チップ５０２及び／又は論理チップ１０４に電気的に連結するよう構成される。第２画素素子接合構造５１６は、画素素子基板５０４の裏側５０４ｂ上に設けられ、画素素子チップ５０２を論理チップ１０４に電気的に連結するよう構成される。
【0047】
いくつかの実施形態において、撮像接合構造１１８は、撮像接合誘電体１２２と、複数の撮像接合パッド１２６と、複数の撮像接合コンタクト１２５とを含む。様々な実施形態において、第１画素素子接合構造５１０は、第１画素素子接合誘電体５１２と、複数の第１画素素子接合コンタクト５１４とを含む。撮像接合構造１１８は、第１接合界面で第１画素素子接合構造５１０と面し、これにより第１接合済み構造５２２を定義し、第１接合界面は導電体間接合及び誘電体間接合を含む。撮像接合構造１１８と第１画素素子接合構造５１０は、撮像チップ１０２と画素素子チップ５０２との間の良好な電気接続を促進するよう構成される。いくつかの実施形態において、撮像接合構造１１８及び／又は第１画素素子接合構造５１０のうちの少なくとも１つは、１つ未満の導電性接合層を有する。例えば、第１画素素子接合構造５１０は、単一の導電性接合層（例えば、第１画素素子接合コンタクト５１４）を含んでよい。撮像接合構造１１８及び／又は第１画素素子接合構造５１０のうちの少なくとも１つが１つ以下の導電性接合層を有することにより、撮像チップ１０２と画素素子チップ５０２の素子間の導電性構造の数が減少され、これにより積層されたチップ間の抵抗率及びＲＣ遅延が低下する。更に、撮像チップ１０２と画素素子チップ５０２との間により少ない導電性構造を有することは、積層されたチップにおける導電性フィーチャー間のサイズ及び／又は間隔を減少させることを容易にし、これによりデバイス微細化及び製造コスト削減を促進しつつ積層型ＣＭＯＳイメージセンサの性能を高める。加えて、第１画素素子接合コンタクト５１４は、積層型ＣＭＯＳイメージセンサの領域５２６において、撮像チップ１０２の浮遊拡散ノード１３１に直接電気的に連結される。
【0048】
更なる実施形態において、論理接合構造１２０は、論理接合誘電体１２４と、複数の論理接合パッド１２８と、複数の論理接合コンタクト１２７とを含む。また更なる実施形態において、第２画素素子接合構造５１６は、第２画素素子接合誘電体５１８と、複数の第２画素素子接合コンタクト５２０とを含む。論理接合構造１２０は、第２接合界面で第２画素素子接合構造５１６と面し、これにより第２接合済み構造５２４を定義し、第２接合界面は導電体間接合及び誘電体間接合を含む。論理接合構造１２０と第２画素素子接合構造５１６は、論理チップ１０４と画素素子チップ５０２との間の良好な電気接続を促進するよう構成される。いくつかの実施形態において、論理接合構造１２０及び／又は第２画素素子接合構造５１６のうちの少なくとも１つは、１つ以下の導電性接合構造を有する。例えば、第２画素素子接合構造５１６は、単一の導電性接合層（例えば、第２画素素子接合コンタクト５２０）を含む。論理接合構造１２０及び／又は第２画素素子接合構造５１６のうちの少なくとも１つが１つ以下の導電性接合構造を有することにより、論理チップ１０４と画素素子チップ５０２の素子間の導電性構造の数が減少し、これにより積層されたチップ間の抵抗率及びＲＣ遅延が低下する。更に、撮像チップ１０２と画素素子チップ５０２との間により少ない導電性構造を有することは、積層されたチップにおける導電性フィーチャー間のサイズ及び／又は間隔を減少させることを容易にし、これによりデバイス微細化及び製造コスト削減を促進しつつ積層型ＣＭＯＳイメージセンサの性能を更に高める。
【0049】
図５Ｂは、図５Ａの積層型ＣＭＯＳイメージセンサの１つの領域のいくつかの実施形態の断面図５００ｂを表す。いくつかの実施形態において、図５Ｂの断面図５００ｂは積層型ＣＭＯＳイメージセンサの前記領域（図５Ａの５２６）に対応し、領域（図５Ａの５２６）は図５Ｂにおいて図示を容易にするため反転されている。
【0050】
図５Ｂに示すように、撮像相互接続構造１１０は、２つの隣接した最上ワイヤの間に設けられる第１最上ワイヤ５３０を含む。第１最上ワイヤ５３０は、例えば、約０．２５マイクロメートル（ｕｍ）、約０．２ｕｍ～約０．３ｕｍの範囲内、又は他の適切な値であってよい幅５３１を有する。第１最上ワイヤ５３０は、第１の距離ｄ１により２つの隣接した最上ワイヤから分離される。いくつかの実施形態において、第１の距離ｄ１は、約０．２７ｕｍ、約０．２５ｕｍ～約０．２９ｕｍの範囲内、又は他の適切な値である。更なる実施形態において、最上ワイヤ５３０の幅５３１は第１の距離ｄ１未満である。
【0051】
撮像接合構造１１８は、第１撮像接合コンタクト１２５ａと、第１撮像接合パッド１２６ａとを含む。第１撮像接合コンタクト１２５ａは幅５３２を有し、第１撮像接合パッド１２６ａは幅５３４を有する。更なる実施形態において、幅５３２は、約０．２ｕｍ、約０．１５ｕｍ～約０．２５ｕｍの範囲内、又は他の適切な値である。また更なる実施形態において、幅５３４は、約０．３ｕｍ、約０．４ｕｍ、約０．３ｕｍ～約０．４ｕｍの範囲内、又は他の適切な値である。第１画素素子接合構造５１０は、幅５３６を有する第１接合コンタクト５１４ａを含む。様々な実施形態において、幅５３６は、約０．１ｕｍ、約０．０７５ｕｍ～約１．２５ｕｍの範囲内、又は他の適切な値である。いくつかの実施形態において、第１接合コンタクト５１４ａの高さは、第１撮像接合コンタクト１２５ａの高さよりも高い。更なる実施形態において、第１接合コンタクト５１４ａの高さは、撮像接合構造１１８の高さと等しくてよい。様々な実施形態において、第１接合コンタクト５１４ａの幅５３６は、第１撮像接合コンタクト１２５ａの幅５３２未満である。
【0052】
画素素子相互接続構造５０６は、第１対の最上ワイヤ５４２と第２対の最上ワイヤ５４４との間に設けられる第１最上ワイヤ５３８を含む。第１最上ワイヤ５３８の幅５４０は、例えば、約０．１５ｕｍ、約０．１ｕｍ～約０．２ｕｍの範囲内、又は他の適切な値であってよい。よって、いくつかの実施形態において、画素素子相互接続構造５０６の第１最上ワイヤ５３８の幅５４０は、撮像相互接続構造１１０の第１最上ワイヤ５３０の幅５３１未満である。第１最上ワイヤ５３８は、第２の距離ｄ２により最上ワイヤの第１対５４２から分離され、第１対の最上ワイヤ５４２は第３の距離ｄ３により第２対の最上ワイヤ５４４から分離される。様々な実施形態において、第２の距離ｄ２は、約０．１５ｕｍ、約０．１ｕｍ～約０．２ｕｍの範囲内、又は他の適切な値である。第３の距離ｄ３は、約０．１ｕｍ、約０．０７５ｕｍ～約１．２５ｕｍの範囲内、又は他の適切な値である。撮像接合構造１１８及び／又は第１画素素子接合構造５１０のうちの少なくとも１つが１つ以下の導電性接合層を有することにより、撮像チップ１０２及び画素素子チップ５０２における導電性ルーティングフィーチャー間の幅及び／又は距離を比較的小さくする、及び／又は減少させることができる。これは、デバイス微細化及び製造コスト削減を促進しつつ、積層型ＣＭＯＳイメージセンサの性能を高める（例えば、撮像チップ１０２及び／又は画素素子チップ５０２におけるＲＣ遅延が低下することによる）。
【0053】
図５Ｃは、図５ＢのＡ－Ａ’線に沿って得られる断面図５００ｂのいくつかの実施形態の上面図５００ｃを表し、第１撮像接合パッド１２６ａと第１撮像接合コンタクト１２５ａのそれぞれは上面視において円形を呈する。
【0054】
図５Ｄは、図５ＢのＡ－Ａ’線に沿って得られる断面図５００ｂのいくつかの実施形態の上面図５００ｄを表し、第１撮像接合パッド１２６ａと第１撮像接合コンタクト１２５ａのそれぞれは上面視において矩形を呈する。
【0055】
図６Ａは、図５Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態に対応する積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図６００ａを表し、第１画素素子接合構造５１０と第２画素素子接合構造５１６のそれぞれは２つの導電性接合層を含み、撮像接合構造１１８と論理接合構造１２０のそれぞれは少なくとも１つの導電性接合層を含む。様々な実施形態において、第１画素素子接合構造５１０は、第１画素素子接合誘電体５１２と、複数の第１画素素子接合コンタクト５１４と、複数の第１画素素子接合パッド５１５とを含む。いくつかの実施形態において、撮像接合構造１１８は、撮像接合誘電体１２２と、複数の撮像接合コンタクト１２５とを含む。更なる実施形態において、第２画素素子接合構造５１６は、第２画素素子接合誘電体５１８と、複数の第２画素素子接合コンタクト５２０と、複数の第２画素素子接合パッド５２１とを含む。また更なる実施形態において、論理接合構造１２０は、論理接合誘電体１２４と、複数の論理接合コンタクト１２７とを含む。
【0056】
画素素子相互接続構造５０６は、画素素子基板５０４の表側５０４ｆから最長距離を有する画素素子相互接続構造５０６における導電ワイヤの層である、最上層の導電ワイヤ１１６ｔを含む。様々な実施形態において、第１画素素子接合コンタクト５１４は、画素素子相互接続構造５０６の最上層の導電ワイヤ１１６ｔに直接接触する。更に、画素素子相互接続構造５０６は、画素素子相互接続構造５０６の最上層の導電ワイヤ１１６ｔと画素素子基板５０４との間に設けられる第１層の導電ワイヤ１１６ａを含む。様々な実施形態において、複数の画素素子１２９は、第１画素素子１２９ａと、第２画素素子１２９ｂと、第３画素素子１２９ｃとを含む。いくつかの実施形態において、第１画素素子１２９ａはリセットトランジスタとして構成され、第２画素素子１２９ｂは選択トランジスタとして構成され、第３画素素子１２９ｃはソースフォロアトランジスタとして構成される。
【0057】
図６Ｂは、図６Ａの線６０２に沿って得られる図６Ａの断面図６００ａのいくつかの実施形態のレイアウト図６００ｂを表す。図６Ｂのレイアウト図６００ｂは、撮像チップ（図６Ａの１０２）の共有画素構造６１４のレイアウトのいくつかの実施形態を表す。
【0058】
いくつかの実施形態において、共有画素構造６１４は、４つの隣接する受光素子１３２の中心に設けられる浮遊拡散ノード１３１と、浮遊拡散ノード１３１の反対側に設けられるウェル領域とを含む。様々な実施形態において、共有画素構造６１４のピッチＰは、約０．８６ｕｍ、約０．８ｕｍ～約０．９ｕｍの範囲内、又は他の適切な値である。更なる実施形態において、共有画素構造６１４において横方向に隣接する転送トランジスタ１３０間の距離ｄｓは、約０．１１ｕｍ、約０．０９ｕｍ～約０．１３ｕｍの範囲内、又は他の適切な値である。また更なる実施形態において、共有画素構造６１４において対角に分離された転送トランジスタ１３０間の距離ｄｄは、約０．２６ｕｍ、約０．２ｕｍ～約０．３２ｕｍの範囲内、又は他の適切な値である。いくつかの実施形態において、各導電性ビア１１４の幅６１６は、約０．０６ｕｍ、約０．０４ｕｍ～約０．０８ｕｍの範囲内、又は他の適切な値である。
【0059】
図６Ｃは、図６Ａの線６０４に沿って得られる図６Ａの断面図６００ａのいくつかの実施形態のレイアウト図６００ｃを表す。図６Ｃのレイアウト図６００ｃは、共有画素構造６１４の上方の撮像相互接続構造（図６Ａの１１０）の第１層の導電ワイヤ１１６ａのレイアウトのいくつかの実施形態を表す。
【0060】
いくつかの実施形態において、導電ワイヤの第１層１１６ａ中の各導電ワイヤの幅６１８は、約０．０７ｕｍ、約０．０５ｕｍ～約０．０９ｕｍの範囲内、又は他の適切な値である。様々な実施形態において、撮像相互接続構造（図６Ａの１１０）の導電ワイヤの第１層１１６ａ中の隣接する導電ワイヤ間の距離６２０は、約０．１ｕｍ、約０．１０５ｕｍ、約０．０８ｕｍ～約０．１２ｕｍの範囲内、又は他の適切な値である。
【0061】
図６Ｄは、図６Ａの線６０６に沿って得られる図６Ａの断面図６００ａのいくつかの実施形態のレイアウト図６００ｄを表す。図６Ｄのレイアウト図６００ｄは、共有画素構造６１４の上方の撮像相互接続構造（図６Ａの１１０）の最上層の導電ワイヤ１１６ｔのレイアウトのいくつかの実施形態を表す。
【0062】
いくつかの実施形態において、撮像相互接続構造（図６Ａの１１０）の導電ワイヤの中央最上層１１６ｔｍの長さＬ１及び幅Ｗｔのそれぞれは、約０．４５ｕｍ、約０．４ｕｍ～約０．５ｕｍの範囲内、又は他の適切な値である。中央最上層の導電ワイヤ１１６ｔｍは、浮遊拡散ノード１３１の直上にある。様々な実施形態において、撮像相互接続構造（図６Ａの１１０）の最上層の導電ワイヤ１６６ｔ中の隣接する最上導電ワイヤ間の距離６２２は、約０．１７ｕｍ、約０．１２ｕｍ～約０．２２ｕｍの範囲内、又は他の適切な値である。
【0063】
図６Ｅは、図６Ａの線６０８に沿って得られる図６Ａの断面図６００ａのいくつかの実施形態のレイアウト図６００ｅを表す。図６Ｅのレイアウト図６００ｅは、画素素子チップ（図６Ａの５０２）の複数の画素素子１２９のレイアウトのいくつかの実施形態を表す。
【0064】
複数の画素素子１２９は、画素素子基板５０４に設けられる複数のソース／ドレイン領域６２４を含む。更に、ウェル領域６２６が画素素子基板５０４に設けられ、基準電圧（例えば、接地）に電気的に連結されてよい。いくつかの実施形態において、ウェル領域６２６と複数の画素素子１２９における隣接する画素素子の隣接するソース／ドレイン領域６２４との間の距離６２８は、約０．１ｕｍ、約０．０８ｕｍ～約０．１２ｕｍの範囲内、又は他の適切な値である。更なる実施形態において、複数の画素素子１２９における隣接する画素素子のソース／ドレイン領域６２４間の距離６３０は、約０．１２ｕｍ、約０．１ｕｍ～約０．１４ｕｍの範囲内、又は他の適切な値である。また更なる実施形態において、複数の画素素子１２９における画素素子のソース／ドレイン領域６２４と第３画素素子１２９ｃの隣接するゲート電極との間の距離６３２は、約０．０９ｕｍ、約０．０８ｕｍ～約０．１ｕｍの範囲内、又は他の適切な値である。
【0065】
図６Ｆは、図６Ａの線６１０に沿って得られる図６Ａの断面図６００ａのいくつかの実施形態のレイアウト図６００ｆを表す。図６Ｆのレイアウト図６００ｆは、複数の画素素子１２９の上方の画素素子相互接続構造（図６Ａの５０６）の第１層の導電ワイヤ１１６ａのレイアウトのいくつかの実施形態を表す。
【0066】
様々な実施形態において、画素素子相互接続構造（図６Ａの５０６）の第１層の導電ワイヤ１１６ａにおける隣接する導電ワイヤ間の距離６３４は、約０．０７ｕｍ、約０．０８ｕｍ、約０．０６ｕｍ～約０．１８ｕｍの範囲内、又は他の適切な値である。
【0067】
図６Ｇは、図６Ａの線６１２に沿って得られる図６Ａの断面図６００ａのいくつかの実施形態のレイアウト図６００ｇを表す。図６Ｇのレイアウト図６００ｇは、複数の画素素子１２９の上方の画素素子相互接続構造（図６Ａの５０６）の最上層の導電ワイヤ１１６ｔのレイアウトのいくつかの実施形態を表す。
【0068】
いくつかの実施形態において、画素素子相互接続構造（図６Ａの５０６）の最上層の導電ワイヤ１１６ｔの長さ及び幅のそれぞれは、約０．２５ｕｍ、約０．２ｕｍ～約０．３ｕｍの範囲内、又は他の適切な値である。画素素子相互接続構造（図６Ａの５０６）の中央最上導電ワイヤ１１６ｔｍの中心は、撮像相互接続構造（図６Ａの１１０）の中央最上導電ワイヤ（図６Ｄの１１６ｔｍ）の中心と横方向に位置合わせされてよい。様々な実施形態において、画素素子相互接続構造（図６Ａの５０６）の導電ワイヤの最上層１１６ｔにおける隣接する最上導電ワイヤ間の距離６３６は、約０．１ｕｍ、約０．０８ｕｍ～約０．１２ｕｍの範囲内、又は他の適切な値である。
【0069】
図７Ａは、図５Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態に対応する積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図７００ａを表し、撮像接合構造１１８と論理接合構造１２０のそれぞれは、少なくとも１つの導電性接合層を含む（例えば、図５Ａの撮像接合コンタクト１２５及び図５Ａの論理接合コンタクト１２７は省かれる）。いくつかの実施形態において、１つ以下の導電性接合層を有する、論理接合構造１２０、第２画素素子接合構造５１６、第１画素素子接合構造５１０、及び撮像接合構造１１８により、論理チップ１０４、撮像チップ１０２、画素素子チップ５０２の素子間の導電性構造の数が減少し、これにより積層されたチップ間の低効率及びＲＣ遅延が低下する。更に、より少ない導電配線構造を有することは、積層されたチップにおける導電性フィーチャー間のサイズ及び／又は間隔を減少させることを容易にし、デバイスのフィーチャーを微細化しつつ積層型ＣＭＯＳイメージセンサの性能を向上させることができる。
【0070】
図７Ｂは、図７Ａの積層型ＣＭＯＳイメージセンサの１つの領域のいくつかの実施形態の断面図７００ｂを表す。いくつかの実施形態において、図７Ｂの断面図７００ｂは積層型ＣＭＯＳイメージセンサの１つの領域（図７Ａの７０２）に対応し、前記領域（図７Ａの７０２）は図７Ｂにおいて図示を容易にするため反転されている。
【0071】
図７Ｂに示すように、撮像相互接続構造１１０は、２つの隣接した最上ワイヤ間に設けられる第１最上ワイヤ５３０を含む。第１最上ワイヤ５３０は、例えば、約０．３５ｕｍ、約０．３ｕｍ～約０．４ｕｍの範囲内、又は他の適切な値であってよい幅５３１を有する。第１最上ワイヤ５３０は、第１の距離ｄ１により２つの隣接した最上ワイヤから分離される。いくつかの実施形態において、第１の距離ｄ１は、約０．２２ｕｍ、約０．２ｕｍ～約０．２４ｕｍの範囲内、又は他の適切な値である。更なる実施形態において、第１最上ワイヤ５３０の幅５３１は第１の距離ｄ１よりも大きい。
【0072】
撮像接合構造１１８は、幅５３４を有する第１撮像接合パッド１２６ａを含む。いくつかの実施形態において、幅５３４は、約０．３ｕｍ、約０．２５ｕｍ～約０．３５ｕｍの範囲内、又は他の適切な値である。第１画素素子接合構造５１０は、幅５３６を有する第１接合コンタクト５１４ａを含む。様々な実施形態において、幅５３６は、約０．１ｕｍ、約０．０７５ｕｍ～約１．２５ｕｍの範囲内、又は他の適切な値である。いくつかの実施形態において、第１接合コンタクト５１４ａの高さは第１撮像接合パッド１２６ａの高さに等しい。
【0073】
画素素子相互接続構造５０６は、第１対の最上ワイヤ５４２と第２対の最上ワイヤ５４４との間に設けられる第１最上ワイヤ５３８を含む。第１最上ワイヤ５３８の幅は、例えば、約０．１５ｕｍ、約０．１ｕｍ～約０．２ｕｍの範囲内、又は他の適切な値であってよい。よって、いくつかの実施形態において、第１最上ワイヤ５３８の幅は、撮像相互接続構造１１０の第１最上ワイヤ５３０の幅５３１未満である。第１最上ワイヤ５３８は、第２の距離ｄ２により第１対の最上ワイヤから分離され、第１対の最上ワイヤは、第３の距離ｄ３により第２対の最上ワイヤから分離される。様々な実施形態において、第２の距離ｄ２は、約０．１５ｕｍ、約０．１ｕｍ～約０．２ｕｍの範囲内、又は他の適切な値である。更なる実施形態において、第３の距離ｄ３は、約０．１ｕｍ、約０．０７５ｕｍ～約１．２５ｕｍの範囲内、又は他の適切な値である。
【0074】
【0075】
【0076】
図８Ａは、図７Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態に対応する積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図８００ａを表し、撮像接合構造１１８は複数の撮像接合コンタクト１２５を含み、第１画素素子接合構造５１０は複数の第１画素素子接合パッド５１５を含む。
【0077】
図８Ｂは、図８Ａの積層型ＣＭＯＳイメージセンサの１つの領域のいくつかの実施形態の断面図８００ｂを表す。いくつかの実施形態において、図８Ｂの断面図８００ｂは積層型ＣＭＯＳイメージセンサの１つの領域（図８Ａの８０１）に対応し、前記領域（図８Ａの８０１）は図８Ｂにおいて図示を容易にするため反転されている。
【0078】
撮像接合構造１１８は、幅５３２を有する第１撮像接合コンタクト１２５ａを含む。いくつかの実施形態において、幅５３２は、約０．１ｕｍ、約０．０８ｕｍ～約０．１２ｕｍの範囲内、又は他の適切な値である。第１画素素子接合構造５１０は、幅８０２を有する第１接合パッド５１５ａを含む。様々な実施形態において、幅８０２は、約０．３ｕｍ、約０．２５ｕｍ～約０．３５ｕｍの範囲内、又は他の適切な値である。いくつかの実施形態において、第１撮像接合コンタクト１２５ａの高さは、第１接合パッド５１５ａの高さに等しい。
【0079】
【0080】
【0081】
図９Ａ～図９Ｆは、図５Ａ、図６Ａ、図７Ａ、及び／又は図８Ａの、撮像相互接続構造１１０、撮像接合構造１１８、及び／又は第１画素素子接合構造５１０のいくつかの実施形態に対応する様々な断面図９００ａ～９００ｆを表す。いくつかの実施形態において、撮像相互接続構造１１０は、複数の誘電体層９０６、９１０、９１４と複数のエッチストップ層９０８、９１２とを含む相互接続誘電体構造（例えば、図５Ａの１１３）を有する。更なる実施形態において、撮像接合構造１１８は、エッチストップ層９１２とパッシベーション層９１６と誘電体層９１４と誘電体ブロッキング層９１８とを含む撮像接合誘電体（図５Ａの１２２）を有する。また更なる実施形態において、第１画素素子接合構造５１０は、エッチストップ層９１２とパッシベーション層９１６と誘電体層９１４と誘電体ブロッキング層９１８とを含む第１画素素子接合誘電体（例えば、図５Ａの５１２）を有する。誘電体層９０６、９１０、９１４は、例えば、二酸化ケイ素といった酸化物、低誘電率誘電材料、又は他の適切な誘電材料であるか、それを含んでよい。エッチストップ層９０８、９１２は、例えば、窒化ケイ素、炭化ケイ素等であるか、それを含んでよい。パッシベーション層９１６は、例えば、窒化ケイ素又は他の誘電材料であるか、それを含んでよい。誘電体ブロッキング層９１８は、例えば、酸窒化ケイ素、酸炭化ケイ素等であるか、それを含んでよい。
【0082】
更に、撮像相互接続構造１１０の導電性ビア１１４及び導電ワイヤ１１６のそれぞれは、導電性ライナー９０２と導電性ボディ９０４とを含む。導電性ライナー９０２は、例えば、窒化チタン、窒化タンタル等であるか、それを含んでよい。導電性ボディ９０４は、例えば、銅、アルミニウム、タングステン、ルテニウム、他の導電性材料、又はそれらの任意の組合せであるか、それを含んでよい。
【0083】
図９Ａを参照し、撮像接合構造は、導電性ライナー９０２と導電性ボディ９０４とを有する撮像接合パッド１２６を含む。更に、第１画素素子接合構造５１０は、それぞれ導電性ライナー９０２と導電性ボディ９０４とを含む第１接合コンタクト５１４と第１接合パッド５１５とを含む。
【0084】
図９Ｂを参照し、撮像接合構造は、それぞれ導電性ライナー９０２と導電性ボディ９０４とを含む、撮像接合コンタクト１２５と撮像接合パッド１２６とを含む。更なる実施形態において、第１画素素子接合構造５１０は、導電性ライナー９０２と導電性ボディ９０４とを含む第１接合パッド５１５を含み、第１画素素子接合構造５１０は単一の導電性層を含む。
【0085】
図９Ｃを参照し、撮像接合構造１１８は、導電性ライナー９０２と導電性ボディ９０４とを含む撮像接合コンタクト１２５を有する。更に、第１画素素子接合構造５１０は、導電性ライナー９０２と導電性ボディ９０４とを含む第１接合パッド５１５を有する。よって、いくつかの実施形態において、撮像接合構造１１８と第１画素素子接合構造５１０のそれぞれは単一の導電性層を含む。
【0086】
図９Ｄを参照し、撮像接合構造は、導電性ライナー９０２と導電性ボディ９０４とを有する撮像接合パッド１２６を含む。更に、第１画素素子接合構造５１０は、導電性ライナー９０２と導電性ボディ９０４とを含む第１接合コンタクト５１４を有する。よって、いくつかの実施形態において、撮像接合構造１１８と第１画素素子接合構造５１０のそれぞれは単一の導電性層を含む。
【0087】
図９Ｅを参照し、第１画素素子接合構造５１０は、導電性ライナー９０２と導電性ボディ９０４とを含む第１接合パッド５１５を有し、第１接合パッド５１５は撮像相互接続構造１１０に直接接触する。
【0088】
図９Ｆを参照し、第１画素素子接合構造５１０は、導電性ライナー９０２と導電性ボディ９０４とを含む第１接合コンタクト５１４を有し、第１接合コンタクト５１４は撮像相互接続構造１１０に直接接触する。
【0089】
図９Ｇと図９Ｈは、図５Ａ、図６Ａ、図７Ａ、及び／又は図８Ａの、論理相互接続構造１１２、論理接合構造１２０、及び／又は第２画素素子接合構造５１６のいくつかの実施形態に対応する断面図９００ｇ～９００ｈを表す。いくつかの実施形態において、論理相互接続構造１１２は、複数の誘電体層９０６、９１０、９１４と複数のエッチストップ層９０８、９１２とを含む相互接続誘電体構造（例えば、図５Ａの１１３）を有する。更なる実施形態において、論理接合構造１２０は、エッチストップ層９１２とパッシベーション層９１と誘電体層９１４と誘電体ブロッキング層９１８とを含む論理接合誘電体（例えば、図５Ａの１２４）を有する。また更なる実施形態において、第２画素素子接合構造５１６は、エッチストップ層９１２とパッシベーション層９１６と誘電体層９１４と誘電体ブロッキング層９１８とを含む第２画素素子接合誘電体（例えば、図５Ａの５１８）を有する。更に、論理相互接続構造１１２の導電性ビア１１４と導電ワイヤ１１６のそれぞれは、導電性ライナー９０２と導電性ボディ９０４とを含む。
【0090】
図９Ｇを参照し、論理接合構造１２０は、導電性ライナー９０２と導電性ボディ９０４とを含む論理接合コンタクト１２７を有する。更に、第２画素素子接合構造５１６は、導電性ライナー９０２と導電性ボディ９０４とを含む第２接合パッド５２１を含む。よって、いくつかの実施形態において、論理接合構造１２０と第２画素素子接合構造５１６のそれぞれは単一の導電性層を含む。
【0091】
図９Ｈを参照し、論理接合構造１２０は、導電性ライナー９０２と導電性ボディ９０４とを含む論理接合パッド１２８を有する。更に、第２画素素子接合構造５１６は、導電性ライナー９０２と導電性ボディ９０４とを含む第２接合コンタクト５２０を含む。
【0092】
図１０Ａは、図５Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形部に対応する積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図１０００ａを表し、撮像接合構造１１８は複数の撮像接合パッド１２６を含み、論理接合構造１２０は複数の論理接合コンタクト１２７と複数の論理接合パッド１２８とを含み、第１画素素子接合構造５１０は複数の第１画素素子接合コンタクト５１４と複数の第１画素素子接合パッド５１５とを含み、第２画素素子接合構造５１６は複数の第２画素素子接合コンタクト５２０を含む。
【0093】
更に、第１隔離構造４０２が論理基板１０８内に設けられ、論理素子１４０を互いに電気的に隔離するよう構成される。複数の上部接合パッド４０６が、撮像相互接続構造１１０に向かって撮像基板１０６の裏側１０６ｂ内に延伸する。複数の上部接合パッド４０６は、撮像基板１０６の周辺領域に設けられる。受光素子１３２が撮像基板１０６のデバイス領域に設けられ、撮像基板１０６の周辺領域はデバイス領域を横方向に囲む。上部接合パッド４０６は、積層型ＣＭＯＳイメージセンサの素子（例えば、画素素子１２９、転送トランジスタ１３０、論理素子１４０等）及び他の集積回路（ＩＣ）素子（未図示）に電気接続を提供するよう構成される。第２隔離構造４０４が撮像基板１０６内に設けられてよい。第２隔離構造４０４は、上部接合パッド４０６の側壁に沿って設けられてよく、上部接合パッド４０６と撮像基板１０６上及び／又は撮像基板１０６内に設けられる他の素子（例えば、画素素子１２９、転送トランジスタ１３０、受光素子１３２）との間の電気的な隔離を高めるよう構成される。上部誘電体層４０８が、撮像基板１０６の裏側１０６ｂに沿って設けられる。上部誘電体構造４１０が、上部誘電体層４０８と複数の光フィルタ１４２との間に設けられる。加えて、第３隔離構造１００２が画素素子基板５０４に設けられ、第３隔離構造１００２は画素素子１２９を互いに電気的に隔離するよう構成される。
【0094】
図１０Ｂは、図１０Ａの線１００３に沿って得られる図１０Ａの積層型ＣＭＯＳイメージセンサのいくつかの実施形態の上面図１０００ｂを表す。図示を容易にするため、撮像相互接続構造（図１０Ａの１１０）の相互接続誘電体構造（図１０Ａの１１３）を図１０Ｂの上面図１０００ｂから省略していることを理解されたい。いくつかの実施形態において、浮遊拡散ノード１３１が隣接する受光素子１３２の交点に設けられ、転送トランジスタ１３０は対応する受光素子１３２の直上にある。
【0095】
図１０Ｃは、図１０Ａの線１００４に沿って得られる図１０Ａの積層型ＣＭＯＳイメージセンサのいくつかの実施形態の上面図１０００ｃを表す。図示を容易にするため、画素素子相互接続構造（図１０Ａの５０６）の相互接続誘電体構造（図１０Ａの１１３）と第３隔離構造（図１０Ａの１００２）を図１０Ｃの上面図１０００ｃから省略していることを理解されたい。いくつかの実施形態において、第１画素素子１２９ａが、横方向にてウェル領域２０２と第２画素素子１２９ｂ及び第３画素素子１２９ｃとの間に設けられる。
【0096】
図１１Ａは、図１０Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態に対応する積層型ＣＭＯＳイメージのいくつかの実施形態の断面図１１００ａを表し、少なくとも１つの論理素子１４０が、複数の画素素子１２９に横方向に隣接して画素素子基板５０４上に設けられる。
【0097】
図１１Ｂは、図１１Ａの線１１０２に沿って得られる図１１Ａの積層型ＣＭＯＳイメージセンサのいくつかの実施形態の上面図１１００ｂを表す。図示を容易にするため、撮像相互接続構造（図１１Ａの１１０）の相互接続誘電体構造（図１１Ａの１１３）は図１１Ｂの上面図１１００ｂから省略していることを理解されたい。いくつかの実施形態において、浮遊拡散ノード１３１が隣接する受光素子１３２の交点に設けられ、転送トランジスタ１３０は対応する受光素子１３２の直上にある。
【0098】
図１１Ｃは、図１１Ａの線１１０４に沿って得られる図１１Ａの積層型ＣＭＯＳイメージセンサのいくつかの実施形態の上面図１１００ｂを表す。図示を容易にするため、画素素子相互接続構造（図１１Ａの５０６）の相互接続誘電体構造（図１１Ａの１１３）と第３隔離構造（図１１Ａの１００２）は図１１Ｃの上面図１１００ｃから省略していることを理解されたい。いくつかの実施形態において、第１画素素子１２９ａは、画素素子基板５０４上に設けられる少なくとも１つの論理素子１４０に横方向に隣接する。
【0099】
図１２Ａは、図１０Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態による積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図１２００ａを表し、撮像接合構造１１８は複数の撮像接合コンタクト１２５と複数の撮像接合パッド１２６とを含み、論理接合構造１２０は複数の論理接合コンタクト１２７と複数の論理接合パッド１２８とを含み、第２画素素子接合構造５１６は複数の第２画素素子接合コンタクト５２０を含む。
【0100】
図１２Ｂは、図１２Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態による積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図１２００ｂを表し、撮像接合構造１１８は複数撮像接合コンタクト１２５を含み、論理接合構造１２０は複数の論理接合コンタクト１２７を含む。
【0101】
図１２Ｃは、図１２Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態による積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図１２００ｃを表し、撮像接合構造１１８は複数の撮像接合パッド１２６を含み、第１画素素子接合構造５１０は複数の第１画素素子接合コンタクト５１４を含む。
【0102】
図１２Ｄは、図１２Ｃの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態による積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図１２００ｄを表し、撮像接合構造（図１２Ｃの１１８）が省かれて、第１画素素子接合構造５１０は第１接合界面で撮像相互接続構造１１０に直接接触し、第２画素素子接合構造５１６は第２接合界面で論理相互接続構造１１２と直接接触する。
【0103】
図１２Ｅは、図１２Ａの積層型ＣＭＯＳイメージセンサのいくつかの他の実施形態による積層型ＣＭＯＳイメージセンサのいくつかの実施形態の断面図１２００ｅを表し、上部ＴＳＶ１２０２が周辺領域において撮像基板１０６を貫通して延伸する。加えて、上部接合パッド１２０４が上部ＴＳＶ１２０２の直上にあり、撮像相互接続構造１１０に電気的に連結される。
【0104】
図１３Ａは、積層型ＣＭＯＳイメージセンサのいくつかの実施形態の回路図１３００ａを表す。様々な実施形態において、回路図１３００ａは、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図１０Ａ、及び／又は図１２Ａ～図１２Ｅの積層型ＣＭＯＳイメージセンサのいくつかの実施形態に対応する。
【0105】
積層型ＣＭＯＳイメージセンサは、画素素子チップ５０２に電気的に連結される撮像チップ１０２と、画素素子チップ５０２に連結される論理チップ１０４とを含む。いくつかの実施形態において、撮像チップ１０２は、複数の受光素子１３２と、少なくとも１つの転送トランジスタ１３０と、浮遊拡散ノード１３１とを含む。様々な実施形態において、画素素子チップ５０２は、第１画素素子１２９ａと、第２画素素子１２９ｂと、第３画素素子１２９ｃとを含む。更なる実施形態において、論理チップ１０４は、ＡＳＩＣ回路３０２を含む。いくつかの実施形態において、複数の受光素子１３２は、入射放射線に応じて電荷を蓄積するよう構成され、少なくとも１つの転送トランジスタ１３０は、浮遊拡散ノード１３１に蓄積された電荷を提供するよう構成される。第１画素素子１２９ａ、第２画素素子１２９ｂ、第３画素素子１２９ｃは、受光素子１３２の読み出しを行うよう構成され、受光素子１３２により蓄積された電荷は対応する電気信号として読み出されてよい。電気信号は、下流の信号処理のためＡＳＩＣ回路３０２へ提供されてよい。様々な実施形態において、第１画素素子１２９ａ、第２画素素子１２９ｂ、第３画素素子１２９ｃ、そしてＡＳＩＣ回路３０２は、図３に図示及び／又は説明されるように構成されてよい。
【0106】
図１３Ｂは、図１３Ａの断面図１３００ａのいくつかの他の実施形態に対応する積層型ＣＭＯＳイメージセンサのいくつかの実施形態の回路図１３００ｂを表し、画素内回路１３０２が画素素子チップ５０２上に設けられ、第２画素素子１２９ｂとＡＳＩＣ回路３０２との間に電気的に連結される。いくつかの実施形態において、画素内回路１３０２は、１つまたは複数の追加のトランジスタ（例えば、論理トランジスタ）を備え、電気信号をＡＳＩＣ回路３０２に渡す前に、第２の画素素子１２９ｂからの電気信号に対して追加の処理を実行するように構成されてよい。様々な実施形態において、回路図１３００ｂは、図１１Ａの積層ＣＭＯＳイメージセンサのいくつかの実施形態に対応し得る。
【0107】
図１４～図２５は、論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の様々な断面図１４００～２５００を表す。図１４～図２５に示す断面図１４００～２５００を方法を参照して説明するが、図１４～図２５に示す構造は方法に限定されず、方法とは独立していることを理解されたい。更に、図１４～図２５を一連の動作として説明するが、これら動作は限定されず、動作の順序は他の実施形態において変化してよく、説明する方法は他の構造にも適用可能であることを理解されたい。他の実施形態において、図示及び／又は説明されるいくつかの動作は、部分的又は全体的に省かれてよい。
【0108】
図１４００の断面図１４００に示すように、複数の受光素子１３２が撮像基板１０６内に形成される。撮像基板１０６は、例えば、シリコン、単結晶シリコン、エピタキシャルシリコン、シリコン・ゲルマニウム、他の半導体材料等であるか、それを含んでよく、第１のドープ型（例えば、ｐ型）を有してよい。いくつかの実施形態において、受光素子１３２を形成するためのプロセスには、撮像基板１０６の表側１０６ｆの上方にマスキング層（未図示）を選択的に形成することと、マスキング層を配置して撮像基板１０６上で選択的イオン注入プロセスを実行し、これにより撮像基板１０６内に１つ以上のドーパントを注入することと、マスキング層を除去するため除去プロセスを実行することとを含んでよい。様々な実施形態において、受光素子１３２は第１のドープ型（例えば、ｐ型）とは逆の第２のドープ型（例えば、ｎ型）を有する。
【0109】
図１５の断面図１５００に示すように、浮遊拡散ノード１３１が撮像基板１０６内に形成される。浮遊拡散ノード１３１は第２のドープ型（例えば、ｎ型）を有してよく、受光素子１３２よりも高いドープ濃度を有してよい。浮遊拡散ノード１３１は、選択的イオン注入プロセスにより形成されてよい。
【0110】
図１６の断面図１６００に示すように、複数の転送トランジスタ１３０と複数の画素素子１２９が撮像基板１０６の表側１０６ｆ上に形成される。いくつかの実施形態において、複数の画素素子１２９を形成するプロセスには、撮像基板１０６の上方にゲート誘電体を堆積する（例えば、物理堆積（ＰＶＤ）、化学堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）等による）ことと、ゲート誘電体上にゲート電極を堆積する（例えば、ＰＶＤ、ＣＶＤ、スパッタリング、電気めっき等による）ことと、ゲート電極にパターニングプロセスを実行することと、撮像基板１０６における複数のソース／ドレイン領域（未図示）を形成するため選択的イオン注入プロセスを実行することとを含む。様々な実施形態において、複数の転送トランジスタ１３０を形成するためのプロセスには、撮像基板１０６の表側１０６ｆ内に延伸するトレンチを形成するため撮像基板１０６を選択的にエッチングすることと、撮像基板１０６の上方に転送ゲート誘電体を堆積して（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）トレンチをライニングすることと、転送ゲート誘電体の上方及びトレンチに転送ゲート電極を堆積する（例えば、ＰＶＤ、ＣＶＤ、スパッタリング、電気めっき等による）ことと、転送ゲート電極及び転送ゲート誘電体にパターニングプロセスを実行することとを含む。
【0111】
図１７の断面図１７００に示すように、撮像相互接続構造１１０は撮像基板１０６の表側１０６ｆ上に形成される。撮像相互接続構造１１０は、相互接続誘電体構造１１３と、複数の導電性ビア１１４と、複数の導電ワイヤ１１６とを含む。相互接続誘電体構造１１３は、ＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス、他の適切な成長又は堆積プロセス、又はそれらの任意の組合せといった１つ以上の堆積プロセスにより形成されてよい。更なる実施形態において、複数の導電性ビア１１４と複数の導電ワイヤ１１６が、１つ以上の堆積プロセス、１つ以上のパターニングプロセス、１つ以上の平坦化プロセス、他の適切な作製プロセス、又はそれらの任意の組合せにより形成されてよい。例えば、複数の導電性ビア１１４と複数の導電ワイヤ１１６は、シングルダマシンプロセス、デュアルダマシンプロセス等により形成されてよい。
【0112】
図１８の断面図１８００に示すように、撮像接合構造１１８が撮像相互接続構造１１０上に形成され、これにより撮像チップ１０２を定義する。いくつかの実施形態において、撮像接合構造１１８は、撮像接合誘電体１２２と、複数の撮像接合コンタクト１２５と、複数の撮像接合パッド１２６とを含む。様々な実施形態において、撮像接合構造１１８は、撮像相互接続構造１１０上に１つ以上の誘電体層（例えば、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素等を含む）を堆積する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）ことと、１つ以上の誘電体層に１つ以上の接合コンタクトホール及び／又は１つ以上の接合パッドトレンチを形成するため１つ以上の誘電体層をエッチングすることと、導電性材料（例えば、銅、アルミニウム、タングステン等）で１つ以上の接合コンタクトホール及び／又は接合パッドトレンチを充填する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき、無電解めっき等による）ことと、導電性材料に平坦化プロセス（例えば、化学機械研磨（ＣＭＰ）プロセス）を実行することとにより形成されてよい。いくつかの実施形態において、１つ以上の接合コンタクトホール及び／又は接合パッドトレンチは、導電性ライナー材料、続いて導電性ボディ材料で充填され、撮像接合コンタクト１２５と撮像接合パッド１２６は図９Ｂに図示及び／又は説明するように構成される。様々な実施形態において、平坦化プロセスの後、撮像接合誘電体１２２の頂面と撮像接合パッド１２６の頂面が面一で実質的に平坦となり、これにより後続の接合プロセスで非接合領域が低減されて良好な接合接着を促進する。
【0113】
更に、図１８の撮像接合構造１１８は撮像接合コンタクト１２５と撮像接合パッド１２６を含んで形成されるが、撮像接合構造１１８は、例えば、図１Ａ～図１Ｃ及び／又は図４に図示した導電性接合層を有して形成されてよいことを理解されたい。例えば、撮像接合構造１１８は、図１Ａと図１Ｂに表すように撮像接合コンタクト１２５なしに形成されてよい。
【0114】
図１９の断面図１９００に示すように、論理基板１０８が提供され、複数の論理素子１４０が論理基板１０８の表側１０８ｆ上に形成される。いくつかの実施形態において、複数の論理素子１４０を形成するためのプロセスには、論理基板１０８の上方に論理ゲート誘電体を堆積する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）ことと、論理ゲート誘電体上に論理ゲート電極を堆積する（例えば、ＰＶＤ、ＣＶＤ、スパッタリング、電気めっき等による）ことと、論理ゲート誘電体と論理ゲート電極にパターニングプロセスを実行することと、各論理ゲート電極の対向する側にソース／ドレイン領域を形成するため選択的イオン注入プロセスを実行することとを含む。
【0115】
図２０の断面図２０００に示すように、論理相互接続構造１１２が論理基板１０８の表側１０８ｆ上に形成される。論理相互接続構造１１２は、相互接続誘電体構造１１３と、複数の導電性ビア１１４と、複数の導電ワイヤ１１６とを含む。相互接続誘電体構造１１３、複数の導電性ビア１１４、複数の導電ワイヤ１１６は、図１７に図示及び／又は説明したように形成されてよい。
【0116】
図２１の断面図２１００に示すように、論理接合構造１２０が論理相互接続構造１１２の上方に形成され、これにより論理チップ１０４を定義する。いくつかの実施形態において、論理接合構造１２０は、論理接合誘電体１２４と複数の論理接合パッド１２８とを含む。様々な実施形態において、論理接合構造１２０は、論理相互接続構造１１２上に１つ以上の誘電体層（例えば、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素等を含む）を堆積する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）ことと、１つ以上の誘電体層をに１つ以上の接合パッドトレンチを形成するため１つ以上の誘電体層をエッチングすることと、導電性材料（例えば、銅、アルミニウム、タングステン等）で１つ以上の接合パッドトレンチを充填する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき等による）ことと、導電性材料に平坦化プロセス（例えば、ＣＭＰプロセス）を実行することととを含む。いくつかの実施形態において、１つ以上の接合パッドトレンチは、導電性ライナー材料、続いて導電性ボディ材料で充填され、論理接合パッド１２８が図９Ｈに図示／説明するように構成される。様々な実施形態において、平坦化プロセスの後、論理接合パッド１２８の頂面は面一で実質的に平坦となり、これにより後続の接合プロセスで非接合領域が低減されて良好な接合接着を促進する。
【0117】
更に、図２１の論理接合構造１２０は複数の論理接合パッド１２８を含んで形成されるが、論理接合構造１２０は、例えば、図１Ａ～図１Ｃ及び／又は図４に表す導電性接合層を有して形成されてよいことを理解されたい。例えば、論理接合構造１２０は、図１Ａに表すように論理接合コンタクト１２７なしに形成されてよい。
【0118】
図２２の断面図２２００に示すように、撮像チップ１０２は反転されて論理チップ１０４に接合され、撮像接合構造１１８と論理接合構造１２０は接合界面１１９で面する。いくつかの実施形態において、論理チップ１０４は、共晶接合プロセス、融着プロセス、誘電体間接合プロセス、金属間接合プロセス、他の適切な接合プロセス、又はそれらの任意の組合せにより、撮像チップ１０２と接合されてよい。様々な実施形態において、論理接合パッド１２８は撮像接合パッド１２６と接触させされ、撮像接合誘電体１２２は論理接合誘電体１２４と接触させられる。撮像接合構造１１８と論理接合構造１２０の温度は、接合界面１１９を形成するため上昇されてよい。
【0119】
撮像接合構造１１８及び／又は論理接合構造１２０のうちの少なくとも１つは、１つ以下の導電性接合層を有する。例えば、論理接合構造１２０は単一の導電性接合層（例えば、論理接合パッド１２８）を含んでよい。その結果、論理基板１０８と撮像基板１０６との間に設けられる素子間の導電性構造の数が減少し、これにより積層されたチップにおける抵抗率及びＲＣ遅延が低下する。更に、より少ない導電配線構造を有することは、積層されたチップにおける導電性フィーチャー間のサイズ及び／又は間隔を減少させることを容易にし、デバイスのフィーチャーを微細化しつつ積層型ＣＭＯＳイメージセンサの性能を向上させることができる。
【0120】
更に、図２２の断面図２２００に示すように、撮像チップ１０２を論理チップ１０４に接合した後、撮像基板１０６の初期厚さＴｉを厚さＴｓに減少させるため、撮像基板１０６上で薄型化プロセスが実行されてよい。いくつかの実施形態において、薄型化プロセスは、機械研磨プロセス、ＣＭＰプロセス、エッチングプロセス、他の適切な薄型化プロセス、又はそれらの任意の組合せを実行することを含む。
【0121】
図２３の断面図２３００に示すように、裏側隔離構造１３４が撮像基板１０６の裏側１０６ｂ内に延伸するよう形成される。裏側隔離構造１３４は、トレンチ充填層１３８と、撮像基板１０６とトレンチ充填層１３８との間に設けられるライナー層１３６とを含む。いくつかの実施形態において、裏側隔離構造１３４を形成するためのプロセスには、隣接する受光素子１３２間に設けられるトレンチを形成するため撮像基板１０６の裏側１０６ｂを選択的にエッチングすることと、トレンチ内及び撮像基板１０６上方にライナー材料を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ等による）ことと、ライナー材料の上方にトレンチ充填材料を堆積して（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ等による）トレンチを充填することと、ライナー材料及びトレンチ充填材料に平坦化プロセス（例えば、ＣＭＰプロセス、エッチングプロセス等）を実行することとを含む。
【0122】
図２４の断面図２４００に示すように、グリッド構造１４４と複数の光フィルタ１４２が撮像基板１０６の裏側１０６ｂ上に形成される。グリッド構造１４４は裏側隔離構造１３４の直上にあり、撮像基板１０６の上方にグリッド材料を堆積する（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ等による）ことと、グリッド構造１４４を形成するためグリッド材料を選択的にパターニングすることとにより形成されてよい。複数の光フィルタ１４２は、それに対応するそれぞれのカラーフィルタ層を堆積してパターニングすることにより形成されてよい。
【0123】
図２５の断面図２５００に示すように、複数のマイクロレンズ１４６がグリッド構造１４４及び光フィルタ１４２の上方に形成される。マイクロレンズ１４６は、光フィルタ１４２の上方にマイクロレンズ材料を堆積し、複数のマイクロレンズ１４６を形成するためマイクロレンズ材料をパターニングすることにより形成されてよい。
【0124】
図２６は、論理接合構造を備える論理チップ上に積層された撮像接合構造を備える撮像チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法２６００のいくつかの実施形態を表す。によるフロー図を表す。方法２６００を一連の動作又はイベントとして説明するが、方法は図示された順序又は動作に限定されないことを理解されたい。よって、いくつかの実施形態において、動作は図示されたものとは異なる順序で実行されてよい、及び／又は、同時に行われてよい。更に、いくつかの実施形態において、図示された動作又はイベントは複数の動作又はイベントに細分化されてよく、これらは他の動作又は副次的動作と異なる時間又は同時に行われてよい。いくつかの実施形態において、いくつかの図示された動作又はイベントは省略されてよく、他の図示していない動作又はイベントが含まれてよい。
【0125】
【0126】
【0127】
【0128】
【0129】
【0130】
【0131】
【0132】
【0133】
【0134】
図２７～図４１は、互いに垂直に積層される撮像チップ、画素素子チップ、及び論理チップを含む積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の断面図２７００～４１００を表す。図２７～図４１に示す断面図２７００～４１００を方法を参照して説明するが、図２７～図４１に示す構造は方法に限定されず、方法とは独立していることを理解されたい。更に、図２７～図４１を一連の動作として説明するが、これら動作は限定されず、動作の順序は他の実施形態において変化してよく、説明する方法は他の構造にも適用可能であることを理解されたい。他の実施形態において、図示及び／又は説明されるいくつかの動作は、部分的又は全体的に省かれてよい。
【0135】
図２７の断面図２７００に示すように、複数の受光素子１３２は撮像基板１０６内に形成される。撮像基板１０６は第１のドープ型（例えば、ｐ型）を有してよい。いくつかの実施形態において、受光素子１３２を形成するための方法には、撮像基板１０６の表側１０６ｆの上方にマスキング層（未図示）を選択的に形成することと、マスキング層を配置した撮像基板１０６上で選択的イオン注入プロセスを実行し、これにより撮像基板１０６内に１つ以上のドーパントを注入することと、マスキング層を除去するため除去プロセスを実行することとを含んでよい。様々な実施形態において、受光素子１３２は第１のドープ型（例えば、ｐ型）とは逆の第２のドープ型（例えば、ｎ型）を有する。
【0136】
図２８の断面図２８００に示すように、浮遊拡散ノード１３１と複数のウェル領域５０３が撮像基板１０６内に形成される。浮遊拡散ノード１３１は第２のドープ型（例えば、ｎ型）を有してよく、受光素子１３２よりも高いドープ濃度を有してよい。ウェル領域５０３は第１のドープ型（例えば、ｐ型）を有してよく、受光素子１３２よりも高いドープ濃度を有してよい。浮遊拡散ノード１３１と複数のウェル領域５０３は、個別のイオン注入プロセスにより形成されてよい。
【0137】
図２９の断面図２９００に示すように、複数の転送トランジスタ１３０と撮像相互接続構造１１０が撮像基板１０６の表側１０６ｆ上に形成される。様々な実施形態において、複数の転送トランジスタ１３０を形成するプロセスには、撮像基板１０６の表側１０６ｆ内に延伸するトレンチを形成するため撮像基板１０６を選択的にエッチングすることと、撮像基板１０６の上方に転送ゲート誘電体を堆積して（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）トレンチをライニングすることと、転送ゲート誘電体の上方及びトレンチに転送ゲート電極を堆積する（例えば、ＰＶＤ、ＣＶＤ、スパッタリング、電気めっき等による）ことと、転送ゲート電極及び転送ゲート誘電体にパターニングプロセスを実行することとを含む。撮像相互接続構造１１０は、相互接続誘電体構造１１３と、複数の導電性ビア１１４と、複数の導電ワイヤ１１６とを含む。相互接続誘電体構造１１３は、ＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス、他の適切な成長又は堆積プロセス、又はそれらの任意の組合せといった１つ以上の堆積プロセスにより形成されてよい。更なる実施形態において、複数の導電性ビア１１４と複数の導電ワイヤ１１６が、１つ以上の堆積プロセス、１つ以上のパターニングプロセス、１つ以上の平坦化プロセス、他の適切な作製プロセス、又はそれらの任意の組合せにより形成されてよい。例えば、複数の導電性ビア１１４と複数の導電ワイヤ１１６は、シングルダマシンプロセス、デュアルダマシンプロセス等により形成されてよい。
【0138】
図３０の断面図３０００に示すように、撮像接合構造１１８が撮像相互接続構造１１０上に形成され、これにより撮像チップ１０２を定義する。いくつかの実施形態において、撮像接合構造１１８は、撮像接合誘電体１２２と、複数の撮像接合コンタクト１２５と、複数の撮像接合パッド１２６とを含む。様々な実施形態において、撮像接合構造１１８は、図１８に図示及び／又は説明するように形成されてよい。更に、図３０の撮像接合構造１１８は撮像接合コンタクト１２５と撮像接合パッド１２６とを含むよう形成されるが、撮像接合構造１１８は、例えば、図５Ａ～図５Ｄ、図６Ａ、図７Ａ～図７Ｄ、図８Ａ～図８Ｄ、図９Ａ～図９Ｆ、図１０Ａ、図１１Ａ、及び／又は図１２Ａ～図１２Ｅに表す導電性接合層を有して形成されてよいことを理解されたい。例えば、撮像接合構造１１８は、図６Ａに表すような撮像接合パッド１２６を有さずに形成されてよい。
【0139】
図３１の断面図３１００に示すように、画素素子基板５０４が提供され、複数の画素素子１２９が画素素子基板５０４の表側５０４ｆ上に形成される。いくつかの実施形態において、複数の画素素子１２９を形成するためのプロセスには、画素素子基板５０４の上方にゲート誘電体を堆積する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）ことと、ゲート誘電体上にゲート電極を堆積する（例えば、ＰＶＤ、ＣＶＤ、スパッタリング、電気めっき等による）ことと、転送ゲート電極及び転送ゲート誘電体にパターニングプロセスを実行することと、画素素子基板５０４に複数のソース／ドレイン領域を形成するため選択的イオン注入プロセスを実行することとを含む。
【0140】
図３２の断面図３２００に示すように、画素素子相互接続構造５０６は画素素子基板５０４の表側５０４ｆ上に形成される。画素素子相互接続構造５０６は、相互接続誘電体構造１１３と、複数の導電性ビア１１４と、複数の導電ワイヤ１１６とを含む。相互接続誘電体構造１１３、複数の導電性ビア１１４、複数の導電ワイヤ１１６は、図２９に図示及び／又は説明したように形成されてよい。
【0141】
図３３の断面図３３００に示すように、第１画素素子接合構造５１０が画素素子相互接続構造５０６の上方に形成され、これにより画素素子チップ５０２を定義する。いくつかの実施形態において、第１画素素子接合構造５１０は、画素素子相互接続構造５０６上に１つ以上の誘電体層（例えば、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素等を含む）を堆積する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）ことと、１つ以上の誘電体層に１つ以上の接合コンタクトホールを形成するため１つ以上の誘電体層をエッチングすることと、１つ以上の接合コンタクトホールを導電性材料（例えば、銅、アルミニウム、タングステン等）で充填して（例えば、ＰＶＤ、ＣＶＤ、スパッタリング、電気めっき等による）、導電性材料に平坦化プロセス（例えば、ＣＭＰプロセス）を実行することとにより形成されてよい。いくつかの実施形態において、１つ以上の接合コンタクトホールは導電体ライナー材料、続いて導電性ボディ材料で充填され、第１画素素子接合コンタクト５１４のそれぞれは導電性ライナーと導電性ボディとを含む。様々な実施形態において、平坦化プロセスの後、第１画素素子接合誘電体５１２の頂面と第１画素素子接合コンタクト５１４の頂面は面一で実質的に平坦であり、これにより後続の接合プロセスで非接合領域が低減されて良好な接合接着を促進する。
【0142】
更に、図３３の第１画素素子接合構造５１０は複数の第１画素素子接合コンタクト５１４を含んで形成されるが、第１画素素子接合構造５１０は、例えば、図５Ａ～図５Ｄ、図６Ａ、図７Ａ～図７Ｄ、図８Ａ～図８Ｄ、図９Ａ～図９Ｆ、図１０Ａ、図１１Ａ、及び／又は図１２Ａ～図１２Ｅに表す導電性接合層を有して形成されてよいことを理解されたい。例えば、第１画素素子接合構造５１０は、図６Ａに表すように複数の第１画素素子接合コンタクト５１４と複数の第１画素素子接合パッド５１５を有して形成されてよい。
【0143】
図３４の断面図３４００に示すように、撮像チップ１０２を画素素子チップ５０２に接合するため第１接合プロセスが実行され、これにより撮像チップ１０２と画素素子チップ５０２との間の第１接合済み構造５２２を定義する。更に、第１接合プロセスの後、撮像接合構造１１８は第１接合界面で第１画素素子接合構造５１０に面する。いくつかの実施形態において、第１接合プロセスには、共晶接合プロセス、融着プロセス、誘電体間接合プロセス、金属間接合プロセス、他の適切な接合プロセス、又はそれらの任意の組合せを含む。様々な実施形態において、撮像接合パッド１２６は第１画素素子接合コンタクト５１２と接触させられ、撮像接合誘電体１２２は第１画素素子接合誘電体５１２と接触させられる。撮像接合構造１１８の温度は、第１接合済み構造５２２を形成するため上昇されてよい。
【0144】
撮像接合構造１１８及び／又は第１画素素子接合構造５１０のうちの少なくとも１つは、１つ以下の導電性接合層を有する。例えば、第１画素素子接合構造５１０は単一の導電性接合層（例えば、第１画素素子接合コンタクト５１４）を含んでよい。その結果、画素素子基板５０４と撮像基板１０６との間に設けられる素子間の導電性構造の数が減少し、これにより積層されたチップにおける抵抗率及びＲＣ遅延が低下する。更に、より少ない導電配線構造を有することは、積層されたチップにおける導電性フィーチャー間のサイズ及び／又は間隔を減少させることを容易にし、デバイスのフィーチャーを微細化しつつ積層型ＣＭＯＳイメージセンサの性能を向上させることができる。
【0145】
更に、図３４の断面図３４００に示すように、第１接合プロセスを実行した後、画素素子基板５０４の初期厚さＴｉｄを厚さＴｓｄに減少させるため、画素素子基板５０４上で薄型化プロセスが実行されてよい。いくつかの実施形態において、薄型化プロセスは、機械研磨プロセス、ＣＭＰプロセス、エッチングプロセス、他の適切な薄型化プロセス、又はそれらの任意の組合せを実行することを含む。
【0146】
図３５の断面図３５００に示すように、基板貫通ビア（ＴＳＶ）５０８が、画素素子基板５０４に形成される。いくつかの実施形態において、ＴＳＶ５０８を形成するためのプロセスには、画素素子基板５０４から画素素子相互接続構造５０６へ延伸するＴＳＶ開口を形成するため画素素子基板５０４を選択的にパターニングすることと、ＴＳＶ開口を導電性材料で充填する（例えば、ＰＶＤ、ＣＶＤ、スパッタリング、電気めっき等による）ことと、導電性材料に平坦化プロセス（例えば、ＣＭＰプロセス、エッチングプロセス等）を実行することとを含む。
【0147】
図３６の断面図３６００に示すように、第２画素素子接合構造５１６は画素素子基板５０４の裏側５０４ｂ上に形成される。いくつかの実施形態において、第２画素素子接合構造５１６は、第２画素素子接合誘電体５１８と、複数の第２画素素子接合コンタクト５２０と、複数の第２画素素子接合パッド５２１とを含む。様々な実施形態において、第２画素素子接合構造５１６は、画素素子基板５０４の裏側５０４ｂ上に１つ以上の誘電体層（例えば、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素等を含む）を堆積する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）ことと、１つ以上の誘電体層に１つ以上の接合コンタクトホール及び／又は１つ以上の接合パッドトレンチを形成するため１つ以上の誘電体層をエッチングすることと、１つ以上の接合コンタクトホール及び／又は接合パッドトレンチを導電性材料（例えば、銅、アルミニウム、タングステン等）で充填して（例えば、ＰＶＤ、ＣＶＤ、スパッタリング、電気めっき等による）、導電性材料に平坦化プロセス（例えば、ＣＭＰプロセス）を実行することとにより形成されてよい。いくつかの実施形態において、１つ以上の接合コンタクトホール及び／又は接合パッドトレンチは導電体ライナー材料、続いて導電性ボディ材料で充填され、第２画素素子接合コンタクト５２０と第２画素素子接合パッド５２１のそれぞれは導電性ライナーと導電性ボディとを含む。様々な実施形態において、平坦化プロセスの後、第２画素素子接合誘電体５１８の頂面と第２画素素子接合パッド５２１の頂面は面一で実質的に平坦であり、これにより後続の接合プロセスで非接合領域が低減されて良好な接合接着を促進する。
【0148】
更に、図３６の第２画素素子接合構造５１６は複数の第２画素素子接合コンタクト５２０と第２画素素子接合パッド５２１を含んで形成されるが、第２画素素子接合構造５１６は、例えば、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ｇ～図９Ｈ、図１０Ａ、図１１Ａ、及び／又は図１２Ａ～図１２Ｅに表す導電性接合層を有して形成されてよいことを理解されたい。例えば、第２画素素子接合構造５１６は第２画素素子接合コンタクト５２０のみを有して形成されてよく、図７Ａに表すように第２画素素子接合パッド５２１は省かれる。
【0149】
図３７の断面図３７００に示すように、複数の論理素子１４０と論理相互接続構造１１２が論理基板１０８の表側１０８ｆ上に形成される。様々な実施形態において、複数の論理素子１４０は、図３１に図示及び／又は説明したように複数の画素素子１２９を形成するためのプロセスと同一又は類似のプロセスで形成されてよい.。論理相互接続構造１１２は、相互接続誘電体構造１１３と、複数の導電性ビア１１４と、複数の導電ワイヤ１１６とを含む。相互接続誘電体構造１１３、複数の導電性ビア１１４、及び複数の導電ワイヤ１１６は、図２９に図示及び／又は説明したように形成されてよい。
【0150】
図３８の断面図３８００に示すように、論理接合構造１２０が論理相互接続構造１１２上に形成され、これにより論理チップ１０４を定義する。いくつかの実施形態において、論理接合構造１２０は、論理接合誘電体１２４と、複数の論理接合コンタクト１２７とを含む。様々な実施形態において、論理接合構造１２０は、論理相互接続構造１１２上に１つ以上の誘電体層（例えば、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素等を含む）を堆積する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等による）ことと、１つ以上の誘電体層に１つ以上の接合コンタクトホールを形成するため１つ以上の誘電体層をエッチングすることと、導電性材料（例えば、銅、アルミニウム、タングステン等）で１つ以上の接合コンタクトホールを充填する（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき、無電解めっき等による）ことと、導電性材料に平坦化プロセス（例えば、ＣＭＰプロセス）を実行することとにより形成されてよい。
【0151】
更に、図３８の論理接合構造１２０は複数の論理接合コンタクト１２７を含んで形成されるが、論理接合構造１２０は、例えば、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ｇ～図９Ｈ、図１０Ａ、図１１Ａ、及び／又は図１２Ａ～図１２Ｅに表す導電性接合層を有して形成されてよいことを理解されたい。例えば、論理接合構造１２０、図５Ａに表すように複数の論理子接合パッド１２８を有して形成されてよい。
【0152】
図３９の断面図３９００に示すように、画素素子チップ５０２を論理チップ１０４に接合するため第２接合プロセスが実行され、これにより画素素子チップ５０２と論理チップ１０４との間の第２接合済み構造５２４を定義する。第２接合プロセスの後、論理接合構造１２０は第２接合界面で第２画素素子接合構造５１６に面する。いくつかの実施形態において、第２接合プロセスには、共晶接合プロセス、融着プロセス、誘電体間接合プロセス、金属間接合プロセス、他の適切な接合プロセス、又はそれらの任意の組合せを含む。様々な実施形態において、論理接合コンタクト１２７は第２画素素子接合パッド５２１と接触させられ、論理接合誘電体１２４は第２画素素子接合誘電体５１８と接触させられる。論理接合構造１２０と第２画素素子接合構造５１６の温度は、第２接合済み構造５２４を形成するため上昇されてよい。
【0153】
論理接合構造１２０及び／又は第２画素素子接合構造５１６のうちの少なくとも１つは、１つ以下の導電性接合層を有する。例えば、論理接合構造１２０は単一の導電性接合層（例えば、論理接合コンタクト１２７）を含んでよい。その結果、画素素子基板５０４と論理基板１０８との間に設けられる素子間の導電性構造の数が減少し、これにより積層されたチップにおける抵抗率及びＲＣ遅延が低下する。更に、より少ない導電配線構造を有することは、積層されたチップにおける導電フィーチャー間のサイズ及び／又は間隔を減少させることを容易にし、デバイスのフィーチャーを微細化しつつ積層型ＣＭＯＳイメージセンサの性能を向上させることができる。
【0154】
更に、図３９の断面図３９００に示すように、第２接合プロセスを実行した後、撮像基板１０６の初期厚さＴｉｉを厚さＴｓｓに減少させるため、撮像基板１０６上で薄型化プロセスが実行されてよい。いくつかの実施形態において、薄型化プロセスは、機械研磨プロセス、ＣＭＰプロセス、エッチングプロセス、他の適切な薄型化プロセス、又はそれらの任意の組合せを実行することを含む。
【0155】
図４０の断面図４０００に示すように、裏側隔離構造１３４が撮像基板１０６の裏側１０６ｂ内に延伸するよう形成される。裏側隔離構造１３４は、トレンチ充填層１３８と、ライナー層１３６とを含む。裏側隔離構造１３４は、図２３に図示及び／又は説明したように形成されてよい。
【0156】
図４１の断面図４１００に示すように、グリッド構造１４４、複数の光フィルタ１４２、及び複数のマイクロレンズ１４６が撮像基板１０６の裏側１０６ｂ上に形成される。グリッド構造１４４と複数の光フィルタ１４２は、図２４に図示及び／又は説明したように形成されてよい。複数のマイクロレンズ１４６は、図２５に図示及び／又は説明したように形成されてよい。
【0157】
図４２は、互いに垂直に積層される撮像チップ、画素素子チップ、及び論理チップを含む積層型ＣＭＯＳイメージセンサを形成するため方法４２００のいくつかの実施形態を表す。方法４２００を一連の動作又はイベントとして図示及び／又は説明するが、方法は図示された順序又は動作に限定されないことを理解されたい。よって、いくつかの実施形態において、動作は図示されたものとは異なる順序で実行されてよい、及び／又は、同時に行われてよい。更に、いくつかの実施形態において、図示された動作又はイベントは複数の動作又はイベントに細分化されてよく、これらは他の動作又は副次的動作と異なる時間又は同時に行われてよい。いくつかの実施形態において、いくつかの図示された動作又はイベントは省略されてよく、他の図示していない動作又はイベントが含まれてよい。
【0158】
【0159】
【0160】
【0161】
【0162】
【0163】
【0164】
動作４２１４で、撮像接合構造が第１接合界面で第１画素素子接合構造と面するよう画素素子チップを撮像チップに接合するため第１接合プロセスが実行される。図３４は、動作４２１４のいくつかの実施形態に対応する断面図３４００を表す。
【0165】
【0166】
【0167】
【0168】
【0169】
動作４２２４で、論理接合構造が第２接合界面で第２画素素子接合構造と面するよう論理チップを画素素子チップに接合するため第２接合プロセスが実行される。図３９は、動作４２２４のいくつかの実施形態に対応する断面図３９００を表す。
【0170】
【0171】
【0172】
従って、いくつかの実施形態において、本発明は、論理接合構造を備える論理チップの上にある撮像接合構造を備える撮像チップを含むイメージセンサに関するものである。撮像接合構造と論理接合構造のうちの少なくとも１つは、単一の導電性接合層を含む。
【0173】
いくつかの実施形態において、本願はイメージセンサを提供し、前記イメージセンサは、第１基板と、前記第１基板に設けられる複数の受光素子と、前記第１基板の表側上に設けられる第１相互接続構造と、前記第１相互接続構造上に設けられる第１接合構造とを含む、第１チップと、前記第１チップの下にあって、第２基板と、前記第２基板上に設けられる複数の半導体素子と、前記第２基板の表側上に設けられる第２相互接続構造と、前記第２相互接続構造上に設けられる第２接合構造とを含む、第２チップとを含み、前記第２接合構造と前記第１接合構造との間に第１接合界面が設けられ、前記第２相互接続構造は、前記第１接合構造及び前記第２接合構造により前記第１相互接続構造に電気的に連結され、前記第１接合構造と前記第２接合構造のうちの少なくとも１つは、１つ以下の導電性接合構造を含む。１つの実施形態において、前記第１接合構造は単一の導電性接合層を含み、前記第２接合構造は、複数の第２接合コンタクトの上にある複数の第２接合パッドを含む。１つの実施形態において、前記単一の導電性接合層は、複数の第１接合パッド又は複数の第１接合コンタクトを含む。１つの実施形態において、前記第１接合構造は、前記第１相互接続構造中の最上層の導電ワイヤと直接接触し、前記第２接合構造は、前記第２相互接続構造中の最上層の導電ワイヤと直接接触する。１つの実施形態において、複数の転送トランジスタと複数の画素素子が前記第１基板の表側上に設けられ、複数の画素素子は、リセットトランジスタ、ソースフォロアトランジスタ、及び選択トランジスタを含む。１つの実施形態において、前記イメージセンサは、前記第１チップと前記第２チップとの間に設けられる第３チップを更に含み、前記第３チップは、第３基板と、前記第３基板の表側上に設けられる複数の画素素子と、前記第３基板の前記表側上に設けられる第３相互接続構造と、前記第３相互接続構造上に設けられる第３接合構造と、前記第３基板の裏側上に設けられる第４接合構造とを含み、前記第３接合構造は、前記第１接合界面で前記第１接合構造と面し、前記第４接合構造は、第２接合界面で前記第２接合構造と面する。１つの実施形態において、前記イメージセンサは、前記第３基板に設けられる複数の基板貫通ビア（ＴＳＶ）を更に含み、前記ＴＳＶは、前記第４接合構造を前記第３相互接続構造に電気的に連結する。１つの実施形態において、前記第３接合構造と前記第４接合構造のうちの少なくとも１つは、１つ以下の導電性接合層を含む。１つの実施形態において、前記第４接合構造は、単一の導電性接合層を含む。
【0174】
いくつかの実施形態において、本願はイメージセンサを提供し、前記イメージセンサは、第１基板上に設けられる第１相互接続構造と、前記第１基板に設けられる複数の受光素子と、前記第１相互接続構造上の第１接合構造とを含む、第１チップと、第２基板の表側上に設けられる第２相互接続構造と、前記第２基板の前記表側上に設けられる複数の画素素子と、前記第２相互接続構造上に設けられる第２接合構造と、前記第２基板の裏側上に設けられる第３接合構造とを含み、前記第１チップに接合される、第２チップと、第３基板上に設けられる第３相互接続構造と、前記第３基板上の複数の半導体素子と、前記第３相互接続構造上に設けられる第４接合構造とを含み、前記第２チップに接合される、第３チップとを含み、前記第２接合構造と前記第３接合構造と前記第４接合構造のうちの少なくとも１つは、単一の導電性接合層を含む。１つの実施形態において、前記第１接合構造は、前記第２接合構造と物理的に接触する複数の第１接合パッドを含む。１つの実施形態において、前記第２接合構造は、複数の第２接合コンタクト上に設けられる複数の第２接合パッドを含み、前記第１接合パッドは、前記第２接合パッドに直接接触する。１つの実施形態において、前記第２接合構造は、前記第１接合パッドと直接接触する前記単一の導電性接合層を含む。１つの実施形態において、前記第１相互接続構造は、前記第２接合構造の第１導電性接合フィーチャーと直接接触する最上層の導電ワイヤを含む。１つの実施形態において、前記イメージセンサは、前記第２基板に設けられ、前記第３接合構造から前記第２相互接続構造へ継続して延伸する、複数の基板貫通ビア（ＴＳＶ）と、前記第１基板に設けられる複数の上部接合パッドとを更に含み、前記上部接合パッドは、前記第１相互接続構造に電気的に連結され、前記ＴＳＶと横方向に位置合わせされている。１つの実施形態において、前記第３接合構造は、前記ＴＳＶに直接電気的に連結される複数の接合パッドを含む。
【0175】
様々な実施形態において、本願はイメージセンサを形成するための方法を提供し、前記方法は、第１基板内に複数の受光素子を形成することと、前記第１基板上に第１相互接続構造を形成することと、前記第１相互接続構造上に第１接合構造を形成することと、第２基板上に複数の半導体素子を形成することと、前記第２基板上に第２相互接続構造を形成することと、前記第２相互接続構造上に第２接合構造を形成することであって、前記第１接合構造と前記第２接合構造のうちの少なくとも１つは単一の導電性接合層を含むことと、前記第１接合構造と前記第２接合構造との間に接合界面が設けられるよう前記第１接合構造を前記第２接合構造に接合するため、第１接合プロセスを実行することとを含む。１つの実施形態において、前記方法は、前記第３基板上の第３相互接続構造と、前記第３相互接続構造上の第３接合構造とを含む第３チップを形成することと、前記第１接合プロセスを実行する前に、前記第３チップを前記第１基板に接合することであって、前記第３接合構造は前記第１接合構造に直接接触することとを更に含む。１つの実施形態において、前記方法は、前記第３基板の裏側上で第１薄型化プロセスを実行することと、前記第３基板に基板貫通ビア（ＴＳＶ）を形成することと、前記第３基板の前記裏側上に第４接合構造を形成することとを更に含み、前記第１接合プロセスは、前記第４接合構造が形成された後に実行され、前記第２接合構造は、前記第４接合構造と直接接触する。１つの実施形態において、前記方法は、前記第１基板の裏側上で第２薄型化プロセスを実行することと、前記第１基板に裏側隔離構造を形成することであって、前記裏側隔離構造は隣接する受光素子間に設けられることと、前記第１基板の前記裏側の上方に複数の光フィルタを形成することと、前記複数の光フィルタ上に複数のマイクロレンズを形成することとを更に含む。
【0176】
上記は、当業者が本発明の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本発明の精神及び範囲から逸脱せず、本発明の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
【産業上の利用可能性】
【0177】
本発明のイメージセンサ及びイメージセンサを形成するための方法は、イメージセンシングにおける高性能を要する応用において使用することができる。
【符号の説明】
【0178】
１００ａ、１００ｂ、１００ｃ、４００、５００ａ、５００ｂ、５００ｃ、５００ｄ、６００ａ、７００ａ、７００ｂ、８００ａ、８００ｂ、９００ａ－９００ｈ、１０００ａ、１１００ａ、１２００ａ、１２００ｂ、１２００ｄ、１２００ｅ、１４００－２５００、２７００－４１００：断面図
１０２：撮像チップ
１０４：論理チップ
１０６：撮像基板
１０６ｆ：１０６の表側
１０６ｂ：１０６の裏側
１０８：論理基板
１０８ｆ：１０８の表側
１１０：撮像相互接続構造
１１２：論理相互接続構造
１１３：相互接続誘電体構造
１１４：導電性ビア
１１６：導電ワイヤ
１１６ａ：導電ワイヤ１１６の第１層
１１６ｔ：導電ワイヤ１１６の最上層
１１６ｔｍ：導電ワイヤの中央最上層
１１８：撮像接合構造
１１９：接合界面
１２０：論理接合構造
１２２：撮像接合誘電体
１２４：論理接合誘電体
１２５：撮像接合コンタクト
１２５ａ：第１撮像接合コンタクト
１２６：撮像接合パッド
１２６ａ：第１撮像接合パッド
１２７：論理接合コンタクト
１２８：論理接合パッド
１２９：画素素子
１２９ａ：第１画素素子
１２９ｂ：第２画素素子
１２９ｃ：第３画素素子
１３０：転送トランジスタ
１３１：浮遊拡散ノード
１３２：受光素子
１３４：裏側隔離構造
１３６：ライナー層
１３８：トレンチ充填層
１４０：論理素子
１４２：光フィルタ
１４４：グリッド構造
１４６：マイクロレンズ
２００、７００ｃ、５００ｄ、８００ｃ、８００ｄ、１０００ｂ、１０００ｃ、１１００ｂ、１１００ｃ：上面図
２０２、５０３、６２６：ウェル領域
２０４：ソース／ドレイン領域
２０４ａ：第１ソース／ドレイン領域
３００、１３００ａ、１３００ｂ：回路図
３０２：ＡＳＩＣ回路
４０２：第１隔離構造
４０４：第２隔離構造
４０６、１２０４：上部接合パッド
４０８：上部誘電体層
４１０：上部誘電体構造
５０２：画素素子チップ
５０４：画素素子基板
５０４ｂ：５０４の裏側
５０４ｆ：５０４の表側
５０６：画素素子相互接続構造
５０８、１２０２：基板貫通ビア（ＴＳＶ）
５１０：第１画素素子接合構造
５１２：第１画素素子接合誘電体
５１４：第１画素素子接合コンタクト
５１４ａ：第１接合コンタクト
５１５：第１画素素子接合パッド
５１５ａ：第１接合パッド
５１６：第２画素素子接合構造
５１８：第２画素素子接合誘電体
５２０：第２画素素子接合コンタクト
５２１：第２画素素子接合パッド
５２２：第１接合済み構造
５２４：第２接合済み構造
５２６、７０２、８０１：積層型ＣＭＯＳイメージセンサの領域
５３０：第１最上ワイヤ
５３１：５３０の幅
５３２：１２５ａの幅
５３４：１２６ａの幅
５３６：５１４ａの幅
５３８：第１最上ワイヤ
５４０：５３８の幅
５４２：第１対の最上ワイヤ
５４４：第２対の最上ワイヤ
６００ｂ、６００ｃ、６００ｄ、６００ｅ、６００ｆ、６００ｇ：レイアウト図
６０２、６０４、６０６、６０８、６１０、６１２、１００３、１００４、１１０２、１１０４：線
６１４：共有画素構造
６１６：各導電性ビア１１４の幅
６１８：導電ワイヤの第１層１１６ａ中の各導電ワイヤの幅
６２０、６２２、６２８、６３０、６３２、６３４、６３６：距離
６２４：ソース／ドレイン領域
８０２：５１５ａの幅
９０２：導電性ライナー
９０４：導電性ボディ
９０６、９１０、９１４：誘電体層
９０８、９１２：エッチストップ層
９１６：パッシベーション層
９１８：誘電体ブロッキング層
１００２：第３隔離構造
１３０２：画素内回路
２６００、４２００：方法
２６０２、２６０４、２６０６、２６０８、２６１０、２６１２、２６１４、２６１６、２６１８、４２０２、４２０４、４２０６、４２０８、４２１０、４２１２、４２１４、４２１６、４２１８、４２２０、４２２２、４２２４、４２２６、４２２８：動作
Ａ－Ａ’：線
ｄ１：第１の距離
ｄ２：第２の距離
ｄ３：第３の距離
Ｌｔ：１１６ｔｍの長さ
ＲＳＴ：リセット信号
Ｔｉｄ、Ｔｉｉ：初期厚さ
Ｔｓｄ、Ｔｓｓ：厚さ
ＴＸ：転送信号
Ｖｄｄ：供給電圧
Ｖｒｓｔ：リセット電圧
Ｗｔ：１１６ｔｍの幅
１０２：撮像チップ
１０４：論理チップ
１０６：撮像基板
１０６ｆ：１０６の表側
１０６ｂ：１０６の裏側
１０８：論理基板
１０８ｆ：１０８の表側
１１０：撮像相互接続構造
１１２：論理相互接続構造
１１３：相互接続誘電体構造
１１４：導電性ビア
１１６：導電ワイヤ
１１６ａ：導電ワイヤ１１６の第１層
１１６ｔ：導電ワイヤ１１６の最上層
１１６ｔｍ：導電ワイヤの中央最上層
１１８：撮像接合構造
１１９：接合界面
１２０：論理接合構造
１２２：撮像接合誘電体
１２４：論理接合誘電体
１２５：撮像接合コンタクト
１２５ａ：第１撮像接合コンタクト
１２６：撮像接合パッド
１２６ａ：第１撮像接合パッド
１２７：論理接合コンタクト
１２８：論理接合パッド
１２９：画素素子
１２９ａ：第１画素素子
１２９ｂ：第２画素素子
１２９ｃ：第３画素素子
１３０：転送トランジスタ
１３１：浮遊拡散ノード
１３２：受光素子
１３４：裏側隔離構造
１３６：ライナー層
１３８：トレンチ充填層
１４０：論理素子
１４２：光フィルタ
１４４：グリッド構造
１４６：マイクロレンズ
２００、７００ｃ、５００ｄ、８００ｃ、８００ｄ、１０００ｂ、１０００ｃ、１１００ｂ、１１００ｃ：上面図
２０２、５０３、６２６：ウェル領域
２０４：ソース／ドレイン領域
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３００、１３００ａ、１３００ｂ：回路図
３０２：ＡＳＩＣ回路
４０２：第１隔離構造
４０４：第２隔離構造
４０６、１２０４：上部接合パッド
４０８：上部誘電体層
４１０：上部誘電体構造
５０２：画素素子チップ
５０４：画素素子基板
５０４ｂ：５０４の裏側
５０４ｆ：５０４の表側
５０６：画素素子相互接続構造
５０８、１２０２：基板貫通ビア（ＴＳＶ）
５１０：第１画素素子接合構造
５１２：第１画素素子接合誘電体
５１４：第１画素素子接合コンタクト
５１４ａ：第１接合コンタクト
５１５：第１画素素子接合パッド
５１５ａ：第１接合パッド
５１６：第２画素素子接合構造
５１８：第２画素素子接合誘電体
５２０：第２画素素子接合コンタクト
５２１：第２画素素子接合パッド
５２２：第１接合済み構造
５２４：第２接合済み構造
５２６、７０２、８０１：積層型ＣＭＯＳイメージセンサの領域
５３０：第１最上ワイヤ
５３１：５３０の幅
５３２：１２５ａの幅
５３４：１２６ａの幅
５３６：５１４ａの幅
５３８：第１最上ワイヤ
５４０：５３８の幅
５４２：第１対の最上ワイヤ
５４４：第２対の最上ワイヤ
６００ｂ、６００ｃ、６００ｄ、６００ｅ、６００ｆ、６００ｇ：レイアウト図
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６１４：共有画素構造
６１６：各導電性ビア１１４の幅
６１８：導電ワイヤの第１層１１６ａ中の各導電ワイヤの幅
６２０、６２２、６２８、６３０、６３２、６３４、６３６：距離
６２４：ソース／ドレイン領域
８０２：５１５ａの幅
９０２：導電性ライナー
９０４：導電性ボディ
９０６、９１０、９１４：誘電体層
９０８、９１２：エッチストップ層
９１６：パッシベーション層
９１８：誘電体ブロッキング層
１００２：第３隔離構造
１３０２：画素内回路
２６００、４２００：方法
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Ａ－Ａ’：線
ｄ１：第１の距離
ｄ２：第２の距離
ｄ３：第３の距離
Ｌｔ：１１６ｔｍの長さ
ＲＳＴ：リセット信号
Ｔｉｄ、Ｔｉｉ：初期厚さ
Ｔｓｄ、Ｔｓｓ：厚さ
ＴＸ：転送信号
Ｖｄｄ：供給電圧
Ｖｒｓｔ：リセット電圧
Ｗｔ：１１６ｔｍの幅
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図9H】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【手続補正書】
【提出日】2023-06-16
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１基板と、前記第１基板に設けられる複数の受光素子と、前記第１基板の表側上に設けられる第１相互接続構造と、前記第１相互接続構造上に設けられる第１接合構造とを含む、第１チップと、
前記第１チップの下にあって、第２基板と、前記第２基板上に設けられる複数の半導体素子と、前記第２基板の表側上に設けられる第２相互接続構造と、前記第２相互接続構造上に設けられる第２接合構造とを含む、第２チップと
を含み、
前記第２接合構造と前記第１接合構造との間に第１接合界面が設けられ、
前記第２相互接続構造は、前記第１接合構造及び前記第２接合構造により前記第１相互接続構造に電気的に連結され、
前記第１接合構造と前記第２接合構造のうちの少なくとも１つは、１つ以下の導電性接合構造を含む、
イメージセンサ。
前記第１チップの下にあって、第２基板と、前記第２基板上に設けられる複数の半導体素子と、前記第２基板の表側上に設けられる第２相互接続構造と、前記第２相互接続構造上に設けられる第２接合構造とを含む、第２チップと
を含み、
前記第２接合構造と前記第１接合構造との間に第１接合界面が設けられ、
前記第２相互接続構造は、前記第１接合構造及び前記第２接合構造により前記第１相互接続構造に電気的に連結され、
前記第１接合構造と前記第２接合構造のうちの少なくとも１つは、１つ以下の導電性接合構造を含む、
イメージセンサ。
【請求項2】
前記第１接合構造は単一の導電性接合層を含み、前記第２接合構造は、複数の第２接合コンタクトの上にある複数の第２接合パッドを含む、請求項１に記載のイメージセンサ。
【請求項3】
前記単一の導電性接合層は、複数の第１接合パッド又は複数の第１接合コンタクトを含む、請求項２に記載のイメージセンサ。
【請求項4】
前記第１接合構造は、前記第１相互接続構造中の導電ワイヤの最上層と直接接触し、前記第２接合構造は、前記第２相互接続構造中の導電ワイヤの最上層と直接接触する、請求項１に記載のイメージセンサ。
【請求項5】
複数の転送トランジスタと複数の画素素子が前記第１基板の表側上に設けられ、
前記複数の画素素子は、リセットトランジスタ、ソースフォロアトランジスタ、及び選択トランジスタを含む、
請求項１に記載のイメージセンサ。
前記複数の画素素子は、リセットトランジスタ、ソースフォロアトランジスタ、及び選択トランジスタを含む、
請求項１に記載のイメージセンサ。
【請求項6】
第１基板上に設けられる第１相互接続構造と、前記第１基板に設けられる複数の受光素子と、前記第１相互接続構造上の第１接合構造とを含む、第１チップと、
第２基板の表側上に設けられる第２相互接続構造と、前記第２基板の前記表側上に設けられる複数の画素素子と、前記第２相互接続構造上に設けられる第２接合構造と、前記第２基板の裏側上に設けられる第３接合構造とを含み、前記第１チップに接合される、第２チップと、
第３基板上に設けられる第３相互接続構造と、前記第３基板上の複数の半導体素子と、前記第３相互接続構造上に設けられる第４接合構造とを含み、前記第２チップに接合される、第３チップと
を含み、
前記第２接合構造と前記第３接合構造と前記第４接合構造のうちの少なくとも１つは、単一の導電性接合層を含む、
イメージセンサ。
第２基板の表側上に設けられる第２相互接続構造と、前記第２基板の前記表側上に設けられる複数の画素素子と、前記第２相互接続構造上に設けられる第２接合構造と、前記第２基板の裏側上に設けられる第３接合構造とを含み、前記第１チップに接合される、第２チップと、
第３基板上に設けられる第３相互接続構造と、前記第３基板上の複数の半導体素子と、前記第３相互接続構造上に設けられる第４接合構造とを含み、前記第２チップに接合される、第３チップと
を含み、
前記第２接合構造と前記第３接合構造と前記第４接合構造のうちの少なくとも１つは、単一の導電性接合層を含む、
イメージセンサ。
【請求項7】
前記第１接合構造は、前記第２接合構造と物理的に接触する複数の第１接合パッドを含む、請求項６に記載のイメージセンサ。
【請求項8】
前記第２基板に設けられ、前記第３接合構造から前記第２相互接続構造へ継続して延伸する、複数の基板貫通ビア（ＴＳＶ）と、
前記第１基板に設けられる複数の上部接合パッドと
を更に含み、
前記上部接合パッドは、前記第１相互接続構造に電気的に連結され、前記ＴＳＶと横方向に位置合わせされている、
請求項６に記録のイメージセンサ。
前記第１基板に設けられる複数の上部接合パッドと
を更に含み、
前記上部接合パッドは、前記第１相互接続構造に電気的に連結され、前記ＴＳＶと横方向に位置合わせされている、
請求項６に記録のイメージセンサ。
【請求項9】
イメージセンサを形成するための方法であって、
第１基板内に複数の受光素子を形成することと、
前記第１基板上に第１相互接続構造を形成することと、
前記第１相互接続構造上に第１接合構造を形成することと、
第２基板上に複数の半導体素子を形成することと、
前記第２基板上に第２相互接続構造を形成することと、
前記第２相互接続構造上に第２接合構造を形成することであって、前記第１接合構造と前記第２接合構造のうちの少なくとも１つは単一の導電性接合層を含むことと、
前記第１接合構造と前記第２接合構造との間に接合界面が設けられるよう前記第１接合構造を前記第２接合構造に接合するため、第１接合プロセスを実行することと
を含む、方法。
第１基板内に複数の受光素子を形成することと、
前記第１基板上に第１相互接続構造を形成することと、
前記第１相互接続構造上に第１接合構造を形成することと、
第２基板上に複数の半導体素子を形成することと、
前記第２基板上に第２相互接続構造を形成することと、
前記第２相互接続構造上に第２接合構造を形成することであって、前記第１接合構造と前記第２接合構造のうちの少なくとも１つは単一の導電性接合層を含むことと、
前記第１接合構造と前記第２接合構造との間に接合界面が設けられるよう前記第１接合構造を前記第２接合構造に接合するため、第１接合プロセスを実行することと
を含む、方法。
【請求項10】
前記第３基板上の第３相互接続構造と、前記第３相互接続構造上の第３接合構造とを含む第３チップを形成することと、
前記第１接合プロセスを実行する前に、前記第３チップを前記第１基板に接合することであって、前記第３接合構造は前記第１接合構造に直接接触することと
を更に含む、請求項９に記載の方法。
前記第１接合プロセスを実行する前に、前記第３チップを前記第１基板に接合することであって、前記第３接合構造は前記第１接合構造に直接接触することと
を更に含む、請求項９に記載の方法。
【外国語明細書】