特開 2024-37141 ハイブリッドコア構造を有する半導体パッケージ構造、および、その製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024037141

(43)【公開日】2024-03-18

(54)【発明の名称】ハイブリッドコア構造を有する半導体パッケージ構造、および、その製造方法

(51)【国際特許分類】

   H01L 23/14 20060101AFI20240311BHJP

   H05K 3/46 20060101ALI20240311BHJP

【ＦＩ】

H01L23/14 R

H05K3/46 B

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023115888

(22)【出願日】2023-07-14

(31)【優先権主張番号】63/403,879

(32)【優先日】2022-09-06

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/303,663

(32)【優先日】2023-04-20

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】500262038

【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司

【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ

(74)【代理人】

【識別番号】110003063

【氏名又は名称】弁理士法人牛木国際特許事務所

(72)【発明者】

【氏名】林 威宏

【テーマコード（参考）】

5E316

【Ｆターム（参考）】

5E316AA02

5E316AA38

5E316AA43

5E316CC04

5E316CC09

5E316CC31

5E316CC32

5E316CC34

5E316CC35

5E316CC36

5E316CC37

5E316DD02

5E316DD32

5E316EE31

5E316FF07

5E316FF08

5E316FF10

5E316FF14

5E316FF17

5E316GG15

5E316GG17

5E316GG22

5E316HH11

(57)【要約】

【課題】ハイブリッドコア構造を有する半導体パッケージ構造、および、その製造方法を提供する。
【解決手段】コアの異なる位置で、異なる材料特性を有するハイブリッド基板コアを有するパッケージ基板、および、それらの製造方法において、ハイブリッド基板コアの第一部分は、ハイブリッド基板コアの第二部分よりも、低い熱膨張率(ＣＴＥ)を有する。ハイブリッド基板コアの第一部分のＣＴＥは、組み立てられた半導体パッケージ中のパッケージ基板の第一側に搭載された半導体集積回路ダイのＣＴＥに近接する。ハイブリッド基板コアの第二部分のＣＴＥは、半導体パッケージが搭載される支持基板、たとえば、プリント回路基板のＣＴＥに近接する。パッケージ基板は、半導体パッケージ中の応力、たとえば、熱的に誘導される応力の平衡を保つのを助け、これにより、パッケージ信頼性を改善する。
【選択図】図４

【特許請求の範囲】

【請求項1】

半導体パッケージの基板であって、
第一表面、および、前記第一表面と反対の第二表面を有し、
前記第一表面に隣接する第一部分、および
前記第二表面に隣接する第二部分を有し、前記第一部分が、１０ｐｐｍ／℃より小さい熱膨張率(ＣＴＥ)を有し、且つ、前記第二部分が、１０ｐｐｍ／℃～３０ｐｐｍ／℃間のＣＴＥを有する基板コアと、
前記基板コアの前記第一表面と前記第二表面間の前記基板コアに広がる複数の導電ビアと、
前記基板コアの前記第一表面上の第一再分配層と、
前記基板コアの前記第二表面上の第二再分配層と、
を有することを特徴とする半導体パッケージの基板。

【請求項2】

前記基板コアの前記第一部分は、前記基板コアの前記第二部分のヤング率より高いヤング率を有することを特徴とする請求項１に記載の基板。

【請求項3】

前記基板コアの前記第一部分は、第一積層強化樹脂シートを有し、前記基板コアの前記第二部分は、第二積層強化樹脂シートを有し、前記第一積層強化樹脂シート、および、前記第二積層強化樹脂シートは、一緒に接合されて、前記基板コアを形成することを特徴とする請求項２に記載の基板。

【請求項4】

前記第一積層強化樹脂シート、および、前記第二積層強化樹脂シートは、それぞれ、０．２ｍｍ～０．６ｍｍの厚さを有することを特徴とする請求項３に記載の基板。

【請求項5】

前記基板コアはさらに、前記第一部分と前記第二部分間に位置する第三部分を有し、前記第三部分は、前記第一部分の前記ＣＴＥより大きく、且つ、前記第二部分の前記ＣＴＥより小さいＣＴＥを有し、且つ、前記第三部分は、１ＧＰａ～５０ＧＰａ間のヤング率を有することを特徴とする請求項２に記載の基板。

【請求項6】

前記第一部分、前記第二部分、および、前記第三部分は、それぞれ、一緒に接合されて、前記基板コアを形成する積層強化樹脂シートを有することを特徴とする請求項５に記載の基板。

【請求項7】

半導体パッケージであって、
半導体パッケージ構造と、パッケージ基板と、支持基板と、を有し、
前記半導体パッケージ構造は、一つ以上の半導体ＩＣダイを有し、
前記パッケージ基板は、第一側、前記第一側と反対側の第二側、および、前記第一側と前記第二側間で延伸する電気相互接続構造を有し、前記パッケージ基板は、ハイブリッド基板コアを有し、前記ハイブリッド基板コアは、
前記パッケージ基板の前記第一側に最も近い第一部分、および、
前記パッケージ基板の前記第二側に最も近い第二部分を有し、前記半導体パッケージ構造が、前記パッケージ基板の前記第一側に搭載され、
前記パッケージ基板の前記第二側が、前記支持基板に搭載され、前記パッケージ基板の前記ハイブリッド基板コアの前記第一部分は、前記半導体パッケージ構造の半導体ＩＣダイの熱膨張率(ＣＴＥ)の５ｐｐｍ／℃以内であるＣＴＥを有し、前記パッケージ基板の前記ハイブリッド基板コアの前記第二部分は、前記支持基板のＣＴＥの１０ｐｐｍ／℃以内であるＣＴＥを有することを特徴とする半導体パッケージ。

【請求項8】

前記パッケージ基板の前記ハイブリッド基板コアの前記第二部分は、前記パッケージ基板の前記ハイブリッド基板コアの前記第一部分のヤング率より小さいヤング率を有することを特徴とする請求項７に記載の半導体パッケージ。

【請求項9】

前記パッケージ基板の前記ハイブリッド基板コアは、前記第一部分と前記第二部分間に位置する第三部分を有し、前記ハイブリッド基板コアの前記第三部分のＣＴＥは、前記ハイブリッド基板コアの前記第一部分のＣＴＥより大きく、 且つ、前記ハイブリッド基板コアの前記第二部分の前記ＣＴＥより小さいことを特徴とする請求項７、あるいは、８に記載の半導体パッケージ。

【請求項10】

パッケージ基板の製造方法であって、
ハイブリッド基板コアの第一表面に隣接する第一部分、および、前記ハイブリッド基板コアの第二表面に隣接する第二部分を有するハイブリッド基板コアを形成し、前記ハイブリッド基板コアの前記第一部分は、１０ｐｐｍ／℃より小さい熱膨張率(ＣＴＥ)を有し、且つ、前記ハイブリッド基板コアの前記第二部分が、１０ｐｐｍ／℃～３０ｐｐｍ／℃であるＣＴＥを有する工程と、
複数の導電ビアを、前記ハイブリッド基板コアの前記第一表面と前記第二表面間の前記ハイブリッド基板コアを通じて形成する工程と、
第一再分配層を、前記ハイブリッド基板コアの前記第一表面上に形成する工程と、
第二再分配層を、前記ハイブリッド基板コアの前記第二表面上に形成する工程と、
を有することを特徴とするパッケージ基板の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ハイブリッドコア構造を有する半導体パッケージ構造、および、その製造方法に関するものであって、特に、コアの異なる位置で、異なる材料特性を有するハイブリッド基板コアを有するパッケージ基板、および、それらの製造方法に関するものである。

【背景技術】

【0002】

半導体装置は、様々な電子装置に用いられている。いくつかの例は、パソコン、携帯電話、デジタルカメラ、および、その他の電子機器を有する。半導体装置は、通常、絶縁層、あるいは、誘電体層、導電層、および、半導体材料層を、半導体基板上に連続して蒸着するとともに、リソグラフィ(lithography)を用いて、各種材料層をパターン化して、その上に、回路部品と素子を形成することにより形成される。数十、あるいは、数百の集積回路は、通常、単一の半導体ウェハ上に形成され、ウェハ上の各ダイは、スクラブライン(scribe line)に沿って、集積回路間を切ることにより、個片化(singulate)される。独立したダイ(die)は、通常、たとえば、マルチチップモジュール(multi-chip modules)、あるいは、その他のタイプのパッケージングで、別々にパッケージされる。

【0003】

大量の半導体ＩＣダイを集積することによって、半導体パッケージがさらに大きく、さらに複雑になるにつれて、半導体パッケージの機械的安定性(mechanical integrity)を確実にすることが、ますます重要になっている。多くの半導体パッケージにおいて、熱的に誘導される応力(thermally-induced stresses)を含む応力は、故障率を増加させ、半導体パッケージの信頼性を低下させる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、コアの異なる位置で、異なる材料特性を有するハイブリッド基板コアを有するパッケージ基板、および、それらの製造方法を提供し、上述の問題を解決することを目的とする。

【課題を解決するための手段】

【0005】

いくつかの実施形態において、半導体パッケージの基板が提供される。半導体パッケージの基板は、第一表面、および、第一表面と反対の第二基板を有する基板コア、基板コアの第一表面と第二表面間の基板コアに広がる複数の導電ビア、基板コアの第一表面上の第一再分配層、および、基板コアの第二表面上の第二再分配層を有する。基板コアは、第一表面に隣接する第一部分、および、第二表面に隣接する第二部分を有し、第一部分は、１０ｐｐｍ／℃より小さい熱膨張率(ＣＴＥ)を有し、第二部分は、１０ｐｐｍ／℃～３０ｐｐｍ／℃のＣＴＥを有する。

【0006】

いくつかの実施形態において、半導体パッケージが提供される。半導体パッケージは、半導体パッケージ構造、パッケージ基板、および、支持基板を有する。半導体パッケージ構造は、一つ以上の半導体ＩＣダイを有する。パッケージ基板は、第一側、第一側と反対の第二側、および、第一側と第二側間で延伸する電気相互接続構造を有する。パッケージ基板は、パッケージ基板の第一側に最も近い第一部分、および、パッケージ基板の第二側に最も近い第二部分を有するハイブリッド基板コアを有し、半導体パッケージ構造は、パッケージ基板の第一側に搭載される。パッケージ基板の第二側は、支持基板に搭載される。パッケージ基板のハイブリッド基板コアの第一部分は、半導体パッケージ構造の半導体ＩＣダイの熱膨張率(ＣＴＥ)の５ｐｐｍ／℃以内であるＣＴＥを有する。パッケージ基板のハイブリッド基板コアの第二部分は、支持基板のＣＴＥの１０ｐｐｍ／℃以内であるＣＴＥを有する。

【0007】

いくつかの実施形態において、パッケージ基板の製造方法が提供される。まず、ハイブリッド基板コアの第一表面に隣接する第一部分、および、ハイブリッド基板コアの第二表面に隣接する第二部分を有するハイブリッド基板コアが形成される。ハイブリッド基板コアの第一部分は、１０ｐｐｍ／℃より小さい熱膨張率(ＣＴＥ)を有する。ハイブリッド基板コアの第二部分は、１０ｐｐｍ／℃～３０ｐｐｍ／℃間のＣＴＥを有する。次に、複数の導電ビアは、ハイブリッド基板コアの第一表面と第二表面間のハイブリッド基板コアを通じて形成される。さらに、第一再分配層は、ハイブリッド基板コアの第一表面上に形成される。最後に、第二再分配層は、ハイブリッド基板コアの第二表面上に形成される。

【発明の効果】

【0008】

コアの異なる位置で、異なる材料特性を有するハイブリッド基板コアを有するパッケージ基板は、パッケージ基板とパッケージ基板の第一側に結合される一つ以上の半導体ＩＣダイを有するパッケージ構造、および、パッケージ基板の第二側に結合される支持基板間の応力の平衡を保つのを助ける。これは、半導体パッケージの信頼性を改善し、故障率を減少させる。

【図面の簡単な説明】

【0009】

添付図面を見ながら、以下の詳細な記述を参照すると、本発明の態様がさらによく理解できる。注意すべきことは、産業の標準的技巧に関連して、各種特徴は尺寸通りに描かれていない。実際、各種特徴の尺寸は、議論をはっきりさせるため、任意で増加、あるいは、減少する。

【0010】

【図1】本発明の各種実施形態によるハイブリッド基板コアの第一側に隣接する第一部分、ハイブリッド基板コアの第二側に隣接する第二部分、および、ハイブリッド基板コアの第一部分と第二部分間に位置する第三部分を有するハイブリッド基板コアを有するパッケージ基板の形成プロセスにおける例示的な中間体構造の断面図である。

【0011】

【図2】本発明の各種実施形態によるハイブリッド基板コアに広がる複数の導電ビアを説明するパッケージ基板の製造プロセス期間中の例示的中間体構造の断面図である。

【0012】

【図3】本発明の各種実施形態によるハイブリッド基板コアの第一表面上に形成される再分配層を説明するパッケージ基板の製造プロセス期間中の例示的中間体構造の断面図である。

【0013】

【図4】本発明の各種実施形態によるハイブリッド基板コアの第二表面上に形成される再分配層を説明するパッケージ基板の製造プロセス期間中の例示的中間体構造の断面図である。

【0014】

【図5】本発明の各種実施形態による各再分配層の上方と下方に位置する外部コーティング層を有するパッケージ基板の断面図である。

【0015】

【図6】本発明の各種実施形態によるパッケージ基板の第一側上に搭載されるパッケージ構造を有する半導体パッケージの断面図である。

【0016】

【図7】本発明の各種実施形態によるパッケージ基板の第一側とインターポーザーの下表面間に位置する第二アンダーフィル材料部分を有する半導体パッケージの断面図である。

【0017】

【図8】本発明の各種実施形態による支持基板上に搭載される半導体パッケージの断面図である。

【0018】

【図9】本発明の別の実施形態による支持基板上に搭載される半導体パッケージの断面図である。

【0019】

【図10】本発明の各種実施形態によるパッケージ基板の製造方法を説明するフローチャートである。

【発明を実施するための形態】

【0020】

以下の開示は、多くの異なる実施形態、あるいは、例を提供して、提供される主題の異なる特徴を実施する。特定の例の素子と配置が以下で記述されて、本発明を簡潔にする。これらはもちろん、単なる例であり、限定することを意図しない。たとえば、記述中の第一特徴が第二特徴上、あるいは、上方に形成される、というのは、第一、および、第二特徴が接触して形成される実施形態を含み、また、追加特徴が第一と第二特徴間で形成され、第一、および、第二特徴は直接接触しない実施形態も含む。以下で開示される異なる実施形態は、同じ参照符号、および／または、記号を再使用する。これらの重複は、簡潔、且つ、明瞭にすることが目的であり、各種実施形態、および／または、以下で開示される構造間の特定の関係を制限することを意図しない。

【0021】

さらに、空間的相対用語、たとえば、記述しやすくするため、“下方”“下”“低い”“上方”“その上”“高い”等が用いられて、図面中の一素子や特徴と別の素子や特徴間の関係を描写する。空間的相対用語は、使用中や操作中の異なる方位、および、図面中で示される方位を包括する。装置が異なる方位に回転する(９０度回転、あるいは、その他の方位)とともに、ここで用いられる空間的な相関する形容詞も同様に、それに従って解釈される。特に明確にされない限り、同じ符号を有する各素子は、同じ材料組成を有し、且つ、同じ厚さ範囲の厚さを有することが推定される。

【0022】

ここで開示される各種実施形態は、半導体装置、特に、基板コアの異なる位置で、異なる材料特性を有するハイブリッド基板コアを有する半導体パッケージの基板、および、それらの製造方法に向けられる。

【0023】

通常、半導体パッケージにおいて、複数の半導体集積回路(ＩＣ)ダイ(すなわち“チップ”)は、“パッケージ基板”とも称されるコモン基板上に搭載される。あるパッケージ、たとえば、ファンアウトウェアレベルパッケージ(ＦＯＷＬＰ)、および／または、ファンアウトパネルレベルパッケージ(ＦＯＰＬＰ)において、複数の半導体ＩＣダイは、その中を通じて広がる相互接続構造(interconnect structures)を有するインターポーザー(interposer)、たとえば、有機インターポーザー、あるいは、半導体(たとえば、シリコン)インターポーザーに搭載される。インターポーザー、および、その上に搭載される半導体ＩＣダイを有するパッケージ構造は、その後、はんだ接続部を用いて、パッケージ基板表面に搭載されて、半導体パッケージを形成する。パッケージ基板、および、その上に搭載されるパッケージ構造を有する半導体パッケージは、その後、支持基板、たとえば、プリント回路基板(ＰＣＢ)に搭載される。

【0024】

大量の半導体ＩＣダイを集積することで、半導体パッケージがさらに大きく、さらに複雑になるにつれて、半導体パッケージの機械的安定性を確保することが、ますます重要になっている。多くの半導体パッケージにおいて、熱的に誘導される応力を含む応力は、半導体パッケージの故障率を増加させ、信頼性を減少させる。

【0025】

ここで開示される各種実施形態は、パッケージ基板、および、ハイブリッド基板コアを有するパッケージ基板を製造する方法を有する。ハイブリッド基板コアは、異なる材料特性を有する基板の複数の部分(たとえば、サブレイヤー)を有する。各種実施形態において、ハイブリッド基板コアは、組み立てられた半導体パッケージ中で、半導体パッケージ構造に最も近い第一部分、および、支持基板(たとえば、ＰＣＢ)に最も近い第二部分を有する。ハイブリッド基板コアの第一部分は、ハイブリッド基板コアの“チップ側”部分とも称され、ハイブリッド基板コアの第二部分は、ハイブリッド基板コアの“ボード側”部分とも称される。ハイブリッド基板コアの第一部分は、ハイブリッド基板コアの第二部分のＣＴＥより低い熱膨張率(ＣＴＥ)を有する。各種実施形態において、ハイブリッド基板コアの第一部分のＣＴＥは、相対的に、パッケージ構造の半導体ＩＣダイのＣＴＥに近く(たとえば、０～５ｐｐｍ／℃の範囲)、および、ハイブリッド基板の第二部分のＣＴＥは、相対的に、支持基板(たとえば、ＰＣＢ)のＣＴＥに近い(たとえば、０～１０ｐｐｍ／℃の範囲)。いくつかの実施形態において、ハイブリッド基板コアの第一部分は、ハイブリッド基板コアの第二部分より高いヤング率(Young’s modulus)を有する。いくつかの実施形態において、ハイブリッド基板コアはさらに、ハイブリッド基板コアの第一部分と第二部分間に位置する第三部分(“バッファ部分”とも称する)を有する。第三部分は、ハイブリッド基板コアの第一部分のＣＴＥより大きく、ハイブリッド基板コアの第二部分のＣＴＥより小さいＣＴＥを有する。

【0026】

各種実施形態によるパッケージ基板は、上記のハイブリッド基板コア、ハイブリッド基板コアの第一表面と第二表面間のハイブリッド基板コアに広がる複数の導電相互接続構造(たとえば、金属ビア)、ハイブリッド基板コアの各第一と第二表面上に位置する誘電材料マトリクス中に組み込まれる導電相互接続構造を有する第一と第二再分配層、および、各第一と第二再分配層上に位置する任意の第一と第二外部コーティング層を有する。

【0027】

コアの異なる位置で、異なる材料特性を有するハイブリッド基板コアを有するパッケージ基板は、パッケージ基板と、パッケージ基板の第一側に結合される一つ以上の半導体ＩＣダイ、および、パッケージ基板の第二側に結合される支持基板を有するパッケージ構造との間の応力の均衡を保つのを助ける。これは、半導体パッケージの信頼性を改善し、故障率を減少させる。

【0028】

図１～図５は、本発明の各種実施形態によるパッケージ基板の製造プロセス期間中に形成される例示的中間体構造の順次的な断面図である。図１を参照すると、ハイブリッド基板コア１０１の第一表面１０５に隣接する第一部分１０２、および、ハイブリッド基板コア１０１の第二表面１０６に隣接する第二部分１０４を有するハイブリッド基板コア１０１が説明される。ハイブリッド基板コア１０１の任意の第三部分１０３は、第一部分１０２と第二部分１０４間に位置する。第一部分１０２、第二部分１０４、および、任意の第三部分１０３はそれぞれ、適当な接着剤、たとえば、接着膜を用いて、一緒に接合されて、ハイブリッド基板コア１０１を形成する構造材料の薄いシートを有する。いくつかの実施形態において、第一部分１０２、第二部分１０４、および、任意の第三部分１０３は、部分的に硬化したエポキシ樹脂、たとえば、Ｂステージ材料(B-stage material)を用いて、一緒に接合される。Ｂステージ材料は、一層以上(すなわち、層片)のプリプレグ材を有し、プリプレグ材は、樹脂を含浸させたガラスファイバー、あるいは、布材料を有し、且つ、樹脂は、熱、および／または、紫外線放射により部分的に乾燥される。各種実施形態において、第一部分１０２、第二部分１０４、および、任意の第三部分１０３は、それぞれ、第一部分１０２、第二部分１０４、および、第三部分１０３間に位置する一層以上のＢステージのプリプレグ材でスタックされるとともに、プレス積層プロセス、および、最終硬化(final cure)を受けて、ハイブリッド基板コア１０１を形成する。いくつかの実施形態において、プレス積層プロセス期間中に、銅箔層が、スタックの上方と下方の表面上に提供されて、ハイブリッド基板コア１０１の第一表面１０５と第二表面１０６上に、銅材料層を有するハイブリッド基板コア１０１を提供する。よって、図１に示される実施形態において、第一部分１０２、第二部分１０４、および、第三部分１０３は、それぞれ、接合積層構造のハイブリッド基板コア１０１の第一サブレイヤー１０２、第二サブレイヤー１０４、および、第三サブレイヤー１０３を形成する。理解できることは、ハイブリッド基板コア１０１に用いる別の配置は、本発明の予期される範囲内であり、ハイブリッド基板コア１０１は、第一表面１０５に隣接する第一部分１０２、第二表面１０６に隣接する第二部分１０４、および、第一部分１０２と第二部分１０４間の任意の第三部分１０３を有する単一構造として形成される実施形態を含むことである。

【0029】

いくつかの実施形態において、ハイブリッド基板コア１０１の第一部分１０２、第二部分１０４、および、任意の第三部分１０３は、それぞれ、積層強化樹脂(laminate reinforced resin)のシートで構成される。積層強化樹脂シートは、樹脂系、たとえば、エポキシベースの樹脂系を染み込ませた補強材(たとえば、ガラスファイバーや布)を有し、熱と圧力下で硬化して、積層強化樹脂のシートを形成する。ハイブリッド基板コア１０１の第一部分１０２、第二部分１０４、および、任意の第三部分１０３に用いるその他の適当な材料、および、構造は、本発明の範囲である。各種実施形態において、ハイブリッド基板コア１０１の第一部分１０２は、約０．２ｍｍ～約０．６ｍｍの範囲の厚さT₁を有するが、より厚い、あるいは、より薄い寸法が用いられてもよい。各種実施形態において、ハイブリッド基板コア１０１の第二部分１０４は、約０．２ｍｍ～約０．６ｍｍの範囲の厚さT₂を有するが、より厚い、あるいは、より薄い寸法が用いられてもよい。ハイブリッド基板コア１０１の任意の第三部分１０３は、約０．０１ｍｍ～約０．２ｍｍの範囲の厚さT₃を有するが、より厚い、あるいは、より薄い寸法が用いられてもよい。ハイブリッド基板コア１０１は、約０．４ｍｍ～約１．０ｍｍの総厚さT_cを有するが、より厚い、あるいは、より薄い寸法が用いられてもよい。

【0030】

各種実施形態において、第一部分１０２、第二部分１０４、および、ハイブリッド基板コア１０１の第三部分１０３が存在する実施形態において、それぞれ、異なる材料特性、たとえば、異なる熱膨張率(ＣＴＥ)、および／または、異なるモジュールの弾性力(すなわち、ヤング率)を有する。各種実施形態において、ハイブリッド基板コア１０１の第一部分１０２は、ハイブリッド基板コア１０１の第二部分１０４のＣＴＥより小さいＣＴＥを有する。いくつかの実施形態において、ハイブリッド基板コア１０１の第一部分１０２は、そのガラス転移温度(glass transition temperature)(T_g)より低い温度下で、１０ｐｐｍ／℃より小さいＣＴＥを有し、たとえば、約０．１ｐｐｍ／℃～約６ｐｐｍ／℃である。いくつかの実施形態において、ハイブリッド基板コア１０１の第二部分１０４が、そのガラス転移温度(T_g)より低い温度であるとき、１０ｐｐｍ／℃のＣＴＥ、あるいは、それ以上のＣＴＥを有し、たとえば、１０ｐｐｍ／℃～約３０ｐｐｍ／℃間である。各種実施形態において、第三部分１０３が存在する場合、ハイブリッド基板コア１０１の第三部分１０３のＣＴＥは、ハイブリッド基板コア１０１の第一部分１０２と第二部分１０２のＣＴＥ間のＣＴＥを有する。

【0031】

各種実施形態において、ハイブリッド基板コア１０１の第一部分１０２は、ハイブリッド基板コア１０１の第二部分１０４のヤング率より高いヤング率を有する。いくつかの実施形態において、ハイブリッド基板コア１０１の第一部分１０２は、室温(たとえば、～２０℃)下で、約３０ＧＰａ～約５０ＧＰａ間のヤング率を有する。ハイブリッド基板コア１０１の第二部分１０４は、室温下で、約１０ＧＰａ～約４０ＧＰａ間のヤング率を有する。ハイブリッド基板コア１０１の第三部分１０３が存在する実施形態において、第三部分１０３は、室温下で、約１ＧＰａ～約５０ＧＰａのヤング率を有する。

【0032】

パッケージ基板が、半導体パッケージに組み込まれるとき、ハイブリッド基板コア１０１の第一部分１０２と第二部分１０４間の材料特性の差異は、応力、たとえば、熱的に誘導される応力の影響の平衡を保つのを助ける。ハイブリッド基板コア１０１の第一部分１０２は、組み立てられた半導体パッケージ中、一つ以上の半導体ＩＣダイを有する半導体パッケージ構造に最も近接する。よって、ハイブリッド基板コア１０１の第一部分１０２のさらに低いＣＴＥはさらに、一つ以上の半導体ＩＣダイを有する半導体パッケージ構造のコンポーネンツの相対的に低いＣＴＥにぴったり適合する。ハイブリッド基板コア１０１の第一部分１０２の相対的に高いヤング率は、高い抵抗を、機械的ひずみに提供し、パッケージ基板と半導体パッケージ構造間の結合の構造的完全性を維持するのを助ける。

【0033】

このほか、ハイブリッド基板コア１０１の第二部分１０４の相対的に高いＣＴＥはさらに、組み立てられた半導体パッケージ、たとえば、プリント回路基板(ＰＣＢ)の支持基板のＣＴＥに、ぴったり適合し、通常、半導体ＩＣダイを有する半導体パッケージ構造のコンポーネンツより高いＣＴＥを有する。ハイブリッド基板コア１０１の第二部分１０４の相対的に低いヤング率は、“クッション”効果を提供し、パッケージ基板の第一側に結合される半導体パッケージ構造とパッケージ基板の第二側に結合される支持基板(たとえば、ＰＣＢ)間のＣＴＥ不適合から生じる応力を軽減するのを助ける。ハイブリッド基板コア１０１の任意の第三部分１０３が存在する実施形態において、第三部分１０３は、ハイブリッド基板コア１０１の第一部分１０２と第二部分１０４間の“バッファ”として作用する。

【0034】

ハイブリッド基板コア１０１の第一部分１０２、第二部分１０４、および、任意の第三部分１０３の異なる材料特性は、異なるプロセスパラメータ、および／または、ハイブリッド基板コア１０１の第一部分１０２、第二部分１０４、および、任意の第三部分１０３を形成するのに用いられる材料を変化させることにより得られる。積層強化樹脂材料の場合において、たとえば、このような変化は、これに制限されないが、用いられる補強材のタイプ(たとえば、E-glass、S-Glass、LowDk-glass、シリカ、石英、アラミド等)を含む補強材の組成の変化、補強材の物理的特性の変化(たとえば、織物、あるいは、不織繊維補強材の使用、織り繊維補強材の織目、ファイバー補強材の直径、長さ、および／または、アラインメント等)、用いられる樹脂系の組成の変化、硬化プロセスの変化、および、積層強化樹脂製品中の補強材と樹脂の相対的濃度の変化を有する。複数の市販製品は、本発明の各種実施形態での使用において適切である。たとえば、近年、低、あるいは、超低ＣＴＥ、および、高ヤング率により特徴づけられる複数の基板コア材料が市場に出回っており、且つ、ハイブリッド基板コア１０１の第一部分１０２としての使用に適当である。ハイブリッド基板コア１０１の第一部分１０２の適当な製品の例は、これに制限されないが、昭和電工マテリアルズ(Showa Denko Materials Co., Ltd.,)のMCL-E-705GシリーズとMCL-E-795Gシリーズ、三菱化学(Mitsubishi Chemical Corp.,)のHL832NSA(LCA)、および、パナソニックホールディングス(Panasonic Holdings Corp.,)のR-1515Vを有する。ハイブリッド基板コア１０１の第一部分１０２として用いられるその他の適当な材料は、本発明の予期される範囲内である。ハイブリッド基板コア１０１の第二部分１０４として用いられる適当な材料の例は、たとえば、昭和電工マテリアルズのMCL-HE-679G(Type S)、および、三菱化学のHL832NXを有する。ハイブリッド基板コア１０１の第二部分１０４として用いられるその他の適当な材料は、本発明の予期される範囲内である。ハイブリッド基板コア１０１の任意の第三部分１０３の材料が選択されて、任意の第三部分１０３のＣＴＥは、ハイブリッド基板コア１０１の第一部分１０２と第二部分１０４のＣＴＥ間にある。

【0035】

図２は、本発明の各種実施形態によるハイブリッド基板コア１０１に広がる複数の導電ビア１０７を説明するパッケージ基板の製造プロセス期間中の例示的中間体構造の断面図である。図２を参照すると、複数のスルーホールは、ハイブリッド基板コア１０１の第一表面１０５と第二表面１０６間で延伸して、ハイブリッド基板コア１０１を通じて形成される。図２の実施形態において、第一部分１０２、第二部分１０４、および、第三部分１０３が、一緒に接合された後、複数のスルーホールが、ハイブリッド基板コア１０１の第一部分１０２、第二部分１０４、および、第三部分１０３を通じて形成される。その他の実施形態において、スルーホールは、一緒に接合されて、ハイブリッド基板コア１０１を形成する前に、一つ以上の第一部分１０２、第二部分１０４、および、第三部分１０３を通じて形成される。スルーホールは、フォトリソグラフィパターンマスクにより、任意の適当なプロセス、たとえば、機械式ドリル、レーザードリル、あるいは、エッチングプロセスを用いて形成される。スルーホールを形成するその他の適当なプロセスは、本発明の予期される範囲内である。

【0036】

再度、図２を参照すると、複数の導電ビア１０７が、各スルーホール中に形成されるので、導電ビア１０７は、ハイブリッド基板コア１０１の第一表面１０５と第二表面１０６間で延伸する。導電ビア１０７は、適当な導電材料、たとえば、Ｃｕ、Ｎｉ、Ｗ、Ａｌ、Ｃｏ、Ｍｏ、Ｒｕ等、および、それらの組み合わせや合金で形成される。導電ビア１０７に用いられるその他の適当な材料は、本発明の予期される範囲内である。複数の導電ビア１０７は、適当な蒸着プロセス、たとえば、電気化学堆積プロセス(たとえば、電気メッキ)を用いて形成される。その他の適当な堆積プロセスは、本発明の予期される範囲内である。図２に示される実施形態において、第一部分１０２、第二部分１０４、および、第三部分１０３が、一緒に接合されて、ハイブリッド基板コア１０１を形成した後、複数の導電ビア１０７が形成される。あるいは、導電ビアは、第一部分１０２、第二部分１０４、および、第三部分１０３が、一緒に接合されたとき、複数の導電ビア１０７が、ハイブリッド基板コア１０１の第一表面１０５と第二表面１０６間の第一部分１０２、第二部分１０４、および、第三部分１０３に連続して延びるように、一緒に接合される前に、一つ以上のハイブリッド基板コア１０１の第一部分１０２、第二部分１０４、および、第三部分１０３を通じて形成されてもよい。

【0037】

図３は、本発明の各種実施形態によるハイブリッド基板コア１０１の第一表面１０５上に形成される第一再分配層１１０ａを説明するパッケージ基板の製造プロセス中の例示的中間体構造の断面図である。第一再分配層１１０ａは、誘電材料マトリクス１０８に組み込まれる複数の導電相互接続構造１０９(たとえば、金属線１１６、および、ビア１１７)を有する。導電相互接続構造１０９は、ハイブリッド基板コア１０１に広がる複数の導電ビア１０７と接触する。

【0038】

いくつかの実施形態において、第一再分配層１１０ａは、適当な堆積プロセス、たとえば、電気メッキプロセスを用いて、導電材料の第一層(たとえば、銅張り積層板)を、ハイブリッド基板コア１０１の第一表面１０５上に提供することにより形成される。いくつかの実施形態において、ハイブリッド基板コア１０１の第一表面１０５上の導電材料の第一層が、ハイブリッド基板コア１０１を形成するのに用いられる上述のプレス積層プロセスにより、全体、あるいは、一部に形成される。導電材料の第一層は、フォトリソグラフィパターンマスクにより実施されるエッチングプロセスによりパターン化されて、複数の第一金属線１１６(たとえば、銅トレース)を、ハイブリッド基板コア１０１の第一表面１０５上に形成する。その後、誘電材料１０８の第一層が、複数の第一金属線１１６上に形成される。誘電材料１０８の第一層は、ポリマーベースの誘電材料、たとえば、味の素のビルドアップフィルム(ＡＢＦ)（登録商標）を有する。その他の適当な誘電材料は、本発明の予期される範囲内である。いくつかの実施形態において、誘電材料１０８の第一層は、ハイブリッド基板コア１０１の第一表面１０５上の膜として応用される。膜は、ハイブリッド基板コア１０１の第一表面１０５上に真空積層(vacuum laminated)されるとともに、(たとえば、高温圧縮プロセスにより)部分的に硬化される。複数のスルーホールは、適当なプロセスを用いて、たとえば、機械式ドリル、レーザードリル、および／または、エッチングプロセスにより、誘電材料１０８の第一層を通じて形成される。金属線１１６、および／または、導電ビア１０７は、各スルーホール底部で露出する。

【0039】

金属化プロセスが用いられて、誘電材料１０８の第一層を通じて、スルーホール中に、複数の第一ビア１１７を形成する。複数の第一ビア１１７が、適当な堆積プロセス、たとえば、電気メッキを用いて形成される。堆積プロセスはさらに、導電材料の第二層を、誘電材料１０８の第一層上に形成する。あるいは、別個の堆積プロセスが用いられて、導電材料の第二層を、誘電材料１０８の第一層上に形成する。導電材料の第二層は、フォトリソグラフィパターンマスクにより実行されるエッチングプロセスによりパターン化されて、複数の第二金属線１１６(たとえば、銅トレース)を、誘電材料１０８の第一層の表面上に形成する。上記のように、誘電材料１０８の第二層は、複数の第二金属線１１６上に形成され、且つ、複数のスルーホールが、誘電材料１０８の第二層を通じて形成される。追加の金属化プロセスが用いられて、複数の第二ビア１１７を、誘電材料１０８の第二層を通じて形成されるスルーホール中に形成する。これらのプロセスは、任意で、何回も繰り返されて、誘電材料マトリクス１０８に組み込まれる複数の導電相互接続構造１０９(たとえば、金属線１１６、および、ビア１１７)を有する第一再分配層１１０ａを形成する。誘電体材料１０８の層は、任意で、昇温(たとえば、１７０～２００℃)で、硬化プロセスを受けて、導電相互接続構造１０９を囲む固体誘電材料マトリクス１０８を形成する。複数の第一ボンディングパッド１１２は、誘電体材料１０８の最上層上に形成される。

【0040】

図４は、本発明の各種実施形態によるハイブリッド基板コア１０１の第二表面１０６上に形成される第二再分配層１１０ｂを説明するパッケージ基板の製造プロセス中の例示的中間体構造の断面図である。図４を参照すると、ハイブリッド基板コア１０１の第二表面１０６上の第二再分配層１１０ｂは、誘電材料マトリクス１０８に組み込まれる複数の導電相互接続構造１０９(たとえば、金属線１１６とビア１１７)を有する。図３に関連して記述されるように、ハイブリッド基板コア１０１の第二表面１０６上の第二再分配層１１０ｂは、類似の、あるいは、同じ構造を有し、且つ、ハイブリッド基板コア１０１の第一表面１０５上に形成される第一再分配層１１０ａに、類似、あるいは、同じプロセスを用いて形成される。よって、簡潔にするため、類似する特徴の繰り返しの議論は省略される。さらに、図３、および、図４は、ハイブリッド基板コア１０１の第二表面１０６上の第二再分配層１１０ｂの形成前に、ハイブリッド基板コア１０１の第一表面１０５上に、第一再分配層１１０ａが形成される実施形態を説明しているが、理解できることは、ハイブリッド基板コア１０１の第二表面１０６上の第二再分配層１１０ｂは、ハイブリッド基板コア１０１の第一表面１０５上の第一再分配層１１０ａの形成前に形成されること、あるいは、第一再分配層１１０ａ、および、第二再分配層１１０ｂ(まとめて、再分配層１１０)は、ハイブリッド基板コア１０１の第一表面１０５と第二表面１０６上に、同時に形成されることである。

【0041】

再度、図４を参照すると、複数の第二ボンディングパッド１１３は、ハイブリッド基板コア１０１の第二表面１０６上に位置する第二再分配層１１０ｂ上に形成される。各種実施形態において、複数の第一ボンディングパッド１１２が設置されて、パッケージ基板と少なくとも一つの半導体ＩＣダイを有する半導体パッケージ構造を電気的に接続し、複数の第二ボンディングパッド１１３が設置されて、パッケージ基板と支持基板、たとえば、ＰＣＢを電気的に接続する。

【0042】

図５は、本発明の各種実施形態による各再分配層１１０の上方と下方に位置する外部コーティング層１１１を有するパッケージ基板１２０の断面図である。図５を参照すると、パッケージ基板１２０の外部コーティング層１１１は、各再分配層１１０上に形成される誘電体材料の一層を有し、且つ、パッケージ基板１２０の対応する第一外表面１１４、および、第二外表面１１５を定義する。各外部コーティング層１１１は、保護被膜を、パッケージ基板１２０、および、パッケージ基板１２０中の下方ボンディングパッド１１２、１１３、および、導電相互接続構造１０９に提供する。外部コーティング層１１１は、さらに、後続のはんだリフロープロセス中に、はんだ材料が、パッケージ基板１２０の各第一外表面１１４と第二外表面１１５に接着するのを抑止する。

【0043】

各種実施形態において、外部コーティング層１１１は、ソルダーレジスト材を有する。ソルダーレジスト材で形成される外部コーティング層１１１は、“ソルダーマスク”とも称される。外部コーティング層１１１のソルダーレジスト材は、湿気、および、高温に耐性があり、且つ、はんだ材料に強く接着しない適当な樹脂材料を有する。外部コーティング層１１１のソルダーレジスト材は、適当な蒸着プロセスを用いて、たとえば、スクリーン印刷、噴霧、および／または、真空積層により形成される。その他の適当な蒸着プロセスは、本発明の予期される範囲内である。

【0044】

図６は、本発明の各種実施形態によるパッケージ基板１２０の第一側１１４上方に搭載されるパッケージ構造１３０を有する半導体パッケージ１４０の断面図である。図６を参照すると、パッケージ構造１３０は、一つ以上の半導体ＩＣダイ１３１を有する。図６に示される実施形態において、パッケージ構造１３０は、二個の半導体ＩＣダイ１３１を有し、理解できることは、ほかの実施形態において、パッケージ構造１３０は、二個以上の半導体ＩＣダイ１３１を有する、あるいは、単一の半導体ＩＣダイ１３１を有することである。パッケージ構造１３０の一つ以上の半導体ＩＣダイ１３１は、少なくとも一つのシステムオンチップ(ＳｏＣ)ダイを有する。ＳｏＣダイは、たとえば、アプリケーションプロセッサダイ、中央処理ユニットダイ、および／または、グラフィックプロセシングユニットダイを有する。いくつかの実施形態において、一つ以上の半導体ＩＣダイ１３１は、少なくとも一つのメモリダイを有する。少なくとも一つのメモリダイは、高帯域幅メモリ(ＨＢＭ)ダイを有する。いくつかの実施形態において、ＨＢＭダイは、垂直スタックの相互接続メモリダイを有する。代わりに、あるいは、追加で、少なくとも一つのメモリダイは、ダイナミックランダムアクセスメモリ(ＤＲＡＭ)ダイを有する。いくつかの実施形態において、パッケージ構造１３０は、同質である複数の半導体ＩＣダイ１３１を有し、これは、全半導体ＩＣダイ１３１が、同じタイプ(たとえば、全ＳｏＣダイ、全ＨＢＭダイ、全ＤＲＡＭダイ等)であることを意味する。あるいは、パッケージ構造１３０は、異質である複数の半導体ＩＣダイ１３１を有し、これは、複数の半導体ＩＣダイ１３１が、異なるタイプの半導体ＩＣダイ１３１(たとえば、少なくとも一つのＳｏＣダイ、および、少なくとも一つのメモリダイ)を有することを意味する。

【0045】

各種実施形態において、パッケージ構造１３０の一つ以上の半導体ＩＣダイ１３１は、インターポーザー１３３、たとえば、有機インターポーザー、あるいは、半導体(たとえば、シリコン)インターポーザー上に搭載される。インターポーザー１３３は、パッケージ基板１２０の第一外表面１１４に搭載されて、半導体パッケージ１４０を形成する。インターポーザー１３３は、絶縁マトリクス中に、複数の相互接続構造１３４(たとえば、金属線とビア)を有する。一つ以上の半導体ＩＣダイ１３１は、マイクロバンプ(たとえば、Ｃ２)接合構造を有する複数の接合構造１３５により、インターポーザー１３３に搭載される。第一アンダーフィル材料部分１３８は、一つ以上の半導体ＩＣダイ１３１とインターポーザー１３３間に設置され、且つ、接合構造１３５を囲む。たとえば、エポキシモールド化合物(ＥＭＣ)を有するモールド部分１３９は、横方向に、一つ以上の半導体ＩＣダイ１３１を囲む。

【0046】

再度、図６を参照すると、エッチングプロセスが用いられて、パッケージ基板１２０の第一側１１４から、外部コーティング層１１１の一部を選択的に除去して(たとえば、ソルダーマスク)、パッケージ基板１２０の下方の第一ボンディングパッド１１２を露出する。パッケージ基板１２０の第一側１１４中で露出する第一ボンディングパッド１１２のパターンは、インターポーザー１３３の下表面に位置するボンディングパッド１３７のパターンに対応する。パッケージ構造１３０は、パッケージ基板１２０の第一側１１４上でアラインされて、はんだ材料部分１３６のアレイは、パッケージ基板１２０の第一ボンディングパッド１１２とインターポーザー１３３の下表面上の対応する第一ボンディングパッド１３７間に位置する。リフロープロセスが実行されて、はんだ材料部分１３６をリフローし、これにより、パッケージ構造１３０のインターポーザー１３３とパッケージ基板１２０間の接合を形成する。各はんだ材料部分１３６は、パッケージ基板１２０の第一ボンディングパッド１１２の対応する一個、および、インターポーザー１３３の下表面上の第一ボンディングパッド１３７の対応する一個に接合される。いくつかの実施形態において、はんだ材料部分１３６は、Ｃ４ソルダーボールを有し、パッケージ構造１３０は、Ｃ４ソルダーボールのアレイにより、パッケージ基板１２０に接合される。

【0047】

別の実施形態において、インターポーザー１３３が省略され、一つ以上の半導体ＩＣダイ１３１は、たとえば、複数のマイクロバンプ(たとえば、Ｃ２)接合構造により、パッケージ基板１２０の第一側１１４に直接、搭載される。

【0048】

図７は、本発明の各種実施形態によるパッケージ基板１２０の第一側１１４とインターポーザー１３３の下表面間に位置する第二アンダーフィル材料部分１４１を有する半導体パッケージ１４０の断面図である。図７を参照すると、第二アンダーフィル材料部分１４１が、パッケージ基板１２０の第一側１１４とインターポーザー１３３の下表面間の空間に加えられる。第二アンダーフィル材料部分１４１は、横方向に、インターポーザー１３３とパッケージ基板１２０を接合するはんだ材料部分１３６のそれぞれを囲み、且つ、接触する。

【0049】

図８は、本発明の各種実施形態による支持基板１５０に搭載される半導体パッケージ１４０の断面図である。図８を参照すると、支持基板１５０は、支持基板１５０の上表面１５１上で露出するボンディングパッド１５３のアレイを有するＰＣＢである。エッチングプロセスが用いられて、パッケージ基板１２０の第二側１１５から、選択的に、外部コーティング層１１１(たとえば、ソルダーマスク)の一部分を除去するとともに、パッケージ基板１２０の下方第二ボンディングパッド１１３を露出する。パッケージ基板１２０の第二ボンディングパッド１１３のパターンは、支持基板１５０の上表面１５１上のボンディングパッド１５３のパターンに対応する。半導体パッケージ１４０は、支持基板１５０の上表面１５１上でアラインされて、はんだ材料部分１５４のアレイが、パッケージ基板１２０の第二ボンディングパッド１１３と支持基板１５０の上表面１５１上の対応するボンディングパッド１５３間に位置する。リフロープロセスが実施されて、はんだ材料部分１５４をリフローし、これにより、半導体パッケージ１４０のパッケージ基板１２０と支持基板１５０間の接合が達成される。各はんだ材料部分１５４が、パッケージ基板１２０の第二ボンディングパッド１１３の対応する一個と、支持基板１５０の上表面１５１上のボンディングパッド１５３の対応する一個に接合される。いくつかの実施形態において、第三アンダーフィル材料部分１６０が、パッケージ基板１２０の第二側１１５と支持基板１５０の上表面１５１間の空間に加えられる。第三アンダーフィル材料部分１６０は、横方向に、パッケージ基板１２０と支持基板１５０を接合する各はんだ材料部分１５４を囲み、且つ、接触する。

【0050】

図８を再度参照すると、各種実施形態による半導体パッケージ１４０は、パッケージ構造１３０を有し、パッケージ構造１３０は、パッケージ基板１２０の第一側１１４に搭載される一つ以上の半導体ＩＣダイ１３１を有する。パッケージ基板１２０の第二側１１５は、支持基板１５０、たとえば、ＰＣＢの上表面１５１上に搭載される。パッケージ基板１２０は、ハイブリッド基板コア１０１を有し、ハイブリッド基板コア１０１は、パッケージ基板１２０の第一側１１４に最も近い第一部分１０２、パッケージ基板１２０の第二側１１５に最も近い第二部分１０４、および、第一部分１０２と第二部分１０４間に位置する任意の第三部分１０３を有する。各種実施形態において、ハイブリッド基板コア１０１の第一部分１０２は、半導体パッケージ１４０の半導体ＩＣダイ１３１のＣＴＥの５ｐｐｍ／℃以内、たとえば、２ｐｐｍ／℃以内を含む３ｐｐｍ／℃以内のＣＴＥを有する。いくつかの実施形態において、ハイブリッド基板コア１０１の第一部分１０２は、半導体パッケージ１４０の半導体ＩＣダイ１３１のＣＴＥの０．５ｐｐｍ／℃以内、たとえば、０．１ｐｐｍ／℃以内を含む１ｐｐｍ／℃以内のＣＴＥを有する。いくつかの実施形態において、半導体パッケージ１４０は、複数の半導体ＩＣダイ１３１を有し、ハイブリッド基板コア１０１の第一部分１０２は、各半導体パッケージ１４０の半導体ＩＣダイ１３１の５ｐｐｍ／℃以内、たとえば、３ｐｐｍ／℃、２ｐｐｍ／℃、１ｐｐｍ／℃、０．５ｐｐｍ／℃、あるいは、０．１ｐｐｍ／℃以内のＣＴＥを有する。各種実施形態において、ハイブリッド基板コア１０１の第二部分１０４は、パッケージ基板１２０が搭載される支持基板(たとえば、ＰＣＢ)のＣＴＥの１０ｐｐｍ／℃以内、５ｐｐｍ／℃以内、たとえば、３ｐｐｍ／℃以内であるＣＴＥを有する。ハイブリッド基板コア１０１の第三部分１０３は、ハイブリッド基板コア１０１の第一部分１０２と第二部分１０４の各ＣＴＥ間であるＣＴＥを有する。

【0051】

図９は、本発明の別の実施形態による支持基板１５０に搭載される半導体パッケージ１４０の断面図である。図９に示される半導体パッケージ１４０は、実質上、図８に関連して記述される半導体パッケージ１４０と同じである。よって、簡潔にするため、類似する特徴の重複する議論は、省略する。図９の半導体パッケージ１４０と図８の半導体パッケージ１４０の差異は、図９で示される別の実施形態において、ハイブリッド基板コア１０１の任意の第三部分１０３が、パッケージ基板１２０から省略されることである。よって、図９に示される実施形態において、パッケージ基板１２０のハイブリッド基板コア１０１は、パッケージ基板１２０の第一側１１４に最も近い第一部分１０２、および、パッケージ基板１２０の第二側１１５に最も近い第二部分１０４を有し、ハイブリッド基板コア１０１の第一部分１０２、および、第二部分１０４は、互いに隣接する。

【0052】

上で議論されるように、ハイブリッド基板コア１０１を有するパッケージ基板１２０は、たとえば、図８、および、図９に示される組み立てられた半導体パッケージ１４０中の応力の平衡を保つのを助ける。ハイブリッド基板コア１０１の第一部分１０２は、一つ以上の半導体ＩＣダイ１３１を有する半導体パッケージ構造１３０に最も近接し、且つ、一つ以上の半導体ＩＣダイ１３１のＣＴＥに近接するＣＴＥ(たとえば、５ｐｐｍ／℃以内)を有する。ハイブリッド基板コア１０１の第二部分１０４は、支持基板１５０(たとえば、ＰＣＢ)に最も近接し、且つ、支持基板１５０のＣＴＥに近接する(たとえば、１０ｐｐｍ／℃以内)ＣＴＥを有する。いくつかの実施形態において、ハイブリッド基板コア１０１の第一部分１０２は、機械的ひずみに高い抵抗を提供する相対的に高いヤング率(たとえば、≧３０ＧＰａ)を有し、ハイブリッド基板コア１０１の第二部分１０４は、第一部分１０２のヤング率より小さいヤング率を有し、“クッション”効果を提供して、組み立てられた半導体パッケージ１４０中、半導体パッケージ構造１３０と支持基板１５０間のＣＴＥ不適合により生じる応力を軽減する。

【0053】

図１０は、本発明の各種実施形態によるパッケージ基板１２０の製造方法２００を説明するフローチャートである。図１、および、図１０を参照すると、本発明の方法２００の工程２０１において、ハイブリッド基板コア１０１の第一表面１０５に隣接する第一部分１０２、および、ハイブリッド基板コア１０１の第二表面に隣接する第二部分１０４を有するハイブリッド基板コア１０１が形成される。ハイブリッド基板コア１０１の第一部分１０２は、１０ｐｐｍ／℃より小さい熱膨張率(ＣＴＥ)を有し、ハイブリッド基板コア１０１の第二部分１０４は、１０ｐｐｍ／℃～３０ｐｐｍ／℃間のＣＴＥを有する。

【0054】

図２、および、図１０を参照すると、本方法３００の工程２０３において、複数の導電ビア１０７が、ハイブリッド基板コア１０１の第一表面１０５と第二表面１０６間のハイブリッド基板コア１０１を通じて形成される。図３、図４、および、図１０を参照すると、本方法２００の工程２０５において、再分配層１１０は、ハイブリッド基板コア１０１の第一表面１０５、および、第二表面１０６上に形成される。

【0055】

全図面を参照し、且つ、本発明の各種実施形態によると、半導体パッケージ１４０の基板１２０は、第一表面１０５、および、第一表面１０５と反対の第二表面１０６を有する基板コア１０１を有し、基板コア１０１は、第一表面１０５に隣接する第一部分１０２、および、第二表面１０６に隣接する第二部分１０４を有し、第一部分１０２は、１０ｐｐｍ／℃より小さい熱膨張率(ＣＴＥ)を有し、第二部分１０４は、１０ｐｐｍ／℃～３０ｐｐｍ／℃のＣＴＥを有し、複数の導電ビア１０７は、基板コア１０１の第一表面１０５と第二表面１０６間、および、基板コア１０１の第一表面１０５上の第一再分配層１１０ａ、および、基板コア１０１の第二表面１０６上の第二再分配層１１０ｂに広がる。

【0056】

一実施形態において、基板コア１０１の第一部分１０２は、０．１ｐｐｍ／℃～１０ｐｐｍ／℃のＣＴＥを有する。

【0057】

別の実施形態において、基板コア１０１の第一部分１０２は、基板コア１０１の第二部分１０４のヤング率より高いヤング率を有する。

【0058】

別の実施形態において、基板コア１０１の第一部分１０２のヤング率は、３０ＧＰａ～５０ＧＰａであり、基板コア１０１の第二部分１０４のヤング率は、１０ＧＰａ～４０ＧＰａである。

【0059】

別の実施形態において、基板コア１０１の第一部分１０２は、第一積層強化樹脂シートを有し、基板コア１０１の第二部分１０４は、第二積層強化樹脂シートを有し、第一積層強化樹脂シート、および、第二積層強化樹脂シートは、一緒に接合されて、基板コア１０１を形成する。

【0060】

別の実施形態において、第一積層強化樹脂シート、および、第二積層強化樹脂シートは、それぞれ、０．２ｍｍ～０．６ｍｍ間の厚さを有する。

【0061】

別の実施形態において、基板コア１０１はさらに、第一部分１０２と第二部分１０４間に位置する第三部分１０３を有し、第三部分１０３は、第一部分１０２のＣＴＥより大きく、且つ、第二部分１０４のＣＴＥより小さいＣＴＥを有し、第三部分１０３は、１ＧＰａ～５０ＧＰａのヤング率を有する。

【0062】

別の実施形態において、第一部分１０２、第二部分１０４、および、第三部分１０３は、それぞれ、一緒に接合されて、基板コア１０１を形成する積層強化樹脂シートを有する。

【0063】

別の実施形態において、第一再分配層１１０ａ、および、第二再分配層１１０ｂは、それぞれ、絶縁マトリクス１０８中の導電相互接続構造１０９を有し、パッケージ基板１２０はさらに、各第一再分配層１１０ａ、および、第二再分配層１１０ｂ上の外部コーティング層１１１を有する。

【0064】

もう一つの実施形態は、一つ以上の半導体ＩＣダイ１３１を有する半導体パッケージ構造１３０、第一側１１４、第一側１１４と反対の第二側１１５、および、第一側１１４と第二側１１５間で延伸する電気相互接続構造１０９を有するパッケージ基板１２０を有する半導体パッケージ１４０を説明し、パッケージ基板１２０は、ハイブリッド基板コア１０１を有し、ハイブリッド基板コア１０１は、パッケージ基板１２０の第一側１１４に最も近い第一部分１０２、および、パッケージ基板１２０の第二側１１５に最も近い第二部分１０４を有し、半導体パッケージ構造１３０は、パッケージ基板１２０の第一側１１４、および、支持基板１５０に搭載され、パッケージ基板１２０の第二側１１５は、支持基板１５０に搭載され、パッケージ基板１２０のハイブリッド基板コア１０１の第一部分１０２は、半導体パッケージ構造１３０の半導体ＩＣダイ１３１の熱膨張率(ＣＴＥ)の５ｐｐｍ／℃以内であるＣＴＥを有し、パッケージ基板１２０のハイブリッド基板コア１０１の第二部分１０２は、支持基板１５０のＣＴＥの１０ｐｐｍ／℃以内であるＣＴＥを有する。

【0065】

一実施形態において、パッケージ基板１２０のハイブリッド基板コア１０１の第一部分１０２は、半導体パッケージ構造１３０の半導体ＩＣダイ１３１の熱膨張率(ＣＴＥ)の０．１ｐｐｍ／℃以内であるＣＴＥを有し、パッケージ基板１２０のハイブリッド基板コア１０１の第二部分１０２は、支持基板１５０のＣＴＥの３ｐｐｍ／℃以内であるＣＴＥを有する。

【0066】

別の実施形態において、支持基板１５０は、プリント回路基板(ＰＣＢ)を有し、且つ、パッケージ基板１２０の第二側１１５は、複数のはんだ接続部１５４により、ＰＣＢに搭載される。

【0067】

別の実施形態において、パッケージ基板１２０のハイブリッド基板コア１０１の第二部分１０４は、パッケージ基板１２０のハイブリッド基板コア１０１の第一部分１０２のヤング率より小さいヤング率を有する。

【0068】

別の実施形態において、半導体パッケージ構造１３０は、複数の半導体ＩＣダイ１３１を有し、且つ、パッケージ基板１２０のハイブリッド基板コア１０１の第一部分１０２は、各半導体パッケージ構造１３０の半導体ＩＣダイ１３１の熱膨張率(ＣＴＥ)の５ｐｐｍ／℃以内のＣＴＥを有する。

【0069】

別の実施形態において、半導体パッケージ構造１３０はさらに、インターポーザー１３３、インターポーザー１３３の上表面に搭載される複数の半導体ＩＣダイ１３１、および、インターポーザー１３３の下表面とパッケージ基板１２０の第一側１１４間で延伸する複数のはんだ接続部１３６により、パッケージ基板１２０の第一側１１４に搭載される半導体パッケージ構造１３０、を有する。

【0070】

別の実施形態において、パッケージ基板１２０のハイブリッド基板コア１０１は、第一部分１０２と第二部分１０４間に位置する第三部分１０３を有し、ハイブリッド基板コア１０１の第三部分１０３のＣＴＥは、ハイブリッド基板コア１０１の第一部分１０２のＣＴＥより大きく、且つ、ハイブリッド基板コア１０１の第二部分１０４のＣＴＥより小さい。

【0071】

別の実施形態で、ハイブリッド基板コア１０１の第一表面に隣接する第一部分１０２、および、ハイブリッド基板コア１０１の第二表面１０６に隣接する第二部分１０４を有するハイブリッド基板コア１０１を形成する工程を有するパッケージ基板の製造方法を説明し、ハイブリッド基板コア１０１の第一部分１０２は、１０ｐｐｍ／℃より小さい熱膨張率(ＣＴＥ)を有し、ハイブリッド基板コア１０１の第二部分１０４は、１０ｐｐｍ／℃～３０ｐｐｍ／℃であるＣＴＥを有し、ハイブリッド基板コア１０１の第一表面１０５と第二表面１０６間のハイブリッド基板コア１０１を通じて、複数の導電ビア１０７を形成し、第一再分配層１１０ａを、ハイブリッド基板コア１０１の第一表面１０５上に形成し、第二再分配層１１０ｂを、ハイブリッド基板コア１０１の第二表面１０６上に形成する。

【0072】

一実施形態において、ハイブリッド基板コア１０１の形成方法は、複数の積層強化樹脂シートを形成し、複数の積層強化樹脂シートを一緒に接合して、ハイブリッド基板コア１０１を形成する工程を有し、第一積層強化樹脂シートは、ハイブリッド基板コア１０１の第一部分１０２を形成し、第二積層強化樹脂シートは、ハイブリッド基板コア１０１の第二部分１０４を形成する。

【0073】

別の実施形態において、複数の積層強化樹脂シートの第三積層強化樹脂シートは、ハイブリッド基板コア１０１の第三部分１０３を形成し、ハイブリッド基板コア１０１の第三部分１０３のＣＴＥは、ハイブリッド基板コア１０１の第一部分１０２のＣＴＥより大きく、且つ、ハイブリッド基板コア１０１の第二部分１０４のＣＴＥより小さい。

【0074】

別の実施形態において、ハイブリッド基板コア１０１の第一部分１０２のヤング率は、３０ＧＰａ～５０ＧＰａであり、ハイブリッド基板コア１０１の第二部分１０４のヤング率は、１０ＧＰａ～４０ＧＰａであり、ハイブリッド基板コア１０１の第一部分１０２のヤング率は、ハイブリッド基板コア１０１の第二部分１０４のヤング率より大きい。

【0075】

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の思想を逸脱しない範囲内で各種の変形を加えることができる。

【符号の説明】

【0076】

１０１…ハイブリッド基板コア
１０２…第一部分(第一サブレイヤー)
１０３…第三部分(第三サブレイヤー)
１０４…第二部分(第二サブレイヤー)
１０５…第一表面(ハイブリッド基板コアの第一側)
１０６…第二表面(ハイブリッド基板コアの第二側)
１０７…複数の導電ビア
１０８…誘電材料マトリクス(誘電材料の第一層)
１０９…導電相互接続構造
１１０ａ…第一再分配層
１１０ｂ…第二再分配層
１１１…外部コーティング層
１１２…第一ボンディングパッド
１１３…第二ボンディングパッド
１１４…第一外表面(パッケージ基板の第一側)
１１５…第二外表面(パッケージ基板の第二側)
１１６…金属線
１１７…導電ビア
１２０…パッケージ基板
１３０…パッケージ構造
１３１…半導体ＩＣダイ
１３３…インターポーザー
１３４…相互接続構造
１３６、１５４…はんだ材料部分
１３７、１５３…ボンディングパッド
１３８…第一アンダーフィル材料部分
１３９…モールド部分
１４０…半導体パッケージ
１４１…第二アンダーフィル材料部分
１５０…支持基板
１５１…上表面
１５３…ボンディングパッド
１６０…第三アンダーフィル材料部分
Ｔ…厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】