(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024038080
(43)【公開日】2024-03-19
(54)【発明の名称】検査システム
(51)【国際特許分類】
H01L 27/144 20060101AFI20240312BHJP
H01L 27/146 20060101ALI20240312BHJP
H04N 25/70 20230101ALI20240312BHJP
【FI】
H01L27/144 K
H01L27/146 A
H04N25/70
【審査請求】有
【請求項の数】4
【出願形態】OL
(21)【出願番号】P 2023217799
(22)【出願日】2023-12-25
(62)【分割の表示】P 2022068775の分割
【原出願日】2013-04-08
(31)【優先権主張番号】61/622,295
(32)【優先日】2012-04-10
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】61/658,758
(32)【優先日】2012-06-12
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】13/792,166
(32)【優先日】2013-03-10
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500049141
【氏名又は名称】ケーエルエー コーポレイション
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人YKI国際特許事務所
(72)【発明者】
【氏名】チャーン ジェン-フア
(72)【発明者】
【氏名】イーサニ アリ アール
(72)【発明者】
【氏名】デルガド ギルダルド
(72)【発明者】
【氏名】ブラウン デービッド エル
(72)【発明者】
【氏名】チュワーン ユン-ホ アレックス
(72)【発明者】
【氏名】フィールデン ジョン
(57)【要約】
【課題】高エネルギーのフォトン又は荷電粒子を検出できる検査システムを提供する。
【解決手段】短波長光及び荷電粒子の画像センサは、半導体膜と、半導体膜の一表面上に形成された回路素子と、半導体膜の他の表面上の純粋ボロン層とを有する。この画像センサは、高フラックスでの複数年の連続使用を行っても、高効率及び良好な安定度を有する。画像センサは、CCD(電荷結合素子)又はCMOS(相補型金属酸化物半導体)技術を用いて製造し得る。画像センサは、二次元のエリアセンサ又は一次元のアレイセンサであり得る。画像センサは、電子衝撃型画像センサ内及び/又は検査システム内に含まれ得る。
【選択図】
図3G
【特許請求の範囲】
【請求項1】
サンプルを検査する検査システムであって、
照光源によって生成された光を前記サンプルに方向づけるように構成された少なくとも1つの照光リレーと、
前記サンプルからの光の出力を少なくとも1つのチャネル画像モードリレーに方向づけるように構成された画像リレー光学部品と、
前記チャネル画像モードリレーから前記光の出力を受光するように構成された画像センサと、
を備え、
前記画像センサがエピタキシャルシリコン膜上の二次元アレイ状に配置された画素を含む画像領域を含み、前記エピタキシャルシリコン膜が、該エピタキシャルシリコン膜の第1の表面に形成された読出し回路素子と、対向する第2の表面に設けられた純粋ボロン層とを含み、
前記読出し回路素子が、前記チャネル画像モードリレーによって前記画像領域に方向づけられた前記光の出力に対応する前記画素から電荷を読み出すように、前記システムが構成されている、
検査システム。
【請求項2】
前記少なくとも1つの照光リレーが、前記照光源によって生成された前記光の第1の部分を前記サンプルに方向づけるように構成された第1の照光リレーと、前記照光源によって生成された前記光の第2の部分を前記サンプルに方向づけるように構成された第2の照光リレーとを含み、
前記少なくとも1つのチャネル画像モードリレーが、前記サンプルから反射されたか、前記サンプルを透過したかのいずれかである前記光の前記第1の部分を検出するように構成された第1のチャネル画像モードリレーと、前記サンプルから反射されたか、前記サンプルを透過したかのいずれかである前記光の前記第2の部分を検出するように構成された第2のチャネル画像モードリレーとを含む、
請求項1に記載の検査システム。
【請求項3】
前記画像領域が、第1の領域に配置された前記画素のうちの第1の複数の画素と、第2の領域に配置された前記画素のうちの第2の複数の画素とを含み、
前記読出し回路素子の第1のグループが前記第1の複数の画素から電荷を読み出し、前記読出し回路素子の第2のグループが前記第2の複数の画素から電荷を読み出すように、前記画像センサが構成されている、
請求項1に記載の検査システム。
【請求項4】
前記画像センサの各画素がp型シリコン層とn型シリコン層とを含み、
前記回路素子が前記n型シリコン層上に形成され、前記純粋ボロン層がp型シリコン層上に設けられている、
請求項1に記載の検査システム。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願
本出願は、Chernらによる2012年4月10日に出願された「マスク及びウエハ検査におけるEUV及びVUV用純粋ボロン被覆を有する裏面照射CCD」(“BACK-ILLUMINATED CCD WITH PURE-BORON COATING FOR EUV AND VUV APPLICATION IN MASK AND WAFER INSPECTION”)と題する米国仮特許出願第61/622,295号、及び、Chuangらによる2012年6月12日に出願された「電子衝撃型CCD検出器を用いた電子衝撃型CCD及び検査システム」(“ELECTRON-BOMBARDED CCD AND INSPECTION SYSTEMS USING ELECTRON-BOMBARDED CCD DETECTORS”)と題する米国仮特許出願第61/658,758号に基づく優先権を主張し、これらは双方とも、参照により本書に組み込まれる。
【0002】
また、本出願は、Chuangらにより2011年12月12日に出願された「EBCCD検出器を用いた電子衝撃型電荷結合素子及び検査システム」(“ELECTRON-BOMBARDED CHARGE-COUPLED DEVICE AND INSPECTION SYSTEMS USING EBCCD DETECTORS”)と題する米国仮特許出願第61/569,611号に基づく優先権を主張するChuangらにより2012年12月10日に出願された「EBCCD検出器を用いた電子衝撃型電荷結合素子及び検査システム」(“ELECTRON-BOMBARDED CHARGE-COUPLED DEVICE AND INSPECTION SYSTEMS USING EBCCD DETECTORS”)と題する米国特許出願第13/710,315号に関する。また、本出願は、Brownらにより2012年12月10日に出願された「パルス照射を用いた動画の高速取得方法及び装置」(“METHOD AND APPARATUS FOR HIGH SPEED ACQUISITION OF MOVING IMAGES USING PULSED ILLUMINATION”)と題する米国仮特許出願第61/735,427号に関する。これら全ての出願は、参照により本書に組み込まれる。
【0003】
本出願は、深紫外(DUV)、真空紫外(VUV)及び極紫外(EUV)波長の放射を感知するのに適する画像センサ及びこのような画像センサを作製する方法に関する。センサのいくつかの実施形態は、電子及び他の荷電粒子を感知するのに適している。これらセンサの全ては、フォトマスク、レチクル又はウエハ検査システムにおける使用に適している。
【背景技術】
【0004】
集積回路、フォトマスク、レチクル、太陽電池、電荷結合デバイス等の従来に無いより小さい構造を解像するとともに、それらの構造サイズと同程度か又はより小さいサイズを有する欠陥を検出するため、集積回路産業は、ますます高い解像度を有する検査ツールを必要とする。
【0005】
短波長、例えば、約250nmより短い波長で動作する検査システムは、このような分解能を多くの場合、提供することができる。その他の場合、電子又は他の荷電粒子、例えば、ヘリウム(He)核(すなわち、α粒子)等が使用され得る。具体的には、フォトマスク又はレチクル検査に対して、リソグラフィで用いられる波長と同一又はこれに近い波長、すなわち、現世代リソグラフィの193.4nmに近い波長及び将来のEUVリソグラフィの13.5nmに近い波長を用いて検査を行うことが望ましく、それは、パターンによって生じる検査光の位相シフトがリソグラフィの間に生じる位相シフトと同一又は非常に近いからである。半導体のパターニングされたウエハを検査するために、近紫外、DUV及び/又はVUVの範囲の波長を含む波長範囲等の比較的広い波長範囲に亘って動作する検査システムは有利であり得るが、それは、広い波長範囲が、個々の波長で反射率に大きな変化を生じさせ得る層の厚さ又はパターン寸法の小さな変化に対する敏感性を減少させ得るからである。
【0006】
フォトマスク、レチクル及び半導体ウエハ上の小さな欠陥又は粒子を検出するため、高い信号対雑音比が必要とされる。検出されるフォトン数の統計的変動(ポアソンノイズ)が、信号対雑音比の基本的な限界であることから、高速での検査の場合に高い信号対雑音比を確実にするためには、高いフォトン又は粒子フラックス密度が必要である。多くの場合、画素当たり約100,000以上のフォトンが必要である。検査システムは、通常、ほんの短い停止だけで1日当たり24時間使用されるので、検出器は、ほんの数ヵ月の稼働の後でも、大量の放射に曝される。
【0007】
250nmの真空波長のフォトンは、約5eVのエネルギーを有する。二酸化シリコンのバンドギャップは、約10eVである。このような波長のフォトンは、二酸化シリコンにより吸収されないように思われるが、シリコン表面で成長した二酸化シリコンは、二酸化シリコン構造がシリコン結晶の構造と完全に整合できないので、シリコンとの界面に必ずある程度のダングリングボンドを有する。更に、二酸化シリコンはアモルファスであるので、ダングリングボンドがおそらく材料内にも存在する。実際、深紫外波長、特に約250nmより短い波長を有するフォトンを吸収し得る無視できない密度の欠陥及び不純物が、酸化物内のみならず下地の半導体との界面にも存在するだろう。更に、高い放射フラックス密度の下では、2つの高エネルギーのフォトンが非常に短い時間間隔(ナノ秒又はピコ秒)内に同じ位置の近くに到達する場合があり、これが、高速で連続する2つの吸収事象又は2フォトン吸収により、二酸化シリコンの伝導帯に励起した電子を生じさせ得る。EUVフォトンは非常に高いエネルギー(波長13.5nmは、92eVに近いフォトンエネルギーに対応する)を有しており、シリコン-酸素結合を切断するのみならず、酸化物中の欠陥及び汚染物質と強く相互作用することができる。電子及び荷電粒子検出器は、通常、数百eV又はそれ以上のエネルギーを有する電子又は荷電粒子を検出しなければならない。10eVより大きいエネルギーは、シリコン-酸素結合を容易に切断することができる。
【0008】
上記のように、高エネルギーのフォトン及び粒子は、二酸化ケイ素層中で結合を切断し、原子をイオン化し得る。二酸化シリコンは良い絶縁体であるため、二酸化シリコン中に生成する自由電子は、再結合までにミリ秒又はより長い寿命を有し得る。これらの電子の一部は、半導体材料に移動し得る。これらの電子は、二酸化シリコン内及び二酸化シリコンと半導体との間に電界を発生させる。これらの電界は、フォトンの吸収によって半導体中に生成された電子を半導体の表面に移動させて、再結合させ、それにより、信号の喪失と検出器の量子効率の低下を招来させる。新しい自由電荷が、それらが再結合するのと同じ速度又はそれ以上の速度で生成するため、装置のほぼ連続的な使用は、検出器の回復のための時間がほとんど無いか又はゼロになり得ることを意味する。
【0009】
高エネルギーの粒子及びフォトンは、二酸化シリコンに不可逆変化を生じさせ得る。このような変化は、二酸化シリコン中での原子の結合の再構成又は小原子の移動を含み得る。通常、室温近くから約50°Cまでの範囲である検出器の通常の動作温度では、これらの変化は回復しないだろう。特に、EUV検出器として用いられる従来のシリコンフォトダイオードは、使用により効率が劣化することが知られている。
【0010】
半導体検出器の表面上の二酸化シリコン層は、低エネルギー(約2kV未満の)電子のためのこれら検出器の効率を大きく低下させる。一部の低エネルギー電子は、二酸化シリコンによって吸収され、それにより、二酸化シリコンを荷電させ、以降に到着する電子を偏向させる。露出したシリコン表面上に常に自然酸化物が生成するので、シリコン検出器は、その表面上にいくらかの酸化物を必然的に有する。半導体の表面上での(酸化物の代わりの)代替的な誘電材料の成長又は堆積は、二酸化シリコンと半導体の界面における、ずっとより高い密度の欠陥状態を生じさせる。これらの欠陥は、特に半導体の表面の近くで吸収されるフォトン又は荷電粒子に対して、検出器の量子効率を低下させる。
【0011】
EUVセンサの劣化の更なる原因は、EUVシステムでは、画像センサ及び光学要素の表面を含むEUV放射に曝露されるあらゆる表面上に、カーボンの薄層が経時的に堆積することである。このカーボン層は、厚くなるにつれて、EUV放射を吸収し、センサの感度を低下させ、光経路内の光学要素の反射率を低下させる。EUVシステムでは、EUVに曝される全ての表面は、カーボンを除去するために定期的にクリーニングされる。このクリーニングは、通常、活性化水素(原子状水素及び水素ラジカルの混合物)を用いて行われ、これは、カーボンの除去に非常に有効である。しかし、水素ラジカルは、シリコン検出器の表面上の酸化物に影響し、それらセンサの性能の劣化も引き起こし得る。
【0012】
EUV及び/又は電子を検出するのに適するダイオード検出器は、当該技術分野で知られている。例示的なダイオード検出器は、2012年3月20日にNihtianovに発行された米国特許第8,138,485号、2009年9月8日にNihtianovに発行された米国特許第7,586,108号、2012年10月25日に公開された米国特許出願公開第2012/0268722号(Nihtianovにより出願)及び2011年7月14日に公開された米国特許出願公開第2011/0169116号(Nanverにより出願)に記載されている。これらのダイオード検出器は、シリコン表面の直上にボロンの薄い(1nm~20nm)層を含む。米国特許出願公開第2011/0169116号は更に、このような検出器の表面上の金属導体の目の粗いメッシュを記載する。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第8,138,485号
【特許文献2】米国特許第7,586,108号
【特許文献3】米国特許出願公開第2012/0268722号
【特許文献4】米国特許出願公開第2011/0169116号
【発明の概要】
【発明が解決しようとする課題】
【0014】
これらの先行技術の検出器は、上部(光又は電子入射)表面上に形成された接点を有する。照光面上に接点及び導体を有することの欠点は、高い検出器効率を維持しつつ、多数(数千又は数100万)の検出素子(画素)を有する検出器を形成することが不可能であることである。各検出器素子は、複数の制御信号を必要とし、これらは、通常、他の検出器素子と共有される。100,000電子以上のフルウェルキャパシティーでは、検出器素子の寸法は、通常約10μm~20μmの範囲であり得る。表面の領域の相当な割合を被覆することなく、これらの制御信号を互いに接続し、かつ、回路を駆動する、何百又は何千もの相互接続を作製することは、不可能である。DUV、VUV及びEUVフォトン並びに低エネルギー粒子は、金属及びポリシリコン等の導体の層を貫通しないので、これらの導体によって被覆される領域は、感度が低く、又は感度がゼロである。
【0015】
従って、上記の不利を克服しつつ、高エネルギーのフォトン又は荷電粒子を検出できる画像センサに対する必要性が生じる。
【課題を解決するための手段】
【0016】
高い量子効率を有するDUV、VUV及び/又はEUV放射及び/又は荷電粒子を撮像するための画像センサを製造する方法が記載される。これらの方法に従って製造された画像センサは、高フラックスのDUV、VUV、EUV及び/又は荷電粒子の下で長寿命動作が可能である。これらの方法は、半導体(好ましくは、シリコン)ウエハ上の層内に、光感知能動及び/又は受動回路素子を形成する処理ステップを含む。
【0017】
画像センサを製造する例示的な方法は、基板上にエピタキシャル層を形成するステップと、エピタキシャル層上にゲート層を形成するステップであって、ゲート層は、二酸化シリコン及び窒化シリコン等の誘電材料の1つ以上の層を備える、該ステップと、ポリシリコン及び誘電材料を有するが金属膜又は金属相互接続は備えないゲート層上に、回路素子を形成するステップと、薄化された基板(ここでは膜ともいう)を作り出し、エピタキシャル層の少なくとも部分を露出させるように基板を薄化するステップと、エピタキシャル層の露出部分上に純粋ボロン層を直接形成するステップと、を有する。本書の用法では、「回路素子」の用語は、電荷結合デバイス及びフォトダイオード等の感光デバイス、及び、トランジスタ、ダイオード、抵抗器及びコンデンサ等の他の半導体装置、及び、これらの間の相互接続部(しばしば相互接続と呼ばれる)を称する。この第1の例示的な実施形態では、ボロン堆積の前に形成される回路素子は、いかなる金属相互接続も含まない。これらの回路素子は、これらに限定されないが、フォトリソグラフィ、堆積、エッチング、イオンインプラント(イオン注入法)及びアニールを含む標準的な半導体製造工程を用いて形成される。サンプル(例えば、ウエハ)の薄化は、化学エッチング及び/又は研磨を用いて実施され得る。とりわけ、この薄化により、裏側表面に入射する光に対する画像センサの感度が増加され得る。反射防止被覆又は導電被覆が、ボロン層上に形成され得る。この反射防止又は導電被覆は、画像センサへの所望の波長の伝送を増加させ、及び/又は、画像センサを保護し得る。一実施形態では、基板の薄化の後で、ボロン層の形成の前に、エピタキシャル層の少なくとも1つの露出部分がドーピングされ得る。ボロン層が裏側表面上に堆積された後に、金属相互接続の形成を含め、前側表面上の回路が完成され得る。
【0018】
画像センサを製造する他の方法は、基板上にエピタキシャル層を形成するステップと、その後、エピタキシャル層上に回路素子を形成するステップとを含む。このステップは、金属相互接続の形成を含み得る。ハンドリングウエハ又は保護層のどちらかが、回路素子上に形成され得る。その後、エピタキシャル層の少なくとも一部を露出させるように基板が薄化される。上記のように、この薄化は、裏側表面に入射する光に対する画像センサの感度を増加させ得る。純粋ボロン層は、薄化プロセスで露出されたエピタキシャル層の表面上に形成される。反射防止被覆又は導電被覆は、ボロン層上に形成され得る。この反射防止又は導電被覆は、画像センサへの所望の波長の伝送を増加させ、及び/又は、画像センサを保護し得る。
【0019】
DUV、VUV及び/又はEUV放射及び/又は荷電粒子のための高い量子効率及び長寿命動作を有する画像センサが記述される。これらの画像センサは、裏側から薄化されるため、これらは、画像センサの裏側に入射する放射又は荷電粒子に非常に敏感である(ここで、画像センサは、裏面照光される)。エピタキシャル層の裏側表面上に直接堆積されるのは、高純度アモルファスボロンの薄い(例えば約2nmと約20nmとの間の厚さ)層である。いくつかの実施形態では、材料の追加の層がボロン上に被覆され得る。画像センサへの所望の波長の伝送を増加させ、及び/又は、画像センサを保護するために、各層の厚み及び材料が選択され得る。
【0020】
本書に記載される画像センサは、CCD(電荷結合デバイス)又はCMOS(相補型金属酸化物半導体)技術を用いて製造され得る。画像センサは、二次元のエリアセンサ又は一次元のアレイセンサであり得る。
【0021】
電子衝撃型画像センサが、本書に記載される。電子衝撃型画像センサは、フォトン又は荷電粒子を吸収したときに電子を放出する光電陰極を含む。放出された電子は、CCD画像センサ又はCMOS画像センサ等の固体画像センサの方へと加速される。画像センサは、上記のように、薄化された基板上に直接堆積された純粋ボロン層を含み、従って、これに衝突するほとんど全ての電子がデバイスを貫通することが確実になる。この高レベルの貫通により、電子衝撃型画像センサは、低い加速電圧(例えば、2kV未満又は1kV未満等の加速電圧)を用いることが可能になり、それによって、より良好な画像分解能及びより長いセンサ寿命を実現する。
【0022】
サンプルを検査するためのシステムもまた記載される。このシステムは、サンプルを照光するための光源及び2つの照光リレーを含む。画像リレー光学部品は、サンプルの光の出力、すなわち、反射及び/又は伝送を、光の出力が第1のチャネルの照光リレーに対応するときは第1のチャネルの画像モードリレーへ、光の出力が第2のチャネルの照光リレーに対応するときは第2のチャネルの画像モードリレーに導くように構成される。センサは、第1のチャネルの画像モードリレー及び第2のチャネルの画像モードリレーのリレー出力を受けるように構成される。センサは、半導体膜を含み、ここで、回路素子は、この膜の一表面上に形成され、この膜の反対表面上にはボロン層が堆積される。この構成では、センサは、同じサンプルの2つの画像を同時に検出することができる。
【0023】
例示的な検査システムもまた記載される。この検査システムは、光源、光学部品及び検出器を含む。光学部品は、光源からサンプル上へ放射を導き、フォーカスするように構成される。検出器は、サンプルからの反射又は散乱された光を受けるように構成され、ここで、光学部品は、検出器上に反射又は散乱された光を集光し、導き、及び、フォーカスするように更に構成される。検出器は、1つ以上の画像センサを含み得る。少なくとも、1つの画像センサは、半導体膜を含み、ここで、半導体膜は、半導体膜の一表面上に形成された回路素子を含み、ボロン層は、半導体膜の反対表面上に堆積される。
【図面の簡単な説明】
【0024】
【
図2】画像センサを製造する代替的な例示的な技術120を示す。
【
図3A】
図1に関して記述される方法に従ったウエハの例示的な断面を示す。
【
図3B】
図1に関して記述される方法に従ったウエハの例示的な断面を示す。
【
図3C】
図1に関して記述される方法に従ったウエハの例示的な断面を示す。
【
図3D】
図1に関して記述される方法に従ったウエハの例示的な断面を示す。
【
図3E】
図1に関して記述される方法に従ったウエハの例示的な断面を示す。
【
図3F】
図1に関して記述される方法に従ったウエハの例示的な断面を示す。
【
図3G】
図1に関して記述される方法に従ったウエハの例示的な断面を示す。
【
図4A】
図2を参照して記述される方法に従ったウエハの例示的な断面を示す。
【
図4B】
図2を参照して記述される方法に従ったウエハの例示的な断面を示す。
【
図4C】
図2を参照して記述される方法に従ったウエハの例示的な断面を示す。
【
図4D】
図2を参照して記述される方法に従ったウエハの例示的な断面を示す。
【
図4E】
図2を参照して記述される方法に従ったウエハの例示的な断面を示す。
【
図4F】
図2を参照して記述される方法に従ったウエハの例示的な断面を示す。
【
図4G】
図2を参照して記述される方法に従ったウエハの例示的な断面を示す。
【
図5】例示的な電子衝撃型画像センサシステムを示す。
【
図6】本書に記述されるCCDを組み込んだ任意の画像センサのクロック信号に対する例示的な駆動電圧を示す。
【
図7A】2組の読出し回路を含む例示的なスプリット読出し画像センサを示す。
【
図7B】それぞれが複数のゲートを有するゲート電極の組を駆動する複数のCCDドライバを示す。
【
図8】1つのセンサ上で画像又は信号の2つのチャネルを同時に検出することが可能な、レチクル、フォトマスク又はウエハ検査システムを示す。
【
図9】画像センサ、シリコンインターポーザ及び他の電子機器を組み込んだ例示的な検出器アセンブリを示す。
【
図10】複数の時間遅延積分(TDI)センサモジュールを含む例示的なセンサモジュールアレイを示す。
【
図11】ウエハ、レチクル又はフォトマスク等のサンプルを計測するように構成される例示的な検査システムを示す。
【発明を実施するための形態】
【0025】
図1は、画像センサを製造するための例示的な技術100を示す。ステップ101では、リソグラフィ、堆積、イオンインプラント、アニール及びエッチング等の標準的な半導体処理ステップを用いて、回路素子が形成され得る。また、ステップ101の間に、CCD及び/又はCMOSセンサ素子及びデバイスも形成され得る。これらの回路素子は、ウエハの前表面上のエピタキシャル層中に形成され、従って、前側回路素子とも呼ばれる。好適な実施形態では、エピタキシャル(エピ)層は、厚さ約20μm~40μmである。好適な実施形態では、エピ層及び基板の双方は、p型ドーパント(例えば、ボロン)でドーピングされるが、しかし、バルクウエハ(以下及び図において、p
+ドーピングと称する)よりも、エピ層は非常に低いドーパント濃度(以下及び図において、p
-ドーピングと称する)を有している。典型的には、エピタキシャル層の抵抗率は、約10~100Ωcmであり、基板の抵抗率は、約0.01Ωcm未満である。ポリシリコン相互接続がステップ101で形成され得るが、金属が後続の高温処理ステップで損傷を受けるので、金属相互接続は、一般に、形成されない。
【0026】
ステップ103では、アクティブセンサエリア又はウエハ全体さえもが、裏側から薄化され得る。この薄化は、エピ層を露出するため、研磨及びエッチングの組み合わせを典型的には含む。一実施形態では、ウエハが約200μm~300μmの厚みになるまで、ウエハは裏側から研磨される。次いで、前表面及びアクティブセンサエリアの周りのフレームエリアは、フォトレジスト又は他の適切な材料等の材料で保護される。このとき、アクティブセンサエリア上のバルクウエハをエッチング除去するために化学エッチャントが使用され、それによって、アクティブセンサエリアを露出させる。バルクウエハがエピ層より非常により高いドーパント濃度及び欠陥密度を有しているため、バルク半導体材料のエッチング速度はエピ層のそれより非常により高い。エッチングプロセスは、エピ層に達したときに減速し、それによって、均一な厚みの膜エリアを生じさせる。他の実施形態では、画像センサウエハは、クォーツ、シリコン、サファイヤ又は他の材料で作製され得るハンドリングウエハに結合される。その後、エピ層のみが残るまでウエハの全体を研磨するように、研磨プロセスが使用される。
【0027】
ステップ105では、ステップ107~111の間、前側回路素子を保護するために、保護層が前側表面上に堆積され得る。特に、ボロンがシリコン上に優先して堆積する傾向があるため、前側表面上の任意の露出したシリコン又はポリシリコンは、保護される必要がある。いくつかの実施形態では、裏側薄化プロセス(ステップ103)の間に、保護層が追加の保護を前側表面に提供し得るように、ステップ105は、ステップ103の前に実行され得る。いくつかの実施形態では、保護層は、例えば、プラズマ強化CVD堆積を用いて堆積される窒化ケイ素層を有し得る。
【0028】
ステップ107では、裏側表面はクリーニングされ、ボロン堆積のための準備がされ得る。このクリーニングの間、自然酸化物及び有機化合物類及び金属を含む任意の汚染物質は、裏側表面から除去されるべきである。1つの好適な実施形態では、希釈HF溶液又はRCAクリーニングプロセス(これは、有機汚染物質、薄い酸化物層及びイオン汚染物質の除去を含むウエハクリーニングステップの周知のセットである)を用いて、クリーニングが実行され得る。クリーニングの後及び準備の間、ウエハは、好ましくは、マランゴニ乾燥技術(表面張力ベースの乾燥技術)又は類似した技術を用いて乾燥し、表面を乾燥させ、ウォータマークが無い状態にする。好適な実施形態では、ウエハは、自然酸化物の再成長を最小にするため、ステップ107~109の間、(例えば、乾燥した窒素を用いて)制御された雰囲気中で保護される。
【0029】
ステップ109では、ウエハは、希釈水素ガス又は低圧水素ガス等の還元環境内で、数分間、高温に保持され得る。好適な実施形態では、ウエハは、約800℃の温度で約4分間、保持され得る。この高温は、ステップ107の後で再成長したかもしれない任意の自然酸化物層を除去することができる。
【0030】
ステップ111では、純粋ボロンのアモルファス層は、裏側表面上に堆積される。1つの好適な実施形態では、約700~800の℃の温度でジボラン及び水素ガスの混合ガスを用いてこの堆積を実行することにより、高純度アモルファスボロン層を形成することができる。ボロン層の厚みは、センサに対して意図された用途に依存する。典型的には、ボロン層の厚さは、約2nmと20nmの間である。最小厚さは、ピンホールの無い均一な膜の必要性により一般に制限される。最大厚みは、ボロンによるフォトン又は所望の荷電粒子の吸収に一般に依存する。ステップ109及び111は、同じプロセス機器内で、好ましくは、同じプロセスチャンバ内で実行することができ、それにより、ステップ109及び111は、ステップ間で、表面汚染又は酸化物成長の可能性無しで、立て続けに、確実に実行され得ることに留意されたい。ボロン堆積に関する更なる詳細は、Sarubbiらの「制御されたナノメートル深さのp+-n接合形成のための、シリコン上へのa-ボロン層の化学気相成長法」(“Chemical vapor deposition of a- boron layers on silicon for controlled nanometer-deep p+-n junction formation”)、J. Electron. Material, vol. 39, pp. 162-173,2010に見出すことができる。
【0031】
ボロン層中の純度及びピンホールの欠如は、本書に開示される画像センサの感度及び寿命に重要である。任意の自然酸化被膜がボロンの堆積の前にエピ層表面から除去されない場合、その自然酸化物は、DUV、VUV及びEUVフォトンによる、及び、荷電粒子による影響を受け、使用によるセンサ性能の劣化を引き起こす。たとえ全ての自然酸化物がボロン堆積の前に除去されたとしても、ピンホールがボロン層中に存在するならば、処理の後、酸素がそれらのピンホールを通してエピ層に達することができ、その層の表面を酸化させ得る。
【0032】
いくつかの実施形態では、ステップ111の間、又は、その直後に、他の層もまたボロン層上に堆積され得る。これらの他の層は、二酸化シリコン、窒化シリコン、フッ化マグネシウム及びフッ化リチウム等の1つ以上の材料を有する反射防止被覆を含み得る。これらの他の層は、耐熱金属の薄い(数nmの)層を有する保護層もまた含み得る。たとえ反射防止被覆がDUV、VUV又はEUV放射によって影響を受け得るとしても、反射防止被覆とエピ層との間のボロン層の存在は、反射防止被覆中のトラップ及び電荷からエピ層を保護し、画像センサの感度が大きく劣化しないことを確実にする。
【0033】
ステップ113では、前表面上での相互接続の製造の準備のために、前側保護層が除去又はパターニングされ得る。いくつかの実施形態では、ボロン層が希釈HFに比較的耐性であるため、この除去/パターニングは、希釈HF中での前側表面のエッチングを含み得る。
【0034】
ステップ115では、前表面上の相互接続がパターニング及び製造され得る。これらの相互接続は、Al、Cu又は他の金属により形成され得る。相互接続製造が完了した後、これらの相互接続を保護するために、不活性化層が前側表面上に堆積され得る。
【0035】
ステップ117では、完成された回路素子がパッケージングされ得る。パッケージは、基板へのチップのフリップチップボンディング又はワイヤーボンディングを含み得る。パッケージは、所望の波長を伝送するウィンドウを含み得るか、又は、真空シールへの界面のためのフランジ又はシールを有し得る。電子衝撃型画像センサの実施形態では、パッケージは、光電陰極等の他の要素のみならず、シールされた空にされたチューブを含み得る。
【0036】
図2は、画像センサを製造する代替的な例示的な技術200を示す。この実施形態では、回路素子は、リソグラフィ、堆積、イオンインプラント、アニール及びエッチングを含む標準的な半導体処理ステップを用いて、ステップ201で形成され得る。一実施形態では、CCD及び/又はCMOSセンサ素子及びデバイスは、ステップ201で形成され得る。これらの回路素子は、ウエハの前側表面上のエピ層中に形成される。好適な実施形態では、エピ層は、約20μm~40μmの厚さである。エピ層は、低いドーパント濃度(p
-)を有する。一実施形態では、金属相互接続等の相互接続もステップ201で形成され得る。
【0037】
ステップ203では、ウエハの前側表面が保護され得る。この保護は、ステップ201の間に形成される回路素子の上部への1つ以上の保護層の堆積を含み得る。この保護は、追加で、又は、代わりに、ウエハを、シリコンウエハ、クォーツウエハ又は他の材料からなるウエハ等のハンドリングウエハに取り付けることを含み得る。
【0038】
ステップ205は、エピタキシャル層を、少なくとも、アクティブセンサエリア内で露出するように、裏側からウエハを薄化することを含む。このステップは、研磨、エッチング又はその両方を含み得る。いくつかの実施形態では、全ウエハが裏側薄化される。他の実施形態では、アクティブセンサエリアのみが、エピタキシャル層に達するまで薄化される。
【0039】
ステップ207は、ボロン堆積の前に、裏側表面をクリーニングし、及び、準備することを含む。このクリーニングの間、自然酸化物及び有機化合物及び金属を含む任意の汚染物質が、裏側表面から除去されるべきである。一実施形態では、このクリーニングは、希釈したHF溶液を用い、又は、RCAクリーニングプロセスを用いて実行され得る。クリーニングの後、及び、準備の間、ウエハは、表面が乾燥し、ウォータマークが無い状態になるように、好ましくは、マランゴニ乾燥技術又は類似の技術を用いて乾燥され得る。
【0040】
ステップ209では、ウエハを保護環境中で堆積機器へ移送することができ、それによって、ステップ211の間のウエハの保護を可能にする。一実施形態では、例えば、保護環境は、自然酸化物の再成長を最小化する乾燥した窒素雰囲気である。ステップ209を実行するために費やされる時間は、最小値に保たれるべきであり、好ましくは、約5分未満である。
【0041】
ステップ211では、ボロンは、ウエハの裏側表面上に堆積される。1つの好適な実施形態では、この堆積は、約400~450℃の温度でジボラン及び水素ガスの混合物を用いて行うことができ、これにより高純度アモルファスボロン層を形成する。堆積されたボロン層の厚みは、センサのために意図された用途に依存する。典型的には、ボロン層の厚さは、約2nmと10nmとの間である。最小厚みは、ピンホールの無い均一な膜の必要性により設定され、一方、最大厚みは、ボロンによるフォトン又は所望の荷電粒子の吸収と、金属相互接続が前側上にある場合には、ウエハが高温に保持され得る最長の時間とに依存する。
【0042】
いくつかの実施形態では、ステップ211で、ボロン層上に他の層が堆積され得る。これらの他の層は、二酸化シリコン、窒化シリコン、フッ化マグネシウム及びフッ化リチウム等の1つ以上の材料を有する反射防止被覆を含み得る。これらの他の層は、耐熱金属の薄層を有する保護層も含み得る。いくつかの実施形態では、この耐熱金属層の厚さは、約1nmと約10nmの間であり得る。
【0043】
一実施形態では、保護前側層は、ステップ213で除去され得る。他の実施形態では、ステップ213で、ホール又はビアを保護前側層中に穿孔することが可能であり、又は、デバイスの端部の周りのシリコン貫通ビアを露出させることが可能であり、それによって、回路構造への接続が可能になる。
【0044】
ステップ215では、得られた構造は、適切なパッケージでパッキングされ得る。パッキングのステップは、基板へのデバイスのフリップチップボンディング又はワイヤーボンディングを有し得る。パッケージは、所望の波長を伝送するウィンドウを含み得るか、又は、真空シールとの界面のためのフランジ又はシールを有し得る。電子衝撃型画像センサの実施形態では、パッケージは、光電陰極等の他のコンポーネントを含み得るとともに、シールされた空にされたチューブを有し得る。
【0045】
図3A~3Fは、方法100(
図1)に従うウエハの例示的な断面を示す。
図3Aは、基板301の前側に形成されるエピタキシャル(エピ)層302を示す。一実施形態では、基板301は、p
+(すなわち、高度にpドープされた)基板であり、エピ層302はp
-エピ層(すなわち、低濃度のpドーパントを有する層)である。
図3Bは、エピ層302上に形成されるゲート酸化物層303と、ゲート酸化物層303上に形成される窒化シリコン(Si
3N
4)ゲート層304と、ゲート層304上に形成される前側回路素子305(ステップ101)とを示す。画像センサ技術のタイプに応じて、ゲート誘電体は、1つ、2つ、又は、3つの層を有し得ることに留意されたい。前側回路素子の形成は、エピ層の前側の部分のインプラント又はドーピングを含み、また、ゲート層のパターニングを含み得る。
図3Cは、薄化された基板301Aを形成するように、その裏側表面において、少なくとも、特定のエリアにおいて薄化された基板301(ステップ103)と、前側回路素子305上に形成される保護層305A(ステップ105)とを示す。
図3Dは、薄化された基板301Aにより露出されるエピ層302の部分に形成され得る任意的なドープ層302Aを示す。このドーピングは、イオンインプラント及びその後の熱活性化により、プラズマドーピングにより、プラズマ補助ドーピング又は類似の技術により形成され得る。一実施形態では、このドーピングは、裏側表面準備の一部としてステップ107間に、及び、ステップ109の高温表面処理の前に実行可能である。
図3Eは、薄化された基板301A及び露出したエピ層302上に形成される純粋ボロン層306を示す(ステップ111)。ボロンの一部がエピ層に数nm拡散するため、いくつかの実施形態は、別個にドープ層303Aを含む必要が無い。
図3Fは、保護層305Aが除去され又は開けられた(ステップ113)後、前側金属(すなわち、相互接続)307が前側回路素子305上に形成され得ることを示す。
図3Gは、キャップ層308がボロン層306上に形成可能である1つの任意的な実施形態を示す。キャップ層308は、ステップ111(ボロン層の堆積)の後で、ステップ117(パッケージング)の前のいつにでも形成可能である。
【0046】
図4A~4Gは、方法120(
図1B)に従う例示的なウエハの断面を示す。
図4Aは、基板401の前側に形成されるエピタキシャル(エピ)層402を示す。一実施形態では、基板401はp
+基板であり、エピ層402はp
-エピ層である。一実施形態では、基板は、基板401とエピ層402との間に埋込み酸化物層402Aを有するSOI(シリコン・オン・インシュレータ)ウエハである。SOIウエハは、Soitec社(フランス国ベルナン)及び他の供給元から商業的に入手可能である。他の実施形態では、エピ層は、埋込み酸化物層402Aを全く有さない基板401上に直接成長される。
図4Bは、エピ層上に形成され得る相互接続を含む様々な回路素子403(ステップ121)を示す。(エピ層が示されているが、図面を過度に複雑化しないようにラベリングされていないことに留意されたい。)エピ層に至る裏側薄化の前に、相互接続がウエハ上に形成されるため、これらの相互接続は、通常のサブミクロンCMOS加工技術を用いて形成可能であり、複数層の高密度金属相互接続を含み得る。いくつかの実施形態では、回路素子403への接続を可能にするため、複数のシリコン貫通ビア(TSV)403Aが、画像センサアレイの1つ以上の端部の周りに形成される。
図4Cは、回路素子403の上部に取り付けられたハンドリングウエハ404を示す(ステップ123)。シリコン貫通ビアが示されるが、図面を過度に複雑化しないようにラベリングされていないことに留意されたい。他の実施形態では、ハンドリングウエハ404の代わりに、保護層が使用され得る。
図4Dは、基板401がエピ層402まで裏側薄化された後のウエハを示す。一実施形態では、この裏側薄化は、埋込み酸化物層402Aを露出させる。
図4Eは、裏側表面のクリーニング及び準備(ステップ127)の後のウエハを示し、これにより、TSV403Aを保護する一方で、画像センサアレイエリアのエピ層を露出するようにパターニングされたエッチングされた酸化物402Bが形成され得る。
図4Fは、エピ層402の裏側表面上に形成された後の純粋ボロン層406を示す(ステップ131)。いくつかの実施形態では、反射防止被覆又は金属被覆又はキャップ層(不図示)が、純粋ボロン層の上部に堆積され得る。
図4Gは、TSV403Aへの電気的接続を可能にするように、エッチングされた酸化物402Bが除去されて、金属パッド407で置き換えられた後のウエハを示す(ステップ131)。
【0047】
図5は、例示的な電子衝撃型画像センサシステム501を示す。この実施形態では、アセンブリの全体が、(例えば、標準的な画像増倍管及び電子衝撃型CCD(EBCCD)デバイスの封止管と実質的に同様の)封止管505内に収容され得る。管505の上部表面507は、所望の波長で透明のウィンドウを含み得る。UV感知性の電子衝撃型画像センサについては、このウィンドウは、好ましくは、高純度グレードのクォーツ、溶融シリカ又はアルミナ(サファイヤ)を有する。ある好適な実施形態では、ウィンドウの外面は、UV反射防止被覆で被覆される。そのような被覆は、MgF
2等の低指数材料の単層を有し得るか、又は、多層被覆を有し得る。
【0048】
ウィンドウの内面を被覆し、又は、その内面のすぐ隣りに配置されるものは、光電陰極504である。光電陰極材料は、光電子増倍管、画像増倍管又は先行技術のEBCCD検出器での使用に当該技術分野で知られる任意の光電陰極材料と実質的に類似し得る。好適な実施形態では、光電陰極は、セシウム等の1つ以上のアルカリ金属を有し得るか、及び/又は、GaN,GaAs又はシリコン等の半導体を有し得る。光電陰極504は、封止管505の底面の近くに配置される固体画像センサ502に対して、負電圧503に保持され得る。いくつかの実施形態では、負電圧503は、約500Vであることができ、他の実施形態では、数百ボルト又は約1000Vであり得る。好適な実施形態では、負電圧503は、100Vと1500Vとの間である。
【0049】
固体画像センサ502は、電子がまずその裏側表面に衝突するように方向付けられた薄化されたCCD又はCMOS画像センサであり得る。固体画像センサ502の裏側は、上記のような画像アレイのエピ層上に直接堆積されるボロンの層を含む。いくつかの実施形態では、耐熱金属等の導電材料の薄い(数nmの)層がボロン層上に堆積され、センサ表面の荷電を防止する。チタン、タングステン、タンタル、ロジウム、ルテニウム、バナジウム又はクロム等の耐熱金属は、非耐熱金属と比較して利点を有し、これは、耐熱金属の硬度は、電子によるスパッタリングへの耐性を与え、また、耐熱金属は、室温で酸化に対して比較的耐性を有するためである。いくつかの実施形態では、固体画像センサ502は、時間遅延積分(TDI)CCDである。いくつかの実施形態では、固体画像センサ502は、電子感知素子の線形アレイを有する。他の実施形態では、固体画像センサ502は、電子感知素子の二次元アレイを有する。ある好適な実施形態では、固体画像センサ502は、グラウンド電位(図示)の近くに保持される。
【0050】
光510が電子衝撃型画像センサシステム501上に入射すると、1つ以上の光電子520が、光電陰極504から放出される。これらの光電子は、実質的に全ての方向に放出されるが、これらは、光電陰極504と固体画像センサ502との間の電位差により、固体画像センサ502の方へ加速される。好適な実施形態では、光電陰極504と固体画像センサ502との間のギャップは、1mm未満である。いくつかの実施形態では、ギャップは、約500μmである。
【0051】
電子は、二酸化シリコン層を通るよりもより容易にボロン層を通過することが可能なため、本書に記載される構造の1つを有し、及び/又は、本書に記載される任意の方法に従って製造される固体画像センサ502を組み込むことにより、電子衝撃型画像センサシステム501が、高いゲインを有しつつ、光電陰極504と固体画像センサ502との間の低い電位差で動作することが可能になる。ボロンドープシリコン、ボロンシリサイド及びボロンの全てが、少なくとも部分的に導電性であるため、電子衝撃下の表面の帯電は最小化され、又は、回避される。本書に記載されるように、ボロン層の上部の導電又は金属層によって、荷電に対する敏感性を更に低くすることができる。
【0052】
先行技術のEBCCDのセンサでは、光電陰極と画像センサとの間のギャップは、典型的には1~2mmである。そのような大きなギャップは、光電陰極から放出される際の電子のエネルギーにより、電子が光電陰極から画像センサまで移動するときの電子の顕著な横方向の動作を可能にする。光電陰極と画像センサとの間の大きな電位差(典型的には約2000V以上)のため、1~2mm以上のギャップが必要である。光電陰極と画像センサとの間の電位差を低減することにより、より小さなギャップを用いることが可能になる。更に、電子のより低いエネルギーは、固体画像センサ内に生成される電子の拡散が小さいことを意味する。
【0053】
固体画像センサ502に到達する電子の低いエネルギーは、原子が固体画像センサ502の表面から除去される可能性がゼロまで低くなることを意味する。更に、固体画像センサ502に到達する電子のエネルギーは、シリコンからX線を発生させるのに十分でなく、これにより、画像センサ502の近傍画素でのスプリアス信号の生成が回避される。
【0054】
封止管505内に形成される真空中の残留ガス原子との低エネルギー電子の衝突が作り出すイオンは、高エネルギー電子の場合と比較して少ない。更に、光電陰極504と固体画像センサ502との間の低い電位差のため、それらのイオンが光電陰極に衝突するときの運動エネルギーはより小さく、除去される光電陰極材料はより少なくなる。
【0055】
電子衝撃型画像センサ501に組み込むことができる電子衝撃型画像センサの更なる詳細は、本書に参照により組み込まれるChuangらによって2012年12月10日に出願された「EBCCD検出器を用いた電子衝撃型電荷結合デバイス及び検査システム」(“ELECTRON-BOMBARDED CHARGE-COUPLED DEVICE AND INSPECTION SYSTEMS USING EBCCD DETECTORS”)と題する米国特許出願第13/710,315号に見出され得る。電子衝撃型画像センサシステム501への使用に適切な光電陰極構造は、参照により本書に組み込まれるChuangらより2012年8月3日に出願された「低ノイズ及び高量子効率の光電陰極、高空間分解能低ノイズ画像センサ、及び画像センサを組み込んだ検査システム」(“PHOTOCATHODE WITH LOW NOISE AND HIGH QUANTUM EFFICIENCY, HIGH SPATIAL RESOLUTION LOW-NOISE IMAGE SENSOR AND INSPECTION SYSTEMS INCORPORATING AN IMAGE SENSOR”)と題する米国仮特許出願第61/679,200号に記載されている。
【0056】
図6は、CCDを組み込んだ本書に記載される画像センサの任意のもののクロック信号のための例示的な駆動電圧を示す。CCDでは、電荷が出力増幅器に到達するまで、電荷は、ある蓄電素子から他の蓄電素子に移送される必要がある。電荷の移送に複数のクロック信号が必要である。CCDのデザインに応じ、典型的には、2つ、3つ、又は、4つのクロック信号が必要である。ある好適な実施形態では、従来のCCDデバイスに用いられる実質的に方形の波形に優先して、これらのクロック信号の形状は、正弦波、又は、実質的な正弦波である。正弦波の波形を用いる長所は、電荷移送がより円滑であり(これは、TDIセンサがより正確に画像の動きを追跡することを可能にするのに特に有利である)、最小の基本周波数の高調波成分のために、クロック信号が発生する電気ノイズ及び熱が小さくなることである。
図6は、三相CCDのためのクロック電圧を示す。クロック信号601は、時間の関数としての第1のクロック信号の電圧を示す。クロック信号601は、実質的に正弦波波形である。第2のクロック信号602もまた、時間の関数として変化するが、クロック信号601に対して実質的に120°位相遅れの電圧を有する。第3のクロック信号603の電圧も、時間の関数として変化するが、クロック信号602に対して実質的に120°位相遅れであり、それゆえに、クロック信号601に対して実質的に240°位相遅れである。線604は、3つのクロック信号601、602及び603の和を示し、それは実質的に常にゼロである。実質的に0の和電圧は、クロック信号から固体画像センサ502の接地信号にほとんど電流が流れず、それゆえ、より低い電気ノイズレベルが達成されることを意味する。これは、実質的に常にゼロ以外の和電圧を有するであろう、3つの位相外れの方形波クロック信号の和と対照的である。
【0057】
2相CCD(不図示)を含む画像センサでは、2つのクロック信号は、互いに実質的に180°位相外れである。4相CCD(不図示)では、第2のクロック信号は、第1のクロック信号に対して実質的に90°位相遅れであり、第3のクロック信号は、第1のクロック信号に対して実質的に180°位相遅れであり、第4のクロック信号は、第1のクロック信号に対して実質的に270°位相遅れであろう。
【0058】
CCD画像センサを駆動する正弦波及び他のクロック信号の使用の更なる詳細は、2011年5月31日に発行されたBrownらによる「TDIセンサの連続クロッキング装置」(“Apparatus for continuous clocking of TDI sensors”)と題する米国特許第7,952,633号、及び、2009年10月27日に発行されたBrownらによる「TDIセンサの連続クロッキング」(“Continuous clocking of TDI sensors”)と題する米国特許第7,952,633号に見出すことができる。これらの特許の両方とも、参照により本書に組み込まれる。
【0059】
図7Aは、画像領域703の両側に配置される2組の読出し回路701A及び701Bを含む例示的なスプリット読出し画像センサ700を示す。画像領域703は、本書に記載されるように、その感光面上の純粋ボロン層を含む。読出し回路701A及び701Bは、シリアルレジスタ702A及び702B及び読出し増幅器704A及び704B、並びに、移送ゲート等の他の構成部品を含み得る。読出し回路701A及び701B並びにセンサ700の他の構成部品の例示的な実施形態は、参照により本書に組み込まれる2009年10月27日に発行された「TDIセンサの連続クロッキング」(“Continuous Clocking of TDI Sensors”)と題する米国特許第7,609,309号に記載されている。画像領域703は、画素の二次元(2D)アレイであり、画像の各ラインは、各方向A及びBで同時に読出される。各ラインは、その後、最も単純な場合、一度に1つの画素を読出される。従って、好適な実施形態では、シリアルレジスタ702A及び702Bは、複数のレジスタセグメントに分割することができ(例えば、
図7Aは、6つのセグメントに分割された各シリアルレジスタを示す)、それにより、複数の増幅器704A及び704Bを用いた並列読出しが可能になる。
【0060】
注目すべきことに、読出し回路701A及び701Bは、独立に動作させることが可能であり、それによって、画像センサ700が、2つの読出し方向A及びBを提供することが可能になる。スプリット読出しモードでは、画像領域703の各サイド(すなわち、サイド703A及び703B)を同期してクロックし、これらのそれぞれの出力チャネルに1つの画像ラインを読み出すことができる。一実施形態では、画像領域703は、各ラインが画素の行によって形成された1000本のラインを有し得る。従って、スプリット読出しモードの間、500本のラインを方向Aで読出し、同時に、500本のラインを方向Bで読出すことができるであろう。
【0061】
このスプリット読出しモードは、画像センサの電荷結合デバイス(CCD)ドライバの計時起動に基づいて可能である。例えば、位相の提供のため、複数のCCDドライバP1a、P2a、P3a、P1b、P2b及びP3bが使用され得る。
図7Bに示すように、CCDドライバP1a、P2a、P3a、P1b、P2b及びP3bは、各セットが6つのゲートを有する、ゲート電極(以下、ゲート)の駆動セットとして特徴付けられ得る。画像センサの1つの好適な実施形態では、3つの位相を提供するために3つのゲートが各画素に設けられる。
図7Bには、2つの画素710及び711が示され、ここで、ゲート731、732及び733は、画素710上に配置され、ゲート734、735及び736は、画素711上に配置される。画像センサでは、画素710及び711は、読出し軸に沿って整列され、画像領域703を形成する画素の2Dアレイの列の一部を形成する。
【0062】
画像領域703は、光センサ又は荷電粒子センサとして実施され得る。1つの光センサの実施形態では、画像領域703は、感光性p型シリコン基板714及びn型埋込みチャネル型713を含み得る。シリコン基板714内の静電力は、クロック入力信号(例えば、CCDドライバP1a、P2a、P3a、P1b、P2b及びP3bからのクロック信号の1つ)により特定のゲートに印加される電圧レベルにより決定される。高レベルの電圧は、ゲート下にポテンシャル「井戸」の形成を誘発し、一方、低レベルの電圧は、電子の運動に対するポテンシャル障壁を形成する。1つの画素からの電荷が他の画素と混合しないことを確実にするため、ゲート電圧は、隣りのゲート電圧が低くされる場合は、高くされる。時間770の初期状態では、画素710及び711のゲート731及び734は、それぞれ、統合された電荷(すなわち電子)によりポテンシャル井戸を形成する高レベル電圧を有し、(画素710の)ゲート732、733及び(画素711の)ゲート735、736は、ポテンシャル障壁を形成する低レベル電圧を有する。後続の時間721では、画素710及び711のゲート732及び735は、それぞれ、統合された電荷(すなわち電子)によりポテンシャル井戸を形成する高レベル電圧を有し、(画素710の)ゲート731、733及び(画素711の)ゲート734、736は、ポテンシャル障壁を形成する低レベル電圧を有する。更に後続の時間771では、画素710及び711のゲート733及び736は、それぞれ、統合された電荷(すなわち電子)によりポテンシャル井戸を形成する高レベル電圧を有し、(画素710の)ゲート731、732及び(画素711の)ゲート734、735は、ポテンシャル障壁を形成する低レベル電圧を有する。隣接したゲートは、電荷をシフトする際に、電荷移送を容易にするように、ともに、短い時間、高レベル電圧を有することが好ましいことに留意されたい。従って、時間770から時間771に、電荷は、左から右に、すなわち、画素710から画素711にシフトされる。時間771から時間772に、同様の電荷の方向性の移動が生じ得る。
【0063】
スプリット読出し画像センサ700の更なる詳細は、参照により本書に組み込まれるDavid Brownらにより2012年12月10日に出願された「パルス照射を用いた動画の高速取得方法及び装置」(“METHOD AND APPARATUS FOR HIGH SPEED ACQUISITION OF MOVING IMAGES USING PULSED ILLUMINATION”)と題する米国仮特許出願第61/735,427号に提供される。他の例示的な画像センサに関する更なる詳細は、参照により本書に組み込まれる2009年5月5日にBrownらに発行された「多数の画像の同時高速取得方法及び装置」(“METHOD AND APPARATUS FOR SIMULTANEOUS HIGH-SPEED ACQUISITION OF MULTIPLE IMAGES”)と題する米国特許第7,528,943号に提供される。
【0064】
図8は、1つのセンサ870上の画像又は信号の2本のチャネルを同時に検出するレチクル、フォトマスク又はウエハ検査システム800を示す。画像センサ870は、上記したようなスプリット読出し画像センサを有する。光源809は、193nm又はサブ200nmレーザーを組み込み得る。2本のチャネルは、検査されたオブジェクト830が透過である場合(例えば、レチクル又はフォトマスク)に、反射及び伝送された強度を有し得るか、又は、例えば、入射角、偏光状態、波長範囲又はその任意の組み合わせ等の2つの異なる照光モードを有し得る。光は、チャネル1の照光リレー815及びチャネル2の照光リレー820を用いて、検査対象物830に導かれる。
【0065】
検査対象物830は、レチクル、フォトマスク、半導体ウエハ又は他の検査される物品であり得る。画像リレー光学部品840は、検査対象物830によって反射及び/又は伝送された光を、チャネル1の画像モードリレー855及びチャネル2の画像モードリレーへ導き得る。チャネル1の画像モードリレー855は、チャネル1の照光リレー815に対応する反射/伝送を検出するように調整され、一方、チャネル2の画像モードリレーセンサ860は、チャネル2の照光リレー820に対応する反射/伝送を検出するように調整される。チャネル1の画像モードリレー855及びチャネル2の画像モードリレーセンサ860は、次いで、それらの出力をセンサ870に導く。2つのチャネルに対して検出された信号又は画像に対応するデータは、データ890として示され、処理のためにコンピュータ(不図示)に伝送される。
【0066】
レチクル又はフォトマスクから伝送され、及び、反射された光を計測するよう構成され得るレチクル及びフォトマスク検査システム及び方法の他の詳細は、双方が参照により本書に組み込まれる2008年4月1日にKvammeらに発行された米国特許第7,352,457号及び1996年10月8日にEmeryらに発行された米国特許第5,563,702号に記載される。
【0067】
図9は、本発明の特定の実施形態に従う画像センサ904、シリコンインターポーザ902及び他の電子機器を組み込んだ例示的な検出器アセンブリ900を示す。
【0068】
本発明の1つの態様では、検出器アセンブリ900は、インターポーザ902の表面上に配置される1つ以上の感光センサ904を含み得る。いくつかの実施形態では、アセンブリ100の1つ以上のインターポーザ902は、これに限定されないが、シリコンインターポーザを含み得る。本発明の更なる態様では、アセンブリ900の1つ以上の感光センサ904は、上記のように、裏側薄化され、更に、裏面上に堆積されるボロン層を含め、裏面照射のために構成される。
【0069】
本発明の他の態様では、アセンブリ900の様々な回路素子は、インターポーザ902上に配置され、又は、インターポーザ902に組み込まれ得る。一実施形態では、1つ以上の増幅回路(例えば、荷電変換増幅器)(不図示)が、インターポーザ902上に配置され、又は、インターポーザ902に組み込まれ得る。他の実施形態では、1つ以上の変換回路908(例えば、アナログ-ディジタル変換回路、すなわちディジタイザ908)が、インターポーザ902上に配置され、又は、インターポーザ902に組み込まれ得る。他の実施形態では、1つ以上のドライバ回路906が、インターポーザ902上に配置され、又は、インターポーザ902に組み込まれ得る。例えば、1つ以上のドライバ回路906は、タイミング/シリアルドライブ回路を含み得る。例えば、1つ以上のドライバ回路906は、これに限定されないが、クロックドライバ回路又はリセットドライバ回路を含み得る。他の実施形態では、1つ以上のデカップリングコンデンサ(不図示)が、インターポーザ902上に配置され、又は、インターポーザ902に組み込まれ得る。更に他の実施形態では、1つ以上のシリアル伝送器(
図9では不図示)が、インターポーザ102上に配置され、又は、インターポーザ102に組み込まれ得る。
【0070】
本発明のもう1つの態様では、センサ904に物理的な支持を提供するため、1つ以上の支持構造物が、感光アレイセンサ904の底面とインターポーザ902の上面との間に配置され得る。一実施形態では、センサ904に物理的な支持を提供するため、複数の半田ボール916が、感光アレイセンサ904の底面とインターポーザ902の上面との間に配置され得る。センサ904の画像化領域は、外部の電気的接続を含まない場合があるが、センサ904の裏側薄化は、センサ904をますます可撓化させる原因になることが、ここに認識される。このように、センサ904の画像化部分を補強する方法でセンサ904をインターポーザ902に接続するため、半田ボール916を利用し得る。代替的な実施形態では、センサ904に物理的な支持を提供するため、アンダーフィル材料が、感光アレイセンサ904の底面とインターポーザ902の上面との間に配置され得る。例えば、エポキシ樹脂が、感光アレイセンサ904の底面とインターポーザ902の上面との間に配置され得る。
【0071】
本発明のもう1つの態様では、インターポーザ902及び種々の追加の回路(例えば、増幅回路、ドライバ回路906、ディジタイザ回路908等)が、基板910の表面上に配置される。更なる態様では、基板910は、高い熱伝導率を有する基板(例えば、セラミック基板)を含む。この点に関して、基板910は、物理的支持をセンサ904/インターポーザ902アセンブリに提供する一方、画像化センサ904及び種々の他の回路(例えば、ディジタイザ906、ドライバ回路908、増幅器等)から効率的に熱を伝導除去するための手段をアセンブリ900に提供するように構成される。基板は、当該技術分野で知られる任意の硬質の高熱伝導率の基板材料を含み得ることが、ここに認識される。例えば、基板910は、これに限定されないが、セラミック基板を含み得る。例えば、基板110は、これに限定されないが、窒化アルミニウムを含み得る。
【0072】
他の実施形態では、基板910は、ソケット又は下にあるプリント回路基板(PCB)へのインターフェイスを提供するように構成され得る。例えば、
図9で示すように、基板910は、相互接続912を介して、インターポーザ902とソケット又はPCBとの間の相互接続を提供し得る。基板910は、下にあるPCBに作動的に結合され、更に、その全てが本発明の範囲内であると解釈される様々な方法でソケット又はPCBに更に電気的に結合され得ることを、当業者は認識するであろう。
【0073】
画像センサ、シリコンインターポーザ及び他の電子回路を組み込んだ検出器アセンブリの更なる詳細は、参照により本書に組み込まれるBrownらにより2012年9月18日に出願された「高速画像獲得用のインターポーザに基づく撮像センサ及び検査システム」(“INTERPOSER BASED IMAGING SENSOR FOR HIGH-SPEED IMAGE ACQUISITION AND INSPECTION SYSTEMS”)と題する米国特許出願第13/622,155号に見出すことができる。
【0074】
図10は、複数の時間遅延積分(TDI)センサモジュール1001を含む例示的なセンサモジュールアレイ1000を示す。各センサモジュール1001は、上記の画像センサの1つを含む。いくつかの実施形態では、クリーニングの間にボロンを保護するために、画像センサは、数nm(1又は2nm等)厚さのRu又は他の耐熱金属の被覆をボロンの上部に有し得る。一実施形態では、各TDIセンサモジュール1001は、局所化ドライブ及び信号処理回路を含み得る。この回路は、TDIセンサ(中央のブロック)、TDIセンサからの信号を処理する処理回路、タイミング及びシリアルドライブ回路、及び、画素ゲートドライバ回路を含み得る。駆動/処理回路は、TDIセンサの周りに配置される。従って、隣接行のTDIセンサは、連続スキャン配置で使用されるときに、少なくとも100%の画像カバレージが達成されるように位置合わせされ得る。
【0075】
例えば、
図10に示される実施形態では、TDIセンサが、隣接行のドライブ/処理回路により形成されるギャップ内に配置されるように、上側行1002は、下側行1004に対してオフセットされ得る。ギャップの無い画像カバレージを確実にするため、各TDIセンサの幅は、TDIセンサの間の間隔と同一か、又は、それよりも大きい。この配置では、検査されたウエハ/マスク/レチクルがTDI画像スキャン方向1006に移動する際に、センサモジュールアレイ1000は、100%のEUV波長の画像捕捉を確実にできる。一実施形態では、隣接行からのTDIセンサ間のある最小のオーバーラップが、重複データを提供し得る。この重複データにより、例えば、TDIセンサモジュール1001により生成される画像データの正確な位置合わせが確実になり得る。最小のオーバーラップの一実施形態では、検査システムは、端部画素に対して使用される1つのTDIセンサモジュールからのデータを任意に選択することができる。他の実施形態では、検出システムは、端部画素近傍における改善された品質のデータを得るために、部分画素(サブピクセル)ディジタル処理を用いて、複数のTDIセンサモジュールからのデータを組み合わせ、及び、位置合わせすることができる。
【0076】
EUV検査システム検出器アレイの更なる詳細は、参照により本書に組み込まれるChuangらによる2011年5月19日に公開された「パターニングされたEUVマスク、マスクブランク及びウエハの上の欠陥発見のためのEUV高スループット検査システム」(“EUV HIGH THROUGHPUT INSPECTION SYSTEM FOR DEFECT DETECTION ON PATTERNED EUV MASKS, MASK BLANKS, AND WAFERS”)と題する米国特許出願公開第2011/0116077号に見出すことができる。
【0077】
図11は、ウエハ、レチクル又はフォトマスク等のサンプル1108を計測するよう構成された例示的な検査システム1100を示す。サンプル1108は、光学部品の下でのサンプル1108の異なる領域への移動を容易化するようステージ1112上に配置される。ステージ1112は、X-Yステージ又はR-θステージを有し得る。いくつかの実施形態では、ステージ1112は、検査の間、焦点維持のために、サンプル1108の高さを調整し得る。他の実施形態では、焦点維持のために、対物レンズ1105が調整され得る。
【0078】
光源1102は、1つ以上のレーザ及び/又は広帯域光源を有し得る。光源1102は、DUV及び/又はVUV放射を出射し得る。対物レンズ1105を含む光学部品1103は、その放射をサンプル1108の方へ導き、及び、これをサンプル1108上にフォーカスさせ得る。光学部品1103は、また、ミラー、レンズ及び/又はビームスプリッタを有し得る。サンプル1108から反射又は散乱された光は、光学部品1103により検出器アセンブリ1104内の検出器1106上に集光され、導かれ、及び、フォーカスされ得る。
【0079】
検出器1106は、ボロン被覆裏側照光CCDセンサ、ボロン被覆裏側照光CMOSセンサ及びボロン被覆裏側薄化固体画像センサを組み込んだ電子衝撃型画像センサを含めて、本書に記載される1つ以上の画像センサを含み得る。検出器1106は、二次元アレイセンサ又は一次元ラインセンサを含み得る。一実施形態では、検出器1106の出力は、出力を分析するコンピューティングシステム1114に提供され得る。コンピューティングシステム1114は、キャリア媒体1116に記憶され得るプログラム命令1118によりコンフィギュレーションされ得る。
【0080】
一実施形態では、光源1102は、アーク灯、レーザ励起プラズマ光源又はCWレーザ等の連続光源であり得る。他の実施形態では、光源1102は、モードロックレーザ、Qスイッチレーザ、Qスイッチレーザで励起されるプラズマ光源等のパルス光源であり得る。Qスイッチレーザを組み込んだ検査システム1100のいくつかの実施形態では、検出器1106内の(単数又は複数の)画像センサは、レーザパルスと同期する。このような実施形態では、画像センサは、レーザパルスの間、TDIモードで動作し得るとともに、その後、レーザパルスの中間で、センサの両側の複数の出力を介してデータを読出し得る。
【0081】
検査システム1100のいくつかの実施形態は、サンプル1108上のラインを照光し、1つ以上の暗視野及び/又は明視野集光チャネルで散乱及び/又は反射された光を集光する。このような実施形態では、画像センサは、ラインセンサ又は電子衝撃型ラインセンサであり得る。
【0082】
検査システム1100のいくつかの実施形態は、サンプル1108上の複数の点を照光し、1つ以上の暗視野及び/又は明視野集光チャネルで散乱及び/又は反射された光を集光する。このような実施形態では、画像センサは、二次元アレイセンサ又は電子衝撃型二次元アレイセンサであり得る。
【0083】
本書に記載される1つ以上の画像を組み込んだ検査システム1100の種々の実施形態の更なる詳細は、2011年7月12日にRomanovskyらにより出願された「サンプル検査システム」(“SAMPLE INSPECTION SYSTEM”)と題する米国特許仮出願第61/506,892号、2012年7月9日にRomanovskyらにより出願された「ウエハ検査システム」(“WAFER INSPECTION SYSTEM”)と題する米国特許出願第13/554,954号、2009年7月16日に公開されたArmstrongらによる米国特許出願公開第2009/0180176号、2007年1月4日に公開されたChuangらによる米国特許出願公開第2007/0002465号、1999年12月7日に発行されたShaferらによる米国特許第5,999,310号、及び、2009年4月28日に発行されたLeongらによる米国特許第7,525,649号に見出し得る。これらの特許及び特許出願の全ては、参照により本書に組み込まれる。
【0084】
上記した本発明の構造及び方法の種々の実施形態は、本発明の原理を示すのみであり、本発明の範囲を、記載された特定の実施形態に限定することは意図されない。例えば、
図1及び2の中に示されるフローチャートに追加のステップを追加することができ、又は、示されたステップのいくつかは、示された順序と異なる順序で行い得る。従って、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。実施形態には、以下の事項が含まれることを付言する。
(1)画像センサを製造する方法であって、前記方法は、
基板上にエピタキシャル層を形成するステップと、
前記基板上にゲート層を形成するステップと、
前記ゲート層上に回路素子層を形成するステップと、
薄化された基板を作り出すように前記基板を薄化するステップであって、前記薄化された基板は、前記エピタキシャル層の少なくとも部分を露出する、該ステップと、
前記エピタキシャル層の前記露出部分上に純粋ボロン層を形成するステップと、
を有する方法。
(2)前記純粋ボロン層上に反射防止被覆を形成するステップを更に有する、上記(1)に記載の方法。
(3)前記純粋ボロン層上に導電層を形成するステップを更に有する、上記(1)に記載の方法。
(4)前記回路素子層上に保護層を形成するステップを更に有する、上記(1)に記載の方法。
(5)前記基板を薄化する前記ステップの後で、かつ、前記純粋ボロン層を形成する前記ステップの前に、前記エピタキシャル層の少なくとも1つの前記露出部分をドーピングするステップを更に有する、上記(1)に記載の方法。
(6)画像センサを製造する方法であって、前記方法は、
基板上にエピタキシャル層を形成するステップと、
前記エピタキシャル層上に回路素子を形成するステップと、
前記回路素子にハンドリングウエハを取り付けるステップと、
前記エピタキシャル層を露出させるように前記基板を薄化するステップと、
前記エピタキシャル層の前記露出した表面上に純粋ボロン層を形成するステップと、
を有する方法。
(7)前記純粋ボロン層上に反射防止被覆を形成するステップを更に有する、上記(6)に記載の方法。
(8)前記純粋ボロン層上に導電層を形成するステップを更に有する、上記(6)に記載の方法。