(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024039785
(43)【公開日】2024-03-25
(54)【発明の名称】ＴＤ変換器およびＰＬＬ回路
(51)【国際特許分類】
H03K 5/26 20060101AFI20240315BHJP
H03L 7/085 20060101ALI20240315BHJP
H03M 1/50 20060101ALI20240315BHJP
【ＦＩ】
H03K5/26 G
H03L7/085
H03M1/50
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022144397
(22)【出願日】2022-09-12
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】藤林 丈司
【テーマコード（参考）】
5J022
5J039
5J106
【Ｆターム（参考）】
5J022AA13
5J022BA02
5J022CD01
5J022CE04
5J022CE05
5J022CE08
5J039JJ07
5J039JJ14
5J039KK01
5J039KK04
5J039KK13
5J039KK23
5J039KK31
5J039MM09
5J106AA05
5J106BB08
5J106CC19
5J106CC21
5J106CC46
5J106DD32
(57)【要約】 （修正有）
【課題】ゲーティング動作時に発生する電源のスイッチングノイズを抑えることで、ノイズ性能の良いＴＤ変換器（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）及びそれを備えるＰＬＬを提供する。
【解決手段】ＴＤ変換器１０は、基準クロックと対象クロックの時間差を示す制御信号に応じて発振周波数が互いに異なる動作モードで動作する第１の発振器４００Ａおよび第２の発振器４００Ｂを少なくとも有する複数の発振器４００と、前記複数の発振器において前記基準クロックに従ってそれぞれ保持された複数の位相情報を用いて、時間差に応じたデジタル出力値を算出する演算回路５００と、を備える。第１の発振器および第２の発振器それぞれは、少なくとも、高速動作モードおよび前記発振周波数が前記高速動作モードよりも低い低速動作モードの２つの動作モードで動作可能である。
【選択図】図１８
【解決手段】ＴＤ変換器１０は、基準クロックと対象クロックの時間差を示す制御信号に応じて発振周波数が互いに異なる動作モードで動作する第１の発振器４００Ａおよび第２の発振器４００Ｂを少なくとも有する複数の発振器４００と、前記複数の発振器において前記基準クロックに従ってそれぞれ保持された複数の位相情報を用いて、時間差に応じたデジタル出力値を算出する演算回路５００と、を備える。第１の発振器および第２の発振器それぞれは、少なくとも、高速動作モードおよび前記発振周波数が前記高速動作モードよりも低い低速動作モードの２つの動作モードで動作可能である。
【選択図】図１８
【特許請求の範囲】
【請求項1】
基準クロックと対象クロックの時間差を示す制御信号に応じて発振周波数が互いに異なる動作モードで動作する第１の発振器および第２の発振器を少なくとも有する複数の発振器と、
前記複数の発振器において前記基準クロックに従ってそれぞれ保持された複数の位相情報を用いて、前記時間差に応じたデジタル出力値を算出する演算回路と、
を備える、ＴＤ変換器。
前記複数の発振器において前記基準クロックに従ってそれぞれ保持された複数の位相情報を用いて、前記時間差に応じたデジタル出力値を算出する演算回路と、
を備える、ＴＤ変換器。
【請求項2】
前記第１の発振器および前記第２の発振器のそれぞれは、少なくとも、高速動作モード、および、前記発振周波数が前記高速動作モードよりも低い低速動作モードの２つの動作モードで動作可能に構成される、請求項１に記載のＴＤ変換器。
【請求項3】
前記第１の発振器が前記高速動作モードで動作する場合に前記第２の発振器が前記低速動作モードで動作し、前記第１の発振器が前記低速動作モードで動作する場合に前記第２の発振器が前記高速動作モードで動作する、請求項２に記載のＴＤ変換器。
【請求項4】
前記複数の発振器のそれぞれは、遅延素子をリング状に縦続接続させたリングオシレータを含む、請求項１から３のいずれか一項に記載のＴＤ変換器。
【請求項5】
前記第１の発振器および前記第２の発振器のそれぞれは、前記制御信号に応じて前記遅延素子における遅延時間を切り替えることにより、前記動作モードを切り替え可能に構成される、請求項４に記載のＴＤ変換器。
【請求項6】
前記複数の位相情報のそれぞれは、前記リングオシレータの周回数を示す周回情報、および、入力の論理レベルと出力の論理レベルとが等しくなる前記遅延素子の位置を示す位置情報を含む、請求項４に記載のＴＤ変換器。
【請求項7】
前記演算回路は、
前記複数の位相情報について、前記周回情報および前記位置情報を用いて仮想的な位相情報を示す仮想位相情報をそれぞれ算出する複数のデコーダと、
前記複数のデコーダにより算出された複数の仮想位相情報をそれぞれ入力し、入力された前記仮想位相情報と、前記基準クロックが１クロック前の時点における前記仮想位相情報との差分を示すＴＤＣ値をそれぞれ検出する複数の差分検出器と、
前記複数の差分検出器により検出された複数のＴＤＣ値に基づいて前記デジタル出力値を算出する演算処理部と、
を有する、請求項６に記載のＴＤ変換器。
前記複数の位相情報について、前記周回情報および前記位置情報を用いて仮想的な位相情報を示す仮想位相情報をそれぞれ算出する複数のデコーダと、
前記複数のデコーダにより算出された複数の仮想位相情報をそれぞれ入力し、入力された前記仮想位相情報と、前記基準クロックが１クロック前の時点における前記仮想位相情報との差分を示すＴＤＣ値をそれぞれ検出する複数の差分検出器と、
前記複数の差分検出器により検出された複数のＴＤＣ値に基づいて前記デジタル出力値を算出する演算処理部と、
を有する、請求項６に記載のＴＤ変換器。
【請求項8】
前記演算処理部は、前記複数のＴＤＣ値のそれぞれから前記時間差に依存して変化する値を示す依存値を抽出する依存値抽出部を含む、請求項７に記載のＴＤ変換器。
【請求項9】
前記依存値抽出部は、前記複数のＴＤＣ値のうちの第１のＴＤＣ値と第２のＴＤＣ値との差分を演算する減算器で構成される、請求項８に記載のＴＤ変換器。
【請求項10】
前記依存値抽出部は、前記依存値を前記デジタル出力値として出力する、請求項８に記載のＴＤ変換器。
【請求項11】
前記演算処理部は、
前記複数のＴＤＣ値のそれぞれから前記時間差に依存しない値を示す非依存値を抽出する非依存値抽出部と、
前記依存値と前記非依存値との差分を演算し、当該差分を前記デジタル出力値として出力する差分出力部と、
を更に含む、請求項８に記載のＴＤ変換器。
前記複数のＴＤＣ値のそれぞれから前記時間差に依存しない値を示す非依存値を抽出する非依存値抽出部と、
前記依存値と前記非依存値との差分を演算し、当該差分を前記デジタル出力値として出力する差分出力部と、
を更に含む、請求項８に記載のＴＤ変換器。
【請求項12】
前記非依存値抽出部は、前記複数のＴＤＣ値のうちの第１のＴＤＣ値と第２のＴＤＣ値との和を演算する加算器で構成される、請求項１１に記載のＴＤ変換器。
【請求項13】
前記演算処理部は、前記依存値または前記非依存値に予め定められた係数を乗算する乗算器を更に含む、請求項１１に記載のＴＤ変換器。
【請求項14】
前記制御信号は、前記基準クロックと前記対象クロックの時間差に応じたパルス幅を持つパルス信号である、請求項１から３のいずれか一項に記載のＴＤ変換器。
【請求項15】
請求項１から３のいずれか一項に記載のＴＤ変換器を備える、ＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＴＤ変換器およびＰＬＬ回路に関する。
【背景技術】
【0002】
特許文献１には、「電気信号のレベルの持続時間を測定するための装置」が記載されている。特許文献２には、「時間領域での演算を用いるＴＤ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ）変換器」が記載されている。
［先行技術文献］
［特許文献］
［特許文献１］ 米国特許出願公開第２０１４／０２１８００９号明細書
［特許文献２］ 特開２０１４－００３５８０号公報
［先行技術文献］
［特許文献］
［特許文献１］ 米国特許出願公開第２０１４／０２１８００９号明細書
［特許文献２］ 特開２０１４－００３５８０号公報
【発明の概要】
【0003】
本発明の第１の態様においては、ＴＤ変換器を提供する。前記ＴＤ変換器は、基準クロックと対象クロックの時間差を示す入力信号に応じて発振周波数が互いに異なる動作モードで動作する第１の発振器および第２の発振器を少なくとも有する複数の発振器と、前記複数の発振器において前記基準クロックに従ってそれぞれ保持された複数の位相情報を用いて、前記時間差に応じたデジタル出力値を算出する演算回路と、を備える。
【0004】
前記ＴＤ変換器において、前記第１の発振器および前記第２の発振器のそれぞれは、少なくとも、高速動作モード、および、前記発振周波数が前記高速動作モードよりも低い低速動作モードの２つの動作モードで動作可能に構成されてもよい。
【0005】
前記ＴＤ変換器のいずれかにおいて、前記第１の発振器が前記高速動作モードで動作する場合に前記第２の発振器が前記低速動作モードで動作し、前記第１の発振器が前記低速動作モードで動作する場合に前記第２の発振器が前記高速動作モードで動作してもよい。
【0006】
前記ＴＤ変換器のいずれかにおいて、前記複数の発振器のそれぞれは、遅延素子をリング状に縦続接続させたリングオシレータを含んでもよい。
【0007】
前記ＴＤ変換器のいずれかにおいて、前記第１の発振器および前記第２の発振器のそれぞれは、前記入力信号に応じて前記遅延素子における遅延時間を切り替えることにより、前記動作モードを切り替え可能に構成されてもよい。
【0008】
前記ＴＤ変換器のいずれかにおいて、前記複数の位相情報のそれぞれは、前記リングオシレータの周回数を示す周回情報、および、入力の論理レベルと出力の論理レベルとが等しくなる前記遅延素子の位置を示す位置情報を含んでもよい。
【0009】
前記ＴＤ変換器のいずれかにおいて、前記演算回路は、前記複数の位相情報について、前記周回情報および前記位置情報を用いて仮想的な位相情報を示す仮想位相情報をそれぞれ算出する複数のデコーダと、前記複数のデコーダにより算出された複数の仮想位相情報をそれぞれ入力し、入力された前記仮想位相情報と、前記基準クロックが１クロック前の時点における前記仮想位相情報との差分を示すＴＤＣ値をそれぞれ検出する複数の差分検出器と、前記複数の差分検出器により検出された複数のＴＤＣ値に基づいて前記デジタル出力値を算出する演算処理部と、を有してもよい。
【0010】
前記ＴＤ変換器のいずれかにおいて、前記演算処理部は、前記複数のＴＤＣ値のそれぞれから前記時間差に依存して変化する値を示す依存値を抽出する依存値抽出部を含んでもよい。
【0011】
前記ＴＤ変換器のいずれかにおいて、前記依存値抽出部は、前記複数のＴＤＣ値のうちの第１のＴＤＣ値と第２のＴＤＣ値との差分を演算する減算器で構成されてもよい。
【0012】
前記ＴＤ変換器のいずれかにおいて、前記依存値抽出部は、前記依存値を前記デジタル出力値として出力してもよい。
【0013】
前記ＴＤ変換器のいずれかにおいて、前記演算処理部は、前記複数のＴＤＣ値のそれぞれから前記時間差に依存しない値を示す非依存値を抽出する非依存値抽出部と、前記依存値と前記非依存値との差分を演算し、当該差分を前記デジタル出力値として出力する差分出力部と、を更に含んでもよい。
【0014】
前記ＴＤ変換器のいずれかにおいて、前記非依存値抽出部は、前記複数のＴＤＣ値のうちの第１のＴＤＣ値と第２のＴＤＣ値との和を演算する加算器で構成されてもよい。
【0015】
前記ＴＤ変換器のいずれかにおいて、前記演算処理部は、前記依存値または前記非依存値に予め定められた係数を乗算する乗算器を更に含んでもよい。
【0016】
前記ＴＤ変換器のいずれかにおいて、前記入力信号は、前記基準クロックと前記対象クロックの時間差に応じたパルス幅を持つパルス信号であってもよい。
【0017】
本発明の第２の態様においては、ＰＬＬ回路を提供する。前記ＰＬＬ回路は、前記ＴＤ変換器のいずれかを備える。
【0018】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0019】
【図1】従来のＰＬＬ回路の構成例を示す。
【図2】ＡＤＰＬＬ回路の構成例を示す。
【図3】従来のＴＤＣの構成例を示す。
【図4】従来のＴＤＣ変換を表す図を示す。
【図5】従来技術におけるＴＤＣに用いられる発振器の構成例を示す。
【図6】従来技術におけるＴＤＣ変換を表す図を示す
【図7】従来技術におけるＴＤＣの構成例を示す。
【図8】特許文献１におけるＴＤＣの構成例を示す。
【図9】特許文献１におけるＴＤＣに用いられる発振器の構成例を示す。
【図10】特許文献１におけるＴＤＣに用いられてよい差分検出器の構成例を示す。
【図11】特許文献１におけるＴＤＣに用いられてよい差分検出器の別の構成例を示す。
【図12】特許文献１におけるＴＤＣ変換を表す図を示す。
【図13】特許文献１におけるＴＤＣ変換の量子化ノイズの伝達モデルを表す図を示す。
【図14】特許文献１におけるＴＤＣ変換の電源依存性を表す図を示す。
【図15】特許文献１におけるＴＤＣの別の構成例を示す。
【図16】特許文献１の別の構成例におけるＴＤＣ変換を表す図を示す。
【図17】特許文献１の別の構成例における電源電圧変動を表す図を示す。
【図18】第１の実施形態に係るＴＤ変換器１０の構成例を示す。
【図19】発振器４００に含まれてよいリングオシレータの構成例を示す。
【図20】演算処理部５３０の第１の構成例を示す。
【図21】第１の構成例に係る演算処理部５３０による演算の様子を示す。
【図22】演算処理部５３０の第２の構成例を示す。
【図23】第２の構成例に係る演算処理部５３０による演算の様子を示す。
【図24】演算処理部５３０の第３の構成例を示す。
【図25】第３の構成例に係る演算処理部５３０による演算の様子を示す。
【図26】第１の実施形態に係るＴＤ変換器１０のタイミングチャートの例を示す。
【図27】第１の実施形態に係るＴＤ変換器１０における電源電圧変動を表す図を示す。
【図28】第２の実施形態に係るＴＤ変換器１０の構成例を示す。
【図29】第２の実施形態に係るＴＤ変換器１０のタイミングチャートの例を示す。
【図30】第３の実施形態に係るＴＤ変換器１０の構成例を示す。
【図31】演算処理部５３０の第４の構成例を示す。
【図32】第４の構成例に係る演算処理部５３０による演算の様子を示す。
【図33】第４の実施形態に係るＴＤ変換器１０の構成例を示す。
【図34】演算処理部５３０の第５の構成例を示す。
【図35】第５の構成例に係る演算処理部５３０による演算の様子を示す。
【図36】第５の実施形態に係るＴＤ変換器１０の構成例を示す。
【図37】演算処理部５３０の第６の構成例を示す。
【発明を実施するための形態】
【0020】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0021】
ＣＭＯＳ ＬＳＩ製造プロセスの微細化と、それに伴う電源の低電圧化が進むにつれて、デジタル回路においては、省面積、省消費電力、および、高速化が大幅に改善されている。一方で、アナログ回路においては、特性ばらつきの増加やリーク電流の増大などによって微細化の恩恵をあまり受けず、省面積、省消費電力、および、高速化の改善は限定的なものとなっている。そのため、プロセス微細化に伴い、従来アナログ回路で実現していた回路の一部、もしくは全部をデジタル回路で置き換えて実現することが主流となっている。
【0022】
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路もその一例である。ＰＬＬ回路は、入力された基準クロックに対し、周波数が等しくかつ位相が同期した信号をフィードバック制御により別の発振回路から出力する回路である。ＰＬＬ回路は、高い周波数のクロックを高精度に生成するクロックジェネレータや、通信ＩＣにおける周波数シンセサイザといった幅広い用途で用いられている。
【0023】
図１は、従来のＰＬＬ回路の構成例を示す。従来のＰＬＬ回路においては、チャージポンプやループフィルタといったアナログ回路で構成される部品が面積の大部分を占め、チップの省面積化を阻む要因となっている。また、製造ばらつきやリーク電流によってこれらアナログ回路の特性がばらつくこともＰＬＬ回路の高速化、高性能化、高ロバスト化を阻む要因となっている。
【0024】
一方で、ＰＬＬ回路内のアナログ回路をデジタル回路に置き換えたＡＬＬ Ｄｉｇｉｔａｌ ＰＬＬ（ＡＤＰＬＬ）回路は、プロセス微細化の恩恵を受け、微細化および低電圧化が進むにつれて省面積化、省消費電力化、および、高速化の性能向上が期待できる。
【0025】
図２は、ＡＤＰＬＬ回路の構成例を示す。ＡＤＰＬＬ回路においては、各ブロックがデジタル回路で構成されるため、各々の回路の設計、検証、および、テスト方法について、他のデジタル回路と同様の手法を用いることができ、プロセスの変更に伴う回路変更が容易である。さらに、チャージポンプやループフィルタがデジタル回路に置き換わることで、これらのブロックにおける製造プロセスや電源電圧、温度変動による特性の不変性が担保されるため、ＰＬＬ全体のロバスト性が大きく改善する。さらに、Ｆｒａｃｔｉｏｎａｌ－Ｎ ＰＬＬで発生する変調ノイズ成分も、チャージポンプがデジタル回路となったことで極めて正確にノイズ量を予測することができるため、大幅に除去することが可能である。
【0026】
従って、ＡＤＰＬＬ回路は、ＰＬＬ回路の省面積化や高ロバスト化を目指す上で非常に重要な技術である。
【0027】
ＡＤＰＬＬ回路では、従来のＰＬＬ回路においてＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）回路とチャージポンプ回路で構成していたブロックが、図２に示すようにＴＤ変換器（Ｔｉｍｅ ｔо Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＴＤＣ）とデジタルチャージポンプ回路に置き換えられる。このようなＡＤＰＬＬ回路においては、ＴＤＣの時間分解能が基準クロックとフィードバッククロックである分周クロックの時間差比較の分解能そのものであり、ＰＬＬ回路における位相ノイズの主要因のひとつとなっている。すなわち、ノイズ性能の良いＰＬＬ回路を実現するためには、ＴＤＣの高い時間分解能が必要である。
【0028】
図３は、従来のＴＤＣの構成例を示す。従来のＴＤＣは、縦続接続された遅延素子と、各遅延素子の出力値を保持（ラッチ）するラッチ回路で構成される。ラッチ回路は、対象クロック（例えば、図２における「分周クロック」）の入力（立上りエッジまたは立下りエッジの入力）直後に基準クロックを入力し、遅延素子の出力値をそれぞれ保持する。このようなＴＤＣにおいては、対象クロックの変化点が縦続接続された遅延素子の何個目まで伝搬したかを観測することで、対象クロックと基準クロックの時間差を遅延素子の遅延時間で量子化しデジタル値に変換することができる。
【0029】
図４は、従来のＴＤＣ変換を表す図を示す。本図において、縦軸はＴＤＣ出力コードを示し、横軸は時間を示している。また、本図において、点線は理想的なＴＤＣ出力を示し、実線は実際のＴＤＣ出力を示している。ＴＤＣ変換においては、理想的なＴＤＣ出力が直線状となるのに対して、実際には階段状に量子化されたデジタル値を得るため、これが量子化誤差となり、ＰＬＬのノイズ性能に影響を及ぼす。このようなＴＤＣの時間分解能は、遅延素子１個あたりの遅延時間に依存する。したがって、時間分解能をより細かくする、すなわち、量子化誤差をより小さくするためには、遅延素子の遅延時間をより短くする必要がある。一方で、ＰＬＬ回路を構成する上では時間分解能だけではなく、正しくＴＤ変換される変換レンジも重要である。図３の構成例において、例えば遅延τの遅延素子がＮ個縦続接続されているとすると、正しくＴＤ変換できる時間差は、０からＮ×τの間である。ＰＬＬが周波数の引き込みを高速に行うためには十分な広さのＴＤ変換のレンジを持っていなければならない。一般的なＰＬＬの場合、基準クロック１周期分のレンジを持っていることが望ましく、遅延素子の段数Ｎはそれに応じて設定される。そのため、時間分解能を細かくするとその分だけ遅延素子の段数Ｎを増やす必要があり、回路規模が増大していく。このような課題を解決する回路例を、次の図に示す。
【0030】
図５は、従来技術におけるＴＤＣに用いられる発振器の構成例を示す。この構成例では、縦続接続した遅延素子をループさせてリングオシレータを形成している。この構成では一般に、遅延素子として入力と出力が逆極性となるインバータを使用し、遅延素子の段数Ｎは奇数となる。このような発振器には、リングオシレータを形成する各遅延素子の出力にそれぞれ対象クロックと基準クロックのタイミングで出力値を保持するラッチ回路が２つ備えられている。これに加えて、このような発振器には、リングオシレータにおける遅延素子の変化点が1周回るごとにその周回数をカウントアップまたはカウントダウンする周回カウンタが備えられ、さらに、それぞれが対象クロックと基準クロックのタイミングで周回カウンタのカウント数を保持するラッチ回路が２つ備えられている。このような構成において、例えば、対象クロックのタイミングで保持した周回カウンタ値がＭ、遅延素子の変化点の位置がＫ段目であり、次に基準クロックのタイミングで保持した周回カウンタの値がＭ＋ｍ、遅延素子の変化点の位置がＫ＋ｋ段目だった場合、遅延素子１段あたりの遅延時間をτとすると、基準クロックと対象クロックの時間差Δｔは、Δｔ＝τ×［｛Ｎ×（Ｍ＋ｍ－Ｍ）｝＋（Ｋ＋ｋ－Ｋ）］＝τ×（Ｎｍ＋ｋ）となる。これを、次の図に示す。
【0031】
図６は、従来技術におけるＴＤＣ変換を表す図を示す。本図において、縦軸はＴＤＣ出力コードを示し、横軸は時間を示している。ＴＤＣ出力は時間とともに階段状に増加していき、周回カウンタがカウントできる最大値まで到達した際に０に戻る（リセット動作をする）。このようなＴＤＣ変換においては、基準クロックのタイミングおよび対象クロックのタイミングでＴＤＣ出力コードをそれぞれ保持し、それぞれのＴＤＣ出力コードの差がＴＤＣ値となる。このような演算を実現するＴＤＣの構成例を、次の図に示す。
【0032】
図７は、従来技術におけるＴＤＣの構成例を示す。従来技術におけるＴＤＣにおいては、基準クロックおよび対象クロックが発振器に入力され、発振器が、基準クロックのタイミングおよび対象クロックのタイミングで、周回カウンタの値である周回情報、および、遅延素子の変化点の位置である位置情報を位相情報としてそれぞれ出力する。次に、デコーダが、周回情報×段数Ｎ＋位置情報の演算を実行することで、ＴＤＣ出力コードである仮想位相情報を算出する。そして、減算器において各々の仮想位相情報の差を取った後、オーバーフロー処理を実行することで、ＴＤＣ値が得られる。なお、このようなオーバーフロー処理においては、たとえば基準クロックでのラッチタイミングと対象クロックでのラッチタイミングが、周回カウンタのオーバーフローによりリセット動作の前後に分かれた場合、差を取った結果がマイナス、または過剰に大きな値になる場合があるので、その際にカウンタ最大値×段数Ｎの値を足すまたは引くことにより適切な値に処理する。
【0033】
この回路により遅延素子の遅延時間が短い場合でも遅延素子の段数を増やすことなく広いＴＤ変換のレンジを確保することができる。ただし、デメリットとして、基準クロックおよび対象クロックの両方で量子化を行いその結果の差を取っており、一回の測定で量子化が２回行われるため、量子化ノイズ電力が√２倍になってしまう。量子化ノイズをさらに低減させるには、同じ構成の回路を複数並べて、各々のＴＤＣ値を平均化することで低減させることが可能だが、その分、回路規模と消費電力が増大してしまう。遅延素子の遅延時間を短くするのが最も有効であるが、一般に、遅延時間は、トランジスタの性能や容量成分など製造プロセスの性能で限界が決まってしまい、低減することは容易ではない。
【0034】
そこで量子化ノイズを低減させるために実施された先行技術が、次の図に示される特許文献１におけるＴＤＣである。
【0035】
図８は、特許文献１におけるＴＤＣの構成例を示す。特許文献１におけるＴＤＣは、基準クロックと対象クロックの時間差に応じた幅のＰＦＤパルス信号を生成するＰＦＤ回路と、発振器と、デコーダと、差分検出器とで構成されている。発振器にはＰＦＤ回路で生成したＰＦＤパルス信号と、基準クロック（この例では、基準クロックの極性を反転させた信号）が入力される。そして、発振器からは、基準クロックのタイミングで保持した周回情報と位置情報が出力され、デコーダによって仮想位相情報が算出される。その後、差分検出器によって差分を検出することで、ＴＤＣ値が得られる。
【0036】
図９は、特許文献１におけるＴＤＣに用いられる発振器の構成例を示す。このような発振器は、インバータを遅延素子として用いたＮ段のリングオシレータを含み、各遅延素子の出力には出力値を保持するラッチ回路がそれぞれ接続される。また、発振器は、リングオシレータの周回数をカウントする周回カウンタを備える。インバータで構成される各遅延素子には、動作モードを制御する制御信号としてＰＦＤパルスがそれぞれ入力される。遅延素子は、この制御信号によって遅延時間が切り替わる回路になっている。例えば、遅延素子は、制御信号がＨｉｇｈの場合に遅延時間が短く、制御信号がＬｏｗの場合に遅延時間が長くなるように遅延時間を切り替え可能である。
【0037】
図１０は、特許文献１におけるＴＤＣに用いられてよい差分検出器の構成例を示す。差分検出器は、基準クロックが１クロック前の時点における仮想位相情報を保持する第１のＤフリップフロップ（ＤＦＦ）と、入力された仮想位相情報と当該第１のＤＦＦの出力との差分を演算する減算器と、オーバーフロー処理部で構成され、上記差分をオーバーフロー処理した値をＴＤＣ値として出力する。オーバーフロー処理については上述のとおりであるので、ここでは説明を省略する。
【0038】
図１１は、特許文献１におけるＴＤＣに用いられてよい差分検出器の別の構成例を示す。発振器に内蔵されているラッチの回路構成によっては、基準クロックの状態によってデータ保持が途中で解除されてしまう場合もある。そのため、差分検出器は、仮想位置情報を取り込んで基準クロックが１クロック前の時点における仮想位相情報を保持する第１のＤＦＦと、第１のＤＦＦの出力を取り込んで基準クロックが２クロック前の時点における仮想位相情報を保持する第２のＤＦＦと、第１のＤＦＦの出力と第２のＤＦＦの出力の差分を演算する減算器と、オーバーフロー処理部で構成され、上記差分をオーバーフロー処理した値をＴＤＣ値として出力してもよい。
【0039】
【0040】
図１２は、特許文献１におけるＴＤＣ変換を表す図を示す。本図において、縦軸は仮想位相情報を示し、横軸は時間を示している。なお、実際には仮想位相情報（すなわち、発振器の出力をデコードした結果であるＴＤＣ出力コード）が量子的な値をとるため、グラフは非常に細かい階段波形になるが、本図においては、簡略化のため直線で描かれている。本図に示されるように、ＴＤＣ出力は時間の経過に対してその傾きが２種類に変化しながら増加していく。ＰＦＤパルスがＨｉｇｈの期間は、遅延素子の遅延時間を短くするように切り替えることで、発振器を発振周波数の高い高速動作モードで動作させる。これにより、ＰＦＤパルスがＨｉｇｈの期間は、ＴＤＣ出力の変化の傾きが大きくなる。一方で、ＰＦＤパルスがＬｏｗの期間は、遅延素子の遅延時間を長くするように切り替えることで、発振器を発振周波数の低い低速動作モードで動作させる。これにより、ＰＦＤパルスがＬｏｗの期間は、ＴＤＣ出力の変化の傾きが小さくなる。なお、ＰＦＤパルスがＨｉｇｈとなる時間幅は、本図においては、対象クロックの立上りから基準クロックの立下りまでの時間と一致する。しかしながら、これはＰＦＤ回路の構成によって決まるもので、必ずしもこの関係である必要はない。仮想位相情報は基準クロックの立上りのタイミングで保持され、図示するようにそれぞれ保持したタイミングとその１回前のタイミングでの値の差がＴＤＣ値となる。
【0041】
この構成における量子化ノイズの挙動について説明する。ｎ番目のＴＤＣ値Ｄ［ｎ］は、ＴＤＣ出力コードＤｒ［ｎ］を用いて、Ｄ［ｎ］＝Ｄｒ［ｎ］－Ｄｒ［ｎ－１］と表される。ＴＤＣ出力コードＤｒ［ｎ］は、理想的なＴＤＣにおける真の値Ｄｔ［ｎ］と、量子化で生じた量子化誤差Ｅｒ［ｎ］を用いて、Ｄｒ［ｎ］＝Ｄｔ［ｎ］＋Ｅｒ［ｎ］で表される。すなわち、ｎ番目のＴＤＣ値Ｄ［ｎ］は、Ｄ［ｎ］＝Ｄｔ［ｎ］－Ｄｔ［ｎ－１］＋Ｅｒ［ｎ］－Ｅｒ［ｎ－１］となる。つまり、ｎ番目のＴＤＣ値Ｄ［ｎ］に含まれる量子化誤差Ｅｑ［ｎ］は、Ｅｑ［ｎ］＝Ｅｒ［ｎ］－Ｅｒ［ｎ－１］となる。これを信号処理におけるモデルで描くと、次の図のようにＺ－１で遅延した値を差し引く形になる。
【0042】
図１３は、特許文献１におけるＴＤＣ変換の量子化ノイズの伝達モデルを表す図を示す。この信号処理モデルの伝達関数Ｈ（Ｚ）は、Ｈ（Ｚ）＝１－Ｚ－１で表され、その絶対値｜Ｈ（Ｚ）｜は次式で表される。このように、特許文献１におけるＴＤＣ変換により、１次の微分のノイズシェーピング効果を得ることが分かる。
【数1】
【0043】
ここで、ｆｓは基準クロックの周波数であり、ｆはノイズの周波数成分である。一般に、量子化ノイズは、周波数成分に対して一様に分布するホワイトノイズであるが、この場合は、ノイズシェーピング効果によって周波数が低い成分ほどノイズが抑圧される。例えば、基準クロックの周波数が８０ＭＨｚだとすると、量子化ノイズのうちの１ＭＨｚの成分はおよそ２１ｄＢ程度抑圧されることになり、ＰＬＬの位相ノイズの低減に大きく寄与することとなる。次に、この構成における電源電圧の変化に対する位相ノイズへの影響を抑える効果について説明する。図８から図１１で示したＴＤＣを用いた場合の電源電圧の変化に対する応答を、次の図に示す。
【0044】
図１４は、特許文献１におけるＴＤＣ変換の電源依存性を表す図を示す。図9に示す遅延素子は、通常は、ＣＭＯＳトランジスタで構成した単純なインバータであり、電源電圧が高くなると遅延時間は短くなり、電源電圧が低くなると遅延時間は長くなるのが一般的である。そのため、たとえＰＦＤパルスの幅が同じ場合であっても、電源電圧の違いにより得られるＴＤＣ値は大きく変わってしまう。これは、ＰＬＬを構成してＴＤＣの出力値が一定になるようにフィードバックをかけた場合、電源電圧によってＰＬＬがロックしたときのＰＦＤパルスの幅が変わることを意味する。すなわち、電源電圧の変動が分周クロックの位相を変動させることになるため、電源電圧の変動がＰＬＬの位相ノイズとして現れることを意味している。そこで、特許文献１ではこのような対策として、次の図に示す構成を用いている。
【0045】
図１５は、特許文献１におけるＴＤＣの別の構成例を示す。本図に示されるＴＤＣにおいては、図８に示されるＴＤＣに加えて、常に一定の速度で動作する第２の発振器と、第２のデコーダと、第２の差分検出器と、を更に備える。そして、第２の差分検出器の出力に一定の係数を掛け合わせたものを、第１の差分検出器の出力から差し引くことで、ＴＤＣ値を得ている。
【0046】
この構成におけるＴＤＣ変換と、電源電圧の変化に対する影響について、次の図を用いて説明する。
【0047】
図１６は、特許文献１の別の構成例におけるＴＤＣ変換を表す図を示す。本図において、縦軸は仮想位相情報を示し、横軸は時間を示している。また、本図において実線は第１の発振器による仮想位相情報を示し、破線は第２の発振器による仮想位相情報に一定の係数を掛け合わせたものを示している。また、本図左は電源電圧が低い場合を示し、本図右は電源電圧が高い場合を示している。第１の発振器の応答は既に述べたようにＰＦＤパルスがＨｉｇｈの区間に相当する高速動作区間で高速に変化し、それ以外では低速に変化する。一方で、第２の発振器については、常に一定の速度で値が変化する。基準クロックで取り込んだ第１の発振器の仮想位相情報と、第２の発振器の仮想位相情報に一定の係数を掛けた値との差分がＴＤＣ値となる。ここで、このＴＤＣ値が０になるようにＰＬＬのフィードバックをかけることで、ＰＦＤパルス幅が適切に調整され、ＰＬＬがロックする。この場合、例えば電源電圧が高くなると、第１の発振器の遅延素子の遅延時間が短くなるため、１周期で変化する仮想位相情報も大きくなるが、第２の発振器の遅延素子の遅延時間も同様に短くなるため、連動して１周期で変化する仮想位相情報も大きくなり、結果としてＰＬＬがロックされている状況では出力されるＴＤＣ値は変化しない。つまり、電源電圧が変化してもＰＬＬロック時のＰＦＤパルス幅が変化することがなく、電源電圧の変化が位相ノイズに変換されることはない。そのため、電源電圧のゆっくりとした変化に対しては、位相ノイズへの影響を抑えることができる。しかしながら、電源電圧の急峻な変化に対しては、性能が劣化する。この構成における電源電圧の変動のシミュレーション結果を次の図に示す。
【0048】
図１７は、特許文献１の別の構成例における電源電圧変動を表す図を示す。本図において縦軸は上から基準クロック、ＰＦＤパルス、電源電圧、および、消費電流を示し、横軸は時間を示している。本図に示すシミュレーション結果を得るにあたっては、インバータの遅延時間を高速に切り替えながらリングオシレータを動作させている。一般的に、リングオシレータの消費電流は、遅延時間と各インバータ入力の容量成分の掛け算に比例し、遅延時間が短い、すなわち高速に動作するほど消費電流が多くなる。そのため、ＰＦＤパルスによってリングオシレータの動作を、高速動作モードと低速動作モードとの間で切り替えた際、リングオシレータが消費する電流は大きく変化することになる。本図の一番下のグラフは、リングオシレータの消費電流を示しており、ＰＦＤパルスがＨｉｇｈの間、すなわち高速動作区間中に消費電流が大きく増加し、それ以外の区間では消費電流が非常に少なくなっていることが分かる。実際の回路では電源は理想の電源とは異なり、寄生抵抗成分やインダクタンス成分などの有限のインピーダンスを持っている。そのため、消費電流が急激に変化した際に電源電圧が高速に変動する。この際、ＰＦＤパルスの幅が短い場合、この電源電圧の変化が収束しないまま次の動作モードに遷移する。電源電圧が変化している間は、当然ながらその電源電圧に応じて遅延素子の遅延時間も時々刻々と変化するため、一定の遅延時間にはならない。したがって、電源電圧の変化が収束しないまま次の動作モードに移行するようなケースでは、ＰＦＤパルスの幅によって電源電圧の変動に対する遅延時間変化の影響がまちまちになってしまい、ＴＤＣ値に誤差を生じさせてしまう。この誤差が結果として位相ノイズとなりＰＬＬの低ノイズ化の妨げになってしまう。つまり、特許文献１のような構成では自身の電流変化によって発生させた高速な電源電圧変化に対しては耐性を持たず、電源電圧変化によって生じる誤差によりノイズ性能を劣化させてしまうという課題があった。
【0049】
同様の課題は特許文献２でもみられる。特許文献２では、発振器のゲーティング動作時（上述の説明におけるＰＦＤパルスがＨｉｇｈの間に相当）に変化する電流量を小さくすることでスイッチングノイズを小さくしているが、根本的にはスイッチングノイズによる影響がある点で特許文献１と同様である。
【0050】
そこで、このような状況を鑑み、これより先に示す各実施形態においては、ゲーティング動作時に発生する電源のスイッチングノイズを抑えることで、ノイズ性能の良いＴＤＣを提供することを目的とする。
【0051】
図１８は、第１の実施形態に係るＴＤ変換器１０の構成例を示す。ＴＤ変換器１０は、複数の発振器においてそれぞれ保持された複数の位相情報を用いて、基準クロックと対象クロックの時間差をデジタル出力値に変換する。この際、ＴＤ変換器１０は、複数の発振器のうちの少なくとも２つの発振器を、当該時間差を示す入力信号に応じて発振周波数が互いに異なる動作モードで動作させる。ここで、このような入力信号は、基準クロックと対象クロックの時間差に応じたパルス幅を持つパルス信号であってよい。
【0052】
ＴＤ変換器１０は、ＰＦＤ回路１００と、第１の否定回路２００と、第２の否定回路３００と、複数の発振器４００と、演算回路５００と、を備える。
【0053】
ＰＦＤ回路１００には、基準となる基準クロックと、基準クロックとの時間差を検知すべき対象となる対象クロックとが入力される。なお、ＴＤ変換器１０がＰＬＬ回路に用いられる場合、フィードバッククロックである分周クロックが当該「対象クロック」として用いられてよい。ＰＦＤ回路１００は、基準クロックと対象クロックの時間差に応じたパルス幅を持つパルス信号であるＰＦＤパルスを生成し、これを出力する。
【0054】
第１の否定回路２００には、基準クロックが入力される。第１の否定回路２００は、否定演算を実行し、基準クロックの極性を反転させた信号を出力する。
【0055】
第２の否定回路３００には、ＰＦＤパルスが入力される。第２の否定回路３００は、否定演算を実行し、ＰＦＤパルスの極性を反転させた信号を出力する。
【0056】
複数の発振器４００は、第１の発振器４００Ａおよび第２の発振器４００Ｂを少なくとも有する。本実施形態においては、複数の発振器４００が第１の発振器４００Ａおよび第２の発振器４００Ｂの２つの発振器のみを有する場合を一例として示している。しかしながら、複数の発振器４００は、第１の発振器４００Ａおよび第２の発振器４００Ｂに加えて、１または複数の他の発振器を有してもよい。ここで、特に区別する必要がない限り、第１の発振器４００Ａ、第２の発振器４００Ｂ、および、他の発振器を、発振器４００と総称することとする。全ての発振器４００は、電気的特性が極力同じになるように、同一の回路構成で、回路の配置等も同一であることが望ましい。
【0057】
第１の発振器４００Ａおよび第２の発振器４００Ｂのそれぞれは、少なくとも、高速動作モード、および、発振周波数が高速動作モードよりも低い低速動作モードの２つの動作モードで動作可能に構成され、制御信号によって２つの動作モードを切り替え可能に構成されてよい。この際、第１の発振器４００Ａは、ＰＦＤパルスを動作モードを切り替える制御信号として用いる一方、第２の発振器４００Ｂは、ＰＦＤパルスの極性を反転させた信号を動作モードを切り替える制御信号として用いてよい。
【0058】
より詳細には、第１の発振器４００Ａには、ＰＦＤ回路１００の出力（すなわち、ＰＦＤパルス）と、第１の否定回路２００の出力（すなわち、基準クロックの極性を反転させた信号）とが入力されてよい。そして、第１の発振器４００Ａは、ＰＦＤパルスの値に応じて高速動作モードと低速動作モードとを切り替えてよい。一方、第２の発振器４００Ｂには、第２の否定回路３００の出力（すなわち、ＰＦＤパルスの極性を反転させた信号）と、第１の否定回路２００の出力とが入力されてよい。そして、第２の発振器４００Ｂは、ＰＦＤパルスの極性を反転させた信号の値に応じて高速動作モードと低速動作モードとを切り替えてよい。これにより、第１の発振器４００Ａが高速動作モードで動作する場合に第２の発振器４００Ｂが低速動作モードで動作し、第１の発振器４００Ａが低速動作モードで動作する場合に第２の発振器４００Ｂが高速動作モードで動作してよい。第１の発振器４００Ａおよび第２の発振器４００Ｂは、例えばこのようにして、基準クロックと対象クロックの時間差を示す入力信号（ＰＦＤパルス）に応じて発振周波数が互いに異なる動作モードで動作することができる。
【0059】
発振器４００は、基準クロック（本図においては、基準クロックの極性を反転させた信号）に従って、位相情報を保持する。ここで、発振器４００が遅延素子をリング状に縦続接続させたリングオシレータを含む場合、このような位相情報には、リングオシレータの周回数を示す周回情報、および、入力の論理レベルと出力の論理レベルとが等しくなる遅延素子の位置を示す位置情報が含まれてよい。
【0060】
演算回路５００は、複数の発振器４００において基準クロックに従ってそれぞれ保持された複数の位相情報を用いて、基準クロックと対象クロックの時間差に応じたデジタル出力値を算出する。ここで、複数の位相情報のそれぞれは、上述のとおり、リングオシレータの周回数を示す周回情報、および、入力の論理レベルと出力の論理レベルとが等しくなる遅延素子の位置を示す位置情報を含んでよい。
【0061】
演算回路５００は、複数のデコーダ５１０と、複数の差分検出器５２０と、演算処理部５３０と、を有してよい。
【0062】
複数のデコーダ５１０は、複数の位相情報について、周回情報および位置情報を用いて仮想的な位相情報を示す仮想位相情報をそれぞれ算出してよい。本実施形態においては、複数のデコーダ５１０が、第１のデコーダ５１０Ａおよび第２のデコーダ５１０Ｂのみを含む場合を一例として示している。しかしながら、複数のデコーダ５１０は、第１のデコーダ５１０Ａおよび第２のデコーダ５１０Ｂに代えて、または、加えて、１または複数の他のデコーダを有してもよい。ここで、特に区別する必要がない限り、第１のデコーダ５１０Ａ、第２のデコーダ５１０Ｂ、および、他のデコーダを、デコーダ５１０と総称することとする。
【0063】
デコーダ５１０は、対応する発振器４００に含まれるリングオシレータを構成する遅延素子の段数をＮとして、周回情報×段数Ｎ＋位相情報を演算することにより、ＴＤＣ出力コードである仮想位相情報を算出してよい。第１のデコーダ５１０Ａは、第１の発振器４００Ａにより保持された位相情報に含まれる周回情報および位置情報を用いて、第１の仮想位相情報を算出してよい。同様に、第２のデコーダ５１０Ｂは、第２の発振器４００Ｂにより保持された位相情報に含まれる周回情報および位置情報を用いて、第２の仮想位相情報を算出してよい。
【0064】
複数の差分検出器５２０は、複数のデコーダ５１０により算出された複数の仮想位相情報をそれぞれ入力し、入力された仮想位相情報と、基準クロックが１クロック前の時点における仮想位相情報との差分を示すＴＤＣ値をそれぞれ検出してよい。本実施形態においては、複数の差分検出器５２０が、第１の差分検出器５２０Ａおよび第２の差分検出器５２０Ｂのみを含む場合を一例として示している。しかしながら、複数の差分検出器５２０は、第１の差分検出器５２０Ａおよび第２の差分検出器５２０Ｂに代えて、または、加えて、１または複数の他の差分検出器を有してもよい。ここで、特に区別する必要がない限り、第１の差分検出器５２０Ａ、第２の差分検出器５２０Ｂ、および、他の差分検出器を、差分検出器５２０と総称することとする。
【0065】
差分検出器５２０は、図１０に示されるように、基準クロックが１クロック前の時点における仮想位相情報を保持する第１のＤＦＦと、入力された仮想位相情報と当該第１のＤＦＦの出力との差分を演算する減算器と、オーバーフロー処理部と、で構成されてよい。これに代えて、差分検出器５２０は、図１１に示されるように、仮想位置情報を取り込んで基準クロックが１クロック前の時点における仮想位相情報を保持する第１のＤＦＦと、第１のＤＦＦの出力を取り込んで基準クロックが２クロック前の時点における仮想位相情報を保持する第２のＤＦＦと、第１のＤＦＦの出力と第２のＤＦＦの出力の差分を演算する減算器と、オーバーフロー処理部と、で構成されてもよい。第１の差分検出器５２０Ａには、第１のデコーダ５１０Ａにより算出された第１の仮想位相情報と、基準クロックとが入力されてよい。そして、第１の差分検出器５２０Ａは、入力された第１の仮想位相情報と、基準クロックが１クロック前の時点における第１の仮想位相情報との差分を示す第１のＴＤＣ値を検出してよい。同様に、第２の差分検出器５２０Ｂには、第２のデコーダ５１０Ｂにより算出された第２の仮想位相情報と、基準クロックとが入力されてよい。そして、第２の差分検出器５２０Ｂは、入力された第２の仮想位相情報と、基準クロックが１クロック前の時点における第２の仮想位相情報との差分を示す第２のＴＤＣ値を検出してよい。
【0066】
演算処理部５３０は、複数の差分検出器５２０により検出された複数のＴＤＣ値に基づいて基準クロックと対象クロックの時間差に応じたデジタル出力値を算出してよい。本実施形態においては、演算処理部５３０は、第１の差分検出器５２０Ａにより検出された第１のＴＤＣ値、および、第２の差分検出器５２０Ｂにより検出された第２のＴＤＣ値に基づいて、基準クロックと対象クロックの時間差に応じたデジタル出力値を算出してよい。演算処理部５３０の詳細については後述する。
【0067】
図１９は、発振器４００に含まれてよいリングオシレータの構成例を示す。リングオシレータにおいては、遅延素子４１０としてインバータが用いられてよい。そして、このような遅延素子４１０がリング状に縦続接続されていてよい。各遅延素子４１０には、動作モードを制御する制御信号がそれぞれ入力されてよい。遅延素子４１０は、この制御信号によって遅延時間が切り替わる回路になっていてよい。例えば、遅延素子４１０は、制御信号がＨｉｇｈの場合に遅延時間が短く、制御信号がＬｏｗの場合に遅延時間が長くなるように遅延時間を切り替え可能であってよい。
【0068】
複数の発振器４００のそれぞれは、このように遅延素子４１０をリング状に縦続接続させたリングオシレータを含んでよい。ここで、上述のとおり、第１の発振器４００Ａは、ＰＦＤパルスを制御信号として用いてよい。したがって、第１の発振器４００Ａは、ＰＦＤパルスがＨｉｇｈの場合に、遅延素子４１０の遅延時間が短くなるように切り替えることにより高速動作モードで動作してよい。また、第１の発振器４００Ａは、ＰＦＤパルスがＬｏｗの場合に、遅延素子４１０の遅延時間が長くなるように切り替えることにより低速動作モードで動作してよい。一方、第２の発振器４００Ｂは、ＰＦＤパルスの極性を反転させた信号を制御信号として用いてよい。したがって、第２の発振器４００Ｂは、ＰＦＤパルスがＨｉｇｈの場合に、遅延素子４１０の遅延時間が長くなるように切り替えることにより低速動作モードで動作してよい。また、第２の発振器４００Ｂは、ＰＦＤパルスがＬｏｗの場合に、遅延素子４１０の遅延時間が短くなるように切り替えることにより高速動作モードで動作してよい。第１の発振器４００Ａおよび第２の発振器４００Ｂのそれぞれは、例えばこのようにして入力信号（ＰＦＤパルス）に応じて遅延素子４１０における遅延時間を切り替えることにより、動作モードを切り替え可能に構成されてよい。
【0069】
なお、ここでは図示を省略するが、複数の発振器４００のそれぞれには、図９に示されるように、各遅延素子４１０の出力値を基準クロック（本実施形態においては、基準クロックの極性を反転させた信号）のタイミングで保持するラッチ回路と、リングオシレータの周回数をカウントする周回カウンタが含まれていてよい。
【0070】
図２０は、演算処理部５３０の第１の構成例を示す。第１の構成例に係る演算処理部５３０は、依存値抽出部５３２を含んでよい。依存値抽出部５３２は、複数のＴＤＣ値のそれぞれから、基準クロックと対象クロックの時間差に依存して変化する値を示す依存値を抽出してよい。より詳細には、依存値抽出部５３２は、第１の減算器５３３で構成されてよい。第１の減算器５３３は、複数のＴＤＣ値のうちの第１のＴＤＣ値と第２のＴＤＣ値との差分を演算してよい。依存値抽出部５３２は、第１の減算器５３３により演算された第１のＴＤＣ値と第２のＴＤＣ値との差分を依存値として抽出してよい。第１の構成例において、依存値抽出部５３２は、このようにして抽出された依存値をデジタル出力値として出力してよい。これについて、グラフを用いて詳細に説明する。
【0071】
図２１は、第１の構成例に係る演算処理部５３０による演算の様子を示す。本図において、縦軸はＴＤＣ値を示し、横軸は基準クロックと対象クロックの時間差、すなわち、ＰＦＤパルスのパルス幅を示している。また、本図において、一点鎖線は第１のＴＤＣ値を示し、二点鎖線は第２のＴＤＣ値を示し、実線は第１の減算器５３３の出力値を示している。
【0072】
第１のＴＤＣ値は、ＰＦＤパルスのパルス幅が長くなると第１の発振器４００Ａが１周期の間に高速動作モードで動作する時間の割合が増えるため、値が大きくなる。そのため、第１のＴＤＣ値は、正の傾きを持つ。一方、第２のＴＤＣ値は、ＰＦＤパルスのパルス幅が長くなると第２の発振器４００Ｂが１周期の間に低速動作モードで動作する時間の割合が増えるため、値が小さくなる。そのため、第２のＴＤＣ値は、負の傾きを持つ。
【0073】
したがって、第１のＴＤＣ値と第２のＴＤＣ値との差分を演算する第１の減算器５３３の出力値は、ＰＦＤパルスのパルス幅に応じて、より大きく変化する応答を示す。この例においては、第１のＴＤＣ値から第２のＴＤＣ値を引いているため、正の傾きを持つ応答を示している。このように、第１の減算器５３３は、各々のＴＤＣ値から、ＰＦＤパルスのパルス幅に依存して変化する値を示す依存値を抽出する依存値抽出部５３２、すなわち、時間差情報抽出部としての機能を提供する。第１の構成例において、依存値抽出部５３２は、例えばこのようにして抽出された時間差情報を示す依存値をデジタル出力値として出力してよい。
【0074】
図２２は、演算処理部５３０の第２の構成例を示す。本図においては、図２０と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第２の構成例に係る演算処理部５３０は、第１の構成例に係る演算処理部５３０が含む機能部に加えて、非依存値抽出部５３４と、乗算器５３７と、差分出力部５３８と、を更に含んでよい。
【0075】
非依存値抽出部５３４は、複数のＴＤＣ値のそれぞれから、基準クロックと対象クロックの時間差に依存しない値を示す非依存値を抽出してよい。より詳細には、非依存値抽出部５３４は、加算器５３５で構成されてよい。加算器５３５は、複数のＴＤＣ値のうちの第１のＴＤＣ値と第２のＴＤＣ値との和を演算してよい。非依存値抽出部５３４は、加算器５３５により演算された第１のＴＤＣ値と第２のＴＤＣ値との和を非依存値として抽出してよい。
【0076】
乗算器５３７は、非依存値抽出部５３４により抽出された非依存値に予め定められた係数を乗算してよい。
【0077】
差分出力部５３８は、依存値抽出部５３２により抽出された依存値と、非依存値抽出部５３４により抽出された非依存値との差分を演算し、当該差分をデジタル出力値として出力してよい。より詳細には、差分出力部５３８は、第２の減算器５３９で構成されてよい。第２の減算器５３９は、依存値抽出部５３２により抽出された依存値と、非依存値抽出部５３４により抽出され乗算器５３７により係数が乗算された非依存値との差分を演算してよい。差分出力部５３８は、第２の減算器５３９により演算された差分をデジタル値として出力してよい。これについて、グラフを用いて詳細に説明する。
【0078】
図２３は、第２の構成例に係る演算処理部５３０による演算の様子を示す。本図において、縦軸はＴＤＣ値を示し、横軸は基準クロックと対象クロックの時間差、すなわち、ＰＦＤパルスのパルス幅を示している。また、本図において、一点鎖線は第１の減算器５３３の出力値を示し、二点鎖線は加算器５３５の出力値を示し、点線は乗算器５３７の出力値を示し、実線は第２の減算器５３９の出力値を示している。
【0079】
第１の発振器４００Ａおよび第２の発振器４００Ｂは、同一の回路構成および同一の回路配置を用いることで、電気的特性がほぼ等しくなる。したがって、第１のＴＤＣ値の傾きの絶対値と第２のＴＤＣ値の傾きの絶対値は、ほぼ等しくなる。そのため、第１のＴＤＣ値と第２のＴＤＣ値との和を演算する加算器５３５の出力は、ＰＦＤパルスのパルス幅に依存しない値を示す非依存値を抽出する非依存値抽出部５３４としての機能を提供する。乗算器５３７は、このようにパルス幅に対して略一定の値をとる加算器５３５の出力に対して、予め定められた適切な係数を掛けてよい。そして、第２の減算器５３９は、第１の減算器５３３の出力と、乗算器５３７の出力との差分を演算することで最終的なデジタル出力値を得てよい。
【0080】
第２の構成例に係る演算処理部５３０においては、例えばこのようにして、乗算器５３７における係数によってＴＤＣ出力のゼロクロス点を制御することができる。したがって、このようなＴＤ変換器１０を用いたＰＬＬ回路においては、どの位相状態でＰＬＬをロックさせるかを制御することができる。また、電源電圧が基準クロックの周期に比べて十分遅い速度で増減した場合は、第１の発振器４００Ａおよび第２の発振器４００Ｂが同じ比率で動作スピードが増減するため、第１の減算器５３３の出力値および加算器５３５の出力値も同じ比率で増減することになる。これにより、最終的に得られるデジタル出力値のゼロクロス点が変化することがないため、ＰＬＬ回路においてロック状態となる位相差が電源によって変化することはない。
【0081】
なお、一般に、Ｆｒａｃｔｉｏｎａｌ－Ｎ ＰＬＬと呼ばれるタイプのＰＬＬ回路では、図２の分周器における分周数を動的に変化させることで平均して小数点以下の分周数を実現させている。したがって、基準クロックの位相と分周クロックの位相との差は時間的に増減を繰り返しながら、平均すると一定の位相差となるように動作する。つまり、ＰＦＤパルスのパルス幅は、ある程度の変動幅を持つこととなる。ＰＦＤ回路は、一般的に安定的に動作する位相差範囲が決まっており、例えばＰＦＤパルスのパルス幅がゼロになる場合や、最大幅になる場合には、不連続な応答を示す。そのため、安定したＰＬＬ動作を実現するためには、このような領域を避ける必要がある。
【0082】
デジタル出力値がゼロクロス点となる位相差はＰＦＤパルスのパルス幅の平均値となる位相差であるため、乗算器５３７に与えられる係数は、Ｆｒａｃｔｉｏｎａｌ－Ｎ ＰＬＬとして動作したときに取り得るＰＦＤパルスの変動幅を考慮し、ＰＦＤ回路が安定的に動作するように決められる必要がある。なお、乗算器５３７に与えられる係数はＰＬＬ回路を安定的に動作させるために予め定められた設計値であってよく、ＰＬＬ回路が安定的に動作している範囲内において、この係数の選び方がＴＤ変換器１０の効果に直接影響を与えるものではない。
【0083】
図２４は、演算処理部５３０の第３の構成例を示す。本図においては、図２２と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第２の構成例に係る演算処理部５３０においては、加算器５３５の出力を乗算器５３７に入力し、乗算器５３７の出力と第１の減算器５３３の出力について第２の減算器５３９で差をとってデジタル出力値としていた。第３の構成例に係る演算処理部５３０においては、第１の減算器５３３の出力を乗算器５３７に入力し、乗算器５３７の出力と加算器５３５の出力について第２の減算器５３９で差をとってデジタル出力値としてもよい。
【0084】
図２５は、第３の構成例に係る演算処理部５３０による演算の様子を示す。本図において、縦軸はＴＤＣ値を示し、横軸は基準クロックと対象クロックの時間差、すなわち、ＰＦＤパルスのパルス幅を示している。また、本図において、一点鎖線は第１の減算器５３３の出力値を示し、二点鎖線は加算器５３５の出力値を示し、点線は乗算器５３７の出力値を示し、実線は第２の減算器５３９の出力値を示している。
【0085】
第３の構成例に係る演算処理部５３０において、乗算器５３７は、ＰＦＤパルスのパルス幅に対して正の傾きを持つ応答を示す第１の減算器５３３の出力に対して、予め定められた適切な係数を掛けてよい。そして、第２の減算器５３９は、乗算器５３７の出力と、加算器５３５の出力との差分を演算することで最終的なデジタル出力値を得てよい。すなわち、乗算器５３７は、非依存値抽出部５３４により抽出された非依存値に予め定められた係数を乗算することに代えて、依存値抽出部５３２により抽出された依存値に予め定められた係数を乗算してもよい。したがって、演算処理部５３０は、第２の構成例または第３の構成例のように、依存値または非依存値に予め定められた係数を乗算する乗算器５３７を更に含むことができる。
【0086】
第２の構成例と同様、第３の構成例に係る演算処理部５３０においても、乗算器５３７における係数によってＴＤＣ出力のゼロクロス点を制御することができる。したがって、このようなＴＤ変換器１０を用いたＰＬＬ回路においては、どの位相状態でＰＬＬをロックさせるかを制御することができる。また、電源電圧が基準クロックの周期に比べて十分遅い速度で増減した場合は、第１の発振器４００Ａおよび第２の発振器４００Ｂが同じ比率で動作スピードが増減するため、第１の減算器５３３の出力値および加算器５３５の出力値も同じ比率で増減することになる。これにより、最終的に得られるデジタル出力値のゼロクロス点が変化することがないため、ＰＬＬ回路においてロック状態となる位相差が電源によって変化することはない。このように、ＴＤ変換器１０は、第３の構成例に係る演算処理部５３０を用いても、第２の構成例に係る演算処理部５３０を用いた場合と同様な効果を得ることができる。
【0087】
図２６は、第１の実施形態に係るＴＤ変換器１０のタイミングチャートの例を示す。本図において、縦軸は上から、対象クロック、基準クロック、ＰＦＤパルス、第１の発振器４００Ａの動作モード、第２の発振器４００Ｂの動作モード、第１の仮想位相情報、第２の仮想位相情報、第１のＴＤＣ値、第２のＴＤＣ値、および、デジタル出力値を示し、横軸は時間を示している。
【0088】
本図に示されるように、ＰＦＤパルスは、対象クロックの立上りおよび基準クロックの立上りのタイミングで生成されている。そして、このようなＰＦＤパルスがＨｉｇｈの期間においては、第１の発振器４００Ａが高速動作モードで動作し、第２の発振器４００Ｂが低速動作モードで動作する一方、ＰＦＤパルスがＬｏｗの期間においては、第１の発振器４００Ａが低速動作モードで動作し、第２の発振器４００Ｂが高速動作モードで動作している。
【0089】
そして、基準クロックの立下りのタイミングで第１の仮想位相情報（すなわち、第１のデコーダ５１０Ａの出力）、および、第２の仮想位相情報（すなわち、第２のデコーダ５１０Ｂの出力）が更新されている。また、基準クロックの立上りのタイミングで第１のＴＤＣ値（すなわち、第１の差分検出器５２０Ａの出力）、および、第２のＴＤＣ値（すなわち、第２の差分検出器５２０Ｂの出力）が更新され、これに応じてデジタル出力値も更新されている。
【0090】
図２７は、第１の実施形態に係るＴＤ変換器１０における電源電圧変動を表す図を示す。本図において縦軸は上から基準クロック、ＰＦＤパルス、電源電圧、および、消費電流を示し、横軸は時間を示している。本図に示すシミュレーション結果を得るにあたっては、図１７に示すシミュレーション結果を得た場合と同様に、インバータの遅延時間を高速に切り替えながらリングオシレータを動作させている。
【0091】
図１７においては、ＰＦＤパルスの変化に応じて消費電流が変化することで電源電圧が変化してしまっていたが、本図においては、ＰＦＤパルスの変化に応じた電源電圧の変化はほとんど見られない。これは、第１の実施形態に係るＴＤ変換器１０において、第１の発振器４００Ａおよび第２の発振器４００Ｂの２つの発振器４００が互いに異なる動作モードで相補的に動作するため、本図に示されるように、２つの発振器４００を合わせた消費電流が一定となっていることに起因している。このように、第１の実施形態に係るＴＤ変換器１０においては、ＰＦＤパルスに応じた電源電圧の変化が生じず、発振器４００の動作が常に理想的な電源電圧化で動作することになるため、電源電圧の変化によるデジタル出力値の誤差が生じず、より正確なＴＤ変換を実現することができる。
【0092】
図２８は、第２の実施形態に係るＴＤ変換器１０の構成例を示す。本図においては、図１８と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第１の実施形態においては、第１の発振器４００Ａおよび第２の発振器４００Ｂが、同一極性のクロック信号（基準クロックの極性を反転させた信号）に従って位相情報を保持する場合を一例として示した。しかしながら、第２の実施形態においては、第１の発振器４００Ａおよび第２の発振器４００Ｂが、極性の異なるクロック信号に従って位相情報を保持してよい。
【0093】
第１の実施形態においては、第２の発振器４００Ｂには、第２の否定回路３００の出力と、第１の否定回路２００の出力とが入力されていたが、第２の実施形態においては、第２の発振器４００Ｂには、第２の否定回路３００の出力と、基準クロックとが入力されてよい。したがって、第２の実施形態においては、第１の発振器４００Ａが基準クロックの極性を反転させた信号に従って位相情報を保持する一方、第２の発振器４００Ｂが基準クロックに従って位相情報を保持してよい。第２の実施形態においては、第１の発振器４００Ａおよび第２の発振器４００Ｂは、例えばこのようにして、極性の異なるクロック信号に従って位相情報を保持してよい。
【0094】
また、第２の実施形態に係るＴＤ変換器１０は、ＤＦＦ６００を更に備えてよい。ＤＦＦ６００には、第２のデコーダ５１０Ｂにより算出された第２の仮想位相情報と、第１の否定回路２００の出力とが入力されてよい。そして、ＤＦＦ６００は、第２のデコーダ５１０Ｂの出力を、第１の発振器４００Ａと同一極性のクロック信号（基準クロックの極性を反転させた信号）で取り込んだ後、第２の差分検出器５２０Ｂへ出力してよい。
【0095】
なお、他の構成例として、ＤＦＦ６００に基準クロックを入力し、第２の差分検出器５２０Ｂに第１の否定回路２００の出力を入力してもよい。すなわち、ＤＦＦ６００に用いるクロックを第２の発振器４００Ｂに用いるクロックと同一極性とし、第２の差分検出器５２０Ｂに用いるクロックを第１の差分検出器５２０Ａに用いるクロックと逆極性としてもよい。
【0096】
図２９は、第２の実施形態に係るＴＤ変換器１０のタイミングチャートの例を示す。本図において、縦軸は上から、対象クロック、基準クロック、ＰＦＤパルス、第１の発振器４００Ａの動作モード、第２の発振器４００Ｂの動作モード、第１の仮想位相情報、第２の仮想位相情報、ＤＦＦ６００の出力、第１のＴＤＣ値、第２のＴＤＣ値、および、デジタル出力値を示し、横軸は時間を示している。
【0097】
第１の実施形態においては、第２の仮想位相情報が、第１の仮想位相情報と同じく、基準クロックの立下りのタイミングで更新されていたのに対して、第２の実施形態においては、第２の仮想位相情報が、基準クロックの立上りのタイミングで更新されている。そして、基準クロックの立下りのタイミングでＤＦＦ６００の出力が更新されている。
【0098】
第１の実施形態においては、第２の仮想位相情報の取得が、第２の発振器４００Ｂが高速動作モードで動作している間に行われていた。しかしながら、第２の実施形態においては、第２の仮想位相情報の取得を、第２の発振器４００Ｂが低速動作モードを終了させる直前のタイミングで行うことができるため、第２の発振器４００Ｂに含まれるラッチ回路および周回カウンタに求められる対応動作速度を緩和させることができる。
【0099】
図３０は、第３の実施形態に係るＴＤ変換器１０の構成例を示す。本図においては、図１８と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第３の実施形態において、複数の発振器４００は、第３の発振器４００Ｃを更に含んでよい。そして、第３の実施形態においては、第２の発振器４００Ｂには、第２の否定回路３００の出力のみが入力され、第１の否定回路２００の出力は入力されなくてよい。すなわち、第２の発振器４００Ｂは、第１の発振器４００Ａと互いに異なる動作モードで動作しさえすればよく、位相情報を保持する必要はない。したがって、第３の実施形態において、複数のデコーダ５１０は、第２のデコーダ５１０Ｂを含まなくてよい。また、複数の差分検出器５２０は、第２の差分検出器５２０Ｂを含まなくてよい。一方、複数のデコーダ５１０は、第３のデコーダ５１０Ｃを含んでよい。また、複数の差分検出器５２０は、第３の差分検出器５２０Ｃを含んでよい。
【0100】
第３の発振器４００Ｃもまた、第１の発振器４００Ａおよび第２の発振器４００Ｂと同様、電気的特性が極力同じになるように、同一の回路構成で、回路の配置等も同一であることが望ましい。
【0101】
第３の発振器４００Ｃには、第１の否定回路２００の出力（すなわち、基準クロックの極性を反転させた信号）が入力されてよい。一方、第３の発振器４００Ｃには、いずれの信号も動作モードを制御する制御信号として入力されなくてよい。つまり、第３の発振器４００Ｃは、ＰＦＤパルスのパルス幅によらず、常に一定の発振周波数で動作してよい。すなわち、第３の実施形態においては、第１の発振器４００ＡがＰＦＤパルスを制御信号として動作モードを切り替え、第２の発振器４００ＢがＰＦＤパルスの極性を反転させた信号を制御信号として動作モードを切り替える一方、第３の発振器４００Ｃは、発振周波数が常に一定の固定動作モードで動作し続けてよい。なお、本図においては、１組の発振器４００（第１の発振器４００Ａおよび第２の発振器４００Ｂ）のみを高速動作モードおよび低速動作モードで相補的に動作させ、１つの発振器４００（第３の発振器４００Ｃ）のみを固定動作モードで動作させる場合を一例として示したが、これに限定されるものではない。複数組の発振器４００を高速動作モードおよび低速動作モードで相補的に動作させてもよいし、複数の発振器４００を固定動作モードで動作させてもよいし、複数組の発振器４００を高速動作モードおよび低速動作モードで相補的に動作させ、かつ、複数の発振器４００を固定動作モードで動作させてもよい。
【0102】
第３の発振器４００Ｃは、第１の発振器４００Ａと同様、基準クロック（本図においては、基準クロックの極性を反転させた信号）に従って、位相情報を保持する。このような位相情報には、周回情報および位置情報が含まれてよい。
【0103】
第３のデコーダ５１０Ｃは、第１のデコーダ５１０Ａと同様、第３の発振器４００Ｃにより保持された位相情報に含まれる周回情報および位置情報を用いて、第３の仮想位相情報を算出してよい。
【0104】
第３の差分検出器５２０Ｃは、第１の差分検出器５２０Ａと同様、入力された第３の仮想位相情報と、基準クロックが１クロック前の時点における第３の仮想位相情報との差分を示す第３のＴＤＣ値を検出してよい。
【0105】
演算処理部５３０は、第１の差分検出器５２０Ａにより検出された第１のＴＤＣ値、および、第３の差分検出器５２０Ｃにより検出された第３のＴＤＣ値に基づいて、基準クロックと対象クロックの時間差に応じたデジタル出力値を算出してよい。第３の実施形態に係る演算処理部５３０の詳細を次の図に示す。
【0106】
図３１は、演算処理部５３０の第４の構成例を示す。本図においては、図２２と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第４の構成例に係る演算処理部５３０は、依存値抽出部５３２および非依存値抽出部５３４を含んでいなくてよい。また、乗算器５３７は、第３のＴＤＣ値に予め定められた係数を乗算してよい。そして、第２の減算器５３９は、第１のＴＤＣ値と、乗算器５３７の出力との差分を演算し、当該差分をデジタル出力値として出力してよい。
【0107】
図３２は、第４の構成例に係る演算処理部５３０による演算の様子を示す。本図において、縦軸はＴＤＣ値を示し、横軸は基準クロックと対象クロックの時間差、すなわち、ＰＦＤパルスのパルス幅を示している。また、本図において、一点鎖線は第１のＴＤＣ値を示し、二点鎖線は第３のＴＤＣ値を示し、点線は乗算器５３７の出力値を示し、実線は第２の減算器５３９の出力値を示している。
【0108】
第１のＴＤＣ値は、ＰＦＤパルスのパルス幅が長くなると第１の発振器４００Ａが１周期の間に高速動作モードで動作する時間の割合が増えるため、値が大きくなる。そのため、第１のＴＤＣ値は、正の傾きを持つ。一方、第３のＴＤＣ値は、第３の発振器４００Ｃが常に一定の発振周波数で動作しているため、ＰＦＤパルスのパルス幅に依存しない一定の出力となる。乗算器５３７は、このようにパルス幅に対して略一定の値をとる第３のＴＤＣ値に対して、予め定められた適切な係数を掛けてよい。そして、第２の減算器５３９は、第１のＴＤＣ値と、乗算器５３７の出力との差分を演算することで最終的なデジタル出力値を得てよい。
【0109】
第３の実施形態に係るＴＤ変換器１０においても、乗算器５３７における係数によってＴＤＣ出力のゼロクロス点を制御することができる。したがって、このようなＴＤ変換器１０を用いたＰＬＬ回路においても、どの位相状態でＰＬＬをロックさせるかを制御することができる。また、電源電圧が基準クロックの周期に比べて十分遅い速度で増減した場合は、第１の発振器４００Ａおよび第３の発振器４００Ｃが同じ比率で動作スピードが増減するため、第１のＴＤＣ値および第３のＴＤＣ値も同じ比率で増減することになる。これにより、最終的に得られるデジタル出力値のゼロクロス点が変化することがないため、ＰＬＬ回路においてロック状態となる位相差が電源によって変化することはない。
【0110】
また、第３の実施形態に係るＴＤ変換器１０においても、第１の発振器４００Ａおよび第２の発振器４００Ｂの２つの発振器４００が互いに異なる動作モードで相補的に動作するため、２つの発振器４００を合わせた消費電流が一定となる。そのため、ＰＦＤパルスに応じた電源電圧の変化が生じず、発振器４００の動作が常に理想的な電源電圧化で動作することになる。これにより、電源電圧の変化によるデジタル出力値の誤差が生じず、より正確なＴＤ変換を実現することができる。
【0111】
図３３は、第４の実施形態に係るＴＤ変換器１０の構成例を示す。本図においては、図１８および図３０と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第４の実施形態に係るＴＤ変換器１０は、第１の実施形態に係るＴＤ変換器１０に、第３の実施形態に係るＴＤ変換器１０における第３の発振器４００Ｃ、第３のデコーダ５１０Ｃ、および、第３の差分検出器５２０Ｃを加えたものである。なお、本図においては、１組の発振器４００（第１の発振器４００Ａおよび第２の発振器４００Ｂ）のみを高速動作モードおよび低速動作モードで相補的に動作させ、１つの発振器４００（第３の発振器４００Ｃ）のみを固定動作モードで動作させる場合を一例として示したが、これに限定されるものではない。複数組の発振器４００を高速動作モードおよび低速動作モードで相補的に動作させてもよいし、複数の発振器４００を固定動作モードで動作させてもよいし、複数組の発振器４００を高速動作モードおよび低速動作モードで相補的に動作させ、かつ、複数の発振器４００を固定動作モードで動作させてもよい。第４の実施形態に係る演算処理部５３０の詳細を次の図に示す。
【0112】
図３４は、演算処理部５３０の第５の構成例を示す。本図においては、図３１と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第４の構成例に係る演算処理部５３０においては、第２の減算器５３９は、第１のＴＤＣ値と、第２のＴＤＣ値および乗算器５３７の出力との差分を演算し、当該差分をデジタル出力値として出力してよい。
【0113】
図３５は、第５の構成例に係る演算処理部５３０による演算の様子を示す。本図において、縦軸はＴＤＣ値を示し、横軸は基準クロックと対象クロックの時間差、すなわち、ＰＦＤパルスのパルス幅を示している。また、本図において、一点鎖線は第１のＴＤＣ値を示し、二点鎖線は第２のＴＤＣ値を示し、点線は第３のＴＤＣ値を示し、破線は第１のＴＤＣ値と第２のＴＤＣ値との差分を示し、長破線は乗算器５３７の出力値を示し、実線は第２の減算器５３９の出力値を示している。
【0114】
第１のＴＤＣ値は、ＰＦＤパルスのパルス幅が長くなると第１の発振器４００Ａが１周期の間に高速動作モードで動作する時間の割合が増えるため、値が大きくなる。そのため、第１のＴＤＣ値は、正の傾きを持つ。一方、第２のＴＤＣ値は、ＰＦＤパルスのパルス幅が長くなると第２の発振器４００Ｂが１周期の間に低速動作モードで動作する時間の割合が増えるため、値が小さくなる。そのため、第２のＴＤＣ値は、負の傾きを持つ。したがって、第１のＴＤＣ値と第２のＴＤＣ値との差分は、ＰＦＤパルスのパルス幅に応じて、より大きく変化する応答を示す。この例においては、第１のＴＤＣ値から第２のＴＤＣ値を引いているため、正の傾きを持つ応答を示している。
【0115】
また、第３のＴＤＣ値は、第３の発振器４００Ｃが常に一定の発振周波数で動作しているため、ＰＦＤパルスのパルス幅に依存しない一定の出力となる。乗算器５３７は、このようにパルス幅に対して略一定の値をとる第３のＴＤＣ値に対して、予め定められた適切な係数をかけてよい。そして、第２の減算器５３９は、第１のＴＤＣ値と第２のＴＤＣ値の差分から乗算器５３７の出力値を差し引くことで最終的なデジタル出力値を得てよい。
【0116】
第４の実施形態に係るＴＤ変換器１０においても、乗算器５３７における係数によってＴＤＣ出力のゼロクロス点を制御することができる。したがって、このようなＴＤ変換器１０を用いたＰＬＬ回路においても、どの位相状態でＰＬＬをロックさせるかを制御することができる。また、電源電圧が基準クロックの周期に比べて十分遅い速度で増減した場合は、第１の発振器４００Ａ、第２の発振器４００Ｂ、および、第３の発振器４００Ｃが同じ比率で動作スピードが増減するため、第１のＴＤＣ値、第２のＴＤＣ値、および、第３のＴＤＣ値も同じ比率で増減することになる。これにより、最終的に得られるデジタル出力値のゼロクロス点が変化することがないため、ＰＬＬ回路においてロック状態となる位相差が電源によって変化することはない。
【0117】
また、第４の実施形態に係るＴＤ変換器１０においても、第１の発振器４００Ａおよび第２の発振器４００Ｂの２つの発振器４００が互いに異なる動作モードで相補的に動作するため、２つの発振器４００を合わせた消費電流が一定となる。そのため、ＰＦＤパルスに応じた電源電圧の変化が生じず、発振器４００の動作が常に理想的な電源電圧化で動作することになる。これにより、電源電圧の変化によるデジタル出力値の誤差が生じず、より正確なＴＤ変換を実現することができる。
【0118】
図３６は、第５の実施形態に係るＴＤ変換器１０の構成例を示す。本図においては、図１８と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第１の実施形態に係るＴＤ変換器１０においては、１組の発振器４００（第１の発振器４００Ａおよび第２の発振器４００Ｂ）を異なる動作モードで相補的に動作させる場合を一例として示したが、第５の実施形態に係るＴＤ変換器１０においては、２組の発振器４００を異なる動作モードで相補的に動作させてよい。
【0119】
第５の実施形態に係るＴＤ変換器１０において、複数の発振器４００は、第４の発振器４００Ａ´と、第５の発振器４００Ｂ´と、を更に含んでよい。第４の発振器４００Ａ´は第１の発振器４００Ａと同様であってよく、第５の発振器４００Ｂ´は第２の発振器４００Ｂと同様であってよいので、ここでは説明を省略する。
【0120】
また、複数のデコーダ５１０は、第４のデコーダ５１０Ａ´と、第５のデコーダ５１０Ｂ´と、を更に含んでよい。第４のデコーダ５１０Ａ´は第１のデコーダ５１０Ａと同様であってよく、第５のデコーダ５１０Ｂ´は第２のデコーダ５１０Ｂと同様であってよいので、ここでは説明を省略する。
【0121】
また、複数の差分検出器５２０は、第４の差分検出器５２０Ａ´と、第５の差分検出器５２０Ｂ´と、を更に含んでよい。第４の差分検出器５２０Ａ´は第１の差分検出器５２０Ａと同様であってよく、第５の差分検出器５２０Ｂ´は第２の差分検出器５２０Ｂと同様であってよいので、ここでは説明を省略する。第４の差分検出器５２０Ａ´は、第４のＴＤＣ値を検出し、第５の差分検出器５２０Ｂ´は、第５のＴＤＣ値を検出するものとする。第５の実施形態に係る演算処理部５３０の詳細を次の図に示す。
【0122】
図３７は、演算処理部５３０の第６の構成例を示す。本図においては、図２２と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。第６の構成例に係る演算処理部５３０においては、第１の減算器５３３は、第１のＴＤＣ値と第４のＴＤＣ値を合算したものから、第２のＴＤＣ値および第５のＴＤＣ値を差し引いてよい。また、加算器５３５は、第１のＴＤＣ値、第２のＴＤＣ値、第４のＴＤＣ値、および、第５のＴＤＣ値全てを合算してよい。
【0123】
第６の実施形態に係るＴＤ変換器１０においては、各々の箇所で発生する量子化ノイズや発振器４００の動作時に生じるその他のノイズの影響を、第１の実施形態と比較して１／√２に低減することができる。なお、上述の説明では、２組の発振器４００を異なる動作モードで相補的に動作させる場合を一例として示したが、相補的に動作させる発振器４００の組は、２組に限らず、Ｎ組に拡張することもできる。この場合、ノイズの影響は１／√Ｎとなるため、更なるノイズ低減効果が期待できる。ただし、消費電流が常に一定となる必要があるため、同時に高速動作する発振器４００の数と低速動作する発振器４００の数は同数とする必要がある。
【0124】
ここまで様々な実施形態を用いて説明したとおり、ゲーティング動作時の消費電流の変化を極限まで小さく抑え、それにより電源電圧のスイッチングの発生を抑えられ、ＴＤ変換時のスイッチングノイズ因のノイズを小さくすることが可能なＴＤ変換器１０が提供されてよい。また、このようなＴＤ変換器１０を備えるＰＬＬ回路が提供されてよい。なお、上述の説明では各実施形態をそれぞれ別々に説明したが、これら実施形態は特に矛盾がない限り他の実施形態と適宜組み合わせて実施されてよい。
【0125】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0126】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0127】
１０ ＴＤ変換器
１００ ＰＦＤ回路
２００ 第１の否定回路
３００ 第２の否定回路
４００ 発振器
４１０ 遅延素子
５００ 演算回路
５１０ デコーダ
５２０ 差分検出器
５３０ 演算処理部
５３２ 依存値抽出部
５３３ 第１の減算器
５３４ 非依存値抽出部
５３５ 加算器
５３７ 乗算器
５３８ 差分出力部
５３９ 第２の減算器
６００ ＤＦＦ
１００ ＰＦＤ回路
２００ 第１の否定回路
３００ 第２の否定回路
４００ 発振器
４１０ 遅延素子
５００ 演算回路
５１０ デコーダ
５２０ 差分検出器
５３０ 演算処理部
５３２ 依存値抽出部
５３３ 第１の減算器
５３４ 非依存値抽出部
５３５ 加算器
５３７ 乗算器
５３８ 差分出力部
５３９ 第２の減算器
６００ ＤＦＦ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】