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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043401
(43)【公開日】2024-03-29
(54)【発明の名称】コンパレータ
(51)【国際特許分類】
H03K 5/08 20060101AFI20240322BHJP
H03F 3/45 20060101ALN20240322BHJP
【ＦＩ】
H03K5/08 E
H03F3/45 110
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022148572
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】吉田 晴彦
【テーマコード（参考）】
5J039
5J500
【Ｆターム（参考）】
5J039DA05
5J039DA09
5J039KK17
5J039KK18
5J039MM03
5J039MM04
5J500AA01
5J500AA12
5J500AA59
5J500AC36
5J500AC62
5J500AC81
5J500AF06
5J500AF10
5J500AF12
5J500AH02
5J500AH09
5J500AH25
5J500AK05
5J500AK09
5J500AK47
5J500AM17
5J500AM21
5J500DN01
5J500DN22
5J500DN24
5J500DP01
5J500DP03
(57)【要約】
【課題】回路電流を増加させることなく、応答特性を改善したコンパレータを提供する。
【解決手段】遷移期間検出部４が、第１のフォールデッドカスコード部３１の第１の出力段及び第２のフォールデッドカスコード部３２の第２の出力段の出力である接続ノードＡ，Ｂが反転する遷移期間以外にトランジスタＭ１０１又はＭ１０２のドレイン電流ＩＭ１０１又はＩＭ１０２を定電流発生部５に供給し、遷移期間にドレイン電流ＩＭ１０１又はＩＭ１０２を遮断する。定電流発生部５が、遷移期間検出部４からドレイン電流ＩＭ１０１又はＩＭ１０２が供給されると、トランジスタＭ５１，Ｍ１１のドレイン電流ＩＭ５１，ＩＭ１１を減らす。
【選択図】図１
【解決手段】遷移期間検出部４が、第１のフォールデッドカスコード部３１の第１の出力段及び第２のフォールデッドカスコード部３２の第２の出力段の出力である接続ノードＡ，Ｂが反転する遷移期間以外にトランジスタＭ１０１又はＭ１０２のドレイン電流ＩＭ１０１又はＩＭ１０２を定電流発生部５に供給し、遷移期間にドレイン電流ＩＭ１０１又はＩＭ１０２を遮断する。定電流発生部５が、遷移期間検出部４からドレイン電流ＩＭ１０１又はＩＭ１０２が供給されると、トランジスタＭ５１，Ｍ１１のドレイン電流ＩＭ５１，ＩＭ１１を減らす。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の入力電位及び第２の入力電位の電位差に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタと、前記第１の差動トランジスタに直列接続された第１の負荷抵抗器と、前記第２の差動トランジスタに直列接続された第２の負荷抵抗器とを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続された第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続された第４のトランジスタとを有し、前記第４のトランジスタが第１の出力段を構成する第１のフォールデッドカスコード部と、
前記第２の差動トランジスタにフォールデッドカスコード接続された第５のトランジスタと、前記第１の差動トランジスタにフォールデッドカスコード接続された第６のトランジスタとを有し、前記第６のトランジスタが第２の出力段を構成する第２のフォールデッドカスコード部と、
前記第１の出力段及び前記第２の出力段の出力に接続されて出力信号を出力する出力回路と、
前記差動入力部と、前記第１のフォールデッドカスコード部及び第２のフォールデッドカスコード部へ各々供給する第１の電流を生成する電流発生部と、
前記第１の出力段及び前記第２の出力段の出力が反転する遷移期間でない場合、第２の電流を前記電流発生部に供給し、前記遷移期間に前記第２の電流を遮断する遷移期間検出部とを備え、
前記電流発生部が、前記遷移期間検出部から前記第２の電流が供給されると、前記第１の電流を減らす、
コンパレータ。
前記第１の差動トランジスタにフォールデッドカスコード接続された第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続された第４のトランジスタとを有し、前記第４のトランジスタが第１の出力段を構成する第１のフォールデッドカスコード部と、
前記第２の差動トランジスタにフォールデッドカスコード接続された第５のトランジスタと、前記第１の差動トランジスタにフォールデッドカスコード接続された第６のトランジスタとを有し、前記第６のトランジスタが第２の出力段を構成する第２のフォールデッドカスコード部と、
前記第１の出力段及び前記第２の出力段の出力に接続されて出力信号を出力する出力回路と、
前記差動入力部と、前記第１のフォールデッドカスコード部及び第２のフォールデッドカスコード部へ各々供給する第１の電流を生成する電流発生部と、
前記第１の出力段及び前記第２の出力段の出力が反転する遷移期間でない場合、第２の電流を前記電流発生部に供給し、前記遷移期間に前記第２の電流を遮断する遷移期間検出部とを備え、
前記電流発生部が、前記遷移期間検出部から前記第２の電流が供給されると、前記第１の電流を減らす、
コンパレータ。
【請求項2】
請求項１に記載のコンパレータにおいて、
前記電流発生部が、第７のトランジスタと、前記第７のトランジスタに直列接続された第３の抵抗器と、前記第３の抵抗器に直列接続された第４の抵抗器とを有し、
前記第７のトランジスタのソース又はエミッタが前記第３の抵抗器に接続され、
前記第７のトランジスタのゲート又はベースに第３の入力電位が供給される端子が接続され、
前記第４の抵抗器のみに前記第２の電流が供給され、
前記第７のトランジスタに流れる電流が前記第１の電流として生成される
コンパレータ。
前記電流発生部が、第７のトランジスタと、前記第７のトランジスタに直列接続された第３の抵抗器と、前記第３の抵抗器に直列接続された第４の抵抗器とを有し、
前記第７のトランジスタのソース又はエミッタが前記第３の抵抗器に接続され、
前記第７のトランジスタのゲート又はベースに第３の入力電位が供給される端子が接続され、
前記第４の抵抗器のみに前記第２の電流が供給され、
前記第７のトランジスタに流れる電流が前記第１の電流として生成される
コンパレータ。
【請求項3】
請求項１に記載のコンパレータにおいて、
前記電流発生部が、第８のトランジスタと、前記第８のトランジスタに直列接続された第５の抵抗器と、第９のトランジスタと、前記第９のトランジスタの直列接続された第６の抵抗器とを備え、
前記第８のトランジスタ及び前記第５の抵抗器と、前記第９のトランジスタ及び前記第６の抵抗器とが並列接続され、
前記第８のトランジスタのソース又はエミッタが前記第５の抵抗器に接続され、
前記第８のトランジスタのゲート又はベースに第３の入力電位が供給される端子が接続され、
前記第９のトランジスタのソース又はエミッタが前記第６の抵抗器に接続され、
前記第９のトランジスタのゲート又はベースに前記第３の入力電位が供給される前記端子が接続され、
前記第６の抵抗器のみに前記第２の電流が供給され、
前記第８のトランジスタ及び前記第９のトランジスタに流れる電流の和が前記第１の電流として生成される、
コンパレータ。
前記電流発生部が、第８のトランジスタと、前記第８のトランジスタに直列接続された第５の抵抗器と、第９のトランジスタと、前記第９のトランジスタの直列接続された第６の抵抗器とを備え、
前記第８のトランジスタ及び前記第５の抵抗器と、前記第９のトランジスタ及び前記第６の抵抗器とが並列接続され、
前記第８のトランジスタのソース又はエミッタが前記第５の抵抗器に接続され、
前記第８のトランジスタのゲート又はベースに第３の入力電位が供給される端子が接続され、
前記第９のトランジスタのソース又はエミッタが前記第６の抵抗器に接続され、
前記第９のトランジスタのゲート又はベースに前記第３の入力電位が供給される前記端子が接続され、
前記第６の抵抗器のみに前記第２の電流が供給され、
前記第８のトランジスタ及び前記第９のトランジスタに流れる電流の和が前記第１の電流として生成される、
コンパレータ。
【請求項4】
請求項１に記載のコンパレータにおいて、
前記遷移期間検出部が、第１０のトランジスタ及び第１１のトランジスタを有し、
前記第１０のトランジスタのソース又はエミッタが前記第１の出力段の出力に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続され、
前記第１１のトランジスタのソース又はエミッタが前記第２の出力段の出力に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続され、
前記第１０のトランジスタ及び前記第１１のトランジスタのそれぞれのドレイン又はコレクタが前記電流発生部に接続された、
コンパレータ。
前記遷移期間検出部が、第１０のトランジスタ及び第１１のトランジスタを有し、
前記第１０のトランジスタのソース又はエミッタが前記第１の出力段の出力に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続され、
前記第１１のトランジスタのソース又はエミッタが前記第２の出力段の出力に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続され、
前記第１０のトランジスタ及び前記第１１のトランジスタのそれぞれのドレイン又はコレクタが前記電流発生部に接続された、
コンパレータ。
【請求項5】
請求項１に記載のコンパレータにおいて、
前記遷移期間検出部が、第１２のトランジスタ及び第１３のトランジスタを有し、
前記第１２のトランジスタのソース又はエミッタが前記第１の出力段の出力に接続され、ゲート又はベースが前記第３のトランジスタのソース又はエミッタに接続され、
前記第１３のトランジスタのソース又はエミッタが前記第２の出力段の出力に接続され、ゲート又はベースが前記第５のトランジスタのソース又はエミッタに接続され、
前記第１２のトランジスタ及び前記第１３のトランジスタのそれぞれのドレイン又はコレクタが前記電流発生部に接続された、
コンパレータ。
前記遷移期間検出部が、第１２のトランジスタ及び第１３のトランジスタを有し、
前記第１２のトランジスタのソース又はエミッタが前記第１の出力段の出力に接続され、ゲート又はベースが前記第３のトランジスタのソース又はエミッタに接続され、
前記第１３のトランジスタのソース又はエミッタが前記第２の出力段の出力に接続され、ゲート又はベースが前記第５のトランジスタのソース又はエミッタに接続され、
前記第１２のトランジスタ及び前記第１３のトランジスタのそれぞれのドレイン又はコレクタが前記電流発生部に接続された、
コンパレータ。
【請求項6】
請求項１に記載のコンパレータにおいて、
前記出力回路が、前記第１の出力段の出力がゲート又はベースに接続された第１４のトランジスタと、
前記第２の出力段の出力がゲート又はベースに接続された第１５のトランジスタと、
前記第１４のトランジスタと直列接続され、ゲート又はベースが前記第１５のトランジスタのドレイン又はコレクタに接続された第１６のトランジスタとを有し、
前記第１４のトランジスタと前記第１６のトランジスタとの接続点から前記出力信号を出力する、
コンパレータ。
前記出力回路が、前記第１の出力段の出力がゲート又はベースに接続された第１４のトランジスタと、
前記第２の出力段の出力がゲート又はベースに接続された第１５のトランジスタと、
前記第１４のトランジスタと直列接続され、ゲート又はベースが前記第１５のトランジスタのドレイン又はコレクタに接続された第１６のトランジスタとを有し、
前記第１４のトランジスタと前記第１６のトランジスタとの接続点から前記出力信号を出力する、
コンパレータ。
【請求項7】
請求項６に記載のコンパレータにおいて、
前記出力回路が、前記第１５のトランジスタと直列接続され、ゲート又はベースが前記第１４のトランジスタと前記第１６のトランジスタとの接続点に接続された第１７のトランジスタを有する、
コンパレータ。
前記出力回路が、前記第１５のトランジスタと直列接続され、ゲート又はベースが前記第１４のトランジスタと前記第１６のトランジスタとの接続点に接続された第１７のトランジスタを有する、
コンパレータ。
【請求項8】
請求項６に記載のコンパレータにおいて、
前記第１４のトランジスタ及び前記第１５のトランジスタの閾値電圧が、前記第３のトランジスタ～前記第６のトランジスタの閾値電圧よりも低い、
コンパレータ。
前記第１４のトランジスタ及び前記第１５のトランジスタの閾値電圧が、前記第３のトランジスタ～前記第６のトランジスタの閾値電圧よりも低い、
コンパレータ。
【請求項9】
請求項１～８の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータ。
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータ。
【請求項10】
請求項１～８の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータ。
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、コンパレータに関する。
【背景技術】
【0002】
地球温暖化の原因は、ＣＯ２のような温暖効果ガスの濃度上昇により、大気の温室効果が強まったことによると考えられており、通信情報化社会の急速な進展に伴い、電子機器の低消費電力化も大きな課題になってきている。電子機器には多くの半導体集積回路が使用されており、半導体集積回路に幅広く使われるコンパレータは、応答速度と消費電流が主要な性能として挙げられる。コンパレータの応答速度と消費電流は反比例の関係にあることから、消費電流を増加させずに入力信号に対する応答特性を改善し、地球温暖化の抑制に貢献しようとするものである。
【0003】
半導体集積回路に用いられるコンパレータとして、図６に示すような回路が知られている（例えば、特許文献１など参照）。図６に示されているコンパレータ１００は、差動入力部１０２と、フォールデッドカスコード部１０３と、定電流発生部１０５と、出力回路１０６とを主たる構成要素として構成される。また、このような回路構成のコンパレータにおいては、定電流発生部１０５で生成される電流を増加させることで、応答特性が改善される。
【0004】
差動入力部１０２は、ソースが共通接続された差動トランジスタＭ１，Ｍ２と、そのドレインに各々接続された負荷抵抗器Ｒ１，Ｒ２と、差動トランジスタＭ１，Ｍ２の共通ソースと正電源電圧ＶＤＤとの間に接続された定電流を供給するトランジスタＭ１２とにより構成されている。
【0005】
フォールデッドカスコード部１０３は、負荷抵抗器Ｒ１，Ｒ２と各々ソースが接続されたトランジスタＭ３，Ｍ４と、そのドレインと正電源電圧ＶＤＤとの間に各々接続された定電流を供給するトランジスタＭ１３，Ｍ１４と、ドレイン及びゲートがトランジスタＭ４のドレインに接続され、ソースがトランジスタＭ４のゲートに接続されたトランジスタＭ５とを有している。フォールデッドカスコード部１０３においては、トランジスタＭ３とトランジスタＭ４とをカレントミラー接続して、トランジスタＭ４のドレインとトランジスタＭ１４のドレインとの接続点より、出力を取り出すように構成されている。
【0006】
出力回路１０６は、ゲートがフォールデッドカスコード部１０３の出力に接続され、ソースが負電源電圧ＶＳＳに接続されたトランジスタＭ６と、そのドレインと正電源電圧ＶＤＤとの間に接続された定電流源６１とから成り、トランジスタＭ６と定電流源６１との接続点より、出力信号ＶＯＵＴを取り出すように構成されている。
【0007】
また、トランジスタＭ５は、トランジスタＭ６のゲート電位の上昇を抑制し、伝搬遅延時間が短縮されると共に、伝搬遅延時間の電源電圧依存性を改善させている（例えば、非特許文献１など参照）。
【0008】
定電流発生部１０５は、抵抗器Ｒ５と、ソースが抵抗器Ｒ５を介して負電源電圧ＶＳＳに接続され、ゲートにバイアス電位ＶＢが印加されたトランジスタＭ５１とにより構成されている。定電流発生部１０５で生成された電流は、トランジスタＭ１１にカレントミラー接続されたトランジスタＭ１２，Ｍ１３，Ｍ１４を介して、差動入力部１０２とフォールデッドカスコード部１０３に各々電流を供給している。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特許第４６７７２８４号公報
【非特許文献】
【0010】
【非特許文献1】吉田晴彦著 ＣＭＯＳアナログＩＣ回路の実務設計 ＣＱ出版社 ２０１０年 （ｐ１４４、図４.１０）
【発明の概要】
【発明が解決しようとする課題】
【0011】
上述の構成を有する従来のコンパレータは、応答特性を改善するためには、回路電流を増加させないといけないという課題があった。
【0012】
発明は、上述した事情に鑑みてなされたものであり、その目的は、回路電流を増加させることなく、応答特性を改善したコンパレータを提供することにある。
【課題を解決するための手段】
【0013】
前述した目的を達成するために、本発明に係るコンパレータは、下記［１］～［１０］を特徴としている。
［１]
第１の入力電位及び第２の入力電位の電位差に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタと、前記第１の差動トランジスタに直列接続された第１の負荷抵抗器と、前記第２の差動トランジスタに直列接続された第２の負荷抵抗器とを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続された第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続された第４のトランジスタとを有し、前記第４のトランジスタが第１の出力段を構成する第１のフォールデッドカスコード部と、
前記第２の差動トランジスタにフォールデッドカスコード接続された第５のトランジスタと、前記第１の差動トランジスタにフォールデッドカスコード接続された第６のトランジスタとを有し、前記第６のトランジスタが第２の出力段を構成する第２のフォールデッドカスコード部と、
前記第１の出力段及び前記第２の出力段の出力に接続されて出力信号を出力する出力回路と、
前記差動入力部と、前記第１のフォールデッドカスコード部及び第２のフォールデッドカスコード部へ各々供給する第１の電流を生成する電流発生部と、
前記第１の出力段及び前記第２の出力段の出力が反転する遷移期間以外に第２の電流を前記電流発生部に供給し、前記遷移期間に前記第２の電流を遮断する遷移期間検出部とを備え、
前記電流発生部が、前記遷移期間検出部から前記第２の電流が供給されると、前記第１の電流を減らす、
コンパレータであること。
［２］
［１］に記載のコンパレータにおいて、
前記電流発生部が、第７のトランジスタと、前記第７のトランジスタに直列接続された第３の抵抗器と、前記第３の抵抗器に直列接続された第４の抵抗器とを有し、
前記第７のトランジスタのソース又はエミッタが前記第３の抵抗器に接続され、
前記第７のトランジスタのゲート又はベースに第３の入力電位が供給される端子が接続され、
前記第４の抵抗器のみに前記第２の電流が供給され、
前記第７のトランジスタに流れる電流が前記第１の電流として生成される
コンパレータであること。
［３］
［１］に記載のコンパレータにおいて、
前記電流発生部が、第８のトランジスタと、前記第８のトランジスタに直列接続された第５の抵抗器と、第９のトランジスタと、前記第９のトランジスタの直列接続された第６の抵抗器とを備え、
前記第８のトランジスタ及び前記第５の抵抗器と、前記第９のトランジスタ及び前記第６の抵抗器とが並列接続され、
前記第８のトランジスタのソース又はエミッタが前記第５の抵抗器に接続され、
前記第８のトランジスタのゲート又はベースに第３の入力電位が供給される端子が接続され、
前記第９のトランジスタのソース又はエミッタが前記第６の抵抗器に接続され、
前記第９のトランジスタのゲート又はベースに前記第３の入力電位が供給される前記端子が接続され、
前記第６の抵抗器のみに前記第２の電流が供給され、
前記第８のトランジスタ及び前記第９のトランジスタに流れる電流の和が前記第１の電流として生成される、
コンパレータであること。
［４］
［１］に記載のコンパレータにおいて、
前記遷移期間検出部が、第１０のトランジスタ及び第１１のトランジスタを有し、
前記第１０のトランジスタのソース又はエミッタが前記第１の出力段の出力に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続され、
前記第１１のトランジスタのソース又はエミッタが前記第２の出力段の出力に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続され、
前記第１０のトランジスタ及び前記第１１のトランジスタのそれぞれのドレイン又はコレクタが前記電流発生部に接続された、
コンパレータであること。
［５］
［１］に記載のコンパレータにおいて、
前記遷移期間検出部が、第１２のトランジスタ及び第１３のトランジスタを有し、
前記第１２のトランジスタのソース又はエミッタが前記第１の出力段の出力に接続され、ゲート又はベースが前記第３のトランジスタのソース又はエミッタに接続され、
前記第１３のトランジスタのソース又はエミッタが前記第２の出力段の出力に接続され、ゲート又はベースが前記第５のトランジスタのソース又はエミッタに接続され、
前記第１２のトランジスタ及び前記第１３のトランジスタのそれぞれのドレイン又はコレクタが前記電流発生部に接続された、
コンパレータであること。
［６］
［１］に記載のコンパレータにおいて、
前記出力回路が、前記第１の出力段の出力がゲート又はベースに接続された第１４のトランジスタと、
前記第２の出力段の出力がゲート又はベースに接続された第１５のトランジスタと、
前記第１４のトランジスタと直列接続され、ゲート又はベースが前記第１５のトランジスタのドレイン又はコレクタに接続された第１６のトランジスタとを有し、
前記第１４のトランジスタと前記第１６のトランジスタとの接続点から前記出力信号を出力する、
コンパレータであること。
［７］
［６］に記載のコンパレータにおいて、
前記出力回路が、前記第１５のトランジスタと直列接続され、ゲート又はベースが前記第１４のトランジスタと前記第１６のトランジスタとの接続点に接続された第１７のトランジスタを有する、
コンパレータであること。
［８］
［６］に記載のコンパレータにおいて、
前記第１４のトランジスタ及び前記第１５のトランジスタの閾値電圧が、前記第３のトランジスタ～前記第６のトランジスタの閾値電圧よりも低い、
コンパレータであること。
［９］
［１］～［８］の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータであること。
［１０］
［１］～［８］の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータであること。
［１]
第１の入力電位及び第２の入力電位の電位差に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタと、前記第１の差動トランジスタに直列接続された第１の負荷抵抗器と、前記第２の差動トランジスタに直列接続された第２の負荷抵抗器とを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続された第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続された第４のトランジスタとを有し、前記第４のトランジスタが第１の出力段を構成する第１のフォールデッドカスコード部と、
前記第２の差動トランジスタにフォールデッドカスコード接続された第５のトランジスタと、前記第１の差動トランジスタにフォールデッドカスコード接続された第６のトランジスタとを有し、前記第６のトランジスタが第２の出力段を構成する第２のフォールデッドカスコード部と、
前記第１の出力段及び前記第２の出力段の出力に接続されて出力信号を出力する出力回路と、
前記差動入力部と、前記第１のフォールデッドカスコード部及び第２のフォールデッドカスコード部へ各々供給する第１の電流を生成する電流発生部と、
前記第１の出力段及び前記第２の出力段の出力が反転する遷移期間以外に第２の電流を前記電流発生部に供給し、前記遷移期間に前記第２の電流を遮断する遷移期間検出部とを備え、
前記電流発生部が、前記遷移期間検出部から前記第２の電流が供給されると、前記第１の電流を減らす、
コンパレータであること。
［２］
［１］に記載のコンパレータにおいて、
前記電流発生部が、第７のトランジスタと、前記第７のトランジスタに直列接続された第３の抵抗器と、前記第３の抵抗器に直列接続された第４の抵抗器とを有し、
前記第７のトランジスタのソース又はエミッタが前記第３の抵抗器に接続され、
前記第７のトランジスタのゲート又はベースに第３の入力電位が供給される端子が接続され、
前記第４の抵抗器のみに前記第２の電流が供給され、
前記第７のトランジスタに流れる電流が前記第１の電流として生成される
コンパレータであること。
［３］
［１］に記載のコンパレータにおいて、
前記電流発生部が、第８のトランジスタと、前記第８のトランジスタに直列接続された第５の抵抗器と、第９のトランジスタと、前記第９のトランジスタの直列接続された第６の抵抗器とを備え、
前記第８のトランジスタ及び前記第５の抵抗器と、前記第９のトランジスタ及び前記第６の抵抗器とが並列接続され、
前記第８のトランジスタのソース又はエミッタが前記第５の抵抗器に接続され、
前記第８のトランジスタのゲート又はベースに第３の入力電位が供給される端子が接続され、
前記第９のトランジスタのソース又はエミッタが前記第６の抵抗器に接続され、
前記第９のトランジスタのゲート又はベースに前記第３の入力電位が供給される前記端子が接続され、
前記第６の抵抗器のみに前記第２の電流が供給され、
前記第８のトランジスタ及び前記第９のトランジスタに流れる電流の和が前記第１の電流として生成される、
コンパレータであること。
［４］
［１］に記載のコンパレータにおいて、
前記遷移期間検出部が、第１０のトランジスタ及び第１１のトランジスタを有し、
前記第１０のトランジスタのソース又はエミッタが前記第１の出力段の出力に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続され、
前記第１１のトランジスタのソース又はエミッタが前記第２の出力段の出力に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続され、
前記第１０のトランジスタ及び前記第１１のトランジスタのそれぞれのドレイン又はコレクタが前記電流発生部に接続された、
コンパレータであること。
［５］
［１］に記載のコンパレータにおいて、
前記遷移期間検出部が、第１２のトランジスタ及び第１３のトランジスタを有し、
前記第１２のトランジスタのソース又はエミッタが前記第１の出力段の出力に接続され、ゲート又はベースが前記第３のトランジスタのソース又はエミッタに接続され、
前記第１３のトランジスタのソース又はエミッタが前記第２の出力段の出力に接続され、ゲート又はベースが前記第５のトランジスタのソース又はエミッタに接続され、
前記第１２のトランジスタ及び前記第１３のトランジスタのそれぞれのドレイン又はコレクタが前記電流発生部に接続された、
コンパレータであること。
［６］
［１］に記載のコンパレータにおいて、
前記出力回路が、前記第１の出力段の出力がゲート又はベースに接続された第１４のトランジスタと、
前記第２の出力段の出力がゲート又はベースに接続された第１５のトランジスタと、
前記第１４のトランジスタと直列接続され、ゲート又はベースが前記第１５のトランジスタのドレイン又はコレクタに接続された第１６のトランジスタとを有し、
前記第１４のトランジスタと前記第１６のトランジスタとの接続点から前記出力信号を出力する、
コンパレータであること。
［７］
［６］に記載のコンパレータにおいて、
前記出力回路が、前記第１５のトランジスタと直列接続され、ゲート又はベースが前記第１４のトランジスタと前記第１６のトランジスタとの接続点に接続された第１７のトランジスタを有する、
コンパレータであること。
［８］
［６］に記載のコンパレータにおいて、
前記第１４のトランジスタ及び前記第１５のトランジスタの閾値電圧が、前記第３のトランジスタ～前記第６のトランジスタの閾値電圧よりも低い、
コンパレータであること。
［９］
［１］～［８］の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータであること。
［１０］
［１］～［８］の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータであること。
【発明の効果】
【0014】
本発明によれば、回路電流を増加させることなく、応答特性を改善したコンパレータを提供できる。
【0015】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0016】
【発明を実施するための形態】
【0017】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0018】
（第１実施形態）
まず、第１実施形態のコンパレータ１について図１を参照して説明する。同図に示すように、コンパレータ１は、反転入力端子Ｔ１１に入力された反転入力電位ＩＮＭ（＝第１の入力電位）と非反転入力端子Ｔ１２に入力された非反転入力電位ＩＮＰ（＝第２の入力電位）とを比較し、その比較結果を出力端子Ｔ３から出力する。コンパレータ１は、差動入力部２と、フォールデッドカスコード部３１（＝第１のフォールデッドカスコード部），フォールデッドカスコード部３２（＝第２のフォールデッドカスコード部）と、遷移期間検出部４と、定電流発生部５（＝電流発生部）と、出力回路６とを備えている。
まず、第１実施形態のコンパレータ１について図１を参照して説明する。同図に示すように、コンパレータ１は、反転入力端子Ｔ１１に入力された反転入力電位ＩＮＭ（＝第１の入力電位）と非反転入力端子Ｔ１２に入力された非反転入力電位ＩＮＰ（＝第２の入力電位）とを比較し、その比較結果を出力端子Ｔ３から出力する。コンパレータ１は、差動入力部２と、フォールデッドカスコード部３１（＝第１のフォールデッドカスコード部），フォールデッドカスコード部３２（＝第２のフォールデッドカスコード部）と、遷移期間検出部４と、定電流発生部５（＝電流発生部）と、出力回路６とを備えている。
【0019】
差動入力部２は、ソースが共通接続された差動トランジスタＭ１（＝第１の差動トランジスタ），差動トランジスタＭ２（＝第２の差動トランジスタ）と、そのドレインに各々接続された負荷抵抗器Ｒ１（＝第１の負荷抵抗器），負荷抵抗器Ｒ２（＝第２の負荷抵抗器）と、定電流を供給するトランジスタＭ１２とを備えている。
【0020】
差動トランジスタＭ１，Ｍ２とトランジスタＭ１２は、Ｐチャンネルの電界効果トランジスタから構成されている。差動トランジスタＭ１のゲートは、反転入力端子Ｔ１１に接続され、差動トランジスタＭ２のゲートは、非反転入力端子Ｔ１２に接続されている。差動トランジスタＭ１，Ｍ２のそれぞれのソースは、トランジスタＭ１２に接続されている。
【0021】
負荷抵抗器Ｒ１は、差動トランジスタＭ１のドレインと負電源端子Ｔ２２との間に接続され、負電源端子Ｔ２２には負電源電圧ＶＳＳが供給されている。負荷抵抗器Ｒ２は、差動トランジスタＭ２のドレインと負電源端子Ｔ２２との間に接続されている。
【0022】
トランジスタＭ１２は、ソースが正電源端子Ｔ２１に接続され、ドレインが差動トランジスタＭ１，Ｍ２のそれぞれのソースに接続されている。正電源端子Ｔ２１には、正電源電圧ＶＤＤが供給されている。差動入力部２は、トランジスタＭ１２が供給する電流ＩＭ１２を差動トランジスタＭ１，Ｍ２に分流する。差動トランジスタＭ１，Ｍ２に流れる電流の電流比（分流比）は、反転入力電位ＩＮＭ及び非反転入力電位ＩＮＰの電位差に応じた値となる。
【0023】
フォールデッドカスコード部３１は、差動トランジスタＭ１にフォールデッドカスコード接続されたトランジスタＭ３１（＝第３のトランジスタ）と、差動トランジスタＭ２にフォールデッドカスコード接続されたトランジスタＭ４１（＝第４のトランジスタ）と、トランジスタＭ１３，Ｍ１４とを備えている。
【0024】
トランジスタＭ３１，Ｍ４１は、Ｎチャンネルの電界効果トランジスタから構成され、トランジスタＭ１３，Ｍ１４は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ３１は、ゲートとドレインが接続されている。トランジスタＭ３１は、ソースが負荷抵抗器Ｒ１と差動トランジスタＭ１のドレインとの接続点に接続され、ドレインがトランジスタＭ１３のドレインに接続されている。トランジスタＭ４１は、ゲートがトランジスタＭ３１のゲート及びドレインに接続されている。トランジスタＭ４１は、ソースが負荷抵抗器Ｒ２と差動トランジスタＭ２のドレインとの接続点に接続され、ドレインがトランジスタＭ１４のドレインに接続されている。
【0025】
トランジスタＭ１３は、トランジスタＭ３１のドレインと正電源端子Ｔ２１との間に接続されている。トランジスタＭ１４は、トランジスタＭ４１のドレインと正電源端子Ｔ２１との間に接続されている。
【0026】
フォールデッドカスコード部３１においては、トランジスタＭ３１とトランジスタＭ４１をカレントミラー接続して、第１の出力段を構成するトランジスタＭ４１とトランジスタＭ１４との接続点（＝接続ノードＡ）により、出力を取り出すように構成されている。
【0027】
フォールデッドカスコード部３２は、差動トランジスタＭ２にフォールデッドカスコード接続されるトランジスタＭ３２（＝第５のトランジスタ），差動トランジスタＭ１にフォールデッドカスコード接続されるトランジスタＭ４２（＝第６のトランジスタ）と、トランジスタＭ１５，Ｍ１６とを備えている。
【0028】
トランジスタＭ３２，Ｍ４２は、Ｎチャンネルの電界効果トランジスタから構成され、トランジスタＭ１５，Ｍ１６は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ３２は、ゲートとドレインが接続されている。トランジスタＭ３２は、ソースが負荷抵抗器Ｒ２と差動トランジスタＭ２のドレインとの接続点に接続され、ドレインがトランジスタＭ１５のドレインに接続されている。トランジスタＭ４２は、ゲートがトランジスタＭ３２のゲート及びドレインに接続されている。トランジスタＭ４２は、ソースが負荷抵抗器Ｒ１と差動トランジスタＭ１のドレインとの接続点に接続され、ドレインがトランジスタＭ１６のドレインに接続されている。
【0029】
トランジスタＭ１５は、トランジスタＭ３２のドレインと正電源端子Ｔ２１との間に接続されている。トランジスタＭ１６は、トランジスタＭ４２のドレインと正電源端子Ｔ２１との間に接続されている。
【0030】
フォールデッドカスコード部３２においては、トランジスタＭ３２とトランジスタＭ４２をカレントミラー接続して、第２の出力段を構成するトランジスタＭ４２とトランジスタＭ１６との接続点（＝接続ノードＢ）により、出力を取り出すように構成されている。
【0031】
遷移期間検出部４は、トランジスタＭ１０１（＝第１０のトランジスタ），トランジスタＭ１０２（＝第１１のトランジスタ）を備え、接続ノードＡ、Ｂの出力が反転する遷移期間でない場合、トランジスタＭ１０１，トランジスタＭ１０２のドレイン電流ＩＭ１０１，ＩＭ１０２（＝第２の電流）を定電流発生部５に供給し、遷移期間にトランジスタＭ１０１，Ｍ１０２のドレイン電流ＩＭ１０１，ＩＭ１０２を遮断する回路である。遷移期間でない場合について詳しく説明すると、遷移期間検出部４は、負荷抵抗器Ｒ１に流れる電流よりも負荷抵抗器Ｒ２に流れる電流が多い場合、トランジスタＭ１４から供給される電流をトランジスタＭ１０１を介して分流し、定電流発生部５に流す回路である。また、負荷抵抗器Ｒ２に流れる電流よりも負荷抵抗器Ｒ１に流れる電流が多い場合、トランジスタＭ１６から供給される電流をトランジスタＭ１０２を介して分流し、定電流発生部５に流す回路である。
【0032】
トランジスタＭ１０１，Ｍ１０２は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ１０１は、ソースが接続ノードＡに接続され、ゲートがトランジスタＭ１３のドレインとトランジスタＭ３１のドレインとの接続点に接続されている。トランジスタＭ１０２は、ソースが接続ノードＢに接続され、ゲートがトランジスタＭ１５のドレインとトランジスタＭ３２のドレインとの接続点に接続されている。
【0033】
定電流発生部５は、トランジスタＭ５１（＝第７のトランジスタ），トランジスタＭ１１と、抵抗器Ｒ５１（＝第３の抵抗器），抵抗器Ｒ５２（＝第４の抵抗器）とを備え、バイアス端子Ｔ１３（＝端子）に入力されたバイアス電位ＶＢ（＝第３の入力電位）に応じた定電流を生成し、差動入力部２とフォールデッドカスコード部３１，３２に電流を供給する定電流源回路を構成している。
【0034】
トランジスタＭ５１は、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ５１は、ソースが抵抗器Ｒ５１に接続され、ゲートがバイアス電位ＶＢに接続され、ドレインがトランジスタＭ１１のドレイン及びゲートに接続されている。抵抗器Ｒ５２は、抵抗器Ｒ５１と負電源端子Ｔ２２との間に接続され、抵抗器Ｒ５１と抵抗器Ｒ５２との接続点がトランジスタＭ１０１，Ｍ１０２のそれぞれのドレインに接続されている。
【0035】
トランジスタＭ１１は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ１１は、ソースが正電源端子Ｔ２１に接続され、ゲート及びドレインがトランジスタＭ１２，Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６のゲートに接続されている。すなわち、トランジスタＭ１２，Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６は、トランジスタＭ１１にカレントミラー接続され、トランジスタＭ１１に流れる電流をコピーして折り返す。
【0036】
出力回路６は、トランジスタＭ６（＝第１４のトランジスタ），トランジスタＭ７（＝第１５のトランジスタ），トランジスタＭ８（＝第１６のトランジスタ）と、定電流源６１とを備えている。
【0037】
トランジスタＭ６，Ｍ７は、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ６は、ゲートが接続ノードＡに接続され、ソースが負電源端子Ｔ２２に接続され、ドレインがトランジスタＭ８のドレイン及び出力端子Ｔ３に接続されている。トランジスタＭ７は、ゲートが接続ノードＢに接続され、ソースが負電源端子Ｔ２２に接続され、ドレインが定電流源６１に接続されている。
【0038】
トランジスタＭ８は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ８は、トランジスタＭ６に直列接続され、ゲートがトランジスタＭ７のドレインと定電流源６１との接続点に接続され、ソースが正電源端子Ｔ２１に接続され、ドレインがトランジスタＭ６のドレイン及び出力端子Ｔ３に接続されている。定電流源６１は、正電源端子Ｔ２１とトランジスタＭ７のドレインとの間に接続されている。
【0039】
次に、上述した構成のコンパレータ１の動作について説明する。最初に、反転入力電位ＩＮＭが非反転入力電位ＩＮＰよりも高く、出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態、すなわち、出力信号ＶＯＵＴがほぼ負電源電圧ＶＳＳとなっている場合の動作について説明する。
【0040】
反転入力電位ＩＮＭが非反転入力電位ＩＮＰよりも高い場合、差動トランジスタＭ１よりも差動トランジスタＭ２の方に、定電流を供給するトランジスタＭ１２からの電流ＩＭ１２がより多く流れる。このため、負荷抵抗器Ｒ１での電圧降下が減少し、負荷抵抗器Ｒ２での電圧降下が増加する。
【0041】
そして、トランジスタＭ４１のゲート・ソース電位差が、トランジスタＭ３１のゲート・ソース電位差よりも小さくなり、トランジスタＭ４１がオフ状態、トランジスタＭ３１がオン状態となる。トランジスタＭ４１がオフ状態となると、接続ノードＡの電位は上昇する。接続ノードＡの電位が上昇して、トランジスタＭ６のゲート・ソース電位差が閾値電圧に達すると、トランジスタＭ６がオンする。
【0042】
トランジスタＭ４２のゲート・ソース電位差が、トランジスタＭ３２のゲート・ソース電位差よりも大きくなり、トランジスタＭ４２がオン状態、トランジスタＭ３２がオフ状態となる。トランジスタＭ４２がオン状態となると、接続ノードＢの電位は低下する。接続ノードＢの電位が低下して、トランジスタＭ７のゲート・ソース電位差が閾値電圧を下回ると、トランジスタＭ７がオフする。
【0043】
トランジスタＭ７がオフすると、トランジスタＭ７のドレイン電位が上昇する。トランジスタＭ７のドレイン電位が上昇すると、それに伴いトランジスタＭ８のゲート電位が上昇し、トランジスタＭ８がオフする。その結果、出力端子Ｔ３の出力信号ＶＯＵＴはＬｏｗ状態となる。
【0044】
また、トランジスタＭ４１がオフ状態となると、トランジスタＭ４１のドレイン電位が上昇して、トランジスタＭ１０１がオン状態となる。トランジスタＭ４２がオン状態となると、トランジスタＭ４２のドレイン電位が低下して、トランジスタＭ１０２がオフ状態となる。つまり、出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態（＝非遷移期間）のときに、トランジスタＭ１４からの電流がオン状態のトランジスタＭ１０１を介して、抵抗器Ｒ５２に流れ込む。トランジスタＭ１４からの電流は、抵抗器Ｒ５１には流れない。
【0045】
次に、反転入力電位ＩＮＭが非反転入力電位ＩＮＰよりも低くなり、出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態に遷移する遷移期間の動作について説明する。
【0046】
遷移期間においては、差動トランジスタＭ１に流れる電流が増加し、差動トランジスタＭ２に流れる電流が減少し、負荷抵抗器Ｒ１，Ｒ２の電圧降下差が小さくなる。その後、差動トランジスタＭ１，Ｍ２に流れる電流が等しくなり、負荷抵抗器Ｒ１，Ｒ２の電圧降下差が等しくなった後、差動トランジスタＭ２よりも差動トランジスタＭ１に流れる電流が多くなる。負荷抵抗器Ｒ１，Ｒ２の電圧降下差が小さくなると、トランジスタＭ４１，Ｍ４２が共にオンして、トランジスタＭ１０１，Ｍ１０２が共にオフ状態となる。このため、トランジスタＭ１４からトランジスタＭ１０１を介して流れる電流は抵抗器Ｒ５２に流れ込まない。
【0047】
出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態に至るまでの遷移期間のトランジスタＭ１１のドレイン電流ＩＭ１１（＝第１の電流）は式１で、出力信号ＶＯＵＴがＬｏｗ状態（＝非遷移期間）のときのトランジスタＭ１１のドレイン電流ＩＭ１１_Ｌは式２で表される。
【0048】
【数1】
【0049】
【数2】
【0050】
ここで、ＩＭ５１は遷移期間のトランジスタＭ５１のドレイン電流、ＩＭ５１_Ｌは出力信号ＶＯＵＴがＬｏｗ状態（＝非遷移期間）のトランジスタＭ５１のドレイン電流、ＶＢはバイアス電位、ＶｇｓＭ５１は、トランジスタＭ５１のゲート・ソース電位、ＩＭ１０１はトランジスタＭ１０１のドレイン電流である。
【0051】
つまり、出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態に至るまでの遷移期間に対し、出力信号ＶＯＵＴがＬｏｗ状態（＝非遷移期間）のときは、トランジスタＭ１１，Ｍ５１のドレイン電流は減少する。これは、トランジスタＭ１０１を介して抵抗器Ｒ５２へ供給される電流分、抵抗器Ｒ５２の電圧降下が増加し、抵抗器Ｒ５１の両端に加わる電位が減少することで、抵抗器Ｒ５１に流れる電流を減らすためである。
【0052】
次に、非反転入力電位ＩＮＰが反転入力電位ＩＮＭよりも高く、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態、すなわち、出力信号ＶＯＵＴがほぼ正電源電圧ＶＤＤとなっている場合の動作について説明する。
【0053】
非反転入力電位ＩＮＰが反転入力電位ＩＮＭよりも高い場合、差動トランジスタＭ２よりも差動トランジスタＭ１の方に定電流を供給するトランジスタＭ１２からの電流ＩＭ１２がより多く流れる。このため、負荷抵抗器Ｒ２での電圧降下が減少し、負荷抵抗器Ｒ１での電圧降下が増加する。
【0054】
そして、トランジスタＭ４１のゲート・ソース電位差が、トランジスタＭ３１のゲート・ソース電位差よりも大きくなり、トランジスタＭ４１がオン状態、トランジスタＭ３１がオフ状態となる。トランジスタＭ４１がオン状態となると、接続ノードＡの電位は低下する。接続ノードＡの電位が低下して、トランジスタＭ６のゲート・ソース電位差が閾値電圧を下回ると、トランジスタＭ６がオフする。
【0055】
トランジスタＭ４２のゲート・ソース電位差が、トランジスタＭ３２のゲート・ソース電位差よりも小さくなり、トランジスタＭ４２がオフ状態、トランジスタＭ３２がオン状態となる。トランジスタＭ４２がオフ状態となると、接続ノードＢの電位は上昇する。接続ノードＢの電位が上昇して、トランジスタＭ７のゲート・ソース電位差が閾値電圧に達すると、トランジスタＭ７がオンする。
【0056】
トランジスタＭ７がオンすると、トランジスタＭ７のドレイン電位が低下する。トランジスタＭ７のドレイン電位が低下すると、それに伴いトランジスタＭ８のゲート電位が低下し、トランジスタＭ８がオンする。その結果、出力端子Ｔ３の出力信号ＶＯＵＴはＨｉｇｈ状態となる。
【0057】
また、トランジスタＭ４２がオフ状態となると、トランジスタＭ４２のドレイン電位が上昇して、トランジスタＭ１０２がオン状態となる。トランジスタＭ４１がオン状態となると、トランジスタＭ４１のドレイン電位が下降して、トランジスタＭ１０１がオフ状態となる。つまり、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態（＝非遷移期間）のときに、トランジスタＭ１６からの電流がオン状態のトランジスタＭ１０２を介して、抵抗器Ｒ５２に流れ込む。
【0058】
次に、反転入力電位ＩＮＭが非反転入力電位ＩＮＰよりも高くなり、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態に遷移する遷移期間の動作について説明する。
【0059】
遷移期間においては、差動トランジスタＭ１に流れる電流が減少し、差動トランジスタＭ２に流れる電流が増加し、負荷抵抗器Ｒ１，Ｒ２の電圧降下差が小さくなる。その後、差動トランジスタＭ１，Ｍ２に流れる電流が等しくなり、負荷抵抗器Ｒ１，Ｒ２の電圧降下差が等しくなった後、差動トランジスタＭ１よりも差動トランジスタＭ２に流れる電流が多くなる。負荷抵抗器Ｒ１，Ｒ２の電圧降下差が小さくなると、トランジスタＭ４１，Ｍ４２が共にオンして、トランジスタＭ１０１，Ｍ１０２が共にオフ状態となる。このため、トランジスタＭ１６からトランジスタＭ１０２を介して流れる電流は抵抗器Ｒ５２に流れ込まない。
【0060】
出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態に至るまでの遷移期間のトランジスタＭ１１のドレイン電流ＩＭ１１は式１で、出力信号ＶＯＵＴがＨｉｇｈ状態（＝非遷移期間）のときのトランジスタＭ１１のドレイン電流ＩＭ１１_Ｈは式３で表される。
【0061】
【数3】
【0062】
ここで、ＩＭ５１_Ｈは出力信号ＶＯＵＴがＨｉｇｈ状態（＝非遷移期間）のトランジスタＭ５１のドレイン電流、ＶＢはバイアス電位、ＶｇｓＭ５１は、トランジスタＭ５１のゲート・ソース電位、ＩＭ１０２はトランジスタＭ１０２のドレイン電流である。
【0063】
つまり、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態に至るまでの遷移期間に対し、出力信号ＶＯＵＴがＨｉｇｈ状態（＝非遷移期間）のときは、トランジスタＭ１１，Ｍ５１のドレイン電流は減少する。これは、トランジスタＭ１０２を介して抵抗器Ｒ５２へ供給される電流分、抵抗器Ｒ５２の電圧降下が増加し、抵抗器Ｒ５１の両端に加わる電位が減少することで、抵抗器Ｒ５１に流れる電流を減らすためである。
【0064】
すなわち、出力信号ＶＯＵＴが反転する遷移期間では、トランジスタＭ５１のドレイン電流は減少しない。言い換えると、出力信号ＶＯＵＴが反転する遷移期間では、非遷移期間と比較してトランジスタＭ５１のドレイン電流が増加する。
【0065】
その結果、非遷移期間に対し遷移期間においては、トランジスタＭ１１に流れる電流は増加し、トランジスタＭ１１にカレントミラー接続され、トランジスタＭ１１に流れる電流をコピーして折り返すトランジスタＭ１２，Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６のドレイン電流も増加する。
【0066】
つまり、この第１実施形態におけるコンパレータ１は、フォールデッドカスコード部３１，３２の出力が反転する遷移期間に一時的に、差動入力部２とフォールデッドカスコード部３１，３２に供給する電流を増加させる。
【0067】
したがって、消費電流を増加させることなく、応答特性が改善されるという効果が得られるものとなっている。
【0068】
また、上述した第１実施形態では、フォールデッドカスコード部３１，３２を設け、出力回路６を構成するトランジスタＭ６のゲートとトランジスタＭ７のゲートを接続ノードＡ，Ｂ間に生じる差動出力信号で制御させることで、出力信号ＶＯＵＴが変化する応答特性も改善している。
【0069】
なお、トランジスタＭ６，Ｍ７を、フォールデッドカスコード部３１，３２を構成するトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２の閾値電圧よりも低いトランジスタを用いることで、トランジスタＭ６，Ｍ７がオフ状態からオン状態に変化する時間をより一層短縮することができる。これにより、出力回路６の応答特性をさらに改善することができる。
【0070】
さらになお、出力信号ＶＯＵＴがＬｏｗ状態のとき、トランジスタＭ１０１は、接続ノードＡの電位をトランジスタＭ３１のゲート電位にトランジスタＭ１０１のゲート・ソース電位差を加えた電圧でクランプし、正電源電圧ＶＤＤ付近まで上昇させない。これにより、トランジスタＭ６がオンからオフとなる時間を短くすることができ、出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態に反転する応答速度を早くすることができる。
【0071】
また、出力信号ＶＯＵＴがＨｉｇｈ状態のとき、トランジスタＭ１０２は、接続ノードＢの電位をトランジスタＭ３２のゲート電位にトランジスタＭ１０２のゲート・ソース電位差を加えた電圧でクランプし、正電源電圧ＶＤＤ付近まで上昇させない。これにより、トランジスタＭ７がオンからオフとなる時間を短くすることができ、出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態に反転する応答速度を早くすることができる。
【0072】
すなわち、トランジスタＭ１０１，Ｍ１０２は、図６に示されているような従来のコンパレータの回路構成例におけるトランジスタＭ５と同様に、応答特性が改善されると共に、応答特性の電源電圧依存性を改善させる役割も果たしている。
【0073】
（第２実施形態）
次に、第２実施形態のコンパレータ１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第２実施形態のコンパレータ１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0074】
コンパレータ１Ｂは、差動入力部２と、フォールデッドカスコード部３１，３２と、遷移期間検出部４と、定電流発生部５と、出力回路６Ｂとを備えている。差動入力部２、フォールデッドカスコード部３１，３２、遷移期間検出部４、定電流発生部５は、上述した第１実施形態で既に説明したので、ここでは詳細な説明を省略する。
【0075】
出力回路６Ｂは、トランジスタＭ６，Ｍ７，Ｍ８，Ｍ９を有している。第２実施形態の出力回路６Ｂは、第１実施形態の定電流源６１をトランジスタＭ９（＝第１７のトランジスタ）に置き換えている。トランジスタＭ９は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ９は、ゲートが出力端子Ｔ３に接続され、ソースが正電源端子Ｔ２１に接続され、ドレインがトランジスタＭ７のドレインに接続されている。
【0076】
第２実施形態のコンパレータ１Ｂは、後述する点を除けば、基本的には第１実施形態と同様である。
【0077】
すなわち、第１実施形態においては、トランジスタＭ７がオン状態のときに、トランジスタＭ７のドレイン電流が定常電流として流れ続ける。これに対して、第２実施形態においては、トランジスタＭ７がオン状態のときにトランジスタＭ８がオン状態となり、トランジスタＭ９のゲート電位が上昇する。トランジスタＭ９のゲート電位が上昇すると、トランジスタＭ９がオフ状態となるため、トランジスタＭ７がオン状態のときにトランジスタＭ７のドレイン電流が定常電流として流れない。
【0078】
したがって、この第２実施形態におけるコンパレータ１Ｂは、消費電流が低減されると共に、応答特性が改善されるという効果が得られるものとなっている。
【0079】
（第３実施形態）
次に、第３実施形態のコンパレータ１Ｃについて図３を参照して説明する。なお、図３において、図１及び図２に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第３実施形態のコンパレータ１Ｃについて図３を参照して説明する。なお、図３において、図１及び図２に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0080】
コンパレータ１Ｃは、差動入力部２と、フォールデッドカスコード部３１，３２と、遷移期間検出部４と、定電流発生部５Ｃと、出力回路６Ｂとを備えている。差動入力部２、フォールデッドカスコード部３１，３２、遷移期間検出部４は、上述した第１実施形態で既に説明したので、ここでは詳細な説明を省略する。出力回路６Ｂは、上述した第２実施形態で既に説明したので、ここでは詳細な説明を省略する。
【0081】
定電流発生部５Ｃは、トランジスタＭ５１Ｃ（＝第８のトランジスタ），トランジスタＭ５２Ｃ（＝第９のトランジスタ），トランジスタＭ１１Ｃと、抵抗器Ｒ５１Ｃ（＝第５の抵抗器），抵抗器Ｒ５２Ｃ（＝第６の抵抗器）とを備え、バイアス電位ＶＢに応じた定電流を生成し、差動入力部２とフォールデッドカスコード部３１，３２に電流を供給する定電流源回路を構成している。
【0082】
トランジスタＭ５１Ｃ，Ｍ５２Ｃは、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ５１Ｃは、ソースが抵抗器Ｒ５１Ｃを介して負電源端子Ｔ２２に接続され、ゲートにバイアス電位ＶＢが印加されている。トランジスタＭ５２Ｃは、ソースが抵抗器Ｒ５２Ｃを介して負電源端子Ｔ２２に接続され、ゲートにバイアス電位ＶＢが印加されている。
【0083】
トランジスタＭ１０１，Ｍ１０２のそれぞれのドレインは、トランジスタＭ５２Ｃのソースと抵抗器Ｒ５２Ｃとの接続点に接続されている。
【0084】
第３実施形態のコンパレータ１Ｃは、後述する点を除けば、基本的には第２実施形態と同様である。
【0085】
出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態（＝非遷移期間）のときに、トランジスタＭ１４からの電流がオン状態のトランジスタＭ１０１を介して、抵抗器Ｒ５２Ｃに流れ込む。
【0086】
出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態（＝非遷移期間）のときに、トランジスタＭ１６からの電流がオン状態のトランジスタＭ１０２を介して、抵抗器Ｒ５２Ｃに流れ込む。
【0087】
出力端子Ｔ３の出力信号ＶＯＵＴが反転する遷移期間では、トランジスタＭ１０１，Ｍ１０２が共にオフ状態となり、トランジスタＭ１４，Ｍ１６からトランジスタＭ１０１，Ｍ１０２を介して流れる電流は抵抗器Ｒ５２Ｃに流れ込まない。
【0088】
出力信号ＶＯＵＴが反転する遷移期間のトランジスタＭ１１Ｃのドレイン電流ＩＭ１１Ｃは式４で、出力信号ＶＯＵＴがＬｏｗ状態（＝非遷移期間）のときのトランジスタＭ１１Ｃのドレイン電流ＩＭ１１Ｃ_Ｌは式５で、出力信号ＶＯＵＴがＨｉｇｈ状態（＝非遷移期間）のときのトランジスタＭ１１Ｃのドレイン電流ＩＭ１１Ｃ_Ｈは式６で表される。
【0089】
【数4】
【0090】
【数5】
【0091】
【数6】
【0092】
ここで、ＩＭ５２Ｃは遷移期間のトランジスタＭ５２Ｃのドレイン電流、ＩＭ５２Ｃ_Ｌは出力信号ＶＯＵＴがＬｏｗ状態（＝非遷移期間）のトランジスタＭ５２Ｃのドレイン電流、ＩＭ５２Ｃ_Ｈは出力信号ＶＯＵＴがＨｉｇｈ状態（＝非遷移期間）のトランジスタＭ５２Ｃのドレイン電流、ＶＢはバイアス電位である。
【0093】
つまり、出力端子Ｔ３の出力信号ＶＯＵＴが反転する遷移期間に対し、出力信号ＶＯＵＴがＬｏｗ状態又はＨｉｇｈ状態（＝非遷移期間）のときは、トランジスタＭ１１Ｃ，Ｍ５２Ｃのドレイン電流は減少する。
【0094】
すなわち、出力信号ＶＯＵＴが反転する遷移期間では、トランジスタＭ５２Ｃのドレイン電流は減少しない。言い換えると、出力信号ＶＯＵＴが反転する遷移期間では、非遷移期間と比較してトランジスタＭ５２Ｃのドレイン電流が増加する。また、トランジスタＭ１１Ｃのドレイン電流は、トランジスタＭ５１Ｃのドレイン電流にトランジスタＭ５２Ｃのドレイン電流を加えた電流であり、トランジスタＭ１１Ｃのドレイン電流も増加する。
【0095】
その結果、非遷移期間に対し遷移期間においては、トランジスタＭ１１Ｃに流れる電流は増加し、トランジスタＭ１１Ｃにカレントミラー接続され、トランジスタＭ１１Ｃに流れる電流をコピーして折り返すトランジスタＭ１２，Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６のドレイン電流も増加する。
【0096】
つまり、この第３実施形態におけるコンパレータ１Ｃは、フォールデッドカスコード部３１，３２の出力が反転する遷移期間に一時的に、差動入力部２とフォールデッドカスコード部３１，３２に供給する電流を増加させる。
【0097】
したがって、消費電流を増加させることなく、応答特性が改善されるという効果が得られるものとなっている。
【0098】
（第４実施形態）
次に、第４実施形態のコンパレータ１Ｄについて図４を参照して説明する。なお、図４において、図１及び図２に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第４実施形態のコンパレータ１Ｄについて図４を参照して説明する。なお、図４において、図１及び図２に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0099】
コンパレータ１Ｄは、差動入力部２と、フォールデッドカスコード部３１，３２と、遷移期間検出部４Ｄと、定電流発生部５と、出力回路６Ｂとを備えている。差動入力部２、フォールデッドカスコード部３１，３２、定電流発生部５は、上述した第１実施形態で既に説明したので、ここでは詳細な説明を省略する。出力回路６Ｂは、上述した第２実施形態で既に説明したので、ここでは詳細な説明を省略する。
【0100】
第１実施形態の遷移期間検出部４と第４実施形態の遷移期間検出部４Ｄとで異なる点は、トランジスタＭ１０１Ｄ（＝第１２のトランジスタ），トランジスタＭ１０２Ｄ（＝第１３のトランジスタ）のゲートの接続である。第４実施形態のトランジスタＭ１０１Ｄのゲートは、トランジスタＭ３１のソースと負荷抵抗器Ｒ１との接続点に接続されている。第４実施形態のトランジスタＭ１０２Ｄのゲートは、トランジスタＭ３２のソースと負荷抵抗器Ｒ２との接続点に接続されている。
【0101】
第４実施形態のコンパレータ１Ｄは、後述する点を除けば、基本的には第２実施形態と同様である。
【0102】
出力信号ＶＯＵＴがＬｏｗ状態のとき、トランジスタＭ１０１Ｄは、接続ノードＡの電位をトランジスタＭ３１のソース電位にトランジスタＭ１０１Ｄのゲート・ソース電位差を加えた電圧でクランプし、正電源電圧ＶＤＤ付近まで上昇させない。これにより、トランジスタＭ６がオンからオフとなる時間を短くすることができ、出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態に反転する応答速度を早くすることができる。
【0103】
また、出力信号ＶＯＵＴがＨｉｇｈ状態のとき、トランジスタＭ１０２Ｄは、接続ノードＢの電位をトランジスタＭ３２のソース電位にトランジスタＭ１０２Ｄのゲート・ソース電位差を加えた電圧でクランプし、正電源電圧ＶＤＤ付近まで上昇させない。これにより、トランジスタＭ７がオンからオフとなる時間を短くすることができ、出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態に反転する応答速度を早くすることができる。
【0104】
すなわち、トランジスタＭ１０１Ｄ，Ｍ１０２Ｄは、図６に示されているような従来のコンパレータの回路構成例におけるトランジスタＭ５と同様に、応答特性が改善されると共に、応答特性の電源電圧依存性を改善させる役割も果たしている。
【0105】
つまり、遷移期間検出部４Ｄは、接続ノードＡ，Ｂが上昇したときにクランプされる電圧値が異なる点を除けば、基本的には遷移期間検出部４と同様である。
【0106】
したがって、この第４実施形態におけるコンパレータ１Ｄは、消費電流を増加させることなく、応答特性が改善されるという効果が得られるものとなっている。
【0107】
また、上述した第４実施形態では、トランジスタＭ１０１ＤのゲートはトランジスタＭ３１のソースと負荷抵抗器Ｒ１との接続点に接続され、トランジスタＭ１０２ＤのゲートはトランジスタＭ３２のソースと負荷抵抗器Ｒ２との接続点に接続されたが、これに限ったものではない。トランジスタＭ１０１ＤのゲートをトランジスタＭ３２のソースと負荷抵抗器Ｒ２との接続点に接続し、トランジスタＭ１０２ＤのゲートをトランジスタＭ３１のソースと負荷抵抗器Ｒ１との接続点に接続しても、同様の効果が得られるものとなっている。
【0108】
（第５実施形態）
次に、第５実施形態のコンパレータ１Ｅについて図５を参照して説明する。なお、図５において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第５実施形態のコンパレータ１Ｅについて図５を参照して説明する。なお、図５において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0109】
同図に示すように、コンパレータ１Ｅは、第１実施形態と同様に、差動入力部２Ｅと、フォールデッドカスコード部３１Ｅ，３２Ｅと、遷移期間検出部４Ｅと、定電流発生部５Ｅと、出力回路６Ｅとを備えている。
【0110】
第１実施形態と第５実施形態とで異なる点は、トランジスタＭ１，Ｍ２，Ｍ３１，Ｍ３２，Ｍ４１，Ｍ４２，Ｍ６～Ｍ８，Ｍ１１～Ｍ１６，Ｍ１０１，Ｍ１０２，Ｍ５１に相当するトランジスタＭ１Ｅ，Ｍ２Ｅ，Ｍ３１Ｅ，Ｍ３２Ｅ，Ｍ４１Ｅ，Ｍ４２Ｅ，Ｍ６Ｅ～Ｍ８Ｅ，Ｍ１１Ｅ～Ｍ１６Ｅ，Ｍ１０１Ｅ，Ｍ１０２Ｅ，Ｍ５１Ｅの導電型を逆にした点である。また、第１実施形態と第５実施形態とで異なる点は、正電源端子Ｔ２１と負電源端子Ｔ２２との関係を逆にした点である。
【0111】
第２～第４実施形態についても同様に、トランジスタの導電型を逆にし、正電源端子Ｔ２１と負電源端子Ｔ２２との関係を逆にしてもよい。
【0112】
第５実施形態も第１実施形態と同様に、消費電流を増加させることなく、応答特性が改善されるという効果が得られるものとなっている。
【0113】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0114】
例えば、上述した第１～第５実施形態では、トランジスタが電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタの少なくとも１つ以上をバイポーラトランジスタに置き換えてもよい。この場合、トランジスタのゲートをベース、ソースをエミッタ、ドレインをコレクタに読み替えて説明することができる。
【符号の説明】
【0115】
１，１Ｂ～１Ｅ コンパレータ
２，２Ｅ 差動入力部
４，４Ｄ，４Ｅ 遷移期間検出部
５，５Ｃ，５Ｅ 定電流発生部（電流発生部）
６，６Ｂ，６Ｅ 出力回路
３１，３１Ｅ フォールデッドカスコード部（第１のフォールデッドカスコード部）
３２，３２Ｅ フォールデッドカスコード部（第２のフォールデッドカスコード部）
ＩＭ１１，ＩＭ１１Ｃ，ＩＭ１１Ｅ ドレイン電流（第１の電流）
ＩＭ１０１，ＩＭ１０２ ドレイン電流（第２の電流）
ＩＮＭ 反転入力電位（第１の入力電位）
ＩＮＰ 非反転入力電位（第２の入力電位）
Ｍ１，Ｍ１Ｅ 差動トランジスタ（第１の差動トランジスタ）
Ｍ２，Ｍ２Ｅ 差動トランジスタ（第２の差動トランジスタ）
Ｍ６，Ｍ６Ｅ トランジスタ（第１４のトランジスタ）
Ｍ７，Ｍ７Ｅ トランジスタ（第１５のトランジスタ）
Ｍ８，Ｍ８Ｅ トランジスタ（第１６のトランジスタ）
Ｍ９ トランジスタ（第１７のトランジスタ）
Ｍ３１，Ｍ３１Ｅ トランジスタ（第３のトランジスタ）
Ｍ３２，Ｍ３２Ｅ トランジスタ（第５のトランジスタ）
Ｍ４１，Ｍ４１Ｅ トランジスタ（第４のトランジスタ）
Ｍ４２，Ｍ４２Ｅ トランジスタ（第６のトランジスタ）
Ｍ５１，Ｍ５１Ｅ トランジスタ（第７のトランジスタ）
Ｍ５１Ｃ トランジスタ（第８のトランジスタ）
Ｍ５２Ｃ トランジスタ（第９のトランジスタ）
Ｍ１０１，Ｍ１０１Ｅ トランジスタ（第１０のトランジスタ）
Ｍ１０１Ｄ トランジスタ（第１２のトランジスタ）
Ｍ１０２，Ｍ１０２Ｅ トランジスタ（第１１のトランジスタ）
Ｍ１０２Ｄ トランジスタ（第１３のトランジスタ）
Ｒ１，Ｒ１Ｅ 負荷抵抗器（第１の負荷抵抗器）
Ｒ２，Ｒ２Ｅ 負荷抵抗器（第２の負荷抵抗器）
Ｒ５１，Ｒ５１Ｅ 抵抗器（第３の抵抗器）
Ｒ５１Ｃ 抵抗器（第５の抵抗器）
Ｒ５２Ｃ 抵抗器（第６の抵抗器）
Ｒ５２，Ｒ５２Ｅ 抵抗器（第４の抵抗器）
Ｔ１３ バイアス端子（端子）
ＶＢ バイアス電位（第３の入力電位）
２，２Ｅ 差動入力部
４，４Ｄ，４Ｅ 遷移期間検出部
５，５Ｃ，５Ｅ 定電流発生部（電流発生部）
６，６Ｂ，６Ｅ 出力回路
３１，３１Ｅ フォールデッドカスコード部（第１のフォールデッドカスコード部）
３２，３２Ｅ フォールデッドカスコード部（第２のフォールデッドカスコード部）
ＩＭ１１，ＩＭ１１Ｃ，ＩＭ１１Ｅ ドレイン電流（第１の電流）
ＩＭ１０１，ＩＭ１０２ ドレイン電流（第２の電流）
ＩＮＭ 反転入力電位（第１の入力電位）
ＩＮＰ 非反転入力電位（第２の入力電位）
Ｍ１，Ｍ１Ｅ 差動トランジスタ（第１の差動トランジスタ）
Ｍ２，Ｍ２Ｅ 差動トランジスタ（第２の差動トランジスタ）
Ｍ６，Ｍ６Ｅ トランジスタ（第１４のトランジスタ）
Ｍ７，Ｍ７Ｅ トランジスタ（第１５のトランジスタ）
Ｍ８，Ｍ８Ｅ トランジスタ（第１６のトランジスタ）
Ｍ９ トランジスタ（第１７のトランジスタ）
Ｍ３１，Ｍ３１Ｅ トランジスタ（第３のトランジスタ）
Ｍ３２，Ｍ３２Ｅ トランジスタ（第５のトランジスタ）
Ｍ４１，Ｍ４１Ｅ トランジスタ（第４のトランジスタ）
Ｍ４２，Ｍ４２Ｅ トランジスタ（第６のトランジスタ）
Ｍ５１，Ｍ５１Ｅ トランジスタ（第７のトランジスタ）
Ｍ５１Ｃ トランジスタ（第８のトランジスタ）
Ｍ５２Ｃ トランジスタ（第９のトランジスタ）
Ｍ１０１，Ｍ１０１Ｅ トランジスタ（第１０のトランジスタ）
Ｍ１０１Ｄ トランジスタ（第１２のトランジスタ）
Ｍ１０２，Ｍ１０２Ｅ トランジスタ（第１１のトランジスタ）
Ｍ１０２Ｄ トランジスタ（第１３のトランジスタ）
Ｒ１，Ｒ１Ｅ 負荷抵抗器（第１の負荷抵抗器）
Ｒ２，Ｒ２Ｅ 負荷抵抗器（第２の負荷抵抗器）
Ｒ５１，Ｒ５１Ｅ 抵抗器（第３の抵抗器）
Ｒ５１Ｃ 抵抗器（第５の抵抗器）
Ｒ５２Ｃ 抵抗器（第６の抵抗器）
Ｒ５２，Ｒ５２Ｅ 抵抗器（第４の抵抗器）
Ｔ１３ バイアス端子（端子）
ＶＢ バイアス電位（第３の入力電位）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】