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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044995
(43)【公開日】2024-04-02
(54)【発明の名称】イメージセンサのパッケージングとその形成方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20240326BHJP
【ＦＩ】
H01L27/146 D
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023096671
(22)【出願日】2023-06-13
(31)【優先権主張番号】63/408,531
(32)【優先日】2022-09-21
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/155,491
(32)【優先日】2023-01-17
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】楊 皓麟
(72)【発明者】
【氏名】王 子睿
(72)【発明者】
【氏名】徐 偉誠
(72)【発明者】
【氏名】王 銓中
(72)【発明者】
【氏名】楊 敦年
(72)【発明者】
【氏名】黄 冠傑
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118BA19
4M118CA02
4M118CA22
4M118CB01
4M118CB02
4M118CB03
4M118DD04
4M118DD09
4M118EA14
4M118EA18
4M118FA27
4M118FA38
4M118GA02
4M118GB03
4M118GB07
4M118GC07
4M118GD04
4M118HA25
4M118HA30
(57)【要約】 （修正有）
【課題】ピクセルサイズの縮小を図ることができるデバイス構造を提供する。
【解決手段】イメージセンサ素子４０は、第１の基板上に配置された第１の相互接続構造を有する第１のチップ１０と、第２の基板上に配置された第２の相互接続構造を有する第２のチップ２０と、第３の相互接続構造上に配置された第３の基板を有する第３のチップ３０と、を含む。第３のチップ３０は、複数のフォトダイオード３４及び第３の基板上に配置された転送ゲートトランジスタ３２を含む。第２のチップは、転送ゲートトランジスタのドレインに接続されたゲートを有するソースフォロワトランジスタ２４とソースフォロワトランジスタのソースに接続されたドレインを有する行セレクタトランジスタ２２と、ソースフォロワトランジスタのゲートに接続されたソースを有するリセットトランジスタ２６と、を含む。
【選択図】図２
【解決手段】イメージセンサ素子４０は、第１の基板上に配置された第１の相互接続構造を有する第１のチップ１０と、第２の基板上に配置された第２の相互接続構造を有する第２のチップ２０と、第３の相互接続構造上に配置された第３の基板を有する第３のチップ３０と、を含む。第３のチップ３０は、複数のフォトダイオード３４及び第３の基板上に配置された転送ゲートトランジスタ３２を含む。第２のチップは、転送ゲートトランジスタのドレインに接続されたゲートを有するソースフォロワトランジスタ２４とソースフォロワトランジスタのソースに接続されたドレインを有する行セレクタトランジスタ２２と、ソースフォロワトランジスタのゲートに接続されたソースを有するリセットトランジスタ２６と、を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１の基板と、前記第１の基板上に配置された第１の相互接続構造とを備える第１のダイと、
第２の基板と、前記第２の基板上に配置された第２の相互接続構造とを備える第２のダイと、
第３の相互接続構造と、第３の相互接続構造上に配置された第３の基板とを含む第３のダイと、
を備え、
前記第１の相互接続構造は、第１の複数のボンディング層によって前記第２の基板にボンディングされ、
前記前記第２の相互接続構造は、第２の複数のボンディング層によって前記第３の相互接続構造にボンディングされ、
前記第３の基板は、複数のフォトダイオードと、前記第３の基板上に配置された第１のトランジスタとを含み、
前記第２のダイは、前記第１のトランジスタのドレインに電気的に接続されたソースを有する第２のトランジスタと、前記第１のトランジスタの前記ドレイン及び前記第２のトランジスタの前記ソースに電気的に接続されたゲートを有する第３のトランジスタと、 前記第３のトランジスタのソースに電気的に接続されたドレインを有する第４のトランジスタと、を含む、
デバイス構造。
第２の基板と、前記第２の基板上に配置された第２の相互接続構造とを備える第２のダイと、
第３の相互接続構造と、第３の相互接続構造上に配置された第３の基板とを含む第３のダイと、
を備え、
前記第１の相互接続構造は、第１の複数のボンディング層によって前記第２の基板にボンディングされ、
前記前記第２の相互接続構造は、第２の複数のボンディング層によって前記第３の相互接続構造にボンディングされ、
前記第３の基板は、複数のフォトダイオードと、前記第３の基板上に配置された第１のトランジスタとを含み、
前記第２のダイは、前記第１のトランジスタのドレインに電気的に接続されたソースを有する第２のトランジスタと、前記第１のトランジスタの前記ドレイン及び前記第２のトランジスタの前記ソースに電気的に接続されたゲートを有する第３のトランジスタと、 前記第３のトランジスタのソースに電気的に接続されたドレインを有する第４のトランジスタと、を含む、
デバイス構造。
【請求項2】
前記第１の複数のボンディング層は、第１のピッチで配置された第１の複数のボンディングパッド構造を含み、
第２の複数のボンディング層は、前記第１のピッチとは異なる第２のピッチで配置された第２の複数のボンディングパッド構造を含む、請求項１に記載のデバイス構造。
第２の複数のボンディング層は、前記第１のピッチとは異なる第２のピッチで配置された第２の複数のボンディングパッド構造を含む、請求項１に記載のデバイス構造。
【請求項3】
前記第２のピッチが前記第１のピッチよりも小さい、請求項２に記載のデバイス構造。
【請求項4】
前記第１のピッチは、約１．５μｍから約２．５μｍであり、
前記第２のピッチは、約０．３μｍから約１．５μｍである、請求項２に記載のデバイス構造。
前記第２のピッチは、約０．３μｍから約１．５μｍである、請求項２に記載のデバイス構造。
【請求項5】
前記第１のピッチに対する前記第２のピッチの比が約０．２から約０．７５である、請求項２に記載のデバイス構造。
【請求項6】
第３のダイは、複数の浮遊拡散領域を含み、
前記複数の浮遊拡散領域の各々は、前記第２の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる、請求項２に記載のデバイス構造。
前記複数の浮遊拡散領域の各々は、前記第２の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる、請求項２に記載のデバイス構造。
【請求項7】
前記第１のトランジスタのゲート構造は、前記複数のフォトダイオードのうちの１つと物理的に接触している、請求項１に記載のデバイス構造。
【請求項8】
前記第２のダイは、前記第２の基板を貫通して延びる複数の基板貫通ビア（ＴＳＶ）を備える、請求項１に記載のデバイス構造。
【請求項9】
第１の複数のボンディングパッド構造を含む第１の複数のボンディング層と、
前記第１の複数のボンディング層の上に配置された第１の相互接続構造と、前記第１の相互接続構造の上に配置された第１の基板と、前記第１の基板内に配置された複数のフォトダイオードと、前記複数のフォトダイオードの間に配置された複数の浮遊拡散領域と、を含む第１のダイと、
を含み、
前記複数の浮遊拡散領域の各々は、前記第１の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる、
デバイス構造。
前記第１の複数のボンディング層の上に配置された第１の相互接続構造と、前記第１の相互接続構造の上に配置された第１の基板と、前記第１の基板内に配置された複数のフォトダイオードと、前記複数のフォトダイオードの間に配置された複数の浮遊拡散領域と、を含む第１のダイと、
を含み、
前記複数の浮遊拡散領域の各々は、前記第１の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる、
デバイス構造。
【請求項10】
第２の基板と、前記第２の基板上に配置された第２の相互接続構造と、を含む第２のダイをさらに含み、
前記第２の相互接続構造は、前記第１の複数のボンディング層によって前記第１の相互接続構造に結合される、請求項９に記載のデバイス構造。
前記第２の相互接続構造は、前記第１の複数のボンディング層によって前記第１の相互接続構造に結合される、請求項９に記載のデバイス構造。
【請求項11】
第３の基板と、前記第３の基板上に配置された第３の相互接続構造と、を含む第３のダイをさらに含み、
前記第３の相互接続構造は、前記第２の複数のボンディング層によって前記第２の基板にボンディングされる、請求項１０に記載のデバイス構造。
前記第３の相互接続構造は、前記第２の複数のボンディング層によって前記第２の基板にボンディングされる、請求項１０に記載のデバイス構造。
【請求項12】
前記第２の複数のボンディング層は、第２の複数のボンディングパッド構造を含み、
前記第２の基板は、複数の基板貫通ビア （ＴＳＶ）を含む、請求項１１に記載のデバイス構造。
前記第２の基板は、複数の基板貫通ビア （ＴＳＶ）を含む、請求項１１に記載のデバイス構造。
【請求項13】
前記第２の複数のボンディングパッド構造の各々は、前記複数のＴＳＶの１つと垂直方向に位置合わせされる、請求項１２に記載のデバイス構造。
【請求項14】
前記第１の複数のボンディングパッド構造は、第１のピッチで配置され、
前記第２の複数のボンディングパッド構造は、前記第１のピッチとは異なる第２のピッチで配置される、請求項１２に記載のデバイス構造。
前記第２の複数のボンディングパッド構造は、前記第１のピッチとは異なる第２のピッチで配置される、請求項１２に記載のデバイス構造。
【請求項15】
前記第１のピッチは、約０．３μｍから約１．５μｍであり、
前記第２のピッチは、約１．５μｍから約２．５μｍである、請求項１４に記載のデバイス構造。
前記第２のピッチは、約１．５μｍから約２．５μｍである、請求項１４に記載のデバイス構造。
【請求項16】
第１の基板と、前記第１の基板上に配置された第１の相互接続構造と、前記第１の相互接続構造上の第１の複数のボンディングパッドと、を含む第１のダイを受け取ることと、
第２の基板と、前記第２の基板上に配置された第２の相互接続構造と、前記第２の相互接続構造上の第２の複数のボンディングパッドと、を含む第２のダイを受け取ることと、
前記第１の複数のボンディングパッドが前記第２の複数のボンディングパッドと垂直方向に位置合わせされ、物理的に接触するように、前記第２のダイを前記第１のダイにボンディングすることと、
前記第２のダイを前記第１のダイにボンディングした後、前記第２の基板の厚さを減少させて、薄化された第２の基板を形成することと、
前記薄化された第２の基板を貫通する複数のビアを形成することと、
前記複数のビアの各々が前記第３の複数のボンディングパッドの１つと垂直方向に位置合わせされるように、前記薄化された第２の基板上に第３の複数のボンディングパッドを形成することと、
第３の基板と、前記第３の基板上に配置された第３の相互接続構造と、前記第３の相互接続構造上の第４の複数のボンディングパッドと、を含む第３のダイを受け取ることと、
前記第４の複数のボンディングパッドが前記第３の複数のボンディングパッドと垂直方向に位置合わせされ、物理的に接触するように、前記第３のダイを前記第２のダイにボンディングすることと、
前記第３のダイを前記第２のダイに接合した後、前記第３の基板の厚さを減少させて、薄化された第３の基板を形成することと、
前記薄化された第３の基板上にカラーフィルタ層を設置することと、を含む方法。
第２の基板と、前記第２の基板上に配置された第２の相互接続構造と、前記第２の相互接続構造上の第２の複数のボンディングパッドと、を含む第２のダイを受け取ることと、
前記第１の複数のボンディングパッドが前記第２の複数のボンディングパッドと垂直方向に位置合わせされ、物理的に接触するように、前記第２のダイを前記第１のダイにボンディングすることと、
前記第２のダイを前記第１のダイにボンディングした後、前記第２の基板の厚さを減少させて、薄化された第２の基板を形成することと、
前記薄化された第２の基板を貫通する複数のビアを形成することと、
前記複数のビアの各々が前記第３の複数のボンディングパッドの１つと垂直方向に位置合わせされるように、前記薄化された第２の基板上に第３の複数のボンディングパッドを形成することと、
第３の基板と、前記第３の基板上に配置された第３の相互接続構造と、前記第３の相互接続構造上の第４の複数のボンディングパッドと、を含む第３のダイを受け取ることと、
前記第４の複数のボンディングパッドが前記第３の複数のボンディングパッドと垂直方向に位置合わせされ、物理的に接触するように、前記第３のダイを前記第２のダイにボンディングすることと、
前記第３のダイを前記第２のダイに接合した後、前記第３の基板の厚さを減少させて、薄化された第３の基板を形成することと、
前記薄化された第３の基板上にカラーフィルタ層を設置することと、を含む方法。
【請求項17】
前記薄化された第３の基板が、前記第３の基板に配置された複数のフォトダイオードと、前記複数のフォトダイオードの間に配置された複数の浮遊拡散領域と、を含む請求項１６に記載の方法。
【請求項18】
前記複数の浮遊拡散領域の各々は、前記第４の複数のボンディングパッドの１つと垂直方向に位置合わせされる、請求項１７に記載の方法。
【請求項19】
前記第１の複数のボンディングパッド及び第２の複数のボンディングパッドは、第１のピッチで配置され、
前記第３の複数のボンディングパッド及び前記第４の複数のボンディングパッドは、前記第１のピッチとは異なる第２のピッチで配置される、請求項１６に記載の方法。
前記第３の複数のボンディングパッド及び前記第４の複数のボンディングパッドは、前記第１のピッチとは異なる第２のピッチで配置される、請求項１６に記載の方法。
【請求項20】
前記第１のピッチが前記第２のピッチよりも大きい、請求項１９に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサ（ＣＩＳ）は、従来の電荷結合素子（ＣＣＤ）よりも人気が高まっている。通常、ＣＭＯＳイメージセンサは、光に反応するＣＭＯＳ回路を利用して光子を電子に変換する画素（ピクセル）のアレイを含む。感光性ＣＭＯＳ回路は、通常、半導体基板に形成されたフォトダイオードを含んでも良い。フォトダイオードが光に露出すると、フォトダイオードに電荷が誘導される。各ピクセルは、ピクセルに当たる入射光の量に比例する電子を生成することができる。電子はピクセル内で電圧信号に変換され、さらに特定用途向け集積回路（ＡＳＩＣ）によって処理されるデジタル信号に変換されます。既存のイメージセンサパッケージングは、意図した目的には概ね適しているものの、すべての点で満足できるものではない。
【発明の概要】
【発明が解決しようとする課題】
【0002】
近年、相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサ（ＣＩＳ）が人気を博している。一部の既存の技術では、ＣＩＳイメージセンサは、ロジックチップ上に積層されたピクセルチップを含み得る。ピクセルチップはフォトダイオードと画素トランジスタを含み、ロジックチップは特定用途向け集積回路（ＡＳＩＣ）を含む。いくつかの例では、ピクセルトランジスタは、トランスファーゲート（ＴＸ）、ソースフォロワ（ＳＦ）、リセットトランジスタ（ＲＳＴ）、及び行セレクタ（ＳＥＬ）を含んでも良い。これらの既存の技術では、ピクセルチップ内の多数のトランジスタがフォトダイオードのスペースを占有し、ピクセルサイズの縮小を困難にする可能性がある。
【発明を解決するための方法】
【0003】
本発明の一態様によれば、第１の基板及び第１の基板上に配置された第１の相互接続構造を有する第１のダイと、第２の基板及び第２の基板上に配置された第２の相互接続構造を有する第２のダイと、第３の相互接続構造及び第３の相互接続構造上に配置された第３の基板を有する第３のダイと、を含むデバイス構造を提供する。第１の相互接続構造は、第１の複数のボンディング層によって第２の基板にボンディングされる。第２の相互接続構造は、第２の複数のボンディング層によって第３の相互接続構造にボンディングされる。第３の基板は、複数のフォトダイオード及び第３の基板上に配置された第１のトランジスタを含む。第２のダイは、第１のトランジスタのドレインに電気的に接続されたソースを有する第２のトランジスタと、第１のトランジスタのドレイン及び第２のトランジスタのソースに電気的に接続されたゲートを有する第３のトランジスタと、第３のトランジスタのソースに電気的に接続されたドレインを有する第４のトランジスタと、を含む。
【0004】
本発明の別の態様によれば、第１の複数のボンディングパッド構造と第１のダイとを含む第１の複数のボンディング層を含むデバイス構造を含む。第１のダイは、第１の複数のボンディング層の上に配置された第１の相互接続構造と、第１の相互接続構造の上に配置された第１の基板と、第１の基板内に配置された複数のフォトダイオードと、複数のフォトダイオードの間に配置された複数の浮遊拡散領域と、を含む。複数の浮遊拡散領域の各々は、第１の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる。
【0005】
本発明のさらに別の態様によれば、第１の複数のボンディングパッド構造及び第１のダイを含む第１の複数のボンディング層を含む方法を含む。第１のダイは、第１の複数のボンディング層の上に配置された第１の相互接続構造と、第１の相互接続構造の上に配置された第１の基板と、第１の基板内に配置された複数のフォトダイオードと、複数のフォトダイオードの間に配置された複数の浮遊拡散領域と、を含み、複数の浮遊拡散領域の各々は、第１の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる。
【発明の効果】
【0006】
本発明は、イメージセンサの３チップ構造を提供する。本発明によるイメージセンサは、ロジックトランジスタを含む第１のチップと、ピクセルトランジスタを含む第２のチップと、フォトダイオード及び転送ゲートを含む第３のチップと、を含む。ピクセルトランジスタ（ソースフォロワ（ＳＦ）、リセットトランジスタ（ＲＳＴ）、及び行セレクタ（ＳＥＬ）など）を第２のチップに移動することにより、第３のチップ内のより多くのスペースをフォトダイオードに使用できるようになり、ピクセルサイズを減少させることができる。さらに、ボンディング層を使用することにより、第２のチップと第３のチップのボンディング後に高アスペクト比の基板貫通ビアを形成する必要がなくなる。
【図面の簡単な説明】
【0007】
本発明の態様は、以下の詳細な説明を添付の図面とともに参照した場合に最もよく理解される。業界の標準的な慣行に従って、さまざまな特徴が一定の縮尺で描かれていないを強調しておく。実際、説明を明確にするために、さまざまな特徴の寸法を任意に増減することができる。添付の図面は、本発明の典型的な実施形態のみを示しており、したがって、本発明は他の実施形態にも同様に適用できるため、範囲を限定するものと見なされるべきではないことも強調される。
【0008】
【図1】例示的なイメージセンサ素子の概略回路図である。
【図2】本発明の様々な態様による、イメージセンサ素子の概略回路図である。
【図3】本発明の様々な態様による代替イメージセンサ素子の概略回路図である。
【図4】本発明の様々な態様に従って構成されたイメージセンサ構造の一実施形態の概略断面図である。
【図5】本発明の１つ又は複数の態様による、イメージセンサ素子を形成するための方法のフローチャートを示す。
【図6】本発明の様々な態様による、フォトダイオードを含む第３のダイの概略断面図である。
【図7】本発明の様々な態様による、フォトダイオード感知回路を含む第２のダイの概略断面図である。
【図13】本発明の様々な態様に従って構成されたイメージセンサ構造の別の実施形態の概略断面図である。
【図14】本発明の様々な態様によるフォトダイオードを含む第３のダイの概略断面図である。
【図15】本発明の様々な態様によるフォトダイオード感知回路を含む第２のダイの概略断面図である。
【図21】本発明の様々な態様による２つの隣接するイメージセンサクラスタの概略上面図を示す。
【図22】本発明の様々な態様による、イメージセンサクラスタ及びその周りの電気ルーティングの概略上面図を示す。
【図23】本発明の様々な態様によるイメージクラスタ及びその周りの電気ルーティングの概略断面図を示す。
【図24】本発明の様々な態様による第１の類型のボンディング層の概略断面図を示す。
【図25】本発明の様々な態様による、第２の類型のボンディング層の概略断面図を示す。
【発明を実施するための形態】
【0009】
以下の開示では、提供される主題の異なる特徴を実装するための多くの異なる実施形態又は例を提供する。本発明を簡略化するために、構成要素及び配置の特定の例を以下に説明する。無論、これらは専ら例であり、限定することを意図したものではない。例えば、以下の説明における第２の特徴の上方又は第２の特徴上の第１の特徴の形成は、第１及び第２の特徴が直接接触して形成される実施形態を含むことができ、追加の特徴が第１及び第２の特徴が直接接触せず、第１及び第２の特徴の間に形成されることができる実施形態も含むことができる。さらに、本発明は、様々な例において数字及び／又は記載を繰り返すことがある。この繰り返しは、単純化及び明確化を目的としており、それ自体、説明したさまざまな実施形態及び／又は構成の間の関係を示すものではない。
【0010】
「下」、「下方」、「低い」、「上」、「上方」など空間的に相対的な用語は、説明を容易にするために、図面に示されたある構成要素又は特徴と別の構成要素又は特徴との関係を説明するために本明細書で使用される場合がある。空間的に相対的な用語は、図に示される向きに加えて、使用中又は動作中の装置のさまざまな向きを包含することを意図している。装置は別の方向（９０度回転又は他の方向）に向けられても良く、本明細書で使用される空間的に相対的な記述子も同様にそれに応じて解釈され得る。
【0011】
さらに、数又は数の範囲が「約」、「概算」などで記載される場合、その用語は、当業者により理解されるように、製造中に固有に生じる変動を考慮した合理的な範囲内の数を包含することを意図している。例えば、数又は数の範囲は、数に関連付けられた特徴を有する特徴を製造することに関連する既知の製造公差に基づいて、記載された数の±１０％以内など、記載された数を含む妥当な範囲を包含する。例えば、「約５ｎｍ」の厚さを有する材料層は、４．２５ｎｍから５．７５ｎｍまでの寸法範囲を包含することができ、材料層の配置に関連する製造公差は、当業者によって±１５％であることが知られている。さらに、本発明は、様々な例において符号及び／又は文字を繰り返すことがある。この繰り返しは、単純化及び明確化を目的としており、それ自体、説明したさまざまな実施形態及び／又は構成の間の関係を示すものではない。
【0012】
近年、相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサ（ＣＩＳ）が人気を博している。一部の既存の技術では、ＣＩＳイメージセンサは、ロジックチップ上に積層されたピクセルチップを含み得る。ピクセルチップはフォトダイオードと画素トランジスタを含み、ロジックチップは特定用途向け集積回路（ＡＳＩＣ）を含む。いくつかの例では、ピクセルトランジスタは、トランスファーゲート（ＴＸ）、ソースフォロワ（ＳＦ）、リセットトランジスタ（ＲＳＴ）、及び行セレクタ（ＳＥＬ）を含んでも良い。これらの既存の技術では、ピクセルチップ内の多数のトランジスタがフォトダイオードのスペースを占有し、ピクセルサイズの縮小を困難にする可能性がある。
【0013】
本発明は、イメージセンサの３チップ構造を提供する。本発明によるイメージセンサは、ロジックトランジスタを含む第１のチップと、ピクセルトランジスタを含む第２のチップと、フォトダイオード及び転送ゲートを含む第３のチップと、を含む。第１のチップは、第１の基板及び第１の基板上に配置された第１の相互接続構造を含む。第２のチップは、第２の基板上に配置された第２の相互接続構造を含む。第３のチップは、第３の相互接続構造及び第３の相互接続構造の上に配置された第３の基板を含む。第１のチップ及び第２のチップは、第１の相互接続構造がボンディング層を介して第２の基板にボンディングされ、第２の相互接続構造もボンディング層を介して第３の相互接続構造にボンディングされるように結合される。ピクセルトランジスタ（ソースフォロワ（ＳＦ）、リセットトランジスタ（ＲＳＴ）、及び行セレクタ（ＳＥＬ）など）を第２のチップに移動することにより、第３のチップ内のより多くのスペースをフォトダイオードに使用できるようになり、ピクセルサイズを縮小させることができる。さらに、ボンディング層を使用することにより、第２のチップと第３のチップのボンディング後に高アスペクト比の基板貫通ビアを形成する必要がなくなる。
【0014】
図１は、２チップ構成を有するイメージセンサ素子４０の概略回路図を示す。図示の例では、イメージセンサ素子４０は、相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサ（ＣＩＳ）である。図１に示すように、イメージセンサ素子４０は、ＡＳＩＣ回路１２、行セレクタトランジスタ２２、ソースフォロワトランジスタ２４、リセットトランジスタ２６、転送ゲートトランジスタ３２、及びフォトダイオード３４を含む。図１に示されるように、フォトダイオード３４は、グランドＧと転送ゲートトランジスタ３２のソースとの間に接続される。転送ゲートトランジスタ３２のドレイン、リセットトランジスタ２６のソース、及びソースフォロワトランジスタ２４のゲートはすべて、浮遊拡散（ＦＤ）ノード３６で一緒に接続される。ソースフォロワトランジスタ２４のソースは、行セレクタトランジスタ２２のドレインに結合され、行セレクタトランジスタ２２のソースは、ＡＳＩＣ回路１２に結合される。いくつかの既存の技術では、ＡＳＩＣ回路１２は、第１のチップ上に製造され、行セレクタトランジスタ２２、ソースフォロワトランジスタ２４、リセットトランジスタ２６、転送ゲートトランジスタ３２、及びフォトダイオード３４は、第３のチップ３０上に製造される。図１に示される例では、第１のチップ１０は、ロジックチップ１０又はＡＳＩＣチップ１０ともいい、第３のチップ３０は、ピクセルチップ３０ともいう。第３のチップ３０は、第１のチップ１０にボンディングされて、図１に示されるイメージセンサ素子４０を形成する。図１に示される２チップ構造において、第３のチップ３０は、フォトダイオード３４だけでなく、行セレクタトランジスタ２２、ソースフォロワトランジスタ２４、リセットトランジスタ２６、及び転送ゲートトランジスタ３２も含む。これらのトランジスタの存在は、第３のチップ３０内のスペースを占有し、フォトダイオード３４の光感知領域を制限し得る。さらに、第３のチップ３０内のフォトダイオード３４には４つのトランジスタが付属しているため、ピクセルの寸法を縮小する能力が妨げられる。
【0015】
図２は、本発明の様々な態様による３チップ構造を有するイメージセンサ素子４０の概略回路図を示す。図１に示されるイメージセンサ素子４０と同様に、図２に示されるイメージセンサ素子４０も、ＡＳＩＣ回路１２と、行セレクタトランジスタ２２と、ソースフォロワトランジスタ２４と、リセットトランジスタ２６と、転送ゲートトランジスタ３２と、フォトダイオード３４と、を含み、同様に電気的に接続されている。フォトダイオード３４は、グランドＧと転送ゲートトランジスタ３２のソースとの間に接続されている。転送ゲートトランジスタ３２のドレイン、リセットトランジスタ２６のソース、及びソースフォロワトランジスタ２４のゲートはすべて、浮遊拡散（ＦＤ）ノード３６で一緒に接続される。ソースフォロワトランジスタ２４のソースは、行セレクタトランジスタ２２のドレイン及び行セレクタトランジスタ２２のソースは、ＡＳＩＣ回路１２に結合される。図２に示されるように、ＡＳＩＣ回路１２は、第１のチップ１０上に製造される。行セレクタトランジスタ２２と、ソースフォロワトランジスタ２４と、リセットトランジスタ２６と、は、第２のチップ２０上に製造される。転送ゲートトランジスタ３２及びフォトダイオード３４は、第３のチップ３０上に製造される。図示の実施形態では、第１のチップ１０はロジックチップ１０又はＡＳＩＣチップ１０と呼ばれ、第２のチップ２０はピクセルデバイスチップ２０ともいい、第３のチップ３０はピクセルデバイスチップ３０ともいう。第１のチップ１０、第２のチップ２０、及び第３のチップ３０は、一緒にボンディングされて、図２に示されるイメージセンサ素子４０を形成する。図２に示される３チップ構造において、第３のチップ３０は、フォトダイオード３４及び転送ゲートトランジスタ３２のみを含む。図１のイメージセンサ素子４０と比較して、行セレクタトランジスタ２２、ソースフォロワトランジスタ２４、及びリセットトランジスタ２６は、第３のチップ３０から取り除かれ、第２のチップ２０に移動される第３のチップ３０に存在するトランジスタの削減は、フォトダイオード３４に利用可能なスペースを増加させるだけでなく、ピクセルサイズの縮小にも役立つ。転送ゲートトランジスタ３２も第２のチップ２０に移動して、フォトダイオード３４のためにより多くのスペースを生成する必要があることは論理的に続くが、最先端のイメージセンサ構造では、フォトダイオード３４まで延びていない場合、その転送ゲートトランジスタ３２をフォトダイオード３４に隣接させる必要がある。そのため、転送ゲートトランジスタ３２は、図２及び本発明のその他の図において、第３のチップ３０に配置されたままである。転送ゲートトランジスタ３２をフォトダイオード３４からさらに離すことができる新しい設計が出現した場合、転送ゲートトランジスタ３２は第２のチップ２０に移動されてもよい。
【0016】
図２のイメージセンサ素子４０は４つのトランジスタ（すなわち、行セレクタトランジスタ２２、ソースフォロワトランジスタ２４、リセットトランジスタ２６、及び転送ゲートトランジスタ３２）を含むが、イメージセンサ素子４０は、４つのトランジスタ（４Ｔ）以外の構成要素を含んでも良い。例えば、イメージセンサ素子４０は、フォトダイオードをリセットするためのピクセルリセットトランジスタ、又は電荷を蓄積するためのキャパシタ（例えば、金属－絶縁体－金属（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ、ＭＩＭ）キャパシタ又はディープトレンチキャパシタ）を含んでも良い。図３は、ピクセルリセットトランジスタ又はキャパシタを表す追加のピクセル装置２８を含むイメージセンサ素子４０を示す。第３のチップ３０のスペースを節約するために、追加のピクセル装置２８は第２のチップ２０上に製造される。なお、図３の追加のピクセル装置２８の電気的接続は、専ら図示の目的のためであることが理解されるべきである。追加のピクセル装置２８は、行セレクタトランジスタ２２又はＡＳＩＣ回路１２のソースに接続される必要はない。
【0017】
設計の必要性に応じて、図２に示されるイメージセンサ素子４０は、図４及び図１２に示される３チップ構造として設置されてもよい。一般的に言えば、図４に示されるイメージセンサ素子４０は、画素密度を高めるために小型でコンパクトにパックされたフォトダイオードを含み、一方、図１２に示されるイメージセンサ素子４０は、飽和容量（Ｆｕｌｌ Ｗｅｌｌ Ｃａｐａｃｉｔｙ）を増加又は最大化するために大きなフォトダイオードを含む。前者は、本発明の３チップ構造によって恩恵を受ける。これは、ピクセルトランジスタの大部分（転送ゲートトランジスタ３２を除く）が第２のチップに移動されるからである。画素トランジスタの除去がフォトダイオードの寸法の最大化を可能にするので、後者はまた、本発明の３チップ構造によって利益を得る。これは、ピクセルトランジスタの移動がフォトダイオードの寸法の最小化を可能にするからである。
【0018】
ここで図４を参照する。図４のイメージセンサ素子４０は、第１のチップ１０と、第２のチップ２０と、第３のチップ３０と、を含む。第１のチップ１０は、第１の基板１０２及び第１の基板１０２上に配置された第１の相互接続構造１１０を含む。複数のロジックトランジスタ１０４が、第１の基板１０２内に製造される。第１のチップ１０は、第１の相互接続構造１１０上に配置された第１のボンディング層１２０を含む。第２のチップ２０は、第２の基板２０２と、第２の基板２０２上に配置された第２の相互接続構造２１０と、を含む。行セレクタトランジスタ２０４と、ソースフォロワトランジスタ２０６と、リセットトランジスタ２０８と、は、第２の基板２０２内に製造される。第２のチップ２０は、第２の相互接続構造２１０上に配置された第２のボンディング層２２０と、第２の基板２０２上に配置された第３のボンディング層２４０と、を含む。第３のボンディング層２４０のボンディング接点は、第２の基板２０２を完全に貫通する基板貫通ビア（ＴＳＶ）２２６に電気的に結合される。第３のチップ３０は、第３の基板３０２と、第３の基板３０２上に配置された第３の相互接続構造３１０と、を含む。第３の基板３０２は、ディープトレンチアイソレーション（ＤＴＩ）フィーチャ３３０によって分割された複数のフォトダイオード３０４を含む。転送ゲートトランジスタ３０６は、フォトダイオード３０４のそれぞれに隣接して配置され、光電子を収集する。図示の実施形態では、転送ゲートトランジスタ３０６のゲートは、それぞれのフォトダイオード３０４内に垂直に延在し、そのようなゲートは、垂直転送ゲートともいう。浮遊拡散領域３０８は、イオン注入によって第３の基板３０２内に形成される。フォトダイオード３０４の開口部は、金属グリッド３３２によって定義される。第３のチップ３０は、カラーフィルタ層３３６及びマイクロレンズ３３８をさらに含む。電気接続のために、第３のチップ３０は、金属パッド３４０を含んでも良い。図４のイメージセンサ素子４０は、第３の相互接続構造上に配置されたフォトダイオード３０４を含み、イメージセンサ素子４０は裏面照射型（ｂａｃｋｓｉｄｅ－ｉｌｌｕｍｉｎａｔｅｄ、ＢＳＩ）センサである。第３のチップ３０は、第３の相互接続構造３１０上に配置された第４のボンディング層３２０を含む。
【0019】
誤解を避けるために、図４に示される第１のチップ１０は、一般に、図１、２、又は３に示される第１のチップ１０に対応する。図４に示される第２のチップ２０は、図２又は３に示される第２のチップ２０に概ね対応する。図４に示される第３のチップ３０は、一般に、図２又は３に示される第３のチップ３０に対応する。例えば、図１から４の第１のチップ１０は、ロジックトランジスタ（又はＡＳＩＣトランジスタ）を含む。図２から４の第２のチップ２０は、行セレクタトランジスタと、ソースフォロワトランジスタと、リセットトランジスタと、を含む。図２から４の第３のチップ３０は、フォトダイオード及び転送ゲートトランジスタを含む。
【0020】
引き続き図４を参照する。第２のチップ２０は、第１のボンディング層１２０を第３のボンディング層２４０に直接ボンディングすることによって第１のチップ１０にボンディングされる。したがって、第２の基板２０２は、第１の相互接続構造１１０に隣接し、第２の相互接続構造２１０は、第１の相互接続構造１１０から離れている。第３のチップ３０は、第２のボンディング層２２０を第４のボンディング層３２０に直接ボンディングすることによって、第２のチップ２０にボンディングされる。したがって、第３の相互接続構造３１０は、第２の相互接続構造２１０に隣接し、第３の基板３０２は、第２の相互接続構造２１０から離れている。
【0021】
図５は、図４又は図１２に示されるイメージセンサ素子４０を形成する方法５００のフローチャートを示す。方法５００は専ら例であり、本発明を明示的に図示されたものに限定することを意図するものではない。方法５００の前、間、及び後に追加のステップを提供することができ、記載されたいくつかのステップは、方法の追加の実施形態のために置換、削除、又は移動することができる。説明を簡易にするために、本明細書ではすべてのステップを詳細に説明するわけではない。方法５００については、方法５００による製造の異なる段階の部分断面図を示す図４、６から２５に関連して以下に説明する。図４、６から２５のＸ方向、Ｙ方向、Ｚ方向は互いに垂直であり、一貫して使用される。さらに、本発明全体を通して、同様の符号は同様の特徴を示すために使用される。
【0022】
図４及び６～１２は、図５の方法５００を用いた図４のイメージセンサ素子４０の製造を示す。図５から８を参照すると、方法５００はブロック５０２を含み、ここでピクセルデバイスチップが第１の複数のボンディング層によってピクセルチップにボンディングされる。図６は、ピクセルチップである第３のチップ３０を示す。第３のチップ３０は、第３の基板３０２及び第３の相互接続構造３１０を含む。参照を容易にするために、第３のチップ３０は、第３の相互接続構造３１０に隣接する前面３０Ｆ及び第３の基板３０２に隣接する裏面３０Ｂを含む。第３の基板３０２は、バルクシリコン（Ｓｉ）基板であってもよい。あるいは、第３の基板３０２は、ゲルマニウム（Ｇｅ）などの元素半導体、炭化ケイ素（ＳｉＣ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、砒化インジウム（ＩｎＡｓ）、及び／又はアンチモン化インジウム（ＩｎＳｂ）などの化合物半導体、シリコンゲルマニウム（ＳｉＧｅ）、リン化ガリウムヒ素（ＧａＡｓＰ）、ヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化ガリウムインジウム（ＧａＩｎＡｓ）、リン化ガリウムインジウム（ＧａＩｎＰ）などの合金半導体、及び／又はＧａＩｎＡｓＰ、又はそれらの組み合わせを含んでも良い。
【0023】
第３の基板３０２は複数のフォトダイオード３０４を含む。第３の基板３０２にフォトダイオード３０４を形成するために、第３の基板３０２は様々なドープ領域を含んでも良い。一実施形態では、第３の基板３０２は、リン（Ｐ）、砒素（Ａｓ）、又は他のｎ型ドーパントなどのｎ型ドーパントを含んでも良い。第３のチップ３０は、フォトダイオード３０４に隣接するか、又はフォトダイオード３０４内に延在して光電子を収集する転送ゲートトランジスタ３０６をさらに含む。第３の基板３０２は、浮遊拡散（ＦＤ）ノード３０８を形成するために、フォトダイオード間に高濃度ドープ領域をさらに含む。いくつかの実施形態では、浮遊拡散ノード３０８は、ｎ型ドーパント（ｎ＋）で高濃度ドープされる。第３の相互接続構造３１０は、複数の金属層を含む。複数の金属層のそれぞれは、少なくとも１つのエッチストップ層及び少なくとも１つの金属間誘電体（ＩＭＤ）層に配置されたコンタクトビア及び金属線を含む。コンタクトビア及び金属線は、チタン、窒化チタン、タンタル、窒化タンタル、コバルト、窒化コバルト、ニッケル、又は窒化ニッケルで形成された銅及びバリア層を含んでも良い。第３の相互接続構造３１０内のエッチストップ層は、窒化ケイ素、炭化シリコン、酸窒化ケイ素、又はそれらの組み合わせを含んでも良い。ＩＭＤ層は、テトラエトキシシラン（ＴＥＯＳ）酸化物、ドープされていないケイ酸塩ガラス、又はホウリンケイ酸塩ガラス（ＢＰＳＧ）、溶融石英ガラス（fused silica glass、ＦＳＧ）、リンケイ酸ガラス（ＰＳＧ）、ボロンドープシリコンガラス（ＢＳＧ）、及び／又は他の適切な誘電材料を含んでも良い。
【0024】
第３のチップ３０は、第３のチップ３０の前面３０Ｆ上に配置された第４のボンディング層３２０を含む。つまり、第４のボンディング層３２０は、第３の相互接続構造３１０上に配置され、ボンディング面を提供し、基板間通信を可能にする。図６に示すいくつかの実施形態では、第４のボンディング層３２０は、第１の誘電体ボンディング層３２２に配置された複数のボンディング接点３２６と、第２の誘電体ボンディング層３２４に配置された複数のボンディングパッド３２８とを含む。第１の誘電体ボンディング層３２２及び第２の誘電体ボンディング層３２４は、シリコン酸化物又はシリコン酸窒化物を含んでも良い。複数のボンディング接点３２６及び複数のボンディングパッド３２８は、銅（Ｃｕ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、それらの組み合わせ、又はそれらの合金を含んでも良い。一実施形態では、複数のボンディング接点３２６及び複数のボンディングパッド３２８は、銅（Ｃｕ）を含む。図６に示されるように、複数のボンディングパッド３２８の各々は、Ｚ方向に沿って複数のボンディング接点３２６の１つと垂直方向に位置合わせされるか、又は垂直に重なる。以下でさらに説明されるように、複数のボンディングパッド３２８のそれぞれは、浮遊拡散（ＦＤ）３０８と垂直方向に位置合わせされる。
【0025】
図７は、ピクセルデバイスチップである第２のチップ２０を示す。第２のチップ２０は、第２の基板２０２及び第２の相互接続構造２１０を含む。参照を容易にするために、第２のチップ２０は、第２の相互接続構造２１０に隣接する前面２０Ｆと、第２の基板２０２に隣接する裏面２０Ｂとを含む。第２の基板２０２は、バルクシリコン（Ｓｉ）基板であっても良い。あるいは、第２の基板２０２は、ゲルマニウム（Ｇｅ）などの元素半導体、炭化ケイ素（ＳｉＣ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、砒化インジウム（ＩｎＡｓ）、及び／又はアンチモン化インジウム（ＩｎＳｂ）などの化合物半導体、シリコンゲルマニウム（ＳｉＧｅ）、リン化ガリウムヒ素（ＧａＡｓＰ）、ヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化ガリウムインジウム（ＧａＩｎＡｓ）、リン化ガリウムインジウム（ＧａＩｎＰ）などの合金半導体、及び／又はＧａＩｎＡｓＰ、又はそれらの組み合わせを含んでも良い。
【0026】
第２の基板２０２は、行セレクタトランジスタ２０４、ソースフォロワトランジスタ２０６、及びリセットトランジスタ２０８を含む。行セレクタトランジスタ２０４、ソースフォロワトランジスタ２０６、及びリセットトランジスタ２０８は、それぞれ行セレクタトランジスタ２２、ソースフォロワトランジスタ２４、及びリセットトランジスタ２６に対応する。行セレクタトランジスタ２０４、ソースフォロワトランジスタ２０６、及びリセットトランジスタ２０８は、プレーナ型トランジスタ又はマルチゲート型トランジスタを使用して設置することができる。例示的なマルチゲート型トランジスタは、フィン・ベース電界効果トランジスタ（ＦｉｎＦＥＴ）又はゲートオールアラウンド（ＧＡＡ）トランジスタを含んでも良い。プレーナ型トランジスタは、アクティブ領域の１つの表面に沿ってプレーナ型チャネル領域を誘導できるゲート構造を含むため、その名前が付けられている。ＦｉｎＦＥＴは、基板から生じるフィン形状の活性領域と、フィン形状の活性領域の上面及び側壁の上に配置されたゲート構造とを含む。ＧＡＡトランジスタは、２つのソース／ドレインフィーチャ間に延在する少なくとも１つのチャネル部材と、少なくとも１つのチャネル部材を完全に取り囲むゲート構造とを含む。そのゲート構造がチャネル部材を包み込むため、ＧＡＡトランジスタはサラウンドゲートトランジスタ（ＳＧＴ）ともいう。形状及び配向に応じて、ＧＡＡトランジスタのチャネル部材は、ナノシート、半導体ワイヤ、ナノワイヤ、ナノ構造、ナノポスト、ナノビーム、又はナノブリッジともいう。場合によっては、ＧＡＡトランジスタは、チャネル部材の形状によって称されることもある。例えば、１つ以上のナノシートチャネル部材を有するＧＡＡトランジスタは、ナノシートトランジスタ又はナノシートＦＥＴともいう。
【0027】
第２の相互接続構造２１０は、複数の金属層を含む。複数の金属層のそれぞれは、少なくとも１つのエッチストップ層及び少なくとも１つの金属間誘電体（ＩＭＤ）層に配置されたコンタクトビア及び金属線を含む。コンタクトビア及び金属線は、チタン、窒化チタン、タンタル、窒化タンタル、コバルト、窒化コバルト、ニッケル、又は窒化ニッケルで形成された銅及びバリア層を含んでも良い。第３の相互接続構造３１０内のエッチストップ層は、窒化ケイ素、炭化シリコン、酸窒化ケイ素、又はそれらの組み合わせを含んでも良い。ＩＭＤ層は、テトラエトキシシラン（ＴＥＯＳ）酸化物、ドープされていないケイ酸塩ガラス、又はホウリンケイ酸塩ガラス（ＢＰＳＧ）、溶融石英ガラス（fused silica glass、ＦＳＧ）、リンケイ酸ガラス（ＰＳＧ）、ボロンドープシリコンガラス（ＢＳＧ）、及び／又は他の適切な誘電材料を含んでも良い。
【0028】
第２のチップ２０は、第２のチップ２０の前面２０Ｆ上に配置された第２のボンディング層２２０を含む。つまり、第２のボンディング層２２０は、第２の相互接続構造２１０上に配置され、ボンディング面を提供し、基板間通信を可能にする。図７に示すいくつかの実施形態では、第２ボンディング層２２０は、第３誘電体ボンディング層２２２内に配置された複数のボンディング接点２２４を含む。第３誘電体ボンディング層２２２は、シリコン酸化物又はシリコン酸窒化物を含んでも良い。複数のボンディング接点２２４は、銅（Ｃｕ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、それらの組み合わせ、又はそれらの合金を含んでも良い。一実施形態では、複数のボンディング接点２２４は、銅（Ｃｕ）を含む。図７に示される第２のボンディング層２２０は、ボンディング接点のみを含み、ボンディングパッド３２８と同様のボンディングパッドを含まないことに留意されたい。図７に明示的に示されていないいくつかの代替実施形態では、第２のボンディング層２２０は、ボンディング接点と垂直方向に位置合わせされる複数のボンディングパッドをさらに含んでも良い。
【0029】
図８を参照すると、ブロック５０２での操作は、図７に示される第２のチップ２０をひっくり返して、それを図６に示される第３のチップ３０にボンディングすることを含む。第２のチップ２０を第３のチップ３０にボンディングするために、第２のボンディング層２２０内のボンディング接点２２４の１つが、第４のボンディング層３２０内のボンディングパッド３２８の１つに位置合わせされる。次に、直接ボンディングプロセスが実行されて、第２のチップ２０が第３のチップ３０にボンディングされる。したがって、以下でさらに説明されるように、誘電体表面が誘電体表面にボンディングされ、金属表面が金属表面にボンディングされる。第２ボンディング層２２０と第４ボンディング層３２０との間の強力なボンディングを確保するために、第２のボンディング層２２０と第４のボンディング層３２０間で、第２ボンディング層２２０及び第４ボンディング層３２０の表面を洗浄して、有機及び金属汚染物質を除去する。例示的なプロセスでは、硫酸過酸化水素混合物（ＳＰＭ）、水酸化アンモニウムと過酸化水素の混合物（ＳＣ１）、又はその両方を使用して、第２のボンディング層２２０及び第４のボンディング層３２０上の有機汚染物質を除去することができる。塩酸と過酸化水素の混合物（ＳＣ２）を使用して、金属汚染物質を除去することができる。クリーニングに加えて、ボンディング接点２２４及びボンディングパッド３２８は、アルゴンプラズマ又は窒素プラズマによって処理されて、それらの表面を活性化することができる。ボンディング接点２２４とボンディングパッド３２８が位置合わせされた後、第１の誘電体ボンディング層３２２と第３の誘電体ボンディング層２２２のファンデルワールス力ボンディング、ならびにボンディングパッド３２８とボンディング接点２２４の表面活性化ボンディング（ＳＡＢ）を促進するためにアニールが実行される。図示の例では、ブロック５０２における第１の複数のボンディング層は、第２のボンディング層２２０及び第４のボンディング層３２０を含む。
【0030】
図５及び９を参照すると、方法５００は、ピクセルデバイスチップの基板を薄化するブロック５０４を含む。図８に示されるチップスタックは、ピクセルデバイスチップに対応する第２のチップ２０を含む。ブロック５０４で、第２のチップの第２の基板２０２が薄くされる。第３のチップ３０及び第２のチップ２０を含み、図９に示されるチップスタックは、第２の基板２０２の厚さを減少させるために、複数の薄化及び研磨ステップを実行することができる。例示的なプロセスでは、ダイヤモンドホイールを使用して粗研削、微研削、又は超微研削を実行することができ、化学機械研磨（ＣＭＰ）プロセスを実行して、研削された第２の基板２０２を研磨することができる。第２の基板２０２の薄さは、基板貫通ビア２２６（後述）の基板貫通開口部のアスペクト比の減少に貢献する。
【0031】
図５及び１０を参照すると、方法５００はブロック５０６を含み、ここで基板貫通ビアがピクセルデバイスチップの基板を貫通して形成される。図１０に示されるように、第２のチップ２０はピクセルデバイスチップに対応し、ブロック５０６で、基板貫通ビア（ＴＳＶ）２２６が第２のチップ２０の第２の基板２０２を貫通して形成される。ＴＳＶ２２６は、電気信号を第２のチップ２０の裏面２０Ｂにリダイレクトして、第３のボンディング層２４０と接続するように機能する。例示的なプロセスでは、反応性イオンエッチング（ＲＩＥ）などのドライエッチングを使用して、第２の基板２０２を貫通するビア開口部が形成される。ビア開口部が形成された後、ビア開口部に導電性材料が配置されて、ＴＳＶ２２６が形成される。導電性材料は、銅（Ｃｕ）を含んでも良い。銅のエレクトロマイグレーションを防止するために、ビア開口部は、導電性材料の配置前にバリア層で裏打ちすることができる。場合によっては、バリア層は窒化チタンを含んでも良い。
【0032】
ＴＳＶ２２６の形成後、薄化された第２の基板２０２上に第３のボンディング層２４０が形成される。第３のボンディング層２４０は、第４の誘電体ボンディング層２４２内に配置された複数のボンディング接点２４６と、第４の誘電体ボンディング層２４２内に配置された複数のボンディングパッド２４８とを含む。第４の誘電体ボンディング層２４２及び第５の誘電体ボンディング層２４４は、シリコン酸化物又はシリコン酸窒化物を含んでも良い。複数のボンディング接点２４６及び複数のボンディングパッド２４８は、銅（Ｃｕ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、それらの組み合わせ、又はそれらの合金を含んでも良い。一実施形態では、複数のボンディング接点２４６及び複数のボンディングパッド２４８は、銅（Ｃｕ）を含む。図１０に示されるように、複数のボンディングパッド２４８の各々は、Ｚ方向に沿って複数のボンディング接点２４６の１つと垂直方向に位置合わせされるか、又は重なる。さらに、複数のボンディング接点２４６のそれぞれは、ＴＳＶ２２６のうちの１つと垂直方向に位置合わせされる。
【0033】
図５及び１１を参照すると、方法５００はブロック５０８を含み、ここでロジックチップが第２の複数のボンディング層によってピクセルデバイスチップにボンディングされる。第１のチップ１０は、ロジックチップに対応し、ロジックチップ１０ともいう。第１のチップ１０は、第１の基板１０２と、第１の基板１０２上に配置された第１の相互接続構造１１０とを含む。参照を容易にするために、第１のチップ１０は、第１の相互接続構造１１０に隣接する前面１０Ｆと、第１の基板１０２の表面に隣接する裏面１０Ｂとを含む。第１の基板１０２は、バルクシリコン（Ｓｉ）基板であってもよい。あるいは、第１の基板１０２は、ゲルマニウム（Ｇｅ）などの元素半導体、炭化ケイ素（ＳｉＣ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、砒化インジウム（ＩｎＡｓ）、及び／又はアンチモン化インジウム（ＩｎＳｂ）などの化合物半導体、シリコンゲルマニウム（ＳｉＧｅ）、リン化ガリウムヒ素（ＧａＡｓＰ）、ヒ化アルミニウムインジウム（ＡｌＩｎＡｓ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）、ヒ化ガリウムインジウム（ＧａＩｎＡｓ）、リン化ガリウムインジウム（ＧａＩｎＰ）などの合金半導体、及び／又はＧａＩｎＡｓＰ、又はそれらの組み合わせを含んでも良い。
【0034】
第１の基板１０２は、複数のロジックトランジスタ１０４を含む。ロジックトランジスタ１０４は、図２又は３に示されるＡＳＩＣ回路１２に対応する。ロジックトランジスタ１０４は、プレーナ型トランジスタ又はマルチゲート型トランジスタを使用して設置することができる。例示的なマルチゲート型トランジスタは、フィン・ベース電界効果トランジスタ（ＦｉｎＦＥＴ）又はゲートオールアラウンド（ＧＡＡ）トランジスタを含んでも良い。プレーナ型トランジスタは、アクティブ領域の１つの表面に沿ってプレーナ型チャネル領域を誘導できるゲート構造を含むため、その名前が付けられている。ＦｉｎＦＥＴは、基板から生じるフィン形状の活性領域と、フィン形状の活性領域の上面及び側壁の上に配置されたゲート構造とを含む。ＧＡＡトランジスタは、２つのソース／ドレインフィーチャ間に延在する少なくとも１つのチャネル部材と、少なくとも１つのチャネル部材を完全に取り囲むゲート構造とを含む。そのゲート構造がチャネル部材を包み込むため、ＧＡＡトランジスタはサラウンドゲートトランジスタ（ＳＧＴ）ともいう。形状及び配向に応じて、ＧＡＡトランジスタのチャネル部材は、ナノシート、半導体ワイヤ、ナノワイヤ、ナノ構造、ナノポスト、ナノビーム、又はナノブリッジともいう。場合によっては、ＧＡＡトランジスタは、チャネル部材の形状によって称されることもある。例えば、１つ以上のナノシートチャネル部材を有するＧＡＡトランジスタは、ナノシートトランジスタ又はナノシートＦＥＴともいう。
【0035】
第１の相互接続構造１１０は、複数の金属層を含む。複数の金属層のそれぞれは、少なくとも１つのエッチストップ層及び少なくとも１つの金属間誘電体（ＩＭＤ）層に配置されたコンタクトビア及び金属線を含む。コンタクトビア及び金属線は、チタン、窒化チタン、タンタル、窒化タンタル、コバルト、窒化コバルト、ニッケル、又は窒化ニッケルで形成された銅及びバリア層を含んでも良い。第１の相互接続構造１１０内のエッチストップ層は、窒化ケイ素、炭化シリコン、酸窒化ケイ素、又はそれらの組み合わせを含んでも良い。ＩＭＤ層は、テトラエトキシシラン（ＴＥＯＳ）酸化物、ドープされていないケイ酸塩ガラス、又はホウリンケイ酸塩ガラス（ＢＰＳＧ）、溶融石英ガラス（fused silica glass、ＦＳＧ）、リンケイ酸ガラス（ＰＳＧ）、ボロンドープシリコンガラス（ＢＳＧ）、及び／又は他の適切な誘電材料を含んでも良い。
【0036】
第１のチップ１０は、第１のチップ１０の前面１０Ｆ上に配置された第１のボンディング層１２０を含む。つまり、第１のボンディング層１２０は、第２の相互接続構造２１０上に配置され、ボンディング面を提供し、基板間通信を可能にする。図１１に示すいくつかの実施形態では、第１ボンディング層１２０は、第６の誘電体ボンディング層１２２内に配置された複数のボンディング接点１２４を含む。第６の誘電体ボンディング層１２２は、シリコン酸化物又はシリコン酸窒化物を含んでも良い。複数のボンディング接点１２４は、銅（Ｃｕ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、それらの組み合わせ、又はそれらの合金を含んでも良い。一実施形態では、複数のボンディング接点１２４は、銅（Ｃｕ）を含む。図１１に示される第１のボンディング層１２０は、ボンディング接点１２４のみを含み、ボンディングパッド３２８と同様のボンディングパッドを含まないことに留意されたい。図１１に明示的に示されていないいくつかの代替実施形態では、第１のボンディング層１２０は、ボンディング接点と垂直方向に位置合わせされる複数のボンディングパッドをさらに含んでも良い。
【0037】
図１１を参照すると、ブロック５０２の動作は、第３のボンディング層２４０及び第１のボンディング層１２０によって第１のチップ１０を第２のチップ２０にボンディングすることを含む。第１のチップ１０を第２のチップ２０にボンディングするために、第１のボンディング層１２０内のボンディング接点１２４は、第３のボンディング層２４０内のボンディングパッド２４８の１つに位置合わせされる。次に、直接ボンディングプロセスが実行されて、第１のチップ１０が第２のチップ２０にボンディングされ、以下に説明するように、誘電体表面が誘電体表面にボンディングされ、金属表面が金属表面にボンディングされる。第１のボンディング層１２０と第３のボンディング層２４０との間の強力な結合を確保するために、第１のボンディング層１２０及び第３のボンディング層２４０の表面を洗浄して、有機汚染物質及び金属汚染物質を除去する。例示的なプロセスでは、硫硫酸過酸化水素混合物（ＳＰＭ）、水酸化アンモニウムと過酸化水素の混合物（ＳＣ１）、又はその両方を使用して、第１のボンディング層１２０及び第３のボンディング層２４０上の有機汚染物質を除去することができる。塩酸と過酸化水素の混合物（ＳＣ２）を使用して、金属汚染物質を除去することができる。クリーニングに加えて、ボンディング接点１２４及びボンディングパッド２４８は、アルゴンプラズマ又は窒素プラズマによって処理されて、それらの表面を活性化することができる。ボンディング接点１２４とボンディングパッド２４８が位置合わせされた後、第６の誘電体ボンディング層１２２と第５の誘電体ボンディング層２４４のファンデルワールス力ボンディング、ならびにボンディングパッド２４８とボンディング接点１２４の表面活性化ボンディング（ＳＡＢ）を促進するためにアニールが実行される。図示の例では、ブロック５０８における第２の複数のボンディング層は、第１のボンディング層１２０及び第３のボンディング層２４０を含む。
【0038】
図５及び１２を参照すると、方法５００は、ブロック５１０を含み、ここではピクセルチップの基板が薄化される。図１２において、第３チップ３０がピクセルチップに対応し、第３基板３０２がピクセルチップの基板に対応する。第１のチップ１０が第２のチップ２０にボンディングされた後、図１２に示されるように、第３のチップ３０の裏面３０Ｂが上を向くように、図１１に示されるチップスタックが裏返される。裏返した後、第３のチップ３０の第３の基板３０２は、第３の基板３０２の厚さを減らすために、複数の薄化及び研磨ステップを実行することができる。例示的なプロセスでは、ダイヤモンドホイールを使用して粗研削、微研削、又は超微研削を実行することができ、化学機械研磨（ＣＭＰ）プロセスを実行して、研削された第３の基板３０２を研磨することができる。
【0039】
図４及び５を参照すると、方法５００は、ブロック５１２を含み、ここで、イメージセンサ素子を形成するためにさらなるプロセスが実行される。図４のイメージセンサ素子４０は、ブロック５１２で言及されたイメージセンサ素子に対応する。そのようなさらなるプロセスは、ディープトレンチアイソレーション（ＤＴＩ）フィーチャ３３０の形成、金属グリッド３３２の形成、パッシベーション層３３４の配置、カラーフィルタ層３３６の形成、マイクロレンズ３３８の形成、及び金属パッド３４０の形成を含んでも良い。ＤＴＩフィーチャ３３０を形成するために、裏面３０Ｂから第３の基板３０２に深いトレンチが形成される（図１２参照）。次に、ライナーと充填材を深いトレンチに配置させて、ＤＴＩ フィーチャ３３０を形成することができる。ＤＴＩフィーチャ３３０は裏面３０Ｂ上に形成されるので、ＤＴＩフィーチャ３３０は、裏面ＤＴＩ（ＢＤＴＩ）フィーチャ３３０ともいう。いくつかの実施形態では、ライナーは、アルミニウム（Ａｌ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、又は銅（Ｃｕ）などの金属を含んでも良く、充填材は、酸化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化チタン、チタン酸バリウム、酸化ジルコニウム、酸化ランタン、酸化バリウム、酸化ストロンチウム、酸化イットリウム、又はそれらの組み合わせなどの誘電体材料を含んでも良い。
【0040】
パッシベーション層３３４は、例えば、第１のパッシベーション層及び第２のパッシベーション層を含んでも良い。パッシベーション層３３４の組成は、ＤＴＩフィーチャ３３０の充填材の組成と同じであってもよい。金属グリッド３３２は、第１パッシベーション層及び第２パッシベーション層に埋め込まれてもよい。金属グリッド３３２は、フォトダイオード３０４の全部ではないにしてもいくつかにわたって延在するグリッド状の構造又はフレームワークである。いくつかの実施形態では、金属グリッド３３２は、スズ（Ｓｎ）、アルミニウム銅（ＡｌＣｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、又は銅（Ｃｕ）を含んでも良い。金属グリッド３３２を形成する例示的なプロセスでは、金属層が第１パッシベーション層の上に配置される。次に、フォトリソグラフィプロセスとエッチングプロセスを使用して、金属層を金属グリッド３３２にパターン化する。次に、金属グリッド３３２の上に第２のパッシベーション層が配置される。
【0041】
カラーフィルタ層３３６は、ポリマー材料又は着色顔料を含む樹脂から形成され得る。ブロック５１２で、パッシベーション層３３４の第２のパッシベーション層の上にカラーフィルタ層３３６が形成される。カラーフィルタ層３３６は、特定の波長範囲を有する放射（例えば、光）の透過をそれぞれ可能にする複数のフィルタを含み、指定された範囲外の波長の光をブロックする。さらに図４を参照すると、マイクロレンズ３３８がカラーフィルタ層３３６上に形成される。マイクロレンズ３３８は、透過率の高いアクリルポリマーなど、パターン化してマイクロレンズに形成することができる任意の材料で形成することができる。一実施形態では、マイクロレンズ層は、液体状態の材料及びスピンオン技術を使用して形成することができる。この方法は、実質的に平坦な表面及び実質的に均一な厚さを有するマイクロレンズ層を生成し、それによってマイクロレンズ３３８により大きな均一性を提供することが見出されている。ＣＶＤ、ＰＶＤなどの他の方法を使用することもできる。フォトダイオード３０４に対応するマイクロレンズ３３８のアレイ内に平面材料をパターン化するために、フォトリソグラフィ及びエッチング技術を使用して、マイクロレンズ層の平面材料をパターン化することができる。次いで、平面材料をリフローして、マイクロレンズ３３８に適切な曲面を形成することができる。マイクロレンズ３３８は、紫外線（ＵＶ）処理を使用して硬化させることができる。
【0042】
第３の基板３０２の厚さを通過する電気接続を可能にするために、第２の基板２０２をスクライブラインに沿って切断して、第３の相互接続構造３１０内のコンタクトフィーチャを露出させる開口部を形成する。その後、開口部の上に金属層が配置されて、金属パッド３４０が形成される。いくつかの実施形態では、金属パッド３４０の金属層は、銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウム銅（ＡｌＣｕ）合金、又は窒化チタンを含んでも良い。
【0043】
引き続き図４を参照する。第３のボンディング層２４０内のボンディングパッド２４８は、Ｘ方向に沿って第１のピッチＰ１で配置される。第４ボンディング層３２０のボンディングパッド３２８は、Ｘ方向に沿って第２ピッチＰ２で配置される。ピクセルトランジスタ（ソースフォロア（ＳＦ）２０６、リセットトランジスタ（ＲＳＴ）２０８、及び行セレクタ（ＳＥＬ）２０４など）を第２のチップに移動することによって、第３のチップ３０内のより多くのスペースをフォトダイオード３０４に利用できるようにすることができ、ピクセルサイズを縮小することができる。その結果、第２ピッチＰ２は、第１ピッチＰ１よりも小さくなる。いくつかの実施形態では、第１のピッチＰ１に対する第２のピッチＰ２の比は、約０．２から約０．７５であって良い。場合によっては、第１のピッチＰ１は約１．５μｍから約２．５μｍの間であっても良く、第２のピッチＰ２は約０．３μｍから約１．５μｍの間であっても良い。
【0044】
図１３～２５は、図５の方法５００を用いた図１３のイメージセンサ素子４０の製造を示す。図５及び１４～１６を参照すると、方法５００はブロック５０２を含み、ここでピクセルデバイスチップが第１の複数のボンディング層によってピクセルチップにボンディングされる。図１４は、ピクセルチップに対応する第３のチップ３０と、ピクセルデバイスチップに対応する第２のチップ２０とを示す。同様の第２チップ２０及び第３チップ３０については上述したので、詳細な説明は省略する。図４及び図１３に示すこれら２つの実施形態の相違点について説明する。図６に示されるフォトダイオード３０４を有する代わりに、第３の基板３０２は大きなフォトダイオード３０４０を含む。その結果、図１４の第３のチップ３０内の浮遊拡散（ＦＤ）ノード３６はより離間される。次に、図１５を参照する。大きなフォトダイオード３０４０の設置により、第２のチップ２０２は、より少ない行セレクタトランジスタ２０４、ソースフォロワトランジスタ２０６、及びリセットトランジスタ２０８を含むことができる。ボンディングパッド３２８と第４のボンディング層３２０内のボンディング接点３２６は、ＦＤノード３６と垂直に整列され、より大きなパッドピッチを有するようにより広げられる。第２のボンディング層２２０のボンディング接点２２４はボンディングパッド３２８と整列するように構成されているので、ボンディング接点２２４もより分散され、より大きなピッチで配置される。図１６に示すように、第２のチップ２０は、第２のボンディング層２２０及び第４のボンディング層３２０を介して第３のチップ３０にボンディングされる。
【0045】
図５及び１７を参照すると、方法５００は、ピクセルデバイスチップの基板を薄化するブロック５０４を含む。図１７に示されるチップスタックは、ピクセルデバイスチップに対応する第２のチップ２０を含む。ブロック５０４で、第２のチップの第２の基板２０２が薄くされる。同様の動作は、図９を参照して上述したので、図１７の詳細な説明は省略する。
【0046】
図５及び１８を参照すると、方法５００はブロック５０６を含み、ここで基板貫通ビアがピクセルデバイスチップの基板を貫通して形成される。図１８に示すように、第２のチップ２０はピクセルデバイスチップに対応し、ブロック５０６で、基板貫通ビア（ＴＳＶ）２２６が第２のチップ２０の第２の基板２０２を貫通して形成される。ＴＳＶ２２６の形成後、薄化された第２の基板２０２上に第３のボンディング層２４０が形成される。図１８に示されるように、複数のボンディングパッド２４８のそれぞれは、複数のボンディング接点２４６のうちの１つとＺ方向に沿って垂直方向に位置合わせされるか、又は重なる。さらに、複数のボンディング接点２４６のそれぞれは、ＴＳＶ２２６の１つと垂直方向に位置合わせされる。同様の動作は、図１０を参照して上述したので、図１８の詳細な説明は省略する。
【0047】
図５及び１９を参照すると、方法５００はブロック５０８を含み、ここでロジックチップが第２の複数のボンディング層によってピクセルデバイスチップに結合される。第１のチップ１０はロジックチップに対応し、ロジックチップ１０ともいう。第１のチップ１０は、第１のチップ１０の前面１０Ｆ上に配置された第１のボンディング層１２０を含む。図１９に示されるいくつかの実施形態では、第１のボンディング層１２０は、第６の誘電体ボンディング層１２２に配置された複数のボンディング接点１２４を含む。なお、図１９に示される第１のボンディング層１２０は、ボンディング接点１２４のみを含み、ボンディングパッド３２８と同様のボンディングパッドを含まないことに留意されたい。図１９に明示的に示されていないいくつかの代替実施形態では、第１のボンディング層１２０は、ボンディング接点と垂直に整列された複数のボンディングパッドをさらに含む。ブロック５０８において、第１のチップ１０は、第３のボンディング層２４０及び第１のボンディング層１２０によって第２のチップ２０にボンディングされる。同様の動作は、図１１を参照して上述したので、図１９の詳細な説明は省略する。
【0048】
図５及び２０を参照すると、方法５００は、ピクセルチップの基板を薄化するブロック５１０を含む。図２０において、第３チップ３０がピクセルチップに相当し、第３基板３０２がピクセルチップの基板に相当する。同様の動作は、図１２を参照して上述したので、図２０の詳細な説明は省略する。
【0049】
図５及び１３を参照すると、方法５００はブロック５１２を含み、ここで、イメージセンサ素子を形成するためにさらなるプロセスが実行される。図１３のイメージセンサ素子４０は、ブロック５１２で言及されたイメージセンサ素子に対応する。そのようなさらなるプロセスは、ディープトレンチアイソレーション（ＤＴＩ）フィーチャ３３０の形成、金属グリッド３３２の形成、パッシベーション層３３４の配置、カラーフィルタ層３３６の形成、マイクロレンズ３３８の形成、及び金属パッド３４０の形成を含んでも良い。同様の動作は、図４を参照して上述したので、図１３の詳細な説明は省略する。
【0050】
図４のフォトダイオード３０４又は図１３の大きなフォトダイオード３０４０のためのスペースを最大化するのを助けるために、フォトダイオード３０４（又は大きなフォトダイオード３０４０）をクラスタ又はユニットにグループ化することができる。図２１は、隣接する２つのクラスタ４００の概略上面図を示す。いくつかの実施形態では、クラスタ４００のそれぞれは、４つのフォトダイオード３０４又は４つの大きなフォトダイオード３０４０を含む。これらの実施形態では、図４の２つの隣接するフォトダイオード３０４又は図１３の隣接する２つの大きなフォトダイオード３０４０は、実際にはクラスタ４００内の４つのフォトダイオード３０４（又は大きなフォトダイオード３０４０）のうちの２つである。参照しやすいように、図２１は４つのフォトダイオード３０４を含む。同様の構成が大きなフォトダイオード３０４０にも適用できることを理解されたい。図２１に示されるように、４つのフォトダイオード３０４は、ＦＤノード３０８を中心とするように正方形に配置される。Ｚ方向に沿って、ＦＤノード３０８のそれぞれは、第４のボンディング層３２０内のボンディングパッド３２８と位置合わせされる。転送ゲートトランジスタ３０６は、フォトダイオード３０４の隅に配置され、共有ＦＤノード３０８に隣接して配置される。このようにして、４つの転送ゲートトランジスタ３０６は、４つのフォトダイオード３０４で生成された光電子を収集し、それをＦＤノード３０８に向けることができる。各転送ゲートトランジスタ３０６はコンタクト３６０に結合される。図２１に示すように、フォトダイオード３０４は第３ピッチＰ３で配置され、ＦＤノード３０８は第２ピッチＰ２で配置される。図２１に示す実施形態では、第２のピッチＰ２は第３のピッチＰ３よりも大きい。一実施形態では、第２のピッチＰ２は、第３のピッチＰ３の約２倍である。なお、ＦＤノード３０８はボンディングパッド３２８と垂直方向に位置合わせされるので、ＦＤノード３０８とボンディングパッド３２８の両方がＸ方向に沿って第２のピッチＰ２で配置されることに留意されたい。
【0051】
図２２は、イメージセンサクラスタ４００の周りの電気ルーティングの概略上面図を示す。いくつかの実施形態では、コンタクト３６０のそれぞれは、第１の金属層（Ｍ１）の金属線に電気的に接続される。図２２において、第１の金属層（Ｍ１）の金属線は、Ｘ方向に沿って縦に延在する。第２金属層（Ｍ２）の２本の金属線は、Ｙ方向に沿って延在し、クラスタ４００を挟む。場合によっては、２本の金属線は接地（Ｇ又はＧＮＤ）に接続される。電流はＦＤノード３６から第２のチップ２０にＺ方向に沿ってのみ流れるので、ＦＤノード３６は第１の金属層（Ｍ１）の金属アイランド３１４（図２３に示す）に電気的に結合される。第１の金属層（Ｍ１）内の金属線とは異なり、金属アイランド３１４はクラスタ４００の境界を越えて延在しない。図２３は、イメージセンサクラスタ４００の周りの電気ルーティングの概略断面図を示す。ノード３６は、ＦＤノード３６を金属アイランド３１４に電気的に結合するコンタクトフィーチャ３１２に物理的及び電気的に結合される。金属アイランド３１４は、コンタクトビア３１６によって第２金属層（Ｍ２）の上部金属フィーチャ３１８に結合される。２つの接地線３１９も第２金属層（Ｍ２）に配置される。ボンディング接点３２６は上部金属フィーチャ３１８上に配置され、ボンディングパッド３２８は垂直に整列さ、ボンディング接点３２６と接触する。
【0052】
前掲のように、第１のチップ１０と第２のチップ２０と第３のチップ３０との間のボンディングは、ボンディング層を介して達成される。第１の類型及び第２の類型である２つの類型のボンディング層が、本発明の実施形態に従って実施され得る。第１の類型のボンディング層は、第１の誘電体ボンディング層に複数のボンディング接点を含み、第２の誘電体ボンディング層に複数のボンディングパッドを含む。複数のボンディング接点は、複数のボンディングパッドと位置合わせされる。第２の類型のボンディング層は、誘電体ボンディング層内に配置された複数のボンディング接点を含む。第１の類型のボンディング層の例は、図６に示される第４のボンディング層３２０であり、第２の類型のボンディング層の例は、図７に示される第２のボンディング層２２０である。一般に、第２類型のボンディング層内のボンディングパッドは、満足なチップボンディングの完全性及び寿命を達成する上で不可欠な、金属フィーチャの均一な分布を提供するように機能する。上部金属フィーチャ又はボンディング接点がチップの表面に均一に分布していない場合に、第２の類型のボンディング層が設置されることが分かる。第１の類型のボンディング層は、処理ステップが少なく、コストが低い。第１の類型のボンディング層及び第２の類型のボンディング層のさらなる詳細は、図２４及び図２５に関連して提供される。
【0053】
図２４は、本発明の様々な態様による、第１の類型のボンディング層の概略断面図を示す。上部金属フィーチャ３１８のそれぞれに関して、第１の類型のボンディング層は、互いに垂直に整列されたボンディング接点３２６及びボンディングパッド３２８を含む。第１の類型のボンディング層は、以下のボンディング接点に電気的に結合されないダミーボンディングパッド３２８０を含んでも良い。これらのダミーボンディングパッド３２８０は、均一な金属フィーチャ密度を提供するために挿入される。いくつかの実施形態では、上部金属フィーチャ３１８は、第１のエッチストップ層（ＥＳＬ）３４５及び第２のエッチストップ層（ＥＳＬ）３４６の上に配置されたＩＭＤ層３４７に埋め込まれている。ＩＭＤ層３４７は、テトラエトキシシラン（ＴＥＯＳ）酸化物、ドープされていないケイ酸塩ガラス、又はホウリンケイ酸塩ガラス（ＢＰＳＧ）、溶融石英ガラス（fused silica glass、ＦＳＧ）、リンケイ酸ガラス（ＰＳＧ）、又はボロンドープシリコンガラス （ＢＳＧ）などのドープされた酸化ケイ素を含んでも良い。第１のＥＳＬ３４５は炭化ケイ素を含んでも良い。第２のＥＳＬ３４６は酸化ケイ素を含んでも良い。第３のＥＳＬ３４８がＩＭＤ層３４７の上に配置され、第１の誘電体ボンディング層３２２が第３のＥＳＬ３４８の上に配置される。ボンディング接点３２６は、第３のＥＳＬ３４８及び第１の誘電体ボンディング層３２２を通って延在する。第１の誘電体ボンディング層 ３２２は、酸化ケイ素を含んでも良い第２のＥＳＬ３４６と同じ組成を共有し得る。第３のＥＳＬ３４８は炭化ケイ素を含む。第４のＥＳＬ３５０は第１の誘電体ボンディング層３２２の上に配置され、第２の誘電体ボンディング層３２４は第４のＥＳＬ３５０の上に配置される。第４のＥＳＬ３５０は窒化ケイ素を含んでも良く、第２の誘電体ボンディング層３２４は酸化ケイ素を含んでも良い。いくつかの実施形態では、ブロック層３５９が第２の誘電体ボンディング層３２４上に配置されてもよい。ブロック層３５９は酸窒化ケイ素を含んでもよく、他のチップからの金属ボンディング接点又はボンディングパッドが完全に位置合わせされていない場合にエレクトロマイグレーションを防止するように機能する。ボンディングパッド３２８は、ブロック層３５９、第２の誘電体ボンディング層３２４、及び第４のＥＳＬを通って延在する。図２４に示されるいくつかの実施形態では、ボンディングパッド３２８及びボンディング接点３２６は、デュアルダマシンプロセスを使用して形成され、連続している。エレクトロマイグレーションと酸素拡散を防止するために、上部金属フィーチャ３１８は、第１のバリア層３１７によってＩＭＤ層３４７から分離され、ボンディング接点３２６とボンディングパッド３２８は、第２のバリア層３２７によって周囲の誘電体層から分離される。第１のバリア層３１７及び第２のバリア層３２７は、窒化チタン又は窒化タンタルを含んでも良い。ダミーボンディングパッド３２８０は、ボンディングパッド３２８と同様の構造を共有する。
【0054】
図２５は、本発明の様々な態様による、第２の類型の接着層の概略断面図を示す。図２５に示されるように、第２の類型のボンディング層は、第１の誘電体ボンディング層３２２に埋め込まれたボンディング接点３２６のみを含む。（ボンディングされる）他のチップからの金属ボンディング接点又はボンディングパッドがボンディング接点３２６と完全に位置合わせされていない場合のエレクトロマイグレーションを防止するために、ブロック層３５９は、第１の誘電体ボンディング層３２２上に配置される。
【0055】
したがって、いくつかの実施形態では、本発明は、第１の基板及び第１の基板上に配置された第１の相互接続構造を有する第１のダイと、第２の基板及び第２の基板上に配置された第２の相互接続構造を有する第２のダイと、第３の相互接続構造及び第３の相互接続構造上に配置された第３の基板を有する第３のダイと、を含むデバイス構造を提供する。第１の相互接続構造は、第１の複数のボンディング層によって第２の基板にボンディングされる。第２の相互接続構造は、第２の複数のボンディング層によって第３の相互接続構造にボンディングされる。第３の基板は、複数のフォトダイオード及び第３の基板上に配置された第１のトランジスタを含む。第２のダイは、第１のトランジスタのドレインに電気的に接続されたソースを有する第２のトランジスタと、第１のトランジスタのドレイン及び第２のトランジスタのソースに電気的に接続されたゲートを有する第３のトランジスタと、第３のトランジスタのソースに電気的に接続されたドレインを有する第４のトランジスタと、を含む。
【0056】
いくつかの実施形態では、第１の複数のボンディング層は、第１のピッチで配置された第１の複数のボンディングパッド構造を含み、第２の複数のボンディング層は、第１のピッチとは異なる第２のピッチで配置された第２の複数のボンディングパッド構造を含む。いくつかの実装形態では、第２のピッチは第１のピッチよりも小さい。いくつかの実施形態では、第１のピッチは約１．５μｍから約２．５μｍであり、第２のピッチは約０．３μｍから約１．５μｍである。いくつかの実施形態では、第１のピッチに対する第２のピッチの比は、約０．２から約０．７５である。いくつかの実施形態では、第３のダイは、複数の浮遊拡散領域を含む。複数の浮遊拡散領域の各々は、第２の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる。場合によっては、第１のトランジスタのゲート構造は、複数のフォトダイオードのうちの１つと物理的に接触している。いくつかの実施形態では、第２のダイは、第２の基板を通って延びる複数の基板貫通ビア（ＴＳＶ）を含む。
【0057】
本発明の別の態様によれば、第１の複数のボンディングパッド構造と第１のダイとを含む第１の複数のボンディング層を含むデバイス構造を含む。第１のダイは、第１の複数のボンディング層の上に配置された第１の相互接続構造と、第１の相互接続構造の上に配置された第１の基板と、第１の基板内に配置された複数のフォトダイオードと、複数のフォトダイオードの間に配置された複数の浮遊拡散領域と、を含み、複数の浮遊拡散領域の各々は、第１の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる 。
【0058】
いくつかの実施形態では、デバイス構造は、第２の基板を含む第２のダイと、第２の基板上に配置された第２の相互接続構造とをさらに含む。第２の相互接続構造は、第１の複数のボンディング層によって第１の相互接続構造にボンディングされる。いくつかの実施形態では、ダイ構造は、第３の基板及び第３の基板上に配置された第３の相互接続構造とを含む第３のダイをさらに含む。第３の相互接続構造は、第２の複数のボンディング層によって第２の基板にボンディングされる。場合によっては、第２の複数のボンディング層は第２の複数のボンディングパッド構造を含み、第２の基板は複数の基板貫通ビア（ＴＳＶ）を含む。いくつかの実施形態では、第２の複数のボンディングパッド構造のそれぞれは、複数のＴＳＶのうちの１つと垂直方向に位置合わせされる。いくつかの実施形態では、第１の複数のボンディングパッド構造は第１のピッチで配置され、第２の複数のボンディングパッド構造は第１のピッチとは異なる第２のピッチで配置される。いくつかの実装形態では、第１のピッチは約０．３μｍから約１．５μｍであり、第２のピッチは約１．５μｍから約２．５μｍである。
【0059】
本発明のさらに別の態様によれば、第１の複数のボンディングパッド構造及び第１のダイを含む第１の複数のボンディング層を含み、第１のダイは、第１の複数のボンディング層の上に配置された第１の相互接続構造と、第１の相互接続構造の上に配置された第１の基板と、第１の基板内に配置された複数のフォトダイオードと、複数のフォトダイオードの間に配置された複数の浮遊拡散領域と、を含み、複数の浮遊拡散領域の各々は、第１の複数のボンディングパッド構造の１つと垂直方向に位置合わせされることを含む方法に関する。
【0060】
いくつかの実施形態では、デバイス構造は、第２の基板及び第２の基板上に配置された第２の相互接続構造とを含む第２のダイをさらに含む。第２の相互接続構造は、第１の複数のボンディング層によって第１の相互接続構造にボンディングされる。いくつかの実施形態では、デバイス構造は、第３の基板及び第３の基板上に配置された第３の相互接続構造とを含む第３のダイをさらに含む。第３の相互接続構造は、第２の複数のボンディング層によって第２の基板にボンディングされる。いくつかの実施形態では、第２の複数のボンディング層は第２の複数のボンディングパッド構造を含み、第２の基板は複数の基板貫通ビア（ＴＳＶ）を含む。いくつかの実施形態では、第２の複数のボンディングパッド構造のそれぞれは、複数のＴＳＶのうちの１つと垂直方向に位置合わせされる。場合によっては、第１の複数のボンディングパッド構造は、第１のピッチで配置される。第２の複数のボンディングパッド構造は、第１のピッチとは異なる第２のピッチで配置される。場合によっては、第１のピッチは約０．３μｍから約１．５μｍであり、第２のピッチは約１．５μｍから約２．５μｍである。
【0061】
以上、当業者が以下の詳細な説明をよりよく理解できるように、いくつかの実施形態の特徴を概説した。当業者は、本明細書に導入された実施形態と同じ目的を実行し、及び／又は同じ利点を達成するために、他のプロセス及び構造を設計又は修正するための基礎として、本発明を容易に使用できることを理解すべきである。当業者はまた、そのような同等の構成が本発明の精神及び範囲から逸脱しないこと、及び本発明の精神及び範囲から逸脱することなく、本明細書において様々な変更、置換、及び変更を行うことができることを理解するべきである。例えば、ビット線導体とワード線導体に異なる厚さを設置することによって、導体の異なる抵抗を達成することができる。しかしながら、金属導体の抵抗を変化させる他の技術も利用することができる。
【産業上の利用可能性】
【0062】
本発明のイメージセンサパッケージング及びイメージセンサパッケージングの形成方法は、画像感知において高性能を必要とする用途に使用することができる。
【符号の説明】
【0063】
１０： 第１のチップ
２０： 第２のチップ
３０： 第３のチップ
４０： イメージセンサ素子
１０２： 第１の基板
１０４： ロジックトランジスタ
１１０： 相互接続構造
１２０： 第１のボンディング層
２０２： 第２の基板
２０４： 行セレクタトランジスタ
２０６： ソースフォロワトランジスタ
２０８： リセットトランジスタ
２１０： 第２の相互接続構造
２２０： 第２のボンディング層
２２６： 基板貫通ビア
２４０： 第３のボンディング層
２４８、３２８： ボンディングパッド
３０２： 第３の基板
３０４： フォトダイオード
３０６： 転送ゲートトランジスタ
３０８： 浮遊拡散領域、浮遊拡散ノード
３１０： 第３の相互接続構造
３２０： 第４のボンディング層
３３２： 金属グリッド
３３４： パッシベーション層
３３６： カラーフィルタ層
３３８： マイクロレンズ
３４０： 金属パッド
Ｐ１： 第１のピッチ
Ｐ２： 第２のピッチ
２０： 第２のチップ
３０： 第３のチップ
４０： イメージセンサ素子
１０２： 第１の基板
１０４： ロジックトランジスタ
１１０： 相互接続構造
１２０： 第１のボンディング層
２０２： 第２の基板
２０４： 行セレクタトランジスタ
２０６： ソースフォロワトランジスタ
２０８： リセットトランジスタ
２１０： 第２の相互接続構造
２２０： 第２のボンディング層
２２６： 基板貫通ビア
２４０： 第３のボンディング層
２４８、３２８： ボンディングパッド
３０２： 第３の基板
３０４： フォトダイオード
３０６： 転送ゲートトランジスタ
３０８： 浮遊拡散領域、浮遊拡散ノード
３１０： 第３の相互接続構造
３２０： 第４のボンディング層
３３２： 金属グリッド
３３４： パッシベーション層
３３６： カラーフィルタ層
３３８： マイクロレンズ
３４０： 金属パッド
Ｐ１： 第１のピッチ
Ｐ２： 第２のピッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【手続補正書】
【提出日】2023-06-13
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１の基板と、前記第１の基板上に配置された第１の相互接続構造とを備える第１のダイと、
第２の基板と、前記第２の基板上に配置された第２の相互接続構造とを備える第２のダイと、
第３の相互接続構造と、第３の相互接続構造上に配置された第３の基板とを含む第３のダイと、
を備え、
前記第１の相互接続構造は、第１の複数のボンディング層によって前記第２の基板にボンディングされ、
前記前記第２の相互接続構造は、第２の複数のボンディング層によって前記第３の相互接続構造にボンディングされ、
前記第３の基板は、複数のフォトダイオードと、前記第３の基板上に配置された第１のトランジスタとを含み、
前記第２のダイは、前記第１のトランジスタのドレインに電気的に接続されたソースを有する第２のトランジスタと、前記第１のトランジスタの前記ドレイン及び前記第２のトランジスタの前記ソースに電気的に接続されたゲートを有する第３のトランジスタと、 前記第３のトランジスタのソースに電気的に接続されたドレインを有する第４のトランジスタと、を含む、
デバイス構造。
第２の基板と、前記第２の基板上に配置された第２の相互接続構造とを備える第２のダイと、
第３の相互接続構造と、第３の相互接続構造上に配置された第３の基板とを含む第３のダイと、
を備え、
前記第１の相互接続構造は、第１の複数のボンディング層によって前記第２の基板にボンディングされ、
前記前記第２の相互接続構造は、第２の複数のボンディング層によって前記第３の相互接続構造にボンディングされ、
前記第３の基板は、複数のフォトダイオードと、前記第３の基板上に配置された第１のトランジスタとを含み、
前記第２のダイは、前記第１のトランジスタのドレインに電気的に接続されたソースを有する第２のトランジスタと、前記第１のトランジスタの前記ドレイン及び前記第２のトランジスタの前記ソースに電気的に接続されたゲートを有する第３のトランジスタと、 前記第３のトランジスタのソースに電気的に接続されたドレインを有する第４のトランジスタと、を含む、
デバイス構造。
【請求項2】
前記第１の複数のボンディング層は、第１のピッチで配置された第１の複数のボンディングパッド構造を含み、
第２の複数のボンディング層は、前記第１のピッチとは異なる第２のピッチで配置された第２の複数のボンディングパッド構造を含む、請求項１に記載のデバイス構造。
第２の複数のボンディング層は、前記第１のピッチとは異なる第２のピッチで配置された第２の複数のボンディングパッド構造を含む、請求項１に記載のデバイス構造。
【請求項3】
前記第２のピッチが前記第１のピッチよりも小さい、請求項２に記載のデバイス構造。
【請求項4】
第３のダイは、複数の浮遊拡散領域を含み、
前記複数の浮遊拡散領域の各々は、前記第２の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる、請求項２に記載のデバイス構造。
前記複数の浮遊拡散領域の各々は、前記第２の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる、請求項２に記載のデバイス構造。
【請求項5】
前記第１のトランジスタのゲート構造は、前記複数のフォトダイオードのうちの１つと物理的に接触している、請求項１に記載のデバイス構造。
【請求項6】
前記第２のダイは、前記第２の基板を貫通して延びる複数の基板貫通ビア（ＴＳＶ）を備える、請求項１に記載のデバイス構造。
【請求項7】
第１の複数のボンディングパッド構造を含む第１の複数のボンディング層と、
前記第１の複数のボンディング層の上に配置された第１の相互接続構造と、前記第１の相互接続構造の上に配置された第１の基板と、前記第１の基板内に配置された複数のフォトダイオードと、前記複数のフォトダイオードの間に配置された複数の浮遊拡散領域と、を含む第１のダイと、
を含み、
前記複数の浮遊拡散領域の各々は、前記第１の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる、
デバイス構造。
前記第１の複数のボンディング層の上に配置された第１の相互接続構造と、前記第１の相互接続構造の上に配置された第１の基板と、前記第１の基板内に配置された複数のフォトダイオードと、前記複数のフォトダイオードの間に配置された複数の浮遊拡散領域と、を含む第１のダイと、
を含み、
前記複数の浮遊拡散領域の各々は、前記第１の複数のボンディングパッド構造の１つと垂直方向に位置合わせされる、
デバイス構造。
【請求項8】
第２の基板と、前記第２の基板上に配置された第２の相互接続構造と、を含む第２のダイをさらに含み、
前記第２の相互接続構造は、前記第１の複数のボンディング層によって前記第１の相互接続構造に結合される、請求項７に記載のデバイス構造。
前記第２の相互接続構造は、前記第１の複数のボンディング層によって前記第１の相互接続構造に結合される、請求項７に記載のデバイス構造。
【請求項9】
第３の基板と、前記第３の基板上に配置された第３の相互接続構造と、を含む第３のダイをさらに含み、
前記第３の相互接続構造は、前記第２の複数のボンディング層によって前記第２の基板にボンディングされる、請求項８に記載のデバイス構造。
前記第３の相互接続構造は、前記第２の複数のボンディング層によって前記第２の基板にボンディングされる、請求項８に記載のデバイス構造。
【請求項10】
第１の基板と、前記第１の基板上に配置された第１の相互接続構造と、前記第１の相互接続構造上の第１の複数のボンディングパッドと、を含む第１のダイを受け取ることと、
第２の基板と、前記第２の基板上に配置された第２の相互接続構造と、前記第２の相互接続構造上の第２の複数のボンディングパッドと、を含む第２のダイを受け取ることと、
前記第１の複数のボンディングパッドが前記第２の複数のボンディングパッドと垂直方向に位置合わせされ、物理的に接触するように、前記第２のダイを前記第１のダイにボンディングすることと、
前記第２のダイを前記第１のダイにボンディングした後、前記第２の基板の厚さを減少させて、薄化された第２の基板を形成することと、
前記薄化された第２の基板を貫通する複数のビアを形成することと、
前記複数のビアの各々が前記第３の複数のボンディングパッドの１つと垂直方向に位置合わせされるように、前記薄化された第２の基板上に第３の複数のボンディングパッドを形成することと、
第３の基板と、前記第３の基板上に配置された第３の相互接続構造と、前記第３の相互接続構造上の第４の複数のボンディングパッドと、を含む第３のダイを受け取ることと、
前記第４の複数のボンディングパッドが前記第３の複数のボンディングパッドと垂直方向に位置合わせされ、物理的に接触するように、前記第３のダイを前記第２のダイにボンディングすることと、
前記第３のダイを前記第２のダイに接合した後、前記第３の基板の厚さを減少させて、薄化された第３の基板を形成することと、
前記薄化された第３の基板上にカラーフィルタ層を設置することと、を含む方法。
第２の基板と、前記第２の基板上に配置された第２の相互接続構造と、前記第２の相互接続構造上の第２の複数のボンディングパッドと、を含む第２のダイを受け取ることと、
前記第１の複数のボンディングパッドが前記第２の複数のボンディングパッドと垂直方向に位置合わせされ、物理的に接触するように、前記第２のダイを前記第１のダイにボンディングすることと、
前記第２のダイを前記第１のダイにボンディングした後、前記第２の基板の厚さを減少させて、薄化された第２の基板を形成することと、
前記薄化された第２の基板を貫通する複数のビアを形成することと、
前記複数のビアの各々が前記第３の複数のボンディングパッドの１つと垂直方向に位置合わせされるように、前記薄化された第２の基板上に第３の複数のボンディングパッドを形成することと、
第３の基板と、前記第３の基板上に配置された第３の相互接続構造と、前記第３の相互接続構造上の第４の複数のボンディングパッドと、を含む第３のダイを受け取ることと、
前記第４の複数のボンディングパッドが前記第３の複数のボンディングパッドと垂直方向に位置合わせされ、物理的に接触するように、前記第３のダイを前記第２のダイにボンディングすることと、
前記第３のダイを前記第２のダイに接合した後、前記第３の基板の厚さを減少させて、薄化された第３の基板を形成することと、
前記薄化された第３の基板上にカラーフィルタ層を設置することと、を含む方法。
【外国語明細書】