特開 2024-46525 貫通電極、これを用いた構造体及び３次元積層構造体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024046525

(43)【公開日】2024-04-03

(54)【発明の名称】貫通電極、これを用いた構造体及び３次元積層構造体

(51)【国際特許分類】

   H10N 60/80 20230101AFI20240327BHJP

   H10N 60/01 20230101ALI20240327BHJP

   H01L 23/36 20060101ALN20240327BHJP

【ＦＩ】

H01L39/02 W ZAA

H01L39/24 W

H01L23/36 C

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022151961

(22)【出願日】2022-09-22

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、国立研究開発法人新エネルギー・産業技術総合開発機構「高効率・高速処理を可能とするＡＩチップ・次世代コンピューティングの技術開発／次世代コンピューティング技術の開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(74)【代理人】

【識別番号】100161207

【弁理士】

【氏名又は名称】西澤 和純

(74)【代理人】

【識別番号】100147267

【弁理士】

【氏名又は名称】大槻 真紀子

(74)【代理人】

【識別番号】100140774

【弁理士】

【氏名又は名称】大浪 一徳

(72)【発明者】

【氏名】菊地 克弥

(72)【発明者】

【氏名】荒賀 佑樹

(72)【発明者】

【氏名】渡辺 直也

(72)【発明者】

【氏名】藤野 真久

(72)【発明者】

【氏名】馮 ウェイ

(72)【発明者】

【氏名】仲川 博

【テーマコード（参考）】

4M113

4M114

5F136

【Ｆターム（参考）】

4M113AA41

4M113AC45

4M113AD32

4M113CA12

4M113CA13

4M113CA16

4M114AA17

4M114BB05

4M114CC09

4M114CC16

5F136BB02

5F136BB03

5F136DA16

5F136DA17

5F136FA01

5F136FA02

5F136FA03

5F136FA11

(57)【要約】

【課題】熱放散性能を向上させることが可能な貫通電極、これを用いた構造体及び３次元積層構造体を提供する。
【解決手段】支持体（２０），（３０）を貫通する貫通電極（２１），（３１）であって、支持体（２０），（３０）は、第１の面（２６），（３６）と第２の面（２７），（３７）との間を貫通する貫通孔（２５），（３５）を有し、貫通電極（２１），（３１）は、第１の面（２６），（３６）と第２の面（２７），（３７）との間を連絡する熱伝導体（２２），（３２）と、第１の面（２６），（３６）と第２の面（２７），（３７）との間を連絡する超伝導体（２３），（３３）とを有し、貫通孔（２５），（３５）の内部において、熱伝導体（２２），（３２）と超伝導体（２３），（３３）とが互いに接して形成されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

支持体を貫通する貫通電極であって、
前記支持体は、第１の面と第２の面との間を貫通する貫通孔が形成されており、
前記貫通電極は、前記第１の面と前記第２の面との間を連絡する熱伝導体と、前記第１の面と前記第２の面との間を連絡する超伝導体とを有し、
前記貫通孔の内部において、前記熱伝導体と前記超伝導体とが互いに接して形成されていることを特徴とする貫通電極。

【請求項2】

前記超伝導体が４．２Ｋ以下の温度で超伝導を示す物質であり、前記熱伝導体が４．２Ｋ以下の温度で常伝導を示す物質であることを特徴とする請求項１に記載の貫通電極。

【請求項3】

前記熱伝導体が銅であることを特徴とする請求項１に記載の貫通電極。

【請求項4】

請求項１に記載の貫通電極と、前記支持体とを有することを特徴とする構造体。

【請求項5】

前記支持体がシリコン（Ｓｉ）から形成され、前記貫通孔の内壁面において、前記シリコン（Ｓｉ）と前記貫通電極との間にシリコン酸化膜が形成されており、
前記シリコン酸化膜の厚さが１０ｎｍ以下であることを特徴とする請求項４に記載の構造体。

【請求項6】

前記貫通電極が、前記支持体の前記第１の面及び前記第２の面の少なくとも一方から突出していることを特徴とする請求項４に記載の構造体。

【請求項7】

半導体チップをさらに備え、
前記貫通電極が、前記半導体チップとの接続に用いられることを特徴とする請求項４に記載の構造体。

【請求項8】

前記半導体チップが量子ビットチップであることを特徴とする請求項７に記載の構造体。

【請求項9】

前記貫通電極が前記支持体から突出して、前記半導体チップと直接接続されていることを特徴とする請求項７に記載の構造体。

【請求項10】

前記半導体チップが真空環境で動作することを特徴とする請求項７に記載の構造体。

【請求項11】

請求項４～１０のいずれか１項に記載の構造体が、２以上積層して含まれることを特徴とする３次元積層構造体。

【請求項12】

前記３次元積層構造体が、冷却面を含む回路基板及びインターポーザを含み、前記回路基板及び前記インターポーザが、それぞれ前記貫通電極を有することを特徴とする請求項１１に記載の３次元積層構造体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、貫通電極、これを用いた構造体及び３次元積層構造体に関する。

【背景技術】

【0002】

電子デバイスを相互接続する手法として、３次元実装技術が注目を浴びている。シリコン貫通電極（ＴＳＶ）等の貫通電極は、３次元実装を成し遂げるための技術の一つである。ロジック、メモリ、センサ、アクチュエータ等の３次元に積層されたデバイスを電気的に接続するために貫通電極が使用されている（例えば特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６－２１３３４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

３次元実装技術を用いて製造された３次元積層構造体では、半導体チップの熱を外部に効率よく放散させる手法が重要である。特に極低温かつ真空環境下で使用される量子ビットチップに３次元実装技術を適用した場合、量子ビットチップからの熱を効率よく放散できない問題が生じた。量子ビットチップの安定動作のためには、量子ビットチップを極低温に保つことが重要である。

【0005】

本発明は、かかる事情に鑑みてなされたものであり、その目的は、熱放散性能を向上させることが可能な貫通電極、これを用いた構造体及び３次元積層構造体を提供することにある。

【課題を解決するための手段】

【0006】

本発明の第１の態様は、支持体を貫通する貫通電極であって、前記支持体は、第１の面と第２の面との間を貫通する貫通孔が形成されており、前記貫通電極は、前記第１の面と前記第２の面との間を連絡する熱伝導体と、前記第１の面と前記第２の面との間を連絡する超伝導体とを有し、前記貫通孔の内部において、前記熱伝導体と前記超伝導体とが互いに接して形成されていることを特徴とする貫通電極である。

【0007】

本発明の第２の態様は、前記超伝導体が４．２Ｋ以下の温度で超伝導を示す物質であり、前記熱伝導体が４．２Ｋ以下の温度で常伝導を示す物質であることを特徴とする第１の態様の貫通電極である。
本発明の第３の態様は、前記熱伝導体が銅であることを特徴とする第１又は第２の態様の貫通電極である。

【0008】

本発明の第４の態様は、第１～第３のいずれか１の態様の貫通電極と、前記支持体とを有することを特徴とする構造体である。
本発明の第５の態様は、前記支持体がシリコン（Ｓｉ）から形成され、前記貫通孔の内壁面において、前記シリコン（Ｓｉ）と前記貫通電極との間にシリコン酸化膜が形成されており、前記シリコン酸化膜の厚さが１０ｎｍ以下であることを特徴とする第４の態様の構造体である。
本発明の第６の態様は、前記貫通電極が、前記支持体の前記第１の面及び前記第２の面の少なくとも一方から突出していることを特徴とする第４又は第５の態様の構造体である。

【0009】

本発明の第７の態様は、半導体チップをさらに備え、前記貫通電極が、半導体チップとの接続に用いられることを特徴とする第４～第６のいずれか１の態様の構造体である。
本発明の第８の態様は、前記半導体チップが量子ビットチップであることを特徴とする第７の態様の構造体である。
本発明の第９の態様は、前記貫通電極が前記支持体から突出して、前記半導体チップと直接接続されていることを特徴とする第７又は第８の態様の構造体である。
本発明の第１０の態様は、前記半導体チップが真空環境で動作することを特徴とする第７～第９のいずれか１の態様の構造体である。

【0010】

本発明の第１１の態様は、第４～第１０のいずれか１の態様の構造体が、２以上積層して含まれることを特徴とする３次元積層構造体である。
本発明の第１２の態様は、前記３次元積層構造体が、冷却面を含む回路基板及びインターポーザを含み、前記回路基板及び前記インターポーザが、それぞれ前記貫通電極を有することを特徴とする第１１の態様の３次元積層構造体である。

【発明の効果】

【0011】

本発明の第１の態様によれば、貫通電極が、支持体の第１の面と第２の面との間における熱伝達及び超伝導をそれぞれ熱伝導体と超伝導体とにより行うことができる。貫通孔の内部において、熱伝導体と超伝導体が互いに接して形成されているため、熱伝達は主に熱伝導体により行われ、通電は主に超伝導体により行われる。熱伝導体を介した通電が抑制され、また、超伝導体を介した熱伝達が抑制される。

【0012】

本発明の第２の態様によれば、４．２Ｋ以下の極低温環境で使用することが必要な場合に有用となる。
本発明の第３の態様によれば、熱伝達性能を向上することができる。

【0013】

本発明の第４の態様によれば、支持体の第１の面と第２の面との間における熱伝達及び超伝導を、それぞれ貫通電極の熱伝導体と超伝導体とにより行うことができる。貫通孔の内部において、熱伝導体と超伝導体が互いに接して形成されているため、熱伝達は主に熱伝導体により行われ、通電は主に超伝導体により行われる。熱伝導体を介した通電が抑制され、また、超伝導体を介した熱伝達が抑制される。

【0014】

本発明の第５の態様によれば、シリコン（Ｓｉ）基板に対する加工技術を応用することができるため、高精度の加工が容易になる。シリコンは熱伝達率が低いことから、貫通電極を用いることにより、熱伝達性能を向上することができる。貫通孔の内壁面においてシリコン酸化膜の厚さが１０ｎｍ以下であることにより、熱酸化等のシリコン酸化膜を形成する工程が不要となる。
本発明の第６の態様によれば、支持体から突出した貫通電極を、支持体の外部の超伝導デバイス等と超伝導接続する工程が容易になる。

【0015】

本発明の第７の態様によれば、熱伝導体及び超伝導体を有する貫通電極を、半導体チップとの接続に用いることができる。
本発明の第８の態様によれば、半導体チップとして量子ビットチップを用いる場合に、量子ビットチップをより安定に動作させることができる。
本発明の第９の態様によれば、支持体から突出した貫通電極を、半導体チップと超伝導接続する工程が容易になる。
本発明の第１０の態様によれば、空気を介した熱放散性能に乏しい構造体であっても、放熱性能を向上することができる。

【0016】

本発明の第１１の態様によれば、貫通電極を用いて集積した回路を積層して、高密度化を実現することができる。
本発明の第１２の態様によれば、インターポーザ及び回路基板の貫通電極を介して、半導体チップ等のデバイスからの熱を回路基板の冷却面へと効率的に伝達することができる。

【図面の簡単な説明】

【0017】

【図1】３次元積層構造体の一例を示す断面図である。

【図2】貫通電極の一例を示す断面図である。

【図3】図２のＩＩＩ－ＩＩＩ線における貫通電極の断面図である。

【図4】インターポーザに対する貫通電極の配置の一例を示す平面図である。

【図5】半導体チップと直接接続されている貫通電極の一例を示す断面図である。

【図6】実施例における熱分布の一例を示す図である。

【図7】比較例における熱分布の一例を示す図である。

【図8】Ｃｕ、Ｓｉ及びＡｌの極低温における熱伝導率を示すグラフである。

【発明を実施するための形態】

【0018】

以下、好適な実施形態に基づいて、本発明を説明する。以下の実施形態は、本発明を説明するための例示であり、本発明を実施形態に限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな改変が可能である。

【0019】

図１に、３次元積層構造体の一例を示す。図２に、貫通電極の一例を示す。図３に、図２のＩＩＩ－ＩＩＩ線における貫通電極の断面を示す。

【0020】

３次元積層構造体１０は、例えば、半導体チップ１と、貫通電極２１を備えるインターポーザ２と、貫通電極３１を備える回路基板３とを備える。半導体チップ１とインターポーザ２の貫通電極２１との間にバンプ４が形成されている。インターポーザ２の貫通電極２１と回路基板３の貫通電極３１との間にバンプ５が形成されている。インターポーザ２及び回路基板３は、それぞれ貫通電極２１，３１及び支持体２０，３０を有する構造体の一例である。そのため、３次元構造体１０は、２以上の構造体が積層して含まれる。

【0021】

半導体チップ１は、通常の半導体チップと同様に、例えばシリコン等の半導体を基板材料としたチップである。半導体チップ１は、量子ビットチップであってもよい。量子ビットチップは、量子ビットを搭載したチップである。量子ビットとしては、特に限定されないが、磁束量子ビット、トランズモン型量子ビット等が挙げられる。量子ビットチップとしては、特に限定されないが、回路方式又はアニーリング方式の量子コンピュータが挙げられる。

【0022】

量子ビットは極めて不安定で、ノイズの影響を受けやすいため、それらを均一化かつ安定化させるためには、例えば２０ｍＫ程度の極低温環境下に配置する必要がある。実施形態の貫通電極２１，３１を用いることにより、半導体チップ１として量子ビットチップを用いる場合であっても、量子ビットチップをより安定に動作させることができる。

【0023】

図１に示す３次元積層構造体１０では、回路基板３にインターポーザ２を介して１つの半導体チップ１が搭載されている。回路基板３の面に沿って複数の半導体チップ１が搭載されていてもよい。１つの回路基板３に対して、１つのインターポーザ２を介して複数の半導体チップ１が搭載されていてもよい。１つの回路基板３に対して、複数のインターポーザ２が使用されてもよい。１つのインターポーザ２に１つの半導体チップ１が搭載されていてもよい。１つのインターポーザ２に複数の半導体チップ１が搭載されていてもよい。

【0024】

インターポーザ２は、少なくとも支持体２０の第１の面２６と第２の面２７との間を貫通する貫通孔２５に、貫通電極２１を有すればよい。支持体２０としては、シリコン等の半導体基板が好ましい。貫通電極２１は、第１の面２６と第２の面２７との間を連絡する熱伝導体２２と、第１の面２６と第２の面２７との間を連絡する超伝導体２３とを有する。すなわち、貫通電極２１に含まれる熱伝導体２２及び超伝導体２３は、支持体２０の第１の面２６及び第２の面２７に部材が設けられたとき、該部材と接続可能なように形成されている。貫通孔２５の内部において、熱伝導体２２と超伝導体２３とは、互いに接して形成されている。図１に示す例では、熱伝導体２２が超伝導体２３の外周を囲むように形成されている。超伝導体２３が熱伝導体２２の外周を囲むように形成されていてもよい。また、熱伝導体２２及び超伝導体２３が、対向して配置されていてもよい。

【0025】

インターポーザ２が熱伝導体２２及び超伝導体２３を含む貫通電極２１を有することにより、第１の面２６と第２の面２７との間において、熱伝導体２２が熱伝達を、超伝導体２３が超伝導を行うことができる。貫通孔２５の内部において、熱伝導体２２と超伝導体２３が互いに接して形成されているため、熱伝導体２２と超伝導体２３との間の熱抵抗又は電気抵抗は十分に小さい。これにより、熱伝導体２２を介した通電、超伝導体２３を介した熱伝達が抑制される。

【0026】

インターポーザ２には、貫通電極２１以外にも、ロジック、メモリ、センサ、アクチュエータ等の能動素子が形成されてもよい。この場合のインターポーザ２は、インターポーザチップとも称すべきものである。本実施形態のインターポーザ２において、支持体２０がシリコンである場合は、従来の樹脂基板に配線を形成したインターポーザとは異なる。

【0027】

インターポーザ２は、複数の貫通電極２１を備えることができる。この場合、複数の貫通電極２１のうち少なくとも１つを、半導体チップ１との信号の授受を担うように構成される。図４には、インターポーザ２に対する貫通電極２１の配置の一例を示す。

【0028】

図１では、半導体チップ１と回路基板３との間に、１層のインターポーザ２を配置した例を示している。実施形態の３次元積層構造体１０は、半導体チップ１と回路基板３との間に、２層以上のインターポーザ２を配置してもよい。

【0029】

回路基板３は、少なくとも支持体３０の第１の面３６と第２の面３７との間を貫通する貫通孔３５に、貫通電極３１を有すればよい。回路基板３に対する貫通電極３１の配置としては、インターポーザ２に対する貫通電極２１の配置と同様にしてもよい。支持体３０としては、シリコン等の半導体基板が好ましい。貫通電極３１は、第１の面３６と第２の面３７との間を連絡する熱伝導体３２と、第１の面３６と第２の面３７との間を連絡する超伝導体３３とを有する。すなわち、貫通電極３１に含まれる熱伝導体３２及び超伝導体３３は、それぞれ、第１の面３６、第２の面３７に部材が設けられたときに該部材と接続可能なように形成されている。貫通孔３５の内部において、熱伝導体３２と超伝導体３３とが互いに接して形成されている。図１に示す例では、熱伝導体３２が超伝導体３３の外周を囲むように形成されている。超伝導体３３が熱伝導体３２の外周を囲むように形成されていてもよい。また、熱伝導体３２及び超伝導体３３が、対向して配置されていてもよい。

【0030】

回路基板３が熱伝導体３２及び超伝導体３３を含む貫通電極３１を有することにより、第１の面３６と第２の面３７との間において、熱伝導体３２が熱伝達を、超伝導体３３が超伝導を行うことができる。貫通孔３５の内部において、熱伝導体３２と超伝導体３３が互いに接して形成されているため、熱伝導体３２と超伝導体３３との間の熱抵抗又は電気抵抗は十分に小さい。これにより、熱伝導体３２を介した通電、超伝導体３３を介した熱伝達が抑制される。

【0031】

回路基板３は、放熱面として冷却面６を有する。冷却面６は、例えば、回路基板３にインターポーザ２が搭載される側とは反対側の面（図２では第１の面３６）に配置してもよい。回路基板３は、インターポーザ２を介して半導体チップ１を支持して半導体チップ１の実装に使用される実装基板であってもよい。

【0032】

回路基板３は、貫通電極３１以外にも、特に図示しないが、配線等を備えてもよい。この場合の回路基板３は、配線基板又はパッケージ基板とも称される。本実施形態の回路基板３において、支持体３０がシリコンである場合は、従来の樹脂基板に配線を形成した配線基板とは材質が異なる。回路基板３は、複数の貫通電極３１を備えることができる。

【0033】

回路基板３の配線は、回路基板３にインターポーザ２が搭載される側の面（図２では第２の面３７）に形成してもよい。この場合は、回路基板３の配線は、バンプ５を介してインターポーザ２の貫通電極２１に接続される。回路基板３の貫通電極３１は、インターポーザ２の貫通電極２１にバンプ５を介して接続される。回路基板３の貫通電極３１は、半導体チップ１との信号の授受を担わず、専ら熱を冷却面６に伝達する役割を担ってもよい。この場合、回路基板３の貫通電極３１が超伝導体３３を有さず、熱伝導体３２のみから形成されてもよい。

【0034】

実施形態の回路基板３では、貫通電極３１が熱伝導体３２及び超伝導体３３を有する。このため、熱伝導体３２が熱を冷却面６に伝達する役割を担い、超伝導体３３が半導体チップ１との信号の授受を担うことができる。回路基板３が複数の貫通電極３１を備える場合、複数の貫通電極３１のうち少なくとも１つを、半導体チップ１との信号の授受を担うように構成することができる。

【0035】

本実施形態の３次元積層構造体１０では、インターポーザ２に貫通電極２１が形成されるだけではなく、回路基板３にも貫通電極３１が形成されている。貫通電極２１の熱伝導体２２は、インターポーザ２の支持体２０よりも熱伝導率が高い材料から構成される。同様に、貫通電極３１の熱伝導体３２は、回路基板３の支持体３０よりも熱伝導率が高い材料から構成される。

【0036】

貫通電極２１，３１の熱伝導体２２，３２は、例えば、銅、タングステン、アルミニウム、ポリシリコン等の金属材料から構成することができる。これらの材料の中でも、銅を熱伝導体２２，３２とすることが好ましい。支持体２０，３０がシリコンである場合、貫通電極２１，３１は、シリコン貫通電極（ＴＳＶ）と称される。

【0037】

貫通電極２１，３１の超伝導体２３，３３としては窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）等が挙げられる。４．２Ｋ以下の極低温環境で半導体チップ１を使用することが必要な場合、貫通電極２１，３１の超伝導体２３，３３が４．２Ｋ以下の温度で超伝導を示す物質であることが好ましい。

【0038】

貫通電極２１，３１の周囲において、貫通孔２５，３５の内壁面には、バリアメタルが形成されていてもよい。バリアメタルとしては、例えば特許文献１のバリア層として例示されたＴｉ，ＴｉＮ，ＴａＮ，Ｔａ等が挙げられる。超伝導体２３，３３がバリアメタルを兼ねてもよい。図２及び図３に示すように、超伝導体２３，３３が貫通孔２５，３５の内壁面に接して形成され、熱伝導体２２，３２が超伝導体２３，３３の内側に形成されてもよい。

【0039】

インターポーザ２又は回路基板３の支持体２０，３０と貫通電極２１，３１との間には絶縁膜が形成されていてもよい。絶縁膜としては、酸化シリコン、窒化シリコン等の無機絶縁膜、又は、樹脂膜等の有機絶縁膜が用いられる。支持体２０，３０と貫通電極２１，３１との間の絶縁膜がシリコン酸化膜である場合は、シリコン酸化膜が１０ｎｍ以下の厚さを有する自然酸化膜であってもよい。支持体２０，３０と貫通電極２１，３１との間の絶縁膜が樹脂膜である場合は、例えば、日本パリレン合同会社のパリレン（登録商標）、パラキシリレンの重合物等が挙げられるが、これに限定されるものではない。

【0040】

貫通電極２１，３１の熱伝導体２２，３２が熱を伝達する役割を担い、超伝導体２３，３３が半導体チップ１との信号の授受を担う場合、熱伝導体２２，３２が４．２Ｋ以下の温度で常伝導を示す物質であることが好ましい。これにより、４．２Ｋ以下の極低温環境で半導体チップ１を使用することが必要な場合に、熱伝導体２２，３２は信号の授受を担うことなく、専ら熱を伝達する役割を担うことができる。

【0041】

貫通電極２１，３１の径に限定はないが、例えば、１μｍ～１００μｍである。また、貫通電極２１，３１のピッチに限定はないが、例えば、貫通電極２１，３１の径の２倍以上に設定される。半導体チップ１が量子ビットチップである場合、インターポーザ２の能動素子との間において信号の授受を担う貫通電極２１，３１は、密集して形成されてもよい。この場合には、貫通電極２１，３１の径及びピッチは小さくなる傾向にある。また、貫通電極２１，３１が電源に接続される場合には、貫通電極２１，３１の径及びピッチは大きくなる傾向にある。

【0042】

支持体２０，３０の厚さ方向における貫通電極２１，３１の長さに限定はないが、例えば、２０μｍ～６００μｍ程度である。支持体２０，３０の第１の面２６，３６及び第２の面２７，３７は、支持体２０，３０の厚さ方向に対向する２面であってもよいが、これに限定されるものでもない。各々の支持体２０，３０において、第１の面２６，３６又は第２の面２７，３７は、平面に限らず、曲面、凹凸、デバイス等を有してもよい。

【0043】

冷却面６において熱をできるだけ分散させるため、冷却面６に放熱金属層が形成されていてもよい。ここで、３次元積層構造体１０に放熱金属層が形成される場合、放熱金属層は冷却面６に含まれるとして扱うことができる。放熱金属層の材料に限定はないが、例えば、銅、タングステン、アルミニウム、ポリシリコン等の金属材料から構成することができる。これらの材料の中でも、銅から放熱金属層を形成することが好ましい。放熱金属層が貫通電極３１の熱伝導体３２と同じ金属材料である場合、冷却面６の放熱金属層と熱伝導体３２との接合が容易になり、放熱特性を向上させることができる。

【0044】

本実施形態の３次元積層構造体１０は、半導体チップ１として量子ビットチップを搭載していることから、半導体チップ１の動作時において半導体チップ１が極低温及び真空環境下で使用される。３次元積層構造体１０は、例えば、４．２Ｋ以下の極低温環境下で使用される。また、３次元積層構造体１０は、例えば、１０^－２Ｐａ以下の真空環境下で使用される。このような真空環境下では大気雰囲気と異なり空気を介した熱放散性能に乏しいことから、回路基板３に熱伝導体３２を含む貫通電極３１を設けることによる放熱性能の向上が有用となる。３次元積層構造体１０によれば、インターポーザ２及び回路基板３の貫通電極２１，３１を介して、半導体チップ１からの熱を回路基板３の冷却面６へと効率的に伝達することができる。

【0045】

バンプ４，５の材料に限定はないが、例えば、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等、あるいは、はんだ系材料のＳｎ－Ａｇ－Ｃｕ、Ｓｎ－Ｂｉ、Ａｕ－Ｓｎ、Ｓｎ－Ｐｂ等により構成することができる。インターポーザ２を２層以上積層する場合は、半導体チップ１とインターポーザ２との間にバンプ４を用い、インターポーザ２と回路基板３との間にバンプ５を用いるのと同様に、インターポーザ２の間にバンプを用いてもよい。

【0046】

図５は、半導体チップ１と直接接続されている貫通電極２１の一例を示す断面図である。図５に示すように、インターポーザ２の貫通電極２１が、支持体２０から突出して、半導体チップ１と直接接続されていてもよい。この場合は、貫通電極２１の突出部２４がバンプ４の機能を担うため、半導体チップ１とインターポーザ２との間のバンプ４を省略することができる。

【0047】

貫通電極２１の突出部２４は、インターポーザ２の半導体チップ１側の面に限定されず、インターポーザ２又は回路基板３の支持体２０，３０の少なくとも一方の面に形成してもよい。貫通電極２１，３１が支持体２０，３０の第１の面２６，３６又は第２の面２７，３７の少なくとも一方から突出していることにより、貫通電極２１，３１を、支持体２０，３０の外部の超伝導デバイス等と超伝導接続する工程が容易になる。

【0048】

インターポーザ２と回路基板３との間において、貫通電極２１，３１の少なくとも一方が支持体２０，３０から突出している場合、バンプ５を省略することができる。インターポーザ２の貫通電極２１と回路基板３の貫通電極３１とを直接接合してもよい。インターポーザ２の支持体２０から突出した貫通電極２１を、回路基板３側の配線と接合してもよい。回路基板３の貫通電極３１の構造が、図５に示される貫通電極２１の構造と同様な突出形状であってもよく、回路基板３の支持体３０から突出した貫通電極３１を、インターポーザ２側の配線と接合してもよい。

【0049】

以上、本発明を好適な実施形態に基づいて説明してきたが、本発明は実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の改変が可能である。

【0050】

実施形態では、半導体チップとして量子ビットチップを例に説明したが、本発明は、量子ビットチップ以外の半導体チップ及び半導体チップ以外のデバイスに適用することも可能である。半導体チップ等のデバイスが、極低温より高い温度で動作するデバイスであってもよい。半導体チップ等のデバイスは、インターポーザ２及び回路基板３を有する３次元積層構造体１０に限らず、実施形態の貫通電極を有する構造体に搭載することができる。図１～２に示す貫通電極２１，３１が、インターポーザ２及び回路基板３以外の構造体に適用されてもよい。図３～５に示す貫通電極２１が、インターポーザ２以外の構造体に適用されてもよい。

【実施例0051】

以下、貫通電極の実施例について、ＦＥＭ（Finite Element Method）の結果を参照して説明する。ＦＥＭは、貫通電極による応力状態及び信頼性を解析する上で一般に使用されている手法である。

【0052】

実施例では、半導体チップ１は量子ビットチップであり、半導体チップ１、インターポーザ２の支持体２０及び回路基板３の支持体３０は、４００μｍの厚さのシリコンとした。実施例の貫通電極２１，３１では、熱伝導体２２，３２及びバンプ４，５は銅（熱伝導率０．５３０Ｗ／ｍＫ）とした。貫通電極２１，３１の超伝導体２３，３３は、ＴｉＮ，ＴａＮ等とした。

【0053】

支持体２０，３０は、１辺が１ｍｍ（すなわち１０００μｍ）の正方形である。インターポーザ２では、図４に示すように、５個の貫通電極２１を、正方形の中心の１箇所及び正方形の中心と頂点との中点４箇所、合わせて５箇所に配置した。回路基板３の貫通電極３１も同様に５箇所に配置した。

【0054】

貫通電極２１，３１の径は５０μｍとした。隣接する貫通電極２１，３１のピッチは、１辺が２５０μｍの正方形の対角線の長さに等しく、約３５３μｍである。貫通電極２１，３１の長さ（積層方向の高さ）は、支持体２０，３０の厚さに等しく、４００μｍである。バンプ４，５の位置は、貫通電極２１，３１と重なる位置である。バンプ４，５の径は、バンプ４，５が貫通電極２１，３１の熱伝導体２２，３２及び超伝導体２３，３３と接するよう、貫通電極２１，３１の径と同程度にしてもよい。バンプ４，５の高さは、例えば４μｍである。

【0055】

比較例として、熱伝導体２２，３２及び超伝導体２３，３３の２層を有さず、貫通電極２１，３１及びバンプ４，５がアルミニウムのみから形成された貫通電極を用いたこと以外は、実施例と同様にした。比較例の半導体チップ１も量子ビットチップであり、半導体チップ１、インターポーザ２の支持体２０及び回路基板３の支持体３０は、４００μｍの厚さのシリコンである。

【0056】

図６は、実施例の熱分布を示す図である。図６には、実施例の構造における量子ビットチップの熱分布１Ａ、インターポーザの熱分布２Ａ、回路基板の熱分布３Ａ、発熱面の熱分布４Ａ及びインターポーザと回路基板との間のバンプの熱分布５Ａを示す。

【0057】

図７は、比較例の熱分布を示す図である。図７には、比較例の構造における量子ビットチップの熱分布１Ｂ、インターポーザの熱分布２Ｂ、回路基板の熱分布３Ｂ、発熱面の熱分布４Ｂ及びインターポーザと回路基板との間のバンプの熱分布５Ｂを示す。

【0058】

回路基板にインターポーザが搭載される側とは反対側の面が冷却面であり、実施例、比較例とも冷却面の温度は１０．０ｍＫである。インターポーザは、量子ビットチップが搭載される側の面に発熱面を有する。インターポーザの発熱量は、例えば１．５６ｎＷ／ｍｍ^２である。

【0059】

図８は、銅（Ｃｕ）、シリコン（Ｓｉ）及びアルミニウム（Ａｌ）の極低温における熱伝導率（Ｗ／ｍＫ）を示すグラフである。Ａｌは、臨界温度（超伝導転移温度）が約１．２Ｋであり、極低温で超伝導を示す。Ａｌが超伝導転移すると、熱伝導率が大幅に低下する。シリコンも、銅に比べて熱伝導率が小さいことが分かる。

【0060】

実施例の構造では、量子ビットチップの熱分布１Ａの最高温度が１４．３ｍＫであるのに対し、比較例の構造では、量子ビットチップの熱分布１Ｂの最高温度が３８．９ｍＫであった。このことから、比較例は、実施例よりも量子ビットチップの温度低減効果が低いことが分かる。

【0061】

実施例の構造では、回路基板の熱分布３Ａ全体が１０．５ｍＫ以下の温度を維持したのに対し、比較例の構造では、回路基板の熱分布３Ｂの最高温度は１６．４～１９．６ｍＫの範囲内となった。また、比較例のインターポーザの熱分布２Ｂは、一部が３２．４～３５．７ｍＫの範囲内であったものの、インターポーザのほぼ全部と量子ビットチップの全部が３５．７～３８．９ｍＫの範囲内となった。

【0062】

実施例の発熱面の熱分布４Ａは、１０．２～１４．２ｍＫの範囲内であったのに対し、比較例の発熱面の熱分布４Ｂは、３８．０～３８．８ｍＫの範囲内であった。比較例の構造では、インターポーザの発熱面から量子ビットチップへの熱伝導が抑制できていない。実施例の構造では、インターポーザの発熱面の熱をより積極的に回路基板の冷却面に熱伝導させ、量子ビットチップの温度低減効果を奏する。

【0063】

実施例の構造では、量子ビットチップの最高温度が１４．２ｍＫになるため、量子ビットチップの安定動作に必要な２０ｍＫ以下を達成することができている。このように、実施例によれば、比較例と比べて、量子ビットチップの最高温度を顕著に低減することができる。

【産業上の利用可能性】

【0064】

実施形態の効果を説明するために、実施例ではＦＥＭによる解析結果を用いたが、本発明は、ＦＥＭ解析を行うための具体的な条件（材料、膜厚、形状等）に限定されるものではない。

【符号の説明】

【0065】

１…半導体チップ、１Ａ，１Ｂ…量子ビットチップの熱分布、２…インターポーザ、２Ａ，２Ｂ…インターポーザの熱分布、３…回路基板、３Ａ，３Ｂ…回路基板の熱分布、４，５…バンプ、４Ａ，４Ｂ…発熱面の熱分布、５Ａ，５Ｂ…バンプの熱分布、６…冷却面、１０…３次元積層構造体、２０，３０…支持体、２１，３１…貫通電極、２２，３２…熱伝導体、２３，３３…超伝導体、２４…突出部、２５，３５…貫通孔、２６，３６…第１の面、２７，３７…第２の面。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】