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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024047449
(43)【公開日】2024-04-05
(54)【発明の名称】ダイヤモンド半導体構造物及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240329BHJP
H01L 21/205 20060101ALI20240329BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 301Q
H01L21/205
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022153065
(22)【出願日】2022-09-26
【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 「集会名：Ｋａｎａｚａｗａ Ｄｉａｍｏｎｄ Ｗｏｒｋｓｈｏｐ ２０２２（オンライン開催）、開催日：令和４年３月１６日」 「掲載年月日：令和４年４月８日、掲載アドレス：ｈｔｔｐｓ：／／ｗｗｗ．ｓｃｉｅｎｃｅｄｉｒｅｃｔ．ｃｏｍ／ｓｃｉｅｎｃｅ／ａｒｔｉｃｌｅ／ｐｉｉ／Ｓ０１６９４３３２２２００８９５９」 「集会名：Ｔｈｅ ２０２２ ＭＲＳ（Ｍａｔｅｒｉａｌ Ｒｅｓａｒｃｈ Ｓｏｃｉｅｔｙ）Ｓｐｒｉｎｇ Ｍｅｅｔｉｎｇ ＆ Ｅｘｈｉｂｉｔ（オンライン開催）、開催日：令和４年５月２３日」 「掲載年月日：令和４年６月６日、「Ｎｅｗ Ｄｉａｍｏｎｄ ａｎｄ Ｎａｎｏ Ｃａｒｂｏｎ ２０２２」の講演予稿集」 「集会名：Ｎｅｗ Ｄｉａｍｏｎｄ ａｎｄ Ｎａｎｏ Ｃａｒｂｏｎ ２０２２、開催日：令和４年６月９日」 「掲載年月日：令和４年７月６日、「２０２２年 第８３回 応用物理学会秋季学術講演会」のウェブプログラム公開（２１ｐ－Ｍ２０６－９）」 「掲載年月日：令和４年７月６日、「２０２２年 第８３回 応用物理学会秋季学術講演会」のウェブプログラム公開（２２ｐ－Ａ２０２－１９）」 「集会名：金沢大学 新技術説明会（オンライン開催）、開催日：令和４年８月１８日」 「掲載年月日：令和４年８月２６日、「２０２２年 第８３回 応用物理学会秋季学術講演会」の講演予稿集（２１ｐ－Ｍ２０６－９）」 「掲載年月日：令和４年８月２６日、「２０２２年 第８３回 応用物理学会秋季学術講演会」の講演予稿集（２２ｐ－Ａ２０２－１９）」 「集会名：２０２２年 第８３回 応用物理学会秋季学術講演会（２１ｐ－Ｍ２０６－９）、開催日：令和４年９月２１日」 「集会名：２０２２年 第８３回 応用物理学会秋季学術講演会（２２ｐ－Ａ２０２－１９）、開催日：令和４年９月２２日」
(71)【出願人】
【識別番号】504160781
【氏名又は名称】国立大学法人金沢大学
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】100125298
【弁理士】
【氏名又は名称】塩田 伸
(72)【発明者】
【氏名】徳田 規夫
(72)【発明者】
【氏名】山崎 聡
(72)【発明者】
【氏名】小林 和樹
(72)【発明者】
【氏名】松本 翼
(72)【発明者】
【氏名】牧野 俊晴
【テーマコード（参考）】
5F045
5F140
【Ｆターム（参考）】
5F045AA08
5F045AB07
5F045AC00
5F045AC19
5F045AD15
5F045AE25
5F045AF02
5F045AF13
5F045CA05
5F045DA59
5F045DA67
5F045DB09
5F045EE12
5F045EH20
5F045HA03
5F140AA29
5F140AC01
5F140BA04
5F140BA20
5F140BC13
5F140BH06
5F140BH07
5F140BH27
5F140BK09
5F140BK18
(57)【要約】
【課題】本発明は、ｎ型ダイヤモンド半導体層中の目的の位置にｐ型ダイヤモンド半導体層が埋設形成されたダイヤモンド半導体構造物及びその製造方法を提供することを課題とする。
【解決手段】本発明のダイヤモンド半導体構造物１０は、表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層１の前記表面に形成された凹部にｐ型ダイヤモンド半導体層２（３）が埋設されることを特徴とする。また、本発明のダイヤモンド半導体構造物の製造方法は、表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層の前記表面にエッチングによる凹部を形成する凹部形成工程と、前記凹部の側面から前記表面の面内方向に沿うｐ型ダイヤモンド半導体層前駆体のラテラル成長により前記凹部内にｐ型ダイヤモンド半導体層を埋設するｐ型ダイヤモンド半導体層埋設工程と、を含むことを特徴とする。
【選択図】図５
【解決手段】本発明のダイヤモンド半導体構造物１０は、表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層１の前記表面に形成された凹部にｐ型ダイヤモンド半導体層２（３）が埋設されることを特徴とする。また、本発明のダイヤモンド半導体構造物の製造方法は、表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層の前記表面にエッチングによる凹部を形成する凹部形成工程と、前記凹部の側面から前記表面の面内方向に沿うｐ型ダイヤモンド半導体層前駆体のラテラル成長により前記凹部内にｐ型ダイヤモンド半導体層を埋設するｐ型ダイヤモンド半導体層埋設工程と、を含むことを特徴とする。
【選択図】図５
【特許請求の範囲】
【請求項1】
表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層の前記表面に形成された凹部にｐ型ダイヤモンド半導体層が埋設されることを特徴とするダイヤモンド半導体構造物。
【請求項2】
ｐ型ダイヤモンド半導体層表面が原子的平坦面とされる請求項１に記載のダイヤモンド半導体構造物。
【請求項3】
ｎ型ダイヤモンド半導体層表面が原子的平坦面とされる請求項１又は２に記載のダイヤモンド半導体構造物。
【請求項4】
ｐ型ダイヤモンド半導体層表面とｎ型ダイヤモンド半導体層表面との間で原子的平坦面が形成される請求項１又は２に記載のダイヤモンド半導体構造物。
【請求項5】
ｐ型ダイヤモンド半導体層がボロンを含む層である請求項１又は２に記載のダイヤモンド半導体構造物。
【請求項6】
ｐ型ダイヤモンド半導体層中のボロン濃度が１×１０１９ｃｍ－３以上である請求項５に記載のダイヤモンド半導体構造物。
【請求項7】
ｎ型ダイヤモンド半導体層の表面に形成された２つの凹部のそれぞれにｐ型ダイヤモンド半導体層が埋設され、前記ｐ型ダイヤモンド半導体層のｐ型不純物濃度が１×１０１９ｃｍ－３～１×１０２１ｃｍ－３とされ、かつ、前記ｎ型ダイヤモンド半導体層のｎ型不純物濃度が１×１０１４ｃｍ－３～１×１０１８ｃｍ－３とされる構造部を有する請求項１又は２に記載のダイヤモンド半導体構造物。
【請求項8】
表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層の前記表面にエッチングによる凹部を形成する凹部形成工程と、
前記凹部の側面から前記表面の面内方向に沿うｐ型ダイヤモンド半導体層前駆体のラテラル成長により前記凹部内にｐ型ダイヤモンド半導体層を埋設するｐ型ダイヤモンド半導体層埋設工程と、
を含むことを特徴とするダイヤモンド半導体構造物の製造方法。
前記凹部の側面から前記表面の面内方向に沿うｐ型ダイヤモンド半導体層前駆体のラテラル成長により前記凹部内にｐ型ダイヤモンド半導体層を埋設するｐ型ダイヤモンド半導体層埋設工程と、
を含むことを特徴とするダイヤモンド半導体構造物の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ｎ型ダイヤモンド半導体層にｐ型ダイヤモンド半導体領域が埋設されたダイヤモンド半導体構造物及びその製造方法に関する。
【背景技術】
【0002】
ダイヤモンドは、シリコンに対して、ワイドバンドギャップであり、更に融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性が高く、パワーデバイスの形成材料として、極めて高いポテンシャルを有している。
【0003】
しかしながら、ダイヤモンドは、シリコンに対して確立されているイオン注入技術を適用して局所的な不純物ドープを実現することが困難である。
そのため、化学気相成長（ＣＶＤ）法によりｎ型ダイヤモンド半導体層上にｐ型ダイヤモンド半導体層を選択的に堆積し、また、必要に応じてそのｐ型ダイヤモンド半導体層の形状を加工することで、目的の位置にｎ型ダイヤモンド半導体層とｐ型ダイヤモンド半導体層とが配された素子構造を形成する方法が提案されている（特許文献１、非特許文献１参照）。
そのため、化学気相成長（ＣＶＤ）法によりｎ型ダイヤモンド半導体層上にｐ型ダイヤモンド半導体層を選択的に堆積し、また、必要に応じてそのｐ型ダイヤモンド半導体層の形状を加工することで、目的の位置にｎ型ダイヤモンド半導体層とｐ型ダイヤモンド半導体層とが配された素子構造を形成する方法が提案されている（特許文献１、非特許文献１参照）。
【0004】
この提案によれば、例えば、図１に示すダイヤモンド半導体装置１００による反転型ＭＯＳＦＥＴ動作を実現することができる。なお、図１は、従来例に係るダイヤモンド半導体装置の構成例を示す説明図である。
具体的に、ダイヤモンド半導体装置１００は、ｎ型ダイヤモンド半導体層１０１と、ｎ型ダイヤモンド半導体層１０１上に積層されたｐ型ダイヤモンド半導体層で構成されるソース領域１０２及びドレイン領域１０３と、ソース領域１０２とドレイン領域１０３との間のｎ型ダイヤモンド半導体層１０１上の位置にゲート絶縁膜１０４を介して配されるゲート電極１０５と、ソース領域１０２上に配されるソース電極１０６と、ドレイン領域１０３上に配されるドレイン電極１０７と、を有して構成される。
このように構成されるダイヤモンド半導体装置１００では、ゲート電極１０５に対するゲート電圧の制御により、ゲート電極１０５直下の位置におけるｎ型ダイヤモンド半導体層１０１中に形成される反転層チャネル１０８を介して、ソース領域１０２－ドレイン領域１０３間にドレイン電流が流れる反転型ＭＯＳＦＥＴ動作が実現される。
具体的に、ダイヤモンド半導体装置１００は、ｎ型ダイヤモンド半導体層１０１と、ｎ型ダイヤモンド半導体層１０１上に積層されたｐ型ダイヤモンド半導体層で構成されるソース領域１０２及びドレイン領域１０３と、ソース領域１０２とドレイン領域１０３との間のｎ型ダイヤモンド半導体層１０１上の位置にゲート絶縁膜１０４を介して配されるゲート電極１０５と、ソース領域１０２上に配されるソース電極１０６と、ドレイン領域１０３上に配されるドレイン電極１０７と、を有して構成される。
このように構成されるダイヤモンド半導体装置１００では、ゲート電極１０５に対するゲート電圧の制御により、ゲート電極１０５直下の位置におけるｎ型ダイヤモンド半導体層１０１中に形成される反転層チャネル１０８を介して、ソース領域１０２－ドレイン領域１０３間にドレイン電流が流れる反転型ＭＯＳＦＥＴ動作が実現される。
【0005】
しかしながら、ダイヤモンド半導体装置１００では、ソース領域１０２及びドレイン領域１０３がｎ型ダイヤモンド半導体層１０１上に堆積形成されるため、反転層チャネル１０８とソース領域１０２及びドレイン領域１０３とが、図１中の拡大部において黒丸で表示するように、極めて限られた位置でのみで接触し、その結果、目的とするドレイン電流が得られにくい問題がある。
【0006】
ところで、ダイヤモンド層の形成には、前記化学気相成長（ＣＶＤ）法によるダイヤモンド成長が有効であり、単結晶ダイヤモンドの成長時にその成長条件を調節することにより、層の面内方向にラテラル成長させたダイヤモンド層の形成技術が報告されている（非特許文献２参照）。
この形成技術は、極めて革新的であり、積層欠陥等の前記化学気相成長（ＣＶＤ）法によるダイヤモンド成長の問題を解決することができる。
この形成技術は、極めて革新的であり、積層欠陥等の前記化学気相成長（ＣＶＤ）法によるダイヤモンド成長の問題を解決することができる。
【0007】
しかしながら、ｐ型不純物を含むｐ型ダイヤモンド半導体層をラテラル成長技術により形成することの報告例はなく、未だ明らかでない。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特許第６７１７４７０号公報
【非特許文献】
【0009】
【非特許文献1】Tsubasa. Matsumoto et al. Scientific Reports 6, 31585 (2016).
【非特許文献2】Norio. Tokuda et al. Diam. Relat. Mater. 17 (7-10) (2008) 1051-1054.
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明は、従来技術における前記諸問題を解決し、ｎ型ダイヤモンド半導体層中の目的の位置にｐ型ダイヤモンド半導体層が埋設形成されたダイヤモンド半導体構造物及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【0011】
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ 表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層の前記表面に形成された凹部にｐ型ダイヤモンド半導体層が埋設されることを特徴とするダイヤモンド半導体構造物。
＜２＞ ｐ型ダイヤモンド半導体層表面が原子的平坦面とされる前記＜１＞に記載のダイヤモンド半導体構造物。
＜３＞ ｎ型ダイヤモンド半導体層表面が原子的平坦面とされる前記＜１＞又は＜２＞に記載のダイヤモンド半導体構造物。
＜４＞ ｐ型ダイヤモンド半導体層表面とｎ型ダイヤモンド半導体層表面との間で原子的平坦面が形成される前記＜１＞から＜３＞のいずれかに記載のダイヤモンド半導体構造物。
＜５＞ ｐ型ダイヤモンド半導体層がボロンを含む層である前記＜１＞から＜４＞のいずれかに記載のダイヤモンド半導体構造物。
＜６＞ ｐ型ダイヤモンド半導体層中のボロン濃度が１×１０１９ｃｍ－３以上である前記＜５＞に記載のダイヤモンド半導体構造物。
＜７＞ ｎ型ダイヤモンド半導体層の表面に形成された２つの凹部のそれぞれにｐ型ダイヤモンド半導体層が埋設され、前記ｐ型ダイヤモンド半導体層のｐ型不純物濃度が１×１０１９ｃｍ－３～１×１０２１ｃｍ－３とされ、かつ、前記ｎ型ダイヤモンド半導体層のｎ型不純物濃度が１×１０１４ｃｍ－３～１×１０１８ｃｍ－３とされる構造部を有する前記＜１＞から＜６＞のいずれかに記載のダイヤモンド半導体構造物。
＜８＞ 表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層の前記表面にエッチングによる凹部を形成する凹部形成工程と、前記凹部の側面から前記表面の面内方向に沿うｐ型ダイヤモンド半導体層前駆体のラテラル成長により前記凹部内にｐ型ダイヤモンド半導体層を埋設するｐ型ダイヤモンド半導体層埋設工程と、を含むことを特徴とするダイヤモンド半導体構造物の製造方法。
＜１＞ 表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層の前記表面に形成された凹部にｐ型ダイヤモンド半導体層が埋設されることを特徴とするダイヤモンド半導体構造物。
＜２＞ ｐ型ダイヤモンド半導体層表面が原子的平坦面とされる前記＜１＞に記載のダイヤモンド半導体構造物。
＜３＞ ｎ型ダイヤモンド半導体層表面が原子的平坦面とされる前記＜１＞又は＜２＞に記載のダイヤモンド半導体構造物。
＜４＞ ｐ型ダイヤモンド半導体層表面とｎ型ダイヤモンド半導体層表面との間で原子的平坦面が形成される前記＜１＞から＜３＞のいずれかに記載のダイヤモンド半導体構造物。
＜５＞ ｐ型ダイヤモンド半導体層がボロンを含む層である前記＜１＞から＜４＞のいずれかに記載のダイヤモンド半導体構造物。
＜６＞ ｐ型ダイヤモンド半導体層中のボロン濃度が１×１０１９ｃｍ－３以上である前記＜５＞に記載のダイヤモンド半導体構造物。
＜７＞ ｎ型ダイヤモンド半導体層の表面に形成された２つの凹部のそれぞれにｐ型ダイヤモンド半導体層が埋設され、前記ｐ型ダイヤモンド半導体層のｐ型不純物濃度が１×１０１９ｃｍ－３～１×１０２１ｃｍ－３とされ、かつ、前記ｎ型ダイヤモンド半導体層のｎ型不純物濃度が１×１０１４ｃｍ－３～１×１０１８ｃｍ－３とされる構造部を有する前記＜１＞から＜６＞のいずれかに記載のダイヤモンド半導体構造物。
＜８＞ 表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層の前記表面にエッチングによる凹部を形成する凹部形成工程と、前記凹部の側面から前記表面の面内方向に沿うｐ型ダイヤモンド半導体層前駆体のラテラル成長により前記凹部内にｐ型ダイヤモンド半導体層を埋設するｐ型ダイヤモンド半導体層埋設工程と、を含むことを特徴とするダイヤモンド半導体構造物の製造方法。
【発明の効果】
【0012】
本発明によれば、従来技術における前記諸問題を解決することができ、ｎ型ダイヤモンド半導体層中の目的の位置にｐ型ダイヤモンド半導体層が埋設形成されたダイヤモンド半導体構造物及びその製造方法を提供することができる。
【図面の簡単な説明】
【0013】
【図1】従来例に係るダイヤモンド半導体装置の構成例を示す説明図である。
【図2】本発明に係るダイヤモンド半導体構造物が適用されたダイヤモンド半導体装置の構成例を示す説明図である。
【図3(a)】ラテラル成長法によるｎ型ダイヤモンド半導体層の形成工程を説明する説明図（１）である。
【図3(b)】ラテラル成長法によるｎ型ダイヤモンド半導体層の形成工程を説明する説明図（２）である。
【図3(c)】ラテラル成長法によるｎ型ダイヤモンド半導体層の形成工程を説明する説明図（３）である。
【図4】凹部形成工程の概要を説明するための説明図である。
【図5】ｐ型ダイヤモンド半導体層埋設工程の概要を説明するための説明図である。
【図6(a)】ｐ型ダイヤモンド半導体層埋設工程におけるラテラル成長の説明モデルを示す図（１）である。
【図6(b)】ｐ型ダイヤモンド半導体層埋設工程におけるラテラル成長の説明モデルを示す図（２）である。
【図6(c)】ｐ型ダイヤモンド半導体層埋設工程におけるラテラル成長の説明モデルを示す図（３）である。
【図6(d)】ｐ型ダイヤモンド半導体層埋設工程におけるラテラル成長の説明モデルを示す図（４）である。
【図7(a)】用意したダイヤモンド基板１表面の顕微鏡像を示す図である。
【図7(b)】凹部形成後のダイヤモンド基板１表面の顕微鏡像を示す図である。
【図7(c)】１回目のラテラル成長実施後のダイヤモンド基板１表面の顕微鏡像を示す図である。
【図7(d)】２回目のラテラル成長実施後のダイヤモンド基板１表面の顕微鏡像を示す図である
【図10】ダイナミックＳＩＭＳ分析により得られた定量的なＢ濃度分布を示す図である。
【図12(a)】ＡＦＭ像の解析対象位置を示す図である。
【図12(b)】埋め込み領域と周辺領域との間の高低差の解析結果を示す図である。
【図13(a)】Ｂドープがされていない状態の埋め込み領域を説明する説明図である。
【図13(b)】Ｂドープがされている状態の埋め込み領域を説明する説明図である。
【発明を実施するための形態】
【0014】
（ダイヤモンド半導体構造物及びその製造方法）
本発明のダイヤモンド半導体構造物を反転型ＭＯＳＦＥＴ動作のダイヤモンド半導体装置に適用した例について、図２を参照しつつ説明する。図２は、本発明に係るダイヤモンド半導体構造物が適用されたダイヤモンド半導体装置の構成例を示す説明図である。
本発明のダイヤモンド半導体構造物を反転型ＭＯＳＦＥＴ動作のダイヤモンド半導体装置に適用した例について、図２を参照しつつ説明する。図２は、本発明に係るダイヤモンド半導体構造物が適用されたダイヤモンド半導体装置の構成例を示す説明図である。
【0015】
図２に示すようにダイヤモンド半導体装置１０は、ｎ型ダイヤモンド半導体層１と、ソース領域を構成するｐ型ダイヤモンド半導体層２と、ドレイン領域を構成するｐ型ダイヤモンド半導体層３と、ｐ型ダイヤモンド半導体層（ソース領域）２とｐ型ダイヤモンド半導体層（ドレイン領域）３との間のｎ型ダイヤモンド半導体層１上の位置にゲート絶縁膜４を介して配されるゲート電極５と、ｐ型ダイヤモンド半導体層２上に配されるソース電極６と、ｐ型ダイヤモンド半導体層３上に配されるドレイン電極７と、を有する。
【0016】
従来例に係るダイヤモンド半導体装置１００（図１参照）との対比において、ゲート絶縁膜４、ゲート電極５、ソース電極６及びドレイン電極７は、ゲート絶縁膜１０４、ゲート電極１０５、ソース電極１０６及びドレイン電極１０７と同様に構成され、従来公知の方法により形成される。
【0017】
一方、ｎ型ダイヤモンド半導体層１、ｐ型ダイヤモンド半導体層（ソース領域）２及びｐ型ダイヤモンド半導体層（ドレイン領域）３で構成される構造部は、ｎ型ダイヤモンド半導体層１上に積層される２つのｐ型ダイヤモンド半導体層で構成されるソース領域１０２及びドレイン領域１０３と異なる構成とされる。
即ち、前記構造部は、ｎ型ダイヤモンド半導体層１の表面に形成された２つの凹部にｐ型ダイヤモンド半導体層（ソース領域）２及びｐ型ダイヤモンド半導体層（ドレイン領域）３が埋設されて構成される。
即ち、前記構造部は、ｎ型ダイヤモンド半導体層１の表面に形成された２つの凹部にｐ型ダイヤモンド半導体層（ソース領域）２及びｐ型ダイヤモンド半導体層（ドレイン領域）３が埋設されて構成される。
【0018】
このように構成されるダイヤモンド半導体装置１０では、従来例に係るダイヤモンド半導体装置１００と同様、ゲート電極５に対するゲート電圧の制御により、ゲート電極５直下の位置におけるｎ型ダイヤモンド半導体層１中に形成される反転層チャネル８を介してドレイン電流が流れる反転型ＭＯＳＦＥＴ動作が実現される。
【0019】
しかしながら、前記構造部を有するダイヤモンド半導体装置１０では、従来例に係るダイヤモンド半導体装置１００と異なり、ｎ型ダイヤモンド半導体層１に対するｐ型ダイヤモンド半導体層２，３の埋設効果により、これらの埋設層の側面が反転層チャネル８と界面において面接触するように構成される（図２中の拡大部参照）。
そのため、ダイヤモンド半導体装置１０では、反転層チャネル１０８とソース領域１０２及びドレイン領域１０３とが極めて限られた位置でのみで接触する従来の問題（図１中の拡大部参照）を解消することができ、安定化されたドレイン電流に基づき、理論上の設計に適合したデバイス性能を得ることができる。
そのため、ダイヤモンド半導体装置１０では、反転層チャネル１０８とソース領域１０２及びドレイン領域１０３とが極めて限られた位置でのみで接触する従来の問題（図１中の拡大部参照）を解消することができ、安定化されたドレイン電流に基づき、理論上の設計に適合したデバイス性能を得ることができる。
【0020】
問題は、シリコンに対して確立されているイオン注入技術を適用できないｎ型ダイヤモンド半導体層１に対し、目的の位置を選択してｐ型ダイヤモンド半導体層２（３）を埋設形成できるかにあるが、この問題は、次のダイヤモンド半導体構造物の製造方法により解決される。
【0021】
先ず、表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層１を用意する。
ｎ型ダイヤモンド半導体層１としては、以下に例示される２つの形成方法により、反転型ＭＯＳＦＥＴ動作に好適なｎ型不純物濃度が１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のｎ型ダイヤモンド半導体層として形成可能とされる。
ｎ型ダイヤモンド半導体層１としては、以下に例示される２つの形成方法により、反転型ＭＯＳＦＥＴ動作に好適なｎ型不純物濃度が１×１０１４ｃｍ－３～１×１０１８ｃｍ－３のｎ型ダイヤモンド半導体層として形成可能とされる。
【0022】
ｎ型ダイヤモンド半導体層１の第一形成方法としては、メタン及びｎ型導電材料（リンや窒素）を含む原料ガスを用いたプラズマ気相堆積法により、表面が｛１１１｝面とされるオフ角を備えた公知のダイヤモンド基板上に形成材料を一様に堆積させることで、前記ダイヤモンド基板の表面性状に倣って表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層を形成する方法が挙げられる。
【0023】
また、ｎ型ダイヤモンド半導体層１の第二形成方法としては、非特許文献２に記載のラテラル成長法が挙げられる。ラテラル成長法によれば、表面が原子的平坦面とされるｎ型ダイヤモンド半導体層１を得ることができる。
なお、本明細書において「原子的平坦面」とは、ダイヤモンドの｛１１１｝面における単一２原子層（Single Bi-Layer；BL）のステップ高さを要素として、粗くとも１～３ステップ高さ以下の凹凸を有する面であることを指標し、任意に選択された５００ｎｍ×５００ｎｍの面領域において、原子間力顕微鏡（例えば、Shimadzu社製 SPM-9700 原子間力顕微鏡システム）で測定される表面粗さＲＭＳが、０．３ｎｍ以下であることを意味する。また、前記表面粗さＲＭＳは、０．２ｎｍ以下であることがより好ましく、０．１ｎｍ以下であることが特に好ましい。
なお、本明細書において「原子的平坦面」とは、ダイヤモンドの｛１１１｝面における単一２原子層（Single Bi-Layer；BL）のステップ高さを要素として、粗くとも１～３ステップ高さ以下の凹凸を有する面であることを指標し、任意に選択された５００ｎｍ×５００ｎｍの面領域において、原子間力顕微鏡（例えば、Shimadzu社製 SPM-9700 原子間力顕微鏡システム）で測定される表面粗さＲＭＳが、０．３ｎｍ以下であることを意味する。また、前記表面粗さＲＭＳは、０．２ｎｍ以下であることがより好ましく、０．１ｎｍ以下であることが特に好ましい。
【0024】
ラテラル成長法によるｎ型ダイヤモンド半導体層１の形成工程を図３（ａ）～（ｃ）を参照しつつ説明する。
先ず、メサ加工等により所定のサイズに加工され、表面が｛１１１｝面とされるオフ角（θ：１°～５°程度）を備えた公知のダイヤモンド基板を用意する（図３（ａ）参照）。
次に、メタン及びｎ型導電材料（リンや窒素）を含む原料ガスを用いたプラズマ気相堆積法により、前駆体１’を成長させる。成長の際、低いメタン濃度で成長条件を調節すると、前駆体１’が前記ダイヤモンド基板のステップ端（図３（ａ）中、下向き矢印で示す）からラテラル方向（テラスの延在方向）にのみ選択的に成長する（図３（ｂ）参照）。
最終的に、前駆体１’が元の前記ダイヤモンド基板の表面を覆いつくすようにラテラル成長することで、ステップフリーで、表面が原子的平坦面とされるｎ型ダイヤモンド半導体層１が形成される（図３（ｃ））。
なお、本明細書において、「ラテラル成長」とは、成長方向が表面が｛１１１｝面とされるｎ型ダイヤモンド層の面内方向に沿う方向での結晶成長であることを意味する。
先ず、メサ加工等により所定のサイズに加工され、表面が｛１１１｝面とされるオフ角（θ：１°～５°程度）を備えた公知のダイヤモンド基板を用意する（図３（ａ）参照）。
次に、メタン及びｎ型導電材料（リンや窒素）を含む原料ガスを用いたプラズマ気相堆積法により、前駆体１’を成長させる。成長の際、低いメタン濃度で成長条件を調節すると、前駆体１’が前記ダイヤモンド基板のステップ端（図３（ａ）中、下向き矢印で示す）からラテラル方向（テラスの延在方向）にのみ選択的に成長する（図３（ｂ）参照）。
最終的に、前駆体１’が元の前記ダイヤモンド基板の表面を覆いつくすようにラテラル成長することで、ステップフリーで、表面が原子的平坦面とされるｎ型ダイヤモンド半導体層１が形成される（図３（ｃ））。
なお、本明細書において、「ラテラル成長」とは、成長方向が表面が｛１１１｝面とされるｎ型ダイヤモンド層の面内方向に沿う方向での結晶成長であることを意味する。
【0025】
次に、ｎ型ダイヤモンド半導体層１の前記表面に対し、図４に示すエッチングによる凹部Ｈを形成する（凹部形成工程、図４参照）。なお、図４は、凹部形成工程の概要を説明するための説明図である。
エッチング方法としては、特に制限はなく、例えば、公知の誘導結合プラズマ（ＩＣＰ）エッチング法が挙げられる。
前記凹部（エッチング穴）Ｈの開口幅Ｗ（最大径）としては、特に制限はないが、加工精度の観点から１００ｎｍ～１ｍｍ程度であることが好ましい。
また、前記凹部（エッチング穴）Ｈの深さＤとしては、特に制限はないが、チャネルとの接触抵抗の観点から５ｎｍ～１００ｎｍ程度であることが好ましい。
エッチング方法としては、特に制限はなく、例えば、公知の誘導結合プラズマ（ＩＣＰ）エッチング法が挙げられる。
前記凹部（エッチング穴）Ｈの開口幅Ｗ（最大径）としては、特に制限はないが、加工精度の観点から１００ｎｍ～１ｍｍ程度であることが好ましい。
また、前記凹部（エッチング穴）Ｈの深さＤとしては、特に制限はないが、チャネルとの接触抵抗の観点から５ｎｍ～１００ｎｍ程度であることが好ましい。
【0026】
次に、図５に示すように、凹部Ｈの側面から前記表面の面内方向に沿うｐ型ダイヤモンド半導体層前駆体（単に前駆体ともいう）のラテラル成長により凹部Ｈ内にｐ型ダイヤモンド半導体層２，３を埋設する（ｐ型ダイヤモンド半導体層埋設工程）。なお、図５は、ｐ型ダイヤモンド半導体層埋設工程の概要を説明するための説明図である。
【0027】
前記前駆体のラテラル成長によるｐ型ダイヤモンド半導体層２，３の形成方法としては、メタン及びｐ型導電材料（ボロン）を含む原料ガスを用いたプラズマ気相堆積法が挙げられる。つまり、ｐ型不純物を含む場合でも、成長条件を調節することでラテラル成長が適用可能とされる。
凹部Ｈにおけるｐ型ダイヤモンド半導体層２，３の典型的なラテラル成長条件としては、温度：１，１６０℃、プラズマ投入電力：１，０５０Ｗ、水素ガス流量：５００ｓｃｃｍ、メタンガス流量：０．９７ｓｃｃｍ、トリメチルボランガス流量：１．５２ｓｃｃｍ、ガス中のメタン濃度（ＣＨ４／Ｈ２）：０．２体積％、ガス相におけるボロン／カーボン（Ｂ／Ｃ）比：１５，０００ｐｐｍ、圧力：３０ｋＰａとすることが挙げられる。
このようなラテラル成長条件に基づく前記プラズマ気相堆積法により、埋設された状態で表面（露出面）が原子的平坦面とされるｐ型ダイヤモンド半導体層２，３を形成することができる。
また、ｐ型ダイヤモンド半導体層２，３は、前記ソース領域及び前記ドレイン領域の構成層として、反転型ＭＯＳＦＥＴ動作に好適なｐ型不純物濃度が１×１０１９ｃｍ－３～１×１０２１ｃｍ－３のｐ型ダイヤモンド半導体層として形成可能とされる。
これらの知見が本発明における技術の核をなす。
凹部Ｈにおけるｐ型ダイヤモンド半導体層２，３の典型的なラテラル成長条件としては、温度：１，１６０℃、プラズマ投入電力：１，０５０Ｗ、水素ガス流量：５００ｓｃｃｍ、メタンガス流量：０．９７ｓｃｃｍ、トリメチルボランガス流量：１．５２ｓｃｃｍ、ガス中のメタン濃度（ＣＨ４／Ｈ２）：０．２体積％、ガス相におけるボロン／カーボン（Ｂ／Ｃ）比：１５，０００ｐｐｍ、圧力：３０ｋＰａとすることが挙げられる。
このようなラテラル成長条件に基づく前記プラズマ気相堆積法により、埋設された状態で表面（露出面）が原子的平坦面とされるｐ型ダイヤモンド半導体層２，３を形成することができる。
また、ｐ型ダイヤモンド半導体層２，３は、前記ソース領域及び前記ドレイン領域の構成層として、反転型ＭＯＳＦＥＴ動作に好適なｐ型不純物濃度が１×１０１９ｃｍ－３～１×１０２１ｃｍ－３のｐ型ダイヤモンド半導体層として形成可能とされる。
これらの知見が本発明における技術の核をなす。
【0028】
凹部Ｈにおけるｐ型ダイヤモンド半導体層２，３のラテラル成長の様子を図６（ａ）～（ｄ）を参照しつつ具体的に説明する。なお、図６（ａ）～（ｄ）は、前記ｐ型ダイヤモンド半導体層埋設工程におけるラテラル成長の説明モデルを示す図である。
先ず、ｐ型ダイヤモンド半導体層２（３）の前駆体２’（３’）は、前記エッチング穴における底面側から成長を開始する。成長は、前記エッチング穴の側面を起点としたラテラル成長とされる（図６（ａ）参照）。
次に、最も底面側で前駆体２’（３’）の一の層が形成されると、前記一の層上に他の層が同じくラテラル成長する（図６（ｂ）参照）。
前駆体２’（３’）のラテラル成長が進むと、前記一の層と前記他の層との積層構造が順次、開口端側に向けて形成されていく。このようなモデルでラテラル成長が進行する場合、前記エッチング穴の形成領域には、断面視で略逆三角形状の窪みが確認されることとなる（図６（ｃ）参照）。
最後に、最も開口端側の層が積層されると、前記エッチング穴が完全に埋まり、ｐ型ダイヤモンド半導体層２，３の埋設が完了する（図６（ｄ）参照）。
同時に、前記最も開口端側の層上の位置には、ラテラル成長の起点となる前記エッチング穴の側面が存在しない状況であるため、ｐ型ダイヤモンド半導体層２，３の成長も停止する。つまり、前記プラズマ気相堆積装置の制御によらず、余剰の成長が前記エッチング穴の形状（側面の高さ）に律せられて自動的に停止する。
先ず、ｐ型ダイヤモンド半導体層２（３）の前駆体２’（３’）は、前記エッチング穴における底面側から成長を開始する。成長は、前記エッチング穴の側面を起点としたラテラル成長とされる（図６（ａ）参照）。
次に、最も底面側で前駆体２’（３’）の一の層が形成されると、前記一の層上に他の層が同じくラテラル成長する（図６（ｂ）参照）。
前駆体２’（３’）のラテラル成長が進むと、前記一の層と前記他の層との積層構造が順次、開口端側に向けて形成されていく。このようなモデルでラテラル成長が進行する場合、前記エッチング穴の形成領域には、断面視で略逆三角形状の窪みが確認されることとなる（図６（ｃ）参照）。
最後に、最も開口端側の層が積層されると、前記エッチング穴が完全に埋まり、ｐ型ダイヤモンド半導体層２，３の埋設が完了する（図６（ｄ）参照）。
同時に、前記最も開口端側の層上の位置には、ラテラル成長の起点となる前記エッチング穴の側面が存在しない状況であるため、ｐ型ダイヤモンド半導体層２，３の成長も停止する。つまり、前記プラズマ気相堆積装置の制御によらず、余剰の成長が前記エッチング穴の形状（側面の高さ）に律せられて自動的に停止する。
【0029】
再び、図５を参照して、本発明に係るダイヤモンド半導体構造物の特徴を説明する。
図５に示すように、前記ダイヤモンド半導体構造物は、表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層１の表面に形成された凹部Ｈにｐ型ダイヤモンド半導体層２（３）が埋設される。
これにより、ｎ型ダイヤモンド半導体層１の目的の位置にｐ型ダイヤモンド半導体層２（３）を形成することができ、これら埋設層によるドレイン電流の安定化が実現可能となる（図２中の拡大部参照）。
図５に示すように、前記ダイヤモンド半導体構造物は、表面が｛１１１｝面とされるｎ型ダイヤモンド半導体層１の表面に形成された凹部Ｈにｐ型ダイヤモンド半導体層２（３）が埋設される。
これにより、ｎ型ダイヤモンド半導体層１の目的の位置にｐ型ダイヤモンド半導体層２（３）を形成することができ、これら埋設層によるドレイン電流の安定化が実現可能となる（図２中の拡大部参照）。
【0030】
また、埋設されたｐ型ダイヤモンド半導体層２（３）は、ラテラル成長により形成されるため、表面（露出面）が原子的平坦面とされる。
このことは、ソース電極６及びドレイン電極７との良好なコンタクトを実現可能とする。
このことは、ソース電極６及びドレイン電極７との良好なコンタクトを実現可能とする。
【0031】
また、ｎ型ダイヤモンド半導体層１の表面を前記第二形成方法により、前記ステップフリーで、原子的平坦面とする場合、その平坦性は、前記ｐ型ダイヤモンド半導体層埋設工程を経た後も維持される。ｐ型ダイヤモンド半導体層２，３の成長が前記エッチング穴の形状（側面の高さ）に律せられ、自身の余剰な成長に加え、ｎ型ダイヤモンド半導体層１上の不要な位置での堆積成長が抑制されるためである。つまり、ｐ型ダイヤモンド半導体層２（３）が埋設された状態で、ｎ型ダイヤモンド半導体層１表面を原子的平坦面とすることができる。
【0032】
ところで、従来のダイヤモンド半導体装置１００（図１参照）においては、下記参考文献１で報告されるようにｎ型ダイヤモンド半導体層１０１の表面ラフネスが大きく、表面にバンチングステップと呼ばれる波状のうねりを持つ。このバンチングステップは、表面ラフネス散乱の発生や表面のOH終端化を妨げる要因となり、この表面上に形成されるゲート絶縁膜１０４との間に欠陥準位である界面準位を発生させる。
その結果、キャリアのチャネル移動度が著しく低下し、ダイヤモンド半導体装置１００のデバイス性能が理論上の設計を大きく下回ることとなる。
したがって、ｎ型ダイヤモンド半導体層１表面が原子的平坦面とされることは、チャネル移動度の低下を抑制し、ダイヤモンド半導体装置１０（図２参照）のデバイス性能を向上させるうえで極めて重要な意義を持つ。
参考文献１：T. Matsumoto et al. Appl. Phys. Lett. 114, 242101 (2019).
その結果、キャリアのチャネル移動度が著しく低下し、ダイヤモンド半導体装置１００のデバイス性能が理論上の設計を大きく下回ることとなる。
したがって、ｎ型ダイヤモンド半導体層１表面が原子的平坦面とされることは、チャネル移動度の低下を抑制し、ダイヤモンド半導体装置１０（図２参照）のデバイス性能を向上させるうえで極めて重要な意義を持つ。
参考文献１：T. Matsumoto et al. Appl. Phys. Lett. 114, 242101 (2019).
【0033】
加えて、凹部Ｈに対するｐ型ダイヤモンド半導体層２，３の成長が前記エッチング穴の形状（側面の高さ）に律せられることは、ｐ型ダイヤモンド半導体層２（３）の表面とｎ型ダイヤモンド半導体層１の表面との間の面直方向における高低差の発生を抑制し、ｐ型ダイヤモンド半導体層２，３の表面とｎ型ダイヤモンド半導体層１の表面との間で原子的平坦面が形成可能とされ、これらの表面全体に亘る原子的平坦面を与える。
このことは、前記ダイヤモンド半導体構造物上に形成される各種デバイス構造の作製を容易ならしめる。
このことは、前記ダイヤモンド半導体構造物上に形成される各種デバイス構造の作製を容易ならしめる。
【0034】
本発明の前記ダイヤモンド半導体構造物及びその製造方法は、シリコンに対するイオン注入技術の代替技術をなすものであるが、前記ダイヤモンド半導体構造物に対しイオン注入痕等のない理想的な表面を与え、奇しくもイオン注入技術では実現できない理想的なダイヤモンド半導体デバイスの提供を可能ならしめる。
以下では、本発明の実施例を説明するが、本発明の技術的思想は、この実施例に限定されるものではない。
以下では、本発明の実施例を説明するが、本発明の技術的思想は、この実施例に限定されるものではない。
【実施例0035】
【0036】
先ず、２．５°の微傾斜オフ角でオフされ、表面が｛１１１｝面とされるダイヤモンド基板（タイプＩｂ基板）１を用意した。
ダイヤモンド基板１は、メサ加工を経た後、窒素雰囲気下でのステップフロー成長（図３（ａ）～（ｃ）参照）により前記表面が原子的に平坦な面とされ、また、ＳＩＭＳ分析（２次イオン質量分析）装置（CAMECA社製、IMS-7f）により測定される基板中の窒素濃度が１×１０１８ｃｍ－３のｎ型基板であり、ｎ型ダイヤモンド半導体層の符号１を付して説明を続ける。
ダイヤモンド基板１は、メサ加工を経た後、窒素雰囲気下でのステップフロー成長（図３（ａ）～（ｃ）参照）により前記表面が原子的に平坦な面とされ、また、ＳＩＭＳ分析（２次イオン質量分析）装置（CAMECA社製、IMS-7f）により測定される基板中の窒素濃度が１×１０１８ｃｍ－３のｎ型基板であり、ｎ型ダイヤモンド半導体層の符号１を付して説明を続ける。
【0037】
次に、フォトリソグラフィ装置（ミカサ社製、MA-20）を用いて、ダイヤモンド基板１の前記表面に対し、凹部Ｈ（図４参照）を形成する位置以外を覆うようにAu/Ti製のマスクを形成した。
次に、ダイヤモンド基板１に対し、誘導結合プラズマエッチング装置（ＩＣＰ装置、ULVAC社製、CE-300I）を用いて、前記表面の面内方向と直交する方向での異方性エッチングを行い、ダイヤモンド基板１にエッチング穴による凹部Ｈを形成した（図４参照）。凹部Ｈの形成条件は、エッチングガス：Ｏ２；９５ｓｃｃｍ及びＣＦ４；２ｓｃｃｍ、ＲＦパワー：５００Ｗ、バイアス：５０Ｗ、圧力：２Ｐａとした。凹部Ｈの開口形状は１０μｍ×１０μｍの正方形状であり、エッチング深さは０．０８５μｍである。
次に、ダイヤモンド基板１に対し、誘導結合プラズマエッチング装置（ＩＣＰ装置、ULVAC社製、CE-300I）を用いて、前記表面の面内方向と直交する方向での異方性エッチングを行い、ダイヤモンド基板１にエッチング穴による凹部Ｈを形成した（図４参照）。凹部Ｈの形成条件は、エッチングガス：Ｏ２；９５ｓｃｃｍ及びＣＦ４；２ｓｃｃｍ、ＲＦパワー：５００Ｗ、バイアス：５０Ｗ、圧力：２Ｐａとした。凹部Ｈの開口形状は１０μｍ×１０μｍの正方形状であり、エッチング深さは０．０８５μｍである。
【0038】
次に、洗浄液（Ｈ２ＳＯ４，Ｈ２Ｏ２）による洗浄処理を１２０℃の温度条件下で実施し、ダイヤモンド基板１上の前記マスクを除去した。
【0039】
次に、ダイヤモンド基板１をマイクロ波プラズマ支援化学気相堆積（MPCVD）システム（Arios Inc., Tokyo Japan社製）に搭載して水素プラズマ処理を行い、ＩＣＰエッチングにより生じたダイヤモンド基板１上の欠陥を除去した。前記水素プラズマ処理の条件は、電力：６５０Ｗ、圧力：３０ｋＰａ、処理時間：３分間とした。
【0040】
次に、前記マイクロ波プラズマ支援化学気相堆積システムを用いて、凹部Ｈ内にホウ素ドープ層としてのｐ型ダイヤモンド半導体層２（３）を形成した（図５参照）。
ｐ型ダイヤモンド半導体層２（３）の形成には、ラテラル成長モード（図６（ａ）～（ｄ）参照）が適用され、成長条件は、基板温度：１，１６０℃、プラズマ投入電力：１，０５０Ｗ、水素ガス流量：５００ｓｃｃｍ、メタンガス流量：０．９７ｓｃｃｍ、ホウ酸トリメチルガス流量：１．５２ｓｃｃｍ、ガス中のメタン濃度（ＣＨ４／Ｈ２）：０．２体積％、ガス相におけるボロン／カーボン（Ｂ／Ｃ）比：１５，０００ｐｐｍ、圧力：３０ｋＰａとした。
ｐ型ダイヤモンド半導体層２（３）のラテラル成長は、前記成長条件下で時間的に２回に分けて実施され、１回目を５分間超、２回目を８分間超として実施した。２回に分けて実施した理由は、１回目終了時点における成長途中の前駆体２’（３’）（図６（ａ）～（ｃ）参照）の様子を確認するためである。
以上により、実施例に係るダイヤモンド半導体構造物を製造した。
ｐ型ダイヤモンド半導体層２（３）の形成には、ラテラル成長モード（図６（ａ）～（ｄ）参照）が適用され、成長条件は、基板温度：１，１６０℃、プラズマ投入電力：１，０５０Ｗ、水素ガス流量：５００ｓｃｃｍ、メタンガス流量：０．９７ｓｃｃｍ、ホウ酸トリメチルガス流量：１．５２ｓｃｃｍ、ガス中のメタン濃度（ＣＨ４／Ｈ２）：０．２体積％、ガス相におけるボロン／カーボン（Ｂ／Ｃ）比：１５，０００ｐｐｍ、圧力：３０ｋＰａとした。
ｐ型ダイヤモンド半導体層２（３）のラテラル成長は、前記成長条件下で時間的に２回に分けて実施され、１回目を５分間超、２回目を８分間超として実施した。２回に分けて実施した理由は、１回目終了時点における成長途中の前駆体２’（３’）（図６（ａ）～（ｃ）参照）の様子を確認するためである。
以上により、実施例に係るダイヤモンド半導体構造物を製造した。
【0041】
実施例に係るダイヤモンド半導体構造物に関し、各製造段階におけるダイヤモンド基板１上の表面形態を図７（ａ）～（ｄ）を参照しつつ説明する。図７（ａ）は、用意したダイヤモンド基板１表面の顕微鏡像であり、図７（ｂ）は、凹部形成後のダイヤモンド基板１表面の顕微鏡像であり、図７（ｃ）は、１回目のラテラル成長実施後のダイヤモンド基板１表面の顕微鏡像であり、図７（ｄ）は、２回目のラテラル成長実施後のダイヤモンド基板１表面の顕微鏡像である。いずれの図においても上側の顕微鏡像（ｘ）がＬＭ像を示し、下側の顕微鏡像（ｘ’）がＬＭ像において四角で囲まれた領域と相関させた領域のＡＦＭ像を示している。
なお、ＬＭ像の撮像には、Olympus社製 LEXT OLS4100 レーザー顕微鏡システムを用い、ＡＦＭ像の撮像には、Shimadzu社製 SPM-9700 原子間力顕微鏡システムを用いた。
なお、ＬＭ像の撮像には、Olympus社製 LEXT OLS4100 レーザー顕微鏡システムを用い、ＡＦＭ像の撮像には、Shimadzu社製 SPM-9700 原子間力顕微鏡システムを用いた。
【0042】
図７（ａ）の下側ＡＦＭ像から解析されるダイヤモンド基板１表面の二乗平均平方根（ＲＭＳ）の表面粗さは、０．０５ｎｍであった。この値は、用いた原子間力顕微鏡のノイズレベルに相当し、ダイヤモンド基板１表面が原子的に平坦な面であることを示している。
また、図７（ｂ）の顕微鏡像から解析されるように、ダイヤモンド基板１表面には、サイズが１０μｍ×１０μｍ×０．０８５μｍ（８５ｎｍ）の凹部Ｈが形成されている。
また、図７（ｃ）の顕微鏡像から解析されるように、１回目のラテラル成長実施時点では、ｐ型ダイヤモンド半導体層２（３）が成長途中であり、最深部で深さ８２ｎｍの穴形状が維持されている。
一方、図７（ｄ）の顕微鏡像から解析されるように、２回目のラテラル成長実施時点では、穴が消え、ｐ型ダイヤモンド半導体層２（３）で完全に埋められている。また、驚くべきことに、ｐ型ダイヤモンド半導体層２（３）の表面である埋め込み領域と、その周辺領域（ダイヤモンド基板１表面）とにおけるＲＭＳ表面粗さは、いずれも０．０４±０．０１ｎｍであり、ダイヤモンド基板１表面が原子的平坦面とされたまま、ｐ型ダイヤモンド半導体層２（３）の表面も原子的平坦面とされている。
また、図７（ｂ）の顕微鏡像から解析されるように、ダイヤモンド基板１表面には、サイズが１０μｍ×１０μｍ×０．０８５μｍ（８５ｎｍ）の凹部Ｈが形成されている。
また、図７（ｃ）の顕微鏡像から解析されるように、１回目のラテラル成長実施時点では、ｐ型ダイヤモンド半導体層２（３）が成長途中であり、最深部で深さ８２ｎｍの穴形状が維持されている。
一方、図７（ｄ）の顕微鏡像から解析されるように、２回目のラテラル成長実施時点では、穴が消え、ｐ型ダイヤモンド半導体層２（３）で完全に埋められている。また、驚くべきことに、ｐ型ダイヤモンド半導体層２（３）の表面である埋め込み領域と、その周辺領域（ダイヤモンド基板１表面）とにおけるＲＭＳ表面粗さは、いずれも０．０４±０．０１ｎｍであり、ダイヤモンド基板１表面が原子的平坦面とされたまま、ｐ型ダイヤモンド半導体層２（３）の表面も原子的平坦面とされている。
【0043】
ここで、図７（ｃ）におけるＡＦＭ像に解析結果を加えた図８を参照しつつ、ｐ型ダイヤモンド半導体層２（３）のラテラル成長の様子を検討する。
図８の上側に示すように、前駆体２’（３’）の成長は、３方向で確認され、いずれの方向も〈１１２〉の結晶方向に対応している。つまり、前駆体２’（３’）は、凹部Ｈの側面を起点に凹部Ｈの中央方向に向けてラテラル成長する。
また、図８の下側に示す断面構造から明らかであるように、前駆体２’（３’）のラテラル成長による部分的な埋め戻しを受けて、凹部Ｈの形状が当初の矩形形状から略逆三角形状の窪みに変化している。
これらの結果から、先ず、ｐ型ダイヤモンド半導体層２（３）の埋め戻しは、凹部Ｈの底面から上方に向けた縦方向の堆積成長によらずに進行することを確認することができる。次に、前駆体２’（３’）のラテラル成長は、凹部Ｈの底面側から始まり、凹部Ｈの側面からラテラル成長した一の前駆体２’（３’）の層上に他の前駆体２’（３’）の層が同じくラテラル成長する形で進行することを確認することができる。
これらは、図６（ａ）～（ｄ）を参照して説明したｐ型ダイヤモンド半導体層２（３）の埋め戻しプロセスの成立を強く裏付け、前駆体２’（３’）のラテラル成長層が底面側から開口面側に向けて順次積層されることで、最終的に凹部Ｈ全体にｐ型ダイヤモンド半導体層２（３）の埋め戻し層（図７（ｄ）参照）が形成されることを明確に示唆する。
図８の上側に示すように、前駆体２’（３’）の成長は、３方向で確認され、いずれの方向も〈１１２〉の結晶方向に対応している。つまり、前駆体２’（３’）は、凹部Ｈの側面を起点に凹部Ｈの中央方向に向けてラテラル成長する。
また、図８の下側に示す断面構造から明らかであるように、前駆体２’（３’）のラテラル成長による部分的な埋め戻しを受けて、凹部Ｈの形状が当初の矩形形状から略逆三角形状の窪みに変化している。
これらの結果から、先ず、ｐ型ダイヤモンド半導体層２（３）の埋め戻しは、凹部Ｈの底面から上方に向けた縦方向の堆積成長によらずに進行することを確認することができる。次に、前駆体２’（３’）のラテラル成長は、凹部Ｈの底面側から始まり、凹部Ｈの側面からラテラル成長した一の前駆体２’（３’）の層上に他の前駆体２’（３’）の層が同じくラテラル成長する形で進行することを確認することができる。
これらは、図６（ａ）～（ｄ）を参照して説明したｐ型ダイヤモンド半導体層２（３）の埋め戻しプロセスの成立を強く裏付け、前駆体２’（３’）のラテラル成長層が底面側から開口面側に向けて順次積層されることで、最終的に凹部Ｈ全体にｐ型ダイヤモンド半導体層２（３）の埋め戻し層（図７（ｄ）参照）が形成されることを明確に示唆する。
【0044】
次に、実施例に係るダイヤモンド半導体構造物におけるＢのドープ状況について図９を参照しつつ説明する。図９は、図７（ｄ）における四角で囲まれたＬＭ像の領域と相関させた領域のＢ濃度イメージング結果を示す図である。Ｂ濃度イメージングは、前記ＳＩＭＳ分析装置によるダイナミックＳＩＭＳ分析結果をイメージングしたものであり、図中、ＸＹ平面（中央上側）、ＸＺ断面（中央下側）及びＹＺ断面（右側）における埋め込み領域及びその周辺領域のＢ濃度が濃度に応じた彩色によりイメージングされている。
【0045】
図９におけるＸＹ平面（中央上側）のイメージング結果から、ｐ型ダイヤモンド半導体層２（３）の埋め込み領域では、周辺領域よりも高い濃度でＢがドープされていることが確認される。また、ＸＺ断面（中央下側）及びＹＺ断面（右側）のイメージング結果は、このＢドープ領域が凹部Ｈの深さ（８５ｎｍ）位置にまで達していることから、ダイヤモンド基板１における目的の領域、つまり、凹部Ｈの形成領域のみに対し、Ｂドープ構造を選択的に形成することができることを示している。
なお、図９におけるＸＹ平面（中央上側）、ＸＺ断面（中央下側）及びＹＺ断面（右側）の各イメージング結果において、白みがかった彩色表示がＢドープを示しており、Ｂドープ領域の中央付近には、濃色の彩色表示（strong側）により、より高濃度でのＢドープも確認される。
なお、図９におけるＸＹ平面（中央上側）、ＸＺ断面（中央下側）及びＹＺ断面（右側）の各イメージング結果において、白みがかった彩色表示がＢドープを示しており、Ｂドープ領域の中央付近には、濃色の彩色表示（strong側）により、より高濃度でのＢドープも確認される。
【0046】
次に、ダイナミックＳＩＭＳ分析により得られた定量的なＢ濃度分布を図１０に示す。
図１０に示すように、埋め込み領域には、約２×１０２０ａｔｏｍｓ／ｃｍ３の濃度でＢがドープされていることが確認される。この値は、反転型ＭＯＳＦＥＴ動作を得るうえで十分な値であり、また、Ｂの原料ガス濃度に応じて変更することもできる。
図１０に示すように、埋め込み領域には、約２×１０２０ａｔｏｍｓ／ｃｍ３の濃度でＢがドープされていることが確認される。この値は、反転型ＭＯＳＦＥＴ動作を得るうえで十分な値であり、また、Ｂの原料ガス濃度に応じて変更することもできる。
【0047】
【0048】
図１１に示すように、埋め込み領域と周辺領域との間に約０．０２±０．００４Ｖの表面電位差が検出された。なお、誤差分の値である±０．００４Ｖは、ガウスフィッティングを用いた統計処理により算出した。
０．０２±０．００４Ｖの表面電位差は、一般的なＢドープ膜と窒素ドープ膜との間の電位差よりも小さいが、これは、撮像環境上の問題に起因すると考えられる。図１１の測定結果は、埋め込み領域と周辺領域との間で異なる電位を示していることから、ｎ型ダイヤモンド基板１における凹部Ｈ内に、ｐ型ダイヤモンド半導体層２（３）の埋め戻し層（図７（ｄ）参照）が形成されたことを示していると考えられる。
０．０２±０．００４Ｖの表面電位差は、一般的なＢドープ膜と窒素ドープ膜との間の電位差よりも小さいが、これは、撮像環境上の問題に起因すると考えられる。図１１の測定結果は、埋め込み領域と周辺領域との間で異なる電位を示していることから、ｎ型ダイヤモンド基板１における凹部Ｈ内に、ｐ型ダイヤモンド半導体層２（３）の埋め戻し層（図７（ｄ）参照）が形成されたことを示していると考えられる。
【0049】
ところで、図７（ｄ）に関するＡＦＭ像の解析では、埋め込み領域の表面高さ位置が周辺領域の表面高さ位置よりもわずかに高いことが確認されている。この点について、図１２（ａ），（ｂ）を参照しつつ説明する。なお、図１２（ａ）は、ＡＦＭ像の解析対象位置を示す図であり、図１２（ｂ）は、埋め込み領域と周辺領域との間の高低差の解析結果を示す図である。高低差の解析は、図１２（ａ）下側の黒線で囲まれた方形領域を解析対象とし、図中ｘ方向における横方向位置を関数として、埋め込み領域と周辺領域との間で測定された表面高さ位置を一定間隔で平均化して算出することで行った。
【0050】
図１２（ｂ）に示すように、埋め込み領域の表面高さ位置は、周辺領域の表面高さ位置よりも約０．０４±０．０１ｎｍ高い位置に存在する。なお、誤差分の値である±０．００１ｎｍは、ガウスフィッティングを用いた統計処理により算出した。
この高低差は、ダイヤモンド基板の｛１１１｝面における単一２原子層（Single Bi-Layer；BL）が持つ一般的なステップ高さ（約０．２１ｎｍ）よりもはるかに小さい。
よって、この高低差は、Ｂの大量ドープによって生じる格子定数の変動に起因すると考えられる。ダイヤモンドの格子定数（３．５６７０Å）は、Ｂドープ濃度の増加とともに増加することが知られており、格子定数の増加率は、０．１７６×１０－２３Å／ｃｍ３であることが知られている。したがって、２×１０２０原子／ｃｍ３のＢドープ濃度の場合、格子定数の増加分は、０．０００３５２Åであり、Ｂドープ濃度に増加率を乗じることによって得られる。単位格子の３次元膨張を考慮すると、単位体積あたりの膨張率は、次式（１）のように計算できる。
この高低差は、ダイヤモンド基板の｛１１１｝面における単一２原子層（Single Bi-Layer；BL）が持つ一般的なステップ高さ（約０．２１ｎｍ）よりもはるかに小さい。
よって、この高低差は、Ｂの大量ドープによって生じる格子定数の変動に起因すると考えられる。ダイヤモンドの格子定数（３．５６７０Å）は、Ｂドープ濃度の増加とともに増加することが知られており、格子定数の増加率は、０．１７６×１０－２３Å／ｃｍ３であることが知られている。したがって、２×１０２０原子／ｃｍ３のＢドープ濃度の場合、格子定数の増加分は、０．０００３５２Åであり、Ｂドープ濃度に増加率を乗じることによって得られる。単位格子の３次元膨張を考慮すると、単位体積あたりの膨張率は、次式（１）のように計算できる。
【0051】
【数1】
【0052】
上記計算から、体積変化率は、０．０００２９６と推定される。ここで、凹部Ｈのサイズは、１０μｍ×１０μｍ×８５ｎｍであり、開口面の縦１０μｍ×横１０μｍの方向の体積膨張は、ダイヤモンド基板１のボディにより阻まれることを想定すると、体積膨張は、開口された高さ８５ｎｍの方向にのみ影響を与えると推測できる。
よって、格子定数の増加と、それに続くＢドープによる体積膨張との観点から、埋め込み領域における表面高さのおおよその値は、凹部Ｈの高さ８５ｎｍに０．０００２９６の体積変化率を乗じて０．０２５１６ｎｍと計算できる。Ｂの大量ドープによって埋め込み領域が体積膨張することについての計算モデルを図１３（ａ），１３（ｂ）に示す。なお、図１３（ａ）は、Ｂドープがされていない状態の埋め込み領域を説明する説明図であり、図１３（ｂ）は、Ｂドープがされている状態の埋め込み領域を説明する説明図である。
よって、格子定数の増加と、それに続くＢドープによる体積膨張との観点から、埋め込み領域における表面高さのおおよその値は、凹部Ｈの高さ８５ｎｍに０．０００２９６の体積変化率を乗じて０．０２５１６ｎｍと計算できる。Ｂの大量ドープによって埋め込み領域が体積膨張することについての計算モデルを図１３（ａ），１３（ｂ）に示す。なお、図１３（ａ）は、Ｂドープがされていない状態の埋め込み領域を説明する説明図であり、図１３（ｂ）は、Ｂドープがされている状態の埋め込み領域を説明する説明図である。
【0053】
計算により得られた０．０２５１６ｎｍの値は、０．０４±０．０１ｎｍの測定結果と比較的近しい値であり、前記高低差は、Ｂの大量ドープによって生じた格子定数の変動に起因すると結論付けられる。
換言すると、埋め込み領域の表面高さ位置が周辺領域の表面高さ位置よりもわずかに高くなる結果は、埋め込み領域に対するＢの高濃度ドープを裏付ける証左ともなる。
加えて、この高低差は、ダイヤモンド基板の｛１１１｝面における単一２原子層（Single Bi-Layer；BL）が持つ一般的なステップ高さ（約０．２１ｎｍ）よりもはるかに小さく、埋め込み領域とその周辺領域との間を亘って、これらの表面が原子的平坦面とされる。
換言すると、埋め込み領域の表面高さ位置が周辺領域の表面高さ位置よりもわずかに高くなる結果は、埋め込み領域に対するＢの高濃度ドープを裏付ける証左ともなる。
加えて、この高低差は、ダイヤモンド基板の｛１１１｝面における単一２原子層（Single Bi-Layer；BL）が持つ一般的なステップ高さ（約０．２１ｎｍ）よりもはるかに小さく、埋め込み領域とその周辺領域との間を亘って、これらの表面が原子的平坦面とされる。
【符号の説明】
【0054】
１ ｎ型ダイヤモンド半導体層（ダイヤモンド基板）
１’，２’，３’ 前駆体
２，３ ｐ型ダイヤモンド半導体層
４，１０４ ゲート絶縁膜
５，１０５ ゲート電極
６，１０６ ソース電極
７，１０７ ドレイン電極
８，１０８ 反転チャネル層
１０，１００ ダイヤモンド半導体装置
１０１ ｎ型ダイヤモンド半導体層
１０２ ソース領域
１０３ ドレイン領域
１’，２’，３’ 前駆体
２，３ ｐ型ダイヤモンド半導体層
４，１０４ ゲート絶縁膜
５，１０５ ゲート電極
６，１０６ ソース電極
７，１０７ ドレイン電極
８，１０８ 反転チャネル層
１０，１００ ダイヤモンド半導体装置
１０１ ｎ型ダイヤモンド半導体層
１０２ ソース領域
１０３ ドレイン領域
【図1】
【図2】
【図3(a)】
【図3(b)】
【図3(c)】
【図4】
【図5】
【図6(a)】
【図6(b)】
【図6(c)】
【図6(d)】
【図7(a)】
【図7(b)】
【図7(c)】
【図7(d)】
【図8】
【図9】
【図10】
【図11】
【図12(a)】
【図12(b)】
【図13(a)】
【図13(b)】
