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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024048238
(43)【公開日】2024-04-08
(54)【発明の名称】発光部品、半導体積層基板、発光装置、および測定装置
(51)【国際特許分類】
H01S 5/026 20060101AFI20240401BHJP
H01S 5/42 20060101ALI20240401BHJP
【ＦＩ】
H01S5/026
H01S5/42
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022154165
(22)【出願日】2022-09-27
(71)【出願人】
【識別番号】000005496
【氏名又は名称】富士フイルムビジネスイノベーション株式会社
(71)【出願人】
【識別番号】306037311
【氏名又は名称】富士フイルム株式会社
(74)【代理人】
【識別番号】100104880
【弁理士】
【氏名又は名称】古部 次郎
(74)【代理人】
【識別番号】100125346
【弁理士】
【氏名又は名称】尾形 文雄
(72)【発明者】
【氏名】西崎 早織
(72)【発明者】
【氏名】近藤 崇
(72)【発明者】
【氏名】樋口 貴史
(72)【発明者】
【氏名】早川 純一朗
(72)【発明者】
【氏名】井口 大介
(72)【発明者】
【氏名】崎田 智明
(72)【発明者】
【氏名】竹山 慶
【テーマコード（参考）】
5F173
【Ｆターム（参考）】
5F173AC03
5F173AC13
5F173AC26
5F173AC35
5F173AC42
5F173AC52
5F173AD04
5F173AD30
5F173AG01
5F173AH22
5F173AP05
5F173AP09
(57)【要約】
【課題】発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくする。
【解決手段】発光部品は、基板と、基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、オン状態になることでそれぞれの発光素子の発光領域を発光させ、または発光領域の発光量を増加させる複数のサイリスタとを備え、発光素子は、複数のサイリスタの間で、サイリスタから出射された光を吸収する。
【選択図】図７
【解決手段】発光部品は、基板と、基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、オン状態になることでそれぞれの発光素子の発光領域を発光させ、または発光領域の発光量を増加させる複数のサイリスタとを備え、発光素子は、複数のサイリスタの間で、サイリスタから出射された光を吸収する。
【選択図】図７
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタとを備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
発光部品。
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタとを備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
発光部品。
【請求項2】
前記発光素子は、前記サイリスタから出射される光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体層を有することを特徴とする請求項１に記載の発光部品。
【請求項3】
前記サイリスタは、Ａｌを含む半導体からなるゲート層を含み、
前記発光素子の前記半導体層は、Ａｌを含み且つＡｌの含有比率が前記ゲート層のＡｌの含有比率以下であることを特徴とする請求項２に記載の発光部品。
前記発光素子の前記半導体層は、Ａｌを含み且つＡｌの含有比率が前記ゲート層のＡｌの含有比率以下であることを特徴とする請求項２に記載の発光部品。
【請求項4】
前記サイリスタの前記ゲート層は、Ａｌの含有比率が３０％未満であることを特徴とする請求項３に記載の発光部品。
【請求項5】
前記発光素子の前記半導体層は、λを前記発光領域による発光波長、ｎを当該半導体層の屈折率とした場合に、厚さが（λ／４ｎ）×０．４以上（λ／４ｎ）×１．２以下であることを特徴とする請求項２乃至４のいずれか１項に記載の発光部品。
【請求項6】
複数の前記サイリスタは、複数の前記発光素子に対して前記基板とは反対側に積層されていることを特徴とする請求項１に記載の発光部品。
【請求項7】
前記発光素子は、複数の前記サイリスタのうちの一のサイリスタに対応する第１の領域と、当該一のサイリスタと隣接する他のサイリスタに対応する第２の領域とを有し、当該第１の領域と当該第２の領域との少なくとも一部が連続していることを特徴とする請求項６に記載の発光部品。
【請求項8】
前記発光素子は、前記基板上に積層されている下部半導体層と、当該下部半導体層上に積層されている発光層と、当該発光層上に積層されている上部半導体層とを有し、当該上部半導体層と比べて当該下部半導体層のほうが前記サイリスタから出射された光を吸収しやすいことを特徴とする請求項６に記載の発光部品。
【請求項9】
前記発光素子は、発光波長よりも膜厚が厚く、前記サイリスタから出射された光を吸収する吸収層を含むことを特徴とする請求項１に記載の発光部品。
【請求項10】
基板と、
前記基板上に設けられ、発光素子に加工される第１の半導体積層体と、
前記第１の半導体積層体に積層され、ゲート層を含み、複数のサイリスタに加工される第２の半導体積層体とを備え、
前記第１の半導体積層体は、前記第２の半導体積層体の前記ゲート層と比べてバンドギャップエネルギが小さい半導体層を含む
半導体積層基板。
前記基板上に設けられ、発光素子に加工される第１の半導体積層体と、
前記第１の半導体積層体に積層され、ゲート層を含み、複数のサイリスタに加工される第２の半導体積層体とを備え、
前記第１の半導体積層体は、前記第２の半導体積層体の前記ゲート層と比べてバンドギャップエネルギが小さい半導体層を含む
半導体積層基板。
【請求項11】
基板と、
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、
複数の前記サイリスタを個別に駆動してオン状態に移行させる駆動部と
を備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
発光装置。
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、
複数の前記サイリスタを個別に駆動してオン状態に移行させる駆動部と
を備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
発光装置。
【請求項12】
基板と、
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、
複数の前記サイリスタを個別に駆動し、それぞれの前記発光領域を予め定められたタイミングで発光させる駆動部と、
それぞれの前記発光領域からの光が対象物で反射した反射光に基づいて、当該対象物に関する情報を取得する取得部と
を備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
測定装置。
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、
複数の前記サイリスタを個別に駆動し、それぞれの前記発光領域を予め定められたタイミングで発光させる駆動部と、
それぞれの前記発光領域からの光が対象物で反射した反射光に基づいて、当該対象物に関する情報を取得する取得部と
を備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
測定装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、発光部品、半導体積層基板、発光装置、および測定装置に関する。
【背景技術】
【0002】
特許文献１には、基板と、基板上に設けられた垂直共振器面発光レーザからなる複数の発光素子と、それぞれの発光素子上に積層され、発光素子の駆動に用いられる設定サイリスタとを備える発光部品が開示されている。この発光部品では、設定サイリスタがターンオンすると、設定サイリスタと発光素子との間で電流が流れ、発光素子が発光する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－６５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、オン状態になったサイリスタは、光を出射する場合がある。複数のサイリスタを備える発光部品等では、オン状態になった一のサイリスタから出射された光が他のサイリスタに伝播すると、伝播した光によって他のサイリスタがオン状態へ移行する場合がある。この場合、オン状態になった他のサイリスタによって、発光させようとしていない発光素子が発光する場合があり、発光素子の発光を制御することが難しくなる。
本発明は、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることを目的とする。
本発明は、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることを目的とする。
【課題を解決するための手段】
【0005】
請求項１に記載の発明は、基板と、前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタとを備え、前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する発光部品である。
請求項２に記載の発明は、前記発光素子は、前記サイリスタから出射される光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体層を有することを特徴とする請求項１に記載の発光部品である。
請求項３に記載の発明は、前記サイリスタは、Ａｌを含む半導体からなるゲート層を含み、前記発光素子の前記半導体層は、Ａｌを含み且つＡｌの含有比率が前記ゲート層のＡｌの含有比率以下であることを特徴とする請求項２に記載の発光部品である。
請求項４に記載の発明は、前記サイリスタの前記ゲート層は、Ａｌの含有比率が３０％未満であることを特徴とする請求項３に記載の発光部品である。
請求項５に記載の発明は、前記発光素子の前記半導体層は、λを前記発光領域による発光波長、ｎを当該半導体層の屈折率とした場合に、厚さが（λ／４ｎ）×０．４以上（λ／４ｎ）×１．２以下であることを特徴とする請求項２乃至４のいずれか１項に記載の発光部品である。
請求項６に記載の発明は、複数の前記サイリスタは、複数の前記発光素子に対して前記基板とは反対側に積層されていることを特徴とする請求項１に記載の発光部品である。
請求項７に記載の発明は、前記発光素子は、複数の前記サイリスタのうちの一のサイリスタに対応する第１の領域と、当該一のサイリスタと隣接する他のサイリスタに対応する第２の領域とを有し、当該第１の領域と当該第２の領域との少なくとも一部が連続していることを特徴とする請求項６に記載の発光部品である。
請求項８に記載の発明は、前記発光素子は、前記基板上に積層されている下部半導体層と、当該下部半導体層上に積層されている発光層と、当該発光層上に積層されている上部半導体層とを有し、当該上部半導体層と比べて当該下部半導体層のほうが前記サイリスタから出射された光を吸収しやすいことを特徴とする請求項６に記載の発光部品である。
請求項９に記載の発明は、前記発光素子は、発光波長よりも膜厚が厚く、前記サイリスタから出射された光を吸収する吸収層を含むことを特徴とする請求項１に記載の発光部品である。
請求項１０に記載の発明は、基板と、前記基板上に設けられ、発光素子に加工される第１の半導体積層体と、前記第１の半導体積層体に積層され、ゲート層を含み、複数のサイリスタに加工される第２の半導体積層体とを備え、前記第１の半導体積層体は、前記第２の半導体積層体の前記ゲート層と比べてバンドギャップエネルギが小さい半導体層を含む半導体積層基板である。
請求項１１に記載の発明は、基板と、前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、複数の前記サイリスタを個別に駆動してオン状態に移行させる駆動部とを備え、前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する発光装置である。
請求項１２に記載の発明は、基板と、前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、複数の前記サイリスタを個別に駆動し、それぞれの前記発光領域を予め定められたタイミングで発光させる駆動部と、それぞれの前記発光領域からの光が対象物で反射した反射光に基づいて、当該対象物に関する情報を取得する取得部とを備え、前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する測定装置である。
請求項２に記載の発明は、前記発光素子は、前記サイリスタから出射される光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体層を有することを特徴とする請求項１に記載の発光部品である。
請求項３に記載の発明は、前記サイリスタは、Ａｌを含む半導体からなるゲート層を含み、前記発光素子の前記半導体層は、Ａｌを含み且つＡｌの含有比率が前記ゲート層のＡｌの含有比率以下であることを特徴とする請求項２に記載の発光部品である。
請求項４に記載の発明は、前記サイリスタの前記ゲート層は、Ａｌの含有比率が３０％未満であることを特徴とする請求項３に記載の発光部品である。
請求項５に記載の発明は、前記発光素子の前記半導体層は、λを前記発光領域による発光波長、ｎを当該半導体層の屈折率とした場合に、厚さが（λ／４ｎ）×０．４以上（λ／４ｎ）×１．２以下であることを特徴とする請求項２乃至４のいずれか１項に記載の発光部品である。
請求項６に記載の発明は、複数の前記サイリスタは、複数の前記発光素子に対して前記基板とは反対側に積層されていることを特徴とする請求項１に記載の発光部品である。
請求項７に記載の発明は、前記発光素子は、複数の前記サイリスタのうちの一のサイリスタに対応する第１の領域と、当該一のサイリスタと隣接する他のサイリスタに対応する第２の領域とを有し、当該第１の領域と当該第２の領域との少なくとも一部が連続していることを特徴とする請求項６に記載の発光部品である。
請求項８に記載の発明は、前記発光素子は、前記基板上に積層されている下部半導体層と、当該下部半導体層上に積層されている発光層と、当該発光層上に積層されている上部半導体層とを有し、当該上部半導体層と比べて当該下部半導体層のほうが前記サイリスタから出射された光を吸収しやすいことを特徴とする請求項６に記載の発光部品である。
請求項９に記載の発明は、前記発光素子は、発光波長よりも膜厚が厚く、前記サイリスタから出射された光を吸収する吸収層を含むことを特徴とする請求項１に記載の発光部品である。
請求項１０に記載の発明は、基板と、前記基板上に設けられ、発光素子に加工される第１の半導体積層体と、前記第１の半導体積層体に積層され、ゲート層を含み、複数のサイリスタに加工される第２の半導体積層体とを備え、前記第１の半導体積層体は、前記第２の半導体積層体の前記ゲート層と比べてバンドギャップエネルギが小さい半導体層を含む半導体積層基板である。
請求項１１に記載の発明は、基板と、前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、複数の前記サイリスタを個別に駆動してオン状態に移行させる駆動部とを備え、前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する発光装置である。
請求項１２に記載の発明は、基板と、前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、複数の前記サイリスタを個別に駆動し、それぞれの前記発光領域を予め定められたタイミングで発光させる駆動部と、それぞれの前記発光領域からの光が対象物で反射した反射光に基づいて、当該対象物に関する情報を取得する取得部とを備え、前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する測定装置である。
【発明の効果】
【0006】
請求項１、５、６、１０～１２の発明によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
請求項２の発明によれば、サイリスタから出射される光と比べてバンドギャップエネルギが小さい半導体層を含まない場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
請求項３の発明によれば、半導体層が、ゲート層よりもＡｌの含有比率が大きい半導体からなる場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
請求項４の発明によれば、ゲート層におけるＡｌの含有比率が３０％以上である場合と比べて、サイリスタの特性の低下を抑制できる。
請求項７の発明によれば、発光素子がサイリスタから出射された光を吸収しない場合と比べて、第１の領域と第２の領域とが連続している部分を介して、一のサイリスタから出射された光が他のサイリスタに伝播しにくくなる。
請求項８の発明によれば、下部半導体層と比べて上部半導体層が光を吸収しやすい場合と比べて、サイリスタからの光を吸収して生じる熱による発光層への影響を小さくすることができる。
請求項９の発明によれば、発光素子が吸収層を含まない場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
請求項２の発明によれば、サイリスタから出射される光と比べてバンドギャップエネルギが小さい半導体層を含まない場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
請求項３の発明によれば、半導体層が、ゲート層よりもＡｌの含有比率が大きい半導体からなる場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
請求項４の発明によれば、ゲート層におけるＡｌの含有比率が３０％以上である場合と比べて、サイリスタの特性の低下を抑制できる。
請求項７の発明によれば、発光素子がサイリスタから出射された光を吸収しない場合と比べて、第１の領域と第２の領域とが連続している部分を介して、一のサイリスタから出射された光が他のサイリスタに伝播しにくくなる。
請求項８の発明によれば、下部半導体層と比べて上部半導体層が光を吸収しやすい場合と比べて、サイリスタからの光を吸収して生じる熱による発光層への影響を小さくすることができる。
請求項９の発明によれば、発光素子が吸収層を含まない場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
【図面の簡単な説明】
【0007】
【図1】本実施形態が適用される計測装置の一例を示す図である。
【図2】本実施形態が適用される光源装置を説明する図である。
【図3】（ａ）～（ｂ）は、本実施形態が適用される発光チップの平面レイアウト図および断面図の一例である。
【図4】ＶＣＳＥＬと設定サイリスタとが積層されたアイランドの拡大断面図の一例である。
【図5】光源装置及び発光チップの動作の一例を説明するタイミングチャートである。
【図6】設定サイリスタから出射された光をＶＣＳＥＬが吸収しない場合に、設定サイリスタから出射された光の挙動の一例を説明する図である。
【図7】本実施形態が適用される発光チップにおいて、設定サイリスタから出射された光の挙動の一例を説明する図である。
【図8】実施形態２が適用される発光チップを説明する図であり、ＶＣＳＥＬと設定サイリスタとが積層されたアイランドの拡大断面図の一例である。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。
ここでは、発光部品の一例である発光チップ１０を含む光源装置１を、一例として、被計測物の三次元形状（以下では、３Ｄ形状と表記する。）を計測する計測装置に適用する場合を説明する。
ここでは、発光部品の一例である発光チップ１０を含む光源装置１を、一例として、被計測物の三次元形状（以下では、３Ｄ形状と表記する。）を計測する計測装置に適用する場合を説明する。
【0009】
［実施形態１］
（計測装置１００）
図１は、本実施形態が適用される計測装置１００の一例を示す図である。
本実施形態の計測装置１００は、被計測物の三次元形状（以下では、３Ｄ形状と表記する。）を計測する。計測装置１００は、光の飛行時間による、いわゆるＴｏＦ（Time of Flight）法に基づいて、３Ｄ形状を計測する装置である。計測装置１００は、発光チップ１０と制御部１１０とを備える発光装置の一例としての光源装置１と、三次元センサ（以下では、３Ｄセンサと表記する。）５とを備える。ＴｏＦ法では、光源装置１から光が出射されたタイミングから被計測物で反射して３Ｄセンサ５が受光するタイミングまでの時間を計測する。そして、３Ｄセンサ５から取得される時間から、被計測物までの距離が算出され、被計測物の３Ｄ形状が特定される。また、３Ｄ形状を計測することを、三次元計測、３Ｄ計測又は３Ｄセンシングと表記することがある。
（計測装置１００）
図１は、本実施形態が適用される計測装置１００の一例を示す図である。
本実施形態の計測装置１００は、被計測物の三次元形状（以下では、３Ｄ形状と表記する。）を計測する。計測装置１００は、光の飛行時間による、いわゆるＴｏＦ（Time of Flight）法に基づいて、３Ｄ形状を計測する装置である。計測装置１００は、発光チップ１０と制御部１１０とを備える発光装置の一例としての光源装置１と、三次元センサ（以下では、３Ｄセンサと表記する。）５とを備える。ＴｏＦ法では、光源装置１から光が出射されたタイミングから被計測物で反射して３Ｄセンサ５が受光するタイミングまでの時間を計測する。そして、３Ｄセンサ５から取得される時間から、被計測物までの距離が算出され、被計測物の３Ｄ形状が特定される。また、３Ｄ形状を計測することを、三次元計測、３Ｄ計測又は３Ｄセンシングと表記することがある。
【0010】
光源装置１は、被計測物に向けて光を出射する。３Ｄセンサ５は、被計測物で反射されて戻ってきた光（反射光）を取得する。３Ｄセンサ５は、ＴｏＦ法により計測した、出射されてから反射光を受光するまでの時間に基づいた被計測物までの距離に関する情報（距離情報）を出力する。なお、計測装置１００には、計測制御部２００を含んでもよい。計測制御部２００は、ＣＰＵ、ＲＯＭ、ＲＡＭなどを含むコンピュータとして構成され、３Ｄセンサ５から取得した距離情報に基づいて、被計測物の３Ｄ形状を特定する。
【0011】
また、計測装置１００は、特定された３Ｄ形状から被計測物を認識することに適用できる。例えば、計測装置１００は、携帯型情報処理装置などに搭載され、アクセスしようとするユーザの顔の認識などに利用される。つまり、アクセスしたユーザの顔の３Ｄ形状を取得し、アクセスすることが許可されているか否かを識別し、アクセスが許可されているユーザであると認識された場合にのみ、自装置（携帯型情報処理装置）の使用を許可する。
また、計測装置１００は、拡張現実（ＡＲ：Augmented Reality）など、継続的に被計測物の３Ｄ形状を計測する場合にも適用できる。
また、計測装置１００は、拡張現実（ＡＲ：Augmented Reality）など、継続的に被計測物の３Ｄ形状を計測する場合にも適用できる。
【0012】
（光源装置１）
図２は、本実施形態が適用される光源装置１を説明する図である。図２において、紙面の右方向を＋ｘ方向とする。なお、図２に示す光源装置１において、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、必ずしも正確なものではない。
図２に示す光源装置１は、発光チップ１０と、制御部１１０とを備える。
図２は、本実施形態が適用される光源装置１を説明する図である。図２において、紙面の右方向を＋ｘ方向とする。なお、図２に示す光源装置１において、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、必ずしも正確なものではない。
図２に示す光源装置１は、発光チップ１０と、制御部１１０とを備える。
【0013】
（制御部１１０）
制御部１１０は、転送信号発生部１２０と、点灯信号発生部１４０と、基準電位供給部１６０と、電源電位供給部１７０とを備える。
転送信号発生部１２０は、後述する複数の転送サイリスタＴに順にオン状態を転送する転送信号φ１、φ２を発生する。点灯信号発生部１４０は、後述する複数のＶＣＳＥＬを点灯（発光）させる電流を供給する点灯信号φＩを発生する。基準電位供給部１６０は、基準電位Ｖｓｕｂを供給する。電源電位供給部１７０は、電源電位Ｖｇａを供給する。
制御部１１０は、転送信号発生部１２０と、点灯信号発生部１４０と、基準電位供給部１６０と、電源電位供給部１７０とを備える。
転送信号発生部１２０は、後述する複数の転送サイリスタＴに順にオン状態を転送する転送信号φ１、φ２を発生する。点灯信号発生部１４０は、後述する複数のＶＣＳＥＬを点灯（発光）させる電流を供給する点灯信号φＩを発生する。基準電位供給部１６０は、基準電位Ｖｓｕｂを供給する。電源電位供給部１７０は、電源電位Ｖｇａを供給する。
【0014】
（発光チップ１０）
発光チップ１０は、発光部１１と、転送部１２とを備える。また、発光チップ１０は、φ１端子と、φ２端子と、Ｖｇａ端子と、φＩ端子と、Ｖｓｕｂ端子とを備える。
発光部１１は、垂直共振器面発光レーザＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）を備える。以下では、垂直共振器面発光レーザＶＣＳＥＬをＶＣＳＥＬと表記する。図２に示す例では、６個のＶＣＳＥＬ１～ＶＣＳＥＬ６（区別しない場合は、ＶＣＳＥＬと表記する。）を備える。また、発光部１１は、６個の設定サイリスタＳ１～Ｓ６（区別しない場合は、設定サイリスタＳと表記する。）を備える。そして、ＶＣＳＥＬのアノードと設定サイリスタＳのカソードとが接続されている。つまり、同じ番号のＶＣＳＥＬと設定サイリスタＳとが直列接続されている。付言すると、後述する図４に示すように、設定サイリスタＳは、基板８０上に形成されたＶＣＳＥＬ上に積層されている。なお、以下では、設定サイリスタＳを、サイリスタと表記する場合がある。
本実施形態では、それぞれのＶＣＳＥＬが、発光素子の一例である。また、それぞれの設定サイリスタＳが、サイリスタの一例である。
発光チップ１０は、発光部１１と、転送部１２とを備える。また、発光チップ１０は、φ１端子と、φ２端子と、Ｖｇａ端子と、φＩ端子と、Ｖｓｕｂ端子とを備える。
発光部１１は、垂直共振器面発光レーザＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）を備える。以下では、垂直共振器面発光レーザＶＣＳＥＬをＶＣＳＥＬと表記する。図２に示す例では、６個のＶＣＳＥＬ１～ＶＣＳＥＬ６（区別しない場合は、ＶＣＳＥＬと表記する。）を備える。また、発光部１１は、６個の設定サイリスタＳ１～Ｓ６（区別しない場合は、設定サイリスタＳと表記する。）を備える。そして、ＶＣＳＥＬのアノードと設定サイリスタＳのカソードとが接続されている。つまり、同じ番号のＶＣＳＥＬと設定サイリスタＳとが直列接続されている。付言すると、後述する図４に示すように、設定サイリスタＳは、基板８０上に形成されたＶＣＳＥＬ上に積層されている。なお、以下では、設定サイリスタＳを、サイリスタと表記する場合がある。
本実施形態では、それぞれのＶＣＳＥＬが、発光素子の一例である。また、それぞれの設定サイリスタＳが、サイリスタの一例である。
【0015】
転送部１２は、６個の転送サイリスタＴ１～Ｔ６（区別しない場合は、転送サイリスタＴと表記する。）、及び６個の下部ダイオードＵＤ１～ＵＤ６（区別しない場合は、下部ダイオードＵＤと表記する。）を備える。そして、転送サイリスタＴ１～Ｔ６及び下部ダイオードＵＤ１～ＵＤ６は、同じ番号の転送サイリスタＴと下部ダイオードＵＤとが直列されている。付言すると、後述する図３（ｂ）に示すように、転送サイリスタＴは、基板８０上に形成された下部ダイオードＵＤ上に積層されている。
【0016】
また、転送部１２は、転送サイリスタＴ１～Ｔ６をそれぞれ番号順に２つをペアにして、それぞれのペアの間に結合ダイオードＤ１～Ｄ５（区別しない場合は、結合ダイオードＤと表記する。）を備える。
さらに、転送部１２は、電源線抵抗Ｒｇ１～Ｒｇ６（区別しない場合は、電源線抵抗Ｒｇ）を備える。
さらに、転送部１２は、電源線抵抗Ｒｇ１～Ｒｇ６（区別しない場合は、電源線抵抗Ｒｇ）を備える。
【0017】
また、転送部１２は、１個のスタートダイオードＳＤを備える。
さらに、転送部１２は、後述する第１転送信号φ１が供給される第１転送信号線７２と第２転送信号φ２が供給される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１、Ｒ２を備える。
さらに、転送部１２は、後述する第１転送信号φ１が供給される第１転送信号線７２と第２転送信号φ２が供給される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１、Ｒ２を備える。
【0018】
発光部１１のＶＣＳＥＬ１～ＶＣＳＥＬ６及び設定サイリスタＳ１～Ｓ６、転送部１２の転送サイリスタＴ１～Ｔ６、下部ダイオードＵＤ１～ＵＤ６、結合ダイオードＤ１～Ｄ５、電源線抵抗Ｒｇ１～Ｒｇ６は、発光チップ１０において、一方側（－ｘ方向側、図２の左側）から他方側（＋ｘ方向側、図２の右側）に向けて、番号順に配列されている。
【0019】
本実施形態では、発光部１１におけるＶＣＳＥＬ、設定サイリスタＳ、転送部１２における転送サイリスタＴ、下部ダイオードＵＤ、及び電源線抵抗Ｒｇは、それぞれ６個とした。なお、結合ダイオードＤの数は、転送サイリスタＴの数より１個少ない５個である。ＶＣＳＥＬ、設定サイリスタＳ、転送サイリスタＴ、下部ダイオードＵＤ、及び電源線抵抗Ｒｇ、結合ダイオードＤの数は、上記に限らず、予め定められた個数とすればよい。また、転送サイリスタＴの数は、ＶＣＳＥＬの数より多くてもよい。
【0020】
上記のＶＣＳＥＬ、下部ダイオードＵＤ、結合ダイオードＤ及びスタートダイオードＳＤは、アノード端子（アノード）及びカソード端子（カソード）を備える２端子の半導体素子である。また、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、アノード端子（アノード）、ゲート端子（ゲート）及びカソード端子（カソード）を備える３端子の半導体素子である。なお、以下では、端子を略して（ ）内で表記する場合がある。
【0021】
本実施形態の発光チップ１０では、ＶＣＳＥＬ、設定サイリスタＳ、下部ダイオードＵＤ、転送サイリスタＴ、結合ダイオードＤ、電源線抵抗Ｒｇ、スタートダイオードＳＤは、共通の半導体基板（以下では、基板８０と表記する。）にエピタキシャル成長された半導体積層体により、集積回路として構成されている。ここでは、半導体積層体は、一例としてＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓなどのＩＩＩ－Ｖ族化合物半導体により構成されている。
【0022】
次に、発光チップ１０における各素子の電気的な接続について説明する。
ＶＣＳＥＬ、下部ダイオードＵＤのそれぞれのアノードは、基板８０に接続される（アノードコモン）。
これらのアノードは、基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１を介して基準電位Ｖｓｕｂが供給される。
そして、ＶＣＳＥＬのそれぞれのカソードは、設定サイリスタＳのアノードに接続されている。また、下部ダイオードＵＤのそれぞれのカソードは、転送サイリスタＴのアノードに接続されている。
なお、この接続は、ｐ型の基板８０を用いた場合の構成であり、ｎ型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック（ｉ）型の基板を用いる場合には、基板の発光部１１および転送部１２が設けられる側に、基準電位Ｖｓｕｂを供給する端子が設けられる。
ＶＣＳＥＬ、下部ダイオードＵＤのそれぞれのアノードは、基板８０に接続される（アノードコモン）。
これらのアノードは、基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１を介して基準電位Ｖｓｕｂが供給される。
そして、ＶＣＳＥＬのそれぞれのカソードは、設定サイリスタＳのアノードに接続されている。また、下部ダイオードＵＤのそれぞれのカソードは、転送サイリスタＴのアノードに接続されている。
なお、この接続は、ｐ型の基板８０を用いた場合の構成であり、ｎ型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック（ｉ）型の基板を用いる場合には、基板の発光部１１および転送部１２が設けられる側に、基準電位Ｖｓｕｂを供給する端子が設けられる。
【0023】
転送サイリスタＴの配列に沿って、奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、制御部１１０の転送信号発生部１２０から第１転送信号φ１が供給される。
一方、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、制御部１１０の転送信号発生部１２０から第２転送信号φ２が供給される。
一方、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、制御部１１０の転送信号発生部１２０から第２転送信号φ２が供給される。
【0024】
設定サイリスタＳのそれぞれのカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップ１０では、φＩ端子は、発光チップ１０の外側に設けられた電流制限抵抗ＲＩを介して、制御部１１０の点灯信号発生部１４０から点灯信号φＩが供給される。点灯信号φＩは、ＶＣＳＥＬに点灯のための電流を供給する。
【0025】
転送サイリスタＴ１～Ｔ６のそれぞれのゲートＧｔ１～Ｇｔ６（区別しない場合は、ゲートＧｔと表記する。）は、同じ番号の設定サイリスタＳ１～Ｓ６のゲートＧｓ１～Ｇｓ６（区別しない場合は、ゲートＧｓと表記する。）に、１対１で接続されている。よって、ゲートＧｔ１～Ｇｔ６とゲートＧｓ１～Ｇｓ６とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲートＧｔ１（ゲートＧｓ１）と表記して、電位が同じであることを示す。
【0026】
転送サイリスタＴ１～Ｔ６のそれぞれのゲートＧｔ１～Ｇｔ６を番号順に２個ずつペアとしたゲートＧｔ間に、結合ダイオードＤ１～Ｄ５がそれぞれ接続されている。すなわち、結合ダイオードＤ１～Ｄ５はそれぞれがゲートＧｔ１～Ｇｔ６のそれぞれの間に挟まれるように直接接続されている。そして、結合ダイオードＤ１の向きは、ゲートＧｔ１からゲートＧｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２～Ｄ５についても同様である。
【0027】
転送サイリスタのゲートＧｔ（ゲートＧｓ）は、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子には、制御部１１０の電源電位供給部１７０から電源電位Ｖｇａが供給される。
【0028】
そして、転送サイリスタＴのゲートＧｔ１は、スタートダイオードＳＤのカソードに接続されている。一方、スタートダイオードＳＤのアノードは、第２転送信号線７３に接続されている。
【0029】
図３（ａ）～（ｂ）は、本実施形態が適用される発光チップ１０の平面レイアウト図および断面図の一例である。図３（ａ）は、発光チップ１０の平面レイアウト図の一例であり、図３（ｂ）は、図３（ａ）のＩＩＩＢ－ＩＩＩＢ線での断面図の一例である。
なお、図３（ａ）～（ｂ）では、後述する保護層（後述する図４の保護層９０）および遮光層（後述する図４の遮光層９５）を省略している。また、図３（ｂ）では、図３（ａ）に示した各接続配線を省略している。
なお、図３（ａ）～（ｂ）では、後述する保護層（後述する図４の保護層９０）および遮光層（後述する図４の遮光層９５）を省略している。また、図３（ｂ）では、図３（ａ）に示した各接続配線を省略している。
【0030】
まず、発光チップ１０の断面構造を、図３（ｂ）により説明する。
発光チップ１０は、ｐ型の基板８０（基板８０）上に、ＶＣＳＥＬ及び下部ダイオードＵＤを構成するｐ型のアノード層８１、発光層８２、ｎ型のカソード層８３が順に設けられている。詳細については後述するが、本実施形態の発光チップ１０では、ｐ型のアノード層８１およびｎ型のカソード層８３は、屈折率差を有する半導体層が複数積層された分布ブラッグ反射層（ＤＢＲ：Distributed Bragg Reflector）（以下では、ＤＢＲ層と表記する。）により構成されている。したがって、以下では、ｐ型のアノード層８１を、ｐアノード（ＤＢＲ）層８１と表記する。同様に、ｎ型のカソード層８３を、ｎカソード（ＤＢＲ）層８３と表記する。
発光チップ１０は、ｐ型の基板８０（基板８０）上に、ＶＣＳＥＬ及び下部ダイオードＵＤを構成するｐ型のアノード層８１、発光層８２、ｎ型のカソード層８３が順に設けられている。詳細については後述するが、本実施形態の発光チップ１０では、ｐ型のアノード層８１およびｎ型のカソード層８３は、屈折率差を有する半導体層が複数積層された分布ブラッグ反射層（ＤＢＲ：Distributed Bragg Reflector）（以下では、ＤＢＲ層と表記する。）により構成されている。したがって、以下では、ｐ型のアノード層８１を、ｐアノード（ＤＢＲ）層８１と表記する。同様に、ｎ型のカソード層８３を、ｎカソード（ＤＢＲ）層８３と表記する。
【0031】
そして、発光チップ１０は、ｎカソード（ＤＢＲ）層８３上に、トンネル接合（トンネルダイオード）層８４（トンネル接合層８４）が設けられている。
さらに、発光チップ１０は、トンネル接合層８４上に、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ、電源線抵抗Ｒｇを構成するｐ型のアノード層８５（ｐアノード層８５）、ｎ型のゲート層８６（ｎゲート層８６）、ｐ型のゲート層８７（ｐゲート層８７）、ｎ型のカソード層８８（ｎカソード層８８）が順に設けられている。
なお、以下では、（ ）内の表記を用いる。他の場合も同様とする。
さらに、発光チップ１０は、トンネル接合層８４上に、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ、電源線抵抗Ｒｇを構成するｐ型のアノード層８５（ｐアノード層８５）、ｎ型のゲート層８６（ｎゲート層８６）、ｐ型のゲート層８７（ｐゲート層８７）、ｎ型のカソード層８８（ｎカソード層８８）が順に設けられている。
なお、以下では、（ ）内の表記を用いる。他の場合も同様とする。
【0032】
ＶＣＳＥＬ、下部ダイオードＵＤ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤなどの素子は、上記の各層の一部がエッチングにより除去されて分離された複数のアイランドから構成されている。なお、アイランドは、メサと表記される場合があり、アイランド（メサ）を形成するエッチングは、メサエッチングと表記される場合がある。
そして、発光チップ１０では、これらのアイランドと、電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５などの配線とが、保護層（後述する図４の保護層９０。）に設けられたスルーホール（図３（ａ）では〇で示す。）を介して接続されている。以下の説明では、保護層及びスルーホールについての説明を省略する。
そして、発光チップ１０では、これらのアイランドと、電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５などの配線とが、保護層（後述する図４の保護層９０。）に設けられたスルーホール（図３（ａ）では〇で示す。）を介して接続されている。以下の説明では、保護層及びスルーホールについての説明を省略する。
【0033】
また、図３（ｂ）に示すように、基板８０の裏面には、Ｖｓｕｂ端子となる裏面電極９１が設けられている。
【0034】
ここでは、ｐアノード（ＤＢＲ）層８１、ｎカソード（ＤＢＲ）層８３の表記は、ＶＣＳＥＬ、下部ダイオードＵＤを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード（ＤＢＲ）層８１はアノード、ｎカソード（ＤＢＲ）層８３はカソードとして機能する。
また、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の表記は、設定サイリスタＳ及び転送サイリスタＴを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８５はアノード、ｎゲート層８６及びｐゲート層８７はゲート、ｎカソード層８８はカソードとして機能する。
なお、上記の各層が結合ダイオードＤ、電源線抵抗Ｒｇを構成する場合には、後述するように異なる機能を有する。
また、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の表記は、設定サイリスタＳ及び転送サイリスタＴを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８５はアノード、ｎゲート層８６及びｐゲート層８７はゲート、ｎカソード層８８はカソードとして機能する。
なお、上記の各層が結合ダイオードＤ、電源線抵抗Ｒｇを構成する場合には、後述するように異なる機能を有する。
【0035】
なお、以下に説明するように、発光チップ１０が有する複数のアイランドは、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３、トンネル接合層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の内、層の一部を備えていないものを含む。例えば、後述するアイランド３０１、３０２は、ｎカソード層８８の一部を備えない。
【0036】
次に、発光チップ１０の平面レイアウトの一例を、図３（ａ）を用いて説明する。
アイランド３０１には、ＶＣＳＥＬ１及び設定サイリスタＳ１が設けられている。アイランド３０２には、下部ダイオードＵＤ１、転送サイリスタＴ１及び結合ダイオードＤ１が設けられている。アイランド３０３には、電源線抵抗Ｒｇ１が設けられている。アイランド３０４には、スタートダイオードＳＤが設けられている。アイランド３０５には、電流制限抵抗Ｒ１が設けられ、アイランド３０６には、電流制限抵抗Ｒ２が設けられている。
そして、発光チップ１０には、アイランド３０１、３０２、３０３と同様なアイランドが、並列して複数形成されている。これらのアイランドには、ＶＣＳＥＬ２～ＶＣＳＥＬ６、設定サイリスタＳ２～Ｓ６、下部ダイオードＵＤ２～ＵＤ６、転送サイリスタＴ２～Ｔ６、結合ダイオードＤ２～Ｄ５等が、アイランド３０１、３０２、３０３と同様に設けられている。
アイランド３０１には、ＶＣＳＥＬ１及び設定サイリスタＳ１が設けられている。アイランド３０２には、下部ダイオードＵＤ１、転送サイリスタＴ１及び結合ダイオードＤ１が設けられている。アイランド３０３には、電源線抵抗Ｒｇ１が設けられている。アイランド３０４には、スタートダイオードＳＤが設けられている。アイランド３０５には、電流制限抵抗Ｒ１が設けられ、アイランド３０６には、電流制限抵抗Ｒ２が設けられている。
そして、発光チップ１０には、アイランド３０１、３０２、３０３と同様なアイランドが、並列して複数形成されている。これらのアイランドには、ＶＣＳＥＬ２～ＶＣＳＥＬ６、設定サイリスタＳ２～Ｓ６、下部ダイオードＵＤ２～ＵＤ６、転送サイリスタＴ２～Ｔ６、結合ダイオードＤ２～Ｄ５等が、アイランド３０１、３０２、３０３と同様に設けられている。
【0037】
ここでは、図３（ａ）～（ｂ）により、アイランド３０１～アイランド３０６について詳細に説明する。
図３（ｂ）に示すように、アイランド３０１に設けられたＶＣＳＥＬ１は、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３で構成されている。設定サイリスタＳは、ＶＣＳＥＬ１のｎカソード（ＤＢＲ）層８３上に積層されたトンネル接合層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８で構成されている。
図３（ｂ）に示すように、アイランド３０１に設けられたＶＣＳＥＬ１は、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３で構成されている。設定サイリスタＳは、ＶＣＳＥＬ１のｎカソード（ＤＢＲ）層８３上に積層されたトンネル接合層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８で構成されている。
【0038】
ＶＣＳＥＬのｎカソード（ＤＢＲ）層８３には、図３（ｂ）に黒塗りで示すように、電流を狭窄する電流狭窄層（後述する図４における電流狭窄層８３ａ）が含まれている。電流狭窄層は、メサエッチングにより露出させたｎカソード（ＤＢＲ）層を構成する半導体層の一部が外周から酸化されることで、電流が流れにくい電流阻止部βとなっている。一方、ｎカソード（ＤＢＲ）層を構成する半導体層の一部が酸化されなかった中央部は、電流が流れやすい電流通過部αとなっている。図３（ａ）のＶＣＳＥＬ１に示すように、破線の内側が電流通過部α、破線の外側が電流阻止部βである。なお、電流阻止部βは、電流の流れを完全に阻止することを要せず、電流通過部αに電流を集中させられれば良い。つまり、電流阻止部βは、電流通過部αより電流が流れにくければよい。
電流阻止部βを設けることで、非発光再結合に消費される電力が抑制される。電流阻止部βを設けることで、低消費電力化及び光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。
電流阻止部βを設けることで、非発光再結合に消費される電力が抑制される。電流阻止部βを設けることで、低消費電力化及び光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。
【0039】
そして、設定サイリスタＳ１では、ｎカソード層８８の領域３１１上に設けられたｎ型のオーミック電極３２１（ｎオーミック電極３２１）をカソード端子とする。また、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐ型のオーミック電極３３１（ｐオーミック電極３３１）をゲートＧｓ１の端子とする。
【0040】
アイランド３０２に設けられた下部ダイオードＵＤ１は、ＶＣＳＥＬと同様に、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３で構成されている。転送サイリスタＴ１は、設定サイリスタＳ１と同様に、下部ダイオードＵＤ１のｎカソード（ＤＢＲ）層８３上に積層されたトンネル接合層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８で構成されている。
そして、ｎカソード層８８の領域３１３上に設けられたｎオーミック電極３２３をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をゲートＧｔ１の端子とする。
同じく、アイランド３０２に設けられた結合ダイオードＤ１は、ｐゲート層８７、ｎカソード層８８で構成されている。そして、ｎカソード層８８の領域３１４上に設けられたｎオーミック電極３２４をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をアノード端子とする。ここでは、結合ダイオードＤのアノード端子は、ゲートＧｔ１と同じである。
そして、ｎカソード層８８の領域３１３上に設けられたｎオーミック電極３２３をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をゲートＧｔ１の端子とする。
同じく、アイランド３０２に設けられた結合ダイオードＤ１は、ｐゲート層８７、ｎカソード層８８で構成されている。そして、ｎカソード層８８の領域３１４上に設けられたｎオーミック電極３２４をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をアノード端子とする。ここでは、結合ダイオードＤのアノード端子は、ゲートＧｔ１と同じである。
【0041】
アイランド３０３に設けられた電源線抵抗Ｒｇ１は、ｐゲート層８７で構成されている。つまり、電源線抵抗Ｒｇ１は、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３３とｐオーミック電極３３４との間のｐゲート層８７を抵抗として設けられている。
【0042】
アイランド３０４に設けられたスタートダイオードＳＤは、ｐゲート層８７、ｎカソード層８８で構成されている。つまり、スタートダイオードＳＤは、ｎカソード層８８の領域３１５上に設けられたｎオーミック電極３２５をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３５をアノード端子とする。
アイランド３０５に設けられた電流制限抵抗Ｒ１、アイランド３０６に設けられた電流制限抵抗Ｒ２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１と同様に設けられ、それぞれが２個のｐオーミック電極（符号なし）間のｐゲート層８７を抵抗とする。
アイランド３０５に設けられた電流制限抵抗Ｒ１、アイランド３０６に設けられた電流制限抵抗Ｒ２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１と同様に設けられ、それぞれが２個のｐオーミック電極（符号なし）間のｐゲート層８７を抵抗とする。
【0043】
次に、図３（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は、幹部７５ａと複数の枝部７５ｂとを備える。幹部７５ａは設定サイリスタＳ／ＶＣＳＥＬの列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、アイランド３０１に設けられた設定サイリスタＳ１のカソード端子であるｎオーミック電極３２１と接続されている。他の設定サイリスタＳのカソード端子も同様である。
点灯信号線７５は、設定サイリスタＳ１／ＶＣＳＥＬ１側に設けられたφＩ端子に接続されている。
点灯信号線７５は、幹部７５ａと複数の枝部７５ｂとを備える。幹部７５ａは設定サイリスタＳ／ＶＣＳＥＬの列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、アイランド３０１に設けられた設定サイリスタＳ１のカソード端子であるｎオーミック電極３２１と接続されている。他の設定サイリスタＳのカソード端子も同様である。
点灯信号線７５は、設定サイリスタＳ１／ＶＣＳＥＬ１側に設けられたφＩ端子に接続されている。
【0044】
第１転送信号線７２は、アイランド３０２に設けられた転送サイリスタＴ１のカソード端子であるｎオーミック電極３２３に接続されている。第１転送信号線７２には、アイランド３０２と同様なアイランドに設けられた、他の奇数番号の転送サイリスタＴのカソード端子が接続されている。第１転送信号線７２は、アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソード端子であるｎオーミック電極（符号なし）に接続されている。第２転送信号線７３は、アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソード端子であるｎオーミック電極（符号なし）に接続されている。第２転送信号線７３は、アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
【0045】
電源線７１は、アイランド３０３に設けられた電源線抵抗Ｒｇ１の一方の端子であるｐオーミック電極３３４に接続されている。他の電源線抵抗Ｒｇの一方の端子も電源線７１に接続されている。電源線７１は、Ｖｇａ端子に接続されている。
【0046】
そして、アイランド３０１に設けられた設定サイリスタＳ１のｐオーミック電極３３１（ゲート端子Ｇｓ１）は、アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）に接続配線７６で接続されている。
【0047】
そして、ｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０３のｐオーミック電極３３３（電源線抵抗Ｒｇ１の他方の端子）に接続配線７７で接続されている。
アイランド３０２に設けられたｎオーミック電極３２４（結合ダイオードＤ１のカソード端子）は、隣接する転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続配線７９で接続されている。
ここでは説明を省略するが、他のＶＣＳＥＬ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ等についても同様である。
アイランド３０２に設けられたｎオーミック電極３２４（結合ダイオードＤ１のカソード端子）は、隣接する転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続配線７９で接続されている。
ここでは説明を省略するが、他のＶＣＳＥＬ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ等についても同様である。
【0048】
アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０４に設けられたｎオーミック電極３２５（スタートダイオードＳＤのカソード端子）に接続配線７８で接続されている。ｐオーミック電極３３５（スタートダイオードＳＤのアノード端子）は、第２転送信号線７３に接続されている。
なお、上記の接続及び構成は、ｐ型の基板８０を用いた際のものであり、ｎ型の基板を用いる場合は、極性が逆となる。また、ｉ型の基板を用いる場合は、基板の発光部１１および転送部１２が設けられる側に、基準電位Ｖｓｕｂを供給する端子が設けられる。そして、接続及び構成は、ｐ型の基板を用いる場合、ｎ型の基板を用いる場合のどちらかと同様になる。
なお、上記の接続及び構成は、ｐ型の基板８０を用いた際のものであり、ｎ型の基板を用いる場合は、極性が逆となる。また、ｉ型の基板を用いる場合は、基板の発光部１１および転送部１２が設けられる側に、基準電位Ｖｓｕｂを供給する端子が設けられる。そして、接続及び構成は、ｐ型の基板を用いる場合、ｎ型の基板を用いる場合のどちらかと同様になる。
【0049】
（ＶＣＳＥＬと設定サイリスタＳとの積層構造）
図４は、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの拡大断面図の一例である。なお、図４は、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの断面を－ｙ方向から見た図に対応する。また、図４では、ＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１と、ＶＣＳＥＬ２と設定サイリスタＳ２とが積層されたアイランド（符号なし）とを示している。図４では、ＶＣＳＥＬ１とＶＣＳＥＬ２とを区別せずに、ＶＣＳＥＬと表記している。同様に、設定サイリスタＳ１と設定サイリスタＳ２とを区別せずに、設定サイリスタＳと表記している。
前述したように、ＶＣＳＥＬ上にトンネル接合層８４を介して設定サイリスタＳが積層されている。すなわち、ＶＣＳＥＬと設定サイリスタＳとは直列接続されている。
なお、「ＶＣＳＥＬ上」とは、ＶＣＳＥＬと直接接触している状態のみを指すのではなく、直接接触せずに上方に位置している状態も含む。また、「基板上」等の類似の表現においても同様である。
図４は、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの拡大断面図の一例である。なお、図４は、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの断面を－ｙ方向から見た図に対応する。また、図４では、ＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１と、ＶＣＳＥＬ２と設定サイリスタＳ２とが積層されたアイランド（符号なし）とを示している。図４では、ＶＣＳＥＬ１とＶＣＳＥＬ２とを区別せずに、ＶＣＳＥＬと表記している。同様に、設定サイリスタＳ１と設定サイリスタＳ２とを区別せずに、設定サイリスタＳと表記している。
前述したように、ＶＣＳＥＬ上にトンネル接合層８４を介して設定サイリスタＳが積層されている。すなわち、ＶＣＳＥＬと設定サイリスタＳとは直列接続されている。
なお、「ＶＣＳＥＬ上」とは、ＶＣＳＥＬと直接接触している状態のみを指すのではなく、直接接触せずに上方に位置している状態も含む。また、「基板上」等の類似の表現においても同様である。
【0050】
図４に示すように、ＶＣＳＥＬは、ｐ型の基板８０上に、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３を順にエピタキシャル成長させた半導体積層体で構成されている。
ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とが交互に複数積層されたＤＢＲ層である。そして、ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、ＶＣＳＥＬの出射する光を反射するように構成されている。なお、ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３については、後段にてより詳細に説明する。
ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とが交互に複数積層されたＤＢＲ層である。そして、ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、ＶＣＳＥＬの出射する光を反射するように構成されている。なお、ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３については、後段にてより詳細に説明する。
【0051】
また、ｎカソード（ＤＢＲ）層８３は、電流狭窄層８３ａを含んで構成されている。この例では、電流狭窄層８３ａは、ｎカソード（ＤＢＲ）層８３のうち発光層８２に面する側に設けられている。電流狭窄層８３ａは、電流通過部αと電流阻止部βとで構成されている。図４に示すように、電流通過部αは、ＶＣＳＥＬの中央部に、電流阻止部βは、ＶＣＳＥＬの周辺部に設けられている。つまり、電流狭窄層８３ａの部分が電流阻止部β、電流狭窄層８３ａが設けられていない部分が電流通過部αとなっている。
なお、電流狭窄層は、ｐアノード（ＤＢＲ）層８１に設けてもよい。
なお、電流狭窄層は、ｐアノード（ＤＢＲ）層８１に設けてもよい。
【0052】
発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。なお、発光層８２は、不純物を添加していないイントリンシック（ｉ）型の層（ｉ層）であってもよい。また、発光層８２は、量子井戸構造以外であってもよく、例えば、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。
【0053】
トンネル接合層８４は、ｎ型の不純物（ドーパント）を高濃度に添加したｎ＋＋層と、ｐ型の不純物を高濃度に添加したｐ＋＋層との接合であり、逆バイアスであってもトンネル効果によって電流が流れる。トンネル接合層８４は、ＶＣＳＥＬのｎカソード（ＤＢＲ）層８３と、設定サイリスタＳとが、逆バイアスになって電流が流れにくくなることを抑制する。逆バイアスであってもトンネル効果によって電流が流れる。
【0054】
設定サイリスタＳは、トンネル接合層８４上に積層された、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８から構成されている。すなわち、ｐｎｐｎの４層構造である。
【0055】
これらの半導体層は、例えば、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などによって積層され、半導体積層体が形成される。
なお、基板８０、ＶＣＳＥＬを構成するｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３、設定サイリスタＳを構成するｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の構成については、後段にてより詳細に説明する。
なお、基板８０、ＶＣＳＥＬを構成するｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３、設定サイリスタＳを構成するｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の構成については、後段にてより詳細に説明する。
【0056】
ｎオーミック電極３２１は、例えばｎカソード層８８などｎ型の半導体層とオーミックコンタクトが取りやすいＧｅを含むＡｕ（ＡｕＧｅ）等である。
ｐオーミック電極３３１（図３（ｂ）参照）は、例えばｐゲート層８７などのｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
裏面電極９１は、ｐオーミック電極３３１と同様に、例えばＡｕＺｎである。
ｐオーミック電極３３１（図３（ｂ）参照）は、例えばｐゲート層８７などのｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
裏面電極９１は、ｐオーミック電極３３１と同様に、例えばＡｕＺｎである。
【0057】
なお、上記においては、ｐゲート層８７にオーミック電極３３１を設けて設定サイリスタＳのゲートＧｓとしたが、ｎゲート層８６にｎオーミック電極を設けて設定サイリスタＳのゲートＧｓとしてもよい。
【0058】
また、発光チップ１０には、アイランドの表面及び側面を覆うように設けられた透光性の絶縁材料で構成された保護層９０が設けられている。保護層９０は、例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮなどからなる。
さらに、発光チップ１０には、設定サイリスタＳから出射された光等が、アイランドとアイランドとの間から発光チップ１０の表面に漏れ出ることを抑制するための遮光層９５が設けられている。遮光層９５は、上述した配線であってもよい。
さらに、発光チップ１０には、設定サイリスタＳから出射された光等が、アイランドとアイランドとの間から発光チップ１０の表面に漏れ出ることを抑制するための遮光層９５が設けられている。遮光層９５は、上述した配線であってもよい。
【0059】
（隣接する設定サイリスタＳ同士、ＶＣＳＥＬ同士の関係）
上述したように、本実施形態の発光チップ１０では、基板８０上に積層された半導体層の一部が、メサエッチングにより厚さ方向に除去されることで、それぞれのアイランドが形成されている。例えば、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランド（アイランド３０１）では、基板８０上に積層された半導体層のうち、上方から、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４、ｎカソード（ＤＢＲ）層８３、発光層８２が除去されるとともに、ｐアノード（ＤＢＲ）層８１の一部が除去されている。
これにより、それぞれの設定サイリスタＳは、隣接する設定サイリスタＳとは分断されているｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８により構成される。言い換えると、それぞれの設定サイリスタＳを構成するｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８は、隣接する設定サイリスタＳとは連続していない。
上述したように、本実施形態の発光チップ１０では、基板８０上に積層された半導体層の一部が、メサエッチングにより厚さ方向に除去されることで、それぞれのアイランドが形成されている。例えば、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランド（アイランド３０１）では、基板８０上に積層された半導体層のうち、上方から、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４、ｎカソード（ＤＢＲ）層８３、発光層８２が除去されるとともに、ｐアノード（ＤＢＲ）層８１の一部が除去されている。
これにより、それぞれの設定サイリスタＳは、隣接する設定サイリスタＳとは分断されているｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８により構成される。言い換えると、それぞれの設定サイリスタＳを構成するｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８は、隣接する設定サイリスタＳとは連続していない。
【0060】
一方、本実施形態のＶＣＳＥＬは、複数のサイリスタＳのうち一のサイリスタＳ（例えばサイリスタＳ１）に対応するＶＣＳＥＬ（例えばＶＣＳＥＬ１）を構成する半導体層と、隣接する他のサイリスタＳ（例えばサイリスタＳ２）に対応するＶＣＳＥＬ（例えばＶＣＳＥＬ２）を構成する半導体層との少なくとも一部が連続している。なお、一のサイリスタＳに対応するＶＣＳＥＬを構成する半導体層が、第１の領域の一例であり、他のサイリスタＳに対応するＶＣＳＥＬを構成する半導体層が、第２の領域の一例である。
具体的には、本実施形態のＶＣＳＥＬは、隣接するＶＣＳＥＬ同士で、最も下層であるｐアノード（ＤＢＲ）層８１の一部が連続している。なお、ＶＣＳＥＬでは、ｐアノード（ＤＢＲ）層８１上に積層される発光層８２およびｎカソード（ＤＢＲ）層８３は、隣接するＶＣＳＥＬとは連続していない。
さらに付言すると、本実施形態のＶＣＳＥＬは、基板８０に積層され隣接するＶＣＳＥＬ１とＶＣＳＥＬ２とに亘って連続している下部半導体層の一例であるｐアノード（ＤＢＲ）層８１を含む。さらに、本実施形態のＶＣＳＥＬは、隣接するＶＣＳＥＬ１とＶＣＳＥＬ２との間で分断されている上部半導体層の一例であるｎカソード（ＤＢＲ）層８３とを含む。
具体的には、本実施形態のＶＣＳＥＬは、隣接するＶＣＳＥＬ同士で、最も下層であるｐアノード（ＤＢＲ）層８１の一部が連続している。なお、ＶＣＳＥＬでは、ｐアノード（ＤＢＲ）層８１上に積層される発光層８２およびｎカソード（ＤＢＲ）層８３は、隣接するＶＣＳＥＬとは連続していない。
さらに付言すると、本実施形態のＶＣＳＥＬは、基板８０に積層され隣接するＶＣＳＥＬ１とＶＣＳＥＬ２とに亘って連続している下部半導体層の一例であるｐアノード（ＤＢＲ）層８１を含む。さらに、本実施形態のＶＣＳＥＬは、隣接するＶＣＳＥＬ１とＶＣＳＥＬ２との間で分断されている上部半導体層の一例であるｎカソード（ＤＢＲ）層８３とを含む。
【0061】
（サイリスタ）
続いて、サイリスタ（転送サイリスタＴ、設定サイリスタＳ）の基本的な動作を説明する。サイリスタは、前述したように、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子であって、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓなどによるｐ型の半導体層（ｐアノード層８５、ｐゲート層８７）、ｎ型の半導体層（ｎゲート層８６、ｎカソード層８８）を基板８０上に積層して構成されている。つまり、サイリスタは、ｐｎｐｎ構造を有している。ここでは、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとして説明する。
続いて、サイリスタ（転送サイリスタＴ、設定サイリスタＳ）の基本的な動作を説明する。サイリスタは、前述したように、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子であって、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓなどによるｐ型の半導体層（ｐアノード層８５、ｐゲート層８７）、ｎ型の半導体層（ｎゲート層８６、ｎカソード層８８）を基板８０上に積層して構成されている。つまり、サイリスタは、ｐｎｐｎ構造を有している。ここでは、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとして説明する。
【0062】
以下では、一例として、Ｖｓｕｂ端子である裏面電極９１（図３（ｂ）、図４参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位（以下では「Ｌ」と表記する。）として－５Ｖとして説明する。よって、「Ｈ」（０Ｖ）、「Ｌ」（－５Ｖ）と表記することがある。
【0063】
まず、サイリスタ単体の動作を説明する。ここでは、サイリスタのアノードは０Ｖであるとする。
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソードに印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲートの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードは０Ｖであるので、ゲートは、０Ｖになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノードは０Ｖであるので、オン状態のサイリスタのカソードは、－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソードに印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲートの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードは０Ｖであるので、ゲートは、０Ｖになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノードは０Ｖであるので、オン状態のサイリスタのカソードは、－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
【0064】
オン状態のサイリスタは、カソードが、オン状態を維持するために必要な電位（上記の－１．５Ｖに近い電位）より高い電位（絶対値が小さい負の電位、０Ｖ又は正の電位）になると、オフ状態に移行（ターンオフ）する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。
【0065】
次に、ＶＣＳＥＬと設定サイリスタＳとが積層された状態での動作を説明する。
設定サイリスタＳは、ＶＣＳＥＬと積層され、直列接続されている。よって、点灯信号φＩの電位が、ＶＣＳＥＬと設定サイリスタＳとに分圧される。ここでは、ＶＣＳＥＬに印加される電圧を、仮に－１．７Ｖであるとして説明する。すると、設定サイリスタＳがオフ状態の場合、設定サイリスタＳに－３．３Ｖが印加される。
上述したように、オフ状態にある設定サイリスタＳのしきい電圧が－３．３より絶対値において大きい場合には、設定サイリスタＳのカソードに印加される電位がしきい電圧より低いため、設定サイリスタＳがターンオンする。すると、直列接続されたＶＣＳＥＬと設定サイリスタＳとに電流が流れて、ＶＣＳＥＬが発光する。一方、設定サイリスタＳのしきい電圧が－３．３Ｖよりも絶対値において小さい場合には、設定サイリスタＳはターンオンせず、オフ状態を維持する。
なお、設定サイリスタＳがターンオンすると、電流制限抵抗ＲＩ（図２参照）により、直列接続されたＶＣＳＥＬと設定サイリスタＳとに印加される電圧が絶対値において低下する。しかし、設定サイリスタＳに印加される電圧が、設定サイリスタＳのオン状態を維持する電圧であれば、設定サイリスタＳはオン状態を維持する。これにより、ＶＣＳＥＬも発光を継続する。
設定サイリスタＳは、ＶＣＳＥＬと積層され、直列接続されている。よって、点灯信号φＩの電位が、ＶＣＳＥＬと設定サイリスタＳとに分圧される。ここでは、ＶＣＳＥＬに印加される電圧を、仮に－１．７Ｖであるとして説明する。すると、設定サイリスタＳがオフ状態の場合、設定サイリスタＳに－３．３Ｖが印加される。
上述したように、オフ状態にある設定サイリスタＳのしきい電圧が－３．３より絶対値において大きい場合には、設定サイリスタＳのカソードに印加される電位がしきい電圧より低いため、設定サイリスタＳがターンオンする。すると、直列接続されたＶＣＳＥＬと設定サイリスタＳとに電流が流れて、ＶＣＳＥＬが発光する。一方、設定サイリスタＳのしきい電圧が－３．３Ｖよりも絶対値において小さい場合には、設定サイリスタＳはターンオンせず、オフ状態を維持する。
なお、設定サイリスタＳがターンオンすると、電流制限抵抗ＲＩ（図２参照）により、直列接続されたＶＣＳＥＬと設定サイリスタＳとに印加される電圧が絶対値において低下する。しかし、設定サイリスタＳに印加される電圧が、設定サイリスタＳのオン状態を維持する電圧であれば、設定サイリスタＳはオン状態を維持する。これにより、ＶＣＳＥＬも発光を継続する。
【0066】
なお、上記に示した電圧は一例であって、ＶＣＳＥＬの発光波長や光量によって変えることになる。その際は、点灯信号φＩの電位（「Ｌ」）を調整すればよい。
【0067】
（光源装置１の動作）
続いて、光源装置１の動作について説明する。
＜タイミングチャート＞
図５は、光源装置１及び発光チップ１０の動作の一例を説明するタイミングチャートである。図５は、発光チップ１０のＶＣＳＥＬ１～ＶＣＳＥＬ４の４個のＶＣＳＥＬの点灯（発光）／非点灯（非発光）を制御する部分のタイミングチャートである。なお、図５では、ＶＣＳＥＬ１、ＶＣＳＥＬ２、ＶＣＳＥＬ３を発光させ、ＶＣＳＥＬ４を非発光としている。
続いて、光源装置１の動作について説明する。
＜タイミングチャート＞
図５は、光源装置１及び発光チップ１０の動作の一例を説明するタイミングチャートである。図５は、発光チップ１０のＶＣＳＥＬ１～ＶＣＳＥＬ４の４個のＶＣＳＥＬの点灯（発光）／非点灯（非発光）を制御する部分のタイミングチャートである。なお、図５では、ＶＣＳＥＬ１、ＶＣＳＥＬ２、ＶＣＳＥＬ３を発光させ、ＶＣＳＥＬ４を非発光としている。
【0068】
図５において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。ＶＣＳＥＬ１は、期間Ｔ（１）において、ＶＣＳＥＬ２は、期間Ｔ（２）において、ＶＣＳＥＬ３は、期間Ｔ（３）において、ＶＣＳＥＬ４は、期間Ｔ（４）において点灯又は非点灯の制御（点灯制御と表記する。）がされる。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと表記する。
ここでは、期間Ｔ（１）、Ｔ（２）、Ｔ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと表記する。
【0069】
φ１端子（図２、図３参照）に送信される第１転送信号φ１及びφ２端子（図２、図３参照）に送信される第２転送信号φ２は、「Ｈ」（０Ｖ）と「Ｌ」（－５Ｖ）との２つの電位を有する信号である。そして、第１転送信号φ１及び第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。
以下では、「Ｈ」（０Ｖ）及び「Ｌ」（－５Ｖ）を、「Ｈ」及び「Ｌ」と省略する場合がある。
以下では、「Ｈ」（０Ｖ）及び「Ｌ」（－５Ｖ）を、「Ｈ」及び「Ｌ」と省略する場合がある。
【0070】
第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｅで「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は光源装置１が動作を開始する期間であるためである。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｅで「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形及び期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は光源装置１が動作を開始する期間であるためである。
【0071】
第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、転送サイリスタＴのオン状態を番号順に伝播させることにより、オン状態の転送サイリスタＴと同じ番号のＶＣＳＥＬを、点灯または非点灯（点灯制御）の対象として指定する。
【0072】
次に、φＩ端子（図２、図３参照）に供給される点灯信号φＩについて説明する。点灯信号φＩは、「Ｈ」（０Ｖ）と「Ｌ」（－５Ｖ）との２つの電位を有する信号である。
ここでは、ＶＣＳＥＬ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩを説明する。点灯信号φＩは、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｃで「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、時刻ｅにおいて「Ｈ」を維持する。
ここでは、ＶＣＳＥＬ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩを説明する。点灯信号φＩは、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｃで「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、時刻ｅにおいて「Ｈ」を維持する。
【0073】
図２を参照しつつ、図５に示したタイミングチャートにしたがって、光源装置１及び発光チップ１０の動作を説明する。なお、以下では、ＶＣＳＥＬ１、ＶＣＳＥＬ２を点灯制御する期間Ｔ（１）、Ｔ（２）について説明する。
【0074】
（１）時刻ａ
時刻ａにおいて、光源装置１の制御部１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）に設定する。制御部１１０の電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ」（－５Ｖ）に設定する。制御部１１０の転送信号発生部１２０は、第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」（０Ｖ）に設定する。これにより、発光チップ１０のφ１端子及びφ２端子が「Ｈ」となる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ２端子に接続されている第２転送信号線７３も「Ｈ」になる（図２参照）。
時刻ａにおいて、光源装置１の制御部１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）に設定する。制御部１１０の電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ」（－５Ｖ）に設定する。制御部１１０の転送信号発生部１２０は、第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」（０Ｖ）に設定する。これにより、発光チップ１０のφ１端子及びφ２端子が「Ｈ」となる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ２端子に接続されている第２転送信号線７３も「Ｈ」になる（図２参照）。
【0075】
そして、制御部１１０の点灯信号発生部１４０は、点灯信号φＩを「Ｈ」（０Ｖ）に設定する。これにより、発光チップ１０のφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」（０Ｖ）となる。
【0076】
設定サイリスタＳのアノード（ｐアノード層８５）は、トンネル接合層８４を介して、ＶＣＳＥＬのカソード（ｎカソード（ＤＢＲ）層８３）に接続され、ＶＣＳＥＬのアノード（ｐアノード（ＤＢＲ）層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。
転送サイリスタＴのアノード（ｐアノード層８５）は、トンネル接合層８４を介して、下部ダイオードＵＤのカソード（ｎカソード（ＤＢＲ）層８３）に接続され、下部ダイオードＵＤのアノード（ｐアノード（ＤＢＲ）層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。
転送サイリスタＴのアノード（ｐアノード層８５）は、トンネル接合層８４を介して、下部ダイオードＵＤのカソード（ｎカソード（ＤＢＲ）層８３）に接続され、下部ダイオードＵＤのアノード（ｐアノード（ＤＢＲ）層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。
【0077】
奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」（０Ｖ）に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。また、下部ダイオードＵＤも、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。
【0078】
設定サイリスタＳのカソード端子は、「Ｈ」（０Ｖ）の点灯信号線７５に接続されている。よって、設定サイリスタＳは、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。また、ＶＣＳＥＬも、アノード及びカソードがともに「Ｈ」となり、オフ状態にある。
【0079】
ゲートＧｔ１は、前述したように、スタートダイオードＳＤのカソードに接続されている。ゲートＧｔ１は、電源線抵抗Ｒｇ１を介して、電源電位Ｖｇａ（「Ｌ」（－５Ｖ））の電源線７１に接続されている。そして、スタートダイオードＳＤのアノード端子は第２転送信号線７３に接続され、電流制限抵抗Ｒ２を介して、「Ｈ」（０Ｖ）のφ２端子に接続されている。よって、スタートダイオードＳＤは順バイアスであり、スタートダイオードＳＤのカソード（ゲートＧｔ１）は、スタートダイオードＳＤのアノードの電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値（－１．５Ｖ）になる。また、ゲートＧｔ１が－１．５Ｖになると、結合ダイオードＤ１は、アノード（ゲートＧｔ１）が－１．５Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」（－５Ｖ））に接続されているので、順バイアスになる。よって、ゲートＧｔ２の電位は、ゲートＧｔ１の電位（－１．５Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３Ｖになる。さらに、結合ダイオードＤ２は、アノード（ゲートＧｔ１）が－３Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」（－５Ｖ））に接続されているので、順バイアスになる。よって、ゲートＧｔ３の電位は、ゲートＧｔ２の電位（－３Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－４．５Ｖになる。しかし、４以上の番号のゲートＧｔには、スタートダイオードＳＤのアノードが「Ｈ」（０Ｖ）であることの影響は及ばず、これらのゲートＧｔの電位は、電源線７１の電位である「Ｌ」（－５Ｖ）になっている。
【0080】
なお、ゲートＧｔはゲートＧｓであるので、ゲートＧｓの電位は、ゲートＧｔの電位と同じである。よって、転送サイリスタＴ、設定サイリスタＳのしきい電圧は、ゲートＧｔ、Ｇｓの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。すなわち、転送サイリスタＴ１、設定サイリスタＳ１のしきい電圧は－３Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧は－４．５Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧は－６Ｖ、番号が４以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧は－６．５Ｖとなっている。
【0081】
（２）時刻ｂ
図５に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。これにより光源装置１は、動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。すると、転送サイリスタＴ１に印加されている電圧は－３．３Ｖであるので、しきい電圧が－３Ｖである転送サイリスタＴ１がターンオンする。このとき、下部ダイオードＵＤ１に電流が流れてオフ状態からオン状態に移行する。転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、転送サイリスタＴ１のアノードの電位（下部ダイオードＵＤ１に印加された電位である－１．７Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３．２Ｖに近い電位（絶対値が３．２Ｖより大きい負の電位）になる。
なお、転送サイリスタＴ３はしきい電圧が－６Ｖであり、転送サイリスタＴ５はしきい電圧が－６．５Ｖである。転送サイリスタＴ３及び転送サイリスタＴ５に印加される電圧は、ＶＣＳＥＬに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、転送サイリスタＴ３及び転送サイリスタＴ５はターンオンしない。
一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。
図５に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。これにより光源装置１は、動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子及び電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。すると、転送サイリスタＴ１に印加されている電圧は－３．３Ｖであるので、しきい電圧が－３Ｖである転送サイリスタＴ１がターンオンする。このとき、下部ダイオードＵＤ１に電流が流れてオフ状態からオン状態に移行する。転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、転送サイリスタＴ１のアノードの電位（下部ダイオードＵＤ１に印加された電位である－１．７Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３．２Ｖに近い電位（絶対値が３．２Ｖより大きい負の電位）になる。
なお、転送サイリスタＴ３はしきい電圧が－６Ｖであり、転送サイリスタＴ５はしきい電圧が－６．５Ｖである。転送サイリスタＴ３及び転送サイリスタＴ５に印加される電圧は、ＶＣＳＥＬに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、転送サイリスタＴ３及び転送サイリスタＴ５はターンオンしない。
一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」（０Ｖ）であって、第２転送信号線７３が「Ｈ」（０Ｖ）であるのでターンオンできない。
【0082】
転送サイリスタＴ１がターンオンすると、ゲートＧｔ１／Ｇｓ１の電位は、転送サイリスタＴ１のアノードの電位である「Ｈ」（０Ｖ）になる。そして、ゲートＧｔ２（ゲートＧｓ２）の電位が－１．５Ｖ、ゲートＧｔ３（ゲートＧｓ３）の電位が－３Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－４．５Ｖ、番号が５以上のゲートＧｔ（ゲートＧｌ）の電位が「Ｌ」になる。
これにより、設定サイリスタＳ１のしきい電圧が－１．５Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧が－３Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧が－４．５Ｖ、転送サイリスタＴ４、設定サイリスタＳ４のしきい電圧が－６Ｖ、転送サイリスタＴ５、Ｔ６、設定サイリスタＳ５、Ｓ６のしきい電圧が－６．５Ｖになる。
しかし、第１転送信号線７２は、オン状態の転送サイリスタＴ１により－１．５Ｖになっているので、オフ状態の奇数番号の転送サイリスタＴはターンオンしない。第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、偶数番号の転送サイリスタＴはターンオンしない。点灯信号線７５は「Ｈ」（０Ｖ）であるので、いずれのＶＣＳＥＬも点灯しない。
これにより、設定サイリスタＳ１のしきい電圧が－１．５Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧が－３Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧が－４．５Ｖ、転送サイリスタＴ４、設定サイリスタＳ４のしきい電圧が－６Ｖ、転送サイリスタＴ５、Ｔ６、設定サイリスタＳ５、Ｓ６のしきい電圧が－６．５Ｖになる。
しかし、第１転送信号線７２は、オン状態の転送サイリスタＴ１により－１．５Ｖになっているので、オフ状態の奇数番号の転送サイリスタＴはターンオンしない。第２転送信号線７３は、「Ｈ」（０Ｖ）であるので、偶数番号の転送サイリスタＴはターンオンしない。点灯信号線７５は「Ｈ」（０Ｖ）であるので、いずれのＶＣＳＥＬも点灯しない。
【0083】
時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。）において、転送サイリスタＴ１、下部ダイオードＵＤ１がオン状態にあって、他の転送サイリスタＴ、下部ダイオードＵＤ、設定サイリスタＳ、ＶＣＳＥＬはオフ状態にある。
【0084】
（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。
点灯信号φＩが「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。すると、ＶＣＳＥＬに印加される電圧１．７Ｖを足した－３．３Ｖが設定サイリスタＳ１に印加され、しきい電圧が－１．５Ｖである設定サイリスタＳ１がターンオンして、ＶＣＳＥＬ１が点灯（発光）する。これにより、点灯信号線７５の電位が－３．２Ｖに近い電位になる。なお、設定サイリスタＳ２はしきい電圧が－３Ｖであるが、設定サイリスタＳ２に印加される電圧は、ＶＣＳＥＬに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、設定サイリスタＳ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、下部ダイオードＵＤ１、設定サイリスタＳ１がオン状態にあって、ＶＣＳＥＬ１が点灯（発光）している。
時刻ｃにおいて、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。
点灯信号φＩが「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。すると、ＶＣＳＥＬに印加される電圧１．７Ｖを足した－３．３Ｖが設定サイリスタＳ１に印加され、しきい電圧が－１．５Ｖである設定サイリスタＳ１がターンオンして、ＶＣＳＥＬ１が点灯（発光）する。これにより、点灯信号線７５の電位が－３．２Ｖに近い電位になる。なお、設定サイリスタＳ２はしきい電圧が－３Ｖであるが、設定サイリスタＳ２に印加される電圧は、ＶＣＳＥＬに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、設定サイリスタＳ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、下部ダイオードＵＤ１、設定サイリスタＳ１がオン状態にあって、ＶＣＳＥＬ１が点灯（発光）している。
【0085】
（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩが「Ｌ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行する。
点灯信号φＩが「Ｌ」から「Ｈ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５の電位が－３．２Ｖから「Ｈ」（０Ｖ）に移行する。すると、設定サイリスタＳ１のカソード及びＶＣＳＥＬ１のアノードがともに「Ｈ」になるので設定サイリスタＳ１がターンオフするとともに、ＶＣＳＥＬ１が消灯する（非点灯になる）。ＶＣＳＥＬ１の点灯期間は、点灯信号φＩが「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩが「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩが「Ｌ」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。
時刻ｄにおいて、点灯信号φＩが「Ｌ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行する。
点灯信号φＩが「Ｌ」から「Ｈ」に移行すると、電流制限抵抗ＲＩ及びφＩ端子を介して、点灯信号線７５の電位が－３．２Ｖから「Ｈ」（０Ｖ）に移行する。すると、設定サイリスタＳ１のカソード及びＶＣＳＥＬ１のアノードがともに「Ｈ」になるので設定サイリスタＳ１がターンオフするとともに、ＶＣＳＥＬ１が消灯する（非点灯になる）。ＶＣＳＥＬ１の点灯期間は、点灯信号φＩが「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩが「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩが「Ｌ」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。
【0086】
（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。ここで、ＶＣＳＥＬ１を点灯制御する期間Ｔ（１）が終了し、ＶＣＳＥＬ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が－３Ｖになっているので、ターンオンする。このとき、下部ダイオードＵＤ２にも電流が流れてオフ状態からオン状態に移行する。
これにより、ゲート端子Ｇｔ２（ゲート端子Ｇｓ２）の電位が「Ｈ」（０Ｖ）、ゲートＧｔ３（ゲートＧｓ３）の電位が－１．５Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－３Ｖ、ゲートＧｔ５（ゲートＧｓ５）の電位が－４．５Ｖ、ゲートＧｔ６（ゲートＧｓ６）の電位が－５Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２、下部ダイオードＵＤ１、ＵＤ２がオン状態にある。
時刻ｅにおいて、第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行する。ここで、ＶＣＳＥＬ１を点灯制御する期間Ｔ（１）が終了し、ＶＣＳＥＬ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が－３Ｖになっているので、ターンオンする。このとき、下部ダイオードＵＤ２にも電流が流れてオフ状態からオン状態に移行する。
これにより、ゲート端子Ｇｔ２（ゲート端子Ｇｓ２）の電位が「Ｈ」（０Ｖ）、ゲートＧｔ３（ゲートＧｓ３）の電位が－１．５Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－３Ｖ、ゲートＧｔ５（ゲートＧｓ５）の電位が－４．５Ｖ、ゲートＧｔ６（ゲートＧｓ６）の電位が－５Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１、Ｔ２、下部ダイオードＵＤ１、ＵＤ２がオン状態にある。
【0087】
（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノード及びカソードがともに「Ｈ」になって、ターンオフする。このとき、下部ダイオードＵＤ１のアノード及びカソードもともに「Ｈ」になって、オン状態からオフ状態に移行する。
すると、ゲートＧｔ１（ゲートＧｓ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」（－５Ｖ））に向かって変化する。これにより、結合ダイオードＤ１が電流の流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲートＧｔ２（ゲートＧｓ２）が「Ｈ」（０Ｖ）である影響は、ゲートＧｔ１（ゲートＧｓ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続されたゲートＧｔを有する転送サイリスタＴは、しきい電圧が－６．５Ｖになって、第１転送信号φ１又は第２転送信号φ２が「Ｌ」（－５Ｖ）になっても、ターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２、下部ダイオードＵＤ２がオン状態にある。
時刻ｆにおいて、第１転送信号φ１が「Ｌ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノード及びカソードがともに「Ｈ」になって、ターンオフする。このとき、下部ダイオードＵＤ１のアノード及びカソードもともに「Ｈ」になって、オン状態からオフ状態に移行する。
すると、ゲートＧｔ１（ゲートＧｓ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」（－５Ｖ））に向かって変化する。これにより、結合ダイオードＤ１が電流の流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲートＧｔ２（ゲートＧｓ２）が「Ｈ」（０Ｖ）である影響は、ゲートＧｔ１（ゲートＧｓ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続されたゲートＧｔを有する転送サイリスタＴは、しきい電圧が－６．５Ｖになって、第１転送信号φ１又は第２転送信号φ２が「Ｌ」（－５Ｖ）になっても、ターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２、下部ダイオードＵＤ２がオン状態にある。
【0088】
（７）その他
時刻ｇにおいて、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行すると、時刻ｃでのＶＣＳＥＬ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオンして、ＶＣＳＥＬ２が点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩが「Ｌ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行すると、時刻ｄでのＶＣＳＥＬ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオフして、ＶＣＳＥＬ２が消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が－３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、ＶＣＳＥＬ２を点灯制御する期間Ｔ（２）が終了し、ＶＣＳＥＬ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。
時刻ｇにおいて、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行すると、時刻ｃでのＶＣＳＥＬ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオンして、ＶＣＳＥＬ２が点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩが「Ｌ」（－５Ｖ）から「Ｈ」（０Ｖ）に移行すると、時刻ｄでのＶＣＳＥＬ１及び設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオフして、ＶＣＳＥＬ２が消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行すると、時刻ｂでの転送サイリスタＴ１又は時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が－３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、ＶＣＳＥＬ２を点灯制御する期間Ｔ（２）が終了し、ＶＣＳＥＬ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。
【0089】
なお、ＶＣＳＥＬを点灯（発光）させないで、消灯（非点灯）のままとするときは、図５のＶＣＳＥＬ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩのように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、設定サイリスタＳ４のしきい電圧が－１．５Ｖであっても、設定サイリスタＳ４はターンオンせず、ＶＣＳＥＬは消灯（非点灯）のままとなる。
【0090】
以上説明したように、転送サイリスタＴのゲート端子Ｇｔは結合ダイオードＤによって相互に接続されている。よって、ゲートＧｔの電位が変化すると、電位が変化したゲートＧｔに、順バイアスの結合ダイオードＤを介して接続されたゲートＧｓの電位が変化する。そして、電位が変化したゲートを有する転送サイリスタＴのしきい電圧が変化する。転送サイリスタＴは、しきい電圧が－３．３Ｖより高い（絶対値が小さい負の値）と、第１転送信号φ１又は第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行するタイミングにおいてターンオンする。
そして、オン状態の転送サイリスタＴのゲートＧｔにゲートＧｓが接続された設定サイリスタＳは、しきい電圧が－１．５Ｖであるので、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行するとターンオンし、設定サイリスタＳに直列接続されたＶＣＳＥＬが点灯（発光）する。
そして、オン状態の転送サイリスタＴのゲートＧｔにゲートＧｓが接続された設定サイリスタＳは、しきい電圧が－１．５Ｖであるので、点灯信号φＩが「Ｈ」（０Ｖ）から「Ｌ」（－５Ｖ）に移行するとターンオンし、設定サイリスタＳに直列接続されたＶＣＳＥＬが点灯（発光）する。
【0091】
すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象であるＶＣＳＥＬを指定し、「Ｌ」（－５Ｖ）の点灯信号φＩは、点灯制御の対象であるＶＣＳＥＬに直列接続された設定サイリスタＳをターンオンするとともに、ＶＣＳＥＬを点灯させる。つまり、発光チップ１０では、転送サイリスタＴのオン状態が転送されることで、ＶＣＳＥＬは順次点灯する。
なお、「Ｈ」（０Ｖ）の点灯信号φＩは、設定サイリスタＳをオフ状態に維持するとともに、ＶＣＳＥＬを非点灯に維持する。すなわち、点灯信号φＩは、ＶＣＳＥＬの点灯／非点灯を設定する。
なお、「Ｈ」（０Ｖ）の点灯信号φＩは、設定サイリスタＳをオフ状態に維持するとともに、ＶＣＳＥＬを非点灯に維持する。すなわち、点灯信号φＩは、ＶＣＳＥＬの点灯／非点灯を設定する。
【0092】
このように、本実施形態の光源装置１では、複数の素子（転送サイリスタＴ１～Ｔ６、設定サイリスタＳ１～Ｓ６、ＶＣＳＥＬ１～ＶＣＳＥＬ６等）があって、複数の素子のうちオン状態となる素子が次々に移行していく。これにより、本実施形態の光源装置１では、制御部１１０による点灯制御によって、発光チップ１０の転送部１２における複数の転送サイリスタＴ１～Ｔ６が個別にオン状態になる。そして、転送サイリスタＴ１～Ｔ６がオン状態になることで、点灯制御の対象であるＶＣＳＥＬが指定され、発光部１１における複数の設定サイリスタＳ１～Ｓ６が個別にオン状態となる。そして、それぞれの設定サイリスタＳがオン状態になることで、その設定サイリスタＳに対応するＶＣＳＥＬが個別に発光する。付言すると、本実施形態の光源装置１では、制御部１１０および発光チップ１０の転送部１２が、複数の設定サイリスタＳを個別に駆動してオン状態に移行させる駆動部の一例である。
また、本実施形態の発光チップ１０では、それぞれのＶＣＳＥＬが有する発光層８２のうち、電流の供給により実際に発光する部分が、それぞれのＶＣＳＥＬの発光領域である。
また、本実施形態の発光チップ１０では、それぞれのＶＣＳＥＬが有する発光層８２のうち、電流の供給により実際に発光する部分が、それぞれのＶＣＳＥＬの発光領域である。
【0093】
上述したように、本実施形態の発光チップ１０では、設定サイリスタＳがオン状態になることで、対応するＶＣＳＥＬに電流が供給可能な状態となる。そして、その後、ＶＣＳＥＬに対して、ＶＣＳＥＬの発光に必要な大きさの電流が実際に供給されると、ＶＣＳＥＬが発光する。
ところで、発光チップ１０の構成や制御部１１０による制御によっては、設定サイリスタＳがオン状態になり、対応するＶＣＳＥＬに電流が供給可能な状態となった後、ＶＣＳＥＬが発光する前に、電流を供給することでＶＣＳＥＬが発光可能な状態が維持されたまま、設定サイリスタＳへのオン信号が停止される場合がある。このような場合であっても、設定サイリスタＳがオフ状態となった後、ＶＣＳＥＬの発光に必要な大きさの電流をＶＣＳＥＬに供給することで、ＶＣＳＥＬを発光させることができる。付言すると、この場合には、設定サイリスタＳは、ＶＣＳＥＬを発光するためにオン状態となった後、実際にＶＣＳＥＬが発光した時点では、オフ状態となっている。
本実施形態において、「サイリスタ（設定サイリスタＳ）が、オン状態になることで発光素子（ＶＣＳＥＬ）を発光させる」とは、設定サイリスタＳがオン状態になることで、対応するＶＣＳＥＬを、電流の供給により発光することが可能な状態にすることを意味する。付言すると、設定サイリスタＳは、ＶＣＳＥＬを電流の供給により発光することが可能な状態にした後、ＶＣＳＥＬに電流が供給されて実際にＶＣＳＥＬが発光している時点では、オン状態を維持していてもよいし、オフ状態となっていてもよい。
ところで、発光チップ１０の構成や制御部１１０による制御によっては、設定サイリスタＳがオン状態になり、対応するＶＣＳＥＬに電流が供給可能な状態となった後、ＶＣＳＥＬが発光する前に、電流を供給することでＶＣＳＥＬが発光可能な状態が維持されたまま、設定サイリスタＳへのオン信号が停止される場合がある。このような場合であっても、設定サイリスタＳがオフ状態となった後、ＶＣＳＥＬの発光に必要な大きさの電流をＶＣＳＥＬに供給することで、ＶＣＳＥＬを発光させることができる。付言すると、この場合には、設定サイリスタＳは、ＶＣＳＥＬを発光するためにオン状態となった後、実際にＶＣＳＥＬが発光した時点では、オフ状態となっている。
本実施形態において、「サイリスタ（設定サイリスタＳ）が、オン状態になることで発光素子（ＶＣＳＥＬ）を発光させる」とは、設定サイリスタＳがオン状態になることで、対応するＶＣＳＥＬを、電流の供給により発光することが可能な状態にすることを意味する。付言すると、設定サイリスタＳは、ＶＣＳＥＬを電流の供給により発光することが可能な状態にした後、ＶＣＳＥＬに電流が供給されて実際にＶＣＳＥＬが発光している時点では、オン状態を維持していてもよいし、オフ状態となっていてもよい。
【0094】
（設定サイリスタＳから出射される光について）
ところで、設定サイリスタＳは、上述したように化合物半導体で構成されているので、オン状態になると、ｎゲート層８６とｐゲート層８７との間から光を出射することがある。付言すると、設定サイリスタＳは、ｐアノード層８５とｎカソード層８８との間に流れる電流値が大きくなると、ｎゲート層８６とｐゲート層８７との間から光を出射する場合がある。
ところで、設定サイリスタＳは、上述したように化合物半導体で構成されているので、オン状態になると、ｎゲート層８６とｐゲート層８７との間から光を出射することがある。付言すると、設定サイリスタＳは、ｐアノード層８５とｎカソード層８８との間に流れる電流値が大きくなると、ｎゲート層８６とｐゲート層８７との間から光を出射する場合がある。
【0095】
同一の基板８０上にＶＣＳＥＬおよび設定サイリスタＳが複数形成された光源装置１（発光チップ１０）において、複数のＶＣＳＥＬから選択された１つのＶＣＳＥＬ（例えばＶＣＳＥＬ１）を点灯させ、他のＶＣＳＥＬ（例えばＶＣＳＥＬ２～ＶＣＳＥＬ６）は非点灯となるように、ＶＣＳＥＬの点灯制御を行う場合を考える。この場合、制御部１１０によって、発光させるＶＣＳＥＬ１に接続された設定サイリスタＳ１がオン状態になり、それに伴ってＶＣＳＥＬ１が点灯する。一方、設定サイリスタＳ１がオン状態になった時点では、点灯させない他のＶＣＳＥＬ２～ＶＣＳＥＬ６に接続された他の設定サイリスタＳ２～Ｓ６は、オフ状態のままである。
【0096】
そして、設定サイリスタＳ１がオン状態になると、設定サイリスタＳ１に供給された電流によって設定サイリスタＳ１から光が出射される場合がある。
図６は、設定サイリスタＳから出射された光をＶＣＳＥＬが吸収しない場合に、設定サイリスタＳから出射された光の挙動の一例を説明する図である。図６は、上述した図４と同様に、ＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１と、ＶＣＳＥＬ２と設定サイリスタＳ２とが積層されたアイランド（符号なし）とを示している。
設定サイリスタＳ１から出射された光は、ＶＣＳＥＬ１を構成する各半導体層や基板８０の内部を介して、設定サイリスタＳ１の周囲に伝播する。これにより、設定サイリスタＳ１から出射された光は、設定サイリスタＳ１に隣接する他の設定サイリスタＳ（例えば設定サイリスタＳ２）に到達する場合がある。特に、上述したように、ＶＣＳＥＬを構成する半導体層の一部が隣接するＶＣＳＥＬ同士で連続している場合、設定サイリスタＳ１から出射された光は、この半導体層を介して隣接する設定サイリスタＳ２に伝播しやすい。この例では、図６にて矢印Ｘで示すように、主にＶＣＳＥＬ１とＶＣＳＥＬ２とで連続しているｐアノード（ＤＢＲ）層８１を介して、設定サイリスタＳ１から出射された光が、隣接する設定サイリスタＳ２に伝播しやすい。
図６は、設定サイリスタＳから出射された光をＶＣＳＥＬが吸収しない場合に、設定サイリスタＳから出射された光の挙動の一例を説明する図である。図６は、上述した図４と同様に、ＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１と、ＶＣＳＥＬ２と設定サイリスタＳ２とが積層されたアイランド（符号なし）とを示している。
設定サイリスタＳ１から出射された光は、ＶＣＳＥＬ１を構成する各半導体層や基板８０の内部を介して、設定サイリスタＳ１の周囲に伝播する。これにより、設定サイリスタＳ１から出射された光は、設定サイリスタＳ１に隣接する他の設定サイリスタＳ（例えば設定サイリスタＳ２）に到達する場合がある。特に、上述したように、ＶＣＳＥＬを構成する半導体層の一部が隣接するＶＣＳＥＬ同士で連続している場合、設定サイリスタＳ１から出射された光は、この半導体層を介して隣接する設定サイリスタＳ２に伝播しやすい。この例では、図６にて矢印Ｘで示すように、主にＶＣＳＥＬ１とＶＣＳＥＬ２とで連続しているｐアノード（ＤＢＲ）層８１を介して、設定サイリスタＳ１から出射された光が、隣接する設定サイリスタＳ２に伝播しやすい。
【0097】
上述したように、この例では、設定サイリスタＳ２は、設定サイリスタＳ２に対応するＶＣＳＥＬ２を非点灯とするため、オフ状態となっている。しかしながら、設定サイリスタＳ１から出射された光が設定サイリスタＳ２に伝播し、設定サイリスタＳ２のゲート層（ｎゲート層８６、ｐゲート層８７）で吸収されて起電力が生じると、設定サイリスタＳ２がオン状態となる。すると、設定サイリスタＳ２がオン状態となるのに伴って、本来非点灯であるはずのＶＣＳＥＬ２が発光してしまう。
このように、設定サイリスタＳから出射された光が他の設定サイリスタＳに吸収されると、複数のＶＣＳＥＬのうち点灯制御の対象となっていない非点灯のＶＣＳＥＬが誤って点灯する場合がある。この場合、光源装置１において複数のＶＣＳＥＬを正確に点灯制御することが難しくなる。
このように、設定サイリスタＳから出射された光が他の設定サイリスタＳに吸収されると、複数のＶＣＳＥＬのうち点灯制御の対象となっていない非点灯のＶＣＳＥＬが誤って点灯する場合がある。この場合、光源装置１において複数のＶＣＳＥＬを正確に点灯制御することが難しくなる。
【0098】
これに対し、本実施形態が適用される光源装置１の発光チップ１０では、ＶＣＳＥＬが、複数の設定サイリスタＳの間で、設定サイリスタＳから出射された光を吸収する。これにより、ＶＣＳＥＬが設定サイリスタＳから出射された光を吸収しない場合と比べて、設定サイリスタＳから出射された光が他の設定サイリスタＳに伝播されにくい。
【0099】
（設定サイリスタＳ、ＶＣＳＥＬを構成する各層の詳細）
続いて、本実施形態が適用される発光チップ１０の設定サイリスタＳおよびＶＣＳＥＬを構成する各層について、図４等も参照してより詳細に説明する。
本実施形態のＶＣＳＥＬは、設定サイリスタＳから出射された光を吸収可能な半導体層を含む。ここで、一般に、化合物半導体は、自身のバンドギャップエネルギに相当する波長よりも短波長の（すなわちバンドギャップエネルギが大きい）光を吸収する。そして、化合物半導体は、光を吸収すると、自身のバンドギャップエネルギに相当する光を出射する。したがって、設定サイリスタＳから出射された光は、設定サイリスタＳから出射される光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体で吸収することができる。本実施形態のＶＣＳＥＬは、設定サイリスタＳから出射される光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体からなる半導体層を含んでいる。
続いて、本実施形態が適用される発光チップ１０の設定サイリスタＳおよびＶＣＳＥＬを構成する各層について、図４等も参照してより詳細に説明する。
本実施形態のＶＣＳＥＬは、設定サイリスタＳから出射された光を吸収可能な半導体層を含む。ここで、一般に、化合物半導体は、自身のバンドギャップエネルギに相当する波長よりも短波長の（すなわちバンドギャップエネルギが大きい）光を吸収する。そして、化合物半導体は、光を吸収すると、自身のバンドギャップエネルギに相当する光を出射する。したがって、設定サイリスタＳから出射された光は、設定サイリスタＳから出射される光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体で吸収することができる。本実施形態のＶＣＳＥＬは、設定サイリスタＳから出射される光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体からなる半導体層を含んでいる。
【0100】
＜設定サイリスタＳの層構成＞
上述したように、設定サイリスタＳは、トンネル接合層８４上に積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８により構成される。上述したように、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８は、ＩＩＩ－Ｖ族化合物半導体により構成されている。
上述したように、設定サイリスタＳは、トンネル接合層８４上に積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８により構成される。上述したように、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８は、ＩＩＩ－Ｖ族化合物半導体により構成されている。
【0101】
本実施形態では、ｎゲート層８６およびｐゲート層８７は、Ａｌを含むＩＩＩ－Ｖ族化合物半導体により構成されていることが好ましい。ｎゲート層８６およびｐゲート層８７を構成するＡｌを含むＩＩＩ－Ｖ族化合物半導体としては、例えば、ＡｌＧａＡｓ、ＡｌＧａＮ、ＡｌＡｓ等が挙げられ、ＡｌＧａＡｓを用いることが好ましい。
ｎゲート層８６およびｐゲート層８７としてＡｌを含むＩＩＩ－Ｖ族化合物半導体、例えばＡｌＧａＡｓを用いることで、ｎゲート層８６およびｐゲート層８７としてＡｌを含まないＩＩＩ－Ｖ族化合物半導体、例えばＧａＡｓを用いる場合と比べて、ｎゲート層８６、ｐゲート層８７から出射される光に相当するバンドギャップエネルギを大きくすることができる。これにより、ｎゲート層８６、ｐゲート層８７から出射された光がＶＣＳＥＬで吸収されやすくなる。また、ｎゲート層８６、ｐゲート層８７から出射された光がＶＣＳＥＬや基板８０で吸収されることにより、ＶＣＳＥＬや基板８０から再び出射される光（再発光）が、隣接する設定サイリスタＳのｎゲート層８６、ｐゲート層８７で吸収されにくくなる。これにより、ＶＣＳＥＬや基板８０からの再発光によって隣接する設定サイリスタＳがオン状態となることが抑制される。
ｎゲート層８６およびｐゲート層８７としてＡｌを含むＩＩＩ－Ｖ族化合物半導体、例えばＡｌＧａＡｓを用いることで、ｎゲート層８６およびｐゲート層８７としてＡｌを含まないＩＩＩ－Ｖ族化合物半導体、例えばＧａＡｓを用いる場合と比べて、ｎゲート層８６、ｐゲート層８７から出射される光に相当するバンドギャップエネルギを大きくすることができる。これにより、ｎゲート層８６、ｐゲート層８７から出射された光がＶＣＳＥＬで吸収されやすくなる。また、ｎゲート層８６、ｐゲート層８７から出射された光がＶＣＳＥＬや基板８０で吸収されることにより、ＶＣＳＥＬや基板８０から再び出射される光（再発光）が、隣接する設定サイリスタＳのｎゲート層８６、ｐゲート層８７で吸収されにくくなる。これにより、ＶＣＳＥＬや基板８０からの再発光によって隣接する設定サイリスタＳがオン状態となることが抑制される。
【0102】
ｎゲート層８６およびｐゲート層８７がＡｌを含むＩＩＩ－Ｖ族化合物半導体により構成されている場合、ｎゲート層８６およびｐゲート層８７は、Ａｌの含有比率が１％以上であることが好ましく、７％以上であることがより好ましく、１０％以上であることがより好ましい。ｎゲート層８６およびｐゲート層８７におけるＡｌの含有比率が１％未満である場合、ｎゲート層８６とｐゲート層８７との間から出射された光がＶＣＳＥＬで吸収されにくくなり、隣接する設定サイリスタＳに光が伝播されやすくなる場合がある。
【0103】
また、ｎゲート層８６およびｐゲート層８７は、Ａｌの含有比率が３０％未満であることが好ましく、２０％未満であることがより好ましい。
発光チップ１０の製造工程においては、ｎゲート層８６、ｐゲート層８７が空気に曝露される工程が含まれる場合がある。この際、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が３０％以上であると、空気によってｎゲート層８６、ｐゲート層８７の表面が酸化されやすくなる。この場合、ｎゲート層８６、ｐゲート層８７と、これらの層上に設ける電極との接続（例えばｐゲート層８７とｐオーミック電極３３１との接続）が不良となる場合がある。
また、一般に、設定サイリスタＳを構成する半導体層のうち、ｎゲート層８６、ｐゲート層８７は、ｐアノード層８５、ｎカソード層８８と比べてＡｌの含有比率が低い。そして、設定サイリスタＳの駆動電圧は、設定サイリスタＳを構成する半導体層のうちＡｌの含有比率が低い半導体層であるｎゲート層８６、ｐゲート層８７により定まる。付言すると、設定サイリスタＳの駆動電圧は、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が低いほど低く、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が高いほど高い。したがって、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が３０％以上であると、設定サイリスタＳの駆動電圧が高くなり過ぎるため、好ましくない。
発光チップ１０の製造工程においては、ｎゲート層８６、ｐゲート層８７が空気に曝露される工程が含まれる場合がある。この際、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が３０％以上であると、空気によってｎゲート層８６、ｐゲート層８７の表面が酸化されやすくなる。この場合、ｎゲート層８６、ｐゲート層８７と、これらの層上に設ける電極との接続（例えばｐゲート層８７とｐオーミック電極３３１との接続）が不良となる場合がある。
また、一般に、設定サイリスタＳを構成する半導体層のうち、ｎゲート層８６、ｐゲート層８７は、ｐアノード層８５、ｎカソード層８８と比べてＡｌの含有比率が低い。そして、設定サイリスタＳの駆動電圧は、設定サイリスタＳを構成する半導体層のうちＡｌの含有比率が低い半導体層であるｎゲート層８６、ｐゲート層８７により定まる。付言すると、設定サイリスタＳの駆動電圧は、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が低いほど低く、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が高いほど高い。したがって、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が３０％以上であると、設定サイリスタＳの駆動電圧が高くなり過ぎるため、好ましくない。
【0104】
ｎゲート層８６およびｐゲート層８７のＡｌの含有比率は、後述するように、ＶＣＳＥＬに設けられるｎゲート層８６、ｐゲート層８７から出射された光を吸収する半導体層、より具体的には、ＶＣＳＥＬのｐアノード（ＤＢＲ）層８１、ｎカソード（ＤＢＲ）層８３との関係で定められる。
なお、本実施形態の説明において、Ａｌを含むＩＩＩ－Ｖ族化合物半導体におけるＡｌの含有比率とは、ＩＩＩ－Ｖ族化合物半導体に含まれるＩＩＩ族元素の原子数の和に対するＡｌの原子数の比率を意味する。例えば、ＡｌＧａＡｓにおけるＡｌの含有比率とは、ＡｌＧａＡｓに含まれるＡｌとＧａとの原子数の和に対するＡｌの原子数の比率を意味する。
なお、本実施形態の説明において、Ａｌを含むＩＩＩ－Ｖ族化合物半導体におけるＡｌの含有比率とは、ＩＩＩ－Ｖ族化合物半導体に含まれるＩＩＩ族元素の原子数の和に対するＡｌの原子数の比率を意味する。例えば、ＡｌＧａＡｓにおけるＡｌの含有比率とは、ＡｌＧａＡｓに含まれるＡｌとＧａとの原子数の和に対するＡｌの原子数の比率を意味する。
【0105】
以上のような設定サイリスタＳのｐアノード層８５としては、例えば、不純物濃度１×１０１８／ｃｍ３のｐ型のＡｌＧａＡｓを用いることができる。ｐアノード層８５におけるＡｌの含有比率は、０％～１００％の間で変更してもよい。
ｎゲート層８６としては、例えば、不純物濃度１×１０１７／ｃｍ３のｎ型のＡｌＧａＡｓを用いることができる。ｎゲート層８６におけるＡｌの含有比率は、後述するＶＣＳＥＬのｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３との関係で定めればよい。
ｐゲート層８７としては、例えば、不純物濃度１×１０１７／ｃｍ３のｐ型のＡｌＧａＡｓを用いることができる。ｎゲート層８６におけるＡｌの含有比率は、後述するＶＣＳＥＬのｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３との関係で定めればよい。
ｎカソード層８８としては、例えば、不純物濃度１×１０１８／ｃｍ３のｎ型のＡｌＧａＡｓを用いることができる。ｐアノード層８５におけるＡｌの含有比率は、０％～１００％の間で変更してもよい。
ｎゲート層８６としては、例えば、不純物濃度１×１０１７／ｃｍ３のｎ型のＡｌＧａＡｓを用いることができる。ｎゲート層８６におけるＡｌの含有比率は、後述するＶＣＳＥＬのｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３との関係で定めればよい。
ｐゲート層８７としては、例えば、不純物濃度１×１０１７／ｃｍ３のｐ型のＡｌＧａＡｓを用いることができる。ｎゲート層８６におけるＡｌの含有比率は、後述するＶＣＳＥＬのｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３との関係で定めればよい。
ｎカソード層８８としては、例えば、不純物濃度１×１０１８／ｃｍ３のｎ型のＡｌＧａＡｓを用いることができる。ｐアノード層８５におけるＡｌの含有比率は、０％～１００％の間で変更してもよい。
【0106】
＜ＶＣＳＥＬの層構成＞
ＶＣＳＥＬは、基板８０上に積層されたｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３により構成される。そして、ＶＣＳＥＬは、ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３に挟まれた発光層８２において、光を共振させてレーザ発振させる。ＶＣＳＥＬは、ｐアノード（ＤＢＲ）層８１、ｎカソード（ＤＢＲ）層８３による光の反射率が、例えば９９％以上となるとレーザ発振する。
ＶＣＳＥＬは、基板８０上に積層されたｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３により構成される。そして、ＶＣＳＥＬは、ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３に挟まれた発光層８２において、光を共振させてレーザ発振させる。ＶＣＳＥＬは、ｐアノード（ＤＢＲ）層８１、ｎカソード（ＤＢＲ）層８３による光の反射率が、例えば９９％以上となるとレーザ発振する。
【0107】
本実施形態のＶＣＳＥＬは、複数の設定サイリスタＳの間で、設定サイリスタＳから出射された光を吸収する。ここで、「複数の設定サイリスタＳの間」とは、複数の設定サイリスタＳのうちの一の設定サイリスタＳから出射された光が、他の設定サイリスタＳに到達するまでの経路を意味する。したがって、「複数の設定サイリスタＳの間」には、隣接する設定サイリスタＳ同士の境界に位置するＶＣＳＥＬの半導体層だけでなく、設定サイリスタＳから出射された光が伝播しうる、設定サイリスタＳの直下に位置するＶＣＳＥＬの半導体層等も含む。
【0108】
本実施形態のＶＣＳＥＬは、設定サイリスタＳのｎゲート層８６、ｐゲート層８７から出射された光を吸収する半導体層を含む。付言すると、本実施形態のＶＣＳＥＬは、設定サイリスタＳのｎゲート層８６、ｐゲート層８７から出射された光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体層を含む。
【0109】
ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、上述したように、屈折率差を有する半導体層が複数積層されたＤＢＲ層である。
付言すると、ｐアノード（ＤＢＲ）層８１は、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とを交互に積層した構成を有している。なお、高屈折率層が「相対的に屈折率が高い」とは、低屈折率層と比べて屈折率が高いことを意味する。同様に、低屈折率層が「相対的に屈折率が低い」とは、高屈折率層と比べて屈折率が低いことを意味する。
また、ｎカソード（ＤＢＲ）層８３は、ｐアノード（ＤＢＲ）層８１と同様に、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とを交互に積層した構成を有している。
付言すると、ｐアノード（ＤＢＲ）層８１は、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とを交互に積層した構成を有している。なお、高屈折率層が「相対的に屈折率が高い」とは、低屈折率層と比べて屈折率が高いことを意味する。同様に、低屈折率層が「相対的に屈折率が低い」とは、高屈折率層と比べて屈折率が低いことを意味する。
また、ｎカソード（ＤＢＲ）層８３は、ｐアノード（ＤＢＲ）層８１と同様に、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とを交互に積層した構成を有している。
【0110】
本実施形態のＶＣＳＥＬでは、ｐアノード（ＤＢＲ）層８１の高屈折率層およびｎカソード（ＤＢＲ）層８３の高屈折率層の少なくとも一方を、設定サイリスタＳのｎゲート層８６、ｐゲート層８７から出射された光を吸収する半導体層とすることができる。この場合、ＶＣＳＥＬは、ｐアノード（ＤＢＲ）層８１の高屈折率層およびｎカソード（ＤＢＲ）層８３の高屈折率層の少なくとも一方のバンドギャップエネルギが、設定サイリスタＳのｎゲート層８６、ｐゲート層８７から出射された光に相当するバンドギャップエネルギと比べて小さい。
【0111】
本実施形態では、ｐアノード（ＤＢＲ）層８１の高屈折率層は、ｐ型の不純物がドーピングされた、Ａｌを含むＩＩＩ－Ｖ族化合物半導体により構成されていることが好ましい。同様に、ｎカソード（ＤＢＲ）層８３の高屈折率層は、ｎ型の不純物がドーピングされた、Ａｌを含むＩＩＩ－Ｖ族化合物半導体により構成されていることが好ましい。
ｐアノード（ＤＢＲ）層８１の高屈折率層、およびｎカソード（ＤＢＲ）層８３の高屈折率層を構成するＩＩＩ－Ｖ族化合物半導体としては、設定サイリスタＳのｎゲート層８６およびｐゲート層８７と同様に、例えば、ＡｌＧａＡｓ、ＡｌＧａＮ、ＡｌＡｓ等が挙げられ、ＡｌＧａＡｓを用いることが好ましい。
ｐアノード（ＤＢＲ）層８１の高屈折率層、およびｎカソード（ＤＢＲ）層８３の高屈折率層を構成するＩＩＩ－Ｖ族化合物半導体としては、設定サイリスタＳのｎゲート層８６およびｐゲート層８７と同様に、例えば、ＡｌＧａＡｓ、ＡｌＧａＮ、ＡｌＡｓ等が挙げられ、ＡｌＧａＡｓを用いることが好ましい。
【0112】
ｐアノード（ＤＢＲ）層８１の高屈折率層、およびｎカソード（ＤＢＲ）層８３の高屈折率層が、Ａｌを含むＩＩＩ－Ｖ族化合物半導体により構成されている場合、ｐアノード（ＤＢＲ）層８１の高屈折率層、およびｎカソード（ＤＢＲ）層８３の高屈折率層の少なくとも一方は、Ａｌの含有比率が、設定サイリスタＳのｎゲート層８６およびｐゲート層８７におけるＡｌの含有比率以下となっている。
Ａｌを含むＩＩＩ－Ｖ族化合物半導体は、Ａｌの含有比率が高いほどバンドギャップエネルギが大きく、Ａｌの含有比率が低いほどバンドギャップエネルギが小さい傾向がある。したがって、ｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層におけるＡｌの含有比率をｎゲート層８６およびｐゲート層８７よりも小さくすることで、ｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層のバンドギャップエネルギが、ｎゲート層８６およびｐゲート層８７から出射される光に相当するバンドギャップエネルギよりも小さくなる。これにより、設定サイリスタＳから出射された光が、ＶＣＳＥＬにおけるｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層にて吸収される。
Ａｌを含むＩＩＩ－Ｖ族化合物半導体は、Ａｌの含有比率が高いほどバンドギャップエネルギが大きく、Ａｌの含有比率が低いほどバンドギャップエネルギが小さい傾向がある。したがって、ｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層におけるＡｌの含有比率をｎゲート層８６およびｐゲート層８７よりも小さくすることで、ｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層のバンドギャップエネルギが、ｎゲート層８６およびｐゲート層８７から出射される光に相当するバンドギャップエネルギよりも小さくなる。これにより、設定サイリスタＳから出射された光が、ＶＣＳＥＬにおけるｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層にて吸収される。
【0113】
ここで、ｐアノード（ＤＢＲ）層８１の高屈折率層および低屈折率層には、電気抵抗を低くし、電流を流れやすくする観点から、ｐ型の不純物がドーピングされている。同様の観点から、ｎカソード（ＤＢＲ）層８３の高屈折率層および低屈折率層には、ｎ型の不純物がドーピングされている。そして、ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３における不純物濃度は、設定サイリスタＳにおけるｎゲート層８６およびｐゲート層における不純物濃度と比べて高い。
一般に、化合物半導体では、不純物濃度が高くなると、半導体内において自由に移動できる電子及び正孔（自由キャリア）が増加し、自由キャリア吸収によって光を吸収しやすくなる。したがって、本実施形態では、不純物濃度が高いｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層が、ｎゲート層８６およびｐゲート層８７から出射される光を吸収することが可能であれば、ｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層におけるＡｌの含有比率が、ｎゲート層８６およびｐゲート層８７におけるＡｌの含有比率と比べてわずかに大きくてもよく、これらが等しくてもよい。
なお、ｎゲート層８６およびｐゲート層８７から出射された光を吸収しやすくする観点からは、ｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層におけるＡｌの含有比率は、ｎゲート層８６およびｐゲート層８７におけるＡｌの含有比率以下であることが好ましく、ｎゲート層８６およびｐゲート層８７におけるＡｌの含有比率未満であることが好ましい。
一般に、化合物半導体では、不純物濃度が高くなると、半導体内において自由に移動できる電子及び正孔（自由キャリア）が増加し、自由キャリア吸収によって光を吸収しやすくなる。したがって、本実施形態では、不純物濃度が高いｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層が、ｎゲート層８６およびｐゲート層８７から出射される光を吸収することが可能であれば、ｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層におけるＡｌの含有比率が、ｎゲート層８６およびｐゲート層８７におけるＡｌの含有比率と比べてわずかに大きくてもよく、これらが等しくてもよい。
なお、ｎゲート層８６およびｐゲート層８７から出射された光を吸収しやすくする観点からは、ｐアノード（ＤＢＲ）層８１の高屈折率層、ｎカソード（ＤＢＲ）層８３の高屈折率層におけるＡｌの含有比率は、ｎゲート層８６およびｐゲート層８７におけるＡｌの含有比率以下であることが好ましく、ｎゲート層８６およびｐゲート層８７におけるＡｌの含有比率未満であることが好ましい。
【0114】
本実施形態のＶＣＳＥＬでは、ｐアノード（ＤＢＲ）層８１の低屈折率層は、高屈折率層と比べて屈折率が低く、高屈折率層に対して積層可能な化合物半導体であれば特に限定されないが、ｐ型の不純物がドーピングされた、Ａｌを含むＩＩＩ－Ｖ族化合物半導体により構成されていることが好ましい。同様に、ｎカソード（ＤＢＲ）層８３の高屈折率層は、高屈折率層と比べて屈折率が低く、高屈折率層に対して積層可能な化合物半導体であれば特に限定されないが、ｎ型の不純物がドーピングされた、Ａｌを含むＩＩＩ－Ｖ族化合物半導体により構成されていることが好ましい。
ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３の低屈折率層が、Ａｌを含むＩＩＩ－Ｖ族化合物半導体からなる場合、Ａｌの含有比率は、高屈折率層よりも高く、且つ、３０％以下とすることが好ましい。
ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３の低屈折率層が、Ａｌを含むＩＩＩ－Ｖ族化合物半導体からなる場合、Ａｌの含有比率は、高屈折率層よりも高く、且つ、３０％以下とすることが好ましい。
【0115】
ｐアノード（ＤＢＲ）層８１のそれぞれの高屈折率層の膜厚は、（λ／４ｎｐ１）×０．４以上（λ／４ｎｐ１）×１．２以下の範囲であり、λ／４ｎｐ１とすることが好ましい。ここで、λは、ＶＣＳＥＬの発光層８２から出射される光の波長であり、ｎｐ１は、ｐアノード（ＤＢＲ）層８１の高屈折率層の屈折率である。
同様に、ｎカソード（ＤＢＲ）層８３のそれぞれの高屈折率層の膜厚は、（λ／４ｎｎ１）×０．４以上（λ／４ｎｎ１）×１．２以下の範囲であり、λ／４ｎｎ１とすることが好ましい。ここで、ｎｎ１は、ｎカソード（ＤＢＲ）層８３の高屈折率層の屈折率である。
同様に、ｎカソード（ＤＢＲ）層８３のそれぞれの高屈折率層の膜厚は、（λ／４ｎｎ１）×０．４以上（λ／４ｎｎ１）×１．２以下の範囲であり、λ／４ｎｎ１とすることが好ましい。ここで、ｎｎ１は、ｎカソード（ＤＢＲ）層８３の高屈折率層の屈折率である。
【0116】
なお、ｐアノード（ＤＢＲ）層８１のそれぞれの高屈折率層の膜厚は、ｐアノード（ＤＢＲ）層８１のそれぞれの高屈折率層とそれぞれの低屈折率層とを合わせた膜厚がλ／２となるようにすることが好ましい。したがって、例えばｐアノード（ＤＢＲ）層８１の高屈折率層の膜厚がλ／４ｎｐ１より薄い場合、ｐアノード（ＤＢＲ）層８１の低屈折率層の膜厚をλ／４ｎｐ２（ｎｐ２は、ｐアノード（ＤＢＲ）層８１の低屈折率層の屈折率）より厚くすればよい。
同様に、ｎカソード（ＤＢＲ）層８３のそれぞれの高屈折率層の膜厚は、ｎカソード（ＤＢＲ）層８３のそれぞれの高屈折率層とそれぞれの低屈折率層とを合わせた膜厚がλ／２となるようにする。したがって、例えばｎカソード（ＤＢＲ）層８３の高屈折率層の膜厚がλ／４ｎｎ１より薄い場合、ｎカソード（ＤＢＲ）層８３の低屈折率層の膜厚をλ／４ｎｎ２（ｎｎ２は、ｎカソード（ＤＢＲ）層８３の低屈折率層の屈折率）より厚くすればよい。
同様に、ｎカソード（ＤＢＲ）層８３のそれぞれの高屈折率層の膜厚は、ｎカソード（ＤＢＲ）層８３のそれぞれの高屈折率層とそれぞれの低屈折率層とを合わせた膜厚がλ／２となるようにする。したがって、例えばｎカソード（ＤＢＲ）層８３の高屈折率層の膜厚がλ／４ｎｎ１より薄い場合、ｎカソード（ＤＢＲ）層８３の低屈折率層の膜厚をλ／４ｎｎ２（ｎｎ２は、ｎカソード（ＤＢＲ）層８３の低屈折率層の屈折率）より厚くすればよい。
【0117】
ここで、本実施形態のＶＣＳＥＬでは、ｎカソード（ＤＢＲ）層８３と比べて、基板８０に近いｐアノード（ＤＢＲ）層８１のほうが、設定サイリスタＳから出射された光を吸収しやすいことが好ましい。付言すると、ＶＣＳＥＬでは、ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層とのうち、少なくともｐアノード（ＤＢＲ）層８１の高屈折率層が、ＶＣＳＥＬから出射された光を吸収する半導体層であることが好ましい。
ここで、半導体層が光を吸収すると、それに伴って発熱する場合がある。本実施形態では、基板８０上に積層されるｐアノード（ＤＢＲ）層８１にて設定サイリスタＳから出射された光を吸収することで、光の吸収に伴って生じた熱が基板８０を介して発光チップ１０の外部へ放出されやすくなる。これにより、設定サイリスタＳから出射された光を吸収することにより生じた熱による発光層８２への影響を小さくすることができる。
ここで、半導体層が光を吸収すると、それに伴って発熱する場合がある。本実施形態では、基板８０上に積層されるｐアノード（ＤＢＲ）層８１にて設定サイリスタＳから出射された光を吸収することで、光の吸収に伴って生じた熱が基板８０を介して発光チップ１０の外部へ放出されやすくなる。これにより、設定サイリスタＳから出射された光を吸収することにより生じた熱による発光層８２への影響を小さくすることができる。
【0118】
また、本実施形態のＶＣＳＥＬでは、電流狭窄層８３ａが設けられているｎカソード（ＤＢＲ）層８３と比べて、電流狭窄層を有していないｐアノード（ＤＢＲ）層８１のほうが、設定サイリスタＳから出射された光を吸収しやすいことが好ましい。付言すると、ＶＣＳＥＬでは、ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層とのうち、少なくともｐアノード（ＤＢＲ）層８１の高屈折率層が、ＶＣＳＥＬから出射された光を吸収する半導体層であることが好ましい。
電流狭窄層８３ａは、上述したように、電流が流れにくい電流阻止部βと、電流が流れやすい電流通過部αとが形成されている。そして、ＶＣＳＥＬでは、電流通過部αに電流が集中するため、電流通過部αの近くで発光層８２が発光する。
本実施形態では、電流狭窄層を有しておらず、電流通過部αから離れたｐアノード（ＤＢＲ）層８１にて設定サイリスタＳから出射された光を吸収することで、設定サイリスタＳから出射された光を吸収することにより生じた熱による発光層８２への影響を小さくすることができる。
なお、電流狭窄層から離れた位置で設定サイリスタＳから出射された光を吸収するという観点からは、ｐアノード（ＤＢＲ）層８１が電流狭窄層を有する場合には、ｐアノード（ＤＢＲ）層８１と比べてｎカソード（ＤＢＲ）層の方が、設定サイリスタＳから出射された光を吸収しやすくしてもよい。
電流狭窄層８３ａは、上述したように、電流が流れにくい電流阻止部βと、電流が流れやすい電流通過部αとが形成されている。そして、ＶＣＳＥＬでは、電流通過部αに電流が集中するため、電流通過部αの近くで発光層８２が発光する。
本実施形態では、電流狭窄層を有しておらず、電流通過部αから離れたｐアノード（ＤＢＲ）層８１にて設定サイリスタＳから出射された光を吸収することで、設定サイリスタＳから出射された光を吸収することにより生じた熱による発光層８２への影響を小さくすることができる。
なお、電流狭窄層から離れた位置で設定サイリスタＳから出射された光を吸収するという観点からは、ｐアノード（ＤＢＲ）層８１が電流狭窄層を有する場合には、ｐアノード（ＤＢＲ）層８１と比べてｎカソード（ＤＢＲ）層の方が、設定サイリスタＳから出射された光を吸収しやすくしてもよい。
【0119】
以上のようなＶＣＳＥＬのｐアノード（ＤＢＲ）層８１は、例えば、ｐ型の不純物がドーピングされたＡｌＧａＡｓからなる低屈折率層と、ｐ型の不純物がドーピングされ、低屈折率層と比べてＡｌの含有比率が低いＡｌＧａＡｓからなる高屈折率層とが交互に４０周期積層された半導体層とすることができる。なお、ｐアノード（ＤＢＲ）層８１の低屈折率層を構成するＡｌＧａＡｓにおけるＡｌの含有率、および高屈折率層を構成するＡｌＧａＡｓにおけるＡｌの含有率は、上述した条件を満たすように定めればよい。
また、ｎカソード（ＤＢＲ）層８３は、例えば、ｎ型の不純物がドーピングされたＡｌＧａＡｓからなる低屈折率層と、ｎ型の不純物がドーピングされ、低屈折率層と比べてＡｌの含有比率が低いＡｌＧａＡｓからなる高屈折率層とが交互に１９周期積層された半導体層とすることができる。同様に、ｎカソード（ＤＢＲ）層８３の低屈折率層を構成するＡｌＧａＡｓにおけるＡｌの含有率、および高屈折率層を構成するＡｌＧａＡｓにおけるＡｌの含有率は、上述した条件を満たすように定めればよい。
また、発光層８２は、例えば、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮなどからなる井戸（ウエル）層と、ＡｌＧａＮ、ＧａＮなどからなる障壁（バリア）層とが交互に積層された半導体層とすることができる。
また、ｎカソード（ＤＢＲ）層８３は、例えば、ｎ型の不純物がドーピングされたＡｌＧａＡｓからなる低屈折率層と、ｎ型の不純物がドーピングされ、低屈折率層と比べてＡｌの含有比率が低いＡｌＧａＡｓからなる高屈折率層とが交互に１９周期積層された半導体層とすることができる。同様に、ｎカソード（ＤＢＲ）層８３の低屈折率層を構成するＡｌＧａＡｓにおけるＡｌの含有率、および高屈折率層を構成するＡｌＧａＡｓにおけるＡｌの含有率は、上述した条件を満たすように定めればよい。
また、発光層８２は、例えば、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮなどからなる井戸（ウエル）層と、ＡｌＧａＮ、ＧａＮなどからなる障壁（バリア）層とが交互に積層された半導体層とすることができる。
【0120】
＜基板８０の構成＞
本実施形態の基板８０は、上述したように、ｐ型の基板８０である。基板８０は、例えば、ＶＣＳＥＬを構成するｐアノード（ＤＢＲ）層８１、発光層８２およびｎカソード（ＤＢＲ）層８３等の半導体層をエピタキシャル成長させることができるＩＩＩ－Ｖ族化合物半導体からなる基板を用いることができる。
本実施形態では、基板８０は、設定サイリスタＳから出射される光に相当するバンドギャップエネルギよりもバンドギャップエネルギが小さい半導体からなることが好ましい。より具体的には、基板８０は、設定サイリスタＳから出射された光を吸収する半導体層であるｐアノード（ＤＢＲ）層８１またはｎカソード（ＤＢＲ）層８３の高屈折率層と比べてＡｌの含有比率が小さいＩＩＩ－Ｖ族化合物半導体からなる基板を用いることが好ましく、Ａｌを含まないＧａＡｓ基板を用いることがより好ましい。
本実施形態の基板８０は、上述したように、ｐ型の基板８０である。基板８０は、例えば、ＶＣＳＥＬを構成するｐアノード（ＤＢＲ）層８１、発光層８２およびｎカソード（ＤＢＲ）層８３等の半導体層をエピタキシャル成長させることができるＩＩＩ－Ｖ族化合物半導体からなる基板を用いることができる。
本実施形態では、基板８０は、設定サイリスタＳから出射される光に相当するバンドギャップエネルギよりもバンドギャップエネルギが小さい半導体からなることが好ましい。より具体的には、基板８０は、設定サイリスタＳから出射された光を吸収する半導体層であるｐアノード（ＤＢＲ）層８１またはｎカソード（ＤＢＲ）層８３の高屈折率層と比べてＡｌの含有比率が小さいＩＩＩ－Ｖ族化合物半導体からなる基板を用いることが好ましく、Ａｌを含まないＧａＡｓ基板を用いることがより好ましい。
【0121】
ＶＣＳＥＬでは、設定サイリスタＳから出射され、ｐアノード（ＤＢＲ）層８１またはｎカソード（ＤＢＲ）層８３の高屈折率層で吸収されなかった一部の光が、基板８０まで到達する場合がある。基板８０がＧａＡｓ基板からなる場合、設定サイリスタＳから出射された光が基板８０で吸収され、基板８０からＧａＡｓのバンドギャップエネルギに相当する波長の光が出射される。付言すると、基板８０から出射される光（再発光）は、設定サイリスタＳのｎゲート層８６、ｐゲート層８７のバンドギャップエネルギに相当する波長よりも長波長となる。
したがって、本実施形態では、基板８０がＧａＡｓ基板からなることで、基板８０から出射された再発光が、サイリスタＳのｎゲート層８６、ｐゲート層８７に吸収されない。これにより、基板８０からの再発光によって隣接する設定サイリスタＳがオン状態となることが抑制される。
したがって、本実施形態では、基板８０がＧａＡｓ基板からなることで、基板８０から出射された再発光が、サイリスタＳのｎゲート層８６、ｐゲート層８７に吸収されない。これにより、基板８０からの再発光によって隣接する設定サイリスタＳがオン状態となることが抑制される。
【0122】
（設定サイリスタＳから出射された光の挙動）
続いて、設定サイリスタＳから出射された光の挙動について説明する。
図７は、本実施形態が適用される発光チップ１０において、設定サイリスタＳから出射された光の挙動の一例を説明する図である。図７は、上述した図４と同様に、ＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１と、ＶＣＳＥＬ２と設定サイリスタＳ２とが積層されたアイランド（符号なし）とを示している。
ここでは、図６に示した例と同様に、設定サイリスタＳ１がオン状態になり、設定サイリスタＳ１から光が出射された場合を例に挙げて説明する。
続いて、設定サイリスタＳから出射された光の挙動について説明する。
図７は、本実施形態が適用される発光チップ１０において、設定サイリスタＳから出射された光の挙動の一例を説明する図である。図７は、上述した図４と同様に、ＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１と、ＶＣＳＥＬ２と設定サイリスタＳ２とが積層されたアイランド（符号なし）とを示している。
ここでは、図６に示した例と同様に、設定サイリスタＳ１がオン状態になり、設定サイリスタＳ１から光が出射された場合を例に挙げて説明する。
【0123】
上述したように、本実施形態の発光チップ１０では、ＶＣＳＥＬが、設定サイリスタＳ１から出射された光を吸収する。
具体的に説明すると、設定サイリスタＳ１のｎゲート層８６とｐゲート層８７との間から出射された光の一部は、図７にて矢印Ａで示すように、設定サイリスタＳ１の下方に位置するＶＣＳＥＬ１側へ伝播する。そして、設定サイリスタＳ１から出射された光は、ＶＣＳＥＬ１のｎカソード（ＤＢＲ）層８３に到達すると、ｎカソード（ＤＢＲ）層８３の高屈折率層により、その一部が吸収される。また、ＶＣＳＥＬ１のｎカソード（ＤＢＲ）層８３に吸収されずに通過した光は、ＶＣＳＥＬ１のｐアノード（ＤＢＲ）層８１に到達すると、ｐアノード（ＤＢＲ）層８１の高屈折率層により、その一部が吸収される。
具体的に説明すると、設定サイリスタＳ１のｎゲート層８６とｐゲート層８７との間から出射された光の一部は、図７にて矢印Ａで示すように、設定サイリスタＳ１の下方に位置するＶＣＳＥＬ１側へ伝播する。そして、設定サイリスタＳ１から出射された光は、ＶＣＳＥＬ１のｎカソード（ＤＢＲ）層８３に到達すると、ｎカソード（ＤＢＲ）層８３の高屈折率層により、その一部が吸収される。また、ＶＣＳＥＬ１のｎカソード（ＤＢＲ）層８３に吸収されずに通過した光は、ＶＣＳＥＬ１のｐアノード（ＤＢＲ）層８１に到達すると、ｐアノード（ＤＢＲ）層８１の高屈折率層により、その一部が吸収される。
【0124】
また、本実施形態の発光チップ１０では、隣接するＶＣＳＥＬ１とＶＣＳＥＬ２との間で、ｐアノード（ＤＢＲ）層８１の一部が連続している。そして、設定サイリスタＳ１から出射された光は、ＶＣＳＥＬ１とＶＣＳＥＬ２との境界部分や、ＶＣＳＥＬ２のｐアノード（ＤＢＲ）層８１に到達すると、ｐアノード（ＤＢＲ）層８１の高屈折率層により、その一部が吸収される。
さらに、設定サイリスタＳ１から出射された光は、ＶＣＳＥＬ２のｎカソード（ＤＢＲ）層８３に到達すると、ｎカソード（ＤＢＲ）層８３の高屈折率層により、その一部が吸収される。
さらに、設定サイリスタＳ１から出射された光は、ＶＣＳＥＬ２のｎカソード（ＤＢＲ）層８３に到達すると、ｎカソード（ＤＢＲ）層８３の高屈折率層により、その一部が吸収される。
【0125】
なお、設定サイリスタＳ１から出射された光の一部は、図７にて矢印Ｂで示すように、ｎカソード（ＤＢＲ）層８３およびｐアノード（ＤＢＲ）層８１により吸収されずに、基板８０にまで到達する場合がある。上述したように、基板８０は、ＧａＡｓ等の設定サイリスタＳ１から出射される光に相当するバンドギャップエネルギよりもバンドギャップエネルギが小さい。したがって、設定サイリスタＳ１から出射され基板８０に到達した光は、基板８０に吸収される。そして、図７にて矢印Ｃで示すように、基板８０のバンドギャップエネルギに相当する長波長の光（再発光）が基板８０から出射される。
基板８０から出射された再発光は、ｎゲート層８６、ｐゲート層８７のバンドギャップエネルギよりも小さいため、設定サイリスタＳ２に到達した場合であっても、設定サイリスタＳ２に吸収されない。
基板８０から出射された再発光は、ｎゲート層８６、ｐゲート層８７のバンドギャップエネルギよりも小さいため、設定サイリスタＳ２に到達した場合であっても、設定サイリスタＳ２に吸収されない。
【0126】
以上説明したように、本実施形態の発光チップ１０では、ＶＣＳＥＬが、複数の設定サイリスタＳの間で設定サイリスタＳから出射された光を吸収することで、ＶＣＳＥＬが設定サイリスタＳから出射された光を吸収しない場合と比べて、設定サイリスタＳから出射された光が、他の設定サイリスタＳに伝播されにくくなる。
これにより、他の設定サイリスタがオン状態へ移行することを抑制でき、発光させようとしていないＶＣＳＥＬが誤って点灯することが抑制される。
これにより、他の設定サイリスタがオン状態へ移行することを抑制でき、発光させようとしていないＶＣＳＥＬが誤って点灯することが抑制される。
【0127】
なお、本実施形態では、サイリスタとして設定サイリスタＳから光が出射された場合に、ＶＣＳＥＬにてこの光を吸収する場合を例に挙げて説明した。ここで、上述したように、本実施形態の発光チップ１０では、転送サイリスタＴも設定サイリスタＳと同様の層構成を有しており、転送サイリスタＴがオン状態となった場合に、転送サイリスタＴのｎゲート層８６とｐゲート層８７との間から光が出射される場合がある。本実施形態の発光チップ１０では、上述した例と同様に、ＶＣＳＥＬが、転送サイリスタＴから出射された光を吸収することができる。これにより、発光チップ１０では、転送サイリスタＴから出射された光が、他の転送サイリスタＴや設定サイリスタＳに伝播することが抑制され、点灯させようとしていないＶＣＳＥＬが誤って点灯することが抑制される。
【0128】
（設定サイリスタＳのｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率の違いによる隣接する設定サイリスタＳでの受光量の違い）
続いて、本実施形態の発光チップ１０において、設定サイリスタＳ（例えば設定サイリスタＳ１）から出射され、隣接する設定サイリスタＳ（例えば設定サイリスタＳ２）に到達し受光される光量について説明する。ここでは、設定サイリスタＳのｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率を変えた場合に、設定サイリスタＳで受光される光量（受光量）の違いを説明する。
続いて、本実施形態の発光チップ１０において、設定サイリスタＳ（例えば設定サイリスタＳ１）から出射され、隣接する設定サイリスタＳ（例えば設定サイリスタＳ２）に到達し受光される光量について説明する。ここでは、設定サイリスタＳのｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率を変えた場合に、設定サイリスタＳで受光される光量（受光量）の違いを説明する。
【0129】
表１に、設定サイリスタＳ１をオン状態にして設定サイリスタＳ１を発光させた場合に、設定サイリスタＳ１に隣接する設定サイリスタＳ２での、設定サイリスタＳ１から出射された光の受光量を示す。付言すると、表１には、ｎゲート層８６、ｐゲート層８７としてＡｌＧａＡｓを用い、Ａｌの含有比率を異ならせた場合の設定サイリスタＳ２での受光量の違いを示している。なお、表１では、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が０％の場合（構成例１）における設定サイリスタＳ２での受光量を１として、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が７％（構成例２）、１０％（構成例３）、１５％（構成例４）の場合の設定サイリスタＳ２での受光量を示している。また、構成例１～４の発光チップ１０は、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率以外の設定サイリスタＳおよびＶＣＳＥＬの構成は互いに等しい。
なお、表１の受光量は、コンピュータ装置によるシミュレーションにより得られたものである。
なお、表１の受光量は、コンピュータ装置によるシミュレーションにより得られたものである。
【0130】
【表1】
【0131】
表１に示すように、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が０％から１５％の範囲では、Ａｌの含有比率が高いほど、設定サイリスタＳ２での受光量が低くなることが確認された。
これは、以下の理由によると推測される。すなわち、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が高いほど、ｎゲート層８６、ｐゲート層８７のバンドギャップエネルギが大きくなる。このため、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が高いほど、設定サイリスタＳ１のｎゲート層８６とｐゲート層８７との間から出射された光に相当するバンドギャップエネルギに対し、ＶＣＳＥＬにおけるｐアノード（ＤＢＲ）層８１またはｎカソード（ＤＢＲ）層８３の高屈折率層のバンドギャップエネルギが相対的に小さくなる。これにより、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が高いほど、設定サイリスタＳ１から出射された光が、ＶＣＳＥＬにおけるｐアノード（ＤＢＲ）層８１またはｎカソード（ＤＢＲ）層８３の高屈折率層により吸収されやすくなる。この結果、設定サイリスタＳ２での受光量が低くなったものと推測される。
これは、以下の理由によると推測される。すなわち、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が高いほど、ｎゲート層８６、ｐゲート層８７のバンドギャップエネルギが大きくなる。このため、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が高いほど、設定サイリスタＳ１のｎゲート層８６とｐゲート層８７との間から出射された光に相当するバンドギャップエネルギに対し、ＶＣＳＥＬにおけるｐアノード（ＤＢＲ）層８１またはｎカソード（ＤＢＲ）層８３の高屈折率層のバンドギャップエネルギが相対的に小さくなる。これにより、ｎゲート層８６、ｐゲート層８７におけるＡｌの含有比率が高いほど、設定サイリスタＳ１から出射された光が、ＶＣＳＥＬにおけるｐアノード（ＤＢＲ）層８１またはｎカソード（ＤＢＲ）層８３の高屈折率層により吸収されやすくなる。この結果、設定サイリスタＳ２での受光量が低くなったものと推測される。
【0132】
（発光チップ１０の製造方法）
続いて、本実施形態が適用される発光チップ１０の製造方法の一例について説明する。
発光チップ１０は、半導体積層体形成工程、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）形成工程、半導体積層体分離工程、電流阻止部β形成工程、エッチング工程、保護層９０形成工程、配線、電極形成工程により形成される。
続いて、本実施形態が適用される発光チップ１０の製造方法の一例について説明する。
発光チップ１０は、半導体積層体形成工程、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）形成工程、半導体積層体分離工程、電流阻止部β形成工程、エッチング工程、保護層９０形成工程、配線、電極形成工程により形成される。
【0133】
半導体積層体形成工程では、基板８０上に、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３、トンネル接合層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を順にエピタキシャル成長させて、半導体積層体を形成する。これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などによって積層され、半導体積層体が形成される。
ここで、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３は、発光素子に加工される第１の半導体積層体の一例である。また、トンネル接合層８４に設けられた、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８は、複数のサイリスタ（設定サイリスタＳ、転送サイリスタＴ）に加工される第２の半導体積層体の一例である。なお、基板８０と、基板８０上にエピタキシャル成長させた半導体積層体とが、半導体積層基板の一例である。
ここで、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３は、発光素子に加工される第１の半導体積層体の一例である。また、トンネル接合層８４に設けられた、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８は、複数のサイリスタ（設定サイリスタＳ、転送サイリスタＴ）に加工される第２の半導体積層体の一例である。なお、基板８０と、基板８０上にエピタキシャル成長させた半導体積層体とが、半導体積層基板の一例である。
【0134】
続いて、ｎオーミック電極形成工程では、まず、ｎカソード層８８上に、ｎオーミック電極３２１、３２３、３２４などが形成される。
ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）は、例えばｎカソード層８８などのｎ型の半導体層とオーミックコンタクトが取りやすいＧｅを含むＡｕ（ＡｕＧｅ）などである。
そして、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）は、例えばリフトオフ法などにより形成される。
ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）は、例えばｎカソード層８８などのｎ型の半導体層とオーミックコンタクトが取りやすいＧｅを含むＡｕ（ＡｕＧｅ）などである。
そして、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）は、例えばリフトオフ法などにより形成される。
【0135】
続いて、半導体積層体分離工程では、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４、ｎカソード（ＤＢＲ）層８３、発光層８２、ｐアノード（ＤＢＲ）層８１を順にエッチングし、アイランド３０１、３０２などのアイランドに分離する。このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）などを用いたウェットエッチングで行ってもよく、例えば塩化ホウ素などを用いた異方性ドライエッチング（ＲＩＥ）で行ってもよい。この半導体積層体分離工程におけるエッチングは、メサエッチング又はポストエッチングと呼ばれることがある。
【0136】
続いて、電流阻止部形成工程では、半導体積層体分離工程により、側面が露出した電流狭窄層８３ｂを側面から酸化して、電流を阻止する電流阻止部βを形成する。酸化されないで残った部分が電流通過部αとなる。
電流狭窄層８３ｂの酸化は、例えば、３００～４００℃での水蒸気酸化により、ＡｌＧａＡｓなどである電流狭窄層８３ｂのＡｌを酸化させることで行う。このとき、露出した側面から酸化が進行し、アイランド３０１、３０２などのアイランドの周囲にＡｌの酸化物であるＡｌ２Ｏ３による電流阻止部βが形成される。電流狭窄層８３ｂの酸化されなかった部分が、電流通過部αとなる。
電流狭窄層８３ｂの酸化は、例えば、３００～４００℃での水蒸気酸化により、ＡｌＧａＡｓなどである電流狭窄層８３ｂのＡｌを酸化させることで行う。このとき、露出した側面から酸化が進行し、アイランド３０１、３０２などのアイランドの周囲にＡｌの酸化物であるＡｌ２Ｏ３による電流阻止部βが形成される。電流狭窄層８３ｂの酸化されなかった部分が、電流通過部αとなる。
【0137】
ｐゲート層出しエッチング工程では、ｎカソード層８８をエッチングして、ｐゲート層８７を露出させる。
このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。
このエッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）を用いたウェットエッチングで行ってもよく、例えば塩化ホウ素を用いた異方性ドライエッチングで行ってもよい。
【0138】
ｐオーミック電極形成工程では、ｐゲート層８７上に、ｐオーミック電極３３１、３３２などが形成される。
ｐオーミック電極（ｐオーミック電極３３１、３３２など）は、例えばｐゲート層８７などのｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
そして、ｐオーミック電極（ｐオーミック電極３３１、３３２など）は、例えばリフトオフ法などにより形成される。
ｐオーミック電極（ｐオーミック電極３３１、３３２など）は、例えばｐゲート層８７などのｐ型の半導体層とオーミックコンタクトが取りやすいＺｎを含むＡｕ（ＡｕＺｎ）などである。
そして、ｐオーミック電極（ｐオーミック電極３３１、３３２など）は、例えばリフトオフ法などにより形成される。
【0139】
保護層形成工程では、例えばＳｉＯ２、ＳｉＯＮ、ＳｉＮなどの絶縁性材料によりアイランド３０１、３０２などの表面を覆うように、保護層９０が形成される。
そして、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）及びｐオーミック電極（ｐオーミック電極３３１、３３２など）の上の保護層９０にスルーホール（開口）が設けられる。
そして、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）及びｐオーミック電極（ｐオーミック電極３３１、３３２など）の上の保護層９０にスルーホール（開口）が設けられる。
【0140】
配線等形成工程では、保護層９０に設けられたスルーホールを介して、ｎオーミック電極（ｎオーミック電極３２１、３２３、３２４など）及びｐオーミック電極（ｐオーミック電極３３１、３３２など）を接続する配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５など）、裏面電極９１、遮光層９５が形成される。
配線、裏面電極９１、遮光層９５は、Ａｕ、Ａｌなどである。
配線、裏面電極９１、遮光層９５は、Ａｕ、Ａｌなどである。
【0141】
以上の工程により、本実施形態の発光チップ１０が得られる。
なお、本実施形態の発光チップ１０は、ＶＣＳＥＬと設定サイリスタＳとを積層させている。これにより、発光チップ１０は、転送サイリスタＴと設定サイリスタＳとにより、ＶＣＳＥＬを個別に点灯させる自己走査型となる。これにより、発光チップ１０に設けられる端子の数が少なくなり、発光チップ１０及び光源装置１が小型になる。
なお、本実施形態の発光チップ１０は、ＶＣＳＥＬと設定サイリスタＳとを積層させている。これにより、発光チップ１０は、転送サイリスタＴと設定サイリスタＳとにより、ＶＣＳＥＬを個別に点灯させる自己走査型となる。これにより、発光チップ１０に設けられる端子の数が少なくなり、発光チップ１０及び光源装置１が小型になる。
【0142】
［実施形態２］
実施形態１の発光チップ１０では、ＶＣＳＥＬがｐアノード（ＤＢＲ）層８１、発光層８２およびｎカソード（ＤＢＲ）層８３を備え、ｐアノード（ＤＢＲ）層８１またはｎカソード（ＤＢＲ）層８３により吸収する例を説明した。実施形態２の発光チップ１０では、ＶＣＳＥＬが、ｐアノード（ＤＢＲ）層８１、発光層８２およびｎカソード（ＤＢＲ）層８３に加えて、設定サイリスタＳから出射された光を吸収可能な吸収層８９を備えている点で、実施形態１とは異なっている。
図８は、実施形態２が適用される発光チップ１０を説明する図であり、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの拡大断面図の一例である。図８では、上述した図４と同様に、ＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１と、ＶＣＳＥＬ２と設定サイリスタＳ２とが積層されたアイランド（符号なし）とを示している。なお、図８において、図４等に示した実施形態１の発光チップ１０と同様の構成については同じ符号を用い、ここでは、詳細な説明は省略する。
実施形態１の発光チップ１０では、ＶＣＳＥＬがｐアノード（ＤＢＲ）層８１、発光層８２およびｎカソード（ＤＢＲ）層８３を備え、ｐアノード（ＤＢＲ）層８１またはｎカソード（ＤＢＲ）層８３により吸収する例を説明した。実施形態２の発光チップ１０では、ＶＣＳＥＬが、ｐアノード（ＤＢＲ）層８１、発光層８２およびｎカソード（ＤＢＲ）層８３に加えて、設定サイリスタＳから出射された光を吸収可能な吸収層８９を備えている点で、実施形態１とは異なっている。
図８は、実施形態２が適用される発光チップ１０を説明する図であり、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの拡大断面図の一例である。図８では、上述した図４と同様に、ＶＣＳＥＬ１と設定サイリスタＳ１とが積層されたアイランド３０１と、ＶＣＳＥＬ２と設定サイリスタＳ２とが積層されたアイランド（符号なし）とを示している。なお、図８において、図４等に示した実施形態１の発光チップ１０と同様の構成については同じ符号を用い、ここでは、詳細な説明は省略する。
【0143】
図８に示すように、実施形態２の発光チップ１０は、ＶＣＳＥＬが、ｐアノード（ＤＢＲ）層８１と、発光層８２との間に、設定サイリスタＳから出射された光を吸収可能な吸収層８９を備えている。
実施形態２のＶＣＳＥＬでは、吸収層８９の一部が、ｐアノード（ＤＢＲ）層８１と同様に、隣接するＶＣＳＥＬとの間で連続している。
実施形態２のＶＣＳＥＬでは、吸収層８９の一部が、ｐアノード（ＤＢＲ）層８１と同様に、隣接するＶＣＳＥＬとの間で連続している。
【0144】
吸収層８９は、基板８０に格子整合し、且つ設定サイリスタＳから出射された光を吸収可能であれば、その材料は特に限定されない。
また、吸収層８９による設定サイリスタＳから出射された光の吸収は、設定サイリスタＳから出射された光と吸収層８９とのバンドギャップエネルギの差によるバンド端吸収であってもよく、吸収層８９に含まれる不純物等による自由キャリア吸収であってもよい。
また、吸収層８９による設定サイリスタＳから出射された光の吸収は、設定サイリスタＳから出射された光と吸収層８９とのバンドギャップエネルギの差によるバンド端吸収であってもよく、吸収層８９に含まれる不純物等による自由キャリア吸収であってもよい。
【0145】
吸収層８９としては、例えば、ＩＩＩ－Ｖ族化合部半導体を用いることができる。吸収層８９としては、ｐアノード（ＤＢＲ）層８１やｎカソード（ＤＢＲ）層８３等と同様に、ＡｌＧａＡｓ、ＡｌＧａＮ、ＡｌＡｓ等のＡｌを含むＩＩＩ－Ｖ族化合物半導体を用いることができる。また、吸収層８９としては、ＧａＩｎＰ、ＧａＩｎＡｓ、ＧａＩｎＮＡｓ等のようにＡｌを含まないＩＩＩ－Ｖ族化合物半導体を用いてもよい。
また、吸収層８９には、設定サイリスタＳから出射された光を吸収しやすくするために、不純物がドーピングされていてもよい。
また、吸収層８９は、一種の化合物半導体からなる単一の層から構成されていてもよく、異なる化合物半導体からなる複数の層から構成されていてもよい。
また、吸収層８９には、設定サイリスタＳから出射された光を吸収しやすくするために、不純物がドーピングされていてもよい。
また、吸収層８９は、一種の化合物半導体からなる単一の層から構成されていてもよく、異なる化合物半導体からなる複数の層から構成されていてもよい。
【0146】
本実施形態の吸収層８９の膜厚は、設定サイリスタＳから出射される光の波長よりも厚いことが好ましい。吸収層８９の膜厚が設定サイリスタＳから出射される光の波長よりも厚いことで、自由キャリア吸収により設定サイリスタＳから出射された光を吸収しやすくなる。
【0147】
なお、図８に示した発光チップ１０では、吸収層８９を、ＶＣＳＥＬのｐアノード（ＤＢＲ）層８１と発光層８２との間に設けているが、これに限られない。例えば、吸収層８９を、ＶＣＳＥＬの発光層８２とｎカソード（ＤＢＲ）層８３との間に設けてもよく、ｐアノード（ＤＢＲ）層８１と発光層８２との間と、発光層８２とｎカソード（ＤＢＲ）層８３との間との双方に設けてもよい。
【0148】
以上、本発明の各実施形態について説明したが、本発明の技術的範囲は上記実施形態には限定されない。
例えば、上述した実施形態の光源装置１では、制御部１１０と発光チップ１０の転送部１２を、設定サイリスタＳを個別に駆動してオン状態に移行させる駆動部とする例を説明したが、制御部１１０から直に設定サイリスタＳに信号を送って設定サイリスタＳ２を個別に駆動してもよい。
例えば、上述した実施形態の光源装置１では、制御部１１０と発光チップ１０の転送部１２を、設定サイリスタＳを個別に駆動してオン状態に移行させる駆動部とする例を説明したが、制御部１１０から直に設定サイリスタＳに信号を送って設定サイリスタＳ２を個別に駆動してもよい。
【0149】
その他、本発明の技術思想の範囲から逸脱しない様々な変更や構成の代替は、本発明に含まれる。
【0150】
（付記）
（（（１）））
基板と、
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタとを備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
発光部品。
（（（２）））
前記発光素子は、前記サイリスタから出射される光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体層を有することを特徴とする（（（１）））に記載の発光部品。
（（（３）））
前記サイリスタは、Ａｌを含む半導体からなるゲート層を含み、
前記発光素子の前記半導体層は、Ａｌを含み且つＡｌの含有比率が前記ゲート層のＡｌの含有比率以下であることを特徴とする（（（２）））に記載の発光部品。
（（（４）））
前記サイリスタの前記ゲート層は、Ａｌの含有比率が３０％未満であることを特徴とする（（（３）））に記載の発光部品。
（（（５）））
前記発光素子の前記半導体層は、λを前記発光領域による発光波長、ｎを当該半導体層の屈折率とした場合に、厚さが（λ／４ｎ）×０．４以上（λ／４ｎ）×１．２以下であることを特徴とする（（（２）））乃至（（（４）））のいずれか１つに記載の発光部品。
（（（６）））
複数の前記サイリスタは、複数の前記発光素子に対して前記基板とは反対側に積層されていることを特徴とする（（（１）））乃至（（（５）））のいずれか１つに記載の発光部品。
（（（７）））
前記発光素子は、複数の前記サイリスタのうちの一のサイリスタに対応する第１の領域と、当該一のサイリスタと隣接する他のサイリスタに対応する第２の領域とを有し、当該第１の領域と当該第２の領域との少なくとも一部が連続していることを特徴とする（（（６）））に記載の発光部品。
（（（８）））
前記発光素子は、前記基板に積層され前記第１の領域と前記第２の領域とに亘って連続している下部半導体層と、当該下部半導体層に積層され当該第１の領域と当該第２の領域との間で分割されている上部半導体層とを含むことを特徴とする（（（７）））に記載の発光部品。
（（（９）））
前記発光素子は、前記基板上に積層されている下部半導体層と、当該下部半導体層上に積層されている発光層と、当該発光層上に積層されている上部半導体層とを有し、当該上部半導体層と比べて当該下部半導体層のほうが前記サイリスタから出射された光を吸収しやすいことを特徴とする（（（６）））に記載の発光部品。
（（（１０）））
前記発光素子は、発光波長よりも膜厚が厚く、前記サイリスタから出射された光を吸収する吸収層を含むことを特徴とする（（（１）））乃至（（（９）））のいずれか１つに記載の発光部品。
（（（１１）））
前記発光素子は、前記基板に積層されている下部半導体層と、当該下部半導体層上に積層されている発光層と、当該発光層上に積層されている上部半導体層とを含み、前記吸収層は、当該下部半導体層と当該上部半導体層との間に設けられていることを特徴とする（（（１０）））に記載の発光部品。
（（（１２）））
基板と、
前記基板上に設けられ、発光素子に加工される第１の半導体積層体と、
前記第１の半導体積層体に積層され、ゲート層を含み、複数のサイリスタに加工される第２の半導体積層体とを備え、
前記第１の半導体積層体は、前記第２の半導体積層体の前記ゲート層と比べてバンドギャップエネルギが小さい半導体層を含む
半導体積層基板。
（（（１３）））
基板と、
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、
複数の前記サイリスタを個別に駆動してオン状態に移行させる駆動部と
を備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
発光装置。
（（（１４）））
基板と、
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、
複数の前記サイリスタを個別に駆動し、それぞれの前記発光領域を予め定められたタイミングで発光させる駆動部と、
それぞれの前記発光領域からの光が対象物で反射した反射光に基づいて、当該対象物に関する情報を取得する取得部と
を備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
測定装置。
（（（１）））
基板と、
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタとを備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
発光部品。
（（（２）））
前記発光素子は、前記サイリスタから出射される光に相当するバンドギャップエネルギと比べてバンドギャップエネルギが小さい半導体層を有することを特徴とする（（（１）））に記載の発光部品。
（（（３）））
前記サイリスタは、Ａｌを含む半導体からなるゲート層を含み、
前記発光素子の前記半導体層は、Ａｌを含み且つＡｌの含有比率が前記ゲート層のＡｌの含有比率以下であることを特徴とする（（（２）））に記載の発光部品。
（（（４）））
前記サイリスタの前記ゲート層は、Ａｌの含有比率が３０％未満であることを特徴とする（（（３）））に記載の発光部品。
（（（５）））
前記発光素子の前記半導体層は、λを前記発光領域による発光波長、ｎを当該半導体層の屈折率とした場合に、厚さが（λ／４ｎ）×０．４以上（λ／４ｎ）×１．２以下であることを特徴とする（（（２）））乃至（（（４）））のいずれか１つに記載の発光部品。
（（（６）））
複数の前記サイリスタは、複数の前記発光素子に対して前記基板とは反対側に積層されていることを特徴とする（（（１）））乃至（（（５）））のいずれか１つに記載の発光部品。
（（（７）））
前記発光素子は、複数の前記サイリスタのうちの一のサイリスタに対応する第１の領域と、当該一のサイリスタと隣接する他のサイリスタに対応する第２の領域とを有し、当該第１の領域と当該第２の領域との少なくとも一部が連続していることを特徴とする（（（６）））に記載の発光部品。
（（（８）））
前記発光素子は、前記基板に積層され前記第１の領域と前記第２の領域とに亘って連続している下部半導体層と、当該下部半導体層に積層され当該第１の領域と当該第２の領域との間で分割されている上部半導体層とを含むことを特徴とする（（（７）））に記載の発光部品。
（（（９）））
前記発光素子は、前記基板上に積層されている下部半導体層と、当該下部半導体層上に積層されている発光層と、当該発光層上に積層されている上部半導体層とを有し、当該上部半導体層と比べて当該下部半導体層のほうが前記サイリスタから出射された光を吸収しやすいことを特徴とする（（（６）））に記載の発光部品。
（（（１０）））
前記発光素子は、発光波長よりも膜厚が厚く、前記サイリスタから出射された光を吸収する吸収層を含むことを特徴とする（（（１）））乃至（（（９）））のいずれか１つに記載の発光部品。
（（（１１）））
前記発光素子は、前記基板に積層されている下部半導体層と、当該下部半導体層上に積層されている発光層と、当該発光層上に積層されている上部半導体層とを含み、前記吸収層は、当該下部半導体層と当該上部半導体層との間に設けられていることを特徴とする（（（１０）））に記載の発光部品。
（（（１２）））
基板と、
前記基板上に設けられ、発光素子に加工される第１の半導体積層体と、
前記第１の半導体積層体に積層され、ゲート層を含み、複数のサイリスタに加工される第２の半導体積層体とを備え、
前記第１の半導体積層体は、前記第２の半導体積層体の前記ゲート層と比べてバンドギャップエネルギが小さい半導体層を含む
半導体積層基板。
（（（１３）））
基板と、
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、
複数の前記サイリスタを個別に駆動してオン状態に移行させる駆動部と
を備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
発光装置。
（（（１４）））
基板と、
前記基板上に設けられ、それぞれが発光領域を有する複数の発光素子と、
オン状態になることでそれぞれの前記発光素子の前記発光領域を発光させ、または当該発光領域の発光量を増加させる複数のサイリスタと、
複数の前記サイリスタを個別に駆動し、それぞれの前記発光領域を予め定められたタイミングで発光させる駆動部と、
それぞれの前記発光領域からの光が対象物で反射した反射光に基づいて、当該対象物に関する情報を取得する取得部と
を備え、
前記発光素子は、複数の前記サイリスタの間で、当該サイリスタから出射された光を吸収する
測定装置。
【0151】
（（（１）））に係る発光部品によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（２）））に係る発光部品によれば、サイリスタから出射される光と比べてバンドギャップエネルギが小さい半導体層を含まない場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
（（（３）））に係る発光部品によれば、半導体層が、ゲート層よりもＡｌの含有比率が大きい半導体からなる場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
（（（４）））に係る発光部品によれば、ゲート層におけるＡｌの含有比率が３０％以上である場合と比べて、サイリスタの特性の低下を抑制できる。
（（（５）））に係る発光部品によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（６）））に係る発光部品によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（７）））に係る発光部品によれば、発光素子がサイリスタから出射された光を吸収しない場合と比べて、第１の領域と第２の領域とが連続している部分を介して、一のサイリスタから出射された光が他のサイリスタに伝播しにくくなる。
（（（８）））に係る発光部品によれば、発光素子がサイリスタから出射された光を吸収しない場合と比べて、下部半導体層を介して、一のサイリスタから出射された光が他のサイリスタに伝播しにくくなる。
（（（９）））に係る発光部品によれば、発光素子がサイリスタから出射された光を吸収しない場合と比べて、下部半導体層を介して、一のサイリスタから出射された光が他のサイリスタに伝播しにくくなる。
（（（１０）））に係る発光部品によれば、発光素子が吸収層を含まない場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
（（（１１）））に係る発光部品によれば、吸収層が下部半導体層と上部半導体層との間にない場合と比べて、サイリスタからの光が、下部半導体層に到達するまでに吸収されやすくなり、下部半導体層を介して他のサイリスタに伝播されにくくなる。
（（（１２）））に係る半導体積層基板によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（１３）））に係る発光装置によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（１４）））に係る測定装置によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（２）））に係る発光部品によれば、サイリスタから出射される光と比べてバンドギャップエネルギが小さい半導体層を含まない場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
（（（３）））に係る発光部品によれば、半導体層が、ゲート層よりもＡｌの含有比率が大きい半導体からなる場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
（（（４）））に係る発光部品によれば、ゲート層におけるＡｌの含有比率が３０％以上である場合と比べて、サイリスタの特性の低下を抑制できる。
（（（５）））に係る発光部品によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（６）））に係る発光部品によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（７）））に係る発光部品によれば、発光素子がサイリスタから出射された光を吸収しない場合と比べて、第１の領域と第２の領域とが連続している部分を介して、一のサイリスタから出射された光が他のサイリスタに伝播しにくくなる。
（（（８）））に係る発光部品によれば、発光素子がサイリスタから出射された光を吸収しない場合と比べて、下部半導体層を介して、一のサイリスタから出射された光が他のサイリスタに伝播しにくくなる。
（（（９）））に係る発光部品によれば、発光素子がサイリスタから出射された光を吸収しない場合と比べて、下部半導体層を介して、一のサイリスタから出射された光が他のサイリスタに伝播しにくくなる。
（（（１０）））に係る発光部品によれば、発光素子が吸収層を含まない場合と比べて、サイリスタから出射された光を発光素子で吸収しやすくなる。
（（（１１）））に係る発光部品によれば、吸収層が下部半導体層と上部半導体層との間にない場合と比べて、サイリスタからの光が、下部半導体層に到達するまでに吸収されやすくなり、下部半導体層を介して他のサイリスタに伝播されにくくなる。
（（（１２）））に係る半導体積層基板によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（１３）））に係る発光装置によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
（（（１４）））に係る測定装置によれば、発光素子または発光素子に加工される半導体積層体がサイリスタから出射される光を吸収しない場合と比べて、サイリスタから出射された光が他のサイリスタに伝播されにくくすることができる。
【符号の説明】
【0152】
１…光源装置、５…３Ｄセンサ、１０…発光チップ、１１…発光部、１２…転送部、１１０…制御部、８１…ｐアノード（ＤＢＲ）層、８２…発光層、８３…ｎカソード（ＤＢＲ）層、８４…トンネル接合層、８５…ｐアノード層、８６…ｎゲート層、８７…ｐゲート層、８８…ｎカソード層、８０…基板、１００…計測装置、２００…計測制御部、Ｓ…設定サイリスタ、Ｔ…転送サイリスタ、ＶＣＳＥＬ…垂直共振器面発光レーザ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
