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特開2024-48240半導体積層基板、発光部品、発光装置、測定装置および半導体積層基板の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024048240
(43)【公開日】2024-04-08
(54)【発明の名称】半導体積層基板、発光部品、発光装置、測定装置および半導体積層基板の製造方法
(51)【国際特許分類】
H01S 5/026 20060101AFI20240401BHJP
G01S 7/481 20060101ALI20240401BHJP
【ＦＩ】
H01S5/026
G01S7/481 Z
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022154167
(22)【出願日】2022-09-27
(71)【出願人】
【識別番号】000005496
【氏名又は名称】富士フイルムビジネスイノベーション株式会社
(71)【出願人】
【識別番号】306037311
【氏名又は名称】富士フイルム株式会社
(74)【代理人】
【識別番号】100104880
【弁理士】
【氏名又は名称】古部 次郎
(74)【代理人】
【識別番号】100125346
【弁理士】
【氏名又は名称】尾形 文雄
(72)【発明者】
【氏名】近藤 崇
(72)【発明者】
【氏名】村田 道昭
(72)【発明者】
【氏名】西崎 早織
(72)【発明者】
【氏名】樋口 貴史
【テーマコード（参考）】
5F173
5J084
【Ｆターム（参考）】
5F173AC03
5F173AC13
5F173AC52
5F173AD04
5F173AD30
5F173AG21
5F173AH22
5F173AP05
5F173AP09
5J084AA05
5J084AA13
5J084AD01
5J084BA04
5J084BA07
5J084EA33
(57)【要約】
【課題】発光素子の共振とサイリスタの影響による共振とが同じ共振波長を有する場合と比較して、発光素子の共振波長を把握し易くした半導体積層基板等を提供する。
【解決手段】半導体積層基板は、基板と、基板の上に設けられ、発光素子に加工される第１の半導体積層体、および、第１の半導体積層体の上に設けられ、少なくとも１つのサイリスタに加工される第２の半導体積層体を含む積層構造と、を備え、サイリスタの影響による２つの共振波長が、発光素子の共振波長の両側に位置するように、積層構造の調整が行われたことを特徴とする。
【選択図】図７
【解決手段】半導体積層基板は、基板と、基板の上に設けられ、発光素子に加工される第１の半導体積層体、および、第１の半導体積層体の上に設けられ、少なくとも１つのサイリスタに加工される第２の半導体積層体を含む積層構造と、を備え、サイリスタの影響による２つの共振波長が、発光素子の共振波長の両側に位置するように、積層構造の調整が行われたことを特徴とする。
【選択図】図７
【特許請求の範囲】
【請求項1】
基板と、
前記基板の上に設けられ、発光素子に加工される第１の半導体積層体、および、当該第１の半導体積層体の上に設けられ、少なくとも１つのサイリスタに加工される第２の半導体積層体を含む積層構造と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、半導体積層基板。
前記基板の上に設けられ、発光素子に加工される第１の半導体積層体、および、当該第１の半導体積層体の上に設けられ、少なくとも１つのサイリスタに加工される第２の半導体積層体を含む積層構造と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、半導体積層基板。
【請求項2】
前記積層構造の調整は、前記第２の半導体積層体のうち、少なくとも１つの層の厚さの調整により行われたことを特徴とする、請求項１記載の半導体積層基板。
【請求項3】
前記第２の半導体積層体は、少なくともアノード層と第１ゲート層と第２ゲート層とカソード層とを備え、
前記積層構造の調整は、前記第２の半導体積層体の前記アノード層および前記カソード層の少なくとも一方の厚さの調整により行われたことを特徴とする、請求項２記載の半導体積層基板。
前記積層構造の調整は、前記第２の半導体積層体の前記アノード層および前記カソード層の少なくとも一方の厚さの調整により行われたことを特徴とする、請求項２記載の半導体積層基板。
【請求項4】
前記積層構造の調整は、前記アノード層および前記カソード層の少なくとも一方を前記第１ゲート層および前記第２ゲート層よりも厚くして行われたことを特徴とする、請求項３記載の半導体積層基板。
【請求項5】
前記積層構造は、前記第１の半導体積層体および前記第２の半導体積層体の間に設けられた中間層を含み、
前記積層構造の調整は、前記中間層の厚さの調整により行われたことを特徴とする、請求項１記載の半導体積層基板。
前記積層構造の調整は、前記中間層の厚さの調整により行われたことを特徴とする、請求項１記載の半導体積層基板。
【請求項6】
前記中間層は、ｎ型半導体により構成されることを特徴とする、請求項５に記載の半導体積層基板。
【請求項7】
前記積層構造の調整は、前記サイリスタの影響による２つの共振波長の間隔を１００％として、前記発光素子の共振波長が当該サイリスタの影響による２つの共振波長の平均から±３０％の範囲内に位置するように行われたことを特徴とする、請求項１に記載の半導体積層基板。
【請求項8】
第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、
前記第１の半導体積層体により構成される、少なくとも１つの発光素子と、
前記第２の半導体積層体により構成され、オン状態となることで前記発光素子を発光または発光量を増大させる、少なくとも１つのサイリスタと、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光部品。
前記第１の半導体積層体により構成される、少なくとも１つの発光素子と、
前記第２の半導体積層体により構成され、オン状態となることで前記発光素子を発光または発光量を増大させる、少なくとも１つのサイリスタと、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光部品。
【請求項9】
第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、
前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、
前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光装置。
前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、
前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光装置。
【請求項10】
第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、
前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、
前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、
前記発光部から出射され対象物で反射された光に基づいて、当該対象物に係る測定を行う測定部と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、測定装置。
前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、
前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、
前記発光部から出射され対象物で反射された光に基づいて、当該対象物に係る測定を行う測定部と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、測定装置。
【請求項11】
基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、
前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、
前記第２の積層体形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように厚さが決定された半導体層を形成することを特徴とする、半導体積層基板の製造方法。
前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、
前記第２の積層体形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように厚さが決定された半導体層を形成することを特徴とする、半導体積層基板の製造方法。
【請求項12】
基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、
前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、中間層を形成する中間層形成工程と、
前記中間層形成工程により形成された前記中間層の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、
前記中間層形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように決定された前記中間層を形成することを特徴とする、半導体積層基板の製造方法。
前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、中間層を形成する中間層形成工程と、
前記中間層形成工程により形成された前記中間層の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、
前記中間層形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように決定された前記中間層を形成することを特徴とする、半導体積層基板の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体積層基板、発光部品、発光装置、測定装置および半導体積層基板の製造方法に関する。
【背景技術】
【0002】
特許文献１には、基板と、基板上に設けられ発光素子に加工される第１の半導体積層体と、トンネル接合層または金属的な導電性を有するＩＩＩ－Ｖ族化合物層を介して、第１の半導体積層体上に設けられ、サイリスタを含んで発光素子を駆動する駆動部に加工される第２の半導体積層体と、を備える半導体積層基板について記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－００６５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
発光素子を含む製品の品質の評価等にあたっては、製品の反射プロファイルから把握された発光素子の共振波長が利用される。
ここで、同じ基板の上に発光素子と発光素子の駆動に用いられるサイリスタとを積層した場合、製品の反射プロファイルには、発光素子の共振だけでなくサイリスタの影響による共振の情報が含まれる。このような製品において、発光素子の共振とサイリスタの影響による共振とが同じ共振波長を有する場合、反射プロファイルから発光素子の共振波長を把握することが困難になる。
本発明は、発光素子の共振とサイリスタの影響による共振とが同じ共振波長を有する場合と比較して、発光素子の共振波長を把握し易くした半導体積層基板等を提供することを目的とする。
ここで、同じ基板の上に発光素子と発光素子の駆動に用いられるサイリスタとを積層した場合、製品の反射プロファイルには、発光素子の共振だけでなくサイリスタの影響による共振の情報が含まれる。このような製品において、発光素子の共振とサイリスタの影響による共振とが同じ共振波長を有する場合、反射プロファイルから発光素子の共振波長を把握することが困難になる。
本発明は、発光素子の共振とサイリスタの影響による共振とが同じ共振波長を有する場合と比較して、発光素子の共振波長を把握し易くした半導体積層基板等を提供することを目的とする。
【課題を解決するための手段】
【0005】
請求項１に記載の発明は、基板と、前記基板の上に設けられ、発光素子に加工される第１の半導体積層体、および、当該第１の半導体積層体の上に設けられ、少なくとも１つのサイリスタに加工される第２の半導体積層体を含む積層構造と、を備え、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、半導体積層基板である。
請求項２に記載の発明は、前記積層構造の調整は、前記第２の半導体積層体のうち、少なくとも１つの層の厚さの調整により行われたことを特徴とする、請求項１記載の半導体積層基板である。
請求項３に記載の発明は、前記第２の半導体積層体は、少なくともアノード層と第１ゲート層と第２ゲート層とカソード層とを備え、前記積層構造の調整は、前記第２の半導体積層体の前記アノード層および前記カソード層の少なくとも一方の厚さの調整により行われたことを特徴とする、請求項２記載の半導体積層基板である。
請求項４に記載の発明は、前記積層構造の調整は、前記アノード層および前記カソード層の少なくとも一方を前記第１ゲート層および前記第２ゲート層よりも厚くして行われたことを特徴とする、請求項３記載の半導体積層基板である。
請求項５に記載の発明は、前記積層構造は、前記第１の半導体積層体および前記第２の半導体積層体の間に設けられた中間層を含み、前記積層構造の調整は、前記中間層の厚さの調整により行われたことを特徴とする、請求項１記載の半導体積層基板である。
請求項６に記載の発明は、前記中間層は、ｎ型半導体により構成されることを特徴とする、請求項５に記載の半導体積層基板である。
請求項７に記載の発明は、前記積層構造の調整は、前記サイリスタの影響による２つの共振波長の間隔を１００％として、前記発光素子の共振波長が当該サイリスタの影響による２つの共振波長の平均から±３０％の範囲内に位置するように行われたことを特徴とする、請求項１に記載の半導体積層基板である。
請求項８に記載の発明は、第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、前記第１の半導体積層体により構成される、少なくとも１つの発光素子と、前記第２の半導体積層体により構成され、オン状態となることで前記発光素子を発光または発光量を増大させる、少なくとも１つのサイリスタと、を備え、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光部品である。
請求項９に記載の発明は、第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、を備え、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光装置である。
請求項１０に記載の発明は、第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、前記発光部から出射され対象物で反射された光に基づいて、当該対象物に係る測定を行う測定部と、を備え、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、測定装置である。
請求項１１に記載の発明は、基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、前記第２の積層体形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように厚さが決定された半導体層を形成することを特徴とする、半導体積層基板の製造方法である。
請求項１２に記載の発明は、基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、中間層を形成する中間層形成工程と、前記中間層形成工程により形成された前記中間層の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、前記中間層形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように決定された前記中間層を形成することを特徴とする、半導体積層基板の製造方法である。
請求項２に記載の発明は、前記積層構造の調整は、前記第２の半導体積層体のうち、少なくとも１つの層の厚さの調整により行われたことを特徴とする、請求項１記載の半導体積層基板である。
請求項３に記載の発明は、前記第２の半導体積層体は、少なくともアノード層と第１ゲート層と第２ゲート層とカソード層とを備え、前記積層構造の調整は、前記第２の半導体積層体の前記アノード層および前記カソード層の少なくとも一方の厚さの調整により行われたことを特徴とする、請求項２記載の半導体積層基板である。
請求項４に記載の発明は、前記積層構造の調整は、前記アノード層および前記カソード層の少なくとも一方を前記第１ゲート層および前記第２ゲート層よりも厚くして行われたことを特徴とする、請求項３記載の半導体積層基板である。
請求項５に記載の発明は、前記積層構造は、前記第１の半導体積層体および前記第２の半導体積層体の間に設けられた中間層を含み、前記積層構造の調整は、前記中間層の厚さの調整により行われたことを特徴とする、請求項１記載の半導体積層基板である。
請求項６に記載の発明は、前記中間層は、ｎ型半導体により構成されることを特徴とする、請求項５に記載の半導体積層基板である。
請求項７に記載の発明は、前記積層構造の調整は、前記サイリスタの影響による２つの共振波長の間隔を１００％として、前記発光素子の共振波長が当該サイリスタの影響による２つの共振波長の平均から±３０％の範囲内に位置するように行われたことを特徴とする、請求項１に記載の半導体積層基板である。
請求項８に記載の発明は、第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、前記第１の半導体積層体により構成される、少なくとも１つの発光素子と、前記第２の半導体積層体により構成され、オン状態となることで前記発光素子を発光または発光量を増大させる、少なくとも１つのサイリスタと、を備え、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光部品である。
請求項９に記載の発明は、第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、を備え、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光装置である。
請求項１０に記載の発明は、第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、前記発光部から出射され対象物で反射された光に基づいて、当該対象物に係る測定を行う測定部と、を備え、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、測定装置である。
請求項１１に記載の発明は、基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、前記第２の積層体形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように厚さが決定された半導体層を形成することを特徴とする、半導体積層基板の製造方法である。
請求項１２に記載の発明は、基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、中間層を形成する中間層形成工程と、前記中間層形成工程により形成された前記中間層の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、前記中間層形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように決定された前記中間層を形成することを特徴とする、半導体積層基板の製造方法である。
【発明の効果】
【0006】
請求項１，８，９，１０，１１，１２に記載の発明によれば、発光素子の共振とサイリスタの影響による共振とが同じ共振波長を有する場合と比較して、発光素子の共振波長を把握し易くした半導体積層基板等が提供される。
請求項２に記載の発明によれば、第１の半導体積層体の層の厚さを調整する場合と比較して、発光素子の特性への影響を抑制する。
請求項３に記載の発明によれば、第１ゲート層および第２ゲート層の厚さを調整する場合と比較して、駆動部の特性への影響を抑制する。
請求項４に記載の発明によれば、第１ゲート層および第２ゲート層をアノード層およびカソード層よりも厚くする場合と比較して、駆動部の特性への影響を抑制する。
請求項５に記載の発明によれば、第１の半導体積層体の層の厚さのみを調整する場合と比較して、発光素子の特性への影響を抑制する。
請求項６に記載の発明によれば、中間層がｐ型半導体により構成される場合と比較して、駆動電圧が小さくなる。
請求項７に記載の発明によれば、発光素子の共振波長が範囲外に位置する場合と比較して、発光素子の共振波長を把握し易くなる。
請求項２に記載の発明によれば、第１の半導体積層体の層の厚さを調整する場合と比較して、発光素子の特性への影響を抑制する。
請求項３に記載の発明によれば、第１ゲート層および第２ゲート層の厚さを調整する場合と比較して、駆動部の特性への影響を抑制する。
請求項４に記載の発明によれば、第１ゲート層および第２ゲート層をアノード層およびカソード層よりも厚くする場合と比較して、駆動部の特性への影響を抑制する。
請求項５に記載の発明によれば、第１の半導体積層体の層の厚さのみを調整する場合と比較して、発光素子の特性への影響を抑制する。
請求項６に記載の発明によれば、中間層がｐ型半導体により構成される場合と比較して、駆動電圧が小さくなる。
請求項７に記載の発明によれば、発光素子の共振波長が範囲外に位置する場合と比較して、発光素子の共振波長を把握し易くなる。
【図面の簡単な説明】
【0007】
【図1】本発明の実施の形態が適用される測定装置の概略構成の一例を示す図である。
【図2】本発明の実施の形態が適用される発光装置の構成例を説明する図である。
【図3】第１の実施の形態が適用される発光チップの平面レイアウト図および断面図の一例である。図３（ａ）は、発光チップの平面レイアウト図であり、図３（ｂ）は、図３（ａ）のＩＩＩＢ－ＩＩＩＢ線での断面図である。
【図4】第１の実施の形態が適用される発光チップにおいて、ＶＣＳＥＬと設定サイリスタとが積層されたアイランドの拡大断面図である。
【図5】発光装置および発光チップの動作の一例を説明するタイミングチャートである。
【図6】第１の実施の形態が適用される半導体積層基板の製造工程を説明する図であり、図６（ａ）はＶＣＳＥＬに加工される半導体積層体を形成する工程、図６（ｂ）はトンネル接合層を形成する工程、図６（ｃ）はサイリスタに加工される半導体積層体を形成する工程である。
【図8】比較例の半導体積層基板における反射率スペクトルについて説明する図である。
【発明を実施するための形態】
【0008】
以下、添付図面を参照して、本発明の実施の形態として、第１の実施の形態および第２の実施の形態について詳細に説明する。なお、いずれの実施の形態においても、本発明の実施の形態が適用される半導体積層基板が、発光部品の一例である発光チップに加工され、対象物の三次元形状を測定する測定装置に適用される場合を例にして説明する。
【0009】
＜第１の実施の形態＞
（測定装置１０００）
まず、本発明の第１の実施の形態について説明する。
図１は、本発明の実施の形態が適用される測定装置１０００の概略構成の一例を示す図である。
測定装置１０００は、光の飛行時間による、いわゆるＴｏＦ（Time of Flight）法に基づいて、対象物の三次元形状を計測する装置であり、対象物に係る測定を行う測定装置の一例である。図示するように、測定装置１０００は、測定のための光を出射する発光装置１と、対象物で反射された光を受光する三次元センサ２０と、測定装置１０００をシステムとして制御するシステム制御部３０とを備える。
（測定装置１０００）
まず、本発明の第１の実施の形態について説明する。
図１は、本発明の実施の形態が適用される測定装置１０００の概略構成の一例を示す図である。
測定装置１０００は、光の飛行時間による、いわゆるＴｏＦ（Time of Flight）法に基づいて、対象物の三次元形状を計測する装置であり、対象物に係る測定を行う測定装置の一例である。図示するように、測定装置１０００は、測定のための光を出射する発光装置１と、対象物で反射された光を受光する三次元センサ２０と、測定装置１０００をシステムとして制御するシステム制御部３０とを備える。
【0010】
発光装置１は、対象物に向け、測定のための光を出射する。より詳しくは、発光装置１は、発光素子の一例である垂直共振器型面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting Laser）（図２を用いて後述）を備える発光チップ１０と、発光チップ１０の発光を制御する発光制御部１１０とを備える。
発光装置１については、図２～５を用いて詳細を後述する。
発光装置１については、図２～５を用いて詳細を後述する。
【0011】
三次元センサ２０は、対象物で反射されて戻ってきた光（反射光）を取得する。そして、ＴｏＦ法により、光の出射から反射光の受光までの時間に基づいて、対象物までの距離に関する情報（距離情報）を出力する。三次元センサ２０は、対象物で反射されて戻ってきた光を受光する受光部の一例である。
【0012】
システム制御部３０は、発光装置１および三次元センサ２０を制御して、測定装置１０００全体をシステムとして制御する。また、システム制御部３０は、三次元センサ２０から出力された距離情報に基づいて対象物の三次元形状を特定する形状特定部３０Ａを含む。システム制御部３０は例えば、ＣＰＵ，ＲＯＭ，ＲＡＭ等を含むコンピュータであり、ＲＯＭには、不揮発性の書き換え可能なメモリ、例えばフラッシュメモリが含まれる。そして、ＲＯＭに蓄積されたプログラムがＲＡＭに展開され、ＣＰＵがプログラムを実行することによって、形状特定部３０Ａが構成される。
【0013】
本発明の実施の形態が適用される測定装置１０００では、発光装置１が光を出射したタイミングから対象物で反射して三次元センサ２０が受光するタイミングまでの時間（光の飛行時間）が計測され、この時間に基づいて距離情報が出力される。そして、三次元センサ２０から出力された距離情報に基づいて、形状特定部３０Ａが対象物の三次元形状を特定する。
このようにして、測定装置１０００におけるＴｏＦ法に基づく三次元形状の測定が行われる。なお、形状特定部３０Ａは、対象物に係る測定を行う測定部の一例である。
このようにして、測定装置１０００におけるＴｏＦ法に基づく三次元形状の測定が行われる。なお、形状特定部３０Ａは、対象物に係る測定を行う測定部の一例である。
【0014】
（発光装置１）
図２は、本発明の実施の形態が適用される発光装置１の構成例を説明する図であり、発光装置１の等価回路図に相当する。図１を用いて述べたように、発光装置１は、発光チップ１０と発光制御部１１０とを備える。
図２は、本発明の実施の形態が適用される発光装置１の構成例を説明する図であり、発光装置１の等価回路図に相当する。図１を用いて述べたように、発光装置１は、発光チップ１０と発光制御部１１０とを備える。
【0015】
（発光制御部１１０）
発光制御部１１０は、転送信号発生部１２０と、点灯信号発生部１４０と、基準電位供給部１６０と、電源電位供給部１７０とを備え、発光チップ１０の発光を制御する。
転送信号発生部１２０は、複数の転送サイリスタＴ（後述）に順にオン状態を転送する転送信号φ１，φ２を発生する。点灯信号発生部１４０は、後述する複数のＶＣＳＥＬを点灯（発光）させる電流を供給する点灯信号φＩを発生する。基準電位供給部１６０は、基準電位Ｖｓｕｂを供給する。電源電位供給部１７０は、電源電位Ｖｇａを供給する。
発光制御部１１０は、転送信号発生部１２０と、点灯信号発生部１４０と、基準電位供給部１６０と、電源電位供給部１７０とを備え、発光チップ１０の発光を制御する。
転送信号発生部１２０は、複数の転送サイリスタＴ（後述）に順にオン状態を転送する転送信号φ１，φ２を発生する。点灯信号発生部１４０は、後述する複数のＶＣＳＥＬを点灯（発光）させる電流を供給する点灯信号φＩを発生する。基準電位供給部１６０は、基準電位Ｖｓｕｂを供給する。電源電位供給部１７０は、電源電位Ｖｇａを供給する。
【0016】
（発光チップ１０）
発光チップ１０は、発光部１１と、駆動部１２と、転送部１３とを備える。また、発光チップ１０は、信号入力を受け付ける端子として、φ１端子と、φ２端子と、Ｖｇａ端子と、φＩ端子と、Ｖｓｕｂ端子とを備える。
発光部１１は、垂直共振器型面発光レーザＶＣＳＥＬを備える。以下では、垂直共振器型面発光レーザＶＣＳＥＬを単に「ＶＣＳＥＬ」と表記する。図２に示す例では、１２８個のＶＣＳＥＬ１～ＶＣＳＥＬ４，…，ＶＣＳＥＬ１２７，ＶＣＳＥＬ１２８（区別しない場合はＶＣＳＥＬと表記する。）を備える。発光チップ１０（または発光装置１）は、このＶＣＳＥＬを発光させることで、対象物への光を出射する。
発光チップ１０は、発光部１１と、駆動部１２と、転送部１３とを備える。また、発光チップ１０は、信号入力を受け付ける端子として、φ１端子と、φ２端子と、Ｖｇａ端子と、φＩ端子と、Ｖｓｕｂ端子とを備える。
発光部１１は、垂直共振器型面発光レーザＶＣＳＥＬを備える。以下では、垂直共振器型面発光レーザＶＣＳＥＬを単に「ＶＣＳＥＬ」と表記する。図２に示す例では、１２８個のＶＣＳＥＬ１～ＶＣＳＥＬ４，…，ＶＣＳＥＬ１２７，ＶＣＳＥＬ１２８（区別しない場合はＶＣＳＥＬと表記する。）を備える。発光チップ１０（または発光装置１）は、このＶＣＳＥＬを発光させることで、対象物への光を出射する。
【0017】
駆動部１２は、発光部１１のＶＣＳＥＬ１～ＶＣＳＥＬ４，…，ＶＣＳＥＬ１２７，ＶＣＳＥＬ１２８に対応する１２８個の設定サイリスタＳ１～Ｓ４，…，Ｓ１２７，Ｓ１２８（区別しない場合は設定サイリスタＳと表記する。）を備える。そして、同じ番号のＶＣＳＥＬのアノードと設定サイリスタＳのカソードとが接続されることで、同じ番号のＶＣＳＥＬと設定サイリスタＳとが直列接続されている。詳細は図３（ｂ）を用いて後述するが、設定サイリスタＳは、基板８０上に形成されたＶＣＳＥＬ上に積層されている。設定サイリスタＳは、オン状態となることでＶＣＳＥＬを発光または発光量を増大させる、サイリスタの一例である。
なお、「ＶＣＳＥＬ上」または「ＶＣＳＥＬの上」とは、ＶＣＳＥＬと直接接触している状態のみを指すのではなく、直接接触せずに上方に位置している状態も含む。「基板上」や「基板の上」等の類似の表現においても同様である。また、「ＶＣＳＥＬの下」等の表現も同様に、直接接触せずに下方に位置している状態を含む。
なお、「ＶＣＳＥＬ上」または「ＶＣＳＥＬの上」とは、ＶＣＳＥＬと直接接触している状態のみを指すのではなく、直接接触せずに上方に位置している状態も含む。「基板上」や「基板の上」等の類似の表現においても同様である。また、「ＶＣＳＥＬの下」等の表現も同様に、直接接触せずに下方に位置している状態を含む。
【0018】
転送部１３は、１２８個の転送サイリスタＴ１～Ｔ４，…，Ｔ１２７，Ｔ１２８（区別しない場合は転送サイリスタＴと表記する。）、および１２８個の下部ダイオードＵＤ１～ＵＤ４，…，ＵＤ１２７，ＵＤ１２８（区別しない場合は、下部ダイオードＵＤと表記する。）を備える。そして、転送サイリスタＴ１～Ｔ１２８および下部ダイオードＵＤ１～ＵＤ１２８について、同じ番号の転送サイリスタＴと下部ダイオードＵＤとが直列されている。詳細は図３（ｂ）を用いて後述するが、転送サイリスタＴは、基板８０上に形成された下部ダイオードＵＤ上に積層されている。
【0019】
また、転送部１３は、転送サイリスタＴ１～Ｔ１２８をそれぞれ番号順に２つをペアにして、それぞれのペアの間に結合ダイオードＤ１～Ｄ４，…，Ｄ１２６，Ｄ１２７（区別しない場合は結合ダイオードＤと表記する。）を備える。例えば、転送サイリスタＴ１，Ｔ２をペアにして、このペアの間に結合ダイオードＤ１を備えている。
【0020】
転送部１３は他に、１個のスタートダイオードＳＤを備える。
また、転送部１３は、電源線抵抗Ｒｇ１～Ｒｇ４，…，Ｒｇ１２７，Ｒｇ１２８（区別しない場合は、電源線抵抗Ｒｇ）、後述する第１転送信号φ１が供給される第１転送信号線７２と第２転送信号φ２が供給される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１，Ｒ２を備える。
また、転送部１３は、電源線抵抗Ｒｇ１～Ｒｇ４，…，Ｒｇ１２７，Ｒｇ１２８（区別しない場合は、電源線抵抗Ｒｇ）、後述する第１転送信号φ１が供給される第１転送信号線７２と第２転送信号φ２が供給される第２転送信号線７３とに過剰な電流が流れるのを防止するために設けられた電流制限抵抗Ｒ１，Ｒ２を備える。
【0021】
発光部１１のＶＣＳＥＬ１～ＶＣＳＥＬ１２８、駆動部１２の設定サイリスタＳ１～Ｓ１２８、転送部１３の転送サイリスタＴ１～Ｔ１２８、下部ダイオードＵＤ１～ＵＤ１２８、結合ダイオードＤ１～Ｄ１２７、電源線抵抗Ｒｇ１～Ｒｇ１２８は、発光チップ１０において、一方側（図２における左側）から他方側（図２における右側）に向けて、番号順に配列されている。
【0022】
図２の例では、発光部１１におけるＶＣＳＥＬ、駆動部１２における設定サイリスタＳ、転送部１３における転送サイリスタＴ、下部ダイオードＵＤ、および電源線抵抗Ｒｇは、それぞれ１２８個としている。なお、結合ダイオードＤの数は、転送サイリスタＴの数より１個少ない１２７個である。ＶＣＳＥＬ、設定サイリスタＳ、転送サイリスタＴ、下部ダイオードＵＤ、および電源線抵抗Ｒｇ、結合ダイオードＤの数は、上記に限らず、予め定められた個数とすればよい。また、転送サイリスタＴの数は、ＶＣＳＥＬの数より多くても良い。
【0023】
上記のＶＣＳＥＬ、下部ダイオードＵＤ、結合ダイオードＤおよびスタートダイオードＳＤは、アノード端子（アノード）およびカソード端子（カソード）を備える２端子の半導体素子である。また、サイリスタ（設定サイリスタＳ、転送サイリスタＴ）は、アノード端子（アノード）、ゲート端子（ゲート）およびカソード端子（カソード）を備える３端子の半導体素子である。なお、以下では、端子を略して（ ）内で表記する場合がある。
【0024】
第１の実施の形態が適用される発光チップ１０、および後述の第２の実施の形態が適用される発光チップ１０－２では、ＶＣＳＥＬ、設定サイリスタＳ、下部ダイオードＵＤ、転送サイリスタＴ、結合ダイオードＤ、電源線抵抗Ｒｇ、スタートダイオードＳＤは、共通の半導体基板（以下では、基板８０と表記する。）にエピタキシャル成長された半導体積層体により、いわゆる集積回路として構成されている。ここでは、半導体積層体は、一例としてＧａＡｓ，ＡｌＧａＡｓ，ＡｌＡｓ等のＩＩＩ－Ｖ族化合物半導体により構成されている。
以下では、基板８０におけるＶＣＳＥＬ等が形成された面、つまり半導体積層体が形成された面を「表面」、反対側の面を「裏面」と呼ぶ場合がある。
以下では、基板８０におけるＶＣＳＥＬ等が形成された面、つまり半導体積層体が形成された面を「表面」、反対側の面を「裏面」と呼ぶ場合がある。
【0025】
次に、発光チップ１０における各素子の電気的な接続について説明する。
ＶＣＳＥＬ、下部ダイオードＵＤのそれぞれのアノードは、基板８０に接続され、いわゆるアノードコモンで構成される。これらのアノードには、基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１を介して基準電位Ｖｓｕｂが供給される。そして、ＶＣＳＥＬのそれぞれのカソードは、設定サイリスタＳのアノードに接続されている。また、下部ダイオードＵＤのそれぞれのカソードは、転送サイリスタＴのアノードに接続されている。
なお、この接続は、ｐ型の基板８０を用いた場合の構成例である。ｎ型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック（ｉ）型の基板を用いる場合には、基板の表面に、基準電位Ｖｓｕｂを供給する端子が設けられる。
ＶＣＳＥＬ、下部ダイオードＵＤのそれぞれのアノードは、基板８０に接続され、いわゆるアノードコモンで構成される。これらのアノードには、基板８０の裏面に設けられたＶｓｕｂ端子である裏面電極９１を介して基準電位Ｖｓｕｂが供給される。そして、ＶＣＳＥＬのそれぞれのカソードは、設定サイリスタＳのアノードに接続されている。また、下部ダイオードＵＤのそれぞれのカソードは、転送サイリスタＴのアノードに接続されている。
なお、この接続は、ｐ型の基板８０を用いた場合の構成例である。ｎ型の基板を用いる場合は極性が逆となり、不純物を添加していないイントリンシック（ｉ）型の基板を用いる場合には、基板の表面に、基準電位Ｖｓｕｂを供給する端子が設けられる。
【0026】
転送サイリスタＴの配列に沿って、奇数番号の転送サイリスタＴ１，Ｔ３，Ｔ５，…，Ｔ１２５，Ｔ１２７のカソードは、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。このφ１端子には、発光制御部１１０の転送信号発生部１２０から第１転送信号φ１が供給される。
また、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２，Ｔ４，Ｔ６，…Ｔ１２６，Ｔ１２８のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、発光制御部１１０の転送信号発生部１２０から第２転送信号φ２が供給される。
また、転送サイリスタＴの配列に沿って、偶数番号の転送サイリスタＴ２，Ｔ４，Ｔ６，…Ｔ１２６，Ｔ１２８のカソードは、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。このφ２端子には、発光制御部１１０の転送信号発生部１２０から第２転送信号φ２が供給される。
【0027】
設定サイリスタＳのそれぞれのカソードは、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップ１０において、φＩ端子には、発光チップ１０の外側に設けられた電流制限抵抗ＲＩを介して、発光制御部１１０の点灯信号発生部１４０から点灯信号φＩが供給される。点灯信号φＩは、ＶＣＳＥＬの点灯（発光）のための電流を供給する。
【0028】
転送サイリスタＴ１～Ｔ１２８のそれぞれのゲートＧｔ１～Ｇｔ１２８（区別しない場合は、ゲートＧｔと表記する。）は、同じ番号の設定サイリスタＳ１～Ｓ１２８のゲートＧｓ１～Ｇｓ１２８（区別しない場合は、ゲートＧｓと表記する。）に、１対１で接続されている。よって、ゲートＧｔ１～Ｇｔ１２８とゲートＧｓ１～Ｇｓ１２８とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲートＧｔ１（ゲートＧｓ１）と表記して、電位が同じであることを示す。
【0029】
転送サイリスタＴ１～Ｔ１２８のそれぞれのゲートＧｔ１～Ｇｔ１２８を番号順に２個ずつペアとしたゲートＧｔ間に、結合ダイオードＤ１～Ｄ１２７がそれぞれ接続されている。すなわち、結合ダイオードＤ１～Ｄ１２７はそれぞれがゲートＧｔ１～Ｇｔ１２８のそれぞれの間に挟まれるように直接接続されている。そして、結合ダイオードＤ１の向きは、ゲートＧｔ１からゲートＧｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２～Ｄ１２７についても同様である。
【0030】
転送サイリスタのゲートＧｔ（ゲートＧｓ）は、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子には、発光制御部１１０の電源電位供給部１７０から電源電位Ｖｇａが供給される。
そして、転送サイリスタＴのゲートＧｔ１は、スタートダイオードＳＤのカソードに接続されている。一方、スタートダイオードＳＤのアノードは、第２転送信号線７３に接続されている。
そして、転送サイリスタＴのゲートＧｔ１は、スタートダイオードＳＤのカソードに接続されている。一方、スタートダイオードＳＤのアノードは、第２転送信号線７３に接続されている。
【0031】
図３は、第１の実施の形態が適用される発光チップ１０の平面レイアウト図および断面図の一例である。図３（ａ）は、発光チップ１０の平面レイアウト図であり、図３（ｂ）は、図３（ａ）のＩＩＩＢ－ＩＩＩＢ線での断面図である。図３（ａ）における右側を＋ｘ方向、上側を＋ｙ方向とし、図３（ｂ）における上側を＋ｙ方向とする。なお、図３（ａ）では、後述する保護層９０を省略している。
【0032】
図３（ａ）では、ＶＣＳＥＬ１～ＶＣＳＥＬ４、設定サイリスタＳ１～Ｓ４、転送サイリスタＴ１～Ｔ４、下部ダイオードＵＤ１～ＵＤ４を中心とした部分を示している。なお、便宜上、ＶＣＳＥＬが一列（図３（ａ）におけるｘ方向）に配列された例を示しているが、ＶＣＳＥＬの配列は限定されるものではなく、例えばｘ方向およびｙ方向に亘って二次元状に配列されていても良い。
また、基板８０の裏面に設けられたＶｓｕｂ端子（裏面電極９１）は、基板８０の外に引き出して示している。
また、基板８０の裏面に設けられたＶｓｕｂ端子（裏面電極９１）は、基板８０の外に引き出して示している。
【0033】
図３（ａ）のＩＩＩＢ－ＩＩＩＢ線での断面図である図３（ｂ）では、図中下側（－ｙ方向）より設定サイリスタＳ１／ＶＣＳＥＬ１、転送サイリスタＴ１／下部ダイオードＵＤ１、結合ダイオードＤ１、電源線抵抗Ｒｇ１が示されている。なお、設定サイリスタＳ１とＶＣＳＥＬ１とは積層されている。同様に、転送サイリスタＴ１と下部ダイオードＵＤ１とは積層されている。
【0034】
まず、発光チップ１０の断面構造を、図３（ｂ）により説明する。
発光チップ１０は、ｐ型の基板８０（基板８０）上に、ＶＣＳＥＬおよび下部ダイオードＵＤを構成するｐ型のアノード層８１、発光層８２、ｎ型のカソード層８３が順に設けられている。詳細については後述するが、発光チップ１０では、ｐ型のアノード層８１およびｎ型のカソード層８３は、屈折率差を有する半導体層が複数積層された分布ブラッグ反射層（ＤＢＲ：Distributed Bragg Reflector）（以下では、ＤＢＲ層と表記する。）により構成されている。したがって、以下では、ｐ型のアノード層８１をｐアノード（ＤＢＲ）層８１と表記し、ｎ型のカソード層８３をｎカソード（ＤＢＲ）層８３と表記する。
発光チップ１０は、ｐ型の基板８０（基板８０）上に、ＶＣＳＥＬおよび下部ダイオードＵＤを構成するｐ型のアノード層８１、発光層８２、ｎ型のカソード層８３が順に設けられている。詳細については後述するが、発光チップ１０では、ｐ型のアノード層８１およびｎ型のカソード層８３は、屈折率差を有する半導体層が複数積層された分布ブラッグ反射層（ＤＢＲ：Distributed Bragg Reflector）（以下では、ＤＢＲ層と表記する。）により構成されている。したがって、以下では、ｐ型のアノード層８１をｐアノード（ＤＢＲ）層８１と表記し、ｎ型のカソード層８３をｎカソード（ＤＢＲ）層８３と表記する。
【0035】
また、ｎカソード（ＤＢＲ）層８３上には、トンネル接合（トンネルダイオード）層８４（トンネル接合層８４）が設けられている。
さらに、トンネル接合層８４上には、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ、電源線抵抗Ｒｇを構成するｐ型のアノード層８５（ｐアノード層８５）、ｎ型のゲート層８６（ｎゲート層８６）、ｐ型のゲート層８７（ｐゲート層８７）、ｎ型のカソード層８８（ｎカソード層８８）が順に設けられている。
なお、以下では、（ ）内の表記を用いる。他の場合も同様とする。
さらに、トンネル接合層８４上には、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ、電源線抵抗Ｒｇを構成するｐ型のアノード層８５（ｐアノード層８５）、ｎ型のゲート層８６（ｎゲート層８６）、ｐ型のゲート層８７（ｐゲート層８７）、ｎ型のカソード層８８（ｎカソード層８８）が順に設けられている。
なお、以下では、（ ）内の表記を用いる。他の場合も同様とする。
【0036】
そして、図３（ｂ）に示すように、発光チップ１０は、各アイランドの表面および側面を覆うようにして、絶縁材料により構成された保護層９０を有している。また、保護層９０において、ＶＣＳＥＬに対し基板８０とは反対側の面には、ＶＣＳＥＬの発光による光を出射するための光出射口９０Ａが設けられている。言い換えると、図３（ｂ）の例において、設定サイリスタＳのｎカソード層８８の一部は保護層９０に覆われていない。
【0037】
ＶＣＳＥＬ、下部ダイオードＵＤ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ等の素子は、上記の各層の一部がエッチングにより除去されて分離された複数のアイランド（島）３０１，３０２，３０３から構成されている。なお、アイランドは、メサと表記される場合があり、アイランド（メサ）を形成するエッチングは、メサエッチングと表記される場合がある。
そして、発光チップ１０では、これらのアイランド３０１，３０２，３０３と、電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５等の配線とが、保護層９０に設けられたスルーホール（図３（ａ）に〇で示す。）を介して接続されている。以下の説明では、保護層９０およびスルーホールについての説明を省略する。
そして、発光チップ１０では、これらのアイランド３０１，３０２，３０３と、電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５等の配線とが、保護層９０に設けられたスルーホール（図３（ａ）に〇で示す。）を介して接続されている。以下の説明では、保護層９０およびスルーホールについての説明を省略する。
【0038】
また、図３（ｂ）に示すように、基板８０の裏面には、Ｖｓｕｂ端子となる裏面電極９１が設けられている。
【0039】
ここでは、ｐアノード（ＤＢＲ）層８１、ｎカソード（ＤＢＲ）層８３の表記は、ＶＣＳＥＬ、下部ダイオードＵＤを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード（ＤＢＲ）層８１はアノード、ｎカソード（ＤＢＲ）層８３はカソードとして機能する。また、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８の表記は、設定サイリスタＳおよび転送サイリスタＴを構成する場合の機能（働き）に対応させている。すなわち、ｐアノード層８５はアノード、ｎゲート層８６およびｐゲート層８７はゲート、ｎカソード層８８はカソードとして機能する。
その他、上記の各層が結合ダイオードＤ、電源線抵抗Ｒｇを構成する場合には、後述するように異なる機能を有する。
その他、上記の各層が結合ダイオードＤ、電源線抵抗Ｒｇを構成する場合には、後述するように異なる機能を有する。
【0040】
なお、発光チップ１０が有する複数のアイランドは、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３、トンネル接合層８４、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８のうち、層の一部を備えていないものを含む。例えば、アイランド３０１は、ｎカソード層８８の一部を備えない。
【0041】
次に、発光チップ１０の平面レイアウトの一例について説明する。
図３（ａ）に示すように、アイランド３０１には、ＶＣＳＥＬ１および設定サイリスタＳ１が設けられている。アイランド３０２には、下部ダイオードＵＤ１、転送サイリスタＴ１および結合ダイオードＤ１が設けられている。アイランド３０３には、電源線抵抗Ｒｇ１が設けられている。アイランド３０４には、スタートダイオードＳＤが設けられている。また、アイランド３０５には電流制限抵抗Ｒ１が設けられ、アイランド３０６には電流制限抵抗Ｒ２が設けられている。
図３（ａ）に示すように、アイランド３０１には、ＶＣＳＥＬ１および設定サイリスタＳ１が設けられている。アイランド３０２には、下部ダイオードＵＤ１、転送サイリスタＴ１および結合ダイオードＤ１が設けられている。アイランド３０３には、電源線抵抗Ｒｇ１が設けられている。アイランド３０４には、スタートダイオードＳＤが設けられている。また、アイランド３０５には電流制限抵抗Ｒ１が設けられ、アイランド３０６には電流制限抵抗Ｒ２が設けられている。
【0042】
そして、発光チップ１０には、アイランド３０１，３０２，３０３と同様なアイランドが、並列して複数形成されている。これらのアイランドには、ＶＣＳＥＬ２～ＶＣＳＥＬ１２８、設定サイリスタＳ２～Ｓ１２８、下部ダイオードＵＤ２～ＵＤ１２８、転送サイリスタＴ２～Ｔ１２８、結合ダイオードＤ２～Ｄ１２７等が、アイランド３０１，３０２，３０３と同様に設けられている。
【0043】
ここで、図３（ａ），（ｂ）により、アイランド３０１～３０６について詳細に説明する。
図３（ｂ）に示すように、アイランド３０１に設けられたＶＣＳＥＬ１は、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３で構成されている。また、設定サイリスタＳは、ＶＣＳＥＬ１のｎカソード（ＤＢＲ）層８３上に積層されたトンネル接合層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８で構成されている。
図３（ｂ）に示すように、アイランド３０１に設けられたＶＣＳＥＬ１は、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３で構成されている。また、設定サイリスタＳは、ＶＣＳＥＬ１のｎカソード（ＤＢＲ）層８３上に積層されたトンネル接合層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８で構成されている。
【0044】
そして、アイランド３０１において、ｎカソード層８８（領域３１１）上に設けられたｎ型のオーミック電極３２１（ｎオーミック電極３２１）をカソード電極とする。また、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐ型のオーミック電極３３１（ｐオーミック電極３３１）をゲートＧｓ１の電極（ゲート端子Ｇｓ１と表記することがある。）とする。
なお、ｎオーミック電極３２１は、ＶＣＳＥＬ１から出射された光を遮らないように設けられており、例えば、保護層９０と同様の光出射口（符号なし）を備えていて良い。図３（ｂ）の例においては、保護層９０の光出射口９０Ａと設定サイリスタＳの光出射口とが対応する部分に設けられ、ｎカソード層８８の一部は保護層９０およびｎオーミック電極３２１に覆われておらず、露出した状態となっている。
なお、ｎオーミック電極３２１は、ＶＣＳＥＬ１から出射された光を遮らないように設けられており、例えば、保護層９０と同様の光出射口（符号なし）を備えていて良い。図３（ｂ）の例においては、保護層９０の光出射口９０Ａと設定サイリスタＳの光出射口とが対応する部分に設けられ、ｎカソード層８８の一部は保護層９０およびｎオーミック電極３２１に覆われておらず、露出した状態となっている。
【0045】
ここで、ＶＣＳＥＬのｐアノード（ＤＢＲ）層８１には、電流を狭窄する電流狭窄層が含まれていて良い。電流狭窄層は、メサエッチングにより露出させたｐアノード（ＤＢＲ）層を構成する半導体層の一部が外周から酸化されることで、電流が流れにくい電流阻止部とされることによって形成される。ｐアノード（ＤＢＲ）層を構成する半導体層が酸化されなかった中央部は、電流阻止部に対して電流が流れやすい電流通過部となる。なお、電流阻止部は、電流通過部に電流を集中させ得るものであれば良いため、完全に電流を阻止する必要はなく、電流通過部より電流が流れにくくなれば良い。
このような電流阻止部を設けることで、低消費電力化および光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量のことを指す。
このような電流阻止部を設けることで、低消費電力化および光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量のことを指す。
【0046】
アイランド３０２に設けられた下部ダイオードＵＤ１は、ＶＣＳＥＬと同様に、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３で構成されている。転送サイリスタＴ１は、設定サイリスタＳ１と同様に、下部ダイオードＵＤ１のｎカソード（ＤＢＲ）層８３上に積層されたトンネル接合層８４を介して積層されたｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８で構成されている。そして、ｎカソード層８８の領域３１３上に設けられたｎオーミック電極３２３をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をゲートＧｔ１の端子とする。
同じく、アイランド３０２に設けられた結合ダイオードＤ１は、ｐゲート層８７、ｎカソード層８８で構成されている。そして、ｎカソード層８８の領域３１４上に設けられたｎオーミック電極３２４をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をアノード端子とする。ここでは、結合ダイオードＤのアノード端子は、ゲートＧｔ１と同じである。
同じく、アイランド３０２に設けられた結合ダイオードＤ１は、ｐゲート層８７、ｎカソード層８８で構成されている。そして、ｎカソード層８８の領域３１４上に設けられたｎオーミック電極３２４をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３２をアノード端子とする。ここでは、結合ダイオードＤのアノード端子は、ゲートＧｔ１と同じである。
【0047】
アイランド３０３に設けられた電源線抵抗Ｒｇ１は、ｐゲート層８７で構成されている。つまり、電源線抵抗Ｒｇ１は、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３３とｐオーミック電極３３４との間のｐゲート層８７を抵抗として設けられている。
【0048】
アイランド３０４に設けられたスタートダイオードＳＤは、ｐゲート層８７、ｎカソード層８８で構成されている。つまり、スタートダイオードＳＤは、ｎカソード層８８の領域３１５上に設けられたｎオーミック電極３２５をカソード端子とする。さらに、ｎカソード層８８を除去して露出させたｐゲート層８７上に設けられたｐオーミック電極３３５をアノード端子とする。
アイランド３０５に設けられた電流制限抵抗Ｒ１、アイランド３０６に設けられた電流制限抵抗Ｒ２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１と同様に設けられ、それぞれが２個のｐオーミック電極（符号なし）間のｐゲート層８７を抵抗とする。
アイランド３０５に設けられた電流制限抵抗Ｒ１、アイランド３０６に設けられた電流制限抵抗Ｒ２は、アイランド３０３に設けられた電源線抵抗Ｒｇ１と同様に設けられ、それぞれが２個のｐオーミック電極（符号なし）間のｐゲート層８７を抵抗とする。
【0049】
次に、図３（ａ）において、各素子間の接続関係を説明する。
点灯信号線７５は、幹部７５ａと複数の枝部７５ｂとを備える。幹部７５ａは設定サイリスタＳ／ＶＣＳＥＬの列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、アイランド３０１に設けられた設定サイリスタＳ１のカソード端子であるｎオーミック電極３２１と接続されている。他の設定サイリスタＳのカソード端子も同様である。点灯信号線７５は、設定サイリスタＳ１／ＶＣＳＥＬ１側に設けられたφＩ端子に接続されている。
点灯信号線７５は、幹部７５ａと複数の枝部７５ｂとを備える。幹部７５ａは設定サイリスタＳ／ＶＣＳＥＬの列方向に延びるように設けられている。枝部７５ｂは幹部７５ａから枝分かれして、アイランド３０１に設けられた設定サイリスタＳ１のカソード端子であるｎオーミック電極３２１と接続されている。他の設定サイリスタＳのカソード端子も同様である。点灯信号線７５は、設定サイリスタＳ１／ＶＣＳＥＬ１側に設けられたφＩ端子に接続されている。
【0050】
第１転送信号線７２は、アイランド３０２に設けられた転送サイリスタＴ１のカソード端子であるｎオーミック電極３２３に接続されている。第１転送信号線７２には、アイランド３０２と同様なアイランドに設けられた、他の奇数番号の転送サイリスタＴのカソード端子が接続されている。第１転送信号線７２は、アイランド３０５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
また、第２転送信号線７３は、偶数番号の転送サイリスタＴのカソード端子であるｎオーミック電極（符号なし）に接続されている。第２転送信号線７３は、アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
また、第２転送信号線７３は、偶数番号の転送サイリスタＴのカソード端子であるｎオーミック電極（符号なし）に接続されている。第２転送信号線７３は、アイランド３０６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
【0051】
電源線７１は、アイランド３０３に設けられた電源線抵抗Ｒｇ１の一方の端子であるｐオーミック電極３３４に接続されている。他の電源線抵抗Ｒｇの一方の端子も電源線７１に接続されている。電源線７１は、Ｖｇａ端子に接続されている。
【0052】
アイランド３０１に設けられた設定サイリスタＳ１のｐオーミック電極３３１（ゲート端子Ｇｓ１）は、アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）に接続配線７６で接続されている。
また、ｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０３のｐオーミック電極３３３（電源線抵抗Ｒｇ１の他方の端子）に接続配線７７で接続されている。
さらに、アイランド３０２に設けられたｎオーミック電極３２４（結合ダイオードＤ１のカソード端子）は、隣接する転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続配線７９で接続されている。
ここでは説明を省略するが、他のＶＣＳＥＬ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ等についても同様である。
また、ｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０３のｐオーミック電極３３３（電源線抵抗Ｒｇ１の他方の端子）に接続配線７７で接続されている。
さらに、アイランド３０２に設けられたｎオーミック電極３２４（結合ダイオードＤ１のカソード端子）は、隣接する転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続配線７９で接続されている。
ここでは説明を省略するが、他のＶＣＳＥＬ、設定サイリスタＳ、転送サイリスタＴ、結合ダイオードＤ等についても同様である。
【0053】
アイランド３０２のｐオーミック電極３３２（ゲート端子Ｇｔ１）は、アイランド３０４に設けられたｎオーミック電極３２５（スタートダイオードＳＤのカソード端子）に接続配線７８で接続されている。ｐオーミック電極３３５（スタートダイオードＳＤのアノード端子）は、第２転送信号線７３に接続されている。
なお、上記の接続および構成は、ｐ型の基板８０を用いた際のものであり、ｎ型の基板を用いる場合は、極性が逆となる。また、ｉ型の基板を用いる場合は、基板の表面に、基準電位Ｖｓｕｂを供給する端子が設けられる。そして、接続および構成は、ｐ型の基板を用いる場合、ｎ型の基板を用いる場合のどちらかと同様になる。
なお、上記の接続および構成は、ｐ型の基板８０を用いた際のものであり、ｎ型の基板を用いる場合は、極性が逆となる。また、ｉ型の基板を用いる場合は、基板の表面に、基準電位Ｖｓｕｂを供給する端子が設けられる。そして、接続および構成は、ｐ型の基板を用いる場合、ｎ型の基板を用いる場合のどちらかと同様になる。
【0054】
（積層構造Ｌ１）
図４は、第１の実施の形態が適用される発光チップ１０において、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランド３０１の拡大断面図であり、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの断面を－ｙ方向から見た図に対応する。この状態ではｐオーミック電極３３１が見えなくなるため、ｐオーミック電極３３１の部分は、図３（ａ）の－ｘ方向から見た図とした。なお、保護層９０を省略している。
図４は、第１の実施の形態が適用される発光チップ１０において、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランド３０１の拡大断面図であり、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの断面を－ｙ方向から見た図に対応する。この状態ではｐオーミック電極３３１が見えなくなるため、ｐオーミック電極３３１の部分は、図３（ａ）の－ｘ方向から見た図とした。なお、保護層９０を省略している。
【0055】
前述したように、発光チップ１０のアイランド３０１では、ＶＣＳＥＬ上にトンネル接合層８４を介して設定サイリスタＳが積層されている。言い換えると、基板８０の上に、ＶＣＳＥＬを構成する半導体積層体Ｌｖと、トンネル接合層８４と、設定サイリスタＳを構成する半導体積層体Ｌｓとを含む積層構造Ｌ１が形成されている。
ここで、発光チップ１０において、半導体積層体Ｌｖは発光素子を構成する第１の半導体積層体の一例であり、半導体積層体Ｌｓはサイリスタを構成する第２の半導体の一例である。そして、積層構造Ｌ１は、第１の半導体積層体と第２の半導体積層体とを含む積層構造の一例である。
ここで、発光チップ１０において、半導体積層体Ｌｖは発光素子を構成する第１の半導体積層体の一例であり、半導体積層体Ｌｓはサイリスタを構成する第２の半導体の一例である。そして、積層構造Ｌ１は、第１の半導体積層体と第２の半導体積層体とを含む積層構造の一例である。
【0056】
（ＶＣＳＥＬ／半導体積層体Ｌｖ）
図４に示すように、ＶＣＳＥＬは、ｐ型の基板８０上に、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３を順にエピタキシャル成長させた半導体積層体Ｌｖで構成されている。
ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とが交互に複数積層されたＤＢＲ層である。そして、ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、ＶＣＳＥＬの出射する光を反射するように構成されている。先述したように、ｐアノード（ＤＢＲ）層８１には、電流を狭窄する電流狭窄層が含まれていて良い。
図４に示すように、ＶＣＳＥＬは、ｐ型の基板８０上に、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３を順にエピタキシャル成長させた半導体積層体Ｌｖで構成されている。
ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とが交互に複数積層されたＤＢＲ層である。そして、ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、ＶＣＳＥＬの出射する光を反射するように構成されている。先述したように、ｐアノード（ＤＢＲ）層８１には、電流を狭窄する電流狭窄層が含まれていて良い。
【0057】
発光層８２は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構造である。なお、発光層８２は、不純物を添加していないイントリンシック（ｉ）型の層（ｉ層）であってもよい。また、発光層８２は、量子井戸構造以外であってもよく、例えば、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。
ＶＣＳＥＬでは、発光層８２を挟む２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３）により、光を共振波長λｖで共振させてレーザ発振を実現する。そして、この光は、設定サイリスタＳを透過して、光出射口９０Ａ（図３参照）から出射される。
ＶＣＳＥＬでは、発光層８２を挟む２つのＤＢＲ層（ｐアノード（ＤＢＲ）層８１とｎカソード（ＤＢＲ）層８３）により、光を共振波長λｖで共振させてレーザ発振を実現する。そして、この光は、設定サイリスタＳを透過して、光出射口９０Ａ（図３参照）から出射される。
【0058】
トンネル接合層８４は、ｎ型の不純物（ドーパント）を高濃度に添加したｎ＋＋層と、ｐ型の不純物を高濃度に添加したｐ＋＋層との接合であり、逆バイアスであってもトンネル効果によって電流が流れる。トンネル接合層８４は、ＶＣＳＥＬのｎカソード（ＤＢＲ）層８３と、設定サイリスタＳとが、逆バイアスになって電流が流れにくくなることを抑制する。逆バイアスであってもトンネル効果によって電流が流れる。
【0059】
（設定サイリスタＳ／半導体積層体Ｌｓ）
設定サイリスタＳは、トンネル接合層８４上に積層された、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を順にエピタキシャル成長させた半導体積層体Ｌｓで構成されている。すなわち、ｐｎｐｎの４層構造である。
ここで、第１の実施の形態が適用される発光チップ１０では、図６，７を用いて後述する積層構造Ｌ１の調整に伴い、ｎカソード層８８がｎゲート層８６およびｐゲート層８７よりも厚くなっている。また、ｐアノード層８５がｎカソード層８８よりも厚くなっている。つまり、設定サイリスタＳを構成する半導体積層体Ｌｓにおける各層の厚さを、それぞれの半導体層の符号ｉを用いてｔ（ｉ）と表記すると、ｔ（８６），ｔ（８７）＜ｔ（８８）＜ｔ（８５）となっている。
設定サイリスタＳは、トンネル接合層８４上に積層された、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８を順にエピタキシャル成長させた半導体積層体Ｌｓで構成されている。すなわち、ｐｎｐｎの４層構造である。
ここで、第１の実施の形態が適用される発光チップ１０では、図６，７を用いて後述する積層構造Ｌ１の調整に伴い、ｎカソード層８８がｎゲート層８６およびｐゲート層８７よりも厚くなっている。また、ｐアノード層８５がｎカソード層８８よりも厚くなっている。つまり、設定サイリスタＳを構成する半導体積層体Ｌｓにおける各層の厚さを、それぞれの半導体層の符号ｉを用いてｔ（ｉ）と表記すると、ｔ（８６），ｔ（８７）＜ｔ（８８）＜ｔ（８５）となっている。
【0060】
なお、上記においては、ｐゲート層８７にオーミック電極３３１を設けて設定サイリスタＳのゲートＧｓとしたが、ｎゲート層８６にｎオーミック電極を設けて設定サイリスタＳのゲートＧｓとしてもよい。
【0061】
続いて、図２～４を参照して、サイリスタ（転送サイリスタＴ、設定サイリスタＳ）の基本的な動作を説明する。
サイリスタは、前述したように、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子であって、ｐ型の半導体層（ｐアノード層８５、ｐゲート層８７）、ｎ型の半導体層（ｎゲート層８６、ｎカソード層８８）を基板８０上に積層して構成された、ｐｎｐｎ構造を有している。ここでは、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄが、一例として、１．５Ｖであるとする。
また、一例として、Ｖｓｕｂ端子である裏面電極９１に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位（以下では「Ｌ」と表記する。）として－５Ｖとして説明する。よって、「Ｈ」（０Ｖ），「Ｌ」（－５Ｖ）と表記することがある。
サイリスタは、前述したように、アノード端子（アノード）、カソード端子（カソード）、ゲート端子（ゲート）の３端子を有する半導体素子であって、ｐ型の半導体層（ｐアノード層８５、ｐゲート層８７）、ｎ型の半導体層（ｎゲート層８６、ｎカソード層８８）を基板８０上に積層して構成された、ｐｎｐｎ構造を有している。ここでは、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄが、一例として、１．５Ｖであるとする。
また、一例として、Ｖｓｕｂ端子である裏面電極９１に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位（以下では「Ｌ」と表記する。）として－５Ｖとして説明する。よって、「Ｈ」（０Ｖ），「Ｌ」（－５Ｖ）と表記することがある。
【0062】
まず、サイリスタ単体の動作を説明する。ここでは、サイリスタのアノードは０Ｖであるとする。アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソードに印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲートの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードは０Ｖであるので、ゲートは、０Ｖになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノードは０Ｖであるので、オン状態のサイリスタのカソードは、－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
オン状態になると、サイリスタのゲートは、アノード端子の電位に近い電位になる。ここでは、アノードは０Ｖであるので、ゲートは、０Ｖになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノードは０Ｖであるので、オン状態のサイリスタのカソードは、－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソードの電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
【0063】
オン状態のサイリスタは、カソードが、オン状態を維持するために必要な電位（上記の－１．５Ｖに近い電位）より高い電位（絶対値が小さい負の電位、０Ｖまたは正の電位）になると、オフ状態に移行（ターンオフ）する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。
一方、オン状態のサイリスタのカソードに、オン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。
【0064】
次に、ＶＣＳＥＬと設定サイリスタＳとが積層された状態での動作を説明する。
設定サイリスタＳは、ＶＣＳＥＬと積層され、直列接続されている。よって、点灯信号φＩの電位が、ＶＣＳＥＬと設定サイリスタＳとに分圧される。ここでは、分圧の結果としてＶＣＳＥＬに印加される電圧を、仮に－１．７Ｖであるとして説明する。すると、設定サイリスタＳがオフ状態の場合、設定サイリスタＳに－３．３Ｖが印加される。
設定サイリスタＳは、ＶＣＳＥＬと積層され、直列接続されている。よって、点灯信号φＩの電位が、ＶＣＳＥＬと設定サイリスタＳとに分圧される。ここでは、分圧の結果としてＶＣＳＥＬに印加される電圧を、仮に－１．７Ｖであるとして説明する。すると、設定サイリスタＳがオフ状態の場合、設定サイリスタＳに－３．３Ｖが印加される。
【0065】
上述したように、オフ状態にある設定サイリスタＳのしきい電圧が－３．３Ｖより絶対値において大きい場合には、設定サイリスタＳのカソードに印加される電位がしきい電圧より低いため、設定サイリスタＳがターンオンする。すると、直列接続されたＶＣＳＥＬと設定サイリスタＳとに電流が流れて、ＶＣＳＥＬが発光する。一方、設定サイリスタＳのしきい電圧が－３．３Ｖよりも絶対値において小さい場合には、設定サイリスタＳはターンオンせず、オフ状態を維持する。
なお、設定サイリスタＳがターンオンすると、電流制限抵抗ＲＩにより、直列接続されたＶＣＳＥＬと設定サイリスタＳとに印加される電圧が絶対値において低下する。しかし、設定サイリスタＳに印加される電圧が、設定サイリスタＳのオン状態を維持する電圧であれば、設定サイリスタＳはオン状態を維持する。これにより、ＶＣＳＥＬも発光を継続する。
なお、設定サイリスタＳがターンオンすると、電流制限抵抗ＲＩにより、直列接続されたＶＣＳＥＬと設定サイリスタＳとに印加される電圧が絶対値において低下する。しかし、設定サイリスタＳに印加される電圧が、設定サイリスタＳのオン状態を維持する電圧であれば、設定サイリスタＳはオン状態を維持する。これにより、ＶＣＳＥＬも発光を継続する。
【0066】
（発光装置１の動作）
続いて、図１～５を参照して、発光装置１の動作について説明する。
図５は、発光装置１および発光チップ１０の動作の一例を説明するタイミングチャートである。図５は、発光チップ１０のＶＣＳＥＬ１～ＶＣＳＥＬ５の５個のＶＣＳＥＬの点灯（発光）／非点灯（非発光）を制御する部分のタイミングチャートである。なお、図５では、ＶＣＳＥＬ１，ＶＣＳＥＬ２，ＶＣＳＥＬ３を点灯（発光）させ、ＶＣＳＥＬ４を非点灯（非発光）としている。
続いて、図１～５を参照して、発光装置１の動作について説明する。
図５は、発光装置１および発光チップ１０の動作の一例を説明するタイミングチャートである。図５は、発光チップ１０のＶＣＳＥＬ１～ＶＣＳＥＬ５の５個のＶＣＳＥＬの点灯（発光）／非点灯（非発光）を制御する部分のタイミングチャートである。なお、図５では、ＶＣＳＥＬ１，ＶＣＳＥＬ２，ＶＣＳＥＬ３を点灯（発光）させ、ＶＣＳＥＬ４を非点灯（非発光）としている。
【0067】
図５において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。このとき、ＶＣＳＥＬ１は期間Ｔ（１）において、ＶＣＳＥＬ２は期間Ｔ（２）において、ＶＣＳＥＬ３は期間Ｔ（３）において、ＶＣＳＥＬ４は期間Ｔ（４）において点灯または非点灯の制御（点灯制御と表記する。）がされる。なお、期間Ｔ（１），Ｔ（２），Ｔ（３），…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと表記する。
以下では、「Ｈ」（０Ｖ）および「Ｌ」（－５Ｖ）を、「Ｈ」および「Ｌ」と省略する場合がある。
以下では、「Ｈ」（０Ｖ）および「Ｌ」（－５Ｖ）を、「Ｈ」および「Ｌ」と省略する場合がある。
【0068】
φ１端子に送信される第１転送信号φ１およびφ２端子に送信される第２転送信号φ２は、「Ｈ」と「Ｌ」との２つの電位を有する信号である。そして、第１転送信号φ１および第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。
【0069】
第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」から「Ｌ」に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｅで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形および期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置１が動作を開始する期間であるためである。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」（０Ｖ）であって、時刻ｅで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形および期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置１が動作を開始する期間であるためである。
【0070】
第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、転送サイリスタＴのオン状態を番号順に伝播させることにより、オン状態の転送サイリスタＴと同じ番号のＶＣＳＥＬを、点灯または非点灯（点灯制御）の対象として指定する。
【0071】
次に、φＩ端子に供給される点灯信号φＩについて説明する。点灯信号φＩは、「Ｈ」と「Ｌ」との２つの電位を有する信号である。
ここでは、ＶＣＳＥＬ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩを説明する。点灯信号φＩは、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｃで「Ｈ」から「Ｌ」に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、時刻ｅにおいて「Ｈ」を維持する。
ここでは、ＶＣＳＥＬ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩを説明する。点灯信号φＩは、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｃで「Ｈ」から「Ｌ」に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、時刻ｅにおいて「Ｈ」を維持する。
【0072】
（１）時刻ａ
時刻ａにおいて、発光装置１の発光制御部１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」に設定する。発光制御部１１０の電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ」に設定する。発光制御部１１０の転送信号発生部１２０は、第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」に設定する。これにより、発光チップ１０のφ１端子およびφ２端子が「Ｈ」となる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ２端子に接続されている第２転送信号線７３も「Ｈ」になる。
そして、発光制御部１１０の点灯信号発生部１４０は、点灯信号φＩを「Ｈ」に設定する。これにより、発光チップ１０のφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」となる。
時刻ａにおいて、発光装置１の発光制御部１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」に設定する。発光制御部１１０の電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ」に設定する。発光制御部１１０の転送信号発生部１２０は、第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」に設定する。これにより、発光チップ１０のφ１端子およびφ２端子が「Ｈ」となる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ２端子に接続されている第２転送信号線７３も「Ｈ」になる。
そして、発光制御部１１０の点灯信号発生部１４０は、点灯信号φＩを「Ｈ」に設定する。これにより、発光チップ１０のφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」となる。
【0073】
設定サイリスタＳのアノード（ｐアノード層８５）は、トンネル接合層８４を介して、ＶＣＳＥＬのカソード（ｎカソード（ＤＢＲ）層８３）に接続され、ＶＣＳＥＬのアノード（ｐアノード（ＤＢＲ）層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。
転送サイリスタＴのアノード（ｐアノード層８５）は、トンネル接合層８４を介して、下部ダイオードＵＤのカソード（ｎカソード（ＤＢＲ）層８３）に接続され、下部ダイオードＵＤのアノード（ｐアノード（ＤＢＲ）層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。
転送サイリスタＴのアノード（ｐアノード層８５）は、トンネル接合層８４を介して、下部ダイオードＵＤのカソード（ｎカソード（ＤＢＲ）層８３）に接続され、下部ダイオードＵＤのアノード（ｐアノード（ＤＢＲ）層８１）は、「Ｈ」に設定されたＶｓｕｂ端子に接続されている。
【0074】
奇数番号の転送サイリスタＴ１，Ｔ３，Ｔ５のそれぞれのカソードは、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２，Ｔ４，Ｔ６のそれぞれのカソードは、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノードおよびカソードがともに「Ｈ」となり、オフ状態にある。また、下部ダイオードＵＤも、アノードおよびカソードがともに「Ｈ」となり、オフ状態にある。
【0075】
設定サイリスタＳのカソード端子は、「Ｈ」（０Ｖ）の点灯信号線７５に接続されている。よって、設定サイリスタＳは、アノードおよびカソードがともに「Ｈ」となり、オフ状態にある。また、ＶＣＳＥＬも、アノードおよびカソードがともに「Ｈ」となり、オフ状態にある。
【0076】
ゲートＧｔ１は、前述したように、スタートダイオードＳＤのカソードに接続されている。ゲートＧｔ１は、電源線抵抗Ｒｇ１を介して、電源電位Ｖｇａ（「Ｌ」）の電源線７１に接続されている。そして、スタートダイオードＳＤのアノード端子は第２転送信号線７３に接続され、電流制限抵抗Ｒ２を介して、「Ｈ」のφ２端子に接続されている。よって、スタートダイオードＳＤは順バイアスであり、スタートダイオードＳＤのカソード（ゲートＧｔ１）は、スタートダイオードＳＤのアノードの電位（「Ｈ」）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値（－１．５Ｖ）になる。また、ゲートＧｔ１が－１．５Ｖになると、結合ダイオードＤ１は、アノード（ゲートＧｔ１）が－１．５Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」）に接続されているので、順バイアスになる。よって、ゲートＧｔ２の電位は、ゲートＧｔ１の電位（－１．５Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３Ｖになる。さらに、結合ダイオードＤ２は、アノード（ゲートＧｔ１）が－３Ｖで、カソードが電源線抵抗Ｒｇ２を介して電源線７１（「Ｌ」）に接続されているので、順バイアスになる。よって、ゲートＧｔ３の電位は、ゲートＧｔ２の電位（－３Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－４．５Ｖになる。しかし、４以上の番号のゲートＧｔには、スタートダイオードＳＤのアノードが「Ｈ」であることの影響は及ばず、これらのゲートＧｔの電位は、電源線７１の電位である「Ｌ」になっている。
【0077】
なお、ゲートＧｔはゲートＧｓであるので、ゲートＧｓの電位は、ゲートＧｔの電位と同じである。よって、転送サイリスタＴ、設定サイリスタＳのしきい電圧は、ゲートＧｔ、Ｇｓの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。すなわち、転送サイリスタＴ１、設定サイリスタＳ１のしきい電圧は－３Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧は－４．５Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧は－６Ｖ、番号が４以上の転送サイリスタＴ、設定サイリスタＳのしきい電圧は－６．５Ｖとなっている。
【0078】
（２）時刻ｂ
図５に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」から「Ｌ」に移行する。これにより発光装置１は、動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子および電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」から「Ｌ」に移行する。すると、転送サイリスタＴ１に印加されている電圧は－３．３Ｖであるので、しきい電圧が－３Ｖである転送サイリスタＴ１がターンオンする。このとき、下部ダイオードＵＤ１に電流が流れてオフ状態からオン状態に移行する。転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、転送サイリスタＴ１のアノードの電位（下部ダイオードＵＤ１に印加された電位である－１．７Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３．２Ｖに近い電位（絶対値が３．２Ｖより大きい負の電位）になる。
なお、転送サイリスタＴ３はしきい電圧が－６Ｖであり、転送サイリスタＴ５はしきい電圧が－６．５Ｖである。転送サイリスタＴ３および転送サイリスタＴ５に印加される電圧は、ＶＣＳＥＬに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、転送サイリスタＴ３および転送サイリスタＴ５はターンオンしない。
一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」、かつ、第２転送信号線７３が「Ｈ」であるのでターンオンできない。
図５に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」から「Ｌ」に移行する。これにより発光装置１は、動作を開始する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子および電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」から「Ｌ」に移行する。すると、転送サイリスタＴ１に印加されている電圧は－３．３Ｖであるので、しきい電圧が－３Ｖである転送サイリスタＴ１がターンオンする。このとき、下部ダイオードＵＤ１に電流が流れてオフ状態からオン状態に移行する。転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、転送サイリスタＴ１のアノードの電位（下部ダイオードＵＤ１に印加された電位である－１．７Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた－３．２Ｖに近い電位（絶対値が３．２Ｖより大きい負の電位）になる。
なお、転送サイリスタＴ３はしきい電圧が－６Ｖであり、転送サイリスタＴ５はしきい電圧が－６．５Ｖである。転送サイリスタＴ３および転送サイリスタＴ５に印加される電圧は、ＶＣＳＥＬに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、転送サイリスタＴ３および転送サイリスタＴ５はターンオンしない。
一方、偶数番号の転送サイリスタＴは、第２転送信号φ２が「Ｈ」、かつ、第２転送信号線７３が「Ｈ」であるのでターンオンできない。
【0079】
転送サイリスタＴ１がターンオンすると、ゲートＧｔ１／Ｇｓ１の電位は、転送サイリスタＴ１のアノードの電位である「Ｈ」になる。そして、ゲートＧｔ２（ゲートＧｓ２）の電位が－１．５Ｖ、ゲートＧｔ３（ゲートＧｓ３）の電位が－３Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－４．５Ｖ、番号が５以上のゲートＧｔ（ゲートＧｌ）の電位が「Ｌ」になる。
これにより、設定サイリスタＳ１のしきい電圧が－１．５Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧が－３Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧が－４．５Ｖ、転送サイリスタＴ４、設定サイリスタＳ４のしきい電圧が－６Ｖ、転送サイリスタＴ５，Ｔ６、設定サイリスタＳ５，Ｓ６のしきい電圧が－６．５Ｖになる。
しかし、第１転送信号線７２は、オン状態の転送サイリスタＴ１により－１．５Ｖになっているので、オフ状態の奇数番号の転送サイリスタＴはターンオンしない。第２転送信号線７３は「Ｈ」であるので、偶数番号の転送サイリスタＴはターンオンしない。また、点灯信号線７５は「Ｈ」であるので、いずれのＶＣＳＥＬも点灯しない。
これにより、設定サイリスタＳ１のしきい電圧が－１．５Ｖ、転送サイリスタＴ２、設定サイリスタＳ２のしきい電圧が－３Ｖ、転送サイリスタＴ３、設定サイリスタＳ３のしきい電圧が－４．５Ｖ、転送サイリスタＴ４、設定サイリスタＳ４のしきい電圧が－６Ｖ、転送サイリスタＴ５，Ｔ６、設定サイリスタＳ５，Ｓ６のしきい電圧が－６．５Ｖになる。
しかし、第１転送信号線７２は、オン状態の転送サイリスタＴ１により－１．５Ｖになっているので、オフ状態の奇数番号の転送サイリスタＴはターンオンしない。第２転送信号線７３は「Ｈ」であるので、偶数番号の転送サイリスタＴはターンオンしない。また、点灯信号線７５は「Ｈ」であるので、いずれのＶＣＳＥＬも点灯しない。
【0080】
時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタ等の変化が生じた後、定常状態になったときをいう。）において、転送サイリスタＴ１、下部ダイオードＵＤ１がオン状態にあって、他の転送サイリスタＴ、下部ダイオードＵＤ、設定サイリスタＳ、ＶＣＳＥＬはオフ状態にある。
【0081】
（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩが「Ｈ」から「Ｌ」に移行する。
点灯信号φＩが「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩおよびφＩ端子を介して、点灯信号線７５が「Ｈ」から「Ｌ」に移行する。すると、ＶＣＳＥＬに印加される電圧１．７Ｖを足した－３．３Ｖが設定サイリスタＳ１に印加され、しきい電圧が－１．５Ｖである設定サイリスタＳ１がターンオンして、ＶＣＳＥＬ１が点灯（発光）する。これにより、点灯信号線７５の電位が－３．２Ｖに近い電位になる。なお、設定サイリスタＳ２はしきい電圧が－３Ｖであるが、設定サイリスタＳ２に印加される電圧は、ＶＣＳＥＬに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、設定サイリスタＳ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、下部ダイオードＵＤ１、設定サイリスタＳ１がオン状態にあって、ＶＣＳＥＬ１が点灯（発光）している。
時刻ｃにおいて、点灯信号φＩが「Ｈ」から「Ｌ」に移行する。
点灯信号φＩが「Ｈ」から「Ｌ」に移行すると、電流制限抵抗ＲＩおよびφＩ端子を介して、点灯信号線７５が「Ｈ」から「Ｌ」に移行する。すると、ＶＣＳＥＬに印加される電圧１．７Ｖを足した－３．３Ｖが設定サイリスタＳ１に印加され、しきい電圧が－１．５Ｖである設定サイリスタＳ１がターンオンして、ＶＣＳＥＬ１が点灯（発光）する。これにより、点灯信号線７５の電位が－３．２Ｖに近い電位になる。なお、設定サイリスタＳ２はしきい電圧が－３Ｖであるが、設定サイリスタＳ２に印加される電圧は、ＶＣＳＥＬに印加される電圧１．７Ｖを－３．２Ｖに足した－１．５Ｖになるので、設定サイリスタＳ２はターンオンしない。
時刻ｃの直後において、転送サイリスタＴ１、下部ダイオードＵＤ１、設定サイリスタＳ１がオン状態にあって、ＶＣＳＥＬ１が点灯（発光）している。
【0082】
（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩが「Ｌ」から「Ｈ」に移行する。
点灯信号φＩが「Ｌ」から「Ｈ」に移行すると、電流制限抵抗ＲＩおよびφＩ端子を介して、点灯信号線７５の電位が－３．２Ｖから「Ｈ」に移行する。すると、設定サイリスタＳ１のカソードおよびＶＣＳＥＬ１のアノードがともに「Ｈ」になるので設定サイリスタＳ１がターンオフするとともに、ＶＣＳＥＬ１が消灯する（非点灯になる）。ＶＣＳＥＬ１の点灯期間は、点灯信号φＩが「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩが「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩが「Ｌ」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。
時刻ｄにおいて、点灯信号φＩが「Ｌ」から「Ｈ」に移行する。
点灯信号φＩが「Ｌ」から「Ｈ」に移行すると、電流制限抵抗ＲＩおよびφＩ端子を介して、点灯信号線７５の電位が－３．２Ｖから「Ｈ」に移行する。すると、設定サイリスタＳ１のカソードおよびＶＣＳＥＬ１のアノードがともに「Ｈ」になるので設定サイリスタＳ１がターンオフするとともに、ＶＣＳＥＬ１が消灯する（非点灯になる）。ＶＣＳＥＬ１の点灯期間は、点灯信号φＩが「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩが「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩが「Ｌ」である期間となる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。
【0083】
（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」から「Ｌ」に移行する。ここで、ＶＣＳＥＬ１を点灯制御する期間Ｔ（１）が終了し、ＶＣＳＥＬ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が－３Ｖになっているので、ターンオンする。このとき、下部ダイオードＵＤ２にも電流が流れてオフ状態からオン状態に移行する。
これにより、ゲート端子Ｇｔ２（ゲート端子Ｇｓ２）の電位が「Ｈ」（０Ｖ）、ゲートＧｔ３（ゲートＧｓ３）の電位が－１．５Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－３Ｖ、ゲートＧｔ５（ゲートＧｓ５）の電位が－４．５Ｖ、ゲートＧｔ６（ゲートＧｓ６）の電位が－５Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１，Ｔ２、下部ダイオードＵＤ１，ＵＤ２がオン状態にある。
時刻ｅにおいて、第２転送信号φ２が「Ｈ」から「Ｌ」に移行する。ここで、ＶＣＳＥＬ１を点灯制御する期間Ｔ（１）が終了し、ＶＣＳＥＬ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が－３Ｖになっているので、ターンオンする。このとき、下部ダイオードＵＤ２にも電流が流れてオフ状態からオン状態に移行する。
これにより、ゲート端子Ｇｔ２（ゲート端子Ｇｓ２）の電位が「Ｈ」（０Ｖ）、ゲートＧｔ３（ゲートＧｓ３）の電位が－１．５Ｖ、ゲートＧｔ４（ゲートＧｓ４）の電位が－３Ｖ、ゲートＧｔ５（ゲートＧｓ５）の電位が－４．５Ｖ、ゲートＧｔ６（ゲートＧｓ６）の電位が－５Ｖになる。
時刻ｅの直後において、転送サイリスタＴ１，Ｔ２、下部ダイオードＵＤ１，ＵＤ２がオン状態にある。
【0084】
（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノードおよびカソードがともに「Ｈ」になって、ターンオフする。このとき、下部ダイオードＵＤ１のアノードおよびカソードもともに「Ｈ」になって、オン状態からオフ状態に移行する。
すると、ゲートＧｔ１（ゲートＧｓ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」）に向かって変化する。これにより、結合ダイオードＤ１が電流の流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲートＧｔ２（ゲートＧｓ２）が「Ｈ」である影響は、ゲートＧｔ１（ゲートＧｓ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続されたゲートＧｔを有する転送サイリスタＴは、しきい電圧が－６．５Ｖになって、第１転送信号φ１または第２転送信号φ２が「Ｌ」になっても、ターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２、下部ダイオードＵＤ２がオン状態にある。
時刻ｆにおいて、第１転送信号φ１が「Ｌ」から「Ｈ」に移行する。
第１転送信号φ１が「Ｌ」から「Ｈ」に移行すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノードおよびカソードがともに「Ｈ」になって、ターンオフする。このとき、下部ダイオードＵＤ１のアノードおよびカソードもともに「Ｈ」になって、オン状態からオフ状態に移行する。
すると、ゲートＧｔ１（ゲートＧｓ１）の電位は、電源線抵抗Ｒｇ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」）に向かって変化する。これにより、結合ダイオードＤ１が電流の流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲートＧｔ２（ゲートＧｓ２）が「Ｈ」である影響は、ゲートＧｔ１（ゲートＧｓ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤで接続されたゲートＧｔを有する転送サイリスタＴは、しきい電圧が－６．５Ｖになって、第１転送信号φ１または第２転送信号φ２が「Ｌ」になっても、ターンオンしなくなる。
時刻ｆの直後において、転送サイリスタＴ２、下部ダイオードＵＤ２がオン状態にある。
【0085】
（７）その他
時刻ｇにおいて、点灯信号φＩが「Ｈ」から「Ｌ」に移行すると、時刻ｃでのＶＣＳＥＬ１および設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオンして、ＶＣＳＥＬ２が点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩが「Ｌ」から「Ｈ」に移行すると、時刻ｄでのＶＣＳＥＬ１および設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオフして、ＶＣＳＥＬ２が消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、時刻ｂでの転送サイリスタＴ１または時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が－３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、ＶＣＳＥＬ２を点灯制御する期間Ｔ（２）が終了し、ＶＣＳＥＬ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。
時刻ｇにおいて、点灯信号φＩが「Ｈ」から「Ｌ」に移行すると、時刻ｃでのＶＣＳＥＬ１および設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオンして、ＶＣＳＥＬ２が点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩが「Ｌ」から「Ｈ」に移行すると、時刻ｄでのＶＣＳＥＬ１および設定サイリスタＳ１と同様に、設定サイリスタＳ２がターンオフして、ＶＣＳＥＬ２が消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、時刻ｂでの転送サイリスタＴ１または時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が－３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、ＶＣＳＥＬ２を点灯制御する期間Ｔ（２）が終了し、ＶＣＳＥＬ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。
【0086】
なお、ＶＣＳＥＬを点灯（発光）させないで、消灯（非点灯）のままとするときは、図５のＶＣＳＥＬ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩのように、点灯信号φＩを「Ｈ」のままとすればよい。このようにすることで、設定サイリスタＳ４のしきい電圧が－１．５Ｖであっても、設定サイリスタＳ４はターンオンせず、ＶＣＳＥＬは消灯（非点灯）のままとなる。
【0087】
先述したように、転送サイリスタＴのゲート端子Ｇｔは結合ダイオードＤによって相互に接続されている。よって、ゲートＧｔの電位が変化すると、電位が変化したゲートＧｔに、順バイアスの結合ダイオードＤを介して接続されたゲートＧｓの電位が変化する。そして、電位が変化したゲートを有する転送サイリスタＴのしきい電圧が変化する。転送サイリスタＴは、しきい電圧が－３．３Ｖより高い（絶対値が小さい負の値）と、第１転送信号φ１または第２転送信号φ２が「Ｈ」から「Ｌ」に移行するタイミングにおいてターンオンする。
そして、オン状態の転送サイリスタＴのゲートＧｔにゲートＧｓが接続された設定サイリスタＳは、しきい電圧が－１．５Ｖであるので、点灯信号φＩが「Ｈ」から「Ｌ」に移行するとターンオンし、設定サイリスタＳに直列接続されたＶＣＳＥＬが点灯（発光）する。
そして、オン状態の転送サイリスタＴのゲートＧｔにゲートＧｓが接続された設定サイリスタＳは、しきい電圧が－１．５Ｖであるので、点灯信号φＩが「Ｈ」から「Ｌ」に移行するとターンオンし、設定サイリスタＳに直列接続されたＶＣＳＥＬが点灯（発光）する。
【0088】
すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象であるＶＣＳＥＬを指定し、「Ｌ」の点灯信号φＩは、点灯制御の対象であるＶＣＳＥＬに直列接続された設定サイリスタＳをターンオンするとともに、ＶＣＳＥＬを点灯させる。つまり、発光チップ１０では、転送サイリスタＴのオン状態が転送されることで、ＶＣＳＥＬは順次点灯する。
なお、「Ｈ」の点灯信号φＩは、設定サイリスタＳをオフ状態に維持するとともに、ＶＣＳＥＬを非点灯に維持する。すなわち、点灯信号φＩは、ＶＣＳＥＬの点灯／非点灯を設定する。
なお、「Ｈ」の点灯信号φＩは、設定サイリスタＳをオフ状態に維持するとともに、ＶＣＳＥＬを非点灯に維持する。すなわち、点灯信号φＩは、ＶＣＳＥＬの点灯／非点灯を設定する。
【0089】
なお、説明に用いた電圧は一例であって、ＶＣＳＥＬの発光波長や光量によって変えることになる。その際は、点灯信号φＩの電位（「Ｌ」）を調整すればよい。
【0090】
このように、発光装置１では、複数の素子（転送サイリスタＴ１～Ｔ１２８、設定サイリスタＳ１～Ｓ１２８、ＶＣＳＥＬ１～ＶＣＳＥＬ１２８等）があって、複数の素子のうちオン状態となる素子が次々に移行していく。これにより、発光装置１では、発光制御部１１０による点灯制御によって、複数の設定サイリスタＳが個別にオン状態となる。そして、それぞれの設定サイリスタＳがオン状態になることで、その設定サイリスタＳに対応するＶＣＳＥＬが個別に発光する。
測定装置１０００においてはさらに、システム制御部３０が発光制御部１１０における信号の出力を制御することで、測定のための光の出射が行われる。
測定装置１０００においてはさらに、システム制御部３０が発光制御部１１０における信号の出力を制御することで、測定のための光の出射が行われる。
【0091】
（発光チップ１０の製造）
続いて、第１の実施の形態が適用される発光チップ１０の製造について説明する。
発光チップ１０を製造する工程は、主に、（１）基板上に半導体層を積層して半導体積層基板を製造する工程（以下、「（１）半導体積層基板の製造工程」と呼ぶ。）と、（２）半導体積層基板を発光チップに加工する工程（以下、「（２）発光チップへの加工工程」と呼ぶ。）と、に分けることができる。
続いて、第１の実施の形態が適用される発光チップ１０の製造について説明する。
発光チップ１０を製造する工程は、主に、（１）基板上に半導体層を積層して半導体積層基板を製造する工程（以下、「（１）半導体積層基板の製造工程」と呼ぶ。）と、（２）半導体積層基板を発光チップに加工する工程（以下、「（２）発光チップへの加工工程」と呼ぶ。）と、に分けることができる。
【0092】
まず、図６を用いて、（１）半導体積層基板の製造工程について説明する。なお、以下で説明する半導体積層基板１００は、図４を用いて説明した発光チップ１０のアイランド３０１と同様の半導体層を有するので、各層の名称および符号は図４と同じものを用いる。また、半導体積層体および積層構造についても、名称および符号は図４と同じものを用いる。
図６は、第１の実施の形態が適用される半導体積層基板１００の製造工程を説明する図であり、図６（ａ）はＶＣＳＥＬに加工される半導体積層体Ｌｖを形成する工程、図６（ｂ）はトンネル接合層８４を形成する工程、図６（ｃ）はサイリスタに加工される半導体積層体Ｌｓを形成する工程である。
図６は、第１の実施の形態が適用される半導体積層基板１００の製造工程を説明する図であり、図６（ａ）はＶＣＳＥＬに加工される半導体積層体Ｌｖを形成する工程、図６（ｂ）はトンネル接合層８４を形成する工程、図６（ｃ）はサイリスタに加工される半導体積層体Ｌｓを形成する工程である。
【0093】
（１－１）半導体積層体Ｌｖを形成する工程
まず、図６（ａ）に示すように、ｐ型の基板８０上に、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３をこの順にエピタキシャル成長させて、半導体積層体Ｌｖを形成する。各半導体層は、例えば、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）等によって積層される。
半導体積層体Ｌｖは、発光チップ１０のＶＣＳＥＬに加工される半導体積層体であり、発光素子に加工される第１の半導体積層体の一例である。また、（１－１）半導体積層体Ｌｖを形成する工程は、基板の上に、第１の半導体積層体を形成する第１の積層体形成工程の一例である。
まず、図６（ａ）に示すように、ｐ型の基板８０上に、ｐアノード（ＤＢＲ）層８１、発光層８２、ｎカソード（ＤＢＲ）層８３をこの順にエピタキシャル成長させて、半導体積層体Ｌｖを形成する。各半導体層は、例えば、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）等によって積層される。
半導体積層体Ｌｖは、発光チップ１０のＶＣＳＥＬに加工される半導体積層体であり、発光素子に加工される第１の半導体積層体の一例である。また、（１－１）半導体積層体Ｌｖを形成する工程は、基板の上に、第１の半導体積層体を形成する第１の積層体形成工程の一例である。
【0094】
本発明の実施の形態において、基板８０は、ｐ型のＧａＡｓを例として説明するが、ｎ型のＧａＡｓ、不純物を添加していないイントリンシック（ｉ）のＧａＡｓでもよい。また、ＩｎＰ，ＧａＮ，ＩｎＡｓ，その他ＩＩＩ－Ｖ族、ＩＩ－ＶＩ材料からなる半導体基板、サファイア、ＳｉやＧｅ等でもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合（歪構造、歪緩和層、メタモルフィック成長を含む）する材料を用いる。一例として、ＩｎＡｓ基板上には、ＩｎＡｓ，ＩｎＡｓＳｂ，ＧａＩｎＡｓＳｂ等を使用し、ＩｎＰ基板上にはＩｎＰ，ＩｎＧａＡｓＰなどを使用し、ＧａＮ基板上又はサファイア基板上には、ＧａＮ，ＡｌＧａＮ，ＩｎＧａＮを使用し、Ｓｉ基板上にはＳｉ，ＳｉＧｅ，ＧａＰ等を使用する。ただし、結晶成長後に他の支持基板に貼りつける場合は、支持基板に対して半導体材料が略格子整合している必要はない。
【0095】
ｐアノード（ＤＢＲ）層８１は、屈折率差を設けた半導体層を複数積層して形成される。より詳しくは、ｐアノード（ＤＢＲ）層８１は、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とを交互に積層して形成される。なお、高屈折率層が「相対的に屈折率が高い」とは、低屈折率層と比べて屈折率が高いことを意味する。同様に、低屈折率層が「相対的に屈折率が低い」とは、高屈折率層と比べて屈折率が低いことを意味する。また、ｎカソード（ＤＢＲ）層８３は、ｐアノード（ＤＢＲ）層８１と同様に、相対的に屈折率が高い高屈折率層と、相対的に屈折率が低い低屈折率層とを交互に積層して形成される。
ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、一例として、Ａｌ０．２Ｇａ０．８Ａｓの低Ａｌ組成による高屈折率層と、Ａｌ０．９Ｇａ０．１Ａｓの高Ａｌ組成による低屈折率層との組み合わせで形成される。
ｐアノード（ＤＢＲ）層８１およびｎカソード（ＤＢＲ）層８３は、一例として、Ａｌ０．２Ｇａ０．８Ａｓの低Ａｌ組成による高屈折率層と、Ａｌ０．９Ｇａ０．１Ａｓの高Ａｌ組成による低屈折率層との組み合わせで形成される。
【0096】
発光層８２は、先述したように、井戸層と障壁層とが交互に積層された量子井戸構造であり、井戸層は例えば、ＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，ＧａＡｓＰ，ＡｌＧａＩｎＰ，ＧａＩｎＡｓＰ，ＧａＩｎＰ等により形成される。また、障壁層は例えば、ＡｌＧａＡｓ，ＧａＡｓ，ＧａＩｎＰ，ＧａＩｎＡｓＰ等により形成される。
【0097】
（１－２）トンネル接合層８４を形成する工程
次に、図６（ｂ）に示すように、半導体積層体Ｌｖの上に、トンネル接合層８４を形成する。より詳しくは、第１の実施の形態におけるトンネル接合層８４は、半導体積層体Ｌｖを構成する半導体層のうち最も上の層であるｎカソード（ＤＢＲ）層８３の上に、エピタキシャル成長により形成される。
トンネル接合層８４は、ｎ型の不純物を高濃度に添加したｎ＋＋層とｎ型の不純物を高濃度に添加したｐ＋＋層との接合で構成されている。ｎ＋＋層８４ａおよびｐ＋＋層は、例えば不純物濃度１×１０２０／ｃｍ３であり、通常の接合の不純物濃度１０１７／ｃｍ３～１０１８／ｃｍ３に対して高濃度である。ｎ＋＋層とｐ＋＋層との組み合わせ（以下では、ｎ＋＋層／ｐ＋＋層で表記する。）は、例えば、ｎ＋＋ＧａＩｎＰ／ｐ＋＋ＧａＡｓ，ｎ＋＋ＧａＩｎＰ／ｐ＋＋ＡｌＧａＡｓ，ｎ＋＋ＧａＡｓ／ｐ＋＋ＧａＡｓ，ｎ＋＋ＡｌＧａＡｓ／ｐ＋＋ＡｌＧａＡｓ，ｎ＋＋ＩｎＧａＡｓ／ｐ＋＋ＩｎＧａＡｓ，ｎ＋＋ＧａＩｎＡｓＰ／ｐ＋＋ＧａＩｎＡｓＰ，ｎ＋＋ＧａＡｓＳｂ／ｐ＋＋ＧａＡｓＳｂである。なお、組み合わせを相互に変更したものでもよい。
次に、図６（ｂ）に示すように、半導体積層体Ｌｖの上に、トンネル接合層８４を形成する。より詳しくは、第１の実施の形態におけるトンネル接合層８４は、半導体積層体Ｌｖを構成する半導体層のうち最も上の層であるｎカソード（ＤＢＲ）層８３の上に、エピタキシャル成長により形成される。
トンネル接合層８４は、ｎ型の不純物を高濃度に添加したｎ＋＋層とｎ型の不純物を高濃度に添加したｐ＋＋層との接合で構成されている。ｎ＋＋層８４ａおよびｐ＋＋層は、例えば不純物濃度１×１０２０／ｃｍ３であり、通常の接合の不純物濃度１０１７／ｃｍ３～１０１８／ｃｍ３に対して高濃度である。ｎ＋＋層とｐ＋＋層との組み合わせ（以下では、ｎ＋＋層／ｐ＋＋層で表記する。）は、例えば、ｎ＋＋ＧａＩｎＰ／ｐ＋＋ＧａＡｓ，ｎ＋＋ＧａＩｎＰ／ｐ＋＋ＡｌＧａＡｓ，ｎ＋＋ＧａＡｓ／ｐ＋＋ＧａＡｓ，ｎ＋＋ＡｌＧａＡｓ／ｐ＋＋ＡｌＧａＡｓ，ｎ＋＋ＩｎＧａＡｓ／ｐ＋＋ＩｎＧａＡｓ，ｎ＋＋ＧａＩｎＡｓＰ／ｐ＋＋ＧａＩｎＡｓＰ，ｎ＋＋ＧａＡｓＳｂ／ｐ＋＋ＧａＡｓＳｂである。なお、組み合わせを相互に変更したものでもよい。
【0098】
（１－３）半導体積層体Ｌｓを形成する工程
次に、図６（ｃ）に示すように、トンネル接合層８４の上に、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８をこの順にエピタキシャル成長させて、半導体積層体Ｌｓを形成する。
半導体積層体Ｌｓは、発光チップ１０の設定サイリスタＳに加工される半導体積層体であり、サイリスタに加工される第２の半導体積層体の一例である。また、（１－３）半導体積層体Ｌｓを形成する工程は、基板の上に、第２の半導体積層体を形成する第２の積層体形成工程の一例である。
次に、図６（ｃ）に示すように、トンネル接合層８４の上に、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８をこの順にエピタキシャル成長させて、半導体積層体Ｌｓを形成する。
半導体積層体Ｌｓは、発光チップ１０の設定サイリスタＳに加工される半導体積層体であり、サイリスタに加工される第２の半導体積層体の一例である。また、（１－３）半導体積層体Ｌｓを形成する工程は、基板の上に、第２の半導体積層体を形成する第２の積層体形成工程の一例である。
【0099】
ｐアノード層８５は、例えば不純物濃度１×１０１８／ｃｍ３のｐ型のＡｌ０．９ＧａＡｓにより形成される。また、ｎゲート層８６は、例えば不純物濃度１×１０１７／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。さらに、ｐゲート層８７は、例えば不純物濃度１×１０１７／ｃｍ３のｐ型のＡｌ０．９ＧａＡｓである。ｎカソード層８８は、例えば不純物濃度１×１０１８／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。
なお、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８のＡｌ組成は、０～１の範囲で変更しても良い。また、Ａｌ０．９ＧａＡｓに代えて、ＧａＩｎＰ等の他の組成を適用しても良い。
なお、ｐアノード層８５、ｎゲート層８６、ｐゲート層８７、ｎカソード層８８のＡｌ組成は、０～１の範囲で変更しても良い。また、Ａｌ０．９ＧａＡｓに代えて、ＧａＩｎＰ等の他の組成を適用しても良い。
【0100】
以上記載した（１－１）半導体積層体Ｌｖを形成する工程、（１－２）トンネル接合層８４を形成する工程、（１－３）半導体積層体Ｌｓを形成する工程により、基板８０の上に半導体積層体Ｌｖとトンネル接合層８４と半導体積層体Ｌｓとを含む積層構造Ｌ１が形成され、半導体積層基板１００が製造される。
【0101】
（積層構造Ｌ１の調整）
ところで、発光素子を含む製品の品質の評価等にあたっては、製品の反射プロファイルから把握された発光素子の共振波長が利用される。例えば、ＶＣＳＥＬに加工される半導体積層体を含む半導体積層基板の品質の評価には、ＶＣＳＥＬの共振波長が利用される。しかしながら、同じ基板の上に発光素子と発光素子の駆動に用いられるサイリスタとを積層した場合、製品の反射プロファイルには、発光素子の共振だけでなくサイリスタの影響による共振の情報が含まれる。このような製品において、発光素子の共振とサイリスタの影響による共振とが同じ共振波長を有する場合、反射プロファイルから発光素子の共振波長を把握することが困難になる。
ところで、発光素子を含む製品の品質の評価等にあたっては、製品の反射プロファイルから把握された発光素子の共振波長が利用される。例えば、ＶＣＳＥＬに加工される半導体積層体を含む半導体積層基板の品質の評価には、ＶＣＳＥＬの共振波長が利用される。しかしながら、同じ基板の上に発光素子と発光素子の駆動に用いられるサイリスタとを積層した場合、製品の反射プロファイルには、発光素子の共振だけでなくサイリスタの影響による共振の情報が含まれる。このような製品において、発光素子の共振とサイリスタの影響による共振とが同じ共振波長を有する場合、反射プロファイルから発光素子の共振波長を把握することが困難になる。
【0102】
そこで、半導体積層基板１００では、設定サイリスタＳの影響による２つの共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置するように、積層構造Ｌ１の調整が行われる。より具体的には、第１の実施の形態が適用される半導体積層基板１００では、（１－３）半導体積層体Ｌｓを形成する工程において形成する半導体層の厚さを調整することで、積層構造Ｌ１の調整が行われる。
なお、「２つの共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置する」とは、２つの共振波長λｓ１，λｓ２について、一方の共振波長λｓ１が共振波長λｖよりも小さく（短波長であり）、他方の共振波長λｓ２が共振波長λｖよりも大きい（長波長である）ことを指す。
なお、「２つの共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置する」とは、２つの共振波長λｓ１，λｓ２について、一方の共振波長λｓ１が共振波長λｖよりも小さく（短波長であり）、他方の共振波長λｓ２が共振波長λｖよりも大きい（長波長である）ことを指す。
【0103】
ここで、反射プロファイルの一例としての反射率スペクトルを用いて、積層構造Ｌ１を調整する手順の例を説明する。
図７は、反射率スペクトルに対応する図であり、図７（ａ）は基板８０の上に半導体積層体Ｌｖのみを形成した場合の反射率スペクトル、図７（ｂ）は積層構造Ｌ１を形成した場合の反射率スペクトルである。つまり、図７（ｂ）は、半導体積層基板の反射率スペクトルに対応する。なお、図７（ａ），（ｂ）において、横軸が波長［ｎｍ］、縦軸が反射率（reflectance）［－］である。
図８は、比較例の半導体積層基板１００′における反射率スペクトルについて説明する図である。なお、比較例の半導体積層基板１００′は、積層構造Ｌ１の調整が行われていないことの他は、半導体積層基板１００と同じである。
図７は、反射率スペクトルに対応する図であり、図７（ａ）は基板８０の上に半導体積層体Ｌｖのみを形成した場合の反射率スペクトル、図７（ｂ）は積層構造Ｌ１を形成した場合の反射率スペクトルである。つまり、図７（ｂ）は、半導体積層基板の反射率スペクトルに対応する。なお、図７（ａ），（ｂ）において、横軸が波長［ｎｍ］、縦軸が反射率（reflectance）［－］である。
図８は、比較例の半導体積層基板１００′における反射率スペクトルについて説明する図である。なお、比較例の半導体積層基板１００′は、積層構造Ｌ１の調整が行われていないことの他は、半導体積層基板１００と同じである。
【0104】
まず、（１－１）半導体積層体Ｌｖを形成する工程の後、基板８０の上に半導体積層体Ｌｖのみを形成した場合の反射率スペクトルが測定される。測定には例えば、公知の反射率測定装置を用いて良く、半導体積層体Ｌｖに対し基板８０とは反対側（ｎカソード（ＤＢＲ）層８３が形成された側）から光を照射して、反射により戻ってきた光を計測することで行なわれる。
これにより、例えば図７（ａ）に示す反射率スペクトルが得られる。そして、図７（ａ）に示す反射率スペクトルにおいて、半導体積層体Ｌｖ、すなわちＶＣＳＥＬに対応する共振波長λｖが観測される。なお、白抜きの矢印で示すように、ＶＣＳＥＬの共振は反射率の落込み（谷）として観測され、幅を有するが、反射率の落込みが最も大きい部分（谷底）の波長が共振波長λｖとして特定される。後述する設定サイリスタＳの影響による共振波長λｓ１，λｓ２についても同様である。
これにより、例えば図７（ａ）に示す反射率スペクトルが得られる。そして、図７（ａ）に示す反射率スペクトルにおいて、半導体積層体Ｌｖ、すなわちＶＣＳＥＬに対応する共振波長λｖが観測される。なお、白抜きの矢印で示すように、ＶＣＳＥＬの共振は反射率の落込み（谷）として観測され、幅を有するが、反射率の落込みが最も大きい部分（谷底）の波長が共振波長λｖとして特定される。後述する設定サイリスタＳの影響による共振波長λｓ１，λｓ２についても同様である。
【0105】
次に、（１－３）半導体積層体Ｌｓを形成する工程の後、得られた半導体積層基板の反射率スペクトルが測定される。測定された反射率スペクトルにおいては、図７（ｂ）に示すように、設定サイリスタＳの影響による２つの共振波長λｓ１，λｓ２が新たに観測される。
第１の実施の形態では、この共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置するように、積層構造Ｌ１を調整する。より具体的には、図７（ｂ）に示すように、共振波長λｓ１，λｓ２が、共振波長λｖの両側に位置するような反射率スペクトルが得られるまで、形成するｐアノード層８５およびｎカソード層８８の厚さｔ（８５），ｔ（８８）を変化させた半導体積層基板のサンプルの製造と反射率スペクトルの測定を繰り返す。
第１の実施の形態では、この共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置するように、積層構造Ｌ１を調整する。より具体的には、図７（ｂ）に示すように、共振波長λｓ１，λｓ２が、共振波長λｖの両側に位置するような反射率スペクトルが得られるまで、形成するｐアノード層８５およびｎカソード層８８の厚さｔ（８５），ｔ（８８）を変化させた半導体積層基板のサンプルの製造と反射率スペクトルの測定を繰り返す。
【0106】
そして、共振波長λｓ１，λｓ２が、共振波長λｖの両側に位置するような反射率スペクトルが得られた場合に、そのサンプルにおける厚さｔ（８５），ｔ（８８）を、最終的な半導体積層基板１００におけるｐアノード層８５およびｎカソード層８８の厚さとして決定する。以降、半導体積層基板１００の製造工程としては、ｐアノード層８５およびｎカソード層８８がこの厚さで形成される。
このようにして、第１の実施の形態に係る積層構造Ｌ１の調整が行われる。かかる製造工程で製造される半導体積層基板１００の反射率スペクトルでは、図７（ｂ）と同様に、共振波長λｓ１，λｓ２が、共振波長λｖの両側に位置することとなる。したがって、製造された半導体積層基板１００の評価等に際し、共振波長λｓ１，λｓ２の何れか一方が共振波長λｖと等しい場合に比べ、ＶＣＳＥＬの共振波長λｖが把握し易くなっている。
このようにして、第１の実施の形態に係る積層構造Ｌ１の調整が行われる。かかる製造工程で製造される半導体積層基板１００の反射率スペクトルでは、図７（ｂ）と同様に、共振波長λｓ１，λｓ２が、共振波長λｖの両側に位置することとなる。したがって、製造された半導体積層基板１００の評価等に際し、共振波長λｓ１，λｓ２の何れか一方が共振波長λｖと等しい場合に比べ、ＶＣＳＥＬの共振波長λｖが把握し易くなっている。
【0107】
第１の実施の形態が適用される半導体積層基板１００では、ｐアノード層８５およびｎカソード層８８の少なくとも一方の厚さの調整によって、積層構造Ｌ１の調整が行われる。一般に、サイリスタにおいて、ゲート層の厚さが変化すると、アノード層やカソード層の厚さが変化した場合に比べ、サイリスタの特性への影響が大きくなる。したがって、半導体積層基板１００では、ｐアノード層８５およびｎカソード層８８の少なくとも一方の厚さを調整することによって、ｎゲート層８６およびｐゲート層８７のみを変化させる場合と比較して、設定サイリスタＳの特性への影響を抑制している。
他の実施の形態においては、ｎゲート層８６やｐゲート層８７の厚さを変化させても良く、ｐアノード層８５およびｎカソード層８８の厚さを変化させないこととしても良い。
他の実施の形態においては、ｎゲート層８６やｐゲート層８７の厚さを変化させても良く、ｐアノード層８５およびｎカソード層８８の厚さを変化させないこととしても良い。
【0108】
付言すると、図４を用いて説明したように、第１の実施の形態が適用される発光チップ１０では、ｐアノード層８５およびｎカソード層８８は、ｎゲート層８６およびｐゲート層８７よりも厚くなっている。つまり、半導体積層基板１００において、ｐアノード層８５およびｎカソード層８８をｎゲート層８６およびｐゲート層８７よりも厚くすることで、積層構造Ｌ１が調整されている。このように、ｐアノード層８５およびｎカソード層８８による調整代を大きくすることで、ｎゲート層８６およびｐゲート層８７をｐアノード層８５およびｎカソード層８８よりも厚くする場合に比べ、設定サイリスタＳの特性への影響を抑制している。
【0109】
また、図７（ｂ）に示すように、第１の実施の形態における積層構造Ｌ１の調整は、設定サイリスタＳの影響による２つの共振波長λｓ１，λｓ２の間隔を１００％として、ＶＣＳＥＬの共振波長λｖが、共振波長λｓ１，λｓ２の平均Ｍから±３０％の範囲内に位置するように行われる。これにより、共振波長λｖが範囲外に位置する場合と比較して、設定サイリスタＳの共振に対応する反射率の落込み（谷）とＶＣＳＥＬの共振に対応する反射率の落込み（谷）とが重なることが抑制され、ＶＣＳＥＬの共振波長λｖを把握し易くなる。
【0110】
ここで、積層構造の調整を行わない比較例の半導体積層基板１００′（不図示）では、設定サイリスタＳの影響による共振波長λｓ１，λｓ２の何れか一方と、ＶＣＳＥＬの共振波長λｖとが、同じ波長となる場合がある。この場合、図８に示すように、反射率スペクトルにおいて設定サイリスタＳの共振に対応する反射率の落込み（谷）とＶＣＳＥＬの共振に対応する落込み（谷）とが重なってしまい、反射率スペクトルからＶＣＳＥＬの共振波長λｖを把握することが困難になる。
【0111】
付言すると、半導体積層基板１００′において共振波長λｓ１，λｓ２の何れか一方と、ＶＣＳＥＬの共振波長λｖとが同じ波長である場合、波長λｖにおける反射率が大きく低下することになり、ＶＣＳＥＬのレーザ発振に必要な反射率が確保できない。これに対し、本発明の実施の形態が適用される半導体積層基板１００では、波長λｖにおける反射率の低下が抑制され、レーザ発振に必要な反射率が確保される。
【0112】
なお、上記では、半導体積層体Ｌｖおよび半導体積層基板のサンプルの反射率スペクトルを実際に測定し、積層構造Ｌ１を調整する手順を例にして説明した。反射率を実際に測定することに代えて、形成する半導体層の厚さをパラメータとして、特性マトリックス法等の計算手法を用いて、波長毎の反射プロファイルを計算することとしても良く、計算結果に基づいて積層構造Ｌ１の調整を行っても良い。
【0113】
以上説明した（１）半導体積層基板の製造工程は、基板８０の上に、ＶＣＳＥＬに加工される半導体積層体Ｌｖを形成する第１の積層体形成工程（１－１）と、半導体積層体Ｌｖの上に、設定サイリスタＳに加工される半導体積層体Ｌｓを形成する第２の積層体形成工程（１－３）と、を備え、第２の積層体形成工程（１－３）は、設定サイリスタＳの影響による２つの共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置するように厚さが決定された半導体層８５～８８を形成することを特徴とする、半導体積層基板１００の製造方法としても理解される。
【0114】
次に、図９，１０を用いて、（２）発光チップへの加工工程について説明する。
図９，１０は半導体積層基板１００から発光チップ１０への加工工程を説明する図である。図９（ａ）はｎオーミック電極３２１，３２３，３２４等を形成する工程、図９（ｂ）はアイランド３０１，３０２へ分離する工程、図９（ｃ）はｐゲート層８７を露出させる工程である。また、図１０（ｄ）はｐオーミック電極３３１，３３２等を形成する工程、図１０（ｅ）は保護層９０を形成する工程、図１０（ｆ）は各種配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５等）および裏面電極９１を形成する工程である。
図９，１０は半導体積層基板１００から発光チップ１０への加工工程を説明する図である。図９（ａ）はｎオーミック電極３２１，３２３，３２４等を形成する工程、図９（ｂ）はアイランド３０１，３０２へ分離する工程、図９（ｃ）はｐゲート層８７を露出させる工程である。また、図１０（ｄ）はｐオーミック電極３３１，３３２等を形成する工程、図１０（ｅ）は保護層９０を形成する工程、図１０（ｆ）は各種配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５等）および裏面電極９１を形成する工程である。
【0115】
（２－１）ｎオーミック電極３２１，３２３，３２４等を形成する工程
まず、図９（ａ）に示すように、半導体積層基板１００において最も上に形成されたｎカソード層８８の上に、ｎオーミック電極３２１，３２３，３２４等が形成される。ｎオーミック電極３２１，３２３，３２４は、例えばｎカソード層８８等のｎ型の半導体層とオーミックコンタクトが取り易い、Ｇｅを含むＡｕ（ＡｕＧｅ）である。
ｎオーミック電極３２１，３２３，３２４等は、例えばリフトオフ法によって形成される。
まず、図９（ａ）に示すように、半導体積層基板１００において最も上に形成されたｎカソード層８８の上に、ｎオーミック電極３２１，３２３，３２４等が形成される。ｎオーミック電極３２１，３２３，３２４は、例えばｎカソード層８８等のｎ型の半導体層とオーミックコンタクトが取り易い、Ｇｅを含むＡｕ（ＡｕＧｅ）である。
ｎオーミック電極３２１，３２３，３２４等は、例えばリフトオフ法によって形成される。
【0116】
（２－２）アイランド３０１，３０２へ分離する工程
次に、図９（ｂ）に示すように、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４、ｎカソード（ＤＢＲ）層８３、発光層８２、ｐアノード（ＤＢＲ）層８１を順にエッチングし、アイランド３０１，３０２等のアイランドに分離する。言い換えると、基板８０の上に形成された積層構造Ｌ１を、各アイランドに分離する。
エッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）等を用いたウェットエッチングで行っても良く、塩化ホウ素等を用いた異方性ドライエッチング（ＲＩＥ）で行っても良い。この工程におけるエッチングは、メサエッチングまたはポストエッチングと呼ばれることがある。
次に、図９（ｂ）に示すように、ｎカソード層８８、ｐゲート層８７、ｎゲート層８６、ｐアノード層８５、トンネル接合層８４、ｎカソード（ＤＢＲ）層８３、発光層８２、ｐアノード（ＤＢＲ）層８１を順にエッチングし、アイランド３０１，３０２等のアイランドに分離する。言い換えると、基板８０の上に形成された積層構造Ｌ１を、各アイランドに分離する。
エッチングは、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）等を用いたウェットエッチングで行っても良く、塩化ホウ素等を用いた異方性ドライエッチング（ＲＩＥ）で行っても良い。この工程におけるエッチングは、メサエッチングまたはポストエッチングと呼ばれることがある。
【0117】
なお、ｐアノード（ＤＢＲ）層８１において電流狭窄層を設ける場合には、例えば（２－２）アイランド３０１，３０２へ分離する工程の後に、半導体層を側面（エッチングにより露出した側面）から酸化して、電流阻止部を形成して良い。この酸化は、３００～４００℃での水蒸気酸化により、Ａｌを酸化させることで行う。このとき、露出した側面から酸化が進行し、アイランド３０１，３０２等のアイランドの周囲にＡｌの酸化物であるＡｌ２Ｏ３による電流阻止部が形成され、酸化されなかった部分が電流通過部となる。
【0118】
（２－３）ｐゲート層８７を露出させる工程
次に、図９（ｃ）に示すように、ｎカソード層８８の一部をエッチングして、ｐゲート層８７を露出させる。これにより、アイランド３０１において、ｐゲート層８７が露出した領域３１１を設ける。また、アイランド３０２において、ｐゲート層８７が露出した領域３１３，３１４を設ける。
なお、エッチングは、（２－２）アイランド３０１，３０２へ分離する工程と同様に、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）を用いたウェットエッチング、塩化ホウ素を用いた異方性ドライエッチング等で行ってもよい。
次に、図９（ｃ）に示すように、ｎカソード層８８の一部をエッチングして、ｐゲート層８７を露出させる。これにより、アイランド３０１において、ｐゲート層８７が露出した領域３１１を設ける。また、アイランド３０２において、ｐゲート層８７が露出した領域３１３，３１４を設ける。
なお、エッチングは、（２－２）アイランド３０１，３０２へ分離する工程と同様に、硫酸系のエッチング液（重量比において硫酸：過酸化水素水：水＝１：１０：３００）を用いたウェットエッチング、塩化ホウ素を用いた異方性ドライエッチング等で行ってもよい。
【0119】
（２－４）ｐオーミック電極３３１，３３２等を形成する工程
次に、図１０（ｄ）に示すように、露出させたｐゲート層８７の上に、ｐオーミック電極３３１，３３２等を形成する。図１０（ｄ）の例では、ｐゲート層８７が露出した領域３１１に、ｐオーミック電極３３１を形成する。また、ｐゲート層８７が露出した領域３１３に、ｐオーミック電極３３２を形成する。ｐオーミック電極３３１，３３２は例えば、ｐゲート層８７等ｐ型の半導体層とオーミックコンタクトが取り易いＺｎを含むＡｕ（ＡｕＺｎ）等であり、リフトオフ法等によって形成される。
次に、図１０（ｄ）に示すように、露出させたｐゲート層８７の上に、ｐオーミック電極３３１，３３２等を形成する。図１０（ｄ）の例では、ｐゲート層８７が露出した領域３１１に、ｐオーミック電極３３１を形成する。また、ｐゲート層８７が露出した領域３１３に、ｐオーミック電極３３２を形成する。ｐオーミック電極３３１，３３２は例えば、ｐゲート層８７等ｐ型の半導体層とオーミックコンタクトが取り易いＺｎを含むＡｕ（ＡｕＺｎ）等であり、リフトオフ法等によって形成される。
【0120】
（２－５）保護層９０を形成する工程
次に、図１０（ｅ）に示すように、アイランド３０１，３０２等の表面を覆うようにして、保護層９０を形成する。このとき、発光チップ１０の有する光出射口９０Ａ（図３（ｂ）参照）や、スルーホール（図３（ａ）参照）が合わせて形成される。保護層９０は例えば、ＳｉＯ２，ＳｉＯＮ，ＳｉＮ等の絶縁性材料による。
次に、図１０（ｅ）に示すように、アイランド３０１，３０２等の表面を覆うようにして、保護層９０を形成する。このとき、発光チップ１０の有する光出射口９０Ａ（図３（ｂ）参照）や、スルーホール（図３（ａ）参照）が合わせて形成される。保護層９０は例えば、ＳｉＯ２，ＳｉＯＮ，ＳｉＮ等の絶縁性材料による。
【0121】
（２－６）各種配線および裏面電極９１を形成する工程
最後に、図１０（ｆ）に示すように、各種配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５等）および裏面電極９１を形成する。この工程では、保護層９０に設けられたスルーホールを介して、ｎオーミック電極３２１，３２３，３２４およびｐオーミック電極３３１，３３２等を接続する配線が形成される。これらの配線は例えば、Ａｌ，Ａｕ等の金属材料による。
最後に、図１０（ｆ）に示すように、各種配線（電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５等）および裏面電極９１を形成する。この工程では、保護層９０に設けられたスルーホールを介して、ｎオーミック電極３２１，３２３，３２４およびｐオーミック電極３３１，３３２等を接続する配線が形成される。これらの配線は例えば、Ａｌ，Ａｕ等の金属材料による。
【0122】
このように、本発明の実施の形態においては、（２－１）～（２－６）の工程により、積層構造Ｌ１を有する半導体積層基板１００が発光チップ１０へ加工される。
先述したように、積層構造Ｌ１は、設定サイリスタＳの影響による２つの共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置するように調整されている（図７参照）。したがって、第１の実施の形態が適用される発光チップ１０は、サイリスタの影響による２つの共振波長が、発光素子の共振波長の両側に位置するように、積層構造の調整が行われた発光部品の一例である。また、発光チップ１０を用いた発光装置１および測定装置１０００は、それぞれ、サイリスタの影響による２つの共振波長が、発光素子の共振波長の両側に位置するように、積層構造の調整が行われた発光装置および測定装置の一例である。
先述したように、積層構造Ｌ１は、設定サイリスタＳの影響による２つの共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置するように調整されている（図７参照）。したがって、第１の実施の形態が適用される発光チップ１０は、サイリスタの影響による２つの共振波長が、発光素子の共振波長の両側に位置するように、積層構造の調整が行われた発光部品の一例である。また、発光チップ１０を用いた発光装置１および測定装置１０００は、それぞれ、サイリスタの影響による２つの共振波長が、発光素子の共振波長の両側に位置するように、積層構造の調整が行われた発光装置および測定装置の一例である。
【0123】
製品としての発光チップ１０、発光装置１または測定装置１０００を評価する場合には、例えば、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）等によって、発光チップ１０のアイランド３０１を構成する半導体層の厚さを測定し、各層の厚さに基づいて特性マトリックス法による計算を行えば良い。計算結果としての反射プロファイルには、ＶＣＳＥＬの共振だけでなく設定サイリスタＳの影響による共振の情報が含まれるが、先述したように積層構造Ｌ１が調整されているため、ＶＣＳＥＬの共振波長λｖが把握し易い。
【0124】
このように、第１の実施の形態が適用される半導体積層基板１００、発光チップ１０、発光装置１、測定装置１０００、および半導体積層基板１００の製造方法によれば、ＶＣＳＥＬの共振と設定サイリスタＳの影響による共振とが同じ共振波長を有する場合と比較して、ＶＣＳＥＬの共振波長λｖを把握し易くなる。
【0125】
＜第２の実施の形態＞
第２の実施の形態は、積層構造Ｌ２が半導体積層体Ｌｖと半導体積層体Ｌｓとの間に設けられた中間層８９を含み、この中間層８９の厚さの調整により積層構造Ｌ２の調整が行われる点で、第１の実施の形態とは異なっている。
図１１は、第２の実施の形態が適用される発光チップ１０－２および半導体積層基板１００－２について説明する図であり、図１１（ａ）は第２の実施の形態が適用される発光チップ１０－２において、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの拡大断面図、図１１（ｂ）は第２の実施の形態が適用される半導体積層基板１００－２の積層構造Ｌ２を示す図である。図１１（ａ），（ｂ）において、図４および図６（ｃ）と同様の部分には、同じ符号を付して説明を省略する。
なお、図１１（ａ）は、図４に示した第１の実施の形態が適用される発光チップ１０と同様に、ｐオーミック電極３３１が見えるように、かつ、保護層９０を省略して記載している。
第２の実施の形態は、積層構造Ｌ２が半導体積層体Ｌｖと半導体積層体Ｌｓとの間に設けられた中間層８９を含み、この中間層８９の厚さの調整により積層構造Ｌ２の調整が行われる点で、第１の実施の形態とは異なっている。
図１１は、第２の実施の形態が適用される発光チップ１０－２および半導体積層基板１００－２について説明する図であり、図１１（ａ）は第２の実施の形態が適用される発光チップ１０－２において、ＶＣＳＥＬと設定サイリスタＳとが積層されたアイランドの拡大断面図、図１１（ｂ）は第２の実施の形態が適用される半導体積層基板１００－２の積層構造Ｌ２を示す図である。図１１（ａ），（ｂ）において、図４および図６（ｃ）と同様の部分には、同じ符号を付して説明を省略する。
なお、図１１（ａ）は、図４に示した第１の実施の形態が適用される発光チップ１０と同様に、ｐオーミック電極３３１が見えるように、かつ、保護層９０を省略して記載している。
【0126】
図１１（ａ）に示すように、発光チップ１０－２は、ＶＣＳＥＬを構成する半導体積層体Ｌｖと、トンネル接合層８４と、中間層８９と、設定サイリスタＳを構成する半導体積層体Ｌｓとを含む、積層構造Ｌ２を有している。
【0127】
中間層８９は、ＶＣＳＥＬと設定サイリスタＳとの電気的な接続を維持し得るものであれば限定されない。ＧａＩｎＰやＧａＡｓ，ＡｌＧａＡｓ等を用いて良く、電気的な接続を維持し得るものとして、例えば、不純物濃度が１０１７／ｃｍ３～１０２０／ｃｍ３程度の材料が用いられる。ただし、通常、ｎ型半導体はｐ型半導体よりも小さな抵抗率を有するので、中間層８９をｎ型半導体によって構成することで、ｐ型半導体により構成した場合と比較して、ＶＣＳＥＬの駆動電圧を小さくすることができる。
また、中間層８９を設ける位置は、半導体積層体Ｌｖと半導体積層体Ｌｓとの間であれば良く、トンネル接合層８４の上であっても下であっても良い。
また、中間層８９を設ける位置は、半導体積層体Ｌｖと半導体積層体Ｌｓとの間であれば良く、トンネル接合層８４の上であっても下であっても良い。
【0128】
図１１（ａ）では、一例として、１層のｎ型半導体からなる中間層８９を、トンネル接合層８４の下に設けた例を示している。なお、中間層８９の厚さは、設定サイリスタＳのｎゲート層８６およびｐゲート層８７よりも厚くなっている。また、ｐアノード層８５およびｎカソード層８８よりも厚くなっている。つまり、設定サイリスタＳを構成する半導体積層体Ｌｓにおける各層の厚さを、それぞれの半導体層の符号ｉを用いてｔ（ｉ）と表記すると、ｔ（８６），ｔ（８７）＜ｔ（８５），ｔ（８８）＜ｔ（８９）となっている。各層の厚さの大小関係は、図１１（ｂ）に示す半導体積層基板１００－２でも同様である。
【0129】
発光チップ１０－２は、図１１（ｂ）に示す半導体積層基板１００－２を加工して製造される。図の例では、半導体積層基板１００－２は、中間層８９を有する点のみ、半導体積層基板１００とは異なっている。したがって、半導体積層基板１００－２を製造するには、図６を用いて説明した（１）半導体積層基板の製造工程において、（１－１）半導体積層体Ｌｖを形成する工程の後、かつ、（１－３）半導体積層体Ｌｓを形成する工程の前に、中間層８９を形成する工程を設ければ良い。
また、半導体積層基板１００－２から発光チップ１０－２への加工は、図９，１０を用いて説明した（２）発光チップへの加工工程と同様に行えば良い。
また、半導体積層基板１００－２から発光チップ１０－２への加工は、図９，１０を用いて説明した（２）発光チップへの加工工程と同様に行えば良い。
【0130】
ここで、第２の実施の形態が適用される半導体積層基板１００－２では、中間層８９の厚さの調整を行うことで、積層構造Ｌ２が調整され、設定サイリスタＳの影響による２つの共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置するようになっている。付言すると、図１１（ａ），（ｂ）に示す例では、中間層８９の厚さと、ｐアノード層８５およびｎカソード層８８の厚さとの両方が調整されることで、積層構造Ｌ２が調整されている。なお、積層構造Ｌ２の調整は、第１の実施の形態と同様の手順を用いて、中間層８９等の厚さを調整して行えば良い。
このように、中間層８９の厚さを調整して積層構造Ｌ２を調整することで、半導体積層体Ｌｓを構成する半導体層の厚さのみを調整する場合と比較して、設定サイリスタＳの特性への影響が抑制される。
このように、中間層８９の厚さを調整して積層構造Ｌ２を調整することで、半導体積層体Ｌｓを構成する半導体層の厚さのみを調整する場合と比較して、設定サイリスタＳの特性への影響が抑制される。
【0131】
なお、先述したように、図１１（ａ），（ｂ）に示す例では、中間層８９をｎゲート層８６およびｐゲート層８７よりも厚く、さらにｐアノード層８５およびｎカソード層８８よりも厚くしている。このように、積層構造Ｌ２の調整に際しては、中間層８９による調整代を大きくすることで、設定サイリスタＳの特性への影響がさらに抑制される。
また、ｐアノード層８５およびｎカソード層８８の厚さを調整せずに、中間層８９の厚さのみを調整することとしても良い。この場合も、設定サイリスタＳの特性への影響が抑制される。
さらに、ｎゲート層８６およびｐゲート層８７の厚さを調整することとしても良い。
また、ｐアノード層８５およびｎカソード層８８の厚さを調整せずに、中間層８９の厚さのみを調整することとしても良い。この場合も、設定サイリスタＳの特性への影響が抑制される。
さらに、ｎゲート層８６およびｐゲート層８７の厚さを調整することとしても良い。
【0132】
第２の実施の形態においても、第１の実施の形態と同様に、ＶＣＳＥＬの共振波長λｖが、設定サイリスタＳの影響による２つの共振波長λｓ１，λｓ２の平均Ｍから±３０％の範囲内に位置するように、積層構造Ｌ２を調整すると良い（図７（ｂ）参照）。
【0133】
第２の実施の形態が適用される半導体積層基板１００－２、発光チップ１０－２、および半導体積層基板１００の製造方法においても、第１の実施の形態と同様に、ＶＣＳＥＬの共振と設定サイリスタＳの影響による共振とが同じ共振波長を有する場合と比較して、ＶＣＳＥＬの共振波長λｖを把握し易くなる。また、発光チップ１０に代えて発光チップ１０－２を適用した発光装置１および測定装置１０００においても、同様の効果を奏する。
【0134】
上記した第１の実施の形態が適用される半導体積層基板１００および第２の実施の形態が適用される半導体積層基板１００－２は、基板８０と、基板８０の上に設けられ、ＶＣＳＥＬに加工される半導体積層体Ｌｖ、および、半導体積層体Ｌｖの上に設けられ、設定サイリスタＳに加工される半導体積層体Ｌｓを含む積層構造Ｌ１，Ｌ２と、を備え、設定サイリスタＳの影響による２つの共振波長λｓ１，λｓ２が、ＶＣＳＥＬの共振波長λｖの両側に位置するように、積層構造Ｌ１，Ｌ２の調整が行われた半導体積層基板としても理解される。
【0135】
＜変形例等＞
上記した第１の実施の形態および第２の実施の形態では、半導体積層体Ｌｖおよび半導体積層体Ｌｓの間に、トンネル接合層８４を有することとした。トンネル接合層８４は必須の構成ではなく、例えばトンネル接合層８４に代えて、金属的な導電性を有するＩＩＩ－Ｖ族化合物の層を設けても良い。
また、本発明の実施の形態が適用される半導体積層基板等の積層構造は、上記したものに限定されない。矛盾の無い範囲で、他の層を追加する他、一部の層を除いても良い。
上記した第１の実施の形態および第２の実施の形態では、半導体積層体Ｌｖおよび半導体積層体Ｌｓの間に、トンネル接合層８４を有することとした。トンネル接合層８４は必須の構成ではなく、例えばトンネル接合層８４に代えて、金属的な導電性を有するＩＩＩ－Ｖ族化合物の層を設けても良い。
また、本発明の実施の形態が適用される半導体積層基板等の積層構造は、上記したものに限定されない。矛盾の無い範囲で、他の層を追加する他、一部の層を除いても良い。
【0136】
また、第１の実施の形態および第２の実施の形態では、保護層９０に光出射口９０Ａを設け、この光出射口９０Ａを通ってＶＣＳＥＬによる光が出射されることとした。トンネル接合層８４および設定サイリスタＳを構成する半導体層の組成等によっては、ＶＣＳＥＬからの光の一部がトンネル接合層８４および設定サイリスタＳに反射または吸収され、光取り出し効率が低下する場合がある。
そこで、第１の実施の形態および第２の実施の形態において、光出射口９０Ａの下部において設定サイリスタＳを構成する半導体層およびトンネル接合層８４、中間層８９をエッチングで除去して、ＶＣＳＥＬを露出させても良い。なお、図１１の例のように、中間層８９をＶＣＳＥＬのすぐ上に設ける場合には、中間層８９にＧａＩｎＰ等を用いて、中間層８９をいわゆるエッチングストップ層として用いても良い。
そこで、第１の実施の形態および第２の実施の形態において、光出射口９０Ａの下部において設定サイリスタＳを構成する半導体層およびトンネル接合層８４、中間層８９をエッチングで除去して、ＶＣＳＥＬを露出させても良い。なお、図１１の例のように、中間層８９をＶＣＳＥＬのすぐ上に設ける場合には、中間層８９にＧａＩｎＰ等を用いて、中間層８９をいわゆるエッチングストップ層として用いても良い。
【0137】
測定装置１０００は、対象物の三次元形状を測定することや、対象物までの距離を測定することの他、特定された三次元形状から対象物を認識することに適用できる。例えば、測定装置１０００は、携帯型の情報処理装置等に搭載され、アクセスしようとするユーザの顔の認識等に利用される。つまり、アクセスしたユーザの顔の三次元形状を取得し、アクセスすることが許可されているか否かを識別し、アクセスが許可されているユーザであると認識された場合にのみ、自装置（情報処理装置）の使用を許可する。測定装置１０００は、拡張現実（ＡＲ：Augmented Reality）技術等、継続的に対象物の三次元形状を計測する場合にも適用できる。
また、発光装置１の適用範囲は、測定装置に限定されるものではなく、光源として様々な用途に適用し得る。
また、発光装置１の適用範囲は、測定装置に限定されるものではなく、光源として様々な用途に適用し得る。
【0138】
以上、本発明の実施の形態について説明したが、本発明の技術的範囲は上記の実施の形態に記載の範囲には限定されない。上記の実施の形態を組み合わせたものや、上記の実施の形態に種々の変更または改良を加えたものも、本発明の技術的範囲に含まれることは、特許請求の範囲の記載から明らかである。
【0139】
＜付記＞
(((１)))
基板と、
前記基板の上に設けられ、発光素子に加工される第１の半導体積層体、および、当該第１の半導体積層体の上に設けられ、少なくとも１つのサイリスタに加工される第２の半導体積層体を含む積層構造と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、半導体積層基板。
(((２)))
前記積層構造の調整は、前記第２の半導体積層体のうち、少なくとも１つの層の厚さの調整により行われたことを特徴とする、(((１)))記載の半導体積層基板。
(((３)))
前記第２の半導体積層体は、少なくともアノード層と第１ゲート層と第２ゲート層とカソード層とを備え、
前記積層構造の調整は、前記第２の半導体積層体の前記アノード層および前記カソード層の少なくとも一方の厚さの調整により行われたことを特徴とする、(((２)))記載の半導体積層基板。
(((４)))
前記積層構造の調整は、前記アノード層および前記カソード層の少なくとも一方を前記第１ゲート層および前記第２ゲート層よりも厚くして行われたことを特徴とする、(((３)))記載の半導体積層基板。
(((５)))
前記積層構造は、前記第１の半導体積層体および前記第２の半導体積層体の間に設けられた中間層を含み、
前記積層構造の調整は、前記中間層の厚さの調整により行われたことを特徴とする、(((１)))乃至(((４)))記載の半導体積層基板。
(((６)))
前記中間層は、ｎ型半導体により構成されることを特徴とする、(((５)))に記載の半導体積層基板。
(((７)))
前記積層構造の調整は、前記サイリスタの影響による２つの共振波長の間隔を１００％として、前記発光素子の共振波長が当該サイリスタの影響による２つの共振波長の平均から±３０％の範囲内に位置するように行われたことを特徴とする、(((１)))乃至(((６)))に記載の半導体積層基板。
(((８)))
第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、
前記第１の半導体積層体により構成される、少なくとも１つの発光素子と、
前記第２の半導体積層体により構成され、オン状態となることで前記発光素子を発光または発光量を増大させる、少なくとも１つのサイリスタと、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光部品。
(((９)))
第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、
前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、
前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光装置。
(((１０)))
第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、
前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、
前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、
前記発光部から出射され対象物で反射された光に基づいて、当該対象物に係る測定を行う測定部と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、測定装置。
(((１１)))
基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、
前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、
前記第２の積層体形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように厚さが決定された半導体層を形成することを特徴とする、半導体積層基板の製造方法。
(((１２)))
基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、
前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、中間層を形成する中間層形成工程と、
前記中間層形成工程により形成された前記中間層の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、
前記中間層形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように決定された前記中間層を形成することを特徴とする、半導体積層基板の製造方法。
(((１)))
基板と、
前記基板の上に設けられ、発光素子に加工される第１の半導体積層体、および、当該第１の半導体積層体の上に設けられ、少なくとも１つのサイリスタに加工される第２の半導体積層体を含む積層構造と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、半導体積層基板。
(((２)))
前記積層構造の調整は、前記第２の半導体積層体のうち、少なくとも１つの層の厚さの調整により行われたことを特徴とする、(((１)))記載の半導体積層基板。
(((３)))
前記第２の半導体積層体は、少なくともアノード層と第１ゲート層と第２ゲート層とカソード層とを備え、
前記積層構造の調整は、前記第２の半導体積層体の前記アノード層および前記カソード層の少なくとも一方の厚さの調整により行われたことを特徴とする、(((２)))記載の半導体積層基板。
(((４)))
前記積層構造の調整は、前記アノード層および前記カソード層の少なくとも一方を前記第１ゲート層および前記第２ゲート層よりも厚くして行われたことを特徴とする、(((３)))記載の半導体積層基板。
(((５)))
前記積層構造は、前記第１の半導体積層体および前記第２の半導体積層体の間に設けられた中間層を含み、
前記積層構造の調整は、前記中間層の厚さの調整により行われたことを特徴とする、(((１)))乃至(((４)))記載の半導体積層基板。
(((６)))
前記中間層は、ｎ型半導体により構成されることを特徴とする、(((５)))に記載の半導体積層基板。
(((７)))
前記積層構造の調整は、前記サイリスタの影響による２つの共振波長の間隔を１００％として、前記発光素子の共振波長が当該サイリスタの影響による２つの共振波長の平均から±３０％の範囲内に位置するように行われたことを特徴とする、(((１)))乃至(((６)))に記載の半導体積層基板。
(((８)))
第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、
前記第１の半導体積層体により構成される、少なくとも１つの発光素子と、
前記第２の半導体積層体により構成され、オン状態となることで前記発光素子を発光または発光量を増大させる、少なくとも１つのサイリスタと、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光部品。
(((９)))
第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、
前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、
前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、発光装置。
(((１０)))
第１の半導体積層体と、当該第１の半導体積層体の上に重なる第２の半導体積層体と、を含む積層構造が形成された基板と、
前記第１の半導体積層体により構成される少なくとも１つの発光素子を有する発光部と、
前記第２の半導体積層体により構成される少なくとも１つのサイリスタを含み、前記発光素子を駆動する駆動部と、
前記発光部から出射され対象物で反射された光に基づいて、当該対象物に係る測定を行う測定部と、を備え、
前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように、前記積層構造の調整が行われたことを特徴とする、測定装置。
(((１１)))
基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、
前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、
前記第２の積層体形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように厚さが決定された半導体層を形成することを特徴とする、半導体積層基板の製造方法。
(((１２)))
基板の上に、少なくとも１つの発光素子に加工される第１の半導体積層体を形成する第１の積層体形成工程と、
前記第１の積層体形成工程により形成された前記第１の半導体積層体の上に、中間層を形成する中間層形成工程と、
前記中間層形成工程により形成された前記中間層の上に、少なくとも１つのサイリスタに加工される第２の半導体積層体を形成する第２の積層体形成工程と、を備え、
前記中間層形成工程は、前記サイリスタの影響による２つの共振波長が、前記発光素子の共振波長の両側に位置するように決定された前記中間層を形成することを特徴とする、半導体積層基板の製造方法。
【0140】
(((１)))，(((８)))～(((１２)))に記載の半導体積層基板等によれば、発光素子の共振とサイリスタの影響による共振とが同じ共振波長を有する場合と比較して、発光素子の共振波長を把握し易くした半導体積層基板等が提供される。
(((２)))に記載の半導体積層基板によれば、第１の半導体積層体の層の厚さを調整する場合と比較して、発光素子の特性への影響を抑制する。
(((３)))に記載の半導体積層基板によれば、第１ゲート層および第２ゲート層の厚さを調整する場合と比較して、駆動部の特性への影響を抑制する。
(((４)))に記載の半導体積層基板によれば、第１ゲート層および第２ゲート層をアノード層およびカソード層よりも厚くする場合と比較して、駆動部の特性への影響を抑制する。
(((５)))に記載の半導体積層基板によれば、第１の半導体積層体の層の厚さのみを調整する場合と比較して、発光素子の特性への影響を抑制する。
(((６)))に記載の半導体積層基板によれば、中間層がｐ型半導体により構成される場合と比較して、駆動電圧が小さくなる。
(((７)))に記載の半導体積層基板によれば、発光素子の共振波長が範囲外に位置する場合と比較して、発光素子の共振波長を把握し易くなる。
(((２)))に記載の半導体積層基板によれば、第１の半導体積層体の層の厚さを調整する場合と比較して、発光素子の特性への影響を抑制する。
(((３)))に記載の半導体積層基板によれば、第１ゲート層および第２ゲート層の厚さを調整する場合と比較して、駆動部の特性への影響を抑制する。
(((４)))に記載の半導体積層基板によれば、第１ゲート層および第２ゲート層をアノード層およびカソード層よりも厚くする場合と比較して、駆動部の特性への影響を抑制する。
(((５)))に記載の半導体積層基板によれば、第１の半導体積層体の層の厚さのみを調整する場合と比較して、発光素子の特性への影響を抑制する。
(((６)))に記載の半導体積層基板によれば、中間層がｐ型半導体により構成される場合と比較して、駆動電圧が小さくなる。
(((７)))に記載の半導体積層基板によれば、発光素子の共振波長が範囲外に位置する場合と比較して、発光素子の共振波長を把握し易くなる。
【符号の説明】
【0141】
１…発光装置、１０，１０－２…発光チップ、１００，１００－２…半導体積層基板、１０００…測定装置、Ｌ１，Ｌ２…積層構造、Ｌｖ，Ｌｓ…半導体積層体、Ｓ…設定サイリスタ、ＶＣＳＥＬ…垂直共振器型面発光レーザ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
