特開 2024-48355 半導体素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024048355

(43)【公開日】2024-04-08

(54)【発明の名称】半導体素子の製造方法

(51)【国際特許分類】

   H01L 33/14 20100101AFI20240401BHJP

   H01L 33/36 20100101ALI20240401BHJP

【ＦＩ】

H01L33/14

H01L33/36

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023137476

(22)【出願日】2023-08-25

(31)【優先権主張番号】P 2022153616

(32)【優先日】2022-09-27

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000226057

【氏名又は名称】日亜化学工業株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(74)【代理人】

【識別番号】100168332

【弁理士】

【氏名又は名称】小崎 純一

(74)【代理人】

【識別番号】100172188

【弁理士】

【氏名又は名称】内田 敬人

(72)【発明者】

【氏名】武藏 直樹

【テーマコード（参考）】

5F241

【Ｆターム（参考）】

5F241AA21

5F241CA04

5F241CA05

5F241CA13

5F241CA40

5F241CA65

5F241CA74

5F241CA77

5F241CA99

5F241CB11

(57)【要約】

【課題】ｐ側層及びｎ側層のそれぞれの電気抵抗を低減しやすくできる半導体素子の製造方法を提供すること。
【解決手段】半導体素子の製造方法は、ｐ側層とｎ側層とを有する半導体構造体を準備する工程と、真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、前記ｐ側層上に第１炭素膜を形成する工程と、前記蒸着法により、前記ｎ側層上に第２炭素膜を形成する工程と、前記第１炭素膜を除去する工程と、前記第２炭素膜を除去する工程と、を備え、前記ｐ側層上に前記第１炭素膜を形成する工程における第１バイアス電圧は、前記ｎ側層上に前記第２炭素膜を形成する工程における第２バイアス電圧よりも高い。
【選択図】図２

【特許請求の範囲】

【請求項1】

ｐ側層とｎ側層とを有する半導体構造体を準備する工程と、
真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、前記ｐ側層上に第１炭素膜を形成する工程と、
前記蒸着法により、前記ｎ側層上に第２炭素膜を形成する工程と、
前記第１炭素膜を除去する工程と、
前記第２炭素膜を除去する工程と、
を備え、
前記ｐ側層上に前記第１炭素膜を形成する工程における第１バイアス電圧は、前記ｎ側層上に前記第２炭素膜を形成する工程における第２バイアス電圧よりも高い半導体素子の製造方法。

【請求項2】

前記第１炭素膜及び前記第２炭素膜のそれぞれにおける水素組成比は、１％以下である請求項１に記載の半導体素子の製造方法。

【請求項3】

前記ｐ側層は前記ｎ側層上に配置され、
前記第１炭素膜において、ｓｐ^３混成軌道の炭素の比率は、ｓｐ^２混成軌道の炭素の比率よりも高く、
前記第１炭素膜を第１マスクに用いて前記ｐ側層をエッチングして、前記ｎ側層の一部を前記ｐ側層から露出させる工程をさらに備える請求項１または２に記載の半導体素子の製造方法。

【請求項4】

前記第２炭素膜は、前記ｐ側層の上方と、前記ｐ側層から露出させた前記ｎ側層の前記一部上と、に連続して形成され、
前記第２炭素膜において、ｓｐ^３混成軌道の炭素の比率は、ｓｐ^２混成軌道の炭素の比率よりも高く、
前記第２炭素膜を第２マスクに用いて前記半導体構造体をエッチングすることで、前記半導体構造体に溝を形成する工程をさらに備える請求項３に記載の半導体素子の製造方法。

【請求項5】

前記第２炭素膜を形成する工程において形成される前記第２炭素膜の厚さは、前記第１炭素膜を形成する工程において形成される前記第１炭素膜の厚さよりも薄い請求項４に記載の半導体素子の製造方法。

【請求項6】

前記第２炭素膜を除去する工程の後、前記ｎ側層の前記一部上にｎ側電極を形成する工程をさらに備える請求項４に記載の半導体素子の製造方法。

【請求項7】

前記第２炭素膜を形成する工程において形成される前記第２炭素膜は、前記ｎ側層の前記一部を露出させる複数の開口を有し、
前記第２炭素膜を前記第２マスクに用いて前記半導体構造体をエッチングする工程において、前記第２炭素膜の前記複数の開口において露出する前記ｎ側層の前記一部が除去されることにより、前記ｎ側層の前記一部に複数の凹部が形成され、
前記ｎ側電極は、前記ｎ側層の前記一部上において、前記複数の凹部を画定する前記ｎ側層の表面を連続して覆う請求項６に記載の半導体素子の製造方法。

【請求項8】

前記第１バイアス電圧は、－４０Ｖ以上－１０Ｖ以下である請求項１または２に記載の半導体素子の製造方法。

【請求項9】

前記第２バイアス電圧は、－２００Ｖ以上－１４０Ｖ以下である請求項１または２に記載の半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子の製造方法に関する。

【背景技術】

【0002】

例えば、特許文献１には、半導体基板のドライエッチング用マスクとして、ＤＬＣ（Diamond Like Carbon）を用いることが開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開昭６２－２５２９４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、ｐ側層及びｎ側層のそれぞれの電気抵抗を低減しやすくできる半導体素子の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

本発明の一態様によれば、半導体素子の製造方法は、ｐ側層とｎ側層とを有する半導体構造体を準備する工程と、真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、前記ｐ側層上に第１炭素膜を形成する工程と、前記蒸着法により、前記ｎ側層上に第２炭素膜を形成する工程と、前記第１炭素膜を除去する工程と、前記第２炭素膜を除去する工程と、を備え、前記ｐ側層上に前記第１炭素膜を形成する工程における第１バイアス電圧は、前記ｎ側層上に前記第２炭素膜を形成する工程における第２バイアス電圧よりも高い。

【発明の効果】

【0006】

本発明によれば、ｐ側層及びｎ側層のそれぞれの電気抵抗を低減しやすくできる半導体素子の製造方法を提供することができる。

【図面の簡単な説明】

【0007】

【図1】実施形態の半導体素子の製造方法の一工程を説明するための模式断面図である。

【図2】実施形態の半導体素子の製造方法の一工程を説明するための模式断面図である。

【図3】実施形態の半導体素子の製造方法の一工程を説明するための模式断面図である。

【図4】実施形態の半導体素子の製造方法の一工程を説明するための模式断面図である。

【図5】実施形態の半導体素子の製造方法の一工程を説明するための模式断面図である。

【図6】実施形態の半導体素子の製造方法の一工程を説明するための模式断面図である。

【図7】実施形態の半導体素子の製造方法の一工程を説明するための模式断面図である。

【図8】実施形態の半導体素子の製造方法の一工程を説明するための模式断面図である。

【図9】実施形態の半導体素子の製造方法の一工程を説明するための模式断面図である。

【図10】実施形態の変形例による半導体素子の製造方法の一工程を説明するための模式断面図である。

【図11】実施形態の変形例による半導体素子の製造方法の一工程を説明するための模式断面図である。

【図12】実施形態の変形例による半導体素子の製造方法の一工程を説明するための模式断面図である。

【発明を実施するための形態】

【0008】

以下、図面を参照し、実施形態について説明する。実施形態に記載されている構成部の寸法、材料、形状、相対的配置などは、特定的な記載がない限り、それのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさ、位置関係などは、説明を明確にするため誇張していることがある。また、以下の説明において、同一の名称、符号については、同一もしくは同質の部材を示しており、詳細説明を適宜省略する。また、断面図として、切断面のみを示す端面図を示す場合がある。

【0009】

以下の説明において、特定の方向又は位置を示す用語（例えば、「上」、「下」、及びそれらの用語を含む別の用語）を用いる場合がある。しかしながら、それらの用語は、参照した図面における相対的な方向又は位置を分かり易さのために用いているに過ぎない。参照した図面における「上」、「下」等の用語による相対的な方向又は位置の関係が同一であれば、本開示以外の図面、実際の製品等において、参照した図面と同一の配置でなくてもよい。本明細書において「上（又は下）」と表現する位置関係は、例えば、２つの部材があると仮定した場合に、２つの部材が接している場合と、２つの部材が接しておらず一方の部材が他方の部材の上方（又は下方）に位置している場合を含む。また、本明細書において、特定的な記載がない限り、部材が被覆対象を覆うとは、部材が被覆対象に接して被覆対象を直接覆う場合と、部材が被覆対象に非接触で被覆対象を間接的に覆う場合を含む。

【0010】

図１～図９を参照して、実施形態の半導体素子の製造方法について説明する。

【0011】

実施形態の半導体素子の製造方法は、図１に示すように、半導体構造体１０を準備する工程を備える。半導体構造体１０は、窒化物半導体からなる。本明細書において「窒化物半導体」とは、例えば、Ｉｎ_ｘＡｌ_ｙＧａ_{１－ｘ－ｙ}Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）なる化学式において組成比ｘ及びｙをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。また、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むものも「窒化物半導体」に含まれるものとする。

【0012】

半導体構造体１０は、ｐ側層１３とｎ側層１１とを有する。本実施形態では、半導体素子として発光素子の製造方法について説明する。したがって、半導体構造体１０は、ｎ側層１１とｐ側層１３との間に位置する活性層１２をさらに有する。活性層１２は、光を発する発光層であり、例えば複数の障壁層と、複数の井戸層を含むＭＱＷ（Multiple Quantum well）構造を有する。活性層１２は、例えば、ピーク波長が２１０ｎｍ以上５８０ｎｍ以下の光を発する。ｎ側層１１は、ｎ型不純物を含む半導体層を有する。ｐ側層１３は、ｐ型不純物を含む半導体層を有する。

【0013】

半導体構造体１０は、少なくともｐ側層とｎ側層とを有すればよく、光を発する活性層を含まなくてもよい。すなわち、半導体素子は、発光素子に限らず、ダイオード素子、トランジスタ素子などであってもよい。

【0014】

半導体構造体１０を準備する工程において、半導体構造体１０を、例えば、ＭＯＣＶＤ（metal organic chemical vapor deposition）法により、基板１００上に形成する。基板１００は、例えば、Ｃ面、Ｒ面、及びＡ面のいずれかを主面とするサファイアやスピネル（ＭｇＡ１_２Ｏ_４）のような絶縁性基板を用いることができる。また、基板１００として、ＳｉＣ（６Ｈ、４Ｈ、３Ｃを含む）、ＺｎＳ、ＺｎＯ、ＧａＡｓ、Ｓｉなどの導電性の基板を用いてもよい。基板１００上に、ｎ側層１１、活性層１２、及びｐ側層１３が順に形成される。

【0015】

半導体構造体１０は、例えば、窒化ガリウムを含む。半導体構造体１０を基板１００上に形成するときの原料ガスとして、少なくともトリメチルガリウムとアンモニアを含むガスを用いることができる。トリメチルガリウムの代わりにトリエチルガリウムを用いてもよい。また、ｎ側層１１を形成するときには、ｎ型不純物として、例えばシリコンがｎ側層１１にドープされる。ｎ型不純物としては、ゲルマニウムを用いてもよい。ｐ側層１３を形成するときには、ｐ型不純物として、例えばマグネシウムがｐ側層１３にドープされる。

【0016】

なお、半導体構造体１０を準備する工程において、基板１００に形成された半導体構造体１０を購入して準備してもよい。

【0017】

実施形態の半導体素子の製造方法は、半導体構造体１０を準備する工程の後、図２に示すように、ｐ側層１３上に第１炭素膜２０を形成する工程を備える。

【0018】

第１炭素膜２０は、ｓｐ^３混成軌道の炭素とｓｐ^２混成軌道の炭素とを含むアモルファス構造を有する。第１炭素膜２０は、ｓｐ^３混成軌道の炭素に起因するダイヤモンドの特性と、ｓｐ^２混成軌道の炭素に起因するグラファイトの特性とを有する。

【0019】

第１炭素膜２０は、真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、ｐ側層１３上に形成する。例えば、第１炭素膜２０は、ＦＣＶＡ（Filtered Cathodic Vacuum Arc）法により形成される。例えば、５×１０^－５Torr以下、好ましくは２×１０^－５Torr以下の真空中に配置した炭素材料（例えば、グラファイトのインゴット）上でアーク放電を起こして、陽イオン化した炭素を含むプラズマを発生させる。炭素イオンは、マイナスのバイアス電圧が印加された半導体構造体１０に向けて真空チャンバー内を誘導され、半導体構造体１０のｐ側層１３に衝突する。これにより、ｐ側層１３に第１炭素膜２０が形成される。真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用することで、水素をほとんど含まない第１炭素膜２０を形成することができる。第１炭素膜２０における水素組成比は、１％以下である。

【0020】

水素をほとんど含まない第１炭素膜２０には、水素で終端されない未結合手が多く存在する。このような第１炭素膜２０をｐ側層１３上に形成することで、上記原料ガスに起因してｐ側層１３中に取り込まれた水素が、第１炭素膜２０の未結合手に結合し、ｐ側層１３から離脱すると考えられる。

【0021】

ｐ側層１３中に水素が含まれることで、ｐ側層１３中のｐ型不純物であるマグネシウムが活性化しにくい状態となっている。そのため、ｐ側層１３から水素が離脱することで、ｐ側層１３中のマグネシウムが活性化し、ｐ側層１３の電気抵抗を低減することができる。

【0022】

ｐ側層１３の電気抵抗を低減させるために形成した第１炭素膜２０を後述する第１マスクとして用いて半導体構造体１０を加工することができる。これにより、半導体構造体１０を加工するためのマスクを別に形成する場合よりも、工程を削減できる。

【0023】

実施形態の半導体素子の製造方法は、図３に示すように、ｐ側層１３上に形成した第１炭素膜２０を第１マスクに用いて、ｐ側層１３及び活性層１２をエッチングして、ｎ側層１１の一部１１ａをｐ側層１３及び活性層１２から露出させる工程を備える。例えば、塩素を含むガスを用いたドライエッチングにより、ｐ側層１３及び活性層１２を除去して、ｎ側層１１の一部１１ａをｐ側層１３及び活性層１２から露出させる。ｐ側層１３及び活性層１２を除去するときのドライエッチングとしては、例えば、ＲＩＥ（Reactive Ion Etching）法が挙げられる。

【0024】

ｐ側層１３上に第１炭素膜２０を形成する工程において、半導体構造体１０側に印加するバイアス電圧を第１バイアス電圧とする。第１炭素膜２０を形成する工程において、第１バイアス電圧の制御により、第１炭素膜２０におけるｓｐ^３混成軌道の炭素の比率を、第１炭素膜２０におけるｓｐ^２混成軌道の炭素の比率よりも高くすることができる。例えば、第１バイアス電圧を－４０Ｖ以下、好ましくは－６０Ｖ以下とすることで、第１炭素膜２０におけるｓｐ^３混成軌道の炭素の比率をｓｐ^２混成軌道の炭素の比率よりも高くすることができる。ｓｐ^３混成軌道の炭素の比率及びｓｐ^２混成軌道の炭素の比率は、例えば、顕微ラマン分光法により測定することができる。

【0025】

第１炭素膜２０において、ｓｐ^３混成軌道の炭素の比率がｓｐ^２混成軌道の炭素の比率よりも高いと、ｓｐ^３混成軌道の炭素の比率がｓｐ^２混成軌道の炭素の比率よりも低い場合に比べて、第１炭素膜２０はグラファイトよりもダイヤモンドの特性を強く発現し、第１炭素膜２０の硬度が高くなる。そのため、第１炭素膜２０を第１マスクとして用いた場合に第１炭素膜２０がエッチングされにくくなる。これにより、第１炭素膜２０を第１マスクとして用いる場合に第１炭素膜２０を薄く形成することができ、第１炭素膜２０を形成する工程の時間を低減することができる。例えば、第１炭素膜２０のエッチングレートは、窒化ガリウムのエッチングレートの１／１０以下とすることができる。第１炭素膜２０の厚さは、例えば、３０ｎｍ以上５００ｎｍ以下にすることができる。

【0026】

実施形態の半導体素子の製造方法は、第１炭素膜２０を第１マスクに用いてｐ側層１３及び活性層１２をエッチングする工程の後、第１炭素膜２０を除去する工程を備える。例えば、酸素プラズマを用いたアッシング法により、第１炭素膜２０を除去することができる。酸素プラズマを用いたアッシング法により第１炭素膜２０を除去することで、例えば、ブラスト法で第１炭素膜２０を除去する場合と比較して、容易に第１炭素膜２０を除去することができる。

【0027】

実施形態の半導体素子の製造方法は、第１炭素膜２０を除去する工程の後、図４に示すように、ｐ側層１３上に第１ｐ側電極６１を形成する工程を備える。第１ｐ側電極６１は、ｐ側層１３の表面１３ａに接し、ｐ側層１３と電気的に接続される。

【0028】

前述したように、ｐ側層１３において第１炭素膜２０が接する表面１３ａから水素を離脱させやすく、ｐ側層１３の表面１３ａの電気抵抗を低減しやすい。したがって、本実施形態によれば、第１ｐ側電極６１とｐ側層１３の表面１３ａとの接触抵抗を低減しやすくできる。

【0029】

実施形態の半導体素子の製造方法は、第１ｐ側電極６１を形成する工程の後、図５に示すように、絶縁膜４０を形成する工程を備える。絶縁膜４０は、例えば、シリコン酸化膜、またはシリコン窒化膜である。絶縁膜４０は、半導体構造体１０及び第１ｐ側電極６１を覆う。絶縁膜４０は、ｎ側層１１の一部１１ａ上に位置する第１開口部４１と、第１ｐ側電極６１上に位置する第２開口部４２とを有する。第１開口部４１において、ｎ側層１１の一部１１ａが絶縁膜４０から露出する。第２開口部４２において、第１ｐ側電極６１が絶縁膜４０から露出する。

【0030】

実施形態の半導体素子の製造方法は、絶縁膜４０を形成する工程の後、図６に示すように、第２炭素膜３０を形成する工程を備える。

【0031】

第２炭素膜３０はｎ側層１１上に形成される。図６に示す例では、第２炭素膜３０は、ｎ側層１１におけるｐ側層１３及び活性層１２から露出する一部１１ａ上に形成される。また、第２炭素膜３０は、ｐ側層１３の上方と、ｎ側層１１の一部１１ａ上とに連続して形成される。第１開口部４１において、第２炭素膜３０はｎ側層１１の一部１１ａに接する。第２開口部４２において、第２炭素膜３０は第１ｐ側電極６１に接する。

【0032】

第２炭素膜３０は、ｓｐ^３混成軌道の炭素とｓｐ^２混成軌道の炭素とを含むアモルファス構造を有する。第２炭素膜３０は、ｓｐ^３混成軌道の炭素に起因するダイヤモンドの特性と、ｓｐ^２混成軌道の炭素に起因するグラファイトの特性とを有する。

【0033】

第２炭素膜３０は、第１炭素膜２０と同様に、真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法によりに形成する。真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用することで、水素をほとんど含まない第２炭素膜３０を形成することができる。第２炭素膜３０における水素組成比は、１％以下である。

【0034】

ｎ側層１１上に第２炭素膜３０を形成する工程において、半導体構造体１０側に印加するバイアス電圧を第２バイアス電圧とする。本実施形態によれば、第１炭素膜２０を形成する工程における第１バイアス電圧は、第２炭素膜３０を形成する工程における第２バイアス電圧よりも高い。例えば、第１バイアス電圧は－４０Ｖ以上－１０Ｖ以下であり、第２バイアス電圧は－２００Ｖ以上－１４０Ｖ以下である。

【0035】

第１バイアス電圧及び第２バイアス電圧は共にマイナス電圧であり、第１バイアス電圧が第２バイアス電圧よりも高いということは、陽イオンである炭素イオンが半導体構造体１０に引き込まれるエネルギーは、第２炭素膜３０を形成するときの方が第１炭素膜２０を形成するときよりも高い。そのため、第２炭素膜３０を形成する工程において、ｎ側層１１の一部１１ａの表面に炭素が取り込まれると考えられる。その結果、窒化ガリウムを含むｎ側層１１中の一部のガリウムが炭素に置き換わり、炭素がｎ型不純物として働くと考えられる。そのため、上記第２バイアス電圧によりｎ側層１１上に第２炭素膜３０を形成することで、ｎ側層１１の電気抵抗を低減できると考えられる。図６に示す例では、第２炭素膜３０を形成する工程において、絶縁膜４０から露出するｎ側層１１の一部１１ａの表面の電気抵抗を低減しやすくできる。

【0036】

第１炭素膜２０を形成するときの炭素イオンを半導体構造体１０に引き込むエネルギーは、第２炭素膜３０を形成するときよりも低いため、ｐ側層１３の表面に炭素が取り込まれにくい。これにより、第１炭素膜２０を形成するときに、炭素がｐ側層１３のｎ型不純物として働きにくい。

【0037】

ｎ側層１１の電気抵抗を低減させるために形成した第２炭素膜３０を後述する第２マスクとして用いて半導体構造体１０を加工することができる。これにより、半導体構造体１０を加工するためのマスクを別に形成する場合よりも、工程を削減できる。

【0038】

実施形態の半導体素子の製造方法は、図７に示すように、第２炭素膜３０を第２マスクに用いて半導体構造体１０をエッチングして、半導体構造体１０に溝７０を形成する工程を備える。上述した工程により、１つの基板上に複数の素子部が形成された後に、複数の素子部の間に溝７０が形成される。例えば、フッ素を含むガスを用いたドライエッチングにより絶縁膜４０を除去した後、塩素を含むガスを用いたドライエッチングにより半導体構造体１０を除去して、溝７０を形成する。溝７０を形成する工程において、絶縁膜４０から露出する第１ｐ側電極６１を第２マスクに用いる第２炭素膜３０により覆うことで、第１ｐ側電極６１を保護することができる。

【0039】

第２炭素膜３０を形成する工程において、第２バイアス電圧の制御により、第２炭素膜３０におけるｓｐ^３混成軌道の炭素の比率を、第２炭素膜３０におけるｓｐ^２混成軌道の炭素の比率よりも高くすることができる。例えば、第２バイアス電圧を－４０Ｖ以下、好ましくは－６０Ｖ以下、さらに好ましくは－１００Ｖ以下とすることで、第２炭素膜３０におけるｓｐ^３混成軌道の炭素の比率をｓｐ^２混成軌道の炭素の比率よりも高くすることができる。これにより、前述した第１炭素膜２０の場合と同様に、第２炭素膜３０はグラファイトよりもダイヤモンドの特性を強く発現し、第２炭素膜３０の硬度が高くなる。そのため、第２炭素膜３０を第２マスクとして用いた場合に第２炭素膜３０がエッチングされにくくなる。これにより、第２炭素膜３０を第２マスクとして用いる場合に第２炭素膜３０を薄く形成することができ、第２炭素膜３０を形成する工程の時間を低減することができる。例えば、第２炭素膜３０のエッチングレートは、窒化ガリウムのエッチングレートの１／５０以下とすることができる。

【0040】

また、第１バイアス電圧を第２バイアス電圧よりも高くすることで、第２炭素膜３０におけるｓｐ^３混成軌道の炭素の比率が、第１炭素膜２０におけるｓｐ^３混成軌道の炭素の比率よりも高くなる。これにより、第２炭素膜３０は、第１炭素膜２０よりも硬度が高くなり、同じエッチング条件において第１炭素膜２０よりもエッチングされにくくなる。したがって、第２マスクの厚さを第１マスクの厚さよりも薄くすることができる。

【0041】

すなわち、第２炭素膜３０を形成する工程において形成される第２炭素膜３０の厚さを、第１炭素膜２０を形成する工程において形成される第１炭素膜２０の厚さよりも薄くすることができる。これにより、第２炭素膜３０を形成する工程の時間を低減することができる。第２炭素膜３０の厚さは、例えば、１ｎｍ以上２００ｎｍ以下にすることができる。

【0042】

溝７０によって、半導体構造体１０は、複数の素子部に分離される。溝７０を形成する工程において、溝７０の底に基板１００の上面を露出させてもよいし、溝７０の下方にｎ側層１１が残るようにしてもよい。

【0043】

実施形態の半導体素子の製造方法は、溝７０を形成する工程の後、図８に示すように、第２炭素膜３０を除去する工程を備える。例えば、酸素プラズマを用いたアッシング法により、第２炭素膜３０を容易に除去することができる。

【0044】

実施形態の半導体素子の製造方法は、第２炭素膜３０を除去する工程の後、図９に示すように、第１開口部４１において露出するｎ側層１１の一部１１ａ上に、ｎ側電極５０を形成する工程を備える。ｎ側電極５０は、ｎ側層１１の一部１１ａの表面に接し、ｎ側層１１と電気的に接続される。

【0045】

また、実施形態の半導体素子の製造方法は、第２炭素膜３０を除去する工程の後、第２開口部４２において露出する第１ｐ側電極６１上に、第２ｐ側電極６２を形成する工程を備える。第２ｐ側電極６２は、第１ｐ側電極６１に接し、第１ｐ側電極６１を介して、ｐ側層１３と電気的に接続される。第２ｐ側電極６２は、ｎ側電極５０と同時に形成してよい。

【0046】

前述したように、第２炭素膜３０を形成する工程において、ｎ側層１１の一部１１ａの表面に炭素が取り込まれやすく、ｎ側層１１の一部１１ａの表面の電気抵抗を低減しやすい。したがって、本実施形態によれば、ｎ側電極５０とｎ側層１１の一部１１ａとの接触抵抗を低減しやすくできる。

【0047】

＜実験例＞
サファイアからなる基板１００上に、半導体構造体１０としてｎ型不純物を含む窒化ガリウム層、活性層及びｐ型不純物を含む窒化ガリウム層をこの順で形成した後、ｐ型不純物を含む窒化ガリウム層の表面の電気抵抗を測定した。このときの測定値は、１．８８４×１０^７［Ω・ｃｍ^２］であった。この後、ｐ型不純物を含む窒化ガリウム層の表面に、前述した真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、第１炭素膜２０を形成した。このときの第１バイアス電圧は、－２０Ｖとした。その後、第１炭素膜２０を酸素プラズマを用いたアッシング法により除去した。第１炭素膜２０を除去した後、ｐ型不純物を含む窒化ガリウム層の表面のうち第１炭素膜２０が接触していた表面の電気抵抗を表面抵抗計で測定した。このときの測定値は、１．０５０×１０^７［Ω・ｃｍ^２］であり、第１炭素膜２０を形成する前のｐ型不純物を含む窒化ガリウム層の表面の電気抵抗よりも低減することができた。

【0048】

また、サファイアからなる基板１００上に、半導体構造体１０としてｎ型不純物を含む窒化ガリウム層、活性層及びｐ型不純物を含む窒化ガリウム層をこの順で形成した。その後、ｐ型不純物を含む窒化ガリウム層及び活性層を除去し、ｎ型不純物を含む窒化ガリウム層の一部を露出させ、露出させたｎ型不純物を含む窒化ガリウム層の表面の電気抵抗を測定した。このときの測定値は、３．０６２×１０^２［Ω・ｃｍ^２］であった。この後、ｎ型不純物を含む窒化ガリウム層の表面に、前述した真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、第２炭素膜３０を形成した。このときの第２バイアス電圧は、－１８０Ｖとした。その後、第２炭素膜３０を酸素プラズマを用いたアッシング法により除去した。第２炭素膜３０を除去した後、ｎ型不純物を含む窒化ガリウム層の表面のうち第２炭素膜３０が接触していた表面の電気抵抗を表面抵抗計で測定した。このときの測定値は、１．５００×１０^２［Ω・ｃｍ^２］であり、第２炭素膜３０を形成する前のｎ型不純物を含む窒化ガリウム層の表面の電気抵抗よりも低減することができた。

【0049】

次に、図１０～図１２を参照して、実施形態の変形例による半導体素子の製造方法について説明する。実施形態の変形例は、ｐ側層１３及び活性層１２をエッチングして、ｎ側層１１の一部１１ａをｐ側層１３及び活性層１２から露出させた後、ｎ側層１１の一部１１ａに複数の凹部１１ｂを形成する点で、実施形態と異なる。実施形態の変形例において、ｎ側層１１の一部１１ａにおける凹部１１ｂを画定するｎ側層１１の表面をｎ側電極５０が連続して覆う。

【0050】

絶縁膜４０を形成した後に、図１０に示すように、第２炭素膜３０を形成する。実施形態の変形例において、第２炭素膜３０は、ｎ側層１１の一部１１ａを露出させる複数の開口３１を有する。

【0051】

この後、第２炭素膜３０を第２マスクに用いて半導体構造体１０をエッチングする工程において、第２炭素膜３０の複数の開口３１において露出するｎ側層１１の一部１１ａが除去される。これにより、図１１に示すように、ｎ側層１１の一部１１ａに複数の凹部１１ｂが形成される。

【0052】

この後、ｎ側電極５０を形成する工程において、図１２に示すように、ｎ側電極５０は、ｎ側層１１の一部１１ａ上において、複数の凹部１１ｂを画定するｎ側層１１の表面を連続して覆う。ｎ側電極５０は、ｎ側層１１の一部１１ａに形成された凹部１１ｂに配置される。これにより、ｎ側電極５０をｎ側層１１の凹部がない面に接触させた場合よりも、ｎ側電極５０とｎ側層１１との接触面積を大きくでき、ｎ側電極５０とｎ側層１１との接触抵抗を低減することができる。また、ｎ側電極５０とｎ側層１１との密着性を向上できる。

【0053】

上記実施形態では、第１炭素膜２０及び第２炭素膜３０は半導体構造体１０をエッチングするためのマスクとしても活用した例について説明したが、第１炭素膜２０をｐ側層１３の電気抵抗を低減するためだけに用い、第２炭素膜３０をｎ側層１１の電気抵抗を低減するためだけに用いてもよい。つまり、第１炭素膜２０及び第２炭素膜３０以外に、半導体構造体１０をエッチングするためのマスクを別途用いてもよい。

【0054】

本発明の実施形態は、以下の半導体素子の製造方法を含む。

【0055】

［項１］
ｐ側層とｎ側層とを有する半導体構造体を準備する工程と、
真空の放電空間にガスを導入しないアーク放電により発生させた炭素イオンを利用した蒸着法により、前記ｐ側層上に第１炭素膜を形成する工程と、
前記蒸着法により、前記ｎ側層上に第２炭素膜を形成する工程と、
前記第１炭素膜を除去する工程と、
前記第２炭素膜を除去する工程と、
を備え、
前記ｐ側層上に前記第１炭素膜を形成する工程における第１バイアス電圧は、前記ｎ側層上に前記第２炭素膜を形成する工程における第２バイアス電圧よりも高い半導体素子の製造方法。
［項２］
前記第１炭素膜及び前記第２炭素膜のそれぞれにおける水素組成比は、１％以下である上記項１に記載の半導体素子の製造方法。
［項３］
前記ｐ側層は前記ｎ側層上に配置され、
前記第１炭素膜において、ｓｐ^３混成軌道の炭素の比率は、ｓｐ^２混成軌道の炭素の比率よりも高く、
前記第１炭素膜を第１マスクに用いて前記ｐ側層をエッチングして、前記ｎ側層の一部を前記ｐ側層から露出させる工程をさらに備える上記項１または２に記載の半導体素子の製造方法。
［項４］
前記第２炭素膜は、前記ｐ側層の上方と、前記ｐ側層から露出させた前記ｎ側層の前記一部上と、に連続して形成され、
前記第２炭素膜において、ｓｐ^３混成軌道の炭素の比率は、ｓｐ^２混成軌道の炭素の比率よりも高く、
前記第２炭素膜を第２マスクに用いて前記半導体構造体をエッチングすることで、前記半導体構造体に溝を形成する工程をさらに備える上記項３に記載の半導体素子の製造方法。
［項５］
前記第２炭素膜を形成する工程において形成される前記第２炭素膜の厚さは、前記第１炭素膜を形成する工程において形成される前記第１炭素膜の厚さよりも薄い上記項４に記載の半導体素子の製造方法。
［項６］
前記第２炭素膜を除去する工程の後、前記ｎ側層の前記一部上にｎ側電極を形成する工程をさらに備える上記項４または５に記載の半導体素子の製造方法。
［項７］
前記第２炭素膜を形成する工程において形成される前記第２炭素膜は、前記ｎ側層の前記一部を露出させる複数の開口を有し、
前記第２炭素膜を前記第２マスクに用いて前記半導体構造体をエッチングする工程において、前記第２炭素膜の前記複数の開口において露出する前記ｎ側層の前記一部が除去されることにより、前記ｎ側層の前記一部に複数の凹部が形成され、
前記ｎ側電極は、前記ｎ側層の前記一部上において、前記複数の凹部を画定する前記ｎ側層の表面を連続して覆う上記項６に記載の半導体素子の製造方法。
［項８］
前記第１バイアス電圧は、－４０Ｖ以上－１０Ｖ以下である上記項１～７のいずれか１つに記載の半導体素子の製造方法。
［項９］
前記第２バイアス電圧は、－２００Ｖ以上－１４０Ｖ以下である上記項１～８のいずれか１つに記載の半導体素子の製造方法。

【符号の説明】

【0056】

１０…半導体構造体、１１…ｎ側層、１１ａ…一部、１１ｂ…凹部、１２…活性層、１３…ｐ側層、２０…第１炭素膜、３０…第２炭素膜、３１…開口、４０…絶縁膜、５０…ｎ側電極、６１…第１ｐ側電極、６２…第２ｐ側電極、７０…溝、１００…基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】