特開 2024-51448 半導体装置の製造方法および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024051448

(43)【公開日】2024-04-11

(54)【発明の名称】半導体装置の製造方法および半導体装置

(51)【国際特許分類】

   H01L 21/316 20060101AFI20240404BHJP

   H10B 12/00 20230101ALI20240404BHJP

【ＦＩ】

H01L21/316 X

H01L27/108 651

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2022157633

(22)【出願日】2022-09-30

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(74)【代理人】

【識別番号】100099944

【弁理士】

【氏名又は名称】高山 宏志

(72)【発明者】

【氏名】池尻 将拓

(72)【発明者】

【氏名】秋山 浩二

(72)【発明者】

【氏名】藤原 直憲

(72)【発明者】

【氏名】山崎 和良

【テーマコード（参考）】

5F058

5F083

【Ｆターム（参考）】

5F058BA11

5F058BD05

5F058BF02

5F058BF12

5F058BF37

5F058BH05

5F058BJ04

5F083AD11

5F083AD60

5F083GA06

5F083JA03

5F083JA36

5F083JA38

5F083JA39

5F083JA40

5F083PR21

5F083PR22

(57)【要約】

【課題】キャパシタの高容量化と低リーク電流を両立させることができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板上に下部電極を形成する工程と、下部電極上に４価の金属カチオンを含む酸化物からなる高誘電率膜を形成する工程と、高誘電率膜の上に５価の金属カチオンを含む酸化物からなる酸化物膜を形成する工程と、高誘電率膜と酸化物膜とを反応させることにより、４価の金属カチオンを含む酸化物と５価の金属カチオンを含む酸化物とが混合した、導電性を有する混合層を形成する工程と、上部電極を形成する工程とを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上に下部電極を形成する工程と、
前記下部電極上に４価の金属カチオンを含む酸化物からなる高誘電率膜を形成する工程と、
前記高誘電率膜の上に５価の金属カチオンを含む酸化物からなる酸化物膜を形成する工程と、
前記高誘電率膜と前記酸化物膜とを反応させることにより、前記４価の金属カチオンを含む酸化物と前記５価の金属カチオンを含む酸化物とが混合した、導電性を有する混合層を形成する工程と、
上部電極を形成する工程と、
を有する、半導体装置の製造方法。

【請求項2】

前記４価の金属カチオンを含む酸化物からなる高誘電率膜は、ＺｒＯ_２膜およびＨｆＯ_２膜のいずれかである、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記５価の金属カチオンを含む酸化物からなる酸化物膜は、Ｎｂ_２Ｏ_５膜、Ｖ_２Ｏ_５膜、およびＴａ_２Ｏ_５膜のいずれかである、請求項１に記載の半導体装置の製造方法。

【請求項4】

前記４価の金属カチオンを含む酸化物からなる高誘電率膜はＺｒＯ_２膜であり、前記５価の金属カチオンを含む酸化物からなる酸化物膜はＮｂ_２Ｏ_５膜である、請求項１に記載の半導体装置の製造方法。

【請求項5】

前記上部電極および前記下部電極はＴｉＮ膜で構成される、請求項１に記載の半導体装置の製造方法。

【請求項6】

少なくとも前記酸化物膜を形成する工程の後に還元処理を行う工程をさらに有する、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。

【請求項7】

前記還元処理を行う工程は、前記混合膜または前記酸化物膜の上に酸素引き抜き層を形成し、還元雰囲気の熱処理により、前記混合膜または前記酸化物膜から前記酸素引き抜き層へ酸素を引き抜く、請求項６に記載の半導体装置の製造方法。

【請求項8】

前記還元雰囲気の熱処理は、前記上部電極を形成する工程の後に行う、請求項７に記載の半導体装置の製造方法。

【請求項9】

前記酸素引き抜き層へ酸素を引き抜くことにより、前記混合層に酸素欠損を生じさせる、請求項７に記載の半導体装置の製造方法。

【請求項10】

前記還元処理を行う工程は、水素ガス雰囲気または重水素ガス雰囲気での熱処理により行う、請求項６に記載の半導体装置の製造方法。

【請求項11】

前記水素ガス雰囲気または前記重水素ガス雰囲気での熱処理により前記混合層に酸素欠損を生じさせる、請求項１０に記載の半導体装置の製造方法。

【請求項12】

前記還元処理を行う工程は、前記上部電極を形成する工程の前に行う、請求項１０に記載の半導体装置の製造方法。

【請求項13】

前記酸化物膜の膜厚は１ｎｍ以下である、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。

【請求項14】

前記半導体装置はＤＲＡＭのキャパシタである、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。

【請求項15】

基板と、
前記基板上に形成された下部電極と、
前記下部電極上に形成された４価の金属カチオンを含む酸化物からなる高誘電率膜と、
前記高誘電率膜の上に形成され、前記４価の金属カチオンを含む酸化物と５価の金属カチオンを含む酸化物とが混合した、導電性を有する混合層と、
前記混合層の上に形成された上部電極と、
を有する、半導体装置。

【請求項16】

前記混合層は酸素欠損を有する、請求項１５に記載の半導体装置。

【請求項17】

ＤＲＡＭのキャパシタとして用いられる、請求項１５または請求項１６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置の製造方法および半導体装置に関する。

【背景技術】

【0002】

ＤＲＡＭ等に用いられるキャパシタとしては、基板上に下部電極、高誘電率膜、上部電極をその順で形成したものが用いられており、特許文献１には高誘電率膜として酸化ジルコニウムを用いたキャパシタが記載されている。

【0003】

また、特許文献２には、タンタルオキサイドまたはニオブオキサイドを含む第１の誘電体膜と、下部電極と第１の誘電体膜との間に設けられた第２の誘電体膜と、第１の誘電体膜と上部電極との間に第３の誘電体膜とを有するものが記載されている。また、第２の誘電体膜と第３の誘電体膜としてジルコニウムオキサイド等を用いることが記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００１－１５２３３９号公報

【特許文献2】特開２００４－２６６００９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示は、キャパシタの高容量化と低リーク電流を両立させることができる半導体装置の製造方法および半導体装置を提供する。

【課題を解決するための手段】

【0006】

本開示の一態様に係る半導体装置の製造方法は、基板上に下部電極を形成する工程と、前記下部電極上に４価の金属カチオンを含む酸化物からなる高誘電率膜を形成する工程と、前記高誘電率膜の上に５価の金属カチオンを含む酸化物からなる酸化物膜を形成する工程と、前記高誘電率膜と前記酸化物膜とを反応させることにより、前記４価の金属カチオンを含む酸化物と前記５価の金属カチオンを含む酸化物とが混合した、導電性を有する混合層を形成する工程と、上部電極を形成する工程と、を有する。

【発明の効果】

【0007】

本開示によれば、キャパシタの高容量化と低リーク電流を両立させることができる半導体装置の製造方法および半導体装置が提供される。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態に係る半導体装置の製造方法を示すフローチャートである。

【図2】第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。

【図3】従来のＺｒＯ_２単膜のキャパシタにおけるＣＥＴとリーク電流の関係を示す図である。

【図4】従来のキャパシタの構造の一部を示す断面図である。

【図5】ＴｉＯ_２におけるＴｉの１６のサイトのうち５つをＺｒで置換した場合の、計算で求めた状態密度（ＤＯＳ）の分布を示す図である。

【図6】ＴｉＯ_２のＴｉのサイトを置換したＺｒ原子の数とバンドギャップとの関係を示す図である。

【図7】Ｎｂ_２Ｏ_５におけるＮｂの２４のサイトのＺｒへの置換数が０の場合と８の場合の、計算で求めた状態密度（ＤＯＳ）の分布を示す図である。

【図8】Ｎｂ_２Ｏ_５のＮｂのサイトを置換したＺｒ原子の数とバンドギャップとの関係を示す図である。

【図9】実際に第１の実施形態の半導体装置（キャパシタ）を製造して特性を把握した結果を示す図である。

【図10】第２の実施形態に係る半導体装置の製造方法を示すフローチャートである。

【図11】第２の実施形態に係る半導体装置の製造方法の工程の一部を示す工程断面図である。

【図12】Ｎｂ_２Ｏ_５に対して酸素欠損したＮｂ_１２Ｏ_２９におけるＮｂの２８のサイトのＺｒへの置換数が４の場合の、計算で求めた状態密度（ＤＯＳ）の分布を示す図である。

【図13】Ｎｂ_１２Ｏ_２９のＮｂのサイトを置換したＺｒ原子の数とバンドギャップとの関係を、Ｎｂ_２Ｏ_５のＮｂのサイトをＺｒ原子で置換した場合と比較して示す図である。

【図14】Ｔｉ_９Ｏ_１７のＴｉのサイトを置換したＺｒ原子の数とバンドギャップとの関係を、ＴｉＯ_２のＴｉのサイトをＺｒ原子で置換した場合と比較して示す図である。

【図15】実際に第２の実施形態の半導体装置（キャパシタ）を製造して特性を把握した結果を示す図である。

【図16】第３の実施形態に係る半導体装置の製造方法を示すフローチャートである。

【図17】第３の実施形態に係る半導体装置の製造方法の工程の一部を示す工程断面図である。

【図18】実際に第３の実施形態の半導体装置（キャパシタ）を製造して特性を把握した結果を示す図である。

【発明を実施するための形態】

【0009】

以下、添付図面を参照して実施形態について説明する。

【0010】

＜第１の実施形態＞
最初に第１の実施形態について説明する。
図１は第１の実施形態に係る半導体装置の製造方法を示すフローチャート、図２はその工程断面図である。

【0011】

本実施形態では、まず、基板１０１上に下部電極１０２を形成する（ステップＳＴ１、図２（ａ））。基板１０１は特に限定されないが、半導体基板、例えばＳｉ基板が例示される。下部電極１０２はＴｉＮ膜であってよい。下部電極１０２としては、ＴｉＮ膜の他に、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＭｅＮ（Ｍｅ：遷移金属）膜、Ｗ膜、Ｍｏ膜、Ｒｕ膜を用いることもできる。下部電極１０２は、ＣＶＤ、ＡＬＤ、ＰＶＤ（スパッタリング）により成膜することができる。

【0012】

次に、下部電極１０２の上に、容量膜として４価の金属カチオンを含む酸化物からなる高誘電率膜（Ｈｉｇｈ－ｋ膜）１０３を形成する（ステップＳＴ２、図２（ｂ））。４価の金属カチオンを含む酸化物からなるＨｉｇｈ－ｋ膜１０３は、ＺｒＯ_２膜またはＨｆＯ_２膜であってよい。Ｈｉｇｈ－ｋ膜１０３は、ＣＶＤ、ＡＬＤ、ＰＶＤ（スパッタリング）により成膜することができる。Ｈｉｇｈ－ｋ膜１０３の膜厚は、２～１０ｎｍの範囲であってよい。

【0013】

次に、Ｈｉｇｈ－ｋ膜１０３の上に５価の金属カチオンを含む酸化物からなる酸化物膜１０４を形成する（ステップＳＴ３、図２（ｃ））。５価の金属カチオンを含む酸化物からなる酸化物膜１０４は、Ｎｂ_２Ｏ_５膜、Ｔａ_２Ｏ_５膜、またはＶ_２Ｏ_５膜であってよい。酸化物膜１０４は、ＣＶＤ、ＡＬＤ、ＰＶＤ（スパッタリング）により成膜することができる。酸化物膜１０４の膜厚は、１ｎｍ以下であってよい。

【0014】

次に、Ｈｉｇｈ－ｋ膜１０３と酸化物膜１０４とを界面で反応させることにより、４価の金属カチオンを含む酸化物と５価の金属カチオンを含む酸化物が混合した、導電性を有する混合層１０５を形成する（ステップＳＴ４、図２（ｄ））。混合層１０５は、Ｈｉｇｈ－ｋ膜１０３の結晶化のためのアニールの際に反応層として形成することができる。例えば、Ｈｉｇｈ－ｋ膜１０３がＺｒＯ_２膜、酸化物膜１０４がＮｂ_２Ｏ_５膜である場合に、アニールによりＺｒとＮｂの拡散が生じて、導電性を有する混合層１０５としてＮｂＺｒＯ_ｘが形成される。この際のアニール温度は２５０～６００℃の範囲内であってよい。また、アニールの時間は１２０ｍｉｎ以下であってよい。混合層１０５の組成は、アニールの際の温度および時間により調整することができ、Ｚｒの量を多くすることにより導電性になり得る。

【0015】

次に、混合層１０５または酸化物膜１０４の上に上部電極１０６を形成する（ステップＳＴ５、図２（ｅ））。上部電極１０６はＴｉＮ膜であってよい。上部電極１０６としては、ＴｉＮ膜の他に、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＭｅＮ（Ｍｅ：遷移金属）膜、Ｗ膜、Ｍｏ膜、Ｒｕ膜を用いることもできる。上部電極１０６は、ＣＶＤ、ＡＬＤ、ＰＶＤ（スパッタリング）により成膜することができる。

【0016】

上部電極１０６を形成後、ダメージ除去等を目的とするアニールを行い、処理を終了させる。なお、このアニールによっても、上部電極１０６と混合層１０５との間に原子拡散による混合層は生じ難い。

【0017】

なお、本実施形態において、ステップＳＴ４の混合層１０５の形成は、ステップＳＴ５の上部電極１０６の形成後に行ってもよい。

【0018】

以上のようにして製造された半導体装置は、キャパシタ、典型的にはＤＲＡＭのキャパシタとして用いられる。

【0019】

本実施形態の方法により製造された半導体装置は、図２（ｅ）に示すように、基板１０１上に形成された下部電極１０２と、下部電極１０２上に形成された４価の金属カチオンを含む酸化物からなるＨｉｇｈ－ｋ膜１０３と、Ｈｉｇｈ－ｋ膜１０３の上に形成された混合層１０５と、その上に形成された上部電極１０６と、を有する。

【0020】

本実施形態において、混合層１０５は、４価の金属カチオンと５価の金属カチオンとの組み合わせにより構成されるため、後述するように電荷中性条件を満たすための欠陥が生成され、導電性になり得る。導電性の混合層１０５が形成されることにより、その分、誘電体部分の膜厚が薄くなり、ＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ Ｅｑｕｉｖａｌｅｎｔ Ｔｈｉｃｋｎｅｓｓ；容量換算膜厚）を低減させて容量を増大させることができる。また、混合層１０５の存在によりリーク電流も低下させることができる。

【0021】

以下、詳細に説明する。
近時、ＬＳＩの高集積化、高速化が一層進み、ＬＳＩを構成する半導体素子のデザインルールが益々微細化しており、それにともなって、例えばＤＲＡＭに用いられるキャパシタの容量は減少傾向となり、キャパシタ容量の増加が求められる。特許文献１に示すような、ＴｉＮ電極間に誘電体膜としてＨｉｇｈ－ｋ膜であるＺｒＯ_２膜を単層で設けたキャパシタでは、ＺｒＯ_２膜の薄膜化によりＣＥＴを低減させてキャパシタ容量を増加させることはできる。しかし、ＺｒＯ_２膜を薄膜化するとリーク電流の増加が問題となり、ＣＥＴ低減による高容量化と低リーク電流の両立を図ることは困難である。すなわち、図３に示すように、ＺｒＯ_２膜が３．５ｎｍ程度までは、ＣＥＴとリーク電流との関係はほぼ直線関係であるのに対し、ＺｒＯ_２の膜厚が３ｎｍより薄くなり、例えば２．５ｎｍになると、その直線（トレンドライン）よりもリーク電流が上昇してしまう。また、特許文献２には複数の誘電体膜を有するキャパシタが記載されているが、高容量化と低リーク電流の両立を図ることまでは意図していない。

【0022】

そこで、本実施形態では、４価の金属カチオンを含む酸化物からなるＨｉｇｈ－ｋ膜１０３、例えばＺｒＯ_２膜の上に、５価の金属カチオンを含む酸化物からなる酸化物膜１０４、例えばＮｂ_２Ｏ_５を形成する。そして、アニールにより、Ｈｉｇｈ－ｋ膜１０３と酸化物膜１０４とを界面で反応（原子拡散）させ、これらが混合した混合層１０５を形成する。例えば、Ｈｉｇｈ－ｋ膜１０３がＺｒＯ_２膜、酸化物膜１０４がＮｂ_２Ｏ_５の場合、ＮｂＺｒＯ_ｘを含む混合層１０５が形成される。

【0023】

図４に示すＴｉＮからなる下部電極１０２´および上部電極１０６´の間に誘電体膜としてＺｒＯ_２膜１０３´を設けた構成の従来のキャパシタの場合も、上部電極１０６´形成後のアニールにより、上部電極１０６´とＺｒＯ_２膜１０３´の間に反応（原子拡散）が生じ、ＴｉＺｒＯ_ｘからなる混合層（界面層）１０５´が形成される。

【0024】

このとき、混合層１０５´は、Ｔｉのサイトの一部をＺｒで置換したものと考えることができ、その場合の欠陥構造式は以下の（１）式に示すようになる。

【数1】

ＴｉおよびＺｒのいずれも４価の金属カチオンであり、ＴｉのサイトをＺｒで置換することは、４価の金属カチオンのサイトを４価の金属カチオンで置き換えることであるから、電荷中性条件を維持することができる。したがって、電気的な欠陥は形成されない。図５は、ＴｉＯ_２におけるＴｉの１６のサイトのうち５つをＺｒで置換した場合の、計算で求めた状態密度（ＤＯＳ）の分布を示す図である。この図に示すように、ＤＯＳ分布にバンドギャップが形成されており、ＴｉＺｒＯ_ｘからなる混合層１０５´が絶縁性であることがわかる。なお、図中［ｕｐ］、「ｄｏｗｎ」はスピンの向きであり、［ｕｐ］はＤＯＳがプラス、［ｄｏｗｎ］はＤＯＳがマイナスである。

【0025】

図６は、ＴｉＯ_２のＴｉのサイトを置換したＺｒ原子の数とバンドギャップとの関係を示す図である。この図に示すように、ＴｉＯ_２におけるＺｒ原子の置換数にかかわらず、バンドギャップは閉じず、絶縁体としてふるまうことがわかる。したがって、混合層１０５´が形成されたことにより、その分、誘電体層が増膜される。

【0026】

すなわち、ＺｒＯ_２膜のＣＥＴをＣＥＴ_ＺｒＯ２、混合層１０５´であるＴｉＺｒＯ_２のＣＥＴをＣＥＴ_{ＴｉＺｒＯ２}とすると、キャパシタ全体のＣＥＴであるＣＥＴ_ＴＺＴは、以下のようにＣＥＴ_ＺｒＯ２とＣＥＴ_{ＴｉＺｒＯ２}との和となり、混合層１０５´はＣＥＴが増大する方向に作用する。
ＣＥＴ_ＴＺＴ＝ＣＥＴ_{ＴｉＺｒＯ２}＋ＣＥＴ_ＺｒＯ２

【0027】

これに対して、本実施形態の混合層１０５は、５価の金属カチオンを含む酸化物、例えばＮｂ_２Ｏ_５と、４価の金属カチオンを含む酸化物、例えばＺｒＯ_２とが混合したものであり、例えばＮｂＺｒＯ_ｘである。５価の金属カチオンを含む酸化物であるＮｂ_２Ｏ_５に４価の金属カチオンを含む酸化物であるＺｒＯ_２を添加した場合、すなわち、Ｎｂのサイトの一部をＺｒで置換した場合の欠陥構造式は以下の（２）式に示すようになる。

【数2】

５価の金属カチオンであるＮｂのサイトを４価の金属カチオンであるＺｒで置換した場合、電荷中性条件を満たすために、上記（２）式の右辺第３項の酸素欠損と、右辺第１項の負電荷にチャージしたＺｒ由来の欠陥が生成され、導電性になり得る。

【0028】

図７は、Ｎｂ_２Ｏ_５におけるＮｂの２４のサイトのＺｒへの置換数が０の場合と８の場合の、計算で求めた状態密度（ＤＯＳ）の分布を示す図である。図７に示すように、計算によっても、Ｚｒが８の場合に、ＤＯＳ分布のギャップ内に酸素およびＺｒの電子軌道に由来したエネルギー準位が生成され、導電性となることが確認される。

【0029】

図８は、Ｎｂ_２Ｏ_５のＮｂのサイトを置換したＺｒ原子の数とバンドギャップとの関係を示す図である。この図に示すように、Ｎｂ_２Ｏ_５におけるＺｒ原子の置換数が増加するにともないバンドギャップが狭まり、Ｚｒ原子の置換数が８以上になるとバンドギャップが閉じ、伝導体に変化することがわかる。

【0030】

すなわち、本実施形態においては、混合層１０５中の４価の金属カチオン（本例ではＺｒ）の置換数を増加させることにより、混合層１０５を導電性とすることができる。本実施形態では、アニールの際の熱処理条件を調整することにより、導電性の混合層１０５を形成する。

【0031】

Ｈｉｇｈ－ｋ膜１０３がＺｒＯ_２膜であり、混合層１０５がＮｂＺｒＯ_ｘである場合、ＺｒＯ_２膜のＣＥＴをＣＥＴ_ＺｒＯ２、ＮｂＺｒＯ_ｘのＣＥＴをＣＥＴ_{ＮｂＺｒＯｘ}とすると、キャパシタ全体のＣＥＴであるＣＥＴ_ＴＮＺＴは、以下のようにＣＥＴ_ＺｒＯ２とＣＥＴ_{ＮｂＺｒＯｘ}との和となる。
ＣＥＴ_ＴＮＺＴ＝ＣＥＴ_{ＮｂＺｒＯｘ}＋ＣＥＴ_ＺｒＯ２
ここで、ＮｂＺｒＯ_ｘは導電性であるため、ＣＥＴ_{ＮｂＺｒＯｘ}はほぼ０である。このため、従来のＺｒＯ_２膜単膜のキャパシタよりも誘電体膜の膜厚が薄くなり、ＣＥＴを低減することができる。また、混合層１０５であるＮｂＺｒＯ_ｘの存在により、上部電極１０６の形成時等のＨｉｇｈ－ｋ膜１０３へのダメージを防止することができる。すなわち、混合層１０５が存在しないと、Ｈｉｇｈ－ｋ膜１０３に対し、上部電極１０６をＡＬＤにより成膜する場合はＣｌやＮＨ_３などによる化学的ダメージが、ＰＶＤにより成膜する場合はプラズマによる物理的ダメージが及ぼされるが、混合層１０５の存在によりこのようなダメージが防止される。このため、ＣＥＴが小さいのにもかかわらず、リーク電流の上昇を抑制することができる。したがって、キャパシタの高容量化と低リーク電流を両立させることができる。

【0032】

実際に本実施形態の半導体装置（キャパシタ）を製造して特性を把握した。ここでは、Ｓｉ基板上に形成されたＴｉＮ膜からなる下部電極の上に、厚さ４ｎｍのＺｒＯ_２膜、厚さ０．６ｎｍのＮｂ_２Ｏ_５膜を形成した後、アニールを行ってＮｂＺｒＯ_ｘ膜を形成し、その上にＴｉＮ膜からなる上部電極を形成してキャパシタを製造した（サンプル１）。このサンプル１のキャパシタについてＣＥＴとリーク電流を求めた。その結果、図９に示すように、単膜のＺｒＯ_２を用いた従来構造のキャパシタ（Ｒｅｆ）に対してリーク電流の増加を抑制しつつＣＥＴを１５％程度低減することができ、単膜ＺｒＯ_２のトレンドラインよりも特性が改善されることが確認された。

【0033】

＜第２の実施形態＞
次に、第２の実施形態について説明する。
図１０は第２の実施形態に係る半導体装置の製造方法を示すフローチャート、図１１はその一部の工程を示す工程断面図である。

【0034】

本実施形態では、第１の実施形態のステップＳＴ１～ステップＳＴ３と同様のステップＳＴ１１～ステップＳＴ１３を行う。すなわち、基板１０１上に下部電極１０２を形成し（ステップＳＴ１１）、容量膜として４価の金属カチオンを含む酸化物からなる高誘電率膜（Ｈｉｇｈ－ｋ膜）１０３を形成し（ステップＳＴ１２）、Ｈｉｇｈ－ｋ膜１０３の上に５価の金属カチオンを含む酸化物からなる酸化物膜１０４を形成する（ステップＳＴ１３）。

【0035】

次に、第１の実施形態のステップＳＴ４と同様、例えば、Ｈｉｇｈ－ｋ膜１０３の結晶化のためのアニールの際に、Ｈｉｇｈ－ｋ膜１０３と酸化物膜１０４とを界面で反応させることにより、４価の金属カチオンを含む酸化物と５価の金属カチオンを含む酸化物が混合した、導電性を有する混合層１０５を形成する（ステップＳＴ１４、図１１（ａ））。

【0036】

次に、混合層１０５の上に、酸素を引き抜くための酸素引き抜き層１０８を形成する（ステップＳＴ１５、図１１（ｂ））。このとき、図１１（ｂ）に示すように、例えばＴｉＮ膜からなるバリア膜１０７を介して酸素引き抜き層１０８を形成する。酸素引き抜き層１０８としては、ＴｉＡｌのような活性金属からなる金属膜を用いることができる。酸素引き抜き層１０８としては、ＴｉＡｌの他、Ｔｉ、Ａｌ等を用いることができる。

【0037】

次に、酸素引き抜き層１０８の上に、第１の実施形態のステップＳＴ５と同様、例えばＴｉＮ膜からなる上部電極１０６を形成する（ステップＳＴ１６、図１１（ｃ））。

【0038】

次に、還元雰囲気にて熱処理を実施する（ステップＳＴ１７、図１１（ｄ））。これにより、下層の混合層１０５から酸素引き抜き層１０８へ酸素が引き抜かれて酸素欠損が生じた混合層１０５ａが形成される。この際の熱処理は、Ｈ_２含有雰囲気（水素濃度：１～１００％、例えば４％）、温度：３５０～６００℃、例えば４００℃、時間：１２０ｍｉｎ以下、例えば１０ｍｉｎの条件で行うことができる。

【0039】

ステップＳＴ１５の酸素引き抜き層１０８の形成と、ステップＳＴ１７の還元雰囲気での熱処理は、還元処理工程を構成する。

【0040】

ステップＳＴ１７の後、必要に応じてさらにアニールを行い、処理を終了させる。

【0041】

なお、本実施形態において、ステップＳＴ１４の混合層１０５の形成は、ステップＳＴ１７際に行ってもよく、ステップＳＴ１７の後のアニールの際に行ってもよい。ステップＳＴ１４をステップＳＴ１７の後のアニールの際に行う場合は、ＳＴ１７の酸素の引き抜き（還元処理）は酸化物膜１０４に対して行われる。

【0042】

本実施形態においても、以上のようにして製造された半導体装置は、キャパシタ、典型的にはＤＲＡＭのキャパシタとして用いられる。

【0043】

本実施形態においては、４価の金属カチオンと５価の金属カチオンとの組み合わせにより構成され、電荷中性条件を満たすための欠陥が生成された混合層１０５に、還元処理である酸素の引き抜きを実施して酸素欠損を生じさせ、酸素欠損が生成された混合層１０５ａを形成する。このため、混合層１０５ａは、酸素欠損の存在により混合層１０５より導電性になりやすく、導電性を高めることができる。したがって、第１の実施形態よりもＣＥＴを低減する効果を高くすることができる。また、混合層１０５ａの存在により、上述のような上部電極１０６の形成時のＨｉｇｈ－ｋ膜１０３へのダメージのみならず、還元処理の際のＨｉｇｈ－ｋ膜１０３へのダメージも防止することができ、リーク電流の上昇を抑制することができる。

【0044】

以下、詳細に説明する。
上述したように、５価の金属カチオンを含む酸化物、例えばＮｂ_２Ｏ_５と、４価の金属カチオンを含む酸化物、例えばＺｒＯ_２とが混合した混合層１０５は、酸素欠損と負電荷にチャージしたＺｒ由来の欠陥が生成され導電性となり得る。そして、混合層１０５から酸素が引き抜かれて酸素欠損が増加した混合層１０５ａは、より導電性になりやすくなる。

【0045】

図１２は、Ｎｂ_２Ｏ_５に対して酸素欠損したＮｂ_１２Ｏ_２９におけるＮｂの２８のサイトのＺｒへの置換数が４の場合の、計算で求めた状態密度（ＤＯＳ）の分布を示す図である。図１２に示すように、Ｎｂ_２Ｏ_５に対して酸素欠損したＮｂ_１２Ｏ_２９の場合には、Ｚｒの置換数が４と少なくても、ＤＯＳ分布のギャップ内に酸素およびＺｒの電子軌道に由来したエネルギー準位が生成され、導電性となることが確認される。

【0046】

図１３は、Ｎｂ_１２Ｏ_２９のＮｂのサイトを置換したＺｒ原子の数とバンドギャップとの関係を、Ｎｂ_２Ｏ_５のＮｂのサイトをＺｒ原子で置換した場合と比較して示す図である。この図に示すように、Ｎｂ_２Ｏ_５に対して酸素欠損したＮｂ_１２Ｏ_２９の場合には、Ｚｒ原子の置換によりＮｂ_２Ｏ_５の場合よりも急激にバンドギャップが狭まり、Ｚｒ原子の置換数が４以上でバンドギャップが閉じ、伝導体に変化することがわかる。

【0047】

すなわち、本実施形態において、混合層１０５に還元処理である酸素の引き抜き処理を実施して酸素欠損を増加させた混合層１０５ａは、混合層１０５よりも導電性になりやすい。このため、第１の実施形態よりもさらにＣＥＴを低減することができる。

【0048】

なお、上述したような、５価の金属カチオンを含む酸化物からなる酸化物膜１０４を形成させない従来のキャパシタの場合、混合層（界面層）１０５´を形成してから還元処理により酸素欠損を生じさせてもバンドギャップの変化は図１４に示すようになり、絶縁体のままである。具体的には、図１４は、Ｔｉ_９Ｏ_１７のＴｉのサイトを置換したＺｒ原子の数とバンドギャップとの関係を、ＴｉＯ_２のＴｉのサイトをＺｒ原子で置換した場合と比較して示す図であるが、この図に示すように、Ｔｉ_９Ｏ_１７もＴｉＯ_２と同様、Ｚｒ原子の置換数にかかわらずバンドギャップは閉じず、絶縁体としてふるまう。

【0049】

実際に本実施形態の半導体装置（キャパシタ）を製造して特性を把握した。ここでは、Ｓｉ基板上に形成されたＴｉＮ膜からなる下部電極の上に、厚さ４ｎｍのＺｒＯ_２膜、厚さ０．６ｎｍのＮｂ_２Ｏ_５膜を形成した後、アニールを行ってＮｂＺｒＯｘ膜を形成した。そして、その上に３ｎｍのＴｉＮ膜および３ｎｍのＴｉＡｌ膜を成膜し、さらにＴｉＮ膜からなる上部電極を形成した後、還元雰囲気で４００℃の熱処理を行ってキャパシタを製造した（サンプル２）。このサンプル２のキャパシタについてＣＥＴとリーク電流を求めた。その結果、図１５に示すように、単膜のＺｒＯ_２を用いた従来構造のキャパシタ（Ｒｅｆ）に対してリーク電流の増加を２桁以下に抑制しつつＣＥＴを３５％程度低減することができ、単膜ＺｒＯ_２のトレンドラインよりも特性が改善されることが確認された。また、図１５には、第１の実施形態のサンプル１の結果も併記しているが、サンプル２のほうがサンプル１よりもＣＥＴ低減効果が高いことがわかる。

【0050】

＜第３の実施形態＞
次に、第３の実施形態について説明する。
図１６は第３の実施形態に係る半導体装置の製造方法を示すフローチャート、図１７はその一部の工程を示す工程断面図である。

【0051】

本実施形態では、第１の実施形態のステップＳＴ１～ステップＳＴ３と同様のステップＳＴ２１～ステップＳＴ２３を行う。すなわち、基板１０１上に下部電極１０２を形成し（ステップＳＴ２１）、容量膜として４価の金属カチオンを含む酸化物からなる高誘電率膜（Ｈｉｇｈ－ｋ膜）１０３を形成し（ステップＳＴ２２）、Ｈｉｇｈ－ｋ膜１０３の上に５価の金属カチオンを含む酸化物からなる酸化物膜１０４を形成する（ステップＳＴ２３）。

【0052】

次に、第１の実施形態のステップＳＴ４と同様、例えば、Ｈｉｇｈ－ｋ膜１０３の結晶化のためのアニールの際に、Ｈｉｇｈ－ｋ膜１０３と酸化物膜１０４とを界面で反応させることにより、４価の金属カチオンを含む酸化物と５価の金属カチオンを含む酸化物が混合した、導電性を有する混合層１０５を形成する（ステップＳＴ２４、図１７（ａ））。

【0053】

次に、還元処理を実施する（ステップＳＴ２５、図１７（ｂ））。これにより、混合層１０５が還元されて酸素欠損が生じた混合層１０５ｂが形成される。還元処理は、還元雰囲気として、水素ガス（Ｈ_２ガス）雰囲気または重水素ガス（Ｄ_２ガス）雰囲気として熱処理により行うことができ、例えば、温度：２５０～６００℃、時間：６０ｍｉｎ以下の条件で行うことができる。また、還元処理は、Ｈ_２プラズマを用いて行ってもよい。

【0054】

次に、混合層１０５ｂの上に、第１の実施形態のステップＳＴ５と同様、例えばＴｉＮ膜からなる上部電極１０６を形成する（ステップＳＴ２６、図１７（ｃ））。

【0055】

ステップＳＴ２６の後、必要に応じてさらにアニールを行い、処理を終了させる。

【0056】

なお、本実施形態において、ステップＳＴ２４の混合層１０５の形成は、ステップＳＴ２６際に行ってもよく、ステップＳＴ２６の後のアニールの際に行ってもよい。ステップＳＴ２４をステップＳＴ２６の後のアニールの際に行う場合は、ステップＳＴ２５の還元処理の際に酸化物膜１０４に酸素欠損が生じる。

【0057】

本実施形態においても、以上のようにして製造された半導体装置は、キャパシタ、典型的にはＤＲＡＭのキャパシタとして用いられる。

【0058】

本実施形態においても、第２の実施形態と同様、４価の金属カチオンと５価の金属カチオンとの組み合わせにより構成され、電荷中性条件を満たすための欠陥が生成された混合層１０５に、還元処理を実施し、混合層１０５に対して酸素欠損が生じた混合層１０５ｂを形成する。このため、混合層１０５ｂは酸素欠損の存在により混合層１０５より導電性になりやすく、導電性を高めることができる。したがって、第１の実施形態よりもＣＥＴを低減する効果を高くすることができる。また、混合層１０５ｂにより、第２の実施形態の混合層１０５ａと同様、上部電極１０６の形成時のみならず、還元処理の際のＨｉｇｈ－ｋ膜１０３へのダメージを防止することができ、リーク電流の上昇を抑制することができる。

【0059】

実際に本実施形態の半導体装置（キャパシタ）を製造して特性を把握した。ここでは、Ｓｉ基板上に形成されたＴｉＮ膜からなる下部電極の上に、厚さ４ｎｍのＺｒＯ_２膜、厚さ０．６ｎｍのＮｂ_２Ｏ_５膜を形成した後、アニールを行ってＮｂＺｒＯｘ膜を形成した。そして、Ｈ_２ガス雰囲気で５４１℃の還元処理を行い、その上にＴｉＮ膜からなる上部電極を形成し、キャパシタを製造した(サンプル３)。還元処理をＤ２ガス雰囲気にした以外はサンプル３と同様の条件でもキャパシタを製造した（サンプル４）。このキャパシタについてＣＥＴとリーク電流を求めた。その結果、図１８に示すように、単膜のＺｒＯ_２を用いた従来構造のキャパシタ（Ｒｅｆ）に対してリーク電流の増加を２桁以下に抑制しつつＣＥＴを３０％程度低減することができ、単膜ＺｒＯ_２のトレンドラインよりも特性が改善されることが確認された。

【0060】

＜他の適用＞
以上、実施形態について説明したが、今回開示された実施形態は、全ての点において例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の特許請求の範囲およびその主旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。

【符号の説明】

【0061】

１０１；基板
１０２；下部電極
１０３；４価の金属カチオンを含む酸化物からなるＨｉｇｈ－ｋ膜
１０４；５価の金属カチオンを含む酸化物からなる酸化物膜
１０５，１０５ａ，１０５ｂ；混合層
１０６；上部電極
１０７；ＴｉＮ膜
１０８；酸素引き抜き層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】