特開 2024-5802 スイッチング電源制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024005802

(43)【公開日】2024-01-17

(54)【発明の名称】スイッチング電源制御回路

(51)【国際特許分類】

   H02M 3/155 20060101AFI20240110BHJP

   H02M 1/08 20060101ALI20240110BHJP

   H03K 17/16 20060101ALI20240110BHJP

   H03K 17/687 20060101ALI20240110BHJP

【ＦＩ】

H02M3/155 H

H02M1/08 A

H03K17/16 Z

H03K17/687 A

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022106181

(22)【出願日】2022-06-30

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110001896

【氏名又は名称】弁理士法人朝日奈特許事務所

(72)【発明者】

【氏名】三添 公義

【テーマコード（参考）】

5H730

5H740

5J055

【Ｆターム（参考）】

5H730AA02

5H730AS05

5H730BB13

5H730BB57

5H730DD04

5H730EE59

5H730FD01

5H730FG05

5H740BA12

5H740BB07

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5J055AX08

5J055BX16

5J055CX16

5J055DX14

5J055DX22

5J055DX61

5J055EX01

5J055EY01

5J055EY05

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5J055EY21

5J055EZ03

5J055EZ09

5J055EZ20

5J055EZ25

5J055FX05

5J055FX08

5J055FX13

5J055GX01

5J055GX02

5J055GX04

5J055GX05

(57)【要約】

【課題】軽負荷時のバースト動作中の出力電圧におけるリップルを抑制する。
【解決手段】実施形態のスイッチング電源制御回路１は、出力電圧Ｖｏｕｔに基づく信号Ｓｅｒ、Ｓｉｎと所定の信号Ｓｃとの比較結果に基づいて入出力間の電路を開閉するスイッチングを行うことにより目標の電圧を出力すると共に負荷電流に応じてスイッチングが停止期間を挟んで断続するバースト動作を行うスイッチング電源１００を制御する。スイッチング電源制御回路１は、スイッチング電源１００における所定の軽負荷状態を検出する検出回路６と、検出回路６による軽負荷状態の検出中のバースト動作におけるスイッチングの回数を減少させるスイッチング制限回路７と、を含んでいる。
【選択図】図１

【特許請求の範囲】

【請求項1】

出力電圧に基づく信号と所定の信号との比較結果に基づいて入出力間の電路を開閉するスイッチングを行うことにより目標の電圧を出力すると共に負荷電流に応じて前記スイッチングが停止期間を挟んで断続するバースト動作を行うスイッチング電源を制御するスイッチング電源制御回路であって、
前記スイッチング電源における所定の軽負荷状態を検出する検出回路と、
前記検出回路による前記軽負荷状態の検出中の前記バースト動作における前記スイッチングの回数を減少させるスイッチング制限回路と、
を含んでいる、スイッチング電源制御回路。

【請求項2】

前記スイッチング制限回路は、前記スイッチングをもたらす前記比較結果に基づくパルスの生成を抑制するように構成されている、請求項１記載のスイッチング電源制御回路。

【請求項3】

前記出力電圧に基づく信号と前記所定の信号とを比較して前記スイッチングをもたらすパルスを出力する比較回路をさらに含み、
前記所定の信号は所定の振幅で振動する周期信号であり、
前記検出回路は、前記出力電圧に基づく信号のレベルが、前記周期信号の振幅の最低値以下の第１閾値以下であるときに前記軽負荷状態を検出するように構成されている、請求項１又は２記載のスイッチング電源制御回路。

【請求項4】

前記スイッチング制限回路は、前記軽負荷状態が検出されている間に、前記出力電圧に基づく信号のレベルシフトを行うように構成されている、請求項１又は２記載のスイッチング電源制御回路。

【請求項5】

前記スイッチング制限回路は、前記レベルシフトのシフト量を逓増させるように構成されている、請求項４に記載のスイッチング電源制御回路。

【請求項6】

前記スイッチング制限回路は、前記比較結果に基づいて生成されて前記スイッチング制限回路に入力される一連のパルスの一部をスキップしてパルス出力を行うように構成されている、請求項１又は２記載のスイッチング電源制御回路。

【請求項7】

前記スイッチング制限回路は、前記パルス出力の度に、前記パルス出力同士の間でスキップする前記一部の数を増加させるように構成されている、請求項６記載のスイッチング電源制御回路。

【請求項8】

前記スイッチング制限回路は、
前記軽負荷状態が検出されている間に前記出力電圧に基づく信号のレベルシフトを行うように構成され、且つ、
前記出力電圧に基づく信号のレベルが前記周期信号の振幅の最低値以下の第２閾値以下になるときに、前記レベルシフトを停止するように構成されている、
請求項３記載のスイッチング電源制御回路。

【請求項9】

前記第１閾値が前記第２閾値よりも小さい、請求項８記載のスイッチング電源制御回路。

【請求項10】

前記スイッチング制限回路は、前記検出回路による前記軽負荷状態の検出後の最初の前記スイッチングのときに前記レベルシフトを開始するように構成されている、請求項８記載のスイッチング電源制御回路。

【請求項11】

前記スイッチング制限回路は、前記検出回路による前記軽負荷状態の検出後に前記出力電圧に基づく信号のレベルが前記周期信号の振幅の最低値以上になるときに前記レベルシフトを開始するように構成されている、請求項８記載のスイッチング電源制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング電源制御回路に関する。

【背景技術】

【0002】

従来から、電力系統からの直流への変換やバッテリなどによって得られる直流電圧を、使用機器に応じた所望の大きさの電圧に変換するスイッチングレギュレータのようなスイッチング電源が広く用いられている。スイッチング電源では、出力電圧に基づくフィードバック信号が所定の信号と比較され、その比較結果に応じた時間で入出力間の電路が開閉（スイッチング）されるフィードバック制御によって、入力側から出力側に供給されるエネルギーが調整される。出力側に供給されたエネルギーは、平滑回路のキャパシタに蓄えられると共に、所望の大きさの電圧で負荷電流として出力される。スイッチングによる電路の遮断時には、負荷が求める電流は、キャパシタの放電によって供給される。従ってスイッチング電源では、負荷電流の大きさに応じて出力電圧が変動する。そのため、負荷電流の大きさが、出力電圧に基づくスイッチングの時間、例えばスイッチングに用いられるスイッチング素子のオン時間やスイッチング周波数などに影響する。

【0003】

フィードバック制御において出力電圧に応じてスイッチング素子のオン時間が調整されるＰＷＭ（Pulse Width Modulation）制御では、出力電圧に依らず単位時間のスイッチング回数が不変なので一定のスイッチングロスが生じる。そのため、負荷電流が小さく、よって出力電力の小さな軽負荷時には変換効率が低下する。また、例えば特許文献１に開示されているような疑似共振型のスイッチング電源においても、軽負荷時にはスイッチング周波数が増大し、その結果、スイッチングロスが増加して変換効率が低下する。特許文献１に開示のスイッチング電源制御回路では、変換効率の低下を抑制すべく、軽負荷時には負荷の大きさに応じたスイッチング停止期間を設けてスイッチング周波数の増大を抑制している。特許文献１では、さらに、極めて軽負荷の状態でのスイッチングノイズの増大や、スイッチングロスの増加に伴う効率低下を防ぐべく、所定の回数の連続スイッチングを行う期間と、スイッチングを停止する期間とを繰り返すバーストスイッチングを行っている。なお、特許文献１ではＰＷＭ制御によるスイッチングがバーストスイッチングと称されているが、以下の説明では、特許文献１で行われているような、連続的にスイッチングを行う期間とスイッチングを停止する期間とを繰り返すスイッチングが「バーストスイッチング」又は「バースト動作」と称される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７－２１５３１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、特許文献１のスイッチング電源制御回路が行なっているような軽負荷時におけるバーストスイッチングは出力リップル電圧を増大させることがある。この点について、ＰＷＭ制御によるスイッチング電源を例に、図１０及び図１１を参照して説明する。図１０には、従来のＰＷＭ制御によるスイッチング電源の一例であるスイッチング電源Ｐｓｗの概略の構成が示され、図１１には、図１０の各部の信号の波形の一例が示されている。図１１の上段には、図１０に示される比較信号Ｓｃと共に誤差増幅器９２の出力信号であるエラー信号Ｓｅｒが示され、中段にはＰＷＭコンパレータ９４の出力信号Ｓが示され、下段にはスイッチング電源Ｐｓｗの出力電圧Ｖｏｕｔが示されている。

【0006】

スイッチング電源Ｐｓｗは、トランジスタ９６及び制御回路Ｐｃなどを含んでいる。制御回路Ｐｃは、比較信号Ｓｃを出力する発振回路９１、誤差増幅器９２、基準電圧Ｖｒｅｆの生成回路９３、ＰＷＭコンパレータ９４などを含んでいる。誤差増幅器９２は、非反転入力に印加される基準電圧Ｖｒｅｆに対する反転入力の電圧の大小に応じて増減するエラー信号Ｓｅｒを出力する。なお、誤差増幅器９２の負帰還動作が安定するように、誤差増幅器９２の負帰還ループには抵抗９２１及びキャパシタ９２２が挿入されている。ＰＷＭコンパレータ９４は、エラー信号Ｓｅｒのレベルが比較信号Ｓｃのレベルを上回っている間にハイレベルとなるパルスを含む信号Ｓを出力する。トランジスタ９６は、ドライバ９５を介して入力される信号Ｓのデューティ比で入力電圧Ｖｉｎをスイッチングして平滑回路９８に供給する。なお、ドライバ９５は、信号Ｓの反転信号でトランジスタ９６を駆動するように構成されており、信号Ｓがハイレベルの時にトランジスタ９６がオン状態となる。平滑回路９８はトランジスタ９６及びダイオード９７を介して信号Ｓのデューティ比で充電され、平滑化された出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔは、直列接続抵抗９９で分圧されて帰還電圧Ｖｆｂとして誤差増幅器９２に戻される。このようなフィードバック制御によって所望の出力電圧Ｖｏｕｔが負荷Ｌｏに出力される。

【0007】

図１１は、図１０のスイッチング電源Ｐｓｗにおける軽負荷状態での各信号の波形を示している。負荷電流が小さいので、信号Ｓがロウレベル（トランジスタ９６がオフ状態）の期間でも出力電圧Ｖｏｕｔの低下が緩やかで、そのため図１１に示される期間全般に渡って、出力電圧Ｖｏｕｔが目標電圧Ｖｔａ付近で推移している。図１１の時点Ｔ１までの期間では、出力電圧Ｖｏｕｔが目標電圧Ｖｔａを上回るか僅かに下回っている程度であり、エラー信号Ｓｅｒが時点Ｔ１までの期間全体に渡って、鋸波状の比較信号Ｓｃの最低値を下回っている。そのため時点Ｔ１までの期間では、信号Ｓはハイレベルのパルスを含まず、すなわちトランジスタ９６はオフ状態を継続しているが、出力電圧Ｖｏｕｔの低下が緩やかなため、エラー信号Ｓｅｒは比較信号Ｓｃのレベルよりも低いレベルで緩やかに上昇している。

【0008】

その後、エラー信号Ｓｅｒが時点Ｔ１で比較信号Ｓｃの最低値に達してエラー信号Ｓｅｒのレベルが比較信号Ｓｃのレベルよりも大きくなると、ＰＷＭコンパレータ９４から信号Ｓとしてハイレベルのパルスが出力される。そのパルス幅の時間だけトランジスタ９６がオン状態となり、その間、出力電圧Ｖｏｕｔが上昇する。時点Ｔ２でエラー信号Ｓｅｒのレベルが比較信号Ｓｃのレベルを下回るためトランジスタ９６がオフ状態となるが、負荷電流が小さいため、そのオフ状態の期間中に出力電圧Ｖｏｕｔが大きく低下しないまま、時点Ｔ３でトランジスタ９６が再度オン状態となり、出力電圧Ｖｏｕｔがさらに上昇する。

【0009】

この出力電圧Ｖｏｕｔの変動は、本来、誤差増幅器９２にフィードバックされてその出力であるエラー信号Ｓｅｒの変化を減少方向に転じさせる。しかし、フィードバックループ上の、平滑回路９８や、キャパシタ９２２の作用のためにエラー信号Ｓｅｒは時点Ｔ１や時点Ｔ３などで直ちには減少方向に転じずに、それらの作用に基づく遅延時間を経てから減少方向へと転じる。例えば図１１では、時点Ｔ５においてようやくエラー信号Ｓｅｒが減少方向に転じている。そのため、時点Ｔ４でも、時点Ｔ１及び時点Ｔ３と同様に、トランジスタ９６がオン状態となって信号Ｓのパルス幅に応じて出力電圧Ｖｏｕｔが上昇している。さらに、時点Ｔ５で減少に転じたエラー信号Ｓｅｒが時点Ｔ８で比較信号Ｓｃの振幅の最低値を下回るまで、時点Ｔ６及び時点Ｔ７でもトランジスタ９６がオン状態となって出力電圧Ｖｏｕｔが増加する。そして、時点Ｔ８以降では、エラー信号Ｓｅｒが比較信号Ｓｃの振幅の最低値を下回っている間、トランジスタ９６はスイッチングをせずにオフ状態を維持する。このスイッチングの停止は、低下中の出力電圧Ｖｏｕｔが時点Ｔ１での電圧と同程度まで低下してエラー信号Ｓｅｒが比較信号Ｓｃの最低値に達するまで継続する。

【0010】

このように、負荷電流が小さいためにスイッチングの停止が一定の期間継続し易い軽負荷状態となり得るスイッチング電源では、連続的にスイッチングを行う期間とスイッチングを停止する期間とを繰り返すバースト動作が行われることがある。そして、軽負荷状態では、バースト動作中のスイッチングによる出力電圧Ｖｏｕｔの上昇分の蓄積により、大きなリップル電圧が生じることがある。例えば図１１では、５回に及ぶ出力電圧Ｖｏｕｔの上昇分の蓄積に基づくリップル電圧Ｖｏｐが生じている。

【0011】

このようなリップル電圧は、負荷への安定した電圧の供給を妨げると共に、スイッチング電源及びその周辺回路に影響を及ぼし得るノイズの発生源にもなり得る。特に軽負荷状態では、スイッチング停止期間がスイッチング電源の稼働期間の多くを占めるため本来出力電圧にリップルが生じ難くノイズも生じ難いので、このような軽負荷状態でのバースト動作によるリップル電圧の増大やノイズの発生は問題となり易い。また近年では、各種機器の制御の高度化に伴って使用分野や使用数が拡大及び増大するセンサーの周辺回路などのような、比較的小さな電流で動作する機器向けの用途が増加している。そのため、スイッチング電源において上記のような軽負荷時の大きなリップル電圧の発生は、益々問題視され易いと考えられる。

【0012】

本発明は、このような問題に鑑み、軽負荷時のバースト動作中の出力電圧におけるリップルを抑制し得るスイッチング電源制御回路を提供することを目的とする。

【課題を解決するための手段】

【0013】

本発明の一実施形態のスイッチング電源制御回路は、出力電圧に基づく信号と所定の信号との比較結果に基づいて入出力間の電路を開閉するスイッチングを行うことにより目標の電圧を出力すると共に負荷電流に応じて前記スイッチングが停止期間を挟んで断続するバースト動作を行うスイッチング電源を制御するスイッチング電源制御回路であって、前記スイッチング電源における所定の軽負荷状態を検出する検出回路と、前記検出回路による前記軽負荷状態の検出中の前記バースト動作における前記スイッチングの回数を減少させるスイッチング制限回路と、を含んでいる。

【発明の効果】

【0014】

本発明のスイッチング電源制御回路によれば、軽負荷時のバースト動作中の出力電圧におけるリップルを抑制することができる。

【図面の簡単な説明】

【0015】

【図1】本発明の一実施形態のスイッチング電源制御回路の一例を示す回路図である。

【図2】図１の例のスイッチング電源制御回路の各部の信号の波形の一例を示すタイミングチャートである。

【図3】本発明の一実施形態（図１）のスイッチング電源制御回路に含まれる検出回路の一例を示す回路図である。

【図4】図１のスイッチング電源制御回路に含まれるレベルシフト回路の一例を示す回路図である。

【図5】本発明の一実施形態のスイッチング電源制御回路の他の例を示す回路図である。

【図6】図５の例のスイッチング電源制御回路の各部の信号の波形の一例を示すタイミングチャートである。

【図7】図５のスイッチング電源制御回路に含まれるスイッチング制限回路の一例を示す回路図である。

【図8】図５のスイッチング電源制御回路に含まれるスイッチング制限回路の他の例を示す回路図である。

【図9】図８の例のスイッチング制限回路の各部の信号の波形の一例を示すタイミングチャートである。

【図10】従来のスイッチング電源の概略の構成を示す回路図である。

【図11】図１０の各部の信号の波形の一例を示すタイミングチャートである。

【発明を実施するための形態】

【0016】

図面を参照しながら本発明のスイッチング電源制御回路の実施形態を説明する。しかし、本発明は、以下に説明される実施形態に限定されない。

【0017】

＜本実施形態のスイッチング電源制御回路の構成及び基本動作＞
図１には、一実施形態のスイッチング電源制御回路の一例であるスイッチング電源制御回路１（以下、単に「制御回路１」とも称される）が示されている。制御回路１と、制御回路１の出力端１ａに接続されているトランジスタＴと、トラジスタＴに接続されているダイオードＤ及び平滑回路ＬＣと、平滑回路ＬＣに接続されている二つの分圧抵抗Ｒ１、Ｒ２とによってスイッチング電源１００の主要部が構成されている。図１のスイッチング電源１００は、入力電圧Ｖｉｎ以下の目標電圧を出力電圧Ｖｏｕｔとして出力するように構成されている降圧型スイッチングレギュレータである。

【0018】

スイッチング電源１００は、出力電圧Ｖｏｕｔに基づく信号（図１の例では誤差増幅回路３から出力されるエラー信号Ｓｅｒ）と所定の信号（図１の例では発振回路２から出力される比較信号Ｓｃ）との比較結果に基づいて入出力間の電路を開閉するスイッチングを行うことによって目標の電圧を出力電圧Ｖｏｕｔとして出力する。図１のスイッチング電源１００では、このスイッチングはトランジスタＴによって行われる。すなわち、トランジスタＴは、導通状態と非導通状態との間を遷移するスイッチングによってスイッチング電源１００の入力端１０１と出力端１０２との間の導通状態を断続的に切り替える。制御回路１は、このトランジスタＴのスイッチングのタイミングをフィードバック制御で制御することによってスイッチング電源１００を制御する。

【0019】

制御回路１の出力端１ａには、トランジスタＴの制御端子（図１の例ではゲート）が接続され、トランジスタＴの一方の被制御端子（図１の例ではソース）はスイッチング電源１００の入力端１０１に接続されており、入力端１０１には入力電圧Ｖｉｎが入力される。トランジスタＴの他方の被制御端子（図１の例ではドレイン）は、アノードがＧＮＤに接続されているダイオードＤのカソードに接続されている。平滑回路ＬＣは、直列接続されたコイルＬ及びキャパシタＣを含んでいて、コイルＬの一端は、トランジスタＴの他方の被制御端子及びダイオードＤのカソードに接続され、キャパシタＣの一端がＧＮＤに接続されている。コイルＬとキャパシタＣとの接続ノードが、スイッチング電源１００の出力端１０２に接続されており、出力端１０２から出力電圧Ｖｏｕｔが負荷Ｌｏへと出力される。そして出力端１０２とＧＮＤとの間に分圧抵抗Ｒ１、Ｒ２の直列回路が接続され、分圧抵抗Ｒ１と分圧抵抗Ｒ２との接続ノードが、誤差増幅回路３の反転入力に接続されていて帰還電圧Ｖｆｂを提供する。

【0020】

図１の制御回路１は、発振回路２と、誤差増幅回路３と、基準電圧生成回路３１と、比較回路４（ＰＷＭコンパレータ）と、ドライバ５と、を含んでいる。図１の例において、比較信号Ｓｃを出力する発振回路２の出力端が比較回路４の反転入力に接続され、比較回路４の非反転入力には、エラー信号Ｓｅｒを出力する誤差増幅回路３の出力端が抵抗７１を介して接続されている。誤差増幅回路３の非反転入力に基準電圧Ｖｒｅｆが入力され、誤差増幅回路３の反転入力にはスイッチング電源１００の出力電圧Ｖｏｕｔの帰還電圧Ｖｆｂが入力される。誤差増幅回路３の安定動作（位相補償）のためにその反転入力と出力との間には抵抗３２及びキャパシタ３３が直列に挿入されている。比較回路４の出力信号Ｓはドライバ５に入力され、ドライバ５の出力は制御回路１の出力端１ａから出力される。

【0021】

制御回路１が含む発振回路２、基準電圧生成回路３１、誤差増幅回路３、比較回路４、及びドライバ５は、それぞれ、図１０に例示の従来のスイッチング電源制御回路Ｐｃが含む発振回路９１、基準電圧Ｖｒｅｆの生成回路９３、誤差増幅器９２、ＰＷＭコンパレータ９４、及びドライバ９５と同様の機能を有し得る。以下にその概略が説明される。

【0022】

発振回路２は比較信号Ｓｃを生成する。比較信号Ｓｃは、所定の振幅で振動して信号波形が一定の周期で反復される周期信号であり得る。発振回路２は、例えば、比較信号Ｓｃとして三角波信号や鋸波信号のようなランプ信号を生成する。発振回路２は、例えばランプ信号のような比較信号Ｓｃを生成できるものであれば特にその回路構成について限定されない。発振回路２は、そのような周期信号を生成するように構成された集積回路装置（ＩＣ）であってもよく、周期信号を生成するように個別半導体素子と受動部品との組み合わせによって構成された発振回路であってもよい。

【0023】

基準電圧生成回路３１は、誤差増幅回路３の非反転入力に入力される基準電圧Ｖｒｅｆを生成する。基準電圧生成回路３１は、例えばバンドギャップリファレンスのような、定電圧の生成が可能な任意の回路で構成され得る。好ましくは、基準電圧生成回路３１は、スイッチング電源１００の出力電圧Ｖｏｕｔに求められる目標電圧の（ｒ２／（ｒ１＋ｒ２））倍である基準電圧Ｖｒｅｆを生成する。ｒ１、ｒ２は、それぞれ、分圧抵抗Ｒ１、Ｒ２が有する抵抗値である。なお、制御回路１は基準電圧生成回路３１を含んでいなくてもよく、基準電圧Ｖｒｅｆは制御回路１の外部から入力されてもよい。

【0024】

誤差増幅回路３は、図１が示す回路記号で示されるように演算増幅器で構成され得る。誤差増幅回路３は、演算増幅器を構成するＩＣであってもよく、個別半導体素子と受動部品との組み合わせによって実現されてもよい。演算増幅器で構成される誤差増幅回路３の非反転入力には、前述したように、スイッチング電源１００の目標電圧の（ｒ２／（ｒ１＋ｒ２））倍の基準電圧Ｖｒｅｆが入力され得る。一方、反転入力には、現に出力されている出力電圧Ｖｏｕｔの（ｒ２／（ｒ１＋ｒ２））倍の帰還電圧Ｖｆｂが入力される。そして、誤差増幅回路３は、スイッチング電源１００の目標電圧と現に出力されているスイッチング電源１００の出力電圧Ｖｏｕｔとの差に応じてその信号レベルを増加又は減少させるエラー信号Ｓｅｒを出力する。すなわち誤差増幅回路３は、出力電圧Ｖｏｕｔに基づいていて目標電圧と出力電圧Ｖｏｕｔとの差を示すエラー信号Ｓｅｒを出力する。

【0025】

比較回路４は、図１が示す回路記号で示されるようにコンパレータで構成され得る。比較回路４は、コンパレータを構成するＩＣであってもよく、個別半導体素子と受動部品との組み合わせによって実現されてもよい。図１の例において比較回路４は、出力電圧Ｖｏｕｔに基づくエラー信号Ｓｅｒのレベルをシフトさせることによって得られる信号Ｓｉｎと発振回路２から入力される比較信号Ｓｃとを比較する。比較回路４は、信号Ｓｉｎのレベルが比較信号Ｓｃのレベルよりも大きい状態が継続する時間と略同じ時間幅を有するパルスを含む信号Ｓをドライバ５に出力する。信号Ｓが含むパルスと略同じ時間幅のパルスが、ドライバ５からトランジスタＴに入力されてトラジスタＴの導通状態を切り替える。比較回路４は、このように比較信号Ｓｃと、エラー信号Ｓｅｒに基づく、すなわち出力電圧Ｖｏｕｔにも基づく信号Ｓｉｎとを比較してトランジスタＴのスイッチングをもたらすパルスを出力する。

【0026】

ドライバ５は、比較回路４から入力される信号Ｓに基づいてトランジスタＴの導通状態を切り替える駆動信号を出力する。ドライバ５は、トランジスタの導通状態を切り替え得る適切な電圧及び電流を供給できるものであれば特に限定されず、任意のバッファ回路やトランジスタ回路で構成され得る。図１の例では、ドライバ５は、入力される信号のハイレベル及びロウレベルを反転させて出力する反転バッファであり得る。なおドライバ５は、反転バッファで構成されなくてもよく、基準電圧生成回路３１、誤差増幅回路３、発振回路２、及び比較回路４相互の接続形態次第では、例えば非反転タイプのバッファであってもよい。また、ドライバ５は、比較回路４がトランジスタＴに対する十分な駆動能力を備えている場合には備わっていなくてもよい。

【0027】

図１の例においてトランジスタＴはＰ型ＦＥＴである。しかし、トランジスタＴはＮ型ＦＥＴであってもよい。その場合、前述したようにドライバ５が非反転タイプのバッファ回路であってもよく、備わっていなくてもよい。また、トランジスタＴは、バイポーラトランジスタであってもよい。ダイオードＤ、コイルＬ、及びキャパシタＣは、スイッチング電源１００が備えるべき特性や定格に適した特性、定格、及び定数を有する任意のダイオード、コイル、及びキャパシタで構成され得る。また、分圧抵抗Ｒ１、Ｒ２の抵抗値は、前述したように、スイッチング電源１００の目標電圧及び基準電圧Ｖｒｅｆに応じて適宜選択され得る。

【0028】

スイッチング電源１００の出力電圧Ｖｏｕｔが分圧抵抗Ｒ１、Ｒ２によって分圧されて帰還電圧Ｖｆｂとして誤差増幅回路３の反転入力に入力される。誤差増幅回路３、比較回路４、ドライバ５、トランジスタＴ、平滑回路ＬＣ、及び分圧抵抗Ｒ１を含む負帰還回路が構成される。そして誤差増幅回路３が動作することにより、目標電圧に対する出力電圧Ｖｏｕｔの高／低に応じて、エラー信号Ｓｅｒが低下／上昇し、よって信号Ｓのデューティ比が増加／減少し、それに伴ってトランジスタＴの導通時間が減少／増加することによって出力電圧Ｖｏｕｔが低下／上昇する。その結果、目標電圧が出力電圧Ｖｏｕｔとして継続的に出力される。

【0029】

本実施形態の制御回路１は、さらに、検出回路６と、スイッチング制限回路７と、を含んでいる。制御回路１は、検出回路６及びスイッチング制限回路７を含んでいる点で、図１０に一例が示されている従来のスイッチング電源制御回路と異なっている。検出回路６は、スイッチング電源１００における所定の軽負荷状態を検出する。スイッチング制限回路７は、後述されるように、検出回路６によって軽負荷状態が検出されている間に生じる前述したようなバースト動作における、出力電圧Ｖｏｕｔに基づく信号と所定の信号（図１では信号Ｓｉｎと比較信号Ｓｃ）との比較結果に基づくスイッチングの回数を減少させる。具体的には、スイッチング制限回路７は、トランジスタＴのスイッチングをもたらす、比較回路４の比較結果に基づくパルスの生成を抑制するように構成されている。

【0030】

スイッチング制限回路７は、比較回路４による比較結果に基づくトランジスタＴのスイッチングの回数を、スイッチング制限回路７が設けられていないときよりも減少させる。図１の例のスイッチング制限回路７は、抵抗７１及びレベルシフト回路７２を含んでいる。抵抗７１とレベルシフト回路７２との接続ノードであるノードＮが、比較回路４の非反転入力と接続されている。比較回路４は、エラー信号Ｓｅｒの抵抗７１の通過後の信号である信号Ｓｉｎと比較信号Ｓｃとを比較する。図１のスイッチング制限回路７は、信号Ｓｉｎと比較信号Ｓｃとが比較されることによってエラー信号Ｓｅｒと比較信号Ｓｃとが比較されるときよりもスイッチングの回数が減少するように、エラー信号Ｓｅｒのレベルが減少方向にシフトされた信号である信号Ｓｉｎを生じさせる。

【0031】

すなわち、図１の例のレベルシフト回路７２は、そのような信号Ｓｉｎを生じさせるべく、抵抗７１の誤差増幅回路３側から、電流Ｉｓｈを吸い込むように構成されている。電流Ｉｓｈによる抵抗７１での電圧降下によって、誤差増幅回路３から出力されるエラー信号Ｓｅｒのレベルよりも低いレベルを有する信号Ｓｉｎが生成される。このように図１の例のスイッチング制限回路７は、検出回路６によって軽負荷状態が検出されている間に、出力電圧Ｖｏｕｔに基づくエラー信号Ｓｅｒのレベルシフトを行うように構成されている。

【0032】

前述したように、制御回路１が含む発振回路２、基準電圧生成回路３１、誤差増幅回路３、比較回路４、及びドライバ５は、それぞれ、図１０に例示されるような従来のスイッチング電源制御回路の対応する各構成要素と同様の機能を有し得る。そのため、図１のスイッチング電源１００も、その負荷電流に応じて、トランジスタＴによるスイッチングが停止期間を挟んで断続するバースト動作を行う。しかし、本実施形態の制御回路１は検出回路６及びスイッチング制限回路７を含んでいるので、軽負荷状態でのバースト動作における比較回路４での比較結果に基づくスイッチングの回数が、従来に比べて減少する。従って、軽負荷時のバースト動作中の出力電圧Ｖｏｕｔにおけるリップルを小さくすることができる。この軽負荷状態の検出回路６及びスイッチング制限回路７による作用について、引き続き図１を参照すると共に図２を参照して説明する。

【0033】

＜検出回路及びスイッチング制限回路の動作と作用＞
図２には、図１の例の制御回路１の各部の信号の波形の一例が示されている。図２の上段には、先に参照した図１０と同様に比較信号Ｓｃ及びエラー信号Ｓｅｒが示されると共に、スイッチング制限回路７によってエラー信号Ｓｒのレベルがシフトされてなる信号Ｓｉｎが示されている。そして、それらの下に、順に、検出回路６が出力する検出信号Ｓｄ、抵抗７１を通ってレベルシフト回路７２に流れ込む電流Ｉｓｈ、比較回路４が出力する信号Ｓ、及び、スイッチング電源１００の出力電圧Ｖｏｕｔが示されている。

【0034】

検出回路６は、スイッチング電源１００が所定の軽負荷状態にあることを検出して、検出結果に応じた検出信号Ｓｄを出力する。「所定の軽負荷状態」は、スイッチング電源１００から負荷Ｌｏに供給される負荷電流の値が特定の値よりも小さい状態を意味している。例えば「特定の値」は、図１の降圧型スイッチングレギュレータにおいて、動作モードが電流臨界モードから電流不連続モードに切り替わる際の負荷電流の値であり得る。また、電流不連続モードの動作からバースト動作が開始される直前の負荷電流の値も「特定の値」として選択され得る。

【0035】

負荷電流が多く流れない軽負荷状態では出力電圧Ｖｏｕｔが目標電圧よりも低下し難いので、トランジスタＴを導通状態にさせないレベルの信号が比較回路４の非反転入力に入力され易い。従って、図１に示す制御回路１では、出力電圧Ｖｏｕｔに基づいて誤差増幅回路３から出力されるエラー信号Ｓｅｒのレベルが比較信号Ｓｃの最低値以下である状態が、軽負荷状態として検出されてもよい。図２に検出信号Ｓｄが示される図１の例の検出回路６は、そのようにエラー信号Ｓｃのレベルが、周期信号である比較信号Ｓｃの振幅の最低値以下の閾値（第１閾値）以下であるときに軽負荷状態を検出するように構成されている。図２の例において検出回路６は、軽負荷状態の検出時にハイレベルとなる検出信号Ｓｄをスイッチング制限回路７（具体的にはレベルシフト回路７２）に出力する。

【0036】

図２に示されるように、低下しているエラー信号Ｓｅｒが時点Ｔ１１で第１閾値電圧Ｖｔｈ１まで低下すると、検出回路６が軽負荷状態を検出して検出信号Ｓｄをハイレベルに遷移させる。図２において第１閾値電圧Ｖｔｈ１は、比較信号Ｓｃの振幅の最低値よりも低い値に設定されている。なお、時点Ｔ１１までの期間でエラー信号Ｓｅｒが低下方向に変化しているのは、図２に示されていない、より早い時間帯で出力電圧Ｖｏｕｔが上昇方向に変化していたためである。

【0037】

時点Ｔ１１の後、エラー信号Ｓｅｒは上昇に転じて時点Ｔ１２で、第１閾値電圧Ｖｔｈ１を超えるが、検出回路６による軽負荷状態の検出状態が維持されてハイレベルの検出信号Ｓｄが出力されている。このように検出回路６は、エラー信号Ｓｅｒが第１閾値電圧Ｖｔｈ１以下のときに軽負荷状態を検出する場合でも、その後にエラー信号Ｓｅｒが第１閾値電圧Ｖｔｈ１を超えたときに、必ずしも軽負荷状態の検出状態を解除しない。軽負荷状態の検出状態を維持することで、その後のバースト動作におけるスイッチングの回数を減少させることができる。

【0038】

その後、エラー信号Ｓｅｒのレベルが比較信号Ｓｃのレベルを上回る時点Ｔ１３において、それら両信号の比較結果に基づいて比較回路４が信号ＳでパルスＰ１を出力する。そのため、トランジスタＴが導通状態となり、出力電圧Ｖｏｕｔが上昇に転じ、パルスＰ１が出力されている間、上昇する。そして、図２の例では、このパルスＰ１が出力される時点Ｔ１３で、すなわちパルスＰ１の立ち上がり時に、レベルシフト回路７２が、電流Ｉｓｈを流し始める。電流Ｉｓｈが流れるので、エラー信号Ｓｅｒのレベルがシフトされてなる信号Ｓｉｎが生成される。すなわち、比較回路４の非反転入力に、エラー信号Ｓｅｒのレベルよりも、電流Ｉｓｈと抵抗７１の抵抗値との積だけ低いレベルを有する信号Ｓｉｎが入力される。レベルシフト回路７２は、検出回路６による軽負荷状態の検出状態が維持されている間、電流Ｉｓｈを流し続ける。

【0039】

その後、時点Ｔ１４で、信号Ｓｉｎと比較信号Ｓｃとの比較結果に基づいてパルスＰ２が出力される。しかし、信号Ｓｉｎのレベルはエラー信号Ｓｅｒのレベルよりも低下方向にシフトされているので、パルスＰ２の時間幅は、エラー信号Ｓｅｒと比較信号Ｓｃとが比較される場合に出力されると考えられるパルスＰ３の時間幅よりも短い。出力電圧Ｖｏｕｔは、この短いパルスＰ２の時間幅に応じた時間の間だけ上昇する。そのためパルスＰ２に基づくスイッチングによる出力電圧Ｖｏｕｔの上昇幅は、パルスＰ３に基づく出力電圧Ｖｏｕｔの上昇幅よりも小さい。

【0040】

その後、時点Ｔ１５及び時点Ｔ１６において、エラー信号Ｓｅｒのレベルは比較信号Ｓｃのレベルを上回っている。しかし、信号Ｓｉｎのレベルは、エラー信号Ｓｅｒのレベルよりも低く、比較信号Ｓｃのレベルと略同じか比較信号Ｓｃのレベルを下回っている。そのため、エラー信号Ｓｅｒと比較信号Ｓｃとが比較される場合に出力されると考えられるパルスＰ４、Ｐ５は出力されない。従って、トランジスタＴのスイッチングの回数を減少させることができる。結果として、出力電圧Ｖｏｕｔのリップル電圧Ｖｏｐを、従来のスイッチング電源におけるリップル電圧よりも小さくすることができる。

【0041】

図２の例では、電流Ｉｓｈの吸い込みの開始後、電流Ｉｓｈの電流値は、略ゼロアンペアから徐々に増加している。そのため、図２においてエラー信号Ｓｅｒと信号Ｓｉｎとの縦軸方向の間隔で示されるように、エラー信号Ｓｅｒのレベルシフトのシフト量が逓増している。そのようにシフト量が逓増しているので、図２に示されるように時間と共に上昇するエラー信号Ｓｅｒのレベルを、信号Ｓｉｎのレベルが継続的に比較信号Ｓｃのレベル以下となるようにシフトさせることができる。また、電流Ｉｓｈを一定の値としてエラー信号Ｓｅｒのレベルシフトを行うと、電流Ｉｓｈの吸い込みの開始直後にエラー信号Ｓｅｒがさほど大きくないにも拘わらずレベルシフトのシフト量が大き過ぎる場合に、比較回路４からトランジスタＴを導通状態とさせるためのパルスＰ１が出力されずに、出力電圧Ｖｏｕｔがさらに下降して出力電圧Ｖｏｕｔのリップルを増大させることを防止することができる。このように、本実施形態においてスイッチング制限回路７は、レベルシフト回路７２によるエラー信号Ｓｅｒのレベルシフトのシフト量を逓増させるように構成されていてもよい。

【0042】

図２では、時点Ｔ１５と時点Ｔ１６との間で、時点Ｔ１３などでのスイッチングによる作用が遅延時間を経てエラー信号Ｓｅｒに表れて、エラー信号Ｓｅｒが低下を始めている。その後、時点Ｔ１７でエラー信号Ｓｅｒが第２閾値電圧Ｖｔｈ２以下に低下すると、検出回路６が軽負荷状態の検出状態を解除して、検出信号Ｓｄをロウレベルに遷移させる。それに伴ってレベルシフト回路７２が電流Ｉｓｈの吸い込みを停止する。すなわち、エラー信号Ｓｅｒのレベルシフトが停止され、エラー信号Ｓｅｒのレベルが略そのまま比較回路４に入力される。

【0043】

図２の例において第２閾値電圧Ｖｔｈ２は、周期信号である比較信号Ｓｃの振幅の最低値と略等しい電圧に設定されている。エラー信号Ｓｅｒが比較信号Ｓｃの最低値以下の電圧レベルまで低下している状況では、エラー信号Ｓｅｒのレベルをシフトさせなくても出力電圧Ｖｏｕｔのリップルを増大させるスイッチングは生じ得ない。従って、レベルシフトを停止することによって電流Ｉｓｈによる無用な電力消費を防止することができる。なお、第２閾値電圧Ｖｔｈ２は、比較信号Ｓｃの振幅の最低値よりも低い電圧であってもよい。その場合、電流Ｉｓｈによるレベルシフトが停止する際に信号Ｓｅｒが比較信号Ｓｃの最低値付近であった場合でも、信号Ｓにパルスが出力されることはないため、より確実に、出力電圧Ｖｏｕｔのリップルを増大させるスイッチングの発生を防止できることがある。このように、スイッチング制限回路７は、出力電圧に基づくエラー信号Ｓｅｒのレベルが比較信号Ｓｃの振幅の最低値以下の閾値（第２閾値）以下になるときに、エラー信号Ｓｅｒのレベルシフトを停止するように構成されていてもよい。

【0044】

その後、時点Ｔ１８で、エラー信号Ｓｅｒが第１閾値電圧Ｖｔｈ１以下まで低下すると、検出回路６が、再度軽負荷状態を検出し、検出信号Ｓｄをハイレベルに遷移させる。その後、図示されていないが、エラー信号Ｓｅｒの変化に応じて時点Ｔ１３～時点Ｔ１７の期間のようにエラー信号Ｓｅｒのレベルシフトが行われてもよい。図２の例では、第１閾値電圧Ｖｔｈ１（第１閾値）は第２閾値電圧Ｖｔｈ２（第２閾値）よりも小さい。そのため、エラー信号Ｓｅｒにノイズなどによる一時的な変動があっても、スイッチング制限回路７の動作が不安定になり難いと考えられる。また、第１閾値電圧Ｖｔｈ１と第２閾値電圧Ｖｔｈ２との電圧差を適切に設定することにより、負荷電流が増加して電流不連続モードから電流連続モードとなった際に、検出回路６が軽負荷状態を誤検出することを防ぎ、電流Ｉｓｈの吸い込みが短時間で再開されてスイッチングが抑制され過ぎることによる出力電圧の過剰な低下が防止されることがある。

【0045】

前述したように図２の例では、軽負荷状態の検出後に、時点Ｔ１３においてパルスＰ１が出力されるのに合わせてエラー信号Ｓｅｒのレベルシフトが開始されている。すなわち、スイッチング制限回路７は、検出回路６による軽負荷状態の検出後のトランジスタＴによる最初のスイッチングのときに、電流Ｉｓｈを流し始めてエラー信号Ｓｅｒのレベルシフトを開始するように構成されている。このようにスイッチング制限回路７が構成されていると、検出回路６による軽負荷状態の検出と共に電流Ｉｓｈを流し始める場合と比べて、トランジスタＴを導通状態とするパルスＰ１が出力されずに、出力電圧Ｖｏｕｔのリップルが増大することや電流Ｉｓｈを無用に流すことによる電力消費を抑制できることがある。このようなタイミングでのレベルシフトの開始が可能なように、図１の例では、比較回路４の出力端がレベルシフト回路７２と接続されて信号Ｓがレベルシフト回路７２に入力されている。

【0046】

なお、スイッチング制限回路７は、検出回路６による軽負荷状態の検出後に、出力電圧Ｖｏｕｔに基づくエラー信号Ｓｅｒのレベルが、比較信号Ｓｃの振幅の最低値（図２の例では第２閾値電圧Ｖｔｈ２）以上になるときにレベルシフトを開始するように構成されていてもよい。この場合でも、少なくとも検出回路６による軽負荷状態の検出と共に電流Ｉｓｈを流し始める場合と比べて出力電圧Ｖｏｕｔのリップルの増大や電力消費を抑制できることがある。また、エラー信号Ｓｅｒのレベルが比較信号Ｓｃの振幅の最低値以上に上昇しているのであれば、間もなく信号ＳにおいてパルスＰ１が出力されるので、図２のレベルシフトの開始と比べてもロスする電力はさほど多くないと考えられる。この場合は、図１のように比較回路４の出力端とレベルシフト回路７２とが接続されていなくてもよい。

【0047】

図１及び図２の例では、検出回路６が軽負荷状態の検出のためにモニタする信号（エラー信号Ｓｅｒ）と、比較回路４で比較信号Ｓｃと比較される信号（信号Ｓｉｎ）とを異ならせることによって、所定の軽負荷状態を適切に検出しつつ、リップル電圧を増大させるスイッチングの回数の減少を可能にしている。

【0048】

＜検出回路及びレベルシフト回路の例＞
図３及び図４には、それぞれ、図１の制御回路１が含む検出回路６及びレベルシフト回路７２の一例が示されている。なお、図３及び図４に示される回路は、検出回路６及びレベルシフト回路７２の一例に過ぎず、両回路は図３又は図４に示される回路に何ら限定されない。

【0049】

図３の例の検出回路６は、二つのコンパレータ６ａ、６ｂと、非同期リセット端子付きのＤフリップフロップ６ｃと、第１閾値電圧生成回路６ｄと、第２閾値電圧生成回路６ｅとを含んでいる。コンパレータ６ａ、６ｂそれぞれの非反転入力にエラー信号Ｓｅｒが入力される。Ｄフリップフロップ６ｃの反転出力端子ＱＢから検出信号Ｓｄが出力される。

【0050】

エラー信号Ｓｅｒが第１閾値電圧Ｖｔｈ１を下回ると、Ｄフリップフロップ６ｃのリセット端子ＲＥＳにロウレベル信号が入力されるので、その反転出力端子ＱＢからはハイレベルの検出信号Ｓｄが出力される。入力端子Ｄにも反転出力端子ＱＢからハイレベル信号が入力される。なお、エラー信号Ｓｅｒがその後第１閾値電圧Ｖｔｈ１を上回っても、コンパレータ６ａからのハイレベル信号はＤフリップフロップ６ｃの動作に作用しない。その後、エラー信号Ｓｅｒが一旦上昇後に第２閾値電圧Ｖｔｈ２を下回ると、コンパレータ６ｂの出力が反転してＤフリップフロップ６ｃのクロック端子ＣＫに立下りエッジが入力されるため、Ｄフリップフロップ６ｃの反転出力端子ＱＢからは、入力端子Ｄに入力されていたハイレベル信号の反転信号であるロウレベルの検出信号Ｓｄが出力される。このように、例えば図３に示す回路によって、図２の例のように検出信号Ｓｄを出力する検出回路６を構成することができる。

【0051】

図４の例のレベルシフト回路７２、非同期リセット端子付きのＤフリップフロップ７ａと、ＭＯＳ型電界効果型トランジスタ（ＭＯＳＦＥＴ）７ｂ、７ｃと、定電流源７ｄと、キャパシタ７ｅと、演算増幅器７ｆと、抵抗７ｇとを含んでいる。Ｄフリップフロップ７ａの入力端子Ｄ及びリセット端子ＲＥＳに検出回路６から検出信号Ｓｄが入力され、クロック端子ＣＫには、比較回路４から信号Ｓが入力される。ＭＯＳＦＥＴ７ｃのドレインが、図１の制御回路１のノードＮに接続されていて、ＭＯＳＦＥＴ７ｃのドレイン－ソース間に誤差増幅回路３から吸い込まれる電流Ｉｓｈが流れる。

【0052】

検出回路６が軽負荷状態を検出していない状態では、ロウレベルの検出信号ＳｄがＤフリップフロップ７ａの入力端子Ｄ及びリセット端子ＲＥＳに入力されるので、Ｄフリップフロップ７ａがリセットされて反転出力端子ＱＢからはハイレベル信号が出力される。ＭＯＳＦＥＴ７ｂがオン状態となるためキャパシタ７ｅは放電状態となり、演算増幅器７ｆの入力間をイマジナリーショートの状態にすべく、ＭＯＳＦＥＴ７ｃのソースが略ＧＮＤ電位となって電流Ｉｓｈは殆ど流れない。検出回路６で軽負荷状態が検出されても、それだけでは、Ｄフリップフロップ７ａの入力端子Ｄ及びリセット端子ＲＥＳにハイレベル信号が入力されるだけでこの状態は変化しない。そこに信号Ｓによって図２のパルスＰ１のようなパルスの立ち上がりエッジがクロック端子ＣＫに入力されると、入力端子Ｄのレベルの反転であるロウレベル信号が反転出力端子ＱＢから出力されてＭＯＳＦＥＴ７ｂがオフ状態となる。定電流源７ｄからの電流によるキャパシタ７ｅの充電が開始され、その両端子間の電圧に応じた電位差が抵抗７ｇの両端子間に現れるように、逓増する電流Ｉｓｈが流れる。その後、検出回路６が軽負荷検出状態を解除すると、検出信号Ｓｄによるリセット端子ＲＥＳへのロウレベル入力によって、反転出力端子ＱＢからハイレベル信号が出力され、ＭＯＳＦＥＴ７ｂのオフ状態への遷移と共に、キャパシタ７ｅが急速に放電されて、電流Ｉｓｈの吸い込みが停止する。このように、例えば図４に示す回路によって、図２の例のように電流Ｉｓｈを流すレベルシフト回路７２を構成することができる。なお、エラー信号Ｓｅｒのレベルシフトの開始と共に一定電流を流す場合には、例えば、図４のキャパシタ７ｅに代えて電流源７ｄとＧＮＤとの間に抵抗が接続されればよく、より簡単に、検出信号Ｓｄと信号Ｓとを入力とする論理回路とトランジスタのようなスイッチング素子と定電流源との組み合わせで、レベルシフト回路７２が構成されてもよい。

【0053】

＜本実施形態のスイッチング電源制御回路の他の例＞
図５には、本実施形態のスイッチング電源制御回路の他の例であるスイッチング電源制御回路１０（以下、単に「制御回路１０」とも称される）が示されている。図５の制御回路１０は、図１の例のスイッチング制限回路７に代えてスイッチング制限回路７０を含んでいる。制御回路１０は、スイッチング制限回路７０に関する構成のみにおいて図１の制御回路１と異なっている。図１の制御回路１と同様の構成要素については、図１に付された符号と同じ符号が図５に付されるか適宜省略され、それら同様の構成要素についての繰り返しとなる説明も適宜省略される。

【0054】

図５の制御回路１０では、スイッチング制限回路７０は、比較回路４とドライバ５との間に挿入されている。スイッチング制限回路７０は、図１のスイッチング制限回路７と同様に検出回路６と接続されており、検出回路６から検出信号Ｓｄが入力される。そしてスイッチング制限回路７０は、比較回路４によるエラー信号Ｓｅｒと比較信号Ｓｃとの比較結果に基づいて生成されてスイッチング制限回路に入力される一連のパルスＰｓの一部をスキップしてパルス出力を行うように構成されている。すなわち、図５の例においてスイッチング制限回路７０は、検出回路６で軽負荷状態が検出されている間、比較回路４から出力される信号Ｓに含まれる一連のパルスＰｓの一部を間引き、一連のパルスＰｓのうちの間引かなかったパルスに対応するパルスＰｔを含む信号Ｓｔをドライバ５へと出力する。比較回路４から出力されるパルスが間引かれて、間引かれなかったパルスだけに基づいてトランジスタＴがスイッチングするのでスイッチングの回数が減少する。従って、軽負荷時のバースト動作中の出力電圧Ｖｏｕｔにおけるリップルを抑制することができる。

【0055】

図６には、図５の例の制御回路１０の各部の信号の波形の一例が示されている。図５の上段には、先に参照した図２と同様に比較信号Ｓｃ及びエラー信号Ｓｅｒが示され、その下に、順に、検出回路６が出力する検出信号Ｓｄ、比較回路４が出力する信号Ｓ、スイッチング制限回路７が出力する信号Ｓｔ、及び、スイッチング電源１００の出力電圧Ｖｏｕｔが示されている。なお図６では、図６に示されている時間帯の前に既に軽負荷状態が検出されている。

【0056】

図６において、時点Ｔ２１でエラー信号Ｓｅｒが比較信号Ｓｃを上回ると、信号ＳにおいてパルスＰ１が比較回路４から出力される。その後、比較回路４は、エラー信号Ｓｅｒと比較信号Ｓｃとの比較結果に基づいてパルスＰ２～Ｐ５を順次出力する。スイッチング制限回路７は、これらパルスＰ１～Ｐ５を含む一連のパルスＰｓの一部をスキップし、スキップしなかったパルスに対応するパルスＰｔを含む信号Ｓｔを出力する。なお、「スキップしなかったパルスに対応するパルス」は、スキップしなかったパルスと略同時に立ち上がって略同時に立ち下がるパルスを意味する。

【0057】

図６の例では、時点Ｔ２１でパルスＰ１に対応するパルスＰｔ１が出力されるが、時点Ｔ２２ではパルスＰ２がスキップされ、信号Ｓにおいてパルスは出力されない。そして、時点Ｔ２３でパルスＰ３に対応するパルスＰｔ２が出力されている。すなわち、スイッチング制限回路７は、パルスＰｔ１の出力からパルスＰｔ２の出力までの間に一連のパルスＰｓのうちの一つのパルスをスキップしている。そのため、時点Ｔ２２では、出力電圧Ｖｏｕｔは上昇せずに低下方向の変化を継続する。その結果、時点Ｔ２３での出力電圧Ｖｏｕｔは、時点Ｔ２２でパルスがスキップされない場合と比べて低い電圧レベルに達し得る。時点Ｔ２３ではパルスＰｔ２に基づいて出力電圧Ｖｏｕｔが上昇に転じるが、その上昇において、出力電圧Ｖｏｕｔは、時点Ｔ２２でパルスがスキップされない場合よりも低い電圧にしか達し得ない。従って、出力電圧Ｖｏｕｔに生じるリップル電圧Ｖｏｐを、従来のスイッチング電源におけるリップル電圧よりも小さくすることができる。

【0058】

時点Ｔ２３の後、パルスＰ３に続くパルスＰ４だけでなく、時点Ｔ２４においてその次のパルスＰ５もスキップされている。その後、時点Ｔ２５で、軽負荷検出状態が解除されている。すなわち、スイッチング制限回路７は、パルスＰｔ２の出力後、次のパルスの出力までの間に比較回路４から送られる少なくとも二つのパルスをスキップしている。このように、スイッチング制限回路７が自らの二つの連続するパルス出力の間でスキップする、一連のパルスＰｓのうちのスキップするパルスの数は、１以外の任意の数であり得る。

【0059】

また、このスキップするパルスの数は、軽負荷状態の一つの検出期間中、一定であってもよく、変化していてもよい。図６の例では、スイッチング制限回路７は、パルスＰｔ１とパルスＰｔ２との間でスキップするパルスの数と比べて、パルスＰｔ２の出力から、仮に次のパルス出力（図示せず）がある場合にそのパルス出力までの間にスキップするパルスの数を増加させている。このように、スイッチング制限回路７は、検出回路６による軽負荷状態の一つの検出期間中に、比較回路４からの一連のパルスＰｓに基づくパルスＰｔ１やパルスＰｔ２などのパルス出力の度に、スイッチング制限回路７自身が行うこれらパルス出力同士の間でスキップする一部のパルスの数を増加させてもよい。スキップするパルスの数を徐々に増加することによって、一連のパルスＰｓおけるパルス毎のその時間幅の増加に対して、出力電圧Ｖｏｕｔの上昇を効果的に抑制してリップル電圧Ｖｏｐを小さくできることがある。

【0060】

なお、スイッチング制限回路７は、スキップするパルスの数を、１から順に１ずつ増加させてもよく、２以上の任意の数ずつ増加させてもよい。スイッチング制限回路７は、スキップするパルスの数を２以上の任意の特定の数から増加させてもよい。またスイッチング制限回路７は、軽負荷状態の一つの検出期間中にスキップするパルスの数を増加させる場合、次の軽負荷状態の検出期間では、増加させる前の数から、スキップするパルスの数を増加させてもよい。スキップするパルスの数、及びそのスキップするパルスの数の増加数は、軽負荷状態を検出する負荷電流の大きさや、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔなどに応じて適宜選択され得る。

【0061】

＜パルスをスキップするスイッチング制限回路の例＞
図７には、図５の制御回路１０に含まれる、パルスをスキップするスイッチング制限回路７０の一例であるスイッチング制限回路７０１が示されている。スイッチング制限回路７０１は、図６に示される一連のパルスＰｓを、パルスの出力の度に一つずつスキップするスイッチング制限回路７０の例である。スイッチング制限回路７０１は、非同期セット端子付きＤフリップフロップ７０ａと、二つのインバータ７０ｂ、７０ｃと、ＡＮＤゲート７０ｄとを含んでいる。検出回路６からの検出信号Ｓｄがインバータ７０ｂに入力され、比較回路４が出力する信号Ｓがインバータ７０ｃに入力されると共に、ＡＮＤゲート７０ｄの一方の入力端子に入力される。ＡＮＤゲート７０ｄから、スキップされなかったパルスに対応するパルスを含む信号Ｓｔが出力される。Ｄフリップフロップ７０ａの反転出力端子ＱＢと入力端子Ｄとが接続されていてクロック端子ＣＫへの立ち上りエッジの入力毎に反転する信号が出力端子Ｑから出力されてＡＮＤゲート７０ｄの他方の入力端子に入力される。

【0062】

検出回路６で軽負荷状態が検出されていない間は、ロウレベルの検出信号Ｓｄが入力されるので、Ｄフリップフロップ７０ａのＳＥＴ端子には、インバータ７０ｂからハイレベル信号が入力される。Ｄフリップフロップ７０ａの出力端子Ｑがハイレベルにセットされるので、ＡＮＤゲート７０ｄからは、信号Ｓのレベルと同じレベルの信号Ｓｔが出力される。すなわち信号Ｓのパルスはスキップされない。

【0063】

一方、軽負荷状態が検出されると、クロック端子ＣＫがインバータ７０ｃの出力端子に接続されているＤフリップフロップ７０ａの出力端子Ｑからは、信号Ｓの立ち上りエッジでは不変で立ち下りエッジで反転する信号がＡＮＤゲート７０ｄへと出力される。このＤフリップフロップ７０ａからの入力信号と信号Ｓとの論理積がＡＮＤゲート７０ｄから信号Ｓｔとして出力される。そのため、信号Ｓの一連のパルスが一つ置きにスキップされ、スキップされないパルスに対応するパルスを含む信号ＳｔがＡＮＤゲート７０ｄから出力される。このように、例えば図７に示す回路によって、入力される一連のパルスを、パルスの出力の度に一つずつスキップするスイッチング制限回路を構成することができる。

【0064】

図８には、図５の制御回路１０に含まれる、パルスをスキップするスイッチング制限回路７０の他の例であるスイッチング制限回路７０２が示されている。スイッチング制限回路７０２は、スキップするパルスの数を、１から順に、パルスの出力の度に一つずつ増加させるスイッチング制限回路７０の例である。スイッチング制限回路７０２は、リングカウンタ７１ａ、エッジ検出回路７１ｂ、Ｄフリップフロップ（ＤＦＦ）群７１ｃ、ＡＮＤゲート群７１ｄ、及び、ＡＮＤゲート７１ｅなどを含んでいる。比較回路４からの信号Ｓは、ＡＮＤゲート７１ｅの一方の入力端子７１ｆに入力されると共に、反転されてＤＦＦ群７１ｃそれぞれのクロック端子ＣＫに入力される。検出回路６からの検出信号Ｓｄは、反転後にエッジ検出回路７１ｂの出力信号Ｓｆとの論理和として、ＤＦＦ群７１ｃそれぞれのリセット端子ＲＥＳに入力される。ＡＮＤゲート７１ｅからスイッチング制限回路７０２の出力信号である信号Ｓｔが出力され、信号Ｓｔはエッジ検出回路７１ｂにも入力される。信号Ｓｔの立ち下りエッジが検出される毎に、所定時間ハイレベルとなる信号Ｓｆがエッジ検出回路７１ｂから出力される。

【0065】

図８及び図９を参照してスイッチング制限回路７０２の動作を説明する。図９には、最上段から順に、比較回路４から出力される信号Ｓ、スイッチング制限回路７０２の出力信号Ｓｔ、エッジ検出回路から出力される信号Ｓｆ、ＤＦＦ群７１ｃの各ＦＦの出力信号である信号ＳＨ１～ＳＨ４、及び、リングカウンタ７１ａの出力Ｑ１～Ｑ４が順に示されている。なお、信号Ｓの各パルスは、理解され易いように全て同じ時間幅で示されている。また図９は、検出回路６で軽負荷状態が検出されている状態での各信号の波形を示している。軽負荷状態が検出されていない図示されない状態では、リングカウンタ７１ａが検出信号Ｓｄの反転信号によってリセットされるため、ＡＮＤゲート７１ｅにおける信号Ｓの入力端子ではない他方の入力端子７１ｇに常にハイレベルが入力される。そのため、信号Ｓのパルスと略同じパルスを含む信号Ｓｔが出力される。すなわち信号Ｓのパルスはスキップされない。

【0066】

一方、軽負荷状態が検出されている状態では、リングカウンタ７１ａは、スイッチング制限回路７０２の出力信号Ｓｔにおいてパルスが出力されてそのパルスが立ち下がる度に、出力信号Ｑ１→Ｑ２→Ｑ３→Ｑ４の順で、ハイレベルのパルス出力をシフトさせる（時点Ｔ３１、Ｔ３３、Ｔ３５、Ｔ３７）。ＤＦＦ群７１ｃの各ＤＦＦ同士はカスケード接続されており、そのうちの初段のＤＦＦ（信号ＳＨ１を出力するＤＦＦ）の入力端子Ｄはその反転出力端子ＱＢと接続されている。さらに、信号Ｓｔの立ち下がりエッジの度に、信号Ｓｆによってハイレベル信号が各ＤＦＦのリセット端子ＲＥＳに入力される。そのため、ＤＦＦ群７１ｃにおいて、初段のＤＦＦは、信号Ｓｔの立ち下がりと重ならない信号Ｓの立ち下がり毎に出力信号ＳＨ１をハイレベルに遷移させる（時点Ｔ３２など）。その後段の各ＤＦＦは、前段のＤＦＦがハイレベルの出力信号ＳＨ１～ＳＨ３を出力している状況下での信号Ｓｔの立ち下がりと重ならない信号Ｓの立ち下がり毎に、それぞれ出力信号ＳＨ２～ＳＨ４をハイレベルに遷移させる（時点Ｔ３４、Ｔ３６、Ｔ３８）。そして信号Ｓｔの立ち下がりエッジの度に、各ＤＦＦは、出力信号ＳＨ１～ＳＨ４それぞれをロウレベルに遷移させる。

【0067】

このようにレベルが遷移する信号ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４と、信号Ｑ１、Ｑ２、Ｑ３、Ｑ４それぞれとの論理積が、ＡＮＤゲート群７１ｄの各ＡＮＤゲートから出力される。これら各ＡＮＤゲートの出力全部の論理和がＡＮＤゲート７１ｅの他方の端子７１ｇに入力される。そのため、ＡＮＤゲート７１ｅの他方の端子７１ｇには、信号ＳＨ１及び信号Ｑ１の両方、信号ＳＨ２及び信号Ｑ２の両方、信号ＳＨ３及び信号Ｑ３の両方、又は、信号ＳＨ４及び信号Ｑ４の両方が、ハイレベルになっている期間（時点Ｔ３２～時点Ｔ３３、時点Ｔ３４～時点Ｔ３５、時点Ｔ３６～時点Ｔ３７、及び、時点Ｔ３８～時点Ｔ３９）だけハイレベルとなる信号が入力される。この信号がロウレベルとなっている各期間に含まれる信号Ｓのパルスの数は、時点Ｔ３１～時点Ｔ３９へと進むに従って１ずつ増加している。このＡＮＤゲート７１ｅの端子７１ｇに入力される信号と端子７１ｆに入力される信号Ｓとの論理積が、信号Ｓｔとして出力される。そのため、信号Ｓに含まれるパルスからスキップするパルスの数を、パルスの出力の度に１ずつ増加させることができる。

【0068】

このように、例えば図８に示す回路によって、入力される一連のパルスをスキップさせることができ、そのスキップさせるパルスの数をパルスの出力の度に１ずつ増加させるスイッチング制限回路を構成することができる。なお、図８は、スキップするパルスの数を４まで増やし得るスイッチング制限回路の例であるが、リングカウンタ７１ａの出力数、ＤＦＦ群７１ｃ内のＤＦＦの数、及びＡＮＤゲート群７１ｄ内のＡＮＤゲートの数を増減することによって、４以外の任意の数まで、スキップするパルスの数を増やすことができる。

【0069】

なお、図７及び図８に示すスイッチング制限回路７０１、７０２は、図５の例のスイッチング制限回路７０の一例に過ぎない。図５及び図６に示すような比較回路４から出力されるパルスをスキップする回路は、入力されるパルスの一部を間引いて出力することが可能な任意の回路によって構成され得る。

【0070】

図１及び図５を参照してＰＷＭ制御によるスイッチング制御回路１、１０を例に本実施形態のスイッチング制御回路が説明されたが、本実施形態の思想の適用対象は、ＰＷＭ制御のスイッチング制御回路に限定されない。すなわち、軽負荷時のバースト動作中のスイッチングの回数を減らして出力電圧のリップルを低減するという思想は、軽負荷時にバースト動作を行う任意の制御方式のスイッチング電源に適用可能である。

【符号の説明】

【0071】

１、１０ スイッチング電源制御回路（制御回路）
１００ スイッチング電源
２ 発振回路
３ 誤差増幅回路
４ 比較回路（ＰＷＭコンパレータ）
６ 検出回路
７、７０、７０１、７０２ スイッチング制限回路
７１ 抵抗
７２ レベルシフト回路
Ｐｓ 一連のパルス
Ｓ 比較回路の出力信号（スイッチングをもたらす信号）
Ｓｃ 比較信号（所定の信号）
Ｓｅｒ エラー信号（出力電圧に基づく信号）
Ｓｉｎ エラー信号がレベルシフトされて得られる信号（出力電圧に基づく信号）
Ｓｔ スイッチング制限回路の出力信号
Ｖｏｕｔ 出力電圧
Ｖｏｐ リップル電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】