特開 2024-6293 撮像素子および撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024006293

(43)【公開日】2024-01-17

(54)【発明の名称】撮像素子および撮像装置

(51)【国際特許分類】

   H04N 25/779 20230101AFI20240110BHJP

【ＦＩ】

H04N5/376 500

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022107045

(22)【出願日】2022-07-01

(71)【出願人】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】有井 卓

(72)【発明者】

【氏名】平田 友希

(72)【発明者】

【氏名】米持 元

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX47

5C024GX07

5C024GY31

5C024HX03

5C024HX15

5C024HX23

5C024JX45

(57)【要約】      （修正有）

【課題】広ダイナミックレンジ撮影を行うことが可能な撮像素子及び撮像装置を提供する。
【解決手段】撮像素子の処理回路部において、処理ブロックの露光制御部１０は、画素の制御のタイミングの基準となる信号を生成する信号生成部（レジスタ３００）と、基準となる信号を遅延させて、タイミングの信号として出力する遅延回路３０６と、を含む。遅延回路は、周波数の異なる複数のクロックのうち、遅延の量に基づいた周波数のクロックを用いて信号を遅延させる。信号生成部は、互いにタイミングが異なる複数の基準の信号のうちの１つの信号を遅延回路に出力する。遅延回路は、１つの信号を遅延させて、１つの信号によるタイミングと他の信号によるタイミングとの間のタイミングの信号を出力する。
【選択図】図７

【特許請求の範囲】

【請求項1】

画素の制御のタイミングの基準となる信号を生成する信号生成部と、
前記基準となる信号を遅延させて、前記タイミングの信号として出力する遅延回路と
を含む撮像素子。

【請求項2】

前記遅延回路は、周波数の異なる複数のクロックのうち、遅延の量に基づいた周波数のクロックを用いて信号を遅延させる請求項１に記載の撮像素子。

【請求項3】

前記信号生成部は、互いにタイミングが異なる複数の基準の信号のうちの１つの信号を前記遅延回路に出力し、
前記遅延回路は、前記１つの信号を遅延させて、前記１つの信号によるタイミングと他の信号によるタイミングとの間のタイミングの信号を出力する請求項１に記載の撮像素子。

【請求項4】

前記遅延回路は、他の回路と共用するクロックに基づいて信号を遅延させる請求項１に記載の撮像素子。

【請求項5】

前記他の回路は、前記画素からの画素信号をデジタル信号に変換する変換回路である請求項４に記載の撮像素子。

【請求項6】

前記タイミングは、前記画素の露光開始および露光終了のいずれか一方である請求項１に記載の撮像素子。

【請求項7】

前記遅延回路は、複数の前記画素のうちの第１画素を制御する信号を出力する第１遅延回路、複数の前記画素のうちの第２画素を制御する信号を出力する第２遅延回路とを含み、
前記第１遅延回路と前記第２遅延回路とは異なる量でそれぞれの信号を遅延させる請求項１に記載の撮像素子。

【請求項8】

請求項１に記載の撮像素子を備えた撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像素子および撮像装置に関する。

【背景技術】

【0002】

単位画素が行列状に２次元配置された固体撮像素子が知られている（例えば、特許文献１）。従来よりダイナミックレンジの拡大が求められている。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１１－２４４３０９号

【発明の概要】

【0003】

本発明の第１の態様においては、撮像素子であって、画素の制御のタイミングの基準となる信号を生成する信号生成部と、基準となる信号を遅延させて、タイミングの信号として出力する遅延回路とを含む。

【0004】

本発明の第２の態様においては、撮像装置であって、上記撮像素子を含む。

【0005】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0006】

【図1】本実施形態に係る撮像素子４００の概要を示す図である。

【図2】画素部１１０の具体的な構成の一例を示す。

【図3】画素１１２の回路構成の一例を示す。

【図4】処理回路部２１０のより具体的な構成の一例を示す。

【図5】撮像素子４００の配線方法の一例を説明するための模式的な断面図である。

【図6】露光および読み出しのタイミングチャートを模式的に示す。

【図7】露光制御部１０の特に信号ＤＬＹ＿ＨＩＴを生成する回路ブロックを示す。

【図8】信号ＤＬＹ＿ＨＩＴを生成するタイミングチャートを示す。

【図9】信号ＤＬＹ＿ＨＩＴを生成するタイミングチャートの他の例を示す。

【図10】他の露光制御部１２の特に信号ＤＬＹ＿ＨＩＴを生成する回路ブロックを示す。

【図11】露光制御部１２で信号ＤＬＹ＿ＨＩＴを生成するタイミングチャートを示す。

【図12】実施例に係る撮像装置５００の構成例を示すブロック図である。

【発明を実施するための形態】

【0007】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0008】

本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子４００の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。また、Ｚ軸方向が被写体からの光が入射する光軸方向となっている。

【0009】

図１は、本実施形態に係る撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００および第２基板２００を備える。図１に示すように、第１基板１００は、第２基板２００に積層されている。

【0010】

第１基板１００は、画素部１１０を有する。画素部１１０は、入射された光に基づく画素信号を出力する。なお、第１基板１００を画素チップと呼ぶことがある。

【0011】

第２基板２００は、処理回路部２１０および周辺回路部２３０を有する。なお、第２基板２００を信号処理チップと呼ぶことがある。

【0012】

処理回路部２１０は、第１基板１００から出力された画素信号が入力される。処理回路部２１０は、入力された画素信号を処理する。例えば、処理回路部２１０は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、処理回路部２１０は、入力された画素信号をデジタル信号に変換する処理を行う。処理回路部２１０は他の信号処理を行ってもよい。

【0013】

本例の処理回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。すなわち、処理回路部２１０は光軸方向について少なくとも部分的に画素部１１０と重なるように配される。処理回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力してもよい。

【0014】

周辺回路部２３０は、処理回路部２１０の駆動を制御する。周辺回路部２３０は、第２基板２００において、処理回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。

【0015】

撮像素子４００は、第１基板１００および第２基板２００に加えて、第２基板２００に積層された第３基板を有してもよい。例えば、第３基板はメモリチップであって、第２基板２００が出力した信号に応じた画像処理を行う。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。以下、裏面照射型の例で説明する。

【0016】

図２は、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。

【0017】

画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素ブロック１２０を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック１２０を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

【0018】

画素ブロック１２０は、少なくとも１つの画素１１２を有する。本例の画素ブロック１２０は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素ブロック１２０は、１６×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素ブロック１２０は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素ブロック１２０のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。

【0019】

一方、複数の画素ブロック１２０同士では、それぞれ異なる露光時間に設定されてよい。即ち、画素ブロック１２０のそれぞれの画素１１２は同一の露光時間であるが、他の画素ブロック１２０では異なる露光時間に設定されてよい。例えば、画素ブロック１２０の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素ブロック１２０の画素１１２が異なる制御線で共通に接続される。

【0020】

画素ブロック１２０は、後述する処理ブロック２２０に対応して配置される。本実施形態では、１つの処理ブロック２２０に対して、１つの画素ブロック１２０が配置されている。

【0021】

画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。ｍ個の画素１１２は、列方向に沿って並んで配置され、共通の信号線１２２に接続されている。そして、ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。

【0022】

換言すれば、画素ブロック１２０は、共通の制御線および／または信号線で接続された複数の画素１１２のあつまりである。また、画素ブロック１２０は、同一の露光時間が設定される複数の画素１１２の回路の最小単位であるともいえる。

【0023】

図３は、画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、転送部１２３と、排出部１２４と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、転送部１２３、排出部１２４、リセット部１２６、増幅部１２８および選択部１２９は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

【0024】

光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。

【0025】

転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部１２３をゲートとし、光電変換部１０４をソースとし、蓄積部１２５をドレインとして、これらがいわゆる転送トランジスタを構成している。

【0026】

排出部１２４は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。なお、本例では、排出部１２４は、光電変換部１０４の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。

【0027】

蓄積部１２５は、転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。

【0028】

リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。

【0029】

画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。

【0030】

選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のソース端子は負荷電流源１２１に接続されている。

【0031】

負荷電流源１２１は、信号線１２２に電流を供給する。負荷電流源１２１は、第１基板１００に設けられてもよいし、第２基板２００に設けられてもよい。

【0032】

以降、光電変換部１０４に蓄積された電荷、蓄積部１２５に転送された電荷および蓄積部１２５の電位に基づく信号のいずれか、または、これらを総称して、画素信号と称する場合がある。

【0033】

付言すれば、画素１１２は少なくとも１つの光電変換部１０４と、当該少なくとも１つの光電変換部１０４からの画像信号を信号線１２２に読み出す読出部としての画素出力部１２７等と、を備えている。画素１１２は、画像を構成する画素信号を信号線１２２に出力する回路の最小単位であるともいえる。

【0034】

図４は、処理回路部２１０のより具体的な構成の一例を示す。本例では、処理回路部２１０と、処理回路部２１０に設けられた処理ブロック２２０の拡大図を示している。

【0035】

処理回路部２１０は、行方向および列方向に沿って並んで配置された処理ブロック２２０を有する。本例の処理回路部２１０は、Ｍ×Ｎ個の処理ブロック２２０を有する。

【0036】

本実施形態において、処理ブロック２２０と画素ブロック１２０は光軸方向から見て重なった位置に配される。この場合に、処理ブロック２２０と画素ブロック１２０の面積は隣接するブロック間のマージンを含めて略同一であってよい。

【0037】

処理ブロック２２０は、電気的に接続された画素ブロック１２０の駆動を制御する。処理ブロック２２０と画素ブロック１２０とが電気的に接続されていることを、対応する、と呼ぶ場合がある。本実施形態では、互いに重なった位置に配された処理ブロック２２０と画素ブロック１２０とが接続されている。しかしながら、重なった位置に配された処理ブロック２２０と画素ブロック１２０とが接続されることに代えて、互いに重ならない位置に配された処理ブロック２２０と画素ブロック１２０とが接続されてもよい。

【0038】

例えば、処理ブロック２２０は、対応する画素ブロック１２０の露光時間を制御する。また、処理ブロック２２０は、ＡＤコンバータ４２等の処理回路を有し、対応する画素ブロック１２０が出力した信号を処理する。一例において、処理ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の処理ブロック２２０は、露光制御部１０と、画素駆動部２０と、接合部３０と、信号変換部４０と、信号出力部５０とを備える。

【0039】

露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素ブロック１２０毎の露光時間を制御する。

【0040】

画素駆動部２０は、複数の画素１１２と電気的に接続される。画素駆動部２０は、露光制御部１０からの信号に基づき、複数の画素１１２から、任意の画素１１２を選択して駆動する。撮像素子４００は、入射光の強度に応じて、画素ブロック１２０毎に露光時間の設定が可能であるため、ダイナミックレンジを拡大することができる。

【0041】

接合部３０は、第１基板１００と第２基板２００とを接合する。接合部３０は、第１基板１００から入力された画素信号を信号変換部４０に入力する。接合部３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、信号変換部４０に画素信号を列毎に入力する。

【0042】

信号変換部４０は、画素部１１０が出力したアナログ信号をデジタル変換する。本例の信号変換部４０は、アナログの画素信号をデジタル信号に変換する。信号変換部４０は、列方向に配列されたｍ個の画素１１２からのアナログ信号を順次デジタル変換する。信号変換部４０は、行方向に並んだｎ個のＡＤコンバータ４２を有する。ＡＤコンバータ４２のそれぞれは、対応する画素ブロック１２０の対応する列の画素１１２からのアナログ信号を並列にデジタル変換する。これは、一つの画素ブロック１２０に対していわゆるカラムＡＤＣ方式であるともいえる。

【0043】

信号出力部５０は、信号変換部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。

【0044】

なお、１つの画素ブロック１２０に対して１つの処理ブロック２２０を設けることに代えて、Ｎ個（Ｎは２以上の自然数）の画素ブロック１２０に対して１つの処理ブロック２２０を設けてもよい。１つの処理ブロックに対応したＮ個の画素ブロック１２０を画素ブロック群と称することがある。例えば、列方向に沿って並んで配置された２つの画素ブロック１２０を１つの画素ブロック群として、１つの処理ブロック２２０を設けてもよい。この場合、処理ブロック２２０は、画素ブロック１２０毎に露光時間を制御してもよい。

【0045】

付言すれば、処理ブロック２２０は、少なくとも１つの画素ブロック１２０に電気的に接続され、当該少なくとも１つの画素ブロック１２０の画素信号を処理する回路の最小単位であるともいえる。また、処理回路部２１０は、処理ブロック２２０の群で構成されているともいえる。

【0046】

図５は、撮像素子４００の配線方法の一例を説明するための模式的な断面図である。図５において、複数の信号線（例えばビット数に対応する互いに並行する信号線）を１本の信号線で代表して示している場合がある。

【0047】

周辺回路部２３０は、処理ブロック２２０のそれぞれを個別に制御するための信号を供給するブロック制御部２４０と、処理回路部２１０に共通した制御の信号を供給する共通制御部２５０とを有する。ブロック制御部２４０は信号線２４２によりそれぞれの処理ブロック２２０の露光制御部１０に接続される。共通制御部２５０は信号線２５２によりそれぞれの処理ブロック２２０の露光制御部１０に接続されるとともに、信号線２５４により信号変換部４０に接続される。

【0048】

画素駆動部２０は、信号線１４１でリセット部１２６のゲート端子に接続される。信号線１４２は転送部１２３のゲート端子に接続される。信号線１４３は排出部１２４のゲート端子に接続される。信号線１４４は選択部１２９のゲート端子に接続される。

【0049】

接合部３０からの信号線１３０は電源電圧を供給しており、信号線１３２はグランドである。信号線１２２には上記の通り画素信号が読み出される。

【0050】

複数のバンプ１５２は、第１基板１００および第２基板２００が互いに接合する接合面に設けられる。第１基板１００のバンプ１５２は、第２基板２００のバンプ１５２と位置合わせされている。対向する複数のバンプ１５２は、第１基板１００および第２基板２００の加圧処理等により接合されて、電気的に接続される。

【0051】

図６は、露光および読み出しのタイミングチャートを模式的に示す。図６においてはフレーム（ｎ）に関する信号以外の信号は省略している。

【0052】

図６の例において、１フレームの時間は固定されており、例えば１ｍｓである。図６ではフレームの区切りの説明のためＦＲＭのタイミングも図示した。フレーム（ｎ）の開始時刻をＴ０とする。

【0053】

露光時間は排出制御信号φＴＸ２で制御される。まず時刻Ｔ１において排出制御信号φＴＸ２を生成するタイミングを示す信号ＤＬＹ＿ＨＩＴが生成される。信号ＤＬＹ＿ＨＩＴの生成については後述する。

【0054】

信号ＤＬＹ＿ＨＩＴがオンになってからカウンタＲＳＴ＿ＣＮＴに基づいて画素ブロック１２０内のｎ行の排出制御信号φＴＸ２＜ｎ＞が順次オンになる。その後にオフになる立下り時から露光が開始する（＜０＞行の画素について時刻Ｔ２）。

【0055】

次にカウンタＲＳＴ＿ＣＮＴに基づいて、転送制御信号φＴＸ１が順次オンになる。その後にオフになる立下り時で露光が終了する（＜０＞行の画素について時刻Ｔ４）。これにより、光電変換部１０４に蓄積された電荷が蓄積部１２５に転送されて、画素信号として信号線１２２に読み出される。

【0056】

付言すれば、＜０＞行の画素については時刻Ｔ２からＴ４が露光時間となる。なお、１フレームよりも長い露光時間の場合には、転送制御信号φＴＸ１および選択制御信号φＳＥＬ＜ｎ＞をスキップする。また、図６の例においては、リセット制御信号φＲＳＴが排出制御信号φＴＸ２とが同じタイミングになっているが、必ずしも同じタイミングでなくてもよい。同様に、図６の例においては、選択制御信号φＳＥＬ＜ｎ＞が転送制御信号φＴＸ１とが同じタイミングになっているが、必ずしも同じタイミングでなくてもよい。

【0057】

図６の例によれば、信号ＤＬＹ＿ＨＩＴを処理ブロック２２０毎に生成することで、処理ブロック２２０に対応する画素ブロック１２０毎に露光開始の時間を制御することができる。一方、転送および読み出しのタイミングは処理回路部２１０で共通となっている。

【0058】

図７は、露光制御部１０の特に信号ＤＬＹ＿ＨＩＴを生成する回路ブロックを示す。露光制御部１０は、レジスタ３００、トリガ選択回路３０２、クロック選択回路３０４、遅延回路３０６、カウンタ３０８を有する。

【0059】

図８は、信号ＤＬＹ＿ＨＩＴを生成するタイミングチャートを示す。図８においてはフレーム（ｎ）に関する信号以外の信号は省略している。

【0060】

レジスタ３００は、フレーム（ｎ）が開始する前、すなわちフレーム（ｎ－１）の時間内に、ブロック制御部２４０からクロックＲＥＧ＿ＣＬＫに同期してこの処理ブロック２２０の露光に関するデータＲＥＧ＿ＤＡＴを供給される。データＲＥＧ＿ＤＡＴには、信号ＤＬＹ＿ＨＩＴを発生させる時刻Ｔ１の情報が含まれる。

【0061】

トリガ選択回路３０２には、共通制御部２５０から信号ＴＲＧ＿ＳＩＧが入力される。信号ＴＲＧ＿ＳＩＧは、１／１フレーム、１／２フレーム、１／４フレームなど、フレーム開始時刻Ｔ０から、予め定められた互いに異なるタイミングで発生する信号である。トリガ選択回路３０２には、例えば１／（２ｎ）フレーム（ｎは１から８の自然数）の、８種類の信号ＴＲＧ＿ＳＩＧ＃１から＃８が入力される。

【0062】

クロック選択回路３０４には、共通制御部２５０からクロックＧＬＢ＿ＣＬＫが入力される。本例において、クロックＧＬＢ＿ＣＬＫは複数のブロック制御部２４０に対して共通である。さらに、本例においてクロックＧＬＢ＿ＣＬＫは他の回路の一例としてのＡＤコンバータ４２と共用される。ＡＤコンバータ４２は例えばシングルスロープ方式であってよい。クロック選択回路３０４には、ＡＤコンバータ４２のビット数に対応した種類のクロックＧＬＢ＿ＣＬＫ＃１から＃１２が入力される。クロックＧＬＢ＿ＣＬＫ＃１から＃１２は、上記の各信号ＴＲＧ＿ＳＩＧ間の時間に比べて、十分に周波数が高い。ここで、下位ビットに対応するクロックＧＬＢ＿ＣＬＫの方が周波数が高く、例えば２倍になっている。

【0063】

レジスタ３００は、データＲＥＧ＿ＤＡＴに基づいて、時刻Ｔ１に信号ＤＬＹ＿ＨＩＴを発生させるために用いる信号ＴＲＧ＿ＳＩＧの種類、クロックＧＬＢ＿ＣＬＫの種類およびクロック数を決定する。例えば、レジスタ３００はまず時刻Ｔ１より前であって最も近い信号ＴＲＧ＿ＳＩＧを選択する（図８の例では信号ＴＲＧ＿ＳＩＧ＃２）。次に、時刻Ｔ１と信号ＴＲＧ＿ＳＩＧの時刻ＴＡとの差に基づいて、クロックＧＬＢ＿ＣＬＫの種類およびクロック数を決定する。ここで、遅延量をより低い周波数のクロックＧＬＢ＿ＣＬＫでカウントするように、すなわちカウントするクロックの数がより少なくなるようにクロックＧＬＢ＿ＣＬＫの種類を選ぶことが好ましい（図８の例ではクロックＧＬＢ＿ＣＬＫ＃１）。選択する信号ＴＲＧ＿ＳＩＧの種類とその遅延に用いるクロックＧＬＢ＿ＣＬＫの種類とが予め対応付けられていてもよい。その上でクロック数を決定する（図８の例では７クロック）。

【0064】

レジスタ３００は、選択した信号ＴＲＧ＿ＳＩＧの種類を信号ＴＲＧ＿ＳＥＬとしてトリガ選択回路３０２に出力する。トリガ選択回路３０２は、信号ＴＲＧ＿ＳＥＬで特定された信号ＴＲＧ＿ＳＩＧがオンになったときに、それを基準となる信号ＯＲＧ＿ＨＩＴとして遅延回路３０６に入力する。

【0065】

さらに、レジスタ３００は、選択したクロックＧＬＢ＿ＣＬＫの種類を信号ＣＬＫ＿ＳＥＬとしてクロック選択回路３０４に出力する。クロック選択回路３０４は、信号ＣＬＫ＿ＳＥＬで特定されたクロックを遅延用のクロックＤＬＹ＿ＣＬＫとして遅延回路３０６に入力する。

【0066】

さらに、レジスタ３００は、決定したクロック数を信号ＤＬＹ＿ＣＮＴとして遅延回路３０６に入力する。遅延回路３０６は、信号ＯＲＧ＿ＨＩＴがオンになってから、信号ＤＬＹ＿ＣＮＴで特定されるカウント数分だけクロックＤＬＹ＿ＣＬＫをカウントして信号ＯＲＧ＿ＨＩＴを遅延させた信号ＤＬＹ＿ＨＩＴを生成する。遅延回路３０６は生成した信号ＤＬＹ＿ＨＩＴをカウンタ３０８に入力する。

【0067】

カウンタ３０８は信号ＤＬＹ＿ＨＩＴが入力されたら、クロックＣＯＬ＿ＣＬＫに基づいて行を順にカウントしたカウンタＲＳＴ＿ＣＮＴを画素駆動部２０に出力する。画素駆動部２０はカウンタＲＳＴ＿ＣＮＴで示される行ｎの画素１１２のリセット制御信号φＲＳＴおよび排出制御信号φＴＸ２＜ｎ＞をオンにする。

【0068】

上記の通り、基準となる信号ＯＲＧ＿ＨＩＴを、共通制御部２５０から入力されたクロックＧＬＢ＿ＣＬＫを用いて遅延させることにより、画素１１２を制御するタイミングの信号ＤＬＹ＿ＨＩＴを生成する。これにより、基準となる信号ＯＲＧ＿ＨＩＴの元となる信号ＴＲＧ＿ＳＩＧとは異なるタイミングの信号を生成することができる。例えば、信号ＴＲＧ＿ＳＩＧ＃１と信号ＴＲＧ＿ＳＩＧ＃２との間のタイミングの信号を生成することができる。この場合に、他の回路とクロックＧＬＢ＿ＣＬＫを共用することにより、回路規模を抑えつつ、露光時間を細かく制御、すなわち露出段数を多くすることができる。

【0069】

図９は、信号ＤＬＹ＿ＨＩＴを生成するタイミングチャートの他の例を示す。図９において図８と同じ構成および動作について説明を省略する。

【0070】

図９の例において、基準となる信号ＯＲＧ＿ＨＩＴとして信号ＴＲＧ＿ＳＩＧ＃３が選択されている。さらに、信号ＯＲＧ＿ＨＩＴを遅延させる遅延用のクロックＤＬＹ＿ＣＬＫとしてクロックＧＬＢ＿ＣＬＫ＃２が選択されている。信号ＯＲＧ＿ＨＩＴの時刻ＴＢから、クロックＧＬＢ＿ＣＬＫ＃２で７クロック分遅延させることにより、時刻Ｔ５のタイミングの信号ＤＬＹ＿ＨＩＴが生成される。

【0071】

図９を図８と比較すると、遅延させるクロックの数は同じであるが、遅延用のクロックの周波数が異なるので、遅延量は異なっている。より具体的にはクロックＧＬＢ＿ＣＬＫ＃２の方がクロックＧＬＢ＿ＣＬＫ＃１よりも周波数が低いので、遅延量は多くなっている。ここで、図９の場合にも、高い周波数であるクロックＧＬＢ＿ＣＬＫ＃１を用いて遅延させることもできるが、低い周波数のクロックＧＬＢ＿ＣＬＫ＃２を用いることによりカウントするクロック数を減らすことができる。カウントするクロック数を抑えることで、遅延回路３０６の回路規模を抑えることができる。

【0072】

なお、図７から図９の例では信号ＯＲＧ＿ＨＩＴを遅延させている。これに代えて、共通制御部２５０からの信号ＴＲＧ＿ＳＩＧを遅延回路３０６で遅延させて、それらのいずれかをトリガ選択回路３０２で選択してタイミング信号ＤＬＹ＿ＨＩＴとしてもよい。

【0073】

図１０は、他の露光制御部１２の特に信号ＤＬＹ＿ＨＩＴを生成する回路ブロックを示す。図１１は、露光制御部１２で信号ＤＬＹ＿ＨＩＴを生成するタイミングチャートを示す。

【0074】

露光制御部１２において、図７の露光制御部１０と同じ構成については同じ参照番号を付して説明を省略する。露光制御部１２は、露光制御部１０のトリガ選択回路３０２を用いない点が主に異なる。

【0075】

露光制御部１２において、信号ＤＬＹ＿ＨＩＴはクロック選択回路３０４で選択されたクロックＧＬＢ＿ＣＬＫを遅延回路３１２でカウント数ＤＬＹ＿ＣＮＴだけカウントすることで、生成される。これは、フレームの開始信号ＦＲＭを基準として、それを遅延させることにより時刻Ｔ６の信号ＤＬＹ＿ＨＩＴを生成しているともいえる。さらには、クロックＧＬＢ＿ＣＬＫから信号ＤＬＹ＿ＨＩＴを生成しているともいえる。

【0076】

以上、図１０および図１１に示す例において複数の基準となる信号ＴＲＧ＿ＳＩＧを用意することなく、露光時間を制御することができる。さらに、他の回路とクロックＧＬＢ＿ＣＬＫを共用することにより、回路規模を抑えつつ、露光時間を細かく制御、すなわち露出段数を多くすることができる。

【0077】

以上、いずれの例においても、転送制御信号φＴＸ１および選択制御信号φＳＥＬが画素部１１０で共通して制御される一方で、リセット制御信号φＲＳＴおよび排出制御信号φＴＸ２が画素ブロック１２０毎に信号ＤＬＹ＿ＨＩＴで個別に制御される。しかしながらこれに代えて、リセット制御信号φＲＳＴおよび排出制御信号φＴＸ２が画素部１１０で共通して制御される一方で、転送制御信号φＴＸ１および選択制御信号φＳＥＬが画素ブロック１２０毎に信号ＤＬＹ＿ＨＩＴで個別に制御されてもよい。これにより露光終了の時間を画素ブロック１２０毎に制御できる。

【0078】

また、上記の例において、ＡＤコンバータ４２のクロックＧＬＢ＿ＣＬＫを信号ＤＬＹ＿ＨＩＴの遅延に用いている。これに代えて他の回路、例えば信号出力部５０においてデータ転送に用いられるクロックを信号ＤＬＹ＿ＨＩＴの遅延に用いていてもよい。

【0079】

なお、上記いずれの実施形態においても、画素１１２の排出部１２４を省略してもよい。さらに、転送部１２３も省略してもよいが、その場合には蓄積部１２５はフローティングディフュージョンとしての機能を有しなくなる。また、蓄積部１２５、画素出力部１２７を他の画素と共有してもよい。また、画素１１２は複数の光電変換部１０４および転送部１２３で構成してもよい。

【0080】

図１２は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。撮像素子４００を備える例で説明するが、これに代えて撮像素子９００を備えてもよい。

【0081】

撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図１２では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。

【0082】

駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。

【0083】

駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。

【0084】

撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

【0085】

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。

【0086】

演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。

【0087】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0088】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0089】

１０、１２ 露光制御部、２０ 画素駆動部、３０ 接合部、４０ 信号変換部、４２ＡＤＣ、５０ 信号出力部、１００ 第１基板、１０４ 光電変換部、１１０ 画素部、１１２ 画素、１２０ 画素ブロック、１２１ 負荷電流源、１２２、１３０、１３２、１４１、１４２、１４３、１４４、２４２、２５２、２５４ 信号線、１２３ 転送部、１２４ 排出部、１２５ 蓄積部、１２６ リセット部、１２７ 画素出力部、１２８ 増幅部、１２９ 選択部、１５２ バンプ、２００ 第２基板、２１０ 処理回路部、２２０ 処理ブロック、２３０ 周辺回路部、２４０ ブロック制御部、２５０ 共通制御部、３００ レジスタ、３０２ トリガ選択回路、３０４ クロック選択回路、３０６ 遅延回路、３０８ カウンタ、４００ 撮像素子、５００ 撮像装置、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５０８ 操作部、５１１ 画像処理部、５１２ 演算部、５１４ 駆動部、５２０ 撮影レンズ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】