特開 2024-64964 テスト動作を行うインターフェース装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024064964

(43)【公開日】2024-05-14

(54)【発明の名称】テスト動作を行うインターフェース装置

(51)【国際特許分類】

   H04L 25/02 20060101AFI20240507BHJP

   H04L 25/03 20060101ALI20240507BHJP

   G01R 31/28 20060101ALI20240507BHJP

   G01R 31/3185 20060101ALI20240507BHJP

【ＦＩ】

H04L25/02 S

H04L25/03 C

G01R31/28 W

G01R31/3185

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023082396

(22)【出願日】2023-05-18

(31)【優先権主張番号】10-2022-0140121

(32)【優先日】2022-10-27

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】チェ ウン ジュ

(72)【発明者】

【氏名】パク ホ ヨン

(72)【発明者】

【氏名】チェ ジョン ファン

【テーマコード（参考）】

2G132

5K029

【Ｆターム（参考）】

2G132AA01

2G132AK13

2G132AK22

2G132AL11

5K029AA18

5K029CC01

5K029DD23

5K029GG05

5K029GG07

5K029JJ10

(57)【要約】      （修正有）

【課題】２つ以上の互いに異なるインターフェースプロトコルを支援するインターフェース装置を提供する。
【解決手段】インターフェース１０は、テストモードで、反転された並列データを並直列変換して第１の出力データを生成する第１の並直列変換回路、非反転された前記並列データを並直列変換して第２の出力データを生成する第２の並直列変換回路、非反転された前記並列データを並直列変換して第３の出力データを生成する第３の並直列変換回路及び反転された並列データを並直列変換して第４の出力データを生成する第４の並直列変換回路を含むシリアライジングブロックと、第１の出力データ及び第２の出力データを受信する第１のドライバー回路及び第３の出力データ及び第４の出力データを受信する第２のドライバー回路と、を含むドライバーブロックと、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

テストモードで、反転された並列データを並直列変換して第１の出力データを生成する第１の並直列変換回路と、
前記テストモードで、非反転された前記並列データを並直列変換して第２の出力データを生成する第２の並直列変換回路と、
前記テストモードで、非反転された前記並列データを並直列変換して第３の出力データを生成する第３の並直列変換回路と、
前記テストモードで、反転された前記並列データを並直列変換して第４の出力データを生成する第４の並直列変換回路と、
前記テストモードで、前記第１の出力データ及び前記第２の出力データを受信する第１のドライバー回路と、
前記テストモードで、前記第３の出力データ及び前記第４の出力データを受信する第２のドライバー回路と、
を備えるインターフェース装置。

【請求項2】

前記テストモードで、前記第１のドライバー回路及び前記第２のドライバー回路の出力は、２個の論理値のうち１つに該当するレベルを有する請求項１に記載のインターフェース装置。

【請求項3】

前記テストモードで、反転されたクロックパターンを並直列変換して第１のクロックパターンデータを生成する第５の並直列変換回路と、
前記テストモードで、非反転された前記クロックパターンを並直列変換して第２のクロックパターンデータを生成する第６の並直列変換回路と、
前記テストモードで、非反転された前記クロックパターンを並直列変換して第３のクロックパターンデータを生成する第７の並直列変換回路と、
前記テストモードで、反転された前記クロックパターンを並直列変換して第４のクロックパターンデータを生成する第８の並直列変換回路と、
前記第１のクロックパターンデータ及び前記第２のクロックパターンデータを受信して出力する第３のドライバー回路と、
前記第３のクロックパターンデータ及び前記第４のクロックパターンデータを受信して出力する第４のドライバー回路と、
をさらに備える請求項１に記載のインターフェース装置。

【請求項4】

前記テストモードで、
前記第１ないし第４の並直列変換回路と前記第１ないし第２のドライバー回路とが出力する並列データと、前記第５ないし第８の並直列変換回路と前記第３ないし第４のドライバーとが出力する前記クロックパターンデータとは、相互変更可能な請求項３に記載のインターフェース装置。

【請求項5】

第１のインターフェースモードで、
前記第１の並直列変換回路は、前記並列データを並直列変換し、
前記第１のドライバー回路は、前記第１の並直列変換回路の並直列変換結果を非反転して出力し、
前記第２のドライバー回路は、前記第１の並直列変換回路の並直列変換結果を反転して出力する請求項１に記載のインターフェース装置。

【請求項6】

前記第１のインターフェースモードで、前記並列データを用いてエンファシス情報を生成するエンファシス回路をさらに備え、
前記第１のインターフェースモードで、
前記第２の並直列変換回路は、前記エンファシス情報を並直列変換し、前記第２の並直列変換回路の並直列変換結果は、前記第１のドライバー回路及び前記第２のドライバー回路の駆動力を制御するために使用される請求項５に記載のインターフェース装置。

【請求項7】

前記第１のインターフェースモードで、
前記第３の並直列変換回路及び前記第４の並直列変換回路は、非活性化される請求項５に記載のインターフェース装置。

【請求項8】

前記第１のインターフェースモードで、
前記第１のドライバー回路及び前記第２のドライバー回路の出力は、２個の論理値のうち１つに該当するレベルを有する請求項５に記載のインターフェース装置。

【請求項9】

第２のインターフェースモードで、
前記第１のドライバー回路は、前記第１の並直列変換回路及び前記第２の並直列変換回路から出力される並直列変換結果を受信して、３個の論理値のうち１つに該当するレベルを出力する請求項１に記載のインターフェース装置。

【請求項10】

並列データを受信するデジタル物理層（ＰＨＹ）と、
前記デジタルＰＨＹから送信された前記並列データを第１及び第２の動作モードに対応する互いに異なる直列データ経路に提供するように構成されたアナログＰＨＹと、
を備え、
前記デジタルＰＨＹは、
前記第１の動作モードで、前記並列データを第１のインターフェースプロトコルにしたがって変換する第１のＰＨＹロジックと、
前記第２の動作モードで、前記並列データを第２のインターフェースプロトコルにしたがって変換する第２のＰＨＹロジックと、
テストモードで、前記第１のインターフェースプロトコルにしたがって前記並列データを受信し、前記アナログＰＨＹの全てのデータ経路にテスト並列データパターンを提供し、前記全てのデータ経路は、前記第２の動作モードでのみ使用される少なくとも１つのデータ経路を含むテストロジックと、
を備える前記第１のインターフェースプロトコル及び前記第２のインターフェースプロトコルを支援するインターフェース装置。

【請求項11】

前記テストロジックは、
前記テストモードで、前記並列データを反転する複数のインバータと、
前記テストモードで、前記テスト並列データパターンの一部としてクロックパターンを生成するクロックパターン生成回路と、
を備える請求項１０に記載のインターフェース装置。

【請求項12】

前記第１のインターフェースプロトコルは、Ｄ－ＰＨＹであり、前記第２のインターフェースプロトコルは、Ｃ－ＰＨＹである請求項１０に記載のインターフェース装置。

【請求項13】

前記アナログＰＨＹは、
前記デジタルＰＨＹから送信された前記並列データを並直列変換するシリアライジングブロックと、
前記シリアライジングブロックから受信された直列データを前記第１の動作モード、前記第２の動作モード、及び前記テストモードのうち、現在モードによって選択された経路を介して伝達するマルチプレクサブロックと、
前記直列データに応じてコントロール信号を生成するドライバーコントロールブロックと、
前記コントロール信号に応じて前記直列データを出力するドライバーブロックと、
を備える請求項１０に記載のインターフェース装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明のいくつかの実施形態は、ＣＭＯＳイメージセンサ（ＣＩＳ：ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｉｍａｇｅ Ｓｅｎｓｏｒ）に関する。

【背景技術】

【0002】

近年、ＣＭＯＳイメージセンサ（ＣＩＳ）は、高解像度のイメージ情報を高速で処理しながら電力消費を減らす方向に発展している。

【0003】

これとともに、ＣＭＯＳイメージセンサとアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ、ＡＰ）をはじめとするプロセッサを連結するインターフェースプロトコルも共に発展しており、その代表的な例として、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）アライアンスで開発した物理層（ｐｈｙｓｉｃａｌ ｌａｙｅｒ、ＰＨＹ）プロトコルである、ディー－パイ（Ｄ－ＰＨＹ（Ｄｉｓｐｌａｙ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ－ＰＨＹ））とシー－パイ（Ｃ－ＰＨＹ（Ｃａｍｅｒａ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ－ＰＨＹ））とがある。

【0004】

ディー－パイ（Ｄ－ＰＨＹ）の場合、１個のクロックレーンと最大４個のデータレーンとで構成され、各レーンが差動信号を出力するので、合計１０個のラインを使用して信号をやり取りするようになる。シー－パイ（Ｃ－ＰＨＹ）は、ディー－パイ（Ｄ－ＰＨＹ）を改善したものであって、最大３個のデータレーンだけがあり、ディー－パイ（Ｄ－ＰＨＹ）とは異なり、１個のレーン当たり、３個のラインを使用する。すなわち、ディー－パイ（Ｄ－ＰＨＹ）は、別のクロックレーンを提供しない。その代わりに、クロックは、送信されるデータにエンベデッド（ｅｍｂｅｄｄｅｄ）させるようになり、データを受ける方でエンベデッドされたクロックを探し出すモジュールを使用する。

【0005】

ＣＭＯＳイメージセンサを使用するシステムによって、使用するインターフェースプロトコルが変わるようになるので、ＣＭＯＳイメージセンサでは、ディー－パイ（Ｄ－ＰＨＹ）とシー－パイ（Ｃ－ＰＨＹ）とを共に支援できるように構成しておき、システム設定によって特定インターフェースプロトコルを選択して使用できるようにすることもあり、このような方式をコンボ－パイ（Ｃｏｍｂｏ－ＰＨＹ）という。

【0006】

ディー－パイ（Ｄ－ＰＨＹ）とシー－パイ（Ｃ－ＰＨＹ）とは、連結方式及び信号送信方式に差があるので、各々で使用する信号経路及び使用される回路にも差がある。したがって、コンボ－パイを支援するインターフェース装置の動作をテストするためには、ディー－パイとシー－パイとを各々検証しなければならず、このために、１つのテスト装備がディー－パイとシー－パイとを共に支援するか、ディー－パイテスト装備とシー－パイテスト装備とを別に備えるようにしなければならない。仮に、２つのインターフェースのうち、１つのみテストを進む場合、残りのインターフェースでのみ使用する信号経路及び回路部分をテストできず、当該領域に不良があっても検出できなくなるという問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明の実施形態は、２つ以上の互いに異なるインターフェースプロトコルを支援するインターフェース装置において１つのインターフェースプロトコルを利用して、他のインターフェースプロトコルで使用する信号経路及び回路までテストできるようにするテストモード回路を提供する。

【課題を解決するための手段】

【0008】

本発明の実施形態に係るインターフェース装置は、テストモードで、反転された並列データを並直列変換して第１の出力データを生成する第１の並直列変換回路と、前記テストモードで、非反転された前記並列データを並直列変換して第２の出力データを生成する第２の並直列変換回路と、前記テストモードで、非反転された前記並列データを並直列変換して第３の出力データを生成する第３の並直列変換回路と、前記テストモードで、反転された前記並列データを並直列変換して第４の出力データを生成する第４の並直列変換回路と、前記テストモードで、前記第１の出力データ及び前記第２の出力データを受信する第１のドライバー回路と、前記テストモードで、前記第３の出力データ及び前記第４の出力データを受信する第２のドライバー回路とを備えることができる。

【0009】

本発明の実施形態に係る第１のインターフェースプロトコル及び第２のインターフェースプロトコルを支援するインターフェース装置は、並列データを受信するデジタル物理層（ＰＨＹ）と、前記デジタルＰＨＹから送信された前記並列データを第１及び第２の動作モードに対応する互いに異なる直列データ経路に提供するように構成されたアナログＰＨＹとを備え、前記デジタルＰＨＹは、前記第１の動作モードで、前記並列データを前記第１のインターフェースプロトコルにしたがって変換する第１のＰＨＹロジックと、前記第２の動作モードで、前記並列データを前記第２のインターフェースプロトコルにしたがって変換する第２のＰＨＹロジックと、テストモードで、第１のインターフェースプロトコルにしたがって前記並列データを受信し、前記アナログＰＨＹの全てのデータ経路にテスト並列データパターンを提供し、前記全てのデータ経路は、前記第２の動作モードでのみ使用される少なくとも１つのデータ経路を含むテストロジックを備えることができる。

【発明の効果】

【0010】

本発明の実施形態によれば、２つ以上の互いに異なるインターフェースプロトコルを支援するインターフェース装置において１つのインターフェースプロトコルを利用して、他のインターフェースプロトコルで使用する信号経路及び回路までテストできるようにするテストモード回路を提供することにより、１つのインターフェースプロトコルを支援するテスト装備だけで他のインターフェースプロトコルで使用する信号経路及び回路まで一度にテストを進むことができるようになる。

【図面の簡単な説明】

【0011】

【図1】コンボ－パイを支援する本発明の一実施形態に係るインターフェースのブロック構成図。

【図2】本発明の他の実施形態に係るインターフェースのブロック構成図。

【図3】図２に示されたインターフェース装置１０のディー－パイモード動作についての理解を助けるための図。

【図4】図３に示されたディー－パイモードのドライバーブロック２４０の動作についての理解を助けるための図。

【図5】図２に示されたインターフェース装置１０のシー－パイモード動作についての理解を助けるための図。

【図6】図５に示されたシー－パイモードのドライバーブロック２４０の動作についての理解を助けるための図。

【図7】図２に示されたインターフェース装置１０によるテストモード動作についての理解を助けるための図。

【図8】図７に示されたテストモード動作のさらに他の実施形態を示す図である。

【発明を実施するための形態】

【0012】

本発明を説明するにあたり、本発明と関連した公知技術についての具体的な説明が本発明の要旨を不要に濁す恐れがあると判断される場合に、その詳細な説明を省略する。以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も望ましい実施形態を添付図面を参照して説明する。

【0013】

そして、明細書全体において、ある部分が他の部分と「連結」されているとするとき、これは、「直接的に連結」されている場合だけでなく、その中間に他の素子を挟んで「電気的に連結」されている場合も含む。また、ある部分がある構成要素を「含む」または「備える」とするとき、これは、特に反対される記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含むか、備えることができるということを意味する。また、明細書全体の記載において一部構成要素を単数型で記載したとして、本発明がそれに局限されるものではなく、当該構成要素が複数個からなり得ることが分かるであろう。

【0014】

図１は、Ｃｏｍｂｏ－ＰＨＹを支援する本発明の一実施形態に係るインターフェース装置１０Ａの一般的なブロック構成図である。

【0015】

図１に示されたように、インターフェース装置１０Ａは、デジタルパイ（Ｄｉｇｉｔａｌ ＰＨＹ）１００Ａとアナログパイ（Ａｎａｌｏｇ ＰＨＹ）２００Ａとを備えることができる。

【0016】

デジタルパイ１００Ａは、シー－パイロジック（Ｃ－ＰＨＹ Ｌｏｇｉｃ）１１０Ａとディー－パイロジック（Ｄ－ＰＨＹ Ｌｏｇｉｃ）１２０Ａとを備えることができ、受信された並列データを選択されたインターフェースプロトコルにしたがって変形された並列データ形式で出力する。例えば、シー－パイモードで動作する場合、シー－パイロジック１１０Ａが活性化されて、受信されたデータをシー－パイプロトコルに合うように変形して並列データ形式で出力することができる。仮に、ディー－パイモードで動作する場合には、ディー－パイロジック１２０Ａが活性化されて入力された並列データをディー－パイプロトコルに合うように変形して並列データ形式で出力することができる。

【0017】

アナログパイ（Ａｎａｌｏｇ ＰＨＹ、２００Ａ）は、シリアライジングブロック（Ｓｅｒｉａｌｉｚｉｎｇ Ｂｌｏｃｋ）２１０Ａ、マルチプレクサブロック（Ｍｕｌｔｉｐｌｅｘｅｒ Ｂｌｏｃｋ）２２０Ａ、ドライバーコントロールブロック（Ｄｒｉｖｅｒ Ｃｏｎｔｒｏｌ Ｂｌｏｃｋ）２３０Ａ、及びドライバーブロック（Ｄｒｉｖｅｒ Ｂｌｏｃｋ）２４０Ａを備えることができる。シリアライジングブロック２１０Ａは、デジタルパイ１００Ａから並列データを受信し、並直列変換して直列データ形式で出力することができる。マルチプレクサブロック２２０Ａは、シリアライジングブロック２１０Ａから受信された直列データを選択されたインターフェースプロトコルにしたがって他の経路でドライバーコントロールブロック２３０Ａに伝達することができる。ドライバーコントロールブロックは、受信された直列データに応じてドライバーブロック２４０Ａを制御するための制御信号を生成できる。ドライバーブロック２４０Ａは、ドライバーコントロールブロック２３０Ａから受信された制御信号に応じてデータを出力できる。

【0018】

図２は、本発明の他の実施形態に係るインターフェース装置１０のブロック構成図である。

【0019】

図２のインターフェース装置１０は、デジタルパイ１００とアナログパイ２００とを備えることができる。

【0020】

デジタルパイ１００は、シー－パイロジック１１０、ディー－パイロジック１２０、及びテストロジック（ＴＥＳＴ Ｌｏｇｉｃ）１３０を備えることができる。シー－パイロジック１１０とディー－パイロジック１２０とは、図１において説明したシー－パイロジック１１０Ａとディー－パイロジック１２０Ａとに各々対応することができる。

【0021】

テストロジック１３０は、テストモード動作の際に活性化されて受信された並列データをテスト動作のための並列データ形式に変換して出力することができる。

【0022】

アナログパイ２００は、シリアライジングブロック２１０、マルチプレクサブロック２２０、ドライバーコントロールブロック２３０、及びドライバーブロック２４０を備えることができる。

【0023】

シリアライジングブロック２１０、マルチプレクサブロック２２０、ドライバーコントロールブロック２３０、及びドライバーブロック２４０は、各々図１において説明したシリアライジングブロック２１０Ａ、マルチプレクサブロック２２０Ａ、ドライバーコントロールブロック２３０Ａ、及びドライバーブロック２４０Ａに対応することができる。

【0024】

図３は、図２に示されたインターフェース装置１０のディー－パイモード動作についての理解を助けるための図である。

【0025】

デジタルパイ１００に含まれたシー－パイ１１０とテストロジック１３０とは、ディー－パイモード動作と関連がないので、図３では、これに対する図示を省略した。

【0026】

デジタルパイ１００は、１つ以上のビットで構成されたモード情報ＭＯＤＥを受信して、ディー－パイモード、シー－パイモード、及びテストモードのうち１つの動作モードを選択できる。

【0027】

ディー－パイモード動作の際、シー－パイロジック１１０及びテストロジック１３０は、モード情報ＭＯＤＥに応じて非活性化されることができる。

【0028】

ディー－パイモード動作の際、モード情報ＭＯＤＥに応じてデジタルパイ１００に備えられたディー－パイロジック１２０が活性化されて外部に出力するための並列データＤＡＴＡ１＜７：０＞、ＤＡＴＡ２＜７：０＞、ＤＡＴＡ３＜７：０＞、ＤＡＴＡ４＜７：０＞を受信することができる。

【0029】

ディー－パイインターフェースプロトコルの場合、１個のクロックレーン（ｃｌｏｃｋ ｌａｎｅ）と最大４個のデータレーン（ｄａｔａ ｌａｎｅ）とで構成されることができる。図３では、４個のデータレーンを備えた場合について図示しており、実施形態によってデータレーンの数が４個より少なく構成されることができる。

【0030】

ディー－パイロジック１２０は、並列データＤＡＴＡ１＜７：０＞～ＤＡＴＡ４＜７：０＞を受信することができる。並列データＤＡＴＡ１＜７：０＞～ＤＡＴＡ４＜７：０＞の各々は、１つのデータレーンに出力されるための８ビットデータであることができる。

【0031】

ディー－パイロジック１２０は、各データレーン毎にエンファシス情報ＥＭＰ１～ＥＭＰ４を生成するエンファシス回路（ＥＭＰｓ）１２１～１２４を備えることができる。エンファシス回路１２１～１２４は、入力される並列データ値に応じて最終出力信号の駆動力を調整するための並列データ形態でエンファシス情報ＥＭＰ１～ＥＭＰ４を生成して出力することができる。例えば、エンファシス回路１２１は、並列データＤＡＴＡ１＜７：０＞のエンファシス動作のためのエンファシス情報ＥＭＰ１を生成し、エンファシス回路１２３は、並列データＤＡＴＡ３＜７：０＞のエンファシス動作のためのエンファシス情報ＥＭＰ３を生成できる。エンファシス動作の種類には、デ－エンファシス（ｄｅ－ｅｍｐｈａｓｉｓ）動作及び／又はプリ－エンファシス（ｐｒｅ－ｅｍｐｈａｓｉｓ）動作がありうる。

【0032】

エンファシス回路１２１～１２４は、エンファシス動作を行うように設定される場合に活性化され、エンファシス動作が行われないように設定される場合に非活性化されることができる。

【0033】

ディー－パイモード動作の際、デジタルパイ１００は、各データレーンに並列データＤＡＴＡ１＜７：０＞～ＤＡＴＡ４＜７：０＞を受信して、並列データＤＡＴＡ１＜７：０＞～ＤＡＴＡ４＜７：０＞及び並列データＤＡＴＡ１＜７：０＞～ＤＡＴＡ４＜７：０＞の各々に対応するエンファシス情報ＥＭＰ１～ＥＭＰ４を出力できる。

【0034】

ディー－パイロジック１２０は、クロック信号を出力するためのクロックパターン生成回路１２５を備えることができる。クロックパターン生成回路１２５は、並列データ形態のクロックパターンＣＬＫ＿ＰＡＴＴＥＲＮ＜７：０＞とともに、これに対するエンファシスの情報ＥＭＰ＿ＣＬＫを出力できる。

【0035】

アナログパイ２００は、シリアライジングブロック２１０、マルチプレクサブロック２２０、ドライバーコントロールブロック２３０、及びドライバーブロック２４０を備えることができる。

【0036】

アナログパイ２００は、モード情報ＭＯＤＥを受信して、ディー－パイモード、シー－パイモード、及びテストモードのうち１つの動作モードを選択できる。

【0037】

ディー－パイモード動作の際、シリアライジングブロック２１０、マルチプレクサブロック２２０、ドライバーコントロールブロック２３０、及びドライバーブロック２４０は、モード情報ＭＯＤＥに応じてディー－パイプロトコルでデータを出力できるように設定されることができる。

【0038】

シリアライジングブロック２１０は、１８個の並直列変換回路ＳＥＲ１＜１＞～ＳＥＲ９＜１＞及びＳＥＲ１＜０＞～ＳＥＲ９＜０＞を備えることができる。シリアライジングブロック２１０は、モード情報ＭＯＤＥに応じてディー－パイモードに選択される場合、１８個の並直列変換回路ＳＥＲ１＜１＞～ＳＥＲ９＜１＞及びＳＥＲ１＜０＞～ＳＥＲ９＜０＞のうち、１０個ＳＥＲ１＜１＞、ＳＥＲ１＜０＞、ＳＥＲ３＜１＞、ＳＥＲ３＜０＞、ＳＥＲ５＜１＞、ＳＥＲ５＜０＞、ＳＥＲ７＜１＞、ＳＥＲ７＜０＞、ＳＥＲ９＜１＞、ＳＥＲ９＜０＞が活性化され、残りの８個ＳＥＲ２＜１＞、ＳＥＲ２＜０＞、ＳＥＲ４＜１＞、ＳＥＲ４＜０＞、ＳＥＲ６＜１＞、ＳＥＲ６＜０＞、ＳＥＲ８＜１＞、ＳＥＲ８＜０＞は、非活性化されることができる。

【0039】

活性化された並直列変換回路ＳＥＲ１＜１＞、ＳＥＲ１＜０＞、ＳＥＲ３＜１＞、ＳＥＲ３＜０＞、ＳＥＲ５＜１＞、ＳＥＲ５＜０＞、ＳＥＲ７＜１＞、ＳＥＲ７＜０＞、ＳＥＲ９＜１＞、ＳＥＲ９＜０＞は、並列データＤＡＴＡ１＜７：０＞～ＤＡＴＡ４＜７：０＞、クロックパターンＣＬＫ＿ＰＡＴＴＥＲＮ＜７：０＞、及びエンファシス情報ＥＭＰ１～ＥＭＰ４、ＥＭＰ＿ＣＬＫを受信して、８：１で並直列変換して出力することができる。例えば、並直列変換回路ＳＥＲ１＜１＞の出力Ｓ１１は、並列データＤＡＴＡ１＜７：０＞を８：１で並直列変換した結果であり、並直列変換回路ＳＥＲ１＜０＞の出力Ｓ１０は、エンファシス情報ＥＭＰ１を８：１で並直列変換した結果であることができる。

【0040】

ディー－パイモード動作の際、マルチプレクサブロック２２０は、シリアライジングブロック２１０の出力Ｓ１１、Ｓ１０、Ｓ３１、Ｓ３０、Ｓ５１、Ｓ５０、Ｓ７１、Ｓ７０、Ｓ９１、Ｓ９０を受信して、各データレーン及びクロックレーンが差動信号形態で出力されるように信号経路を設定できる。マルチプレクサブロック２２０は、インバータ３０１～３１０を用いてシリアライジングブロックの出力のうち一部を反転してドライバーコントロールブロック２３０に伝達することができる。例えば、ドライバーコントロール回路ＤＲＶＣＯＮ１は、並直列変換回路ＳＥＲ１＜０＞の出力Ｓ１１、出力Ｓ１１がインバータ３０１により反転された結果、及び並直列変換回路ＳＥＲ１＜０＞の出力Ｓ１０を伝達されることができ、ドライバーコントロール回路ＤＲＶＣＯＮ４は、並直列変換回路ＳＥＲ３＜１＞の出力Ｓ３１、出力Ｓ３１がインバータ３０４により反転された結果、及び並直列変換回路ＳＥＲ３＜０＞の出力Ｓ３０を伝達されることができる。

【0041】

ドライバーコントロールブロック２３０は、１０個のドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ１０を備えることができる。

【0042】

ディーパイモード動作の際、ドライバーコントロールブロック２３０の１０個のドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ１０が全て活性化され得る。

【0043】

ドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ１０は、マルチプレクサブロック２２０から差動信号形態の直列データ対を受信して、複数のプルアップ（Ｐｕｌｌｕｐ）信号ＰＵ１～ＰＵ１０と複数のプルダウン（Ｐｕｌｌｄｏｗｎ）信号ＰＤ１～ＰＤ１０の形態に変換して出力することができる。また、ドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ１０は、マルチプレクサブロック２２０から伝達されたエンファシス情報をプルアップ信号ＰＵ１～ＰＵ１０とプルダウン信号ＰＤ１～ＰＤ１０とに反映して、ドライバーブロック２４０が出力するデータの駆動力を調整させることができる。例えば、ドライバーコントロール回路ＤＲＶＣＯＮ７は、差動データ（すなわち、並直列変換回路ＳＥＲ７＜１＞から出力される直列データＳ７１と、直列データＳ７１がインバータ３０７により反転されたデータ）に応答して、ドライバーＤＲＩＶＥＲ７が出力するデータの論理レベルを決定し、並直列変換回路ＳＥＲ７＜０＞から出力されるエンファシス情報を利用してドライバーＤＲＩＶＥＲの駆動力を決定し、その結果に応じてプルアップ信号ＰＵ７とプルダウン信号ＰＤ７とを生成できる。

【0044】

ドライバーブロック２４０は、１０個のドライバー回路ＤＲＩＶＥＲ１～ＤＲＩＶＥＲ１０を備えることができる。

【0045】

ディー－パイモード動作の際、ドライバーブロック２４０に備えられた１０個のドライバー回路ＤＲＩＶＥＲ１～ＤＲＩＶＥＲ１０が全て活性化され得る。

【0046】

ドライバー回路ＤＲＩＶＥＲ１～ＤＲＩＶＥＲ１０の各々は、プルアップ信号ＰＵ１～ＰＵ１０とプルダウン信号ＰＤ１～ＰＤ１０のうち、自分に対応するプルアップ信号とプルダウン信号とにより制御されてデータを出力できる。例えば、ドライバー回路ＤＲＩＶＥＲ１０が出力するデータの論理レベルと駆動力は、プルアップ信号ＰＵ１０とプルダウン信号ＰＤ１０とによって決定されることができる。

【0047】

図４は、図３に示されたディー－パイモードのドライバーブロック２４０の動作についての理解を助けるための図である。ドライバー回路ＤＲＩＶＥＲ１、ＤＲＩＶＥＲ２を例に挙げてドライバーブロック２４０の動作について説明する。

【0048】

ドライバー回路ＤＲＩＶＥＲ１は、複数のプルアップスイッチ４１１、４１２、４１３と複数のプルダウンスイッチ４１４、４１５、４１６と複数の抵抗素子４１７～４２２とを備えることができる。ドライバー回路ＤＲＩＶＥＲ２は、複数のプルアップスイッチ４３１、４３２、４３３と複数のプルダウンスイッチ４３４、４３５、４３６と複数の抵抗素子４３７～４４２とを備えることができる。プルアップスイッチ４１１、４１２、４１３は、プルアップ信号ＰＵ１により制御され、プルダウンスイッチ４１４、４１５、４１６は、プルダウン信号ＰＤ１により制御されることができる。プルアップ信号ＰＵ１とプルダウン信号ＰＤ１の各々は、プルアップスイッチ４１１、４１２、４１３とプルダウンスイッチ４１４、４１５、４１６の個数の分だけのビット数を有することができる。すなわち、プルアップ信号ＰＤ１によりプルアップスイッチ４１１、４１２、４１３の各々のオン／オフが独立的に制御され得るし、プルダウン信号ＰＤ１によりプルダウンスイッチ４１４、４１５、４１６の各々のオン／オフが独立的に制御され得る。同様に、プルアップスイッチ４３１～４３３は、プルアップ信号ＰＵ２により制御され、プルダウンスイッチ４３４～４３６は、プルダウン信号ＰＤ２により制御されることができる。プルアップスイッチ４１１、４１２、４１３、４３１、４３２、４３３とプルダウンスイッチ４１４、４１５、４１６、４３４、４３５、４３６の各々は、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであることができる。

【0049】

図３及び図４に共に示されたように、ディー－パイモードでディー－パイロジック１２０に入力された並列データＤＡＴＡ１＜７：０＞は、ディー－パイロジック１２０に含まれたエンファシス回路１２１で生成されたエンファシス情報ＥＭＰ１とともにシリアライジングブロック２１０に伝達されることができる。このとき、エンファシス情報ＥＭＰ１は、８ビットの並列データ形態で生成され、同じ論理値のデータが連続的に出力されるとき、ドライバーの駆動力を調整するための情報を含むことができる。

【0050】

シリアライジングブロック２１０に備えられた並直列変換回路ＳＥＲ１＜１＞は、ディー－パイロジック１２０から伝達された並列データＤＡＴＡ１＜７：０＞を受信し、並直列変換して直列データＳ１１を出力できる。並直列変換回路ＳＥＲ１＜０＞は、エンファシス回路１２１から８ビットのエンファシス情報ＥＭＰ１を受信し、並直列変換して直列データＳ１０形態で出力することができる。

【0051】

マルチプレクサブロック２２０は、並直列変換回路ＳＥＲ１＜１＞から出力された直列データＳ１１を受信して、ドライバーコントロールブロック２３０に備えられたドライバーコントロール回路ＤＲＶＣＯＮ１、ＤＲＶＣＯＮ２が、ドライバーＤＲＩＶＥＲ１、ＤＲＩＶＥＲ２が一対の差動データを出力するように制御するためのプルアップ信号ＰＵ１、ＰＵ２及びプルダウン信号ＰＤ１、ＰＤ２を生成できるようにデータ伝達経路を設定できる。マルチプレクサブロック２２０は、並直列変換回路ＳＥＲ１＜１＞から伝達された直列データＳ１１をドライバーコントロール回路ＤＲＶＣＯＮ１の正入力端子に伝達し、直列データＳ１１を反転したデータをドライバーコントロール回路ＤＲＶＣＯＮ１の負入力端子に伝達することができる。マルチプレクサブロック２２０は、並直列変換回路ＳＥＲ１＜１＞から受信された直列データＳ１１を反転してドライバーコントロール回路ＤＲＶＣＯＮ２の正入力端子に伝達し、直列データＳ１１をドライバーコントロール回路ＤＲＶＣＯＮ２の負入力端子に伝達することができる。マルチプレクサブロック２２０は、並直列変換回路ＳＥＲ１＜０＞から受信された直列エンファシス情報Ｓ１０をドライバーコントロール回路ＤＲＶＣＯＮ１、ＤＲＶＣＯＮ２のエンファシス端子に各々伝達することができる。

【0052】

ドライバーコントロールブロック２３０に含まれたドライバーコントロール回路ＤＲＶＣＯＮ１は、正入力端子、負入力端子、及びエンファシス端子によって受信された情報を利用して、ドライバーブロック２４０に含まれたドライバー回路ＤＲＩＶＥＲ１を制御するためのプルアップ信号ＰＵ１とプルダウン信号ＰＤ１とを生成できる。同様に、ドライバーコントロール回路ＤＲＶＣＯＮ２は、ドライバー回路ＤＲＩＶＥＲ２を制御するために、プルアップ信号ＰＵ２とプルダウン信号ＰＤ２とを生成できる。前述したように、プルアップ信号ＰＵ１、ＰＵ２とプルダウン信号ＰＤ１、ＰＤ２の各々は、マルチビットであることができる。

【0053】

ディー－パイモードの場合、データは、差動（ｄｉｆｆｅｒｅｎｔｉａｌ）信号形態で出力され、出力される信号は、２つの論理レベル（すなわち、ロジックハイレバル（「Ｈ」）及びロジックローレベル（「Ｌ」））のうち１つのロジックレベルになることができる。例えば、ドライバーコントロール回路ＤＲＶＣＯＮ１の正入力端子に入力されたデータがハイデータであり、負入力端子に入力されたデータがローデータである場合、ドライバーコントロール回路ＤＲＶＣＯＮ２には、ローデータが正入力端子に入力され、ハイデータが負入力端子に入力されることができる。

【0054】

ドライバー回路ＤＲＩＶＥＲ１とドライバー回路ＤＲＩＶＥＲ２とのプルアップスイッチ４１１、４１２、４１３、４３１、４３２、４３３の各々がＰＭＯＳトランジスタで構成され、プルダウンスイッチ４１４、４１５、４１６、４３４、４３５、４３６の各々がＮＭＯＳトランジスタで構成される場合、ドライバーコントロール回路ＤＲＶＣＯＮ１は、全てロービットで構成されるか、またはエンファシス情報ＥＭＰ１に応じて多数のロービットと少数のハイビットとで構成されたプルアップ信号ＰＵ１と、全てロービットで構成されたプルダウン信号ＰＤ１とをドライバー回路ＤＲＩＶＥＲ１に出力することができる。ドライバーコントロール回路ＤＲＶＣＯＮ２は、全てハイビットで構成されるか、またはエンファシス情報ＥＭＰ１に応じて多数のハイビットと少数のロービットとで構成されたプルアップ信号ＰＵ２と、全てハイビットで構成されたプルダウン信号ＰＤ２とをドライバー回路ＤＲＩＶＥＲ２に出力することができる。場合によって、プルアップスイッチ４１１、４１２、４１３、４３１、４３２、４３３の各々がＮＭＯＳトランジスタで構成されることもできる。この場合、プルアップスイッチ４１１、４１２、４１３、４３１、４３２、４３３を制御するプルアップ信号のレベルが、プルアップスイッチの各々がＰＭＯＳトランジスタである場合と反対であることができる。

【0055】

例えば、ドライバー回路ＤＲＩＶＥＲ１は、ドライバーコントロール回路ＤＲＶＣＯＮ１から多数のロービットと少数のハイビットとで構成されたプルアップ信号ＰＵ１と、全てロービットで構成されたプルダウン信号ＰＤ２とを受信して、ＰＭＯＳトランジスタで構成されたプルアップスイッチ４１１～４１３のほとんどがターンオンされ、ＮＭＯＳトランジスタで構成されたプルダウンスイッチ４１４～４１６がターンオフされて、最終的にハイデータを出力できる。

【0056】

ドライバー回路ＤＲＩＶＥＲ２は、ドライバーコントロール回路ＤＲＶＣＯＮ２から多数のハイビットと少数のロービットとで構成されたプルアップ信号ＰＵ２と、全てハイビットで構成されたプルダウン信号ＰＤ２とを受信して、ＰＭＯＳトランジスタで構成されたプルアップスイッチ４３１～４３３がターンターンオフされ、ＮＭＯＳトランジスタで構成されたプルダウンスイッチ４３４～４３６がターンオンされて、最終的にローデータを出力できる。

【0057】

ドライバー回路ＤＲＩＶＥＲ１及びドライバー回路ＤＲＩＶＥＲ２がデータを出力するとき、エンファシス情報ＥＭＰ１に応じてターンオンされるスイッチの数を変更してデータが出力される駆動力を調整できる。図４のＴＸは、データを送信するドライバー回路ＤＲＩＶＥＲ１、ＤＲＩＶＥＲ２側を意味し、ＲＸは、ドライバー回路ＤＲＩＶＥＲ１、ＤＲＩＶＥＲ２が送信したデータを受信する受信回路側を意味するが、受信回路側では、差動信号であるドライバー回路ＤＲＩＶＥＲ１の出力とドライバー回路ＤＲＩＶＥＲ２の出力とをターミネーション（ｔｅｒｍｉｎａｔｉｏｎ）するための抵抗が備えられ得る。

【0058】

図５は、図２に示されたインターフェース装置１０のシー－パイモード動作についての理解を助けるための図である。

【0059】

デジタルパイ１００に備えられたディー－パイ１２０とテストロジック１３０とは、シー－パイモード動作と関連がないので、図５では、これに対する図示を省略した。

【0060】

シー－パイモード動作の際、ディー－パイロジック１２０及びテストロジック１３０は、モード情報ＭＯＤＥに応じて非活性化されることができる。

【0061】

シー－パイモード動作の際、モード情報ＭＯＤＥに応じてデジタルパイ１００に備えられたシー－パイロジック１１０が活性化され、外部に出力するための並列データＤＡＴＡ１＜１５：０＞、ＤＡＴＡ２＜１５：０＞、ＤＡＴＡ３＜１５：０＞を受信することができる。

【0062】

シー－パイインターフェースプロトコルの場合、別のクロックレーンなしに最大３個のデータレーンで構成されることができ、各データレーンは、３個のラインを使用することができる。図５では、３個のデータレーンを備えた場合について図示しており、実施形態によってデータレーンの数が３個より多いか、少ないように構成されることができる。

【0063】

シー－パイロジック１１０は、３個の並列データＤＡＴＡ１＜１５：０＞～ＤＡＴＡ３＜１５：０＞を受信することができる。３個の並列データＤＡＴＡ１＜１５：０＞～ＤＡＴＡ３＜１５：０＞の各々は、１つのデータレーンに出力されるためのデータであることができる。

【0064】

シー－パイロジック１１０は、各データレーン別にマッパー（ｍａｐｐｅｒ）１１１～１１３とエンコーダ（ｅｎｃｏｄｅｒ）１１４～１１６とを備えることができる。マッパー１１１～１１３の各々は、受信された並列データＤＡＴＡ１＜１５：０＞、ＤＡＴＡ２＜１５：０＞、ＤＡＴＡ３＜１５：０＞を７個のシンボルに変換してエンコーダ１１４～１１６に伝達することができる。エンコーダ１１４～１１６の各々は、７個のシンボルをワイヤーステート（ｗｉｒｅ ｓｔａｔｅ）に変換することができる。ワイヤーステートには、６つのステートがあり、各ステートによって１つのデータレーンを構成する３個のラインの駆動レベルを決定できる。エンコーダ１１４～１１６は、各ラインのライトステート情報をプルアップ情報ＤＡＴＡ１Ａ＜１５：８＞、ＤＡＴＡ１Ｂ＜１５：８＞、ＤＡＴＡ１Ｃ＜１５：８＞、ＤＡＴＡ２Ａ＜１５：８＞、ＤＡＴＡ２Ｂ＜１５：８＞、ＤＡＴＡ２Ｃ＜１５：８＞、ＤＡＴＡ３Ａ＜１５：８＞、ＤＡＴＡ３Ｂ＜１５：８＞、ＤＡＴＡ３Ｃ＜１５：８＞とプルダウン情報ＤＡＴＡ１Ａ＜７：０＞、ＤＡＴＡ１Ｂ＜７：０＞、ＤＡＴＡ１Ｃ＜７：０＞、ＤＡＴＡ２Ａ＜７：０＞、ＤＡＴＡ２Ｂ＜７：０＞、ＤＡＴＡ２Ｃ＜７：０＞、ＤＡＴＡ３Ａ＜７：０＞、ＤＡＴＡ３Ｂ＜７：０＞、ＤＡＴＡ３Ｃ＜７：０＞とに区分してシリアライジングブロック２１０に出力することができる。

【0065】

シー－パイモード動作の際、シリアライジングブロック２１０に備えられた１８個の並直列変換回路ＳＥＲ１＜１＞～ＳＥＲ９＜１＞及びＳＥＲ１＜０＞～ＳＥＲ９＜０＞が全て活性化され得る。並直列変換回路ＳＥＲ１＜１＞～ＳＥＲ９＜１＞及びＳＥＲ１＜０＞～ＳＥＲ９＜０＞の各々は、エンコーダ１１４～１１６から伝達されたワイヤーステート情報ＤＡＴＡ１Ａ＜１５：８＞、ＤＡＴＡ１Ｂ＜１５：８＞、ＤＡＴＡ１Ｃ＜１５：８＞、ＤＡＴＡ２Ａ＜１５：８＞、ＤＡＴＡ２Ｂ＜１５：８＞、ＤＡＴＡ２Ｃ＜１５：８＞、ＤＡＴＡ３Ａ＜１５：８＞、ＤＡＴＡ３Ｂ＜１５：８＞、ＤＡＴＡ３Ｃ＜１５：８＞、ＤＡＴＡ１Ａ＜７：０＞、ＤＡＴＡ１Ｂ＜７：０＞、ＤＡＴＡ１Ｃ＜７：０＞、ＤＡＴＡ２Ａ＜７：０＞、ＤＡＴＡ２Ｂ＜７：０＞、ＤＡＴＡ２Ｃ＜７：０＞、ＤＡＴＡ３Ａ＜７：０＞、ＤＡＴＡ３Ｂ＜７：０＞、ＤＡＴＡ３Ｃ＜７：０＞を並直列変換して出力することができる。例えば、並直列変換回路ＳＥＲ１＜１＞は、プルアップ情報ＤＡＴＡ１Ａ＜１５：８＞を８：１で並直列変換して出力し、並直列変換回路ＳＥＲ１＜０＞は、プルダウン情報ＤＡＴＡ１Ａ＜７：０＞を８：１で並直列変換して出力することができる。

【0066】

シー－パイモード動作の際、マルチプレクサブロック２２０は、シリアライジングブロック２１０の出力Ｓ１１、Ｓ１０、Ｓ２１、Ｓ２０、Ｓ３１、Ｓ３０、Ｓ４１、Ｓ４０、Ｓ５１、Ｓ５０、Ｓ６１、Ｓ６０、Ｓ７１、Ｓ７０、Ｓ８１、Ｓ８０、Ｓ９１、Ｓ９０をそのままドライバーコントロールブロック２３０に伝達するように経路が設定され得る。すなわち、シー－パイモード動作の際、マルチプレクサブロック２２０は、バイパスされることができる。

【0067】

シー－パイモード動作の際、ドライバーコントロールブロック２３０に含まれた１０個のドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ１０のうち、９個ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ９が活性化され、１個ＤＲＶＣＯＮ１０は、非活性化されることができる。ドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ９の各々は、対応する一対の並直列変換回路からプルアップ情報とプルダウン情報とを受信して、各ドライバーコントロール回路と対応するドライバー回路を制御するためのプルアップ信号とプルダウン信号とを生成できる。例えば、ドライバーコントロール回路ＤＲＶＣＯＮ４は、並直列変換回路ＳＥＲ４＜１＞、ＳＥＲ４＜０＞から出力されるプルアップ情報Ｓ４１とプルダウン情報Ｓ４０とを受信して、ドライバー回路ＤＲＩＶＥＲ４を制御するためのプルアップ信号ＰＵ４とプルダウン信号ＰＤ４とを生成できる。

【0068】

シー－パイモード動作の際、ドライバーブロック２４０に備えられた１０個のドライバー回路ＤＲＩＶＥＲ１～ＤＲＩＶＥＲ１０のうち、９個ＤＲＩＶＥＲ１～ＤＲＩＶＥＲ９が活性化され、１個ＤＲＩＶＥＲ１０が非活性化されることができる。活性化された９個のＤＲＩＶＥＲ回路ＤＲＩＶＥＲ１～ＤＲＩＶＥＲ９は、各々対応するドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ９から受信されたプルアップ信号ＰＵ１～ＰＵ９とプルダウン信号ＰＤ１～ＰＤ９とによってデータを出力できる。

【0069】

図６は、図５に示されたシー－パイモードのドライバーブロック２４０の動作についての理解を助けるための図である。

【0070】

シー－パイインターフェースプロトコルでは、ドライバー回路ＤＲＩＶＥＲ１～ＤＲＩＶＥＲ３の出力が３個の論理値のうち１つを有することができる。エンコーダ１１４から出力したワイヤーステートによってドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ３から生成されたプルアップ信号ＰＵ１～ＰＵ３とプルダウン信号ＰＤ１～ＰＤ３とに基づいて１つのデータレーンを構成する３個のラインの駆動レベルが決定され得る。図６の例示では、ドライバー回路ＤＲＩＶＥＲ１がハイデータを出力し、ドライバー回路ＤＲＩＶＥＲ２が中間データ（ロジックレベルがハイデータとローデータの中間レベルである）を出力し、ドライバー回路ＤＲＩＶＥＲ３がローデータを出力できる。

【0071】

ドライバー回路ＤＲＩＶＥＲ１、ＤＲＩＶＥＲ２、ＤＲＩＶＥＲ３の各々のプルアップスイッチ４１１、４１２、４１３、４３１、４３２、４３３、４５１、４５２、４５３がＰＭＯＳトランジスタであり、ドライバー回路ＤＲＩＶＥＲ１、ＤＲＩＶＥＲ２、ＤＲＩＶＥＲ３の各々のプルダウンスイッチ４１４、４１５、４１６、４３４、４３５、４３６、４５４、４５５、４５６がＮＭＯＳトランジスタである場合、ドライバー回路ＤＲＩＶＥＲ１には、全てロービットで構成されたプルアップ信号ＰＵ１と全てロービットで構成されたプルダウン信号ＰＤ１とが入力され得る。ドライバー回路ＤＲＩＶＥＲ２には、１つのロービットと残りがハイビットであるプルアップ信号ＰＵ２と、１つのハイビットと残りがロービットであるプルダウン信号ＰＤ２とが入力され得る。ドライバー回路ＤＲＩＶＥＲ３には、全てハイビットで構成されたプルアップ信号ＰＵ３と、全てハイビットで構成されたプルダウン信号ＰＤ３とが入力され得る。この場合、ドライバー回路ＤＲＩＶＥＲ１は、プルアップスイッチ４１１、４１２、４１３がターンオンされ、プルダウンスイッチ４１４、４１５、４１６がターンオフされて、ハイデータを出力できる。ドライバー回路ＤＲＩＶＥＲ２は、１つのプルアップスイッチ４３１と１つのプルダウンスイッチ４３４とのみターンオンされ、残りのスイッチ４３２、４３３、４３５、４３６は、ターンオフされながら中間データを出力できる。ドライバー回路ＤＲＩＶＥＲ３は、プルダウンスイッチ４５４、４５５、４５６がターンオンされ、プルアップスイッチ４５１、４５２、４５３はターンオフされて、ローデータを出力できる。

【0072】

ここでは、ドライバー回路ＤＲＩＶＥＲ２が中間データを出力する場合に、１つのプルアップスイッチ４３１と１つのプルダウンスイッチ４３４とがターンオンされることを例示したが、ターンオンされるプルアップスイッチとプルダウンスイッチの個数がこれと異なることもできる。例えば、ドライバー回路ＤＲＩＶＥＲ２のプルアップスイッチ４３１～４３３のうち、半分がターンオンされ、プルダウンスイッチ４３４～４３６のうち、半分がターンオンされて、ドライバー回路ＤＲＩＶＥＲ２から中間データが出力されることもできる。

【0073】

図７は、図２に示されたインターフェース装置１０によるテストモード動作についての理解を助けるための図である。

【0074】

デジタルパイ１００に備えられたディー－パイ１２０とシー－パイ１１０とは、テストモード動作と関連がないので、図７では、これに対する図示を省略した。

【0075】

テストモード動作の際、ディー－パイロジック１２０及びシー－パイロジック１１０は、モード情報ＭＯＤＥに応じて非活性化されることができる。

【0076】

テストモード動作の際、モード情報ＭＯＤＥに応じてデジタルパイ１００に備えられたテストロジック１３０が活性化されて、外部に出力するための並列データＤＡＴＡ１＜７：０＞、ＤＡＴＡ２＜７：０＞、ＤＡＴＡ３＜７：０＞、ＤＡＴＡ４＜７：０＞を受信することができる。

【0077】

テストモード動作の際、アナログパイ２００に備えられた全ての回路を使用して、ディー－パイインターフェースプロトコルを介してデータを出力するように動作することができる。

【0078】

テストロジック１３０は、ディー－パイモード動作のように、４個の並列データＤＡＴＡ１＜７：０＞～ＤＡＴＡ４＜７：０＞を受信することができる。並列データＤＡＴＡ１＜７：０＞、ＤＡＴＡ２＜７：０＞、ＤＡＴＡ３＜７：０＞、ＤＡＴＡ４＜７：０＞の各々は、１つのデータレーンに出力されるためのデータであることができる。テストロジック１３０は、並列データＤＡＴＡ１＜７：０＞、ＤＡＴＡ２＜７：０＞、ＤＡＴＡ３＜７：０＞、ＤＡＴＡ４＜７：０＞の各々を一対のドライバー回路を介して差動信号として出力できるように経路を設定できる。

【0079】

テストロジック１３０は、クロック信号（すなわち、テスト並列データパターンの一部として並列データに対応するクロックパターン）を出力するためのクロックパターン生成回路１３１を備えることができる。テストロジック１３０は、並列データ及びクロックを反転するためのインバータ１３２～１４０を備えることができる。図面に示されたインバータ１３２～１４０の各々は、８個のインバータを示すことができる。例えば、インバータ１３３は、８ビットの並列データＤＡＴＡ１＜７：０＞を反転するための８個のインバータを示すことができる。

【0080】

テストモード動作の際、テストロジック１３０は、並列データＤＡＴＡ１＜７：０＞を受信して、反転せずに並直列変換回路ＳＥＲ１＜１＞、ＳＥＲ２＜０＞に伝達し、反転して並直列変換回路ＳＥＲ１＜０＞、ＳＥＲ２＜１＞に伝達することができる。並直列変換回路ＳＥＲ１＜１＞に伝達された並列データＤＡＴＡ１＜７：０＞は、ドライバーコントロール回路ＤＲＶＣＯＮ１の正入力端子に入力される直列データＳ１１を生成するために使用され、並直列変換回路ＳＥＲ１＜０＞から出力された直列データＳ１０は、ドライバーコントロール回路ＤＲＶＣＯＮ１の負入力端子に入力されることができる。並直列変換回路ＳＥＲ２＜１＞から出力された直列データＳ２１は、ドライバーコントロール回路ＤＲＶＣＯＮ２の正入力端子に入力され、並直列変換回路ＳＥＲ２＜０＞から出力された直列データＳ２０は、ドライバーコントロール回路ＤＲＶＣＯＮ２の負入力端子に入力されることができる。

【0081】

テストモード動作の際、テストロジック１３０は、並列データＤＡＴＡ４＜７：０＞を受信して、反転せずに並直列変換回路ＳＥＲ９＜１＞に伝達し、反転して並直列変換回路ＳＥＲ９＜０＞に伝達することができる。シリアライジングブロック２１０に備えられた並直列変換回路ＳＥＲ１＜１＞～ＳＥＲ９＜１＞及びＳＥＲ１＜０＞～ＳＥＲ９＜０＞の数が１８個であって、データレーン及びクロックレーンのうち１つは、２個の並直列変換回路にのみ連結されることができる。

【0082】

テストモード動作の際、シリアライジングブロック２１０に備えられた１８個の並直列変換回路ＳＥＲ１＜１＞～ＳＥＲ９＜１＞及びＳＥＲ１＜０＞～ＳＥＲ９＜０＞は、全て活性化されて、テストロジック１３０から受信された並列データＤＡＴＡ１＜７：０＞、ＤＡＴＡ２＜７：０＞、ＤＡＴＡ３＜７：０＞、ＤＡＴＡ４＜７：０＞を並直列変換してマルチプレクサブロック２２０に出力することができる。

【0083】

テストモード動作の際、マルチプレクサブロック２２０は、並直列変換回路ＳＥＲ１＜１＞～ＳＥＲ９＜１＞及びＳＥＲ１＜０＞～ＳＥＲ９＜０＞から出力された直列データＳ１１、Ｓ１０、Ｓ２１、Ｓ２０、Ｓ３１、Ｓ３０、Ｓ４１、Ｓ４０、Ｓ５１、Ｓ５０、Ｓ６１、Ｓ６０、Ｓ７１、Ｓ７０、Ｓ８１、Ｓ８０、Ｓ９１、Ｓ９０をドライバーコントロールブロック２３０に伝達するように設定されることができる。このとき、並直列変換回路ＳＥＲ９＜１＞から出力された直列データＳ９１及び並直列変換回路ＳＥＲ９＜０＞から出力された直列データＳ９０は、ドライバーコントロール回路ＤＲＶＣＯＮ９、ＤＲＶＣＯＮ１０に同時に伝達されることができる。並直列変換回路ＳＥＲ１＜１＞～ＳＥＲ９＜１＞及びＳＥＲ１＜０＞～ＳＥＲ９＜０＞の数が１８個であり、ドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ１０の数が１０個であるので、一対の並直列変換回路ＳＥＲ９＜０＞、ＳＥＲ９＜１＞は、２個のドライバーコントロール回路ＤＲＶＣＯＮ９、ＤＲＶＣＯＮ１０に直列データＳ９１、Ｓ９０を伝達するように設定されることができる。

【0084】

テストモード動作の際、ドライバーコントロールブロック２３０に備えられた１０個のドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ１０は、全て活性化されることができる。ドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ１０の各々は、正入力端子及び負入力端子に入力された直列データに応じてプルアップ信号ＰＵ１～ＰＵ１０とプルダウン信号ＰＤ１～ＰＤ１０とを生成し、ドライバーブロック２４０に出力することができる。

【0085】

テストモード動作の際、シリアライジングブロック２１０の全ての並直列変換回路ＳＥＲ１＜１＞～ＳＥＲ９＜１＞及びＳＥＲ１＜０＞～ＳＥＲ９＜０＞が動作し、ドライバーコントロールブロック２３０の全てのドライバーコントロール回路ＤＲＶＣＯＮ１～ＤＲＶＣＯＮ１０が動作し、ドライバーブロック２４０の全てのドライバー回路ＤＲＩＶＥＲ１～ＤＲＩＶＥＲ１０が動作しうる。すなわち、アナログパイ２００の全ての回路が動作しうる。したがって、テストモード動作の際にアナログパイ２００に含まれた全ての回路の動作検証が可能でありうる。

【0086】

図８は、図７に示されたテストモード動作のさらに他の実施形態を示す図である。

【0087】

図８では、テストモード動作の際、クロックレーンと並列データＤＡＴＡ３＜７：０＞の位置を変更してテストできるようにする例を見せる。

【0088】

クロックパターン生成回路１３１でロービットとハイビットとが繰り返される８ビットの並列データを生成するために、ビット位置によってハイビットまたはロービットに固定して連結することができる。仮に、クロックパターン生成回路１３１の出力を受信する並直列変換回路の入力のうち一部がハイビットまたはロービットに固定されるという不良が発生しても、固定されたレベルがクロックパターン生成回路で固定的に出力するレベルと同じ場合、テストで不良を検出できなくなる。

【0089】

テストモード動作の際、クロックレーンをデータレーンのうち１つと位置を変えて繰り返しテストを進むと、不良を検出できるようになる。

【0090】

以上のように、本発明は、例え、限定された実施形態と図面により説明されたが、本発明は、上記の実施形態に限定されるものではなく、本発明の属する技術分野における通常の知識を有する者であれば、このような記載から本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能である。したがって、本発明の範囲は、説明された実施形態に局限されて決められてはならず、後述する特許請求の範囲だけでなく、この特許請求の範囲と均等なものなどにより決められなければならない。

【符号の説明】

【0091】

１０ インターフェース
１００ デジタルパイ
１１０ シー－パイロジック
１２０ ディー－パイロジック
１３０ テストロジック
２００ アナログパイ
２１０ シリアライジングブロック
２２０ マルチプレクスブロック
２３０ ドライバーコントロールブロック
２４０ ドライバーブロック

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】