特開 2024-66963 イメージセンサ及び信号変換方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024066963

(43)【公開日】2024-05-16

(54)【発明の名称】イメージセンサ及び信号変換方法

(51)【国際特許分類】

   H04N 25/78 20230101AFI20240509BHJP

【ＦＩ】

H04N25/78

【審査請求】未請求

【請求項の数】34

【出願形態】ＯＬ

(21)【出願番号】P 2023003812

(22)【出願日】2023-01-13

(31)【優先権主張番号】10-2022-0144269

(32)【優先日】2022-11-02

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】鈴木 肇

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX43

5C024GY39

5C024GY41

5C024HX23

5C024HX29

5C024HX32

5C024HX35

5C024HX40

(57)【要約】

【課題】変換ゲインの変更に対応する画素信号をデジタル信号に変換するイメージセンサを提供する。
【解決手段】アナログ画素信号をデジタル信号に変換する信号変換器は、第１入力端Ｎ１を介して変換ゲインが変更される画素信号ＳＩＧの入力を受け、第２入力端Ｎ２を介して信号変換に用いられるランプ信号ＲＡＭＰの入力を受け、インバース信号ＩＮＶに基づいて第１入力端Ｎ１と第２入力端Ｎ２の極性を変更する演算増幅器と、変換ゲインの変更に対応してインバース信号ＩＮＶを生成し、インバース信号ＩＮＶを演算増幅器に伝達する信号管理部と、を含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１入力端を介して変換ゲインが変更される画素信号の入力を受け、第２入力端を介してランプ信号の入力を受け、インバース信号に基づいて上記第１入力端と上記第２入力端の極性を変更する演算増幅器と、
上記変換ゲインの変更に対応して上記インバース信号を生成し、上記インバース信号を上記演算増幅器に伝達する信号管理部と、を含むことを特徴とする信号変換器。

【請求項2】

上記第１入力端の電圧を貯蔵する第１キャパシタと、
上記第２入力端の電圧を貯蔵する第２キャパシタと、
上記演算増幅器の第１出力端と上記第１入力端の間を接続する第１スイッチと、
上記演算増幅器の第２出力端と上記第２入力端の間を接続する第２スイッチと、をさらに含むことを特徴とする請求項１に記載の信号変換器。

【請求項3】

上記信号管理部は、
上記第１スイッチを制御するリセット信号を生成し、
上記第１キャパシタは、
上記ランプ信号に対応するオフセット電圧を上記第１スイッチの動作に応じて貯蔵することを特徴とする請求項２に記載の信号変換器。

【請求項4】

上記演算増幅器は、
上記オフセット電圧と上記ランプ信号に基づいて低い変換ゲインに対応する画素信号をデジタル信号に変換することを特徴とする請求項３に記載の信号変換器。

【請求項5】

上記画素信号の強度は、
上記変換ゲインの増加に対応して減少し、
上記第１キャパシタは、
上記画素信号の強度の減少に対応して上記第１入力端の降下した電圧を貯蔵することを特徴とする請求項２に記載の信号変換器。

【請求項6】

上記信号管理部は、
上記変換ゲインの増加に対応して上記インバース信号と上記第２スイッチを制御する降下信号を生成することを特徴とする請求項５に記載の信号変換器。

【請求項7】

上記演算増幅器は、
上記インバース信号に応じて上記第１入力端の降下した電圧と上記第２入力端の電圧を等しく変更し、
上記第２キャパシタは、
上記第２スイッチの動作に応じて上記第１入力端の降下した電圧と等しい上記第２入力端の電圧を貯蔵することを特徴とする請求項６に記載の信号変換器。

【請求項8】

上記演算増幅器は、
上記第２キャパシタの電圧に応じて降下したランプ信号に基づいて高い変換ゲインに対応する画素信号をデジタル信号に変換することを特徴とする請求項７に記載の信号変換器。

【請求項9】

上記演算増幅器は、
上記第１出力端に接続された第１出力トランジスタと上記第２出力端に接続された第２出力トランジスタのゲート端子が接続された第１ノードに出力信号を出力する電流ミラー回路と、
上記インバース信号に基づいて上記出力信号を上記第１出力端または上記第２出力端に伝達するスイッチ回路と、を含むことを特徴とする請求項２に記載の信号変換器。

【請求項10】

上記演算増幅器は、
上記変換ゲインの増加に対応して、上記第１入力端とゲート端子が接続される第１入力トランジスタとカスケード接続された第１トランジスタ及び上記第２入力端とゲート端子が接続される第２入力トランジスタとカスケード接続された第２トランジスタのゲート端子が接続された第２ノードに提供されるゲート電圧を調整するゲート電圧制御部を含むことを特徴とする請求項９に記載の信号変換器。

【請求項11】

上記ゲート電圧制御部は、
上記インバース信号がハイであることに対応して低い変換ゲインに対応する画素信号が入力されたときに提供されるゲート電圧よりさらに低いゲート電圧を上記第２ノードに提供することを特徴とする請求項１０に記載の信号変換器。

【請求項12】

上記スイッチ回路は、
上記インバース信号がハイであることに対応して上記第２出力端に上記出力信号を伝達することを特徴とする請求項９に記載の信号変換器。

【請求項13】

上記演算増幅器は、
上記第２スイッチのクローズ状態に対応して上記第２出力端に上記第１入力端の電圧を出力し、
上記第２入力端の電圧は、
上記第１入力端の電圧と等しく変更されることを特徴とする請求項１２に記載の信号変換器。

【請求項14】

上記スイッチ回路は、
上記インバース信号がローであることに対応して上記第１出力端に上記出力信号を伝達することを特徴とする請求項９に記載の信号変換器。

【請求項15】

上記演算増幅器は、
上記第２入力端に入力される上記ランプ信号に対応して上記画素信号をデジタル信号に変換し、上記デジタル信号を上記第１出力端に出力することを特徴とする請求項１４に記載の信号変換器。

【請求項16】

上記第２入力端は、
上記ランプ信号を受信する第３キャパシタと接続された第１パスまたは上記ランプ信号を受信する第４キャパシタと接続された第２パスを介して上記ランプ信号の入力を受けることを特徴とする請求項１に記載の信号変換器。

【請求項17】

上記演算増幅器は、
上記変換ゲインに基づいて上記第１パス及び上記第２パスの活性有無を決めることを特徴とする請求項１６に記載の信号変換器。

【請求項18】

上記演算増幅器は、
上記画素信号の低い変換ゲインに対応して上記第１パスを活性化させ、上記第２パスを不活性化させることを特徴とする請求項１７に記載の信号変換器。

【請求項19】

上記演算増幅器は、
上記画素信号の高い変換ゲインに対応して上記第１パスを不活性化させ、上記第２パスを活性化させることを特徴とする請求項１７に記載の信号変換器。

【請求項20】

上記第３キャパシタは、
上記低い変換ゲインに対応する第１オフセット電圧を貯蔵し、
上記演算増幅器は、
上記第１オフセット電圧に基づいて上記低い変換ゲインに対応する画素信号をデジタル信号に変換することを特徴とする請求項１８に記載の信号変換器。

【請求項21】

上記第４キャパシタは、
上記高い変換ゲインに対応する第２オフセット電圧を貯蔵し、
上記演算増幅器は、
上記第２オフセット電圧に基づいて上記高い変換ゲインに対応する画素信号をデジタル信号に変換することを特徴とする請求項１９に記載の信号変換器。

【請求項22】

上記第２オフセット電圧は、
上記インバース信号に応じて上記第１入力端の降下した電圧に基づいて決められることを特徴とする請求項２１に記載の信号変換器。

【請求項23】

第１変換ゲインまたは第２変換ゲインに対応する画素信号を出力する画素と、
信号変換に用いられるランプ信号に基づいて上記画素信号をデジタル信号に変換する信号変換器と、
上記ランプ信号を生成する制御回路を含み、
上記信号変換器は、
第１入力端を介して上記画素信号の入力を受け、第２入力端を介して上記ランプ信号の入力を受け、インバース信号に基づいて上記第１入力端と上記第２入力端の極性を変更し、
上記制御回路は、
画素信号の変換ゲインが上記第１変換ゲインから上記第２変換ゲインに変更されることに対応して上記インバース信号を生成し、上記インバース信号を上記信号変換器に含まれた演算増幅器に伝達することを特徴とするイメージセンサ。

【請求項24】

上記演算増幅器は、
上記第１入力端の電圧を貯蔵する第１キャパシタと、
上記第２入力端の電圧を貯蔵する第２キャパシタと、を含むことを特徴とする請求項２３に記載のイメージセンサ。

【請求項25】

上記第１変換ゲインは、
上記第２変換ゲインより小さく、
上記第１キャパシタは、
上記ランプ信号に対応するオフセット電圧を貯蔵し、
上記第２キャパシタは、
上記画素信号に応じて決められるオフセット電圧を貯蔵することを特徴とする請求項２４に記載のイメージセンサ。

【請求項26】

上記第２キャパシタは、
上記第１変換ゲインに基づいて決められた第１オフセット電圧を貯蔵し、
上記演算増幅器は、
上記第１オフセット電圧に基づいて上記第１変換ゲインに対応する画素信号をデジタル信号に変換することを特徴とする請求項２５に記載のイメージセンサ。

【請求項27】

上記演算増幅器は、
上記インバース信号がハイであることに対応して上記第１入力端を正極に設定し、上記第２入力端を負極に設定し、
上記第１入力端の電圧は、
上記第２変換ゲインに対応する画素信号の受信に対応して降下することを特徴とする請求項２５に記載のイメージセンサ。

【請求項28】

上記第２キャパシタは、
上記第１入力端の降下した電圧に基づいて決められた第２オフセット電圧を貯蔵し、
上記演算増幅器は、
上記インバース信号がローであることに対応して上記第１入力端を負極に設定し、上記第２入力端を正極に設定することを特徴とする請求項２７に記載のイメージセンサ。

【請求項29】

上記演算増幅器は、
上記第２オフセット電圧に基づいて上記第２変換ゲインに対応する画素信号をデジタル信号に変換することを特徴とする請求項２８に記載のイメージセンサ。

【請求項30】

変換ゲインが第１変換ゲインまたは第２変換ゲインに変更される画素信号と信号変換に用いられるランプ信号を受信する段階と、
上記画素信号の変換ゲインに基づいて上記画素信号を受信する第１入力端と上記ランプ信号を受信する第２入力端の極性を設定する段階と、
上記画素信号の変換ゲインに応じて決められるオフセット電圧を上記第２入力端と接続されたキャパシタに貯蔵する段階と、
上記オフセット電圧に基づいて上記画素信号をデジタル信号に変換する段階と、を含むことを特徴とする信号変換方法。

【請求項31】

上記極性を設定する段階は、
上記第１変換ゲインに対応する画素信号の受信に対応して第１論理値を有するインバース信号を生成する段階と、
上記インバース信号に基づいて上記第１入力端を負極に設定し、上記第２入力端を正極に設定する段階と、を含み、
上記第１変換ゲインは、
上記第２変換ゲインより小さいことを特徴とする請求項３０に記載の信号変換方法。

【請求項32】

上記オフセット電圧を上記キャパシタに貯蔵する段階は、
上記第１変換ゲインに対応する画素信号に基づいて第１オフセット電圧を決める段階と、
上記第１オフセット電圧を上記キャパシタに貯蔵する段階と、を含むことを特徴とする請求項３１に記載の信号変換方法。

【請求項33】

上記極性を設定する段階は、
上記第２変換ゲインに対応する画素信号の受信に対応して第２論理値を有するインバース信号を生成する段階と、
上記インバース信号に基づいて上記第１入力端を正極に設定し、上記第２入力端を正極に設定する段階と、
上記第１変換ゲインは、
上記第２変換ゲインより小さいことを特徴とする請求項３０に記載の信号変換方法。

【請求項34】

上記オフセット電圧を上記キャパシタに貯蔵する段階は、
上記第２変換ゲインに対応する画素信号に応じて降下した上記第１入力端の電圧に基づいて第２オフセット電圧を決める段階と、
上記第２オフセット電圧を上記キャパシタに貯蔵する段階と、
上記第１入力端を負極に再設定し、上記第２入力端を負極に再設定する段階と、を含むことを特徴とする請求項３３に記載の信号変換方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はイメージセンサに関し、より具体的にはイメージセンサ及びアナログ－デジタル信号変換方法に関する。

【背景技術】

【0002】

通常、イメージセンサはＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサと、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサと、に分けられる。近年では製造費用が安くて消費電力が少なく、周辺回路との集積が容易なＣＭＯＳイメージセンサが注目を浴びている。

【0003】

イメージセンサは画素から出力されるアナログ信号をデジタル信号に変換することができる。イメージセンサは画素の飽和を防ぐために低い変換ゲインを利用して画素信号をデジタル信号に変換することができる。一方、イメージセンサは低照度状況に対応するために、高い変換ゲインを利用して画素信号をデジタル信号に変換することができる。

【0004】

画素信号を変換するとき、低い変換ゲインと高い変換ゲインのそれぞれに対応するオフセット電圧が互いに異なることがある。画素信号の変換ゲインが変更されても画素信号をデジタル信号に変換可能なイメージセンサを考案する必要がある。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施例は、画素信号に対応する変換ゲインの変更に対応して演算増幅器の極性を変更してオフセット電圧を貯蔵するイメージセンサ及び信号変換方法を提供する。

【課題を解決するための手段】

【0006】

本発明の実施例による信号変換器は、第１入力端を介して変換ゲインが変更される画素信号の入力を受け、第２入力端を介して信号変換に用いられるランプ信号の入力を受け、インバース信号に基づいて上記第１入力端と上記第２入力端の極性を変更する演算増幅器と、上記変換ゲインの変更に対応して上記インバース信号を生成し、上記インバース信号を上記演算増幅器に伝達する信号管理部と、を含んでもよい。

【0007】

本発明の実施例によるイメージセンサは、第１変換ゲインまたは第２変換ゲインに対応する画素信号を出力する画素と、信号変換に用いられるランプ信号に基づいて上記画素信号をデジタル信号に変換する信号変換器と、を含み、上記信号変換器は、第１入力端を介して上記画素信号の入力を受け、第２入力端を介して上記ランプ信号の入力を受け、インバース信号に基づいて上記第１入力端と上記第２入力端の極性を変更する演算増幅器と、画素信号の変換ゲインが上記第１変換ゲインから上記第２変換ゲインに変更されることに対応して上記インバース信号を生成し、上記インバース信号を上記演算増幅器に伝達する信号管理部と、を含んでもよい。

【0008】

本発明の実施例による信号変換方法は、第１変換ゲインまたは第２変換ゲインに対応する画素信号と信号変換に用いられるランプ信号を受信する段階と、上記画素信号の変換ゲインに基づいて上記画素信号を受信する第１入力端と上記ランプ信号を受信する第２入力端の極性を設定する段階と、上記画素信号の変換ゲインに応じて決められるオフセット電圧を上記第２入力端と接続されたキャパシタに貯蔵する段階と、上記オフセット電圧に基づいて上記画素信号をデジタル信号に変換する段階と、を含んでもよい。

【発明の効果】

【0009】

本技術によると、画素信号の変換ゲインに対応するオフセット電圧を貯蔵することにより、１つの信号変換器を利用して低い変換ゲインまたは高い変換ゲインに対応する画素信号をデジタル信号に変換するイメージセンサを提供することができる。

【図面の簡単な説明】

【0010】

【図1】本発明の実施例によるイメージセンサを説明するための図である。

【図2】本発明の実施例による画素を説明するための回路図である。

【図3】本発明の実施例による信号変換器を説明するための回路図である。

【図4】本発明の実施例による信号変換過程を説明するためのタイミング図である。

【図5】本発明の他の実施例による信号変換器を説明するための回路図である。

【図6】本発明の他の実施例による信号変換過程を説明するためのタイミング図である。

【図7】本発明の実施例による演算増幅器を説明するための回路図である。

【図8】本発明の他の実施例による演算増幅器を説明するための回路図である。

【図9】本発明の実施例による信号変換方法を説明するためのフローチャートである。

【図10】本発明の実施例によるイメージセンサを含む電子装置を示すブロック図である。

【発明を実施するための形態】

【0011】

本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的または機能的説明は、本発明の概念による実施例を説明する目的でのみ例示されており、本発明の概念による実施例は様々な形態で実施されてもよく、本明細書または出願に説明された実施例に限定されると解釈すべきではない。

【0012】

以下において、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるほど詳細に説明するために、本発明の実施例を添付の図面を参照して説明する。

【0013】

図１は本発明の実施例によるイメージセンサを説明するための図である。

【0014】

図１を参照すると、イメージセンサ１００は画素アレイ１１０、制御回路１２０、及び信号変換器１３０を含んでもよい。

【0015】

画素アレイ１１０は入射光に含まれた情報を出力するための複数の画素を含んでもよい。具体的には、複数の画素のそれぞれは入射光に応じて生成された光電荷を蓄積し、蓄積された光電荷に相応する画素信号を生成することができる。生成される画素信号はアナログタイプの画素信号であってもよい。

【0016】

制御回路１２０はイメージセンサ１００を制御する制御信号を生成することができる。制御回路１２０は生成された制御信号を出力してイメージセンサ１００に含まれた画素アレイ１１０及び信号変換器１３０の動作を制御することができる。制御回路１２０は信号変換に用いられるランプ信号を生成し、ランプ信号を信号変換器１３０に伝達することができる。

【0017】

信号変換器１３０はアナログタイプの画素信号をデジタルタイプの画素値に変換することができる。デジタルタイプの画素値は様々なパターンで出力されることができる。信号変換器１３０は制御回路１２０から出力された制御信号に応答して画素アレイ１１０から出力された信号のそれぞれに対してＣＤＳ（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）を行い、ＣＤＳされた信号のそれぞれをアナログ－デジタル変換してデジタル信号のそれぞれを出力することができる。

【0018】

本発明の実施例では、信号変換器１３０は演算増幅器、カウンタ、及び信号管理部を含んでもよい。演算増幅器は画素信号とランプ信号とを比較した比較信号を生成することができる。カウンタは演算増幅器から受信した比較信号とクロック信号に基づいて画素信号をデジタル信号に変換した変換値を生成することができる。例えば、カウンタは、比較信号がハイ値を保持する時間またはロー値を保持する時間の間受信したクロックの数をカウントすることができる。カウンタはカウントしたクロックの数に応じて生成されたデジタル信号を出力することができる。信号管理部はアナログ信号をデジタル信号に変換するのに用いられる制御信号を生成することができる。

【0019】

信号変換器１３０は画素の電荷量に対応するデジタル信号を出力することができる。以下において、信号変換器１３０の出力は、カウンタが演算増幅器の出力信号をカウントして生成されたデジタル信号を意味することができる。

【0020】

図２は本発明の実施例による画素を説明するための回路図である。

【0021】

図２を参照すると、画素アレイに含まれる画素が示されている。画素は入射する光の光量に応じて変換ゲインを変更することができる。画素は変換ゲインを変更して画素の飽和を防ぐことができる。

【0022】

図２を参照すると、画素は光検知器ＰＤ、複数のモストランジスタ、及び複数のキャパシタを含んでもよい。動作電圧Ｖｄｄが画素に印加されることができる。複数のモストランジスタは伝送トランジスタＭ１、リセットトランジスタＭ２、選択トランジスタＭ３、変更トランジスタＭ４、及び入力トランジスタＭ５を含むことができる。複数のキャパシタは、入力トランジスタＭ５のゲートと接続されたフローティングディフュージョンノードに伝達された電荷を貯蔵する第１ストレージキャパシタＣＡ１と第２ストレージキャパシタＣＡ２を含んでもよい。

【0023】

光検知器ＰＤは光電変換機能を行うことができる。光検知器ＰＤの一側の端子は接地と接続されてもよい。光検知器ＰＤは外部から光（ｌｉｇｈｔ）を受信し、受信した光に基づいて光電荷（ｐｈｏｔｏ ｃｈａｒｇｅ）を生成することができる。本発明の実施例において、光検知器ＰＤはフォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏｇａｔｅ）、またはピン留めフォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏ ｄｉｏｄｅ）であってもよい。

【0024】

伝送トランジスタＭ１は伝送信号ＴＸに対応して光検知器ＰＤで生成された光電荷をフローティングディフュージョンノードに伝達することができる。伝達された光電荷は第１ストレージキャパシタＣＡ１と第２ストレージキャパシタＣＡ２に貯蔵されることができる。

【0025】

リセットトランジスタＭ２はリセット信号ＲＸに対応してフローティングディフュージョンノードに蓄積された光電荷をリセットすることができる。リセットトランジスタＭ２は固定電圧を印加して第１ストレージキャパシタＣＡ１と第２ストレージキャパシタＣＡ２をリセットすることができる。

【0026】

選択トランジスタＭ３は選択信号ＳＸに対応して出力信号ＳＩＧを出力することができる。出力信号ＳＩＧは入力トランジスタＭ５のゲート電圧であってもよい。入力トランジスタＭ５のゲート電圧はフローティングディフュージョンノードに応じて決められてもよい。本発明の実施例において、選択トランジスタＭ３の一端は入力トランジスタＭ５の一端に接続され、選択トランジスタＭ３の他端は電流源に接続されてもよい。

【0027】

変更トランジスタＭ４は変更信号ＤＣＧに対応してフローティングディフュージョンノードに接続されるキャパシタのキャパシタンス値を変更することができる。変更トランジスタＭ４はスイッチにより動作することができる。変更トランジスタＭ４によって第１ストレージキャパシタＣＡ１と第２ストレージキャパシタＣＡ２がともにフローティングディフュージョンノードに接続されると、キャパシタンス値が増加することができる。キャパシタンス値が増加することによって画素の変換ゲインは減少することができる。このときの変換ゲインを低い変換ゲインということができる。

【0028】

画素は入射する光の光量が大きいことに対応して低い変換ゲインを選択することができる。入射する光の光量が大きいほど、光検知器ＰＤで生成される光電荷が多くなることができる。光電荷を第１ストレージキャパシタＣＡ１と第２ストレージキャパシタＣＡ２に貯蔵することができるため、画素の飽和を防ぐことができる。

【0029】

変更トランジスタＭ４がオープンになると、第２ストレージキャパシタＣＡ２とフローティングディフュージョンノードとの接続が切断され、光電荷は第１ストレージキャパシタＣＡ１にのみ貯蔵されることができる。入射する光量が低いことに対応してキャパシタンス値が減少することができる。キャパシタンス値が低いときの変換ゲインを高い変換ゲインということができる。高い変換ゲインによって入射する光量の低い環境である低照度環境でも出力信号ＳＩＧはノイズに比べて高い電圧を保持することができる。

【0030】

本発明の実施例では、画素の出力信号ＳＩＧは高い変換ゲインまたは低い変換ゲインに対応することができる。高い変換ゲインで画素が飽和する場合、変更トランジスタＭ４は第２ストレージキャパシタＣＡ２をフローティングディフュージョンノードに接続することによって画素の飽和を防ぐることができる。

【0031】

本発明の実施例では、複数のトランジスタに印加される制御信号は制御回路で生成されることができる。制御回路で生成された制御信号は信号管理部に伝達されることができる。

【0032】

図３は本発明の実施例による信号変換器を説明するための回路図である。

【0033】

図３を参照すると、信号変換器１３０は画素信号とランプ信号を受信し、画素信号をデジタル信号に変換して出力することができる。信号変換器１３０は演算増幅器、カウンタ、キャパシタ、及びスイッチを含んでもよい。

【0034】

演算増幅器は第１入力端Ｎ１と第２入力端Ｎ２を介して入力された信号を比較して第１出力端ＯＵＴ１または第２出力端ＯＵＴ２を介して出力することができる。カウンタは演算増幅器の第１出力端ＯＵＴ１から受信した信号をデジタル信号に変換することができる。信号変換器１３０はアナログタイプの画素の出力信号ＳＩＧをデジタル信号に変換して出力することができる。信号変換器１３０の出力はＤＯＵＴを介して出力されることができる。

【0035】

本発明の実施例において、第１入力端Ｎ１は第１出力端ＯＵＴ１と第１スイッチＳ１を介して接続されてもよい。第１出力端ＯＵＴ１は画素信号がデジタル信号に変更された画素値を出力することができる。第１入力端Ｎ１は第１キャパシタＣ１を介して画素信号ＳＩＧを受信することができる。第１入力端Ｎ１は第４スイッチＳ４を介して固定電圧ＶＣと接続されてもよい。本発明の実施例における固定電圧ＶＣはランプ信号ＲＡＭＰと同じであってもよい。

【0036】

第２入力端Ｎ２は第２出力端ＯＵＴ２と第２スイッチＳ２を介して接続されてもよい。第２入力端Ｎ２は第２キャパシタＣ２を介してランプ信号を受信することができる。第２入力端Ｎ２は第３スイッチＳ３を介して定電圧ＶＡの印加を受けることができる。

【0037】

演算増幅器は第１入力端Ｎ１を介して変換ゲインが変更される画素信号ＳＩＧの入力を受けてもよい。演算増幅器は第２入力端Ｎ２を介して信号変換に用いられるランプ信号ＲＡＭＰの入力を受けてもよい。演算増幅器はインバース信号ＩＮＶに基づいて第１入力端Ｎ１と第２入力端Ｎ２の極性を変えることができる。

【0038】

図３には示されていないが、信号変換器１３０は演算増幅器とスイッチに印加される制御信号を生成する信号管理部を含んでもよい。本発明の実施例における信号管理部は画素信号ＳＩＧの変換ゲインの変更に対応してインバース信号ＩＮＶを生成することができる。信号管理部はインバース信号ＩＮＶを演算増幅器に伝達することができる。信号管理部は制御回路から画素信号ＳＩＧの変換ゲインが低い変換ゲインであるか、または高い変換ゲインであるかを示す信号を受信することができる。信号管理部は制御回路から受信した信号に基づいてインバース信号ＩＮＶとスイッチに印加される制御信号を生成することができる。

【0039】

本発明の他の実施例では、演算増幅器とスイッチに印加される制御信号は制御回路によって生成されてもよい。制御回路は画素アレイで生成される画素信号ＳＩＧの変換ゲインの変更に対応してインバース信号ＩＮＶを生成することができる。制御回路は生成したインバース信号ＩＮＶを演算増幅器に伝達することができる。

【0040】

本発明の実施例における演算増幅器はインバース信号ＩＮＶがローであることに対応して第１入力端Ｎ１を負極に設定し、第２入力端Ｎ２を正極に設定することができる。演算増幅器はインバース信号ＩＮＶがローであることに対応して第１出力端ＯＵＴ１に信号を出力することができる。

【0041】

逆に、演算増幅器はインバース信号ＩＮＶがハイであることに対応して第１入力端Ｎ１を正極に設定し、第２入力端Ｎ２を負極に設定してもよい。演算増幅器はインバース信号ＩＮＶがハイであることに対応して第２出力端ＯＵＴ２に信号を出力することができる。

【0042】

本発明の実施例において、第４スイッチＳ４は常にオープン状態を保持することができる。第１キャパシタＣ１は第１入力端Ｎ１の電圧を貯蔵することができる。第２キャパシタＣ２は第２入力端Ｎ２の電圧を貯蔵することができる。信号管理部は第１スイッチＳ１と第３スイッチＳ３を動作させるリセット信号を生成することができる。第１スイッチＳ１と第３スイッチＳ３がクローズ状態であれば、第１キャパシタＣ１はランプ信号ＲＡＭＰに対応するオフセット電圧を貯蔵することができる。

【0043】

本発明の実施例では、画素信号ＳＩＧの変換ゲインが変更されることができる。画素信号ＳＩＧの変換ゲインが低い変換ゲインから高い変換ゲインに変更されると、画素信号ＳＩＧの電圧は低くなることができる。第１入力端Ｎ１の電圧は画素信号ＳＩＧの電圧に応じて降下することができる。第１入力端Ｎ１の電圧が変わるにもかかわらず、第２入力端Ｎ２と第２キャパシタＣ２の電圧が同一に保持されることができる。これにより、画素信号ＳＩＧをデジタル信号に変換する信号変換器１３０の精度が減少することがある。これを防止するために、画素信号ＳＩＧの変換ゲインに応じて第２キャパシタＣ２の電圧を変更する必要がある。

【0044】

信号管理部は画素信号ＳＩＧの変換ゲインの増加に対応してインバース信号ＩＮＶと第２スイッチＳ２を制御する降下信号を生成することができる。信号管理部は画素信号ＳＩＧの変換ゲインが低い変換ゲインから高い変換ゲインに変わることに対応して、インバース信号ＩＮＶをハイに変更し、第２スイッチを動作させることができる。

【0045】

演算増幅器はインバース信号ＩＮＶがハイであることに対応して第１入力端Ｎ１と第２入力端Ｎ２の極性を変更し、第２出力端ＯＵＴ２に信号を出力することができる。演算増幅器の出力は第２スイッチＳ２を介して第２入力端Ｎ２にフィードバックされることができる。このとき、演算増幅器の出力は第１入力端Ｎ１の電圧と同じであってもよい。第２キャパシタＣ２はフィードバックされる演算増幅器の出力を貯蔵することができる。第２キャパシタＣ２は第１入力端Ｎ１の降下した電圧を貯蔵することができる。

【0046】

信号管理部は第２入力端Ｎ２の電圧が第１入力端Ｎ１の電圧と等しくなることに対応して第２スイッチＳ２をオープンさせることができる。信号管理部は第２スイッチＳ２がオープンされ一定時間が経過すると、インバース信号ＩＮＶをローに変更することができる。インバース信号ＩＮＶがローになると、演算増幅器は第１入力端Ｎ１と第２入力端Ｎ２の極性を再変更することができる。演算増幅器はインバース信号ＩＮＶがローのときだけカウンタに信号を出力することができる。信号変換器１３０はインバース信号ＩＮＶがローのときだけ画素信号ＳＩＧをデジタル信号に変換した画素値を出力することができる。

【0047】

図４は本発明の実施例による信号変換過程を説明するためのタイミング図である。

【0048】

図４を参照すると、演算増幅器はランプ信号に基づいて画素信号をデジタル信号に変換することができる。図４は図３の信号変換器１３０に印加される制御信号、画素信号ＳＩＧ、ランプ信号ＲＡＭＰ、第１入力端Ｎ１の電圧及び第２入力端Ｎ２の電圧を示すことができる。図４では、ｔ１時点の前に演算増幅器がリセットされたと仮定することができる。第１キャパシタＣ１はランプ信号ＲＡＭＰに対応するオフセット電圧を貯蔵することができる。

【0049】

ｔ１時点の前から変更信号ＤＣＧがハイであるため、画素信号ＳＩＧの変換ゲインは低い変換ゲインであることができる。インバース信号ＩＮＶがローであるため、第１入力端Ｎ１は負極であり、第２入力端Ｎ２は正極であることができる。

【0050】

第１入力端Ｎ１の電圧は画素信号ＳＩＧと第１キャパシタＣ１に貯蔵された電圧に応じて決められてもよい。同様に、第２入力端Ｎ２の電圧はランプ信号ＲＡＭＰと第２キャパシタＣ２に貯蔵された電圧に応じて決められてもよい。

【0051】

ランプ信号ＲＡＭＰはｔ１時点からｔ２時点の間で第１ランプ波形となることができる。第１ランプ波形は画素信号ＳＩＧのリセット信号に対応するランプ波形であることができる。カウンタは演算増幅器の出力に基づいてｔ１時点からｔ２時点の間時間を量子化することによって、低い変換ゲインに対応する画素信号ＳＩＧを第１変換値に変換することができる。第１変換値は低い変換ゲインのリセット信号が変換されたデジタル信号であってもよい。信号変換器１３０は第１ランプ波形に基づいて画素信号ＳＩＧを第１変換値に変換することができる。

【0052】

ランプ信号ＲＡＭＰはｔ２時点からｔ６時点まで初期レベルを保持することができる。変換信号ＤＣＧはｔ３時点でローに変更されることができる。画素信号ＳＩＧは変換信号ＤＣＧがローであるｔ３時点からｔ１３時点まで高い変換ゲインに対応するアナログ信号であってもよい。画素の変換ゲインに対応するキャパシタンス値はｔ３時点で減少することができる。キャパシタンス値が減少することによって画素信号の電圧が低くなる電圧降下が発生し得る。第１入力端Ｎ１の電圧も画素信号ＳＩＧの電圧が低くなることによって降下し得る。第３スイッチＳ３はｔ３時点までクローズ状態を保持することができる。第３スイッチＳ３の動作に応じてｔ３時点まで第２入力端Ｎ２にはランプ信号ＲＡＭＰが印加されることができる。第２キャパシタＣ２は第２入力端Ｎ２の電圧を貯蔵することができる。

【0053】

画素信号ＳＩＧの変換ゲインはｔ３時点で増加して画素信号ＳＩＧの電圧は低くなるが、ランプ信号ＲＡＭＰは変換ゲインに応じて変更しないため、高い変換ゲインに対応する画素信号ＳＩＧをデジタル信号に変換するとき、精度が減少することがある。本発明の実施例において、演算増幅器は第１入力端Ｎ１と第２入力端Ｎ２の極性を変更することによって、変換ゲインの変更に応じて第２キャパシタＣ２に貯蔵される電圧を変更することができる。

【0054】

インバース信号ＩＮＶはｔ４時点からｔ６時点までハイ値を保持し、第２スイッチＳ２はｔ４時点からｔ５時点までクローズ状態を保持することができる。演算増幅器はインバース信号ＩＮＶがハイであることに対応して第１入力端Ｎ１の極性を正極に設定し、第２入力端Ｎ２の極性を負極に設定することができる。演算増幅器は第２スイッチＳ２の動作に応じて、ｔ４時点からｔ５時点まで第１入力端Ｎ１を介して画素信号ＳＩＧの入力を受け、出力信号を第２入力端Ｎ２にフィードバックすることができる。第２キャパシタＣ２は第２入力端Ｎ２の電圧を貯蔵することができる。第２キャパシタＣ２は変換ゲインの変更に応じて降下した第１入力端Ｎ１の電圧を貯蔵することができる。第１入力端Ｎ１と第２入力端Ｎ２の電圧はｔ５時点以降から同じであってもよい。

【0055】

ランプ信号ＲＡＭＰはｔ７時点からｔ８時点の間で第１ランプ波形となることができる。第１ランプ波形は画素信号ＳＩＧのリセット信号に対応するランプ波形であることができる。カウンタは演算増幅器の出力に基づいてｔ７時点からｔ８時点の間時間を量子化することによって、高い変換ゲインに対応する画素信号ＳＩＧを第２変換値に変換することができる。第２変換値は高い変換ゲインのリセット信号が変換されたデジタル信号であってもよい。信号変換器１３０は第１ランプ波形に基づいて画素信号ＳＩＧを第２変換値に変換することができる。

【0056】

伝送信号ＴＸはｔ９時点からｔ１０時点の間ハイであることができる。伝送信号ＴＸがハイであることに対応して、光検知器で発生した光電荷がストレージキャパシタに伝送されることができる。ストレージキャパシタに貯蔵された光電荷に応じて画素信号ＳＩＧと第１入力端Ｎ１の電圧が減少することができる。

【0057】

ランプ信号ＲＡＭＰはｔ１１時点からｔ１２時点の間で第２ランプ波形となることができる。第２ランプ波形は画素信号ＳＩＧのノーマル信号に対応するランプ波形であることができる。第２ランプ波形の大きさは第１ランプ波形の大きさより大きくてもよい。カウンタは演算増幅器の出力に基づいてｔ１１時点からｔ１２時点の間時間を量子化することによって、高い変換ゲインに対応する画素信号ＳＩＧを第３変換値に変換することができる。第３変換値は高い変換ゲインのノーマル信号が変換されたデジタル信号であってもよい。信号変換器１３０は第２ランプ波形に基づいて画素信号ＳＩＧを第３変換値に変換することができる。高い変換ゲインに対応する画素値は第３変換値から第２変換値を差し引いて生成されることができる。

【0058】

変換信号ＤＣＧはｔ１３時点以降ハイであることができる。変換信号ＤＣＧに応じて画素信号ＳＩＧの変換ゲインは低い変換ゲインに変更されることができる。伝送信号ＴＸはｔ１３時点からｔ１４時点の間ハイであることができる。伝送信号ＴＸがハイであることに対応して、光検知器で発生した光電荷がストレージキャパシタに伝送されることができる。ストレージキャパシタのキャパシタンス値が増加するため、画素信号ＳＩＧと第１入力端Ｎ１の電圧は増加することができる。

【0059】

第３スイッチＳ３はｔ１３時点以降クローズ状態を保持することができる。第３スイッチＳ３の動作に応じて第２入力端Ｎ２にランプ信号ＲＡＭＰが印加されることができる。第２キャパシタＣ２は第２入力端Ｎ２の電圧を貯蔵することができる。第２キャパシタＣ２に貯蔵された電圧は高い変換ゲインに応じて降下した電圧ではない低い変換ゲインに応じて回復された電圧であってもよい。

【0060】

ランプ信号ＲＡＭＰはｔ１５時点からｔ１６時点の間で第２ランプ波形となることができる。第２ランプ波形は画素信号ＳＩＧのノーマル信号に対応するランプ波形であることができる。カウンタは演算増幅器の出力に基づいてｔ１５時点からｔ１６時点の間時間を量子化することによって、低い変換ゲインに対応する画素信号ＳＩＧを第４変換値に変換することができる。第４変換値は低い変換ゲインのノーマル信号が変換されたデジタル信号であってもよい。信号変換器１３０は第２ランプ波形に基づいて画素信号ＳＩＧを第４変換値に変換することができる。低い変換ゲインに対応する画素値は第４変換値から第１変換値を差し引いて生成されることができる。

【0061】

図５は本発明の他の実施例による信号変換器を説明するための回路図である。

【0062】

図５を参照すると、信号変換器１３０は画素信号をランプ信号と比較してデジタル信号に変換することができる。信号変換器１３０は演算増幅器と、演算増幅器の入力端の電圧を貯蔵するキャパシタと、演算増幅器の入力端に印加される信号を調整するスイッチと、カウンタと、を含んでもよい。カウンタは演算増幅器の第１出力端ＯＵＴ１から受信した信号をデジタル信号に変換することができる。信号変換器１３０はアナログタイプの画素の出力信号ＳＩＧをデジタル信号に変換して出力することができる。信号変換器１３０の出力はＤＯＵＴを介して出力されることができる。

【0063】

演算増幅器は第１入力端Ｎ１と第２入力端Ｎ２を介して入力された信号を比較して第１出力端ＯＵＴ１または第２出力端ＯＵＴ２を介して出力することができる。本発明の実施例では、第１入力端Ｎ１は第１出力端ＯＵＴ１と第１スイッチＳ１を介して接続されてもよい。第１スイッチＳ１がクローズ状態であれば、第１出力端ＯＵＴ１の出力信号が第１入力端Ｎ１にフィードバックされることができる。第１スイッチＳ１がオープン状態であれば、第１出力端は画素信号がデジタル信号に変更された画素値を出力することができる。第１入力端Ｎ１は第１キャパシタＣ１を介して画素信号ＳＩＧを受信することができる。第１キャパシタＣ１は第１入力端Ｎ１の電圧を貯蔵することができる。

【0064】

第２入力端Ｎ２は、ランプ信号ＲＡＭＰを受信する第３キャパシタＣ２１と接続された第１パスまたはランプ信号ＲＡＭＰを受信する第４キャパシタＣ２２と接続された第２パスと接続されてもよい。演算増幅器は変更信号ＤＣＧを制御回路から受信することができる。演算増幅器は変更信号ＤＣＧに基づいて第１パス及び第２パスの活性有無を決めることができる。本発明の実施例では、変更信号ＤＣＧが低い変換ゲインを示すと、第１パスが活性化され、第２パスは不活性化されることができる。逆に、変更信号ＤＣＧが高い変換ゲインを示すと、第２パスが活性化され、第１パスが不活性化されることができる。

【0065】

第２入力端Ｎ２は第１臨時ノードＮ２１を介して第１パスと接続されてもよい。第２入力端Ｎ２は第２臨時ノードＮ２２を介して第１パスと接続されてもよい。第１パスと第２パスは相補的な関係であり、第１パスと第２パスは同時に活性化できない。

【0066】

定電圧ＶＡは第３スイッチＳ３を介して第１臨時ノードＮ２１に印加されてもよい。第１パスが活性化状態で、第３スイッチＳ３がクローズ状態であれば、定電圧ＶＡが第２入力端Ｎ２に印加されることができる。本発明の実施例では、定電圧ＶＡは演算増幅器のリセット電圧であってもよい。演算増幅器のリセット電圧はランプ信号ＲＡＭＰに対応するオフセット電圧であってもよい。第３キャパシタＣ２１は第１臨時ノードＮ２１の電圧を貯蔵することができる。本発明の実施例において、第３キャパシタＣ２１は低い変換ゲインに対応する第１オフセット電圧を貯蔵することができる。

【0067】

第２臨時ノードＮ２２は第２スイッチＳ２を介して第２出力端ＯＵＴ２と接続されてもよい。第２パスが活性化状態で、第２スイッチＳ２がクローズ状態であれば、第２出力端ＯＵＴ２の電圧が第２入力端Ｎ２に印加されることができる。第４キャパシタＣ２２は第２臨時ノードＮ２２の電圧を貯蔵することができる。本発明の実施例において、第４キャパシタＣ２２は高い変換ゲインに対応する第２オフセット電圧を貯蔵することができる。

【0068】

演算増幅器はインバース信号ＩＮＶに基づいて第１入力端Ｎ１と第２入力端Ｎ２の極性を変更することができる。演算増幅器の極性変更及びインバース信号ＩＮＶと信号変換器１３０に含まれるスイッチを制御する制御信号に対する説明は図３の演算増幅器の説明に対応することができる。

【0069】

図６は本発明の他の実施例による信号変換過程を説明するためのタイミング図である。

【0070】

図６を参照すると、信号変換器１３０はランプ信号に基づいて画素信号をデジタル信号に変換することができる。図６は図５の信号変換器１３０に印加される制御信号、画素信号ＳＩＧ、及びランプ信号ＲＡＭＰを示すことができる。図６ではｔ１時点の前に演算増幅器がリセットされたと仮定することができる。第１キャパシタＣ１はランプ信号ＲＡＭＰに対応するオフセット電圧を貯蔵することができる。

【0071】

図６において、第１期間Ｐ１はｔ１時点からｔ３時点までの期間であり、第３期間Ｐ３はｔ１３時点からｔ１７時点までの期間であることができる。第１期間Ｐ１と第３期間Ｐ３は変更信号ＤＣＧがハイの期間であることができる。第１期間Ｐ１と第３期間Ｐ３の間に第１パスが活性化され、第２パスは不活性化されることができる。第２期間Ｐ２はｔ３時点からｔ１３時点までの期間であることができる。第２期間Ｐ２は変更信号ＤＣＧがローの期間であることができる。第２期間Ｐ２の間に第２パスが活性化され、第１パスは不活性化されることができる。

【0072】

ｔ１時点の前から変更信号ＤＣＧがハイであるため、画素信号ＳＩＧの変換ゲインは低い変換ゲインであることができる。インバース信号ＩＮＶがローであるため、第１入力端Ｎ１は負極であり、第２入力端Ｎ２は正極であることができる。

【0073】

第１入力端Ｎ１の電圧は画素信号ＳＩＧと第１キャパシタＣ１に貯蔵された電圧に応じて決められてもよい。第１期間Ｐ１の間に第１パスのみが活性化されるため、第１臨時ノードＮ２１の電圧が第２入力端Ｎ２に印加されることができる。

【0074】

ランプ信号ＲＡＭＰはｔ１時点からｔ２時点の間で第１ランプ波形となることができる。第１ランプ波形は画素信号ＳＩＧのリセット信号に対応するランプ波形であることができる。カウンタは演算増幅器の出力に基づいてｔ１時点からｔ２時点の間時間を量子化することによって、低い変換ゲインに対応する画素信号ＳＩＧを第１変換値に変換することができる。第１変換値は低い変換ゲインのリセット信号が変換されたデジタル信号であってもよい。信号変換器１３０は第１ランプ波形に基づいて画素信号ＳＩＧを第１変換値に変換することができる。

【0075】

ランプ信号ＲＡＭＰはｔ２時点からｔ６時点まで初期レベルを保持することができる。変換信号ＤＣＧがｔ３時点でローに変更されるため、第１パスは不活性化され、第２パスが活性化されることができる。第２パスが活性化されるため、第２臨時ノードＮ２２の電圧が第２入力端Ｎ２に印加されることができる。

【0076】

画素信号ＳＩＧは変換信号ＤＣＧがローである第２期間Ｐ２の間高い変換ゲインに対応するアナログ信号であってもよい。画素の変換ゲインに対応するキャパシタンス値はｔ３時点で減少することができる。キャパシタンス値が減少することによって画素信号の電圧が低くなる電圧降下が発生することがある。第１入力端Ｎ１の電圧も画素信号ＳＩＧの電圧が低くなるにつれて降下することができる。第１キャパシタＣ１は第１入力端Ｎ１の降下した電圧を貯蔵することができる。

【0077】

インバース信号ＩＮＶはｔ４時点からｔ６時点までハイ値を保持し、第２スイッチＳ２はｔ４時点からｔ５時点までクローズ状態を保持することができる。演算増幅器はインバース信号ＩＮＶがハイであることに対応して第１入力端Ｎ１の極性を正極に設定し、第２入力端Ｎ２の極性を負極に設定することができる。演算増幅器は第２スイッチＳ２の動作に応じて、ｔ４時点からｔ５時点まで第１入力端Ｎ１を介して画素信号ＳＩＧの入力を受け、出力信号を第２入力端Ｎ２にフィードバックすることができる。第４キャパシタＣ２２は第２入力端Ｎ２の電圧を貯蔵することができる。第４キャパシタＣ２２は変換ゲインの変更に応じて降下した第１入力端Ｎ１の電圧を貯蔵することができる。

【0078】

本発明の実施例では、第３キャパシタＣ２１は定電圧ＶＡに対応する第１オフセット電圧を貯蔵し、第３キャパシタＣ２１に貯蔵された第１オフセット電圧は低い変換ゲインに対応する画素信号ＳＩＧをデジタル信号に変換するのに用いられるランプ信号ＲＡＭＰの電位を調整するときに用いられてもよい。第４キャパシタＣ２２は変換ゲインの増加に応じて降下した画素信号ＳＩＧの電圧に対応する第２オフセット電圧を貯蔵し、第２オフセット電圧は高い変換ゲインに対応する画素信号ＳＩＧをデジタル信号に変換するのに用いられるランプ信号ＲＡＭＰの電位を調整するときに用いられてもよい。演算増幅器は画素信号ＳＩＧの変換ゲインに応じて第２入力端Ｎ２に接続されたパスの活性化有無を決めることができる。

【0079】

ランプ信号ＲＡＭＰはｔ７時点からｔ８時点の間で第１ランプ波形となることができる。第１ランプ波形は画素信号ＳＩＧのリセット信号に対応するランプ波形であることができる。カウンタは演算増幅器の出力に基づいてｔ７時点からｔ８時点の間時間を量子化することによって、高い変換ゲインに対応する画素信号ＳＩＧを第２変換値に変換することができる。第２変換値は高い変換ゲインのリセット信号が変換されたデジタル信号であってもよい。信号変換器１３０は第１ランプ波形に基づいて画素信号ＳＩＧを第２変換値に変換することができる。

【0080】

伝送信号ＴＸはｔ９時点からｔ１０時点の間ハイであることができる。伝送信号ＴＸがハイであることに対応して、光検知器で発生した光電荷がストレージキャパシタに伝送されることができる。ストレージキャパシタに貯蔵された光電荷に応じて画素信号ＳＩＧと第１入力端Ｎ１の電圧が減少することができる。

【0081】

ランプ信号ＲＡＭＰはｔ１１時点からｔ１２時点の間で第２ランプ波形となることができる。第２ランプ波形は画素信号ＳＩＧのノーマル信号に対応するランプ波形であることができる。第２ランプ波形の大きさは第１ランプ波形の大きさより大きくてもよい。カウンタは演算増幅器の出力に基づいてｔ１１時点からｔ１２時点の間時間を量子化することによって、高い変換ゲインに対応する画素信号ＳＩＧを第３変換値に変換することができる。第３変換値は高い変換ゲインのノーマル信号が変換されたデジタル信号であってもよい。信号変換器１３０は第２ランプ波形に基づいて画素信号ＳＩＧを第３変換値に変換することができる。高い変換ゲインに対応する画素値は第３変換値から第２変換値を差し引いて生成されることができる。

【0082】

変換信号ＤＣＧはｔ１３時点以降にハイであることができる。変換信号ＤＣＧがｔ１３時点でハイに変更されるため、第２パスは不活性化され、第１パスが再び活性化されることができる。第１パスが活性化されるため、第１臨時ノードＮ２１の電圧が第２入力端Ｎ２に印加されることができる。本発明の実施例では、第２入力端Ｎ２に印加される電圧は第３キャパシタＣ２１に貯蔵された電圧とランプ信号ＲＡＭＰの電圧に基づいて決められてもよい。

【0083】

変換信号ＤＣＧに応じて画素信号ＳＩＧの変換ゲインは低い変換ゲインに変更されることができる。伝送信号ＴＸはｔ１３時点からｔ１４時点の間ハイであることができる。伝送信号ＴＸがハイであることに対応して、光検知器で発生した光電荷がストレージキャパシタに伝送されることができる。ストレージキャパシタのキャパシタンス値が増加するため、画素信号ＳＩＧと第１入力端Ｎ１の電圧は増加することができる。

【0084】

ランプ信号ＲＡＭＰはｔ１５時点からｔ１６時点の間で第２ランプ波形となることができる。第２ランプ波形は画素信号ＳＩＧのノーマル信号に対応するランプ波形であることができる。カウンタは演算増幅器の出力に基づいてｔ１５時点からｔ１６時点の間時間を量子化することによって、低い変換ゲインに対応する画素信号ＳＩＧを第４変換値に変換することができる。第４変換値は低い変換ゲインのノーマル信号が変換されたデジタル信号であってもよい。信号変換器１３０は第２ランプ波形に基づいて画素信号ＳＩＧを第４変換値に変換することができる。低い変換ゲインに対応する画素値は第４変換値から第１変換値を差し引いて生成されることができる。

【0085】

図７は本発明の実施例による演算増幅器を説明するための回路図である。

【0086】

図７を参照すると、演算増幅器は出力端と接続された電流ミラー回路と、インバース信号ＩＮＶに基づいて出力信号を出力端のうち１つに伝達するスイッチ回路と、を含んでもよい。出力信号が出力される出力端に応じて演算増幅器の入力端の極性が変わることができる。本発明の実施例では、ＶＤＤ電圧とＶＳＳ電圧が演算増幅器に印加されることができる。ＶＤＤ電圧は定電圧であり、ＶＳＳ電圧は接地電圧であってもよい。ＶＳＳ電圧は第３トランジスタＴＲ３を介して印加されてもよい。第３トランジスタＴＲ３はゲート端子に印加されるＶＢ電圧に基づいて動作されてもよい。

【0087】

演算増幅器は複数のトランジスタを含んでもよい。演算増幅器は２つの入力トランジスタＴＩ１、ＴＩ２を含んでもよい。第１入力トランジスタＴＩ１のゲート端子は演算増幅器の第１入力端Ｎ１と接続されてもよい。第１入力トランジスタＴＩ１は第１トランジスタＴＲ１とカスケード接続されてもよい。第１トランジスタＴＲ１は演算増幅器の第１出力端ＯＵＴ１と接続されてもよい。第１出力端ＯＵＴ１は第１トランジスタＴＲ１、電流ミラー回路及びスイッチ回路と第１出力ノードＯ１を共有することができる。

【0088】

第２入力トランジスタＴＩ２のゲート端子は演算増幅器の第２入力端Ｎ２と接続されてもよい。第２入力トランジスタＴＩ２は第２トランジスタＴＲ２とカスケード接続されてもよい。第２トランジスタＴＲ２は演算増幅器の第２出力端ＯＵＴ２と接続されてもよい。第２出力端ＯＵＴ２は第２トランジスタＴＲ２、電流ミラー回路及びスイッチ回路と第２出力ノードＯ２を共有することができる。

【0089】

電流ミラー回路は２つの出力トランジスタＴＯ１、ＴＯ２を含んでもよい。２つの出力トランジスタＴＯ１、ＴＯ２はＰＭＯＳトランジスタであってもよい。第１出力トランジスタＴＯ１の一端は第１出力端ＯＵＴ１と接続され、第１出力トランジスタＴＯ１の他端は第２出力トランジスタＴＯ２の一端に接続されることができる。第１出力トランジスタＴＯ１と第２出力トランジスタＴＯ２が接続されたノードにＶＤＤ電圧が印加されることができる。第１出力トランジスタＴＯ１のゲート端子は第２出力トランジスタＴＯ２のゲート端子と接続されることができる。第１出力トランジスタＴＯ１と第２出力トランジスタＴＯ２のゲート端子は第１ノードＩＯを共有して接続されてもよい。電流ミラー回路は第１ノードＩＯに出力信号を出力することができる。

【0090】

スイッチ回路は２つのスイッチを含んでもよい。スイッチ回路に含まれたスイッチの動作は相反することができる。具体的には、１つのスイッチがクローズ状態であれば、他の１つのスイッチはオープン状態であってもよい。スイッチはインバース信号ＩＮＶと逆インバース信号ｎＩＮＶに応じて動作することができる。逆インバース信号ｎＩＮＶはインバース信号ＩＮＶとは異なる論理値を有することができる。例えば、インバース信号ＩＮＶがハイであれば、逆インバース信号ｎＩＮＶはローであってもよい。

【0091】

スイッチ回路は第１ノードＩＯを介して印加される出力信号を第１出力ノードＯ１または第２出力ノードＯ２に伝達することができる。スイッチ回路はインバース信号ＩＮＶがローのとき、第１出力ノードＯ１に出力信号を伝達し、演算増幅器は第１出力端ＯＵＴ１を介して出力信号を出力することができる。このとき、演算増幅器の第１入力端Ｎ１の極性は負極であり、第２入力端Ｎ２の極性は正極であってもよい。

【0092】

電流ミラー回路はスイッチ回路と接続されることができる。インバース信号ＩＮＶが印加されるスイッチは第１ノードＩＯを介して逆インバース信号ｎＩＮＶが印加されるスイッチと接続されることができる。インバース信号ＩＮＶが印加されるスイッチは第１出力トランジスタＴＯ１、第１トランジスタＴＲ１、及び第１出力端ＯＵＴ１と接続されてもよい。逆インバース信号ｎＩＮＶが印加されるスイッチは第２出力トランジスタＴＯ２、第２トランジスタＴＲ２、及び第２出力端ＯＵＴ２と接続されてもよい。

【0093】

第１トランジスタＴＲ１と第２トランジスタＴＲ２のゲート端子は第２ノードＶＧを介して互いに接続されることができる。演算増幅器は第１トランジスタＴＲ１と第２トランジスタＴＲ２に印加されるゲート電圧を調整するゲート電圧制御部を含んでもよい。ゲート電圧制御部は第２ノードＶＧに印加される電圧を制御することができる。

【0094】

ゲート電圧制御部は第２ノードＶＧに印加される第１トランジスタＴＲ１と第２トランジスタＴＲ２のゲート電圧を調整して演算増幅器の入出力電圧の許容範囲を変更することができる。演算増幅器の入出力電圧が許容範囲から外れると、演算増幅器は動作しない可能性がある。

【0095】

演算増幅器の入力電圧の動作最大値と演算増幅器の出力電圧の動作最小値は、第１トランジスタＴＲ１と第２トランジスタＴＲ２のゲート電圧に応じて決められてもよい。インバース信号ＩＮＶに応じて演算増幅器の入力端子の極性が変更され、演算増幅器の出力端子が変更され得るため、演算増幅器の正常的な動作のために入出力電圧の許容範囲が調整されることができる。

【0096】

ゲート電圧制御部は、インバース信号ＩＮＶがハイであることに対応して低い変換ゲインに対応する画素信号が入力されるときに提供されるゲート電圧よりさらに低いゲート電圧が第２ノードＶＧに印加されるように制御することができる。ゲート電圧制御部は、画素信号の変換ゲインが低い変換ゲインから高い変換ゲインに変化されたときに発生する電圧降下によって第１入力端Ｎ１の電圧が低くなり、インバース信号ＩＮＶによって第１入力端Ｎ１と第２入力端Ｎ２の極性が変更されても、演算増幅器の入出力電圧が動作許容範囲に含まれるように第２ノードＶＧに印加される第１トランジスタＴＲ１と第２トランジスタＴＲ２のゲート電圧を制御することができる。

【0097】

本発明の実施例では、第２ノードＶＧに印加される第１トランジスタＴＲ１と第２トランジスタＴＲ２のゲート電圧は演算増幅器に含まれたトランジスタの電圧及び画素信号の変換ゲインの変更によって発生した電圧降下のために減少した電圧サイズに基づいて決められてもよい。

【0098】

図８は本発明の他の実施例による演算増幅器を説明するための回路図である。

【0099】

図８を参照すると、変更信号ＤＣＧによって第２入力端Ｎ２の第１パスまたは第２パスの活性化有無が決められる演算増幅器が示されている。図８の演算増幅器の構成のうち、変更信号ＤＣＧによって第２入力端Ｎ２の第１パスまたは第２パスの活性化有無が決められる構成を除いた構成は図７の演算増幅器と同じであってもよい。

【0100】

演算増幅器は第２入力トランジスタＴＩ２と第３入力トランジスタＴＩ３を含んでもよい。第２入力トランジスタＴＩ２は変更信号ＤＣＧが印加されるスイッチとカスケード接続されてもよい。第２入力トランジスタＴＩ２のゲート端子は第１臨時ノードＮ２１と接続されてもよい。第３入力トランジスタＴＩ３は逆変更信号ｎＤＣＧが印加されるスイッチとカスケード接続されてもよい。第３入力トランジスタＴＩ３のゲート端子は第２臨時ノードＮ２２と接続されてもよい。

【0101】

変更信号ＤＣＧと逆変更信号ｎＤＣＧは互いに異なる論理値を有することができる。例えば、変更信号ＤＣＧがハイであれば、逆変更信号ｎＤＣＧはローであることができる。変更信号ＤＣＧがハイのとき、第２入力トランジスタＴＩ２が含まれた第１パスが活性化され、第３入力トランジスタＴＩ３が含まれた第２パスが不活性化されることができる。

【0102】

図９は本発明の実施例による信号変換方法を説明するためのフローチャートである。

【0103】

図９を参照すると、イメージセンサに含まれた信号変換器は、アナログタイプの画素信号をデジタルタイプの画素値に変換することができる。信号変換器に含まれた演算増幅器は信号変換に用いられるランプ信号に基づいて画素信号をデジタル信号に変換することができる。演算増幅器は画素信号の変換ゲインに応じてランプ信号のオフセット電圧を変更することにより、変換ゲインの変更にもかかわらず画素信号をデジタル信号に変換することができる。

【0104】

段階Ｓ９１０では、信号変換器は画素信号とランプ信号を受信することができる。画素で生成される画素信号はアナログ－デジタル変換に関する変換ゲインが変更されることができる。画素信号の変換ゲインはイメージセンサに入射する光が低照度であるか否かによって変わってもよい。本発明の実施例において、画素は第１変換ゲインまたは第２変換ゲインに対応する画素信号を生成することができる。第１変換ゲインは第２変換ゲインより小さくてもよい。第１変換ゲインは低い変換ゲインであり、第２変換ゲインは高い変換ゲインであってもよい。

【0105】

本発明の実施例では、画素に入射する光の強度が弱い場合、高い変換ゲインに対応する画素信号が出力されることができる。画素信号は演算増幅器の第１入力端に印加されることができる。演算増幅器の第２入力端にはランプ信号が印加されてもよい。

【0106】

段階Ｓ９２０では、演算増幅器に含まれた信号管理部は受信した画素信号の変換ゲインを判断することができる。本発明の実施例において、信号管理部は受信した画素信号の変換ゲインが第１変換ゲインであるか否かを決めることができる。受信した画素信号の変換ゲインが第１変換ゲインである場合、段階Ｓ９３１が行われ、受信した画素信号の変換ゲインが第１変換ゲインでない場合は段階Ｓ９４１が行われることができる。画素信号の変換ゲインに応じて後に生成されるインバース信号の論理値とオフセットキャパシタに貯蔵されるオフセット電圧が変わってもよい。段階Ｓ９２０において信号管理部が受信した画素信号の変換ゲインが第１変換ゲインであるか否かを判断するのは、本発明の一実施例に過ぎず、これに限定されない。例えば、信号管理部は受信した画素信号の変換ゲインが第２変換ゲインであるか否かを判断し、判断結果に応じて段階Ｓ９３１または段階Ｓ９４１が行われてもよい。

【0107】

段階Ｓ９３１では、信号管理部は第１変換ゲインに対応する画素信号の受信に対応して第１論理値を有するインバース信号を生成することができる。一方、段階Ｓ９４１における信号管理部は第２変換ゲインに対応して第２論理値を有するインバース信号を生成することができる。本発明の実施例では、第１論理値はハイであり、第２論理値はローであってもよい。インバース信号は演算増幅器に伝達されることができる。

【0108】

段階Ｓ９３３では、演算増幅器は第１論理値を有するインバース信号に基づいて演算増幅器の入力端の極性を決めることができる。本発明の実施例では、演算増幅器は第１論理値を有するインバース信号の受信に対応して第１入力端の極性を負極に設定し、第２入力端の極性を正極に設定することができる。

【0109】

一方、段階Ｓ９４３では、演算増幅器は第２論理値を有するインバース信号に基づいて演算増幅器の入力端の極性を決めることができる。演算増幅器は第２論理値を有するインバース信号の受信に対応して第１入力端の極性を正極に設定し、第２入力端の極性を負極に変更することができる。

【0110】

演算増幅器の入力端の極性に応じて演算増幅器の出力端のうち有効な出力を出力する出力端が変更されることができる。演算増幅器は第１論理値を有するインバース信号の受信に対応して第１出力端を介して画素値を出力することができる。本発明の実施例では、演算増幅器が第２論理値を有するインバース信号を受信することに対応して演算増幅器の第２出力端が活性化されることができる。演算増幅器の第２出力端は第２入力端に接続されるだけで、カウンタと接続されなくてもよい。演算増幅器は第２論理値を有するインバース信号の受信に対応してカウンタに画素値を出力しなくてもよい。

【0111】

段階Ｓ９３５では、信号変換器は画素信号の変換ゲインに応じて決められるオフセット電圧を演算増幅器の第２入力端と接続されたオフセットキャパシタに貯蔵することができる。本発明の実施例において、信号変換器は第１変換ゲインに対応する画素信号に基づいて第１オフセット電圧を決めることができる。信号変換器は第１オフセット電圧をオフセットキャパシタに貯蔵することができる。

【0112】

一方、段階Ｓ９４５では、信号変換器は第１変換ゲインが第２変換ゲインに変更されることに対応して、第２変換ゲインに対応する画素信号に応じて降下した第１入力端の電圧に基づいて第２オフセット電圧を決めることができる。信号変換器は第２オフセット電圧をオフセットキャパシタに貯蔵することができる。

【0113】

信号変換器は第２オフセット電圧をオフセットキャパシタに貯蔵した後、演算増幅器の極性を再び変更することができる。信号変換器は第１入力端を負極に再設定し、第２入力端を負極に再設定することができる。

【0114】

段階Ｓ９５０では、信号変換器はアナログタイプの画素信号をデジタル信号に変換することができる。信号変換器はオフセットキャパシタに貯蔵されたオフセット電圧に基づいて画素信号をデジタル信号に変換することができる。信号変換器は第２入力端にランプ波形が印加されることに対応して時間を量子化して画素信号をデジタル信号に変換することができる。本発明の実施例では、第２入力端に印加されるランプ波形の中心電圧がオフセット電圧に応じて変わることができる。

【0115】

信号変換器は第１変換ゲインに対応する画素信号のリセットレベルに対してアナログ－デジタル信号変換を行い、第１変換値を算出することができる。信号変換器は変換ゲインが第２変換ゲインに変更された画素信号のリセットレベルに対してアナログ－デジタル信号変換を行い、第２変換値を算出することができる。画素は伝送信号に応じてノーマル画素信号を出力することができる。信号変換器は第２変換ゲインに対応するノーマル画素信号に対する信号変換を行い、第３変換値を算出することができる。信号変換器は変換ゲインが第１変換ゲインに変更されたノーマル画素に対する信号変換を行い、第４変換値を算出することができる。信号変換器は第４変換値から第１変換値を差し引いて第１変換ゲインに対応する画素値を算出することができる。信号変換器は第３変換値から第２変換値を差し引いて第２変換ゲインに対応する画素値を算出することができる。

【0116】

アナログタイプの画素信号をデジタルタイプの画素値に変換する方法の説明は、図４及び図６の説明に対応することができる。

【0117】

図１０は本発明の実施例によるイメージセンサを含む電子装置を示すブロック図である。

【0118】

図１０を参照すると、電子装置２０００は、イメージセンサ２０１０、プロセッサ２０２０、記憶装置（ＳＴＯＲＡＧＥ ＤＥＶＩＣＥ）２０３０、メモリ装置（ＭＥＭＯＲＹ ＤＥＶＩＣＥ）２０４０、入力装置２０５０及び出力装置２０６０を含んでもよい。図１０には示されていないが、電子装置２０００はビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信するか、または他の電子機器と通信できるポート（ｐｏｒｔ）をさらに含んでもよい。

【0119】

イメージセンサ２０１０は入射光に相応するイメージデータを生成することができる。イメージデータはプロセッサ２０２０に伝達されて処理されてもよい。イメージセンサ２０１０はレンズを介して入力された（またはキャプチャされた（ｃａｐｔｕｒｅｄ））オブジェクトに対するイメージデータを生成することができる。レンズは光学系を形成する少なくとも１つのレンズを含んでもよい。

【0120】

イメージセンサ２０１０は複数の画素を含んでもよい。画素は低い変換ゲインまたは高い変換ゲインに対応する画素信号を出力することができる。画素が出力する画素信号はアナログ信号であってもよい。イメージセンサ２０１０はインバース信号に基づいて入力端の極性を変更する演算増幅器を含んでもよい。演算増幅器は信号変換に用いられるランプ信号と画素信号とを比較した比較信号を出力することができる。イメージセンサ２０１０に含まれたカウンタは演算増幅器の出力に基づいて画素信号をデジタル信号に変換することができる。イメージセンサ２０１０は画素信号の変換ゲインが変更されるとインバース信号を生成する信号管理部を含んでもよい。演算増幅器は画素信号の変換ゲインに応じて決められるオフセット電圧を演算増幅器の入力端と接続されたキャパシタに貯蔵することができる。

【0121】

出力装置２０６０はイメージデータを表示することができる。記憶装置２０３０はイメージデータを貯蔵することができる。プロセッサ２０２０はイメージセンサ２０１０、出力装置２０６０、及び記憶装置２０３０の動作を制御することができる。

【0122】

プロセッサ２０２０はイメージセンサ２０１０から受信する画素データを処理する演算を行い、処理されたイメージデータを出力するイメージ処理装置であってもよい。ここで、処理はＥＩＳ（Ｅｌｅｃｔｒｏｎｉｃ Ｉｍａｇｅ Ｓｔａｂｉｌｉｚａｔｉｏｎ）、補間、色調補正、画質補正、サイズ調整などであってもよい。

【0123】

プロセッサ２０２０はイメージセンサ２０１０とは独立したチップで具現されてもよい。例えば、プロセッサ２０２０はマルチチップパッケージ（ｍｕｌｔｉ－ｃｈｉｐ ｐａｃｋａｇｅ）で具現されることができる。本発明の他の実施例では、プロセッサ２０２０はイメージセンサ２０１０の一部として含まれて１つのチップで具現されてもよい。

【0124】

プロセッサ２０２０は電子装置２０００の動作を実行し、制御することができる。本発明の実施例によると、プロセッサ２０２０は、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、ＣＰＵ）、またはアプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ、ＡＰ）であってもよい。プロセッサ２０２０はアドレスバス（ａｄｄｒｅｓｓ ｂｕｓ）、制御バス（ｃｏｎｔｒｏｌ ｂｕｓ）及びデータバス（ｄａｔａ ｂｕｓ）を介して記憶装置２０３０、メモリ装置２０４０、入力装置２０５０及び出力装置２０６０に接続されて通信を行うことができる。

【0125】

記憶装置２０３０はフラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ；ＳＳＤ）、ハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ；ＨＤＤ）、シーディーロム（ＣＤ－ＲＯＭ）、及びあらゆる形態の不揮発性メモリ装置などを含んでもよい。

【0126】

メモリ装置２０４０は電子装置２０００の動作に必要なデータを貯蔵することができる。例えば、メモリ装置２０４０は動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）、静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）などの揮発性メモリ装置と、イーピーロム（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）、イーイーピーロム（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ；ＥＥＰＲＯＭ）及びフラッシュメモリ装置などの不揮発性メモリ装置と、を含んでもよい。プロセッサ２０２０はメモリ装置２０４０に貯蔵された命令語セットを実行してイメージセンサ２０１０及び出力装置２０６０を制御することができる。

【0127】

入力装置２０５０はキーボード、キーパッド、マウスなどの入力手段を含み、出力装置２０６０はプリンター、ディスプレイなどの出力手段を含んでもよい。

【0128】

イメージセンサ２０１０は様々な形態のパッケージで具現されてもよい。例えば、イメージセンサ２０１０の少なくとも一部の構成は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ－Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ－ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ－Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのパッケージを利用して具現されてもよい。

【0129】

一方、電子装置２０００はイメージセンサ２０１０を利用する全てのコンピューティングシステムと解釈してもよい。電子装置２０００はパッケージングされたモジュール、部品などの形態で具現されてもよい。例えば、電子装置２０００はデジタルカメラ、モバイル機器、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、タブレットＰＣ（ｔａｂｌｅｔ ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、ノート型パソコン（ｎｏｔｅｂｏｏｋ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＥＤＡ（ｅｎｔｅｒｐｒｉｓｅ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ウェアラブルデバイス（ｗｅａｒａｂｌｅ ｄｅｖｉｃｅ）、ブラックボックス、ロボット、自律走行車両などで具現されてもよい。

【0130】

本発明の範囲は上記した詳細な説明よりは添付の特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導出される全ての変更または変形された形態が本発明の範囲に含まれると解釈すべきである。

【符号の説明】

【0131】

１００ イメージセンサ
１１０ 画素アレイ
１２０ 制御回路
１３０ 信号変換器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】