特開 2024-67682 半導体装置の製造方法および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024067682

(43)【公開日】2024-05-17

(54)【発明の名称】半導体装置の製造方法および半導体装置

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240510BHJP

   H01L 21/316 20060101ALI20240510BHJP

   H01L 21/31 20060101ALI20240510BHJP

【ＦＩ】

H01L27/108 651

H01L21/316 X

H01L21/31 B

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2022177935

(22)【出願日】2022-11-07

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(74)【代理人】

【識別番号】100099944

【弁理士】

【氏名又は名称】高山 宏志

(72)【発明者】

【氏名】池尻 将拓

(72)【発明者】

【氏名】寺林 真輝

(72)【発明者】

【氏名】前川 浩治

(72)【発明者】

【氏名】秋山 浩二

【テーマコード（参考）】

5F045

5F058

5F083

【Ｆターム（参考）】

5F045AA06

5F045AA15

5F045AB31

5F045EE19

5F045HA16

5F058BA11

5F058BC03

5F058BF04

5F058BF29

5F058BF37

5F058BH01

5F083AD11

5F083GA06

5F083GA30

5F083JA39

5F083JA40

5F083JA60

5F083PR21

5F083PR22

5F083PR33

(57)【要約】

【課題】酸化物系高誘電率膜を用いたキャパシタの低ＣＥＴ化を実現することができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板上にＴｉ含有膜からなる下部電極を形成する工程と、下部電極の上にニオブ酸化膜を形成する工程と、ニオブ酸化膜の上に酸化物系高誘電率膜を形成する工程と、酸化物系高誘電率膜の上に上部電極を形成する工程と、アニールを行う工程とを有し、酸化物系高誘電率膜を形成する工程と、上部電極を形成する工程と、アニールを行う工程とを経ることにより、ニオブ酸化膜を、Ｎｂ_２Ｏ_５よりも酸化数の小さいニオブ酸化物を主体とする低酸化数ニオブ酸化膜に改質する。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板上にＴｉ含有膜からなる下部電極を形成する工程と、
前記下部電極の上にニオブ酸化膜を形成する工程と、
前記ニオブ酸化膜の上に酸化物系高誘電率膜を形成する工程と、
前記酸化物系高誘電率膜の上に上部電極を形成する工程と、
アニールを行う工程と、
を有し、
前記酸化物系高誘電率膜を形成する工程と、前記上部電極を形成する工程と、前記アニールを行う工程とを経ることにより、前記ニオブ酸化膜を、Ｎｂ_２Ｏ_５よりも酸化数の小さいニオブ酸化物を主体とする低酸化数ニオブ酸化膜に改質する、半導体装置の製造方法。

【請求項2】

前記下部電極を構成する前記Ｔｉ含有膜は、ＴｉＮ膜である、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記酸化物系高誘電率膜は、ＺｒＯ_２膜およびＨｆＯ_２膜のいずれかである、請求項１に記載の半導体装置の製造方法。

【請求項4】

前記酸化物系高誘電率膜は、原料ガスと酸化剤とを用いたＡＬＤまたはＣＶＤにより形成される、請求項１に記載の半導体装置の製造方法。

【請求項5】

前記酸化剤はＯ_３ガスである、請求項４に記載の半導体装置の製造方法。

【請求項6】

前記低酸化数ニオブ酸化膜の膜厚は、０．３～５ｎｍである、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。

【請求項7】

前記アニールは、還元雰囲気で行われる、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。

【請求項8】

前記半導体装置はＤＲＡＭのキャパシタである、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。

【請求項9】

基板と、
前記基板上に形成されたＴｉ含有膜からなる下部電極と、
容量膜である酸化物系高誘電率膜と、
前記下部電極と前記酸化物系高誘電率膜との間に設けられた、Ｎｂ_２Ｏ_５よりも酸化数の小さいニオブ酸化物を主体とする低酸化数ニオブ酸化膜と、
前記酸化物系高誘電率膜の上に形成された上部電極と、
を有する、半導体装置。

【請求項10】

前記下部電極を構成する前記Ｔｉ含有膜は、ＴｉＮ膜である、請求項９に記載の半導体装置。

【請求項11】

前記酸化物系高誘電率膜は、ＺｒＯ_２膜およびＨｆＯ_２膜のいずれかである、請求項９に記載の半導体装置。

【請求項12】

ＤＲＡＭのキャパシタとして用いられる、請求項９から請求項１１のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置の製造方法および半導体装置に関する。

【背景技術】

【0002】

ＤＲＡＭ等に用いられるキャパシタとしては、基板上に下部電極、誘電体膜、上部電極をその順で形成したものが用いられており、特許文献１には誘電体膜として酸化ジルコニウム等の酸化物系高誘電率膜を用いたキャパシタが記載されている。

【0003】

また、特許文献２には、タンタルオキサイドまたはニオブオキサイドを含む第１の誘電体膜と、下部電極と第１の誘電体膜との間に設けられた第２の誘電体膜と、第１の誘電体膜と上部電極との間に第３の誘電体膜とを有するものが記載されている。また、第２の誘電体膜と第３の誘電体膜としてジルコニウムオキサイド等を用いることが記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００１－１５２３３９号公報

【特許文献2】特開２００４－２６６００９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示は、酸化物系高誘電率膜を用いたキャパシタの低ＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ Ｅｑｕｉｖａｌｅｎｔ Ｔｈｉｃｋｎｅｓｓ；容量換算膜厚）化を実現することができる半導体装置の製造方法および半導体装置を提供する。

【課題を解決するための手段】

【0006】

本開示の一態様に係る半導体装置の製造方法は、基板上にＴｉ含有膜からなる下部電極を形成する工程と、前記下部電極の上にニオブ酸化膜を形成する工程と、前記ニオブ酸化膜の上に酸化物系高誘電率膜を形成する工程と、前記酸化物系高誘電率膜の上に上部電極を形成する工程と、前記酸化物系高誘電率膜を形成後にアニールを行う工程と、を有し、前記酸化物系高誘電率膜を形成する工程と、前記上部電極を形成する工程と、前記アニールを行う工程を経ることにより、前記ニオブ酸化膜を、Ｎｂ_２Ｏ_５よりも酸化数の小さいニオブ酸化物を主体とする低酸化数ニオブ酸化膜に改質する。

【発明の効果】

【0007】

本開示によれば、酸化物系高誘電率膜を用いたキャパシタの低ＣＥＴ化を実現することができる半導体装置の製造方法および半導体装置が提供される。

【図面の簡単な説明】

【0008】

【図1】一実施形態に係る半導体装置の製造方法を示すフローチャーである。

【図2】一実施形態に係る半導体装置の製造方法を示す工程断面図である。

【図3】実施形態の方法で得られたサンプル１と比較であるサンプル２のＣＥＴとリーク電流の結果を示す図である。

【図4】ＮｂＯｘ膜の膜厚とＣＥＴおよびリーク電流との関係を示す図である。

【図5】実施形態の方法で得られたサンプル１１～１４と比較であるサンプル１５のＣＥＴとリーク電流の結果を示す図である。

【発明を実施するための形態】

【0009】

以下、添付図面を参照して実施形態について説明する。
図１は一実施形態に係る半導体装置の製造方法を示すフローチャート、図２はその工程断面図である。

【0010】

本実施形態では、まず、基板１０１上にＴｉ含有膜からなる下部電極１０２を形成する（ステップＳＴ１、図２（ａ））。基板１０１は特に限定されないが、半導体基板、例えばＳｉ基板が例示される。Ｔｉ含有膜からなる下部電極１０２はＴｉＮ膜であってよい。下部電極１０２としては、ＴｉＮ膜の他に、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＭｅＮ（Ｍｅ：遷移金属）膜を用いることもできる。Ｔｉ含有膜からなる下部電極１０２は、ＣＶＤ、ＡＬＤ、ＰＶＤ（スパッタリング）により形成することができる。

【0011】

次に、Ｔｉ含有膜からなる下部電極１０２の上にニオブ酸化膜１０３を形成する（ステップＳＴ２、図２（ｂ））。ニオブ酸化膜１０３は、ＡＬＤ、ＣＶＤ、ＰＶＤ（スパッタリング）により形成することができる。ニオブ酸化膜１０３は、Ｎｂ_２Ｏ_５であってよい。ニオブ酸化膜１０３の膜厚は、０．３～５ｎｍの範囲であってよい。

【0012】

次に、ニオブ酸化膜１０３の上に容量膜として酸化物系高誘電率膜（酸化物系Ｈｉｇｈ－ｋ膜）１０４を形成する（ステップＳＴ３、図２（ｃ））。酸化物系Ｈｉｇｈ－ｋ膜１０４としては、ＺｒＯ_２膜やＨｆＯ_２膜を好適に用いることができる。また、ＴｉＯ_ｘ、ＴａＯ_ｘ、ＳＴＯ、ＢＴＯ、ＨｆＺｒＯ_ｘのような他の高誘電率酸化物を用いてもよい。酸化物系Ｈｉｇｈ－ｋ膜１０４は、ＡＬＤ、ＣＶＤ、ＰＶＤ（スパッタリング）により形成することができるが、ＡＬＤ、ＣＶＤ、特に、ＡＬＤが好適である。ＡＬＤやＣＶＤにより酸化物系Ｈｉｇｈ－ｋ膜１０４を形成する場合には、酸化物を構成する金属元素を含む原料ガスと、酸化剤例えばオゾン（Ｏ_３）ガスとが用いられる。

【0013】

次に、酸化物系Ｈｉｇｈ－ｋ膜１０４の上に上部電極１０５を形成する（ステップＳＴ４、図２（ｄ））。上部電極１０５はＴｉＮ膜であってよい。上部電極１０５としては、ＴｉＮ膜の他に、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＭｅＮ（Ｍｅ：遷移金属）膜、Ｗ膜、Ｍｏ膜、Ｒｕ膜を用いることもできる。上部電極１０６は、ＣＶＤ、ＡＬＤ、ＰＶＤ（スパッタリング）により形成することができる。

【0014】

酸化物系Ｈｉｇｈ－ｋ膜１０４を形成後にアニールを行う（ステップＳＴ５、図２（ｅ））。ステップＳＴ３の酸化物系Ｈｉｇｈ－ｋ膜１０４の形成、ステップＳＴ４の上部電極１０５の形成、およびステップＳＴ５のアニールを経ることにより、前記ニオブ酸化膜を、Ｎｂ_２Ｏ_５よりも酸化数の小さいニオブ酸化物を主体とする低酸化数ニオブ酸化膜に改質する。

【0015】

すなわち、ニオブ酸化膜１０３は、ステップＳＴ２で成膜された後、ステップＳＴ３の酸化物系Ｈｉｇｈ－ｋ膜１０４の形成、ステップＳＴ４の上部電極１０５の形成、および、ステップＳＴ５のアニールを経ることによって酸化数（価数）が変化し、結果的に低酸化数ニオブ酸化膜（ＮｂＯ_ｘ膜）１０６に改質される。

【0016】

ステップＳＴ５のアニールは、酸化物系Ｈｉｇｈ－ｋ膜１０４の結晶化のためのアニールのときに併せて行うことができる。また、このアニールは、上部電極１０５を形成する際に加熱をともなう場合には、その際の熱で行ってもよいし、上部電極１０５を形成する前または形成した後に行ってもよい。アニールの温度は、２５０～６００℃の範囲内であってよい。また、アニール時間は１２０ｍｉｎ以下であってよい。アニールの際の雰囲気としては還元雰囲気を用いることができ、例えば、Ｈ_２ガスを１～１００％含む還元雰囲気であってよい。アニール後に得られる低酸化数ニオブ酸化膜１０６の膜厚は、ニオブ酸化膜１０３の膜厚と同様、０．３～５ｎｍの範囲であってよい。低酸化数ニオブ酸化膜（ＮｂＯ_ｘ膜）１０６には、酸化物系Ｈｉｇｈ－ｋ膜１０４を構成する金属元素が若干含まれていてもよい。

【0017】

以上のようにして製造された半導体装置は、キャパシタ、典型的にはＤＲＡＭのキャパシタとして用いられ、図２（ｅ）に示すように、基板１０１と、Ｔｉ含有膜からなる下部電極１０２と、容量膜である酸化物系Ｈｉｇｈ－ｋ膜１０４と、低酸化数ニオブ酸化膜（ＮｂＯ_ｘ膜）１０６と、上部電極１０５と、を有する。Ｔｉ含有膜からなる下部電極１０２は基板１０１上に形成され、低酸化数ニオブ酸化膜（ＮｂＯ_ｘ膜）１０６は、下部電極１０２と酸化物系Ｈｉｇｈ－ｋ膜１０４との間に設けられる。

【0018】

本実施形態において、低酸化数ニオブ酸化膜（ＮｂＯ_ｘ膜）１０６は、酸素のバリア機能を有し、酸化物系Ｈｉｇｈ－ｋ膜１０４の形成時にＴｉ含有膜からなる下部電極１０２の酸化による界面ＴｉＯ_２膜の形成を抑制することができる。また、Ｎｂ_２Ｏ_５よりも酸化数の小さいニオブ酸化物（ＮｂＯｘ、ｘ＜２．５）は導電性を示し、誘電体が増加することによるＣＥＴの増加を生じさせない。このため、容量膜として酸化物系Ｈｉｇｈ－ｋ膜を用いたキャパシタの低ＣＥＴ化を実現することができ、ひいては、キャパシタの容量を増大させることができる。

【0019】

以下、詳細に説明する。
近時、ＬＳＩの高集積化、高速化が一層進み、ＬＳＩを構成する半導体素子のデザインルールが益々微細化しており、それにともなって、例えばＤＲＡＭに用いられるキャパシタの容量は減少傾向となり、キャパシタ容量の増加が求められる。特許文献１に示すような、上下電極間に誘電体膜としてＨｉｇｈ－ｋ膜であるＺｒＯ_２膜を単層で設けたキャパシタでは、ＺｒＯ_２膜の薄膜化によりＣＥＴを低減させてキャパシタ容量を増加させることはできる。しかし、下部電極として従来から多用されているＴｉＮ膜のようなＴｉ含有膜を用いた場合、酸化物系Ｈｉｇｈ－ｋ膜の形成時に下部電極が酸化してＴｉＯ_２膜が形成されることがある。特に、ＡＬＤにより酸化物系Ｈｉｇｈ－ｋ膜を形成する場合に、酸化剤として用いるＯ_３ガスによりＴｉＯ_２膜が厚く形成され、それによってＣＥＴが増大してしまう。一方、特許文献２には複数の誘電体膜を有するキャパシタが記載されているが、下部電極としてＴｉ含有膜を用いた場合のＴｉＯ_２膜によるＣＥＴ増大を抑制する点については何ら考慮していない。

【0020】

そこで、本実施形態では、Ｔｉ含有膜からなる下部電極１０２の上にニオブ酸化膜１０３を形成し、その上に酸化物系Ｈｉｇｈ－ｋ膜１０４を形成し、その後にアニールして、ニオブ酸化膜１０３を、Ｎｂ_２Ｏ_５よりも酸化数の小さいニオブ酸化物（ＮｂＯ_ｘ、ｘ＜２．５）を主体とする低酸化数ニオブ酸化膜１０６に改質する。

【0021】

低酸化数ニオブ酸化膜（ＮｂＯ_ｘ膜）１０６は、酸化物系Ｈｉｇｈ－ｋ膜１０４から下部電極１０２への酸素のバリア層として機能して、界面のＴｉＯ_２膜の形成を抑制するとともに、導電性であるため、その膜自体がＣＥＴを増加させることはない。

【0022】

すなわち、ニオブ酸化物のうち最も酸化数が大きい酸化物であるＮｂ_２Ｏ_５はバンドギャップが１．６～２．６ｅＶ（文献値）であり絶縁膜であるのに対し、Ｎｂ_２Ｏ_５よりも酸化数が小さくなると（ＮｂＯ_ｘ、ｘ＜２．５）、バンドギャップが低下し導電性となる。例えばＮｂＯ_２（ｘ＝２）のバンドギャップは０．３～０．４ｅＶ（文献値）であり、導電性を示す。

【0023】

このように、本実施形態では、下部電極としてＴｉ含有膜を用い、容量膜として酸化物系Ｈｉｇｈ－ｋ膜を用いたキャパシタにおいて、下部電極と酸化物系Ｈｉｇｈ－ｋ膜との間に酸素バリアとしてＮｂＯ_ｘ膜（ｘ＜２．５）を存在させるので、界面のＴｉＯ_２の形成が抑制される。また、ＮｂＯ_ｘ膜自体が導電性であるためＣＥＴが増加しない。このため、下部電極としてＴｉ含有膜を用い、容量膜として酸化物系Ｈｉｇｈ－ｋ膜を用いたキャパシタの低ＣＥＴ化を実現することができる。

【0024】

実際に本実施形態の半導体装置（キャパシタ）を製造して特性を把握した。ここでは、Ｓｉ基板上に形成されたＴｉＮ膜からなる下部電極の上に、厚さ１ｎｍのニオブ酸化膜（Ｎｂ_２Ｏ_５膜）を形成し、その上に厚さ５ｎｍのＺｒＯ_２膜を形成した。ＺｒＯ_２膜の形成後、ＴｉＮ膜からなる上部電極を形成し、さらにＨ_２ガス４％、Ｎ_２ガス９６％のフォーミングガスを用いて４００℃で１０ｍｉｎのアニール処理を行い、ニオブ酸化膜を、ＮｂＯ_ｘ（ｘ＜２．５）を主体とする低酸化数ニオブ酸化膜（ＮｂＯ_ｘ膜）に改質したサンプルを得た（サンプル１）。なお、サンプル１のＮｂＯ_ｘ膜の膜厚は、Ｎｂ_２Ｏ_５膜とほぼ同じ１ｎｍであった。また、比較として、Ｓｉ基板上に形成されたＴｉＮ膜からなる下部電極の上に、ニオブ酸化膜を形成せずに、サンプル１と同様に厚さ５ｎｍのＺｒＯ_２膜およびＴｉＮ膜からなる上部電極を形成し、同様にアニール処理を行い、サンプルを得た（サンプル２）。

【0025】

これらサンプル１、２についてＣＥＴとリーク電流を求めた。その結果を図３に示す。図３に示すように、本実施形態の方法で得られたサンプル１は、比較であるサンプル２に対してＣＥＴが約２０％低減した。サンプル１のリーク電流はサンプル２より若干高いものの、ＣＥＴの減少を考慮すると同等といえる範囲内である。

【0026】

次に、Ｓｉ基板上に形成されたＴｉＮ膜からなる下部電極の上に、厚さ１ｎｍ、５ｎｍ、１０ｎｍ、１５ｎｍのニオブ酸化膜（Ｎｂ_２Ｏ_５膜）を形成し、サンプル１と同様、その上に厚さ５ｎｍのＺｒＯ_２膜およびＴｉＮ膜からなる上部電極を形成し、その後アニールを行い、サンプルを作製した（サンプル１１、１２、１３、１４）。なお、サンプル１１、１２、１３、１４の改質後のＮｂＯ_ｘ膜の膜厚は、Ｎｂ_２Ｏ_５膜とほぼ同じ１ｎｍ、５ｎｍ、１０ｎｍ、１５ｎｍであった。また、Ｓｉ基板上に形成されたＴｉＮ膜からなる下部電極の上に、ニオブ酸化膜を形成せずに、厚さ５ｎｍのＺｒＯ_２膜およびＴｉＮ膜からなる上部電極を形成し、同様にアニール処理を行ったサンプルも作製した（サンプル１５）。これらサンプル１１～１５についてＣＥＴとリーク電流を求めた。

【0027】

図４は、サンプル１１～１５のＣＥＴとリーク電流の値から、ＮｂＯ_ｘ膜の膜厚とＣＥＴおよびリーク電流との関係を示したものである。この図に示すように、ＮｂＯ_ｘ膜の膜厚を増加させてもＣＥＴはほぼ一定であることがわかる。これは、ＮｂＯ_ｘ膜が導電性であることの証左である。また、ＣＥＴのみならず、リーク電流もＮｂＯ_ｘ膜の膜厚に対しほぼ一定であることがわかる。

【0028】

図５は、サンプル１１～１５のＣＥＴとリーク電流との関係を示す図である。図５の直線は、従来のＺｒＯ_２膜単膜のキャパシタのトレンドラインである。図５に示すように、ＮｂＯ_ｘ膜が存在しないサンプル１５に比べて、ＮｂＯｘ膜を形成したサンプル１１～１４は、ＣＥＴが２０％以上低減していることがわかる。また、サンプル１１～１４は、リーク電流がトレンドラインよりも若干上に存在しているが、トレンドラインと同等といえる範囲である。

【0029】

以上から、ＴｉＮ膜からなる下部電極と容量膜であるＺｒＯ_２膜の間にＮｂＯ_ｘ膜が存在することにより、リーク電流の実質的な増加をともなうことなく、ＣＥＴを大きく低減できることが確認された。

【0030】

以上、実施形態について説明したが、今回開示された実施形態は、全ての点において例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の特許請求の範囲およびその主旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。

【符号の説明】

【0031】

１０１；基板
１０２；Ｔｉ含有膜下部電極
１０３；ニオブ酸化膜
１０４；酸化物系高誘電率膜
１０５；上部電極
１０６；低酸化数ニオブ酸化膜（ＮｂＯ_ｘ膜）

【図1】

【図2】

【図3】

【図4】

【図5】