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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024068089
(43)【公開日】2024-05-17
(54)【発明の名称】ホール素子及びホールセンサ
(51)【国際特許分類】
H10N 52/80 20230101AFI20240510BHJP
G01R 33/07 20060101ALI20240510BHJP
H10N 52/00 20230101ALI20240510BHJP
H10N 52/01 20230101ALI20240510BHJP
【ＦＩ】
H10N52/80 D
G01R33/07
H10N52/00 P
H10N52/01
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023113479
(22)【出願日】2023-07-11
(31)【優先権主張番号】P 2022177860
(32)【優先日】2022-11-07
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】井上 仁人
(72)【発明者】
【氏名】服部 兼吾
【テーマコード（参考）】
2G017
5F092
【Ｆターム（参考）】
2G017AA02
2G017AC06
2G017AD53
5F092AA05
5F092AA15
5F092AB01
5F092AC02
5F092BA06
5F092BA08
5F092BA15
5F092BA19
5F092BA20
5F092BA23
5F092BA34
5F092BA35
5F092BE23
5F092BE27
5F092CA03
5F092CA09
5F092EA01
(57)【要約】
【課題】シート抵抗の変動を抑制し、感度補正を容易にする。
【解決手段】ホール素子１は、基板２、基板上で２次元電子ガス膜を形成する活性層３２、活性層に対してそれぞれ下側及び上側に積層される第１バッファ層３１及び第２バッファ層３３を含む積層体３、積層体上に形成された絶縁膜４、絶縁膜に設けられたコンタクトホールを介して活性層にそれぞれ接続する少なくとも２つの電極６ａ，６ｂを含み、少なくとも２つの電極のうちの一方の電極６ａが該コンタクトホール上から他方の電極６ｂに向かって絶縁膜上に延設される、複数の電極６ａ～６ｄを備える。２次元電子ガス膜－ＵＰ型のホール素子において、電極サイズを確保するために電極６ｂに向かって絶縁膜上に延設された電極６ａと活性層との間に絶縁膜を介することで、電極６ａから駆動電圧が膜厚方向に印加されて活性層のシート抵抗が変動するのを抑制することができる。
【選択図】図１Ｄ
【解決手段】ホール素子１は、基板２、基板上で２次元電子ガス膜を形成する活性層３２、活性層に対してそれぞれ下側及び上側に積層される第１バッファ層３１及び第２バッファ層３３を含む積層体３、積層体上に形成された絶縁膜４、絶縁膜に設けられたコンタクトホールを介して活性層にそれぞれ接続する少なくとも２つの電極６ａ，６ｂを含み、少なくとも２つの電極のうちの一方の電極６ａが該コンタクトホール上から他方の電極６ｂに向かって絶縁膜上に延設される、複数の電極６ａ～６ｄを備える。２次元電子ガス膜－ＵＰ型のホール素子において、電極サイズを確保するために電極６ｂに向かって絶縁膜上に延設された電極６ａと活性層との間に絶縁膜を介することで、電極６ａから駆動電圧が膜厚方向に印加されて活性層のシート抵抗が変動するのを抑制することができる。
【選択図】図１Ｄ
【特許請求の範囲】
【請求項1】
基板と、
前記基板上で２次元電子ガス膜を形成する活性層と、該活性層に対してそれぞれ下側及び上側に積層される第１バッファ層及び第２バッファ層と、を含む積層体と、
前記積層体上に形成された絶縁膜と、
前記絶縁膜に設けられたコンタクトホールを介して前記活性層にそれぞれ接続する少なくとも２つの電極を含み、該少なくとも２つの電極のうちの一方の電極が該コンタクトホール上から他方の電極に向かって前記絶縁膜上に延設される、複数の電極と、
を備えるホール素子。
前記基板上で２次元電子ガス膜を形成する活性層と、該活性層に対してそれぞれ下側及び上側に積層される第１バッファ層及び第２バッファ層と、を含む積層体と、
前記積層体上に形成された絶縁膜と、
前記絶縁膜に設けられたコンタクトホールを介して前記活性層にそれぞれ接続する少なくとも２つの電極を含み、該少なくとも２つの電極のうちの一方の電極が該コンタクトホール上から他方の電極に向かって前記絶縁膜上に延設される、複数の電極と、
を備えるホール素子。
【請求項2】
前記活性層は、インジウム砒素を含み、前記第１バッファ層及び前記第２バッファ層の少なくとも一方はＡｌＧａＡｓＳｂを含む、請求項１に記載のホール素子。
【請求項3】
前記活性層は、ガリウム砒素を含み、前記第１バッファ層及び前記第２バッファ層の少なくとも一方はＡｌＧａＡｓを含む、請求項１に記載のホール素子。
【請求項4】
前記絶縁膜は、前記積層体上に配置される誘電体膜と該誘電体膜の上面を覆う保護膜とを含む、請求項１に記載のホール素子。
【請求項5】
前記誘電体膜は、前記保護膜より小さい誘電率を有し且つ前記保護膜より大きい膜厚を有する、請求項４に記載のホール素子。
【請求項6】
前記保護膜は、前記誘電体膜より小さい誘電率を有し且つ前記誘電体膜より大きい膜厚を有する、請求項４に記載のホール素子。
【請求項7】
前記絶縁膜は、酸化シリコン及び窒化シリコンのうちの少なくとも１つを含む又はフッ化シリケートガラス（ＦＳＧ）、パリレン、炭素ドープ酸化シリコン、フッ化炭化水素、テフロン（登録商標）、メチルシルセスキオキサン（ＭＳＱ）、ハイドロジェンシルセスキオキサン（ＨＳＱ）、ポリイミド、芳香族炭化水素ポリマー（ＳｉＬＫ）、ポリアリレンエーテル（ＰＡＥ）、フッ化アモルファスカーボン、及びポーラスシリカのうちの少なくとも１つを含む、請求項１に記載のホール素子。
【請求項8】
前記一方の電極が延設される長さは、前記少なくとも２つの電極がそれぞれ設けられるコンタクトホールの離間距離の２分の１の８０％以下である、請求項１に記載のホール素子。
【請求項9】
前記絶縁膜の膜厚は、１３５ｎｍ以上である、請求項１に記載のホール素子。
【請求項10】
前記一方の電極が延設される長さの前記少なくとも２つの電極がそれぞれ設けられるコンタクトホールの離間距離の２分の１に対する比は、前記絶縁膜の膜厚０ｎｍ（絶縁膜無し）に対して５０％以下、前記絶縁膜の膜厚１３５ｎｍに対して６０％以下、絶縁膜の膜厚２７０ｎｍに対して７５％以下である、請求項９に記載のホール素子。
【請求項11】
請求項１に記載のホール素子を備え、前記ホール素子の前記活性層に入る磁場の強度を検出するホールセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ホール素子及びホールセンサに関する。
【背景技術】
【0002】
磁気センサの一種であるホール素子として、２次元電子ガス膜を形成する活性層を採用することで駆動電圧に対して生成される出力電圧の割合、すなわち感度を向上し、活性層を含む積層体上に絶縁膜を介して電極（ＵＰ）を設けることで低ノイズ化し、それによりＳＮ比の向上を図った２次元電子ガス膜－ＵＰ型のホール素子が考えられる。斯かるＵＰ型のホール素子は、例えば、特許文献１に開示されている。
特許文献１ 特開２０１８－１６０６３１号公報
特許文献１ 特開２０１８－１６０６３１号公報
【発明の概要】
【課題を解決するための手段】
【0003】
本発明の第１の態様においては、基板と、前記基板上で２次元電子ガス膜を形成する活性層と、該活性層に対してそれぞれ下側及び上側に積層される第１バッファ層及び第２バッファ層と、を含む積層体と、前記積層体上に形成された絶縁膜と、前記絶縁膜に設けられたコンタクトホールを介して前記活性層にそれぞれ接続する少なくとも２つの電極を含み、該少なくとも２つの電極のうちの一方の電極が該コンタクトホール上から他方の電極に向かって前記絶縁膜上に延設される、複数の電極と、を備えるホール素子が提供される。
【0004】
本発明の第２の態様においては、第１の態様のホール素子を備え、前記ホール素子の前記活性層に入る磁場の強度を検出するホールセンサが提供される。
【0005】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0006】
【図1A】本実施形態に係るホール素子の全体構成を斜視において示す。
【図1B】ホール素子の分解構成を斜視において示す。
【図1C】ホール素子の上面構成を上面視において示す。
【図2A】本実施形態に係るホール素子を備えるホールセンサの全体構成を上面視において示す。
【図3】本実施形態に係るホール素子の製造フローを示す。
【図4A】ホール素子の製造フローの基板準備工程における素子の状態を示す。
【図4B】ホール素子の製造フローの積層体形成工程における素子の状態を示す。
【図4C】ホール素子の製造フローの開口形成工程における素子の状態を示す。
【図4D】ホール素子の製造フローの誘電体膜形成工程における素子の状態を示す。
【図4E】ホール素子の製造フローの誘電体膜のエッチング工程における素子の状態を示す。
【図4F】ホール素子の製造フローの積層体のエッチング工程における素子の状態を示す。
【図4G】ホール素子の製造フローの保護膜形成工程における素子の状態を示す。
【図4H】ホール素子の製造フローのコンタクトホール形成工程における素子の状態を示す。
【図4I】ホール素子の製造フローの電極形成工程における素子の状態を示す。
【図5】ホール素子のチョッピング動作時におけるホール出力の過渡特性を示す
【図6】電極サイズ（延設長Ｌ）及び絶縁膜の膜厚（ｄ）を最適設計するためのモデル素子の構成を示す。
【図7A】電極の被覆率７５％及び絶縁膜の膜厚０～５４０ｎｍに対するモデル素子の感度変動率を示す。
【図8A】電極の被覆率６０％及び絶縁膜の膜厚０～１３５ｎｍに対するモデル素子の感度変動率を示す。
【図9A】電極の被覆率５０％及び絶縁膜の膜厚０ｎｍ（絶縁膜無し）に対するモデル素子の感度変動率を示す。
【発明を実施するための形態】
【0007】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0008】
図１Ａから図１Ｄに、本実施形態に係るホール素子１の構成を示す。ここで、図１Ａは、ホール素子１の全体構成を斜視において示し、図１Ｂは、ホール素子１の分解構成を斜視において示し、図１Ｃは、ホール素子１の上面構成を上面視において示し、図１Ｄは、図１Ｃにおける基準線ＤＤ（すなわち、対向する電極６ａ，６ｂの中心を結ぶ基準線）に関するＸＺ断面上でのホール素子１の内部構成を示す。ホール素子１は、対向する電極、例えば電極６ａ，６ｂ間に駆動電圧を印加して素子本体に電流を流した際に、別の対向する電極、すなわち電極６ｃ，６ｄ間に発生するホール起電力を検出することで、電極６ａ，６ｂの対向方向及び電極６ｃ，６ｄの対向方向のそれぞれに直交する方向に関する磁場強度を検出する素子である。ここで、ＵＰ型のホール素子では、駆動電圧を印加することにより電極から膜厚方向に電圧が印加されて活性層のシート抵抗が変動するため、感度補正が困難になることが懸念される。ホール素子１は、基板２、積層体３、絶縁膜４、複数の電極６ａ～６ｄを備える。
【0009】
基板２は、素子本体である積層体３を形成するための基材であり、例えばガリウム砒素（例えば、ＧａＡｓ）のような化合物半導体を含む半導体基板を採用することができる。基板２は、上面視正方形状又は略正方形状を有する。なお、後述する電極６ａ，６ｂが対向して配置される基板２上の対角線方向をＸ軸方向とし、これに交差（本実施形態では直交）する方向であり、後述する電極６ｃ，６ｄが対向して配置される基板２上の別の対角線方向をＹ軸方向とし、これらのＸ軸及びＹ軸方向に直交する基板２の厚み方向をＺ軸方向とする。
【0010】
積層体３は、基板２上に支持される素子本体である。積層体３は、基板２よりいくらか小さい上面視正方形状又は略正方形状を有する。後述するように電極６ａ～６ｄを積層体３の上に配置することで、基板２の上面のほぼ全域に積層体３（活性層３２）を広げることができ、それにより電流集中が緩和されて低ノイズ化を図ることができる。積層体３は、活性層３２、第１バッファ層３１及び第２バッファ層３３を含む。
【0011】
活性層（感磁面とも呼ぶ）３２は、ホール起電力を生成する層であり、例えばインジウム砒素（例えば、ＩｎＡｓ）のような化合物半導体を含んで膜厚１５ｎｍで製膜される。活性層３２は、相対的に低いエネルギ伝導帯を有する。活性層３２の上面上において、後述する絶縁膜４のコンタクトホール４ａ～４ｄの内側に位置し、それらと同形状（又は相似する形状）の領域を接触領域３ａ～３ｄと呼ぶ。接触領域３ａ～３ｄにおいて、電極６ａ～６ｄが活性層３２に接続される。なお、接触領域３ａ～３ｄの上面視形状（本例においては三角形状）における少なくとも１つの角を丸くすることで、接触領域３ａ～３ｄにおいて電極６ａ～６ｄ及び活性層３２の間に流れる電流が領域端部に集中するのを緩和することができる。
【0012】
第１バッファ層３１及び第２バッファ層３３は、基板２と活性層３２との間の格子不整合を緩和するための層であり、例えばＩｎＡｓに近い格子定数を有するアルミニウムガリウム砒素アンチモニド（例えば、ＡｌＧａＡｓＳｂ）のような化合物半導体を含んでそれぞれ膜厚６００ｎｍ及び３５ｎｍで製膜される。第１バッファ層３１及び第２バッファ層３３は、相対的に高い、例えば活性層３２より１．３ｅＶ程高いエネルギ伝導帯を有する。
【0013】
基板２上で、第１バッファ層３１及び第２バッファ層３３を活性層３２に対してそれぞれ下側及び上側に積層することで（斯かる積層構造の積層体３を超高移動度膜と呼ぶ）、活性層３２は、電子が不純物拡散されず、例えば２００００ｃｍ２／Ｖｓ以上の高移動度を有する２次元電子ガス膜を形成する。なお、第２バッファ層３３にコンタクトホール４ａ～４ｄを形成するための開口が設けられる。
【0014】
なお、第１バッファ層３１及び第２バッファ層３３は、同一の材料に限らず、異なる材料を用いて形成してもよい。さらに、第１バッファ層３１の下にガリウム砒素を含む膜厚１５０ｎｍのバッファ層、第２バッファ層３３の上にガリウム砒素アンチモニド（例えば、ＧａＡｓＳｂ）を含む膜厚１０ｎｍのバッファ層を設けてもよい。また、活性層３２を製造プロセスによるダメージから保護するよう、第２バッファ層３３の上に、例えばガリウム砒素を含むキャップ層を設けてもよい。
【0015】
なお、積層体３は、活性層３２をガリウム砒素を含んで形成し、第１バッファ層３１及び第２バッファ層３３の少なくとも一方をアルミニウムガリウム砒素（例えば、ＡｌＧａＡｓ）を含んで形成してもよい。斯かる積層構造の積層体３を高移動度膜と呼ぶ。高移動度膜は、例えば４０００ｃｍ２／Ｖｓ以上の移動度を有する。
【0016】
絶縁膜４は、積層体３上に形成されて、特に活性層３２を絶縁し且つ腐食から保護するための膜体である。絶縁膜４は、１種以上の誘電体を含んでよい。絶縁膜４は、酸化シリコン（例えば、ＳｉＯ、ＳｉＯ２）及び窒化シリコン（例えば、ＳｉＮ、Ｓｉ３Ｎ４）のうちの少なくとも１つを含んでよい。酸化シリコンは少なくともシリコン原子と酸素原子を含む単結晶または多結晶またはアモルファスであり、水素分子を含んでもよい。窒化シリコンは少なくともシリコン原子と窒素原子を含む単結晶または多結晶またはアモルファスであり、水素分子を含んでもよい。また、低誘電率膜（ｌｏｗ－ｋ膜）、例えば、フッ化シリケートガラス（ＦＳＧ）、パリレン、炭素ドープ酸化シリコン（例えば、ＳｉＯＣ）、フッ化炭化水素、テフロン（登録商標）、メチルシルセスキオキサン（ＭＳＱ）、ハイドロジェンシルセスキオキサン（ＨＳＱ）、ポリイミド、芳香族炭化水素ポリマー（ＳｉＬＫ）、ポリアリレンエーテル（ＰＡＥ）、フッ化アモルファスカーボン、ポーラスシリカ等のうちの少なくとも１つを含んでよい。
【0017】
絶縁膜４は、一例として積層体３と同じ形状及び同じ大きさを有し、絶縁膜４の４つの角部近傍にＺ軸方向に貫通し、さらに第２バッファ層３３の開口を介して活性層３２の上面に到達するコンタクトホール４ａ～４ｄが形成されている。コンタクトホール４ａ～４ｄは、一例として上面視直角三角形状を有し、その２つの斜辺がなす頂点を絶縁膜４の角部に向け、２つの斜辺をそれぞれ絶縁膜４の２つの辺部と平行に並べ、底辺を対向する絶縁膜４の角部に向けて配置される。
【0018】
本実施形態においては、絶縁膜４は、誘電体膜４１及び保護膜４２を含む。誘電体膜（ハードマスクとも呼ぶ）４１は、積層体３の全上面及び第２バッファ層３２の開口内に部分的に配置され、上述のコンタクトホール４ａ～４ｄが形成される。保護膜４２は、誘電体膜４１の上面上に成膜される。絶縁膜４の膜厚は、１３５ｎｍ以上、好ましくは２７０ｎｍ以上、より好ましくは５４０ｎｍ以上である。
【0019】
誘電体膜４１は、保護膜４２より小さい誘電率を有し且つ保護膜４２より大きい膜厚を有するよう形成することができる。例えば、誘電体膜４１は酸化シリコン（比誘電率～４）を用いて膜厚約３００μｍ、保護膜４２は窒化シリコン（比誘電率～６）を用いて膜厚約１６０μｍで形成してよい。このように、素子の内側に相対的に誘電率が小さく且つ膜厚が大きい誘電体膜４１を設けることで、電極６ａ～６ｄのうちのコンタクトホール４ａ～４ｄ上から素子の中心に向かって延在する部分（図１Ｃ及び図１Ｄにおける延設部分６ａ１～６ｄ１）と活性層３２との間に位置する絶縁膜４により形成される寄生容量（∝誘電率／膜厚）が小さくなり、電極６ａ～６ｄに駆動電圧を印加した際に延設部分６ａ１～６ｄ１から絶縁膜４を介して活性層３２に膜厚方向（Ｚ軸方向）に印加される電圧に対する感度が抑制され、それにより活性層のシート抵抗の変動を抑制することができる。
【0020】
なお、上述の形態に代えて、保護膜４２が、誘電体膜４１より小さい誘電率を有し且つ誘電体膜４１より大きい膜厚を有するよう形成してもよい。例えば、保護膜４２は酸化シリコン（比誘電率～４）を用いて膜厚約３００μｍ、誘電体膜４１は窒化シリコン（比誘電率～６）を用いて膜厚約１６０μｍで形成してよい。このように、素子の外側に相対的に誘電率が小さく且つ膜厚が大きい保護膜４２を設けることで、延設部分６ａ１～６ｄ１と活性層３２との間に位置する絶縁膜４により形成される寄生容量が小さくなり、電極６ａ～６ｄに駆動電圧を印加した際に延設部分６ａ１から絶縁膜４を介して活性層３２に膜厚方向（Ｚ軸方向）に印加される電圧に対する感度が抑制され、それにより活性層のシート抵抗の変動を抑制することができる。
【0021】
なお、絶縁膜４全体で寄生容量を小さくすることができれば、誘電体膜４１が、保護膜４２より小さい誘電率を有し且つ保護膜４２より小さい膜厚を有するよう形成してもよい。また、保護膜４２が、誘電体膜４１より小さい誘電率を有し且つ誘電体膜４１より小さい膜厚を有するよう形成してもよい。
【0022】
なお、絶縁膜４、特に誘電体膜４１は、積層体３の上面の全域に配置するに限らず、積層体３の４つの角部近傍のみ、例えば電極６ａ～６ｄの直下の領域のみ又は直下の領域近傍にのみ配置することとしてもよい。或いは、誘電体膜４１の膜厚（ｄ）を、積層体３の４つの角部近傍、例えば電極６ａ～６ｄの直下の領域又は直下の領域近傍において厚く、他の領域において薄く積層してもよい。また、絶縁膜４の材料を、積層体３の４つの角部近傍、例えば電極６ａ～６ｄの直下の領域又は直下の領域近傍において誘電率（ε）又はε／ｄが小さくなるように、他の領域と異なる材料を用いて形成してもよい。
【0023】
複数の電極６ａ～６ｄは、活性層３２に駆動電圧（又は駆動電流）を印加するための一軸方向に対向する２つの電極及び活性層３２において発生するホール起電力（ホール出力と呼ぶ）を検出するための一軸方向に交差する方向に対向する２つの電極を含む。本実施形態では、Ｘ軸方向に対向する２つの電極６ａ，６ｂ及びＹ軸方向に対向する２つの電極６ｃ，６ｄを含む。なお、ホール素子１の機能を説明するにあたって、２つの電極６ａ，６ｂを入力用（ｉｎ）の電極、２つの電極６ｃ，６ｄを出力用（ｏｕｔ）の電極とするが、２つの電極６ａ，６ｂは出力用の電極として、２つの電極６ｃ，６ｄは入力用の電極としても機能し、ホール素子１を、周期的に入力用の電極と出力用の電極を切り換えてスピニングカレント法のようなチョッピング動作をすることもできる。複数の電極６ａ～６ｄは、金、チタンのような金属、ポリシリコンのような導電性材料を用いて形成される。
【0024】
複数の電極６ａ～６ｄは、一例として上面視正方形状又は略正方形状を有し、絶縁膜４上の４つの角部近傍に配置され、それぞれコンタクトホール４ａ～４ｄを介して活性層３２の４つの角部近傍に電気的に接続される。各電極、例えば電極６ａは、上面視において、－Ｘ側の角部（－Ｘ角部）を絶縁膜４の－Ｘ側の角部及びコンタクトホール４ａ（又は接触領域３ａ）の頂点の間又はコンタクトホール４ａの頂点上に位置し、その－Ｘ角部をなす２つの辺部を絶縁膜４の２つの辺部及びコンタクトホール４ａ（又は接触領域３ａ）の２つの斜辺の間に平行に並べ又はコンタクトホール４ａの２つの斜辺に重ね、その－Ｘ角部に対向する＋Ｘ角部を対向する電極６ｂに向けて配置される。これにより、電極６ａの－Ｘ角部がコンタクトホール４ａの直上に配置され、＋Ｘ角部側の延設部分６ａ１が、コンタクトホール４ａ上から電極６ａに対向する電極６ｂに向かって絶縁膜４上に延設され、さらに電極６ａが、絶縁膜４に設けられたコンタクトホール４ａを介して活性層３２の－Ｘ側に接続される。
【0025】
ここで、延設部分６ａ１～６ｄ１の延設長Ｌを、一例としてコンタクトホール４ａ～４ｄの中心から先端までの長さと定める（図１Ｄ参照）。複数の電極６ａ～６ｄは、素子本体を外部回路に接続するインタフェースの役割を有するため、ボンディングワイヤ等を接続するための十分な大きさを要する。延設長Ｌは、寄生容量を低減することができれば、すなわち電極６ａ～６ｄの直下の絶縁膜４の誘電率（ε）、膜厚の逆数（１／ｄ）、又はこれらの積（ε／ｄ）が小さいほど大きく定めることができる。延設長Ｌの最適な数値範囲についてはさらに後述する。
【0026】
なお、電極６ａ～６ｄの形状は、共通の形状に限らず、入力用の電極と出力用の電極とで異なる形状としてもよい。また、電極６ａ～６ｄは、絶縁膜４上に配置するに限らず、絶縁膜４上から基板２上に延設されてもよい。
【0027】
図２Ａ及び図２Ｂに、本実施形態に係るホール素子１を備えるホールセンサ１０の構成を示す。ここで、図２Ａはホールセンサ１０の全体構成を上面視において、ただしモールド部材１９を透過して示す。図２Ｂは、図２Ａの基準線ＢＢに関する断面上でのホールセンサ１０の内部構成を示す。ホールセンサ１０は、ホール素子１、保護層９、リード端子１２ａ～１２ｄ、ボンディングワイヤ１３ａ～１３ｄ、及びモールド部材１９を備える。本実施形態のホールセンサ１０は、一例として、図面左右方向に延びる立方体形状を有する。
【0028】
ホール素子１は先述のとおり構成される。ホール素子１は、センサ本体の中央に配置される。
【0029】
保護層９は、ホール素子１の下面に設けられて素子本体を保護する膜体である。保護層９は、銀ペーストのような導電性樹脂などの導体、エポキシ系の熱硬化型樹脂及び二酸化シリコンを含む絶縁ペースト、窒化シリコン、二酸化シリコンなどの絶縁体、又はシリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板等、又はそれらの貼り合わせのような半導体を用いて形成することができる。
【0030】
リード端子１２ａ～１２ｄは、外部回路からホール素子１に駆動電圧を入力し、ホール素子１からのホール起電力を外部回路に出力するためのインタフェースである。リード端子１２ａ～１２ｄは、銅のような金属を用いて矩形板状に形成され、上面視においてセンサ本体の四隅に配置される。なお、リード端子１２ａ～１２ｄは、それぞれの下面に例えば錫（Ｓｎ）を含む外装めっき層１４ａ，１４ｃが設けられる。
【0031】
ボンディングワイヤ１３ａ～１３ｄは、ホール素子１の電極６ａ～６ｄをそれぞれリード端子１２ａ～１２ｄの上面に接続する部材である。ボンディングワイヤ１３ａ～１３ｄは、例えば金ワイヤのような導電性材料を用いて形成される。ボンディングワイヤ１３ａ～１３ｄ及びリード端子１２ａ～１２ｄを介して、ホール素子１を、外部回路に電気的に接続することができる。
【0032】
モールド部材１９は、ホール素子１、リード端子１２ａ～１２ｄ、及びボンディングワイヤ１３ａ～１３ｄを封止して、パッケージングする部材である。モールド部材１９は、エポキシ系の熱硬化型樹脂のようなリフロー時の高熱に耐え得る樹脂材料を用いて、ホール素子１等の上面側を覆って立方体形状に成形される。
【0033】
ホールセンサ１０は、リード端子１２ａ，１２ｂを介してホール素子１の電極６ａ，６ｂに駆動電圧を入力してリード端子１２ｃ，１２ｄを介してホール素子１の電極６ｃ，６ｄ間に発生するホール起電力を検出するとともに、リード端子１２ｃ，１２ｄを介してホール素子１の電極６ｃ，６ｄに駆動電圧を入力してリード端子１２ａ，１２ｂを介してホール素子１の電極６ａ，６ｂ間に発生するホール起電力を検出することで、ホール素子１の活性層３２に入る磁場の強度を検出する。ここで、駆動電圧を印加する方向（駆動方向と呼ぶ）を、電極６ａから電極６ｂに、電極６ｃから電極６ｄに、電極６ｂから電極６ａに、電極６ｄから電極６ｃにと周期的に切り換えることで（所謂、チョッピング動作）、ホール出力を高周波変調し、ノイズ或いはオフセット成分をフィルタリングしてＳＮ比を向上させることができる。
【0034】
図３に、本実施形態に係るホール素子１の製造フローを示す。
【0035】
ステップＳ１では、図４Ａに示すように、個片化された基板２を準備する。
【0036】
ステップＳ２では、図４Ｂに示すように、基板２上に積層体３を形成する。有機金属気相成長（ＭＯＣＶＤ）法及び分子線エピタキシー（ＭＢＥ）法により化合物半導体をエピタキシャル成長させることで、基板２上に順に第１バッファ層３１、活性層３２、及び第２バッファ層３３を積層する。それらの半導体材料、膜厚等の製造条件は、先述のとおりである。
【0037】
ステップＳ３では、図４Ｃに示すように、積層体３に開口を形成する。ここで、イオンミリングにより、上面視において積層体３の４つの角部近傍に、第２バッファ層３３を貫通し、活性層３２の一部にまで到達する開口がそれぞれ形成される。
【0038】
ステップＳ４では、図４Ｄに示すように、積層体３上に誘電体膜（ハードマスク）４１を形成する。プラズマ化学気相成膜（プラズマＣＶＤ）法により１種以上の誘電体を含んで製膜する。プラズマＣＶＤ法では、例えば４００ｋＨｚの高周波を印加して原料ガス及びキャリアガスをプラズマ化する。誘電体膜４１の材料、膜厚等の製造条件は、先述のとおりである。これにより、積層体３上に誘電体膜４１が製膜されるとともに第２バッファ層３３の開口内に膜材料が充填される。
【0039】
ステップＳ５では、図４Ｅに示すように、誘電体膜４１をエッチングする。ここで、誘電体膜４１上にレジストマスクを形成し、ドライエッチングにより上面視において誘電体膜４１の外縁を除去する。
【0040】
ステップＳ６では、図４Ｆに示すように、積層体３をエッチングする。ここで、誘電体膜４１をハードマスクとして用いてイオンミリングにより、上面視において積層体３の外縁を除去して、基板２上に積層体３及び誘電体膜４１の段差（メサ）を形成する。
【0041】
ステップＳ７では、図４Ｇに示すように、基板２及び誘電体膜４１上に保護膜４２を形成する。プラズマ化学気相成膜（プラズマＣＶＤ）法により１種以上の誘電体を含んで製膜する。プラズマＣＶＤ法では、例えば４００ｋＨｚの高周波を印加して原料ガス及びキャリアガスをプラズマ化する。保護膜４２の材料、膜厚等の製造条件は、先述のとおりである。これにより、誘電体膜４１及び保護膜４２を含む絶縁膜４が、積層体３上に形成される。
【0042】
ステップＳ８では、図４Ｈに示すように、誘電体膜４１及び保護膜４２（すなわち、絶縁膜４）の四隅近傍にそれぞれコンタクトホール４ａ～４ｄを形成する。ここで、上面視において、保護膜４２の上面の四隅のそれぞれにコンタクトホール４ａ～４ｄと同じ大きさ及び形状の開口を有する平面パターンを設け、これをマスクとして用いて誘電体膜４１及び保護膜４２をドライエッチングする。それにより、誘電体膜４１及び保護膜４２の四隅近傍に第２バッファ層３３の開口を介して活性層３２に到達する４つの上面視三角形状のコンタクトホール４ａ～４ｄが形成される。これに併せて、保護膜４２の外縁を除去する。
【0043】
ステップＳ９では、図４Ｉに示すように、保護膜４２の上面の四隅近傍にそれぞれ電極６ａ～６ｄを形成する。ここで、メッキ法、蒸着、スパッタリング等により導電性材料をコンタクトホール４ａ～４ｄ内に充填するとともに保護膜４２の上面上にパターンを形成することで、コンタクトホール４ａ～４ｄを介して活性層３２にそれぞれ接続する電極６ａ～６ｄを形成することができる。なお、電極６ａ，６ｂはＸ軸方向に対向し、電極６ｃ，６ｄはＸ軸方向に対向する。電極６ａ～６ｄの材料、形状、大きさ等の製造条件については先述のとおりである。これにより、ホール素子１の製造が完了する。
【0044】
図５に、被覆率６０％及び８０％に対するホール素子１のチョッピング動作時におけるホール出力の過渡特性を示す。ここで、被覆率は、入力用の電極６ａ，６ｂ及び出力用の電極６ｃ，６ｄが素子の上部を覆う割合であり、一例として、入力用の電極６ａ，６ｂをそれぞれ活性層３２に接続するコンタクトホール４ａ，４ｂ（又は接触領域３ａ，３ｂ）の中心間距離（離間距離でもよい）Ｌｉｎに対する延設部分６ａ１～６ｂ１の延設長Ｌの２倍の割合２Ｌ／Ｌｉｎにより定義する。なお、本実施形態では、ホール素子１を入力方向及び出力方向とで対象に構成しているため、割合２Ｌ／Ｌｉｎは、出力用の電極６ｃ，６ｄをそれぞれ活性層３２に接続するコンタクトホール４ｃ，４ｄ（又は接触領域３ｃ，３ｄ）の中心間距離（離間距離でもよい）Ｌｏｕｔに対する延設部分６ｃ１～６ｄ１の延設長Ｌの２倍の割合２Ｌ／Ｌｏｕｔに等しい。本例では、チョッピング周波数４Ｈｚ、駆動電圧２．５Ｖ、磁場の印加は無しとした。
【0045】
ホール出力は、被覆率６０％の場合、チョッピング動作（入力用の電極と出力用の電極との切り換え）に対して振幅０．１ｍＶ程度で２５ｍ秒程度の短時間で飽和する比較的小さい過渡特性を呈するのに対して、被覆率８０％の場合、振幅１ｍＶで１２５ｍ秒以上の長時間で飽和する大きな過渡特性を呈する。被覆率が大きくなると、電極６ａ～６ｄ（特に延設部分６ａ１～６ｄ１）と活性層３２との間に挟まれる絶縁膜４により形成される寄生容量が大きくなり、これにより過渡特性が顕著になり、ホール出力の応答速度が遅くなる。被覆率がさらに大きくなると、ホール出力はさらに大きな過渡特性を呈し、チョッピング周期２５０ｍ秒内で飽和せず、チョッピング動作に追従することができなくなる。従って、被覆率２Ｌ／Ｌｉｎは８０％以下、好ましくは６０％以下とすることで寄生容量を抑制し、応答遅延を回避することができる。
【0046】
先述のとおり、本実施形態に係るＵＰ型のホール素子１では、駆動電圧を印加することにより電極６ａ～６ｄ（特に、延設部分６ａ１～６ｄ１）から絶縁膜４を介して膜厚方向に電圧が印加されることで、活性層３２のシート抵抗が変動する。そのため、駆動電圧の大きさを制御してホール出力を調整すること、すなわち感度補正が困難になる。ここで、駆動電圧に対する活性層３２のシート抵抗の変動率は絶縁膜４の誘電率（ε）及び膜厚の逆数（１／ｄ）の積（ε／ｄ）に比例するから、電極６ａ～６ｄ（特に、延設部分６ａ１～６ｄ１）の直下の絶縁膜４の誘電率（ε）、膜厚の逆数（１／ｄ）、又はこれらの積（ε／ｄ）を小さく定めることでシート抵抗の変動を抑制することができる。そこで、ＵＰ型のホール素子１において、外部回路に接続するインタフェース機能を確保するために電極６ａ～６ｄのサイズ（延設長Ｌ）を大きくしつつ、シート抵抗の変動を抑制する絶縁膜４の膜特性（ε／ｄ）を最適設計する。
【0047】
図６に、電極サイズ、すなわち電極６ａ～６ｄの延設長Ｌ及び絶縁膜４の膜厚ｄを最適設計するためのモデル素子２０の構成を示す。モデル素子２０は、本体２１、電極２６ａ，２６ｂ、及び電極２６ｃ，２６ｄを備える。
【0048】
本体２１は、先述の基板２、積層体３、及び絶縁膜４を含んで構成される。本体２１は、上面視正方形状を有する。
【0049】
電極２６ａ，２６ｂは、駆動電圧を活性層３２に印加するための入力用の電極であり、図面上下方向を長手とする矩形状を有し、本体２１の上面上の左右にそれぞれ配置される。電極２６ａ，２６ｂは、積層体３の第２バッファ層３３及び絶縁膜４に形成されたコンタクトホール２４ａ，２４ｂを介して活性層３２に接続される。
【0050】
ここで、コンタクトホール２４ａ，２４ｂは、上面視において、先述のコンタクトホール４ａ～４ｄと同様に三角形状を有し、その頂点を外側に、底辺を内側に向けて、電極２６ａ，２６ｂの中央直下に配置される。コンタクトホール２４ａ，２４ｂの中心間距離をＬｉｎ，コンタクトホール２４ａ，２４ｂの中心から電極２６ａ，２６ｂの内側端部までの長さを延設長Ｌとする。
【0051】
電極２６ｃ，２６ｄは、活性層３２からホール起電力を出力するための電極であり、図面上下方向に延びる導電性ワイヤを本体２１の図面上側及び下側の側面に接続することで形成される。
【0052】
上述の構成のモデル素子２０において、入力用の電極２６ａ，２６ｂの一方（本例では電極２６ｂ）をグランド電位（ＧＮＤ）にクランプし、他方（電極２６ａ）に０．５～１．５Ｖの駆動電圧（ＶＤＤ）を印加して活性層３２に電流を流し、出力用の電極２６ｃ，２６ｄから出力されるホール起電力を検出する。
【0053】
図７Ａに、電極２６ａ，２６ｂの被覆率（２Ｌ／Ｌｉｎ）７５％及び第２バッファ層３２を含む絶縁膜４の膜厚０～５４０ｎｍに対するモデル素子２０のホール起電力の検出結果を示す。ここで、ホール起電力の検出結果は、駆動電圧１．０Ｖに対するホール起電力の検出結果を基準とする感度変動率として表す。第２バッファ層３２を含む絶縁膜４の膜厚ｄは、０，２７，１３５，２７０，５４０ｎｍとした。例えば、膜厚５４０ｎｍに対して、誘電体膜４１の材料酸化シリコン及び膜厚１６０ｎｍ、保護膜４２の材料窒化シリコン及び膜厚３００ｎｍ、第２バッファ層３３の材料アルミニウムガリウム砒素アンチモニド及び膜厚８０ｎｍとしてよい。その他の膜厚に対して、誘電体膜４１、保護膜４２、及び第２バッファ層３３のそれぞれを同じ材料を用いて同じ比率の膜厚で構成してよい。
【0054】
膜厚ｄ＝０ｎｍに対して、感度変動率は－２～３％の範囲で大きく変化する。膜厚ｄ＝２７ｎｍに対して、感度変動率は－１～２．２％の範囲で大きく変化する。膜厚ｄ＝１３５ｎｍに対して、感度変動率は－０．６～１．６％の範囲で若干大きく変化する。膜厚ｄ＝２７０ｎｍに対して、感度変動率は－０．４～０．６％の範囲で小さく変化する。膜厚ｄ＝５４０ｎｍに対して、感度変動率は－０．４～０％の範囲で小さく変化する。
【0055】
ここで、感度変動率の最適条件を定める。ホール素子１の耐熱範囲（一例として、実際の使用を想定した温度範囲－５０～１５０度）に対するホール素子１の定電圧感度変動率（典型的に±２０％）の３％（±０．６％）を変動上限と定める。感度温特補正するための駆動電圧の範囲（典型的に０．８～１．２Ｖ）内での感度変動率が変動上限内におさまることを最適条件とし、これを充足するよう電極６ａ～６ｄの被覆率及び絶縁膜４の膜厚を最適設計することとする。
【0056】
図７Ｂに、図７Ａに示したモデル素子２０の感度変動率の試験結果を示す。膜厚ｄ＝０，２７，１３５ｎｍに対しては、駆動電圧０．８～１．２Ｖにおける感度変動率は変動上限（±０．６％）を上に又は下に超えている（結果の蘭において「×」で表す）。これに対して、膜厚ｄ＝２７０，５４０ｎｍに対しては、駆動電圧０．８～１．２Ｖにおける感度変動率は変動上限（±０．６％）内に位置する（結果の蘭において「〇」で表す）。従って、電極の被覆率（２Ｌ／Ｌｉｎ）７５％に対して膜厚２７０ｎｍ以上と定めることができる。
【0057】
図８Ａに、電極２６ａ，２６ｂの被覆率（２Ｌ／Ｌｉｎ）６５％及び第２バッファ層３２を含む絶縁膜４の膜厚０～１３５ｎｍに対するモデル素子２０のホール起電力の検出結果を示す。先と同様に、ホール起電力の検出結果を感度変動率として表す。第２バッファ層３２を含む絶縁膜４の膜厚ｄは、０，２７，１３５ｎｍとした。誘電体膜４１、保護膜４２、及び第２バッファ層３３のそれぞれの材料及び膜厚（比率）は先と同様に定めた。膜厚ｄ＝０ｎｍに対して、感度変動率は－１～２％の範囲で大きく変化する。膜厚ｄ＝２７ｎｍに対して、感度変動率は－０．５～１．８％の範囲で大きく変化する。膜厚ｄ＝１３５ｎｍに対して、感度変動率は０～１．２％の範囲で小さく変化する。
【0058】
図８Ｂに、図８Ａに示したモデル素子２０の感度変動率の試験結果を示す。膜厚ｄ＝０，２７ｎｍに対しては、駆動電圧０．８～１．２Ｖにおける感度変動率は変動上限（±０．６％）を上に超えている（結果の蘭において「×」で表す）。これに対して、膜厚ｄ＝１３５ｎｍに対しては、駆動電圧０．８～１．２Ｖにおける感度変動率は変動上限（±０．６％）内に位置する（結果の蘭において「〇」で表す）。従って、電極の被覆率（２Ｌ／Ｌｉｎ）６０％に対して膜厚１３５ｎｍ以上と定めることができる。
【0059】
図９Ａに、電極２６ａ，２６ｂの被覆率（２Ｌ／Ｌｉｎ）５０％及び絶縁膜４の膜厚０ｎｍ（すなわち、絶縁膜無し）に対するモデル素子２０のホール起電力の検出結果を示す。先と同様に、ホール起電力の検出結果を感度変動率として表す。膜厚ｄ＝０ｎｍに対して、感度変動率はほぼゼロである。
【0060】
図９Ｂに、図９Ａに示したモデル素子２０の感度変動率の試験結果を示す。膜厚ｄ＝０ｎｍに対しては、駆動電圧０．８～１．２Ｖにおける感度変動率は変動上限（±０．６％）内に位置する（結果の蘭において「〇」で表す）。従って、電極の被覆率（２Ｌ／Ｌｉｎ）５０％に対して膜厚０ｎｍ以上と定めることができる。
【0061】
図１０に、モデル素子２０の感度変動率が最適条件を満たす電極２６ａ，２６ｂの被覆率（２Ｌ／Ｌｉｎ）及び絶縁膜４の膜厚（ｄ）の範囲を示す。膜厚ｄ（ｎｍ）が１０．８×被覆率（％）－５４０以上の範囲、より好ましくは１３．５×被覆率（％）－６７５以上の範囲で感度変動率が最適条件を満たす。換言すると、被覆率は、絶縁膜４の膜厚０ｎｍ（絶縁膜無し）に対して５０％以下、絶縁膜４の膜厚１３５ｎｍに対して６０％以下、絶縁膜の膜厚２７０ｎｍに対して７５％以下とすることで、活性層３２のシート抵抗の変動を抑制することができる。
【0062】
本実施形態に係るホール素子１は、基板２、基板２上で２次元電子ガス膜を形成する活性層３２、活性層３２に対してそれぞれ下側及び上側に積層される第１バッファ層３１及び第２バッファ層３３を含む積層体３、積層体３上に形成された１種以上の誘電体を含む絶縁膜４、絶縁膜４に設けられたコンタクトホール４ａ～４ｄを介して活性層３２にそれぞれ接続する少なくとも２つの電極６ａ，６ｂを含み、少なくとも２つの電極６ａ，６ｂのうちの一方の電極６ａがコンタクトホール上から他方の電極６ｂに向かって絶縁膜４上に延設される、複数の電極６ａ～６ｄを備える。斯かる構成のホール素子１において、電極サイズを確保するために他方の電極６ｂに向かって絶縁膜４上に延設された一方の電極６ａと活性層３２との間に絶縁膜４を介することで、一方の電極６ａから駆動電圧が膜厚方向に印加されて活性層３２のシート抵抗が変動するのを抑制することができる。それにより感度補正が容易になる。
【0063】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0064】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0065】
１…ホール素子、２…基板、３…積層体、３ａ～３ｄ…接触領域、４…絶縁膜、４ａ～４ｄ…コンタクトホール、６ａ～６ｄ…電極、６ａ１～６ｄ１…延設部分、９…保護層、１０…ホールセンサ、１２ａ～１２ｄ…リード端子、１３ａ～１３ｄ…ボンディングワイヤ、１４ａ，１４ｃ…外装めっき層、１９…モールド部材、２０…モデル素子、２１…本体、２４ａ，２４ｂ…コンタクトホール、２６ａ～２６ｄ…電極、３１…第１バッファ層、３２…活性層、３３…第２バッファ層、４１…誘電体膜（ハードマスク）、４２…保護膜。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図5】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】