特開2024-71403ＮＡＮＤメモリプログラミングのためのアーキテクチャおよび方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024071403
(43)【公開日】2024-05-24
(54)【発明の名称】ＮＡＮＤメモリプログラミングのためのアーキテクチャおよび方法
(51)【国際特許分類】
G11C 16/10 20060101AFI20240517BHJP
G11C 11/56 20060101ALI20240517BHJP
G11C 16/04 20060101ALI20240517BHJP
G11C 16/34 20060101ALI20240517BHJP
H10B 41/27 20230101ALI20240517BHJP
H10B 43/27 20230101ALI20240517BHJP
H01L 21/336 20060101ALI20240517BHJP
【ＦＩ】
G11C16/10 150
G11C11/56 210
G11C16/04 170
G11C16/34 140
H10B41/27
H10B43/27
H01L29/78 371
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024032961
(22)【出願日】2024-03-05
(62)【分割の表示】P 2022578921の分割
【原出願日】2020-09-24
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ウェイジュン・ワン
(57)【要約】
【課題】3D-NANDメモリデバイスのトリプルレベルセルをプログラムするための装置および方法を提供する。
【解決手段】メモリデバイスのプログラミング方法において、禁止情報は、第1のラッチ構造および第2のラッチ構造に記憶される。第1の状態プログラミング電圧がメモリデバイスのメモリセルのデータ線に印加され、それによりメモリセルを第1の状態にプログラムする。第1の状態検証電圧がメモリセルのデータ線に印加され、これによりメモリセルに対して第1の状態検証動作を実行する。第1の状態検証動作は、第1の目標値に基づきメモリセルの第1の状態閾値電圧を検証し、また第1の状態検証動作の不合格パターンデータを生成する。次いで、不合格パターンデータは、第2のラッチ構造に記憶される。さらに、第1のレベル調整済み検証電圧が、第1のレベル検証動作に合格しなかったメモリセルの一部のデータ線に印加され、それにより第1のレベル調整済み検証動作を実行する。
【選択図】図6
【解決手段】メモリデバイスのプログラミング方法において、禁止情報は、第1のラッチ構造および第2のラッチ構造に記憶される。第1の状態プログラミング電圧がメモリデバイスのメモリセルのデータ線に印加され、それによりメモリセルを第1の状態にプログラムする。第1の状態検証電圧がメモリセルのデータ線に印加され、これによりメモリセルに対して第1の状態検証動作を実行する。第1の状態検証動作は、第1の目標値に基づきメモリセルの第1の状態閾値電圧を検証し、また第1の状態検証動作の不合格パターンデータを生成する。次いで、不合格パターンデータは、第2のラッチ構造に記憶される。さらに、第1のレベル調整済み検証電圧が、第1のレベル検証動作に合格しなかったメモリセルの一部のデータ線に印加され、それにより第1のレベル調整済み検証動作を実行する。
【選択図】図6
【特許請求の範囲】
【請求項1】
キャッシュ構造およびメモリセルを含むメモリデバイスをプログラムする方法であって、
処理回路によって、禁止情報を前記キャッシュ構造の第1のラッチ構造および第2のラッチ構造に記憶するステップと、
前記処理回路によって、第1の状態プログラミング電圧を前記メモリセルのデータ線に印加して、前記メモリセルを第1の状態にプログラムするステップと、
前記処理回路によって、第1の状態検証電圧を前記メモリセルの前記データ線に印加して、第1の状態検証動作を前記メモリセルに対して実行するステップであって、
前記第1の状態検証動作は、第1の目標値に基づき前記メモリセルの第1の状態閾値電圧を検証し、前記第1の状態検証動作の不合格パターンデータを生成し、
前記不合格パターンデータは、前記第2のラッチ構造に記憶され、前記第1の状態検証動作に合格した前記メモリセルの第1の部分と、前記第1の状態検証動作に合格しなかった前記メモリセルの第2の部分とを指示する、ステップと、
前記処理回路によって、第1の状態調整済み検証電圧を前記第1の状態検証動作に合格しなかった前記メモリセルの前記第2の部分の前記データ線に印加し、第1の状態調整済み検証動作を前記メモリセルの前記第2の部分に対して実行するステップであって、
前記第1の状態調整済み検証動作は、前記第1の状態調整済み検証電圧が印加された前記メモリセルの前記第2の部分の前記第1の状態閾値電圧を検証する、ステップと
を含む方法。
処理回路によって、禁止情報を前記キャッシュ構造の第1のラッチ構造および第2のラッチ構造に記憶するステップと、
前記処理回路によって、第1の状態プログラミング電圧を前記メモリセルのデータ線に印加して、前記メモリセルを第1の状態にプログラムするステップと、
前記処理回路によって、第1の状態検証電圧を前記メモリセルの前記データ線に印加して、第1の状態検証動作を前記メモリセルに対して実行するステップであって、
前記第1の状態検証動作は、第1の目標値に基づき前記メモリセルの第1の状態閾値電圧を検証し、前記第1の状態検証動作の不合格パターンデータを生成し、
前記不合格パターンデータは、前記第2のラッチ構造に記憶され、前記第1の状態検証動作に合格した前記メモリセルの第1の部分と、前記第1の状態検証動作に合格しなかった前記メモリセルの第2の部分とを指示する、ステップと、
前記処理回路によって、第1の状態調整済み検証電圧を前記第1の状態検証動作に合格しなかった前記メモリセルの前記第2の部分の前記データ線に印加し、第1の状態調整済み検証動作を前記メモリセルの前記第2の部分に対して実行するステップであって、
前記第1の状態調整済み検証動作は、前記第1の状態調整済み検証電圧が印加された前記メモリセルの前記第2の部分の前記第1の状態閾値電圧を検証する、ステップと
を含む方法。
【請求項2】
前記第1の状態プログラミング電圧を印加する前記ステップは、
前記第1の状態プログラミング電圧を前記メモリセルの前記データ線に印加して、検証状態カウンタのカウンタ値が第1の値より小さいことに基づき前記メモリセルを前記第1の状態にプログラムするステップであって、
前記検証状態カウンタの前記カウンタ値に対する前記第1の値は、8であり、
前記検証状態カウンタの前記カウンタ値は、前記メモリセルのどの状態がプログラムされているかを指示する、ステップをさらに含む請求項1に記載の方法。
前記第1の状態プログラミング電圧を前記メモリセルの前記データ線に印加して、検証状態カウンタのカウンタ値が第1の値より小さいことに基づき前記メモリセルを前記第1の状態にプログラムするステップであって、
前記検証状態カウンタの前記カウンタ値に対する前記第1の値は、8であり、
前記検証状態カウンタの前記カウンタ値は、前記メモリセルのどの状態がプログラムされているかを指示する、ステップをさらに含む請求項1に記載の方法。
【請求項3】
前記第1の状態プログラミング電圧を印加する前記ステップは、
前記第1のラッチ構造に記憶されている前記禁止情報および前記カウンタ値に従って、初期の第1の状態プログラミング電圧を決定するステップと、
前記禁止情報を前記第1のラッチ構造内の初期調整済み検証情報で置き換えるステップと、
前記第1の状態プログラミング電圧を、前記初期の第1の状態プログラミング電圧および前記初期調整済み検証情報に基づき決定するステップであって、
前記初期調整済み検証情報は、前記第1の状態調整済み検証動作に先立つ、前の調整済み検証動作において、前記メモリセルのうちのどれが前の調整済み検証電圧を受けるかを指示する、ステップと
をさらに含む請求項2に記載の方法。
前記第1のラッチ構造に記憶されている前記禁止情報および前記カウンタ値に従って、初期の第1の状態プログラミング電圧を決定するステップと、
前記禁止情報を前記第1のラッチ構造内の初期調整済み検証情報で置き換えるステップと、
前記第1の状態プログラミング電圧を、前記初期の第1の状態プログラミング電圧および前記初期調整済み検証情報に基づき決定するステップであって、
前記初期調整済み検証情報は、前記第1の状態調整済み検証動作に先立つ、前の調整済み検証動作において、前記メモリセルのうちのどれが前の調整済み検証電圧を受けるかを指示する、ステップと
をさらに含む請求項2に記載の方法。
【請求項4】
前記第1の状態検証電圧を印加する前に、前記方法は、
前記第1のラッチ構造内の前記禁止情報を反転するステップであって、前記反転された禁止情報は、前記第1の状態および前記第1の状態の後の残りの状態を含む前記メモリセルの未検証状態を指示する、ステップをさらに含む請求項3に記載の方法。
前記第1のラッチ構造内の前記禁止情報を反転するステップであって、前記反転された禁止情報は、前記第1の状態および前記第1の状態の後の残りの状態を含む前記メモリセルの未検証状態を指示する、ステップをさらに含む請求項3に記載の方法。
【請求項5】
前記記憶するステップは、
前記メモリセルの下位ページ情報を前記キャッシュ構造の第3のラッチ構造に記憶するステップと、
前記メモリセルの中間ページ情報を前記キャッシュ構造の第4のラッチ構造に記憶するステップと、
前記メモリセルの上位ページ情報を前記キャッシュ構造の第5のラッチ構造に記憶するステップと
をさらに含む請求項1に記載の方法。
前記メモリセルの下位ページ情報を前記キャッシュ構造の第3のラッチ構造に記憶するステップと、
前記メモリセルの中間ページ情報を前記キャッシュ構造の第4のラッチ構造に記憶するステップと、
前記メモリセルの上位ページ情報を前記キャッシュ構造の第5のラッチ構造に記憶するステップと
をさらに含む請求項1に記載の方法。
【請求項6】
前記第1の状態検証動作が実行された後に、前記方法は、
第1の状態不合格検証情報を前記第1のラッチ構造に追加するステップであって、前記第1の状態不合格検証情報は、前記第1の状態検証動作に合格しなかった前記メモリセルの前記第2の部分を指示する、ステップをさらに含む請求項4に記載の方法。
第1の状態不合格検証情報を前記第1のラッチ構造に追加するステップであって、前記第1の状態不合格検証情報は、前記第1の状態検証動作に合格しなかった前記メモリセルの前記第2の部分を指示する、ステップをさらに含む請求項4に記載の方法。
【請求項7】
前記第1の状態調整済み検証動作が実行された後に、前記方法は、
前記禁止情報および第1の状態調整済み検証情報を前記第2のラッチ構造に記憶するステップであって、前記第1の状態調整済み検証情報は、前記メモリセルのうちのどれが前記第1の状態調整済み検証電圧を受けるかを指示する、ステップをさらに含む請求項6に記載の方法。
前記禁止情報および第1の状態調整済み検証情報を前記第2のラッチ構造に記憶するステップであって、前記第1の状態調整済み検証情報は、前記メモリセルのうちのどれが前記第1の状態調整済み検証電圧を受けるかを指示する、ステップをさらに含む請求項6に記載の方法。
【請求項8】
前記第1の状態検証動作が実行された後に、前記方法は、
前記不合格パターンデータの不合格率が第2の値以下であることに応答して、前記検証状態カウンタのカウンタ値をインクリメントするステップをさらに含む請求項7に記載の方法。
前記不合格パターンデータの不合格率が第2の値以下であることに応答して、前記検証状態カウンタのカウンタ値をインクリメントするステップをさらに含む請求項7に記載の方法。
【請求項9】
前記第1の状態調整済み検証動作が実行された後に、前記方法は、
第2の状態検証電圧を前記メモリセルの前記データ線に印加し、前記メモリセルに対して第2の状態検証動作を実行して、前記メモリセルの第2の状態閾値電圧を第2の目標値に基づき検証するステップと、
前記第2の状態検証動作に合格していない前記メモリセルの一部の前記データ線に第2の状態調整済み検証電圧が印加し、第2の状態調整済み検証動作を前記第2の状態検証動作に合格していない前記メモリセルの一部に対して実行するステップと
をさらに含む請求項8に記載の方法。
第2の状態検証電圧を前記メモリセルの前記データ線に印加し、前記メモリセルに対して第2の状態検証動作を実行して、前記メモリセルの第2の状態閾値電圧を第2の目標値に基づき検証するステップと、
前記第2の状態検証動作に合格していない前記メモリセルの一部の前記データ線に第2の状態調整済み検証電圧が印加し、第2の状態調整済み検証動作を前記第2の状態検証動作に合格していない前記メモリセルの一部に対して実行するステップと
をさらに含む請求項8に記載の方法。
【請求項10】
第2の状態不合格検証情報を前記第1のラッチ構造に追加するステップであって、
前記第2の状態不合格検証情報は、第2の状態検証動作から取得され、第2の状態検証動作に合格しなかったメモリセルの部分を指示する、ステップと、
第2の状態調整済み検証情報を前記第2のラッチ構造に追加するステップであって、
前記第2の状態調整済み検証情報は、前記メモリセルのうちのどれが前記第2の状態調整済み検証電圧を受けるかを指示する、ステップと
をさらに含む請求項9に記載の方法。
前記第2の状態不合格検証情報は、第2の状態検証動作から取得され、第2の状態検証動作に合格しなかったメモリセルの部分を指示する、ステップと、
第2の状態調整済み検証情報を前記第2のラッチ構造に追加するステップであって、
前記第2の状態調整済み検証情報は、前記メモリセルのうちのどれが前記第2の状態調整済み検証電圧を受けるかを指示する、ステップと
をさらに含む請求項9に記載の方法。
【請求項11】
前記禁止情報、第1の状態合格検証情報、および第2の状態合格検証情報を前記第1のラッチ構造に記憶するステップであって、
前記第1の状態合格検証情報は、前記第1の状態検証動作から取得され、前記第1の状態検証動作に合格した前記メモリセルの前記第1の部分を指示し、
前記第2の状態合格検証情報は、前記第2の状態検証動作に合格した前記メモリセルの一部を指示する、ステップと、
検証状態カウンタのカウンタ値が前記第1の値以上であるかどうかを決定するステップと、
前記検証状態カウンタの前記カウンタ値が前記第1の値より小さいと決定したことに応答して、
(i)前記検証状態カウンタの前記カウンタ値が無変化であるときに、前記第1の状態について前記メモリセルをプログラムし、検証するステップ、および
(ii)前記検証状態カウンタの前記カウンタ値が1だけ増やされるときに、前記第1の状態の後続状態について前記メモリセルをプログラムし、検証するステップ
のうちの1つを実行するステップと
をさらに含む請求項10に記載の方法。
前記第1の状態合格検証情報は、前記第1の状態検証動作から取得され、前記第1の状態検証動作に合格した前記メモリセルの前記第1の部分を指示し、
前記第2の状態合格検証情報は、前記第2の状態検証動作に合格した前記メモリセルの一部を指示する、ステップと、
検証状態カウンタのカウンタ値が前記第1の値以上であるかどうかを決定するステップと、
前記検証状態カウンタの前記カウンタ値が前記第1の値より小さいと決定したことに応答して、
(i)前記検証状態カウンタの前記カウンタ値が無変化であるときに、前記第1の状態について前記メモリセルをプログラムし、検証するステップ、および
(ii)前記検証状態カウンタの前記カウンタ値が1だけ増やされるときに、前記第1の状態の後続状態について前記メモリセルをプログラムし、検証するステップ
のうちの1つを実行するステップと
をさらに含む請求項10に記載の方法。
【請求項12】
前記第1の状態の前記後続状態について前記メモリセルを前記プログラムするステップは、
前記第1のラッチ構造に記憶されている前記禁止情報に従って初期後続状態プログラミング電圧を決定するステップと、
前記禁止情報を、前記第1のラッチ構造における前記第1の状態調整済み検証情報および前記第2の状態調整済み検証情報を含む調整済み検証情報に置き換えるステップと、
後続状態プログラミング電圧を、前記初期後続状態プログラミング電圧および前記初期調整済み検証情報に基づき決定するステップと、
前記後続状態プログラミング電圧を前記メモリセルの前記データ線に印加して、前記メモリセルを前記後続状態にプログラムするステップと
を含む請求項11に記載の方法。
前記第1のラッチ構造に記憶されている前記禁止情報に従って初期後続状態プログラミング電圧を決定するステップと、
前記禁止情報を、前記第1のラッチ構造における前記第1の状態調整済み検証情報および前記第2の状態調整済み検証情報を含む調整済み検証情報に置き換えるステップと、
後続状態プログラミング電圧を、前記初期後続状態プログラミング電圧および前記初期調整済み検証情報に基づき決定するステップと、
前記後続状態プログラミング電圧を前記メモリセルの前記データ線に印加して、前記メモリセルを前記後続状態にプログラムするステップと
を含む請求項11に記載の方法。
【請求項13】
前記第1の状態の前記後続状態について前記メモリセルを前記検証するステップは、
後続状態検証電圧を前記メモリセルの前記データ線に印加して、後続状態検証動作を前記メモリセルに対して実行するステップであって、
前記後続状態検証動作は、後続目標値に基づき前記メモリセルの後続状態閾値電圧を検証し、前記後続状態検証動作の不合格パターンデータを生成し、
前記不合格パターンデータは、前記第2のラッチ構造に記憶され、前記後続状態検証動作に合格した前記メモリセルの第1の部分と、前記後続状態検証動作に合格しなかった前記メモリセルの第2の部分とを指示する、ステップと、
後続状態調整済み検証電圧を前記後続状態検証動作に合格しなかった前記メモリセルの前記第2の部分の前記データ線に印加し、前記メモリセルの前記第2の部分に対して後続状態調整済み検証動作を実行するステップであって、
前記後続状態調整済み検証動作は、前記後続状態調整済み検証電圧が印加された前記メモリセルの前記第2の部分の前記後続状態閾値電圧を検証する、ステップと
をさらに含む請求項12に記載の方法。
後続状態検証電圧を前記メモリセルの前記データ線に印加して、後続状態検証動作を前記メモリセルに対して実行するステップであって、
前記後続状態検証動作は、後続目標値に基づき前記メモリセルの後続状態閾値電圧を検証し、前記後続状態検証動作の不合格パターンデータを生成し、
前記不合格パターンデータは、前記第2のラッチ構造に記憶され、前記後続状態検証動作に合格した前記メモリセルの第1の部分と、前記後続状態検証動作に合格しなかった前記メモリセルの第2の部分とを指示する、ステップと、
後続状態調整済み検証電圧を前記後続状態検証動作に合格しなかった前記メモリセルの前記第2の部分の前記データ線に印加し、前記メモリセルの前記第2の部分に対して後続状態調整済み検証動作を実行するステップであって、
前記後続状態調整済み検証動作は、前記後続状態調整済み検証電圧が印加された前記メモリセルの前記第2の部分の前記後続状態閾値電圧を検証する、ステップと
をさらに含む請求項12に記載の方法。
【請求項14】
メモリデバイスであって、
複数のメモリセルと、
前記メモリセルのデータ線に結合され、バイアス電圧を前記データ線に印加するように構成されるデータ線バイアス回路を含むキャッシュ構造、ならびに第1のラッチ構造および第2のラッチ構造を含むページバッファであって、前記データ線バイアス回路の各々はそれぞれのデータ線に結合され、前記ページバッファの各々はそれぞれの第1のラッチ構造およびそれぞれの第2のラッチ構造を含む、ページバッファと、
前記メモリセルの前記データ線、前記第1のラッチ構造、および前記第2のラッチ構造に結合された制御回路であって、
禁止情報を前記第1のラッチ構造および前記第2のラッチ構造に記憶し、
前記データ線バイアス回路を通して、前記メモリセルの前記データ線に第1の状態プログラミング電圧を印加して、前記メモリセルを第1の状態にプログラムし、
前記データ線バイアス回路を通して、前記メモリセルの前記データ線に第1の状態検証電圧を印加して、前記メモリセルに対して第1の状態検証動作を実行し、
前記第1の状態検証動作は、第1の目標値に基づき前記メモリセルの第1の状態閾値電圧を検証し、前記第1の状態検証動作の不合格パターンデータを生成し、
前記不合格パターンデータは、前記第2のラッチ構造に記憶され、前記第1の状態検証動作に合格した前記メモリセルの第1の部分と、前記第1の状態検証動作に合格しなかった前記メモリセルの第2の部分とを指示し、
前記データ線バイアス回路を通して、前記第1の状態検証に合格しなかった前記メモリセルの前記第2の部分の前記データ線に第1の状態調整済み検証電圧を印加して、第1の状態調整済み検証動作を前記メモリセルの前記第2の部分に対して実行し、
前記第1の状態調整済み検証動作は、前記第1の状態調整済み検証電圧が印加された前記メモリセルの前記第2の部分の前記第1の状態閾値電圧を検証する
ように構成される制御回路と
を備えるメモリデバイス。
複数のメモリセルと、
前記メモリセルのデータ線に結合され、バイアス電圧を前記データ線に印加するように構成されるデータ線バイアス回路を含むキャッシュ構造、ならびに第1のラッチ構造および第2のラッチ構造を含むページバッファであって、前記データ線バイアス回路の各々はそれぞれのデータ線に結合され、前記ページバッファの各々はそれぞれの第1のラッチ構造およびそれぞれの第2のラッチ構造を含む、ページバッファと、
前記メモリセルの前記データ線、前記第1のラッチ構造、および前記第2のラッチ構造に結合された制御回路であって、
禁止情報を前記第1のラッチ構造および前記第2のラッチ構造に記憶し、
前記データ線バイアス回路を通して、前記メモリセルの前記データ線に第1の状態プログラミング電圧を印加して、前記メモリセルを第1の状態にプログラムし、
前記データ線バイアス回路を通して、前記メモリセルの前記データ線に第1の状態検証電圧を印加して、前記メモリセルに対して第1の状態検証動作を実行し、
前記第1の状態検証動作は、第1の目標値に基づき前記メモリセルの第1の状態閾値電圧を検証し、前記第1の状態検証動作の不合格パターンデータを生成し、
前記不合格パターンデータは、前記第2のラッチ構造に記憶され、前記第1の状態検証動作に合格した前記メモリセルの第1の部分と、前記第1の状態検証動作に合格しなかった前記メモリセルの第2の部分とを指示し、
前記データ線バイアス回路を通して、前記第1の状態検証に合格しなかった前記メモリセルの前記第2の部分の前記データ線に第1の状態調整済み検証電圧を印加して、第1の状態調整済み検証動作を前記メモリセルの前記第2の部分に対して実行し、
前記第1の状態調整済み検証動作は、前記第1の状態調整済み検証電圧が印加された前記メモリセルの前記第2の部分の前記第1の状態閾値電圧を検証する
ように構成される制御回路と
を備えるメモリデバイス。
【請求項15】
前記ページバッファは、
前記メモリセルの下位ページ情報を記憶するように構成されている第3のラッチ構造と、
前記メモリセルの中間ページ情報を記憶するように構成されている第4のラッチ構造と、
前記メモリセルの上位ページ情報を記憶するように構成されている第5のラッチ構造と
をさらに備え、前記ページバッファの各々は、それぞれの第3のラッチ構造、それぞれの第4のラッチ構造、およびそれぞれの第5のラッチ構造を含む請求項14に記載のメモリデバイス。
前記メモリセルの下位ページ情報を記憶するように構成されている第3のラッチ構造と、
前記メモリセルの中間ページ情報を記憶するように構成されている第4のラッチ構造と、
前記メモリセルの上位ページ情報を記憶するように構成されている第5のラッチ構造と
をさらに備え、前記ページバッファの各々は、それぞれの第3のラッチ構造、それぞれの第4のラッチ構造、およびそれぞれの第5のラッチ構造を含む請求項14に記載のメモリデバイス。
【請求項16】
前記制御回路は、検証状態カウンタを備え、前記検証状態カウンタは
前記不合格パターンデータの不合格率が第2の値以下であることに応答して、前記検証状態カウンタのカウンタ値をインクリメントするように構成され、前記検証状態カウンタの前記カウンタ値は、前記メモリセルがどの状態においてプログラムされているかを指示する請求項15に記載のメモリデバイス。
前記不合格パターンデータの不合格率が第2の値以下であることに応答して、前記検証状態カウンタのカウンタ値をインクリメントするように構成され、前記検証状態カウンタの前記カウンタ値は、前記メモリセルがどの状態においてプログラムされているかを指示する請求項15に記載のメモリデバイス。
【請求項17】
前記制御回路は、
前記データ線バイアス回路を通して、第1の状態プログラミング電圧を前記メモリセルの前記データ線に印加して、前記検証状態カウンタの前記カウンタ値が第1の値より小さいことに基づき前記メモリセルを前記第1の状態にプログラムするようにさらに構成される請求項16に記載のメモリデバイス。
前記データ線バイアス回路を通して、第1の状態プログラミング電圧を前記メモリセルの前記データ線に印加して、前記検証状態カウンタの前記カウンタ値が第1の値より小さいことに基づき前記メモリセルを前記第1の状態にプログラムするようにさらに構成される請求項16に記載のメモリデバイス。
【請求項18】
前記制御回路は、
前記第1のラッチ構造に記憶されている前記禁止情報および前記カウンタ値に従って初期の第1の状態プログラミング電圧を決定し、
前記禁止情報を前記第1のラッチ構造内の初期調整済み検証情報で置き換え、
前記初期調整済み検証情報は、前記第1の状態調整済み検証動作に先立つ、前の調整済み検証動作において前記メモリセルのうちのどれが前の調整済み検証電圧を受けるかを指示し、
前記第1の状態プログラミング電圧を、前記第1の状態の初期プログラミング電圧および前記初期調整済み検証情報に基づき決定し、
前記データ線バイアス回路を通して、前記メモリセルの前記データ線に前記第1の状態プログラミング電圧を印加して、前記メモリセルを前記第1の状態にプログラムする
ように構成される請求項17に記載のメモリデバイス。
前記第1のラッチ構造に記憶されている前記禁止情報および前記カウンタ値に従って初期の第1の状態プログラミング電圧を決定し、
前記禁止情報を前記第1のラッチ構造内の初期調整済み検証情報で置き換え、
前記初期調整済み検証情報は、前記第1の状態調整済み検証動作に先立つ、前の調整済み検証動作において前記メモリセルのうちのどれが前の調整済み検証電圧を受けるかを指示し、
前記第1の状態プログラミング電圧を、前記第1の状態の初期プログラミング電圧および前記初期調整済み検証情報に基づき決定し、
前記データ線バイアス回路を通して、前記メモリセルの前記データ線に前記第1の状態プログラミング電圧を印加して、前記メモリセルを前記第1の状態にプログラムする
ように構成される請求項17に記載のメモリデバイス。
【請求項19】
前記制御回路は、
前記第1のラッチ構造内の前記禁止情報を反転し、
前記反転された禁止情報は、前記第1の状態および前記第1の状態の後の残りの状態を含む前記メモリセルの未検証状態を指示し、
前記データ線バイアス回路を通して、前記メモリセルの前記データ線に前記第1の状態検証電圧を印加して、前記第1の状態検証動作を実行し、
前記第1の状態検証電圧は、前記第1のラッチ構造に記憶されている前記反転された禁止情報に従って決定される
ようにさらに構成される請求項18に記載のメモリデバイス。
前記第1のラッチ構造内の前記禁止情報を反転し、
前記反転された禁止情報は、前記第1の状態および前記第1の状態の後の残りの状態を含む前記メモリセルの未検証状態を指示し、
前記データ線バイアス回路を通して、前記メモリセルの前記データ線に前記第1の状態検証電圧を印加して、前記第1の状態検証動作を実行し、
前記第1の状態検証電圧は、前記第1のラッチ構造に記憶されている前記反転された禁止情報に従って決定される
ようにさらに構成される請求項18に記載のメモリデバイス。
【請求項20】
前記キャッシュ構造は、検証回路をさらに含み、
前記検証回路の各々は、それぞれのデータ線、それぞれの第1のラッチ構造、およびそれぞれの第2のラッチ構造に結合され、
前記検証回路は、前記第1の状態検証電圧が印加される前記メモリセルを読み出して、前記メモリセルの前記第1の状態閾値電圧が第1の目標値の条件を満たすかどうかを検証するように構成され、
前記第1の状態検証動作の前記不合格パターンデータは、前記検証回路を通して、前記第2のラッチ構造に記憶される請求項19に記載のメモリデバイス。
前記検証回路の各々は、それぞれのデータ線、それぞれの第1のラッチ構造、およびそれぞれの第2のラッチ構造に結合され、
前記検証回路は、前記第1の状態検証電圧が印加される前記メモリセルを読み出して、前記メモリセルの前記第1の状態閾値電圧が第1の目標値の条件を満たすかどうかを検証するように構成され、
前記第1の状態検証動作の前記不合格パターンデータは、前記検証回路を通して、前記第2のラッチ構造に記憶される請求項19に記載のメモリデバイス。
【発明の詳細な説明】
【背景技術】
【0001】
フラッシュメモリデバイスは最近、急速な発展を遂げてきている。フラッシュメモリデバイスは、電圧を印加することなく、記憶されているデータを長期間保持することができる。さらに、フラッシュメモリデバイスの読み出し速度は比較的速く、記憶されているデータの消去およびフラッシュメモリデバイス内へのデータの書き換えが容易である。したがって、フラッシュメモリデバイスは、マイクロコンピュータ、自動制御システム、および同様のものにおいて広く使用されている。フラッシュメモリデバイスのビット密度を高め、フラッシュメモリデバイスのビットコストを低減するために、3次元(3D)NAND(非AND)型フラッシュメモリデバイスが開発された。
【0002】
電子システムの性能および複雑さが増すにつれて、システム内のメモリ追加に対する要求も高まる。しかしながら、システムのコストを低減し続けるためには、部品点数が最小限度に抑えられなければならない。これは、トリプルレベルセル(TLC)などの技術を使用して集積回路のメモリ密度を高めることによって達成され得る。たとえば、TLC NANDフラッシュメモリは、非常にコスト効率の高い不揮発性メモリである。トリプルレベルセルは、セル上に蓄積される特定の閾値電圧(Vt)範囲にビットパターンを割り当てることによって従来のフラッシュセルのアナログ性をうまく利用するものである。この技術は、セルに割り当てられる電圧範囲の数およびメモリセルの稼動寿命において割り当てられた電圧範囲の安定性に応じて、セルあたり3ビットを記憶することを可能にする。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本開示において、実施形態は、ラッチの数を減らしたページバッファ内で非破壊モードプログラムを可能にするアルゴリズムに基づく3D-NANDメモリデバイスのトリプルレベルセルをプログラムするための装置および方法に向けられている。
【課題を解決するための手段】
【0004】
本開示の一態様によれば、メモリデバイスをプログラムする方法が提供され、メモリデバイスは、キャッシュ構造およびメモリセルを含むことができる。この方法では、禁止情報(inhibit information)は、キャッシュ構造の第1のラッチ構造および第2のラッチ構造に記憶され得る。第1の状態プログラミング電圧がメモリセルのデータ線に印加され、これによりメモリセルを第1の状態にプログラムすることができる。第1の状態検証電圧(state verification voltage)がメモリセルのデータ線に印加され、これによりメモリセルに対して第1の状態検証動作(state verification operation)を実行することができる。第1の状態検証動作は、第1の目標値に基づきメモリセルの第1の状態閾値電圧を検証し、また第1の状態検証動作の不合格パターン(failure pattern)データを生成することができる。不合格パターンデータは、第2のラッチ構造に記憶され、第1の状態検証動作に合格(pass)したメモリセルの第1の部分と、第1の状態検証動作に合格しなかった(fail)メモリセルの第2の部分とを示すことができる。さらに、第1の状態調整済み検証電圧が第1の状態検証動作に合格しなかったメモリセルの第2の部分のデータ線に印加され、メモリセルの第2の部分に対して第1の状態調整済み検証動作を実行することができる。第1の状態調整済み検証動作は、第1の状態調整済み検証電圧が印加されたメモリセルの第2の部分の第1の状態閾値電圧を検証することができる。
【0005】
この方法において、第1の状態プログラミング電圧は、メモリセルのデータ線に印加され、検証状態カウンタのカウンタ値が第1の値より小さいことに基づきメモリセルを第1の状態にプログラムすることができる。検証状態カウンタのカウンタ値に対する第1の値は8とすることができ、検証状態カウンタのカウンタ値は、メモリセルのどの状態がプログラムされるかを示すことができる。
【0006】
メモリセルのビット線に第1の状態プログラミング電圧を印加するために、第1のラッチ構造に記憶されている禁止情報およびカウンタ値に従って、初期の第1の状態プログラミング電圧が決定され得る。禁止情報は、第1のラッチ構造における初期調整済み検証情報(または3BL情報)に置き換えられ得る。第1の状態プログラミング電圧は、初期の第1の状態プログラミング電圧および初期調整済み検証情報に基づき決定され得る。初期調整済み検証情報は、第1の状態調整済み検証動作に先立つ、前の調整済み検証動作においてメモリセルのうちのどれが前の調整済み検証電圧を受けるかを指示することができる。
【0007】
いくつかの実施形態において、第1の状態検証電圧が印加される前に、禁止情報は、第1のラッチ構造において反転され、反転された禁止情報を形成することができ、反転された禁止情報は、第1の状態および第1の状態の後の残りの状態を含むメモリセルの未検証状態を指示することができる。
【0008】
いくつかの実施形態において、禁止情報がキャッシュ構造の第1のラッチ構造および第2のラッチ構造に記憶されるときに、メモリセルの下位ページ情報はキャッシュ構造の第3のラッチ構造に記憶され、メモリセルの中間ページ情報はキャッシュ構造の第4のラッチ構造に記憶され、メモリセルの上位ページ情報はキャッシュ構造の第5のラッチ構造に記憶され得る。
【0009】
この方法において、第1の状態検証動作が実行された後に、第1の状態不合格検証(failure verification)情報が第1のラッチ構造に追加されてよく、第1の状態不合格検証情報は、第1の状態検証動作に合格しなかったメモリセルの第2の部分を指示することができる。
【0010】
この方法において、第1の状態調整済み検証動作が実行された後に、禁止情報および第1の状態調整済み検証情報は、第2のラッチ構造に記憶されるものとしてよく、第1の状態調整済み検証情報は、メモリセルのうちのどれが第1の状態調整済み検証電圧を受けるかを指示する。
【0011】
この方法において、第1の状態検証動作が実行された後、不合格パターンデータの不合格率(failure rate)が第2の値以下であったことに応答して検証状態カウンタのカウンタ値がインクリメントされ得る。
【0012】
この方法において、第1の状態調整済み検証動作が実行された後に、第2の状態検証電圧がメモリセルのデータ線に印加されるものとしてよく、メモリセルに対して第2の状態検証動作を実行して、第2の目標値に基づきメモリセルの第2の状態閾値電圧を検証することができる。さらに、第2の状態検証動作に合格していないメモリセルの一部のデータ線に第2の状態調整済み検証電圧が印加されるものとしてよく、それにより第2の状態調整済み検証動作は第2の状態検証動作に合格していないメモリセルの一部に対して実行され得る。
【0013】
さらに、第2の状態不合格検証情報は、第1のラッチ構造に追加され得る。第2の状態不合格検証情報は、第2の状態検証動作から取得され、第2の状態検証動作に合格しなかったメモリセルの部分を指示することができる。それに加えて、第2の状態調整済み検証情報は、第2のラッチ構造に追加されるものとしてよく、第2の状態調整済み検証情報は、メモリセルのうちのどれが第2の状態調整済み検証電圧を受けるかを指示することができる。
【0014】
その後、禁止情報、第1の状態合格検証情報、および第2の状態合格検証情報は、第1のラッチ構造に記憶されるものとしてよく、第1の状態合格検証情報は、第1の状態検証動作から取得され、第1の状態検証動作に合格したメモリセルの第1の部分を指示し、第2の状態合格検証情報は、第2の状態検証動作に合格したメモリセルの一部を指示する。検証レベルカウンタのカウンタ値が第1の値以上であるかどうかを決定するための決定が行われ得る。検証状態カウンタのカウンタ値が第1の値より小さいと決定したことに応答して、一実施形態において、メモリセルは、検証状態カウンタのカウンタ値が無変化であるときに第1の状態についてプログラムされ、検証され得る。別の実施形態では、メモリセルは、検証状態カウンタのカウンタ値が1だけ増やされたときに応答として第1の状態の後続状態についてプログラムされ、検証され得る。
【0015】
この方法において、第1の状態の後続状態に対するメモリセルをプログラムするために、初期後続状態プログラミング電圧が、第1のラッチ構造に記憶されている禁止情報に従って決定され得る。禁止情報は、その後、第1のラッチ構造における第1の状態調整済み検証情報および第2の状態調整済み検証情報を含む調整済み検証情報に置き換えられ得る。後続状態プログラミング電圧は、初期後続状態プログラミング電圧および調整済み検証情報に基づき決定され得る。後続状態プログラミング電圧は、メモリセルのデータ線上にさらに印加され、これにより前記第1の状態の後続状態においてメモリセルをプログラムすることができる。
【0016】
この方法において、第1の状態の後続状態についてメモリセルを検証するために、後続状態検証電圧がメモリセルのデータ線に印加され、メモリセルに対して後続状態検証動作を実行することができる。後続状態検証動作は、後続目標値に基づきメモリセルの後続状態閾値電圧を検証し、後続状態検証動作の不合格パターンデータを生成することができる。不合格パターンデータは、第2のラッチ構造に記憶され、後続状態検証動作に合格したメモリセルの第1の部分と、後続状態検証動作に合格しなかったメモリセルの第2の部分とを示すことができる。さらに、後続状態調整済み検証電圧が後続状態検証動作に合格しなかったメモリセルの第2の部分のデータ線に印加され、メモリセルの第2の部分に対して後続状態調整済み検証動作を実行することができ、後続状態調整済み検証動作は、後続状態調整済み検証電圧が印加されたメモリセルの第2の部分の後続状態閾値電圧を検証することができる。
【0017】
本開示のさらに別の態様により、メモリデバイスが提供される。メモリデバイスは、複数のメモリセルと、データ線バイアス回路およびページバッファを含むキャッシュ構造とを備えることができる。データ線バイアス回路は、メモリセルのデータ線に結合され、バイアス電圧をデータ線に印加するように構成され得る。ページバッファは、第1のラッチ構造および第2のラッチ構造を含むことができる。データ線バイアス回路の各々は、それぞれのデータ線に結合され、ページバッファの各々は、それぞれの第1のラッチ構造およびそれぞれの第2のラッチ構造を含み得る。メモリデバイスは、メモリセルのデータ線、第1のラッチ構造、および第2のラッチ構造に結合された制御回路も含むことができる。制御回路は、第1のラッチ構造および第2のラッチ構造に禁止情報を記憶するように構成され得る。制御回路は、メモリセルを第1の状態にプログラムするために、データ線バイアス回路を通してメモリセルのデータ線に第1の状態プログラミング電圧を印加するように構成され得る。
【0018】
制御回路はまた、データ線バイアス回路を通して第1の状態検証電圧をメモリセルのデータ線に印加し、メモリセルに対して第1の状態検証動作を実行するように構成され得る。第1の状態検証動作は、第1の目標値に基づきメモリセルの第1の状態閾値電圧を検証し、第1の状態検証動作の不合格パターンデータを生成することができ、不合格パターンデータは、第2のラッチ構造に記憶され、第1の状態検証動作に合格したメモリセルの第1の部分と、第1の状態検証動作に合格しなかったメモリセルの第2の部分とを示すことができる。制御回路は、データ線バイアス回路を通して、第1の状態調整済み検証電圧を第1の状態検証動作に合格しなかったメモリセルの第2の部分のデータ線に印加して、メモリセルの第2の部分に対して第1の状態調整済み検証動作を実行するようにさらに構成され得る。第1の状態調整済み検証動作は、第1の状態調整済み検証電圧が印加されたメモリセルの第2の部分の第1の状態閾値電圧を検証することができる。
【0019】
いくつかの実施形態において、ページバッファは、メモリセルの下位ページ情報を記憶するように構成される第3のラッチ構造、メモリセルの中間ページ情報を記憶するように構成される第4のラッチ構造、およびメモリセルの上位ページ情報を記憶するように構成される第5のラッチ構造をさらに備えることができる。ページバッファの各々は、それぞれの第3のラッチ構造、それぞれの第4のラッチ構造、およびそれぞれの第5のラッチ構造を含むことができる。
【0020】
いくつかの実施形態において、制御回路は、不合格パターンデータの不合格率が第2の値以下であることに応答して、検証状態カウンタのカウンタ値をインクリメントするように構成されている検証状態カウンタを備えることができる。検証状態カウンタのカウンタ値は、メモリセルがどの状態にプログラムされているかを指示することができる。
【0021】
制御回路は、第1の状態プログラミング電圧をメモリセルのデータ線に印加し、検証状態カウンタのカウンタ値が第1の値より小さいことに基づきメモリセルを第1の状態にプログラムするようにさらに構成され得る。
【0022】
メモリセルを第1のレベルにプログラムするために、制御回路は、第1のラッチ構造に記憶されている禁止情報と、カウンタ値とに従って初期の第1の状態プログラミング電圧を決定することができる。制御回路は、禁止情報を第1のラッチ構造内の初期調整済み検証情報で置き換え、初期の第1の状態プログラミング電圧と初期調整済み検証情報とに基づき第1の状態プログラミング電圧を決定することができる。初期調整済み検証情報は、第1の状態調整済み検証動作に先立つ、前の調整済み検証動作においてメモリセルのうちのどれが前の調整済み検証電圧を受けるかを指示することができる。制御回路は、メモリセルを第1の状態にプログラムするために、データ線回路を通してメモリセルのデータ線に第1の状態プログラミング電圧をさらに印加することができる。
【0023】
いくつかの実施形態において、制御回路は、第1のラッチ構造内の禁止情報を反転させることができ、反転された禁止情報は、第1の状態および第1の状態の後の残りの状態を含むメモリセルの未検証状態を指示する。制御回路は、したがって、データ線バイアス回路を通して第1の状態検証電圧をメモリセルのデータ線に印加し、第1の状態検証動作を実行することができ、第1の状態検証電圧は、第1のラッチ構造に記憶されている反転された禁止情報に従って決定され得る。
【0024】
キャッシュ構造は、検証回路をさらに備えることができ、検証回路の各々は、それぞれのデータ線、それぞれの第1のラッチ構造、およびそれぞれの第2のラッチ構造に結合される。検証回路は、第1の状態検証電圧が印加されるメモリセルを読み出して、メモリセルの第1の状態閾値電圧が第1の目標値の条件を満たすかどうかを検証するように構成され得る。それに加えて、第1の状態検証動作の不合格パターン日付は、検証回路を通して第2のラッチ構造に記憶され得る。
【0025】
本開示の態様は、添付の図面とともに読むと、次の詳細な説明から理解できる。当業界の標準的な慣行に従って、様々な特徴が縮尺通りに描かれていないことに留意されたい。実際には、様々な特徴の寸法は、説明がわかりやすくなるように大きくまたは小さくされ得る。
【図面の簡単な説明】
【0026】
【図1】本開示の例示的な実施形態による、3D-NANDメモリデバイスの概略図である。
【図2】本開示の例示的な実施形態による、3D-NANDメモリデバイスの断面図である。
【図3】本開示の例示的な実施形態による、NANDメモリセルストリングの概略図である。
【図4】本開示の例示的な実施形態による、3D-NANDデバイスのトリプルレベルセル(TLC)内のデータ記憶の概略図である。
【図5】本開示の例示的な実施形態による、3D-NANDの回路の例示的なブロック概略図である。
【図6】本開示の例示的な実施形態による、メモリプログラミングのための方法のフローチャート図である。
【図7】本開示の例示的な実施形態による、メモリをプログラムするときの様々なラッチ状態の概略図である。
【図8】本開示の例示的な実施形態による、メモリをプログラムするときの様々なラッチ状態の概略図である。
【図9】本開示の例示的な実施形態による、メモリをプログラムするときの様々なラッチ状態の概略図である。
【図10】本開示の例示的な実施形態による、メモリをプログラムするときの様々なラッチ状態の概略図である。
【図11】本開示の例示的な実施形態による、メモリをプログラムするときの様々なラッチ状態の概略図である。
【図12】本開示の例示的な実施形態による、メモリをプログラムするときの様々なラッチ状態の概略図である。
【図13】本開示の例示的な実施形態による、メモリをプログラムするときの様々なラッチ状態の概略図である。
【図14】本開示の例示的な実施形態による、電子システムのブロック概略図である。
【発明を実施するための形態】
【0027】
次の開示は、提供される主題の異なる特徴を実装するための多くの異なる実施形態、または例を提供する。コンポーネントおよび構成の特定の例が、本開示を単純化するために、以下で説明されている。これらは、もちろん単なる例であって、限定を意図したものではない。たとえば、次の説明の中の第2の特徴の上を覆うか、または上に載る第1の特徴を形成することは、第1および第2の特徴が直接接触し得る実施形態を含み、また第1の特徴と第2の特徴との間に追加の特徴が形成され、第1の特徴と第2の特徴とが直接接触し得ない実施形態を含み得る。それに加えて、本開示では、様々な例において参照番号および/または文字を繰り返し得る。この繰り返しは、単純化および明確化を目的としたものであり、それ自体、説明されている様々な実施形態および/または構成の間の関係を指示するものではない。
【0028】
「下」、「より下」、「下側」、「上」、「上側」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている向きに加えて使用されている、または動作しているデバイスの異なる向きを包含することを意図されている。装置は、他の何らかの方法で配向され(90度または他の向きに回転され)てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。
【0029】
3D-NANDデバイスは、複数のプレーンを備えることができる。プレーンの各々は、複数のブロックを含むことができる。図1は、3D-NANDデバイス100(またはデバイス100)の例示的な一実施形態である。図1に示されているように、デバイス100はプレーン102および104を備えることができる。プレーン102および104の各々は、2つのそれぞれのブロックを含むことができる。たとえば、プレーン102は、2つのブロック106および108を含むことができ、プレーン104は、2つのブロック110および112を含むことができる。さらに、ブロックの各々は、複数のメモリセルストリングを含むことができ、メモリセルは、デバイス100の高さ方向に沿って基板上に順次、直列に配設される。図1は単なる一例であり、デバイス100は任意の数のプレーンを含むことができ、プレーンの各々はデバイス設計に応じて任意の数のブロックを含むことができることに留意されたい。デバイス100では、プレーンの各々は、ダイナミックデータキャッシュ(DDC)、またはスタティックページバッファ(SPB)などの、それぞれのキャッシュ構造に結合され得る。たとえば、ブロック106は、キャッシュ構造114に結合され、ブロック108は、キャッシュ構造116に結合され得る。キャッシュ構造は、ビット線に結合され、3D-NANDデバイス100の動作中に信号を感知するように構成されたセンスアンプを含むことができる。キャッシュ構造は、複数のページバッファを含むことができる。ページバッファの各々は、それぞれのビット線に結合されるものとしてよく、複数のラッチ(またはラッチ構造)を含む。ページバッファは、3D-NANDデバイス100が動作するときにデータを一時的に保持するように構成される。たとえば、3D-NANDデバイスのメモリセルがトリプルレベルセル(TLC)であるときに、ページバッファの各々は、6個のラッチを備えることができる。デバイス100は、メモリセルを動作させるためのデコーダ構造、ドライバ構造、電荷構造、および他の構造を備えることができる周辺回路122を含むことができる。
【0030】
デバイス100において、ブロックの各々は、ワード線層および絶縁層のスタック内に形成されるステアケース領域およびアレイ領域を備えることができる。図2は、デバイス100のブロック106の例示的な一実施形態である。図2に示されているように、ブロック106は、誘電体層24内に配置構成されているアレイ領域200Aおよびステアケース領域200B～200Cを含むことができる。アレイ領域200Aは、ステアケース領域200B～200Cの間に配置構成され、基板10の上で交互配置されたワード線層12a～12pおよび絶縁層14a～14qのスタックに形成され得る。ワード線層12a～12pは、基板10上に順次に配設される、1つまたは複数のボトムセレクトゲート(BSG)層、ゲート層(またはワード線層)、および1つまたは複数のトップセレクトゲート(TSG)層を含むことができる。たとえば、ワード線層12o～12pは、デバイス100におけるBSG層とすることができ、ワード線層12a～12bは、TSG層とすることができる。アレイ領域200Aは、複数のチャネル構造18を含むことができる。チャネル構造18の各々は、それぞれのトップチャネルコンタクト19およびそれぞれのボトムチャネルコンタクト21を含むことができる。チャネル構造18の各々は、スタックを貫通して延び、ワード線層12a～12pに結合されて、それぞれの垂直NANDメモリセルストリングを形成することができる。垂直NANDメモリセルストリングは、基板10の高さ方向(たとえば、Z方向)に沿って基板上に順次、直列に配設される、1つまたは複数のボトムセレクトトランジスタ(BST)、複数のメモリセル(MC)、および1つまたは複数のトップセレクトトランジスタ(TST)を含むことができる。1つまたは複数のBSTは、チャネル構造および1つまたは複数のBSG層から形成され、MCは、チャネル構造およびワード線層から形成され、1つまたは複数のTSTは、チャネル構造および1つまたは複数のTSG層から形成され得る。
【0031】
デバイス100において、メモリセルの各々は、デバイス設計に従って、1つまたは複数の論理ビットを記憶することができる。たとえば、メモリセルは、シングルレベルセル(SLC)、マルチレベルセル(MLC)、またはトリプルレベルセル(TLC)であり得る。したがって、メモリセルの各々は、1つの論理ビット、2つの論理ビット、または3つの論理ビットを記憶することができる。
【0032】
なおも図2を参照すると、ワード線層12a～12pは、ステアケース領域200A～200B内にステアケース構成で形成され、複数のワード線コンタクト22が高さ方向に沿って形成され、ワード線層12a～12pに結合され得る。したがって、ワード線層12a～12pに結合されているワード線コンタクト22を通してメモリセルのゲートにゲート電圧が印加され得る。
【0033】
それに加えて、チャネル構造の各々は、それぞれのビット線(またはビット線構造)にさらに結合され得る。いくつかの実施形態において、ビット線は、チャネル構造18のトップチャネルコンタクト19に接続され、チャネル構造をプログラムする、消去する、または読み出すなど、チャネル構造を操作するときにバイアス電圧を印加するように構成され得る。デバイス100は、複数のスリット構造(またはゲート線スリット構造)を有することができる。たとえば、2つのスリット構造20a～20bが図2に含まれている。スリット構造20a～20bは、導電性材料から作られ、アレイ共通ソース(ACS)領域16上に位置決めされ、コンタクトとして働き得る。ACS領域は、デバイス100の共通ソースとして働くように基板10内に形成される。
【0034】
図3は、デバイス100内に形成され得るNANDメモリセルストリング(またはストリング)300の概略図である。図3に示されているように、ストリング300は、基板10の高さ方向(たとえば、Z方向)に沿って基板上に順次、直列に配設されるボトムセレクトトランジスタ(BST)302、複数のメモリセル(MC)304、およびトップセレクトトランジスタ(TST)306を含むことができる。ストリング300は、TST306のドレイン端子を通してビット線308に結合され、BST302のソース端子を通してACS310に結合され得る。デバイス100の動作中、適切な電圧がビット線308、TSG層を貫通するTST306のゲート、WL層を貫通するMC304のゲート、BSG層を貫通するBST302のゲート、およびスリット構造(たとえば、20aまたは20b)を貫通するACS310に印加され得る。
【0035】
上で述べたように、メモリセルは、単一の論理ビット、2個の論理ビット、3個の論理ビット、または4個の論理ビットをそれぞれ記憶することができるシングルレベルセル、マルチレベルセル、トリプルレベルセル、またはクアッドレベルセルであり得る。図4は、3D-NANDデバイスのトリプルレベルセル(TLC)内のデータ記憶の概略図である。図4に示されているように、TLCは、8個の閾値電圧Vt0～Vt7(または8つのレベルLV0～LV7)を有することができ、8つの閾値電圧Vt0～Vt7の各々は、3つの対応する論理ビットを表すことができる。たとえば、第1の閾値電圧(または第1のレベルLV0)Vt0は、論理ビット000に対応し、第2の閾値電圧(または第2のレベルLV1)Vt1は、論理ビット100に対応する。したがって、TLCの閾値電圧を目標値(または目標閾値電圧)に調整することによって、TLCは、対応する論理ビットをプログラムされ(または書き込まれ)得る。TLCのプログラミング動作が完了したときに、後続検証動作が実行され、TLCの閾値電圧が目標値の条件を満たしているかどうかを検証することができる。TLCに記憶されている論理ビットは、さらに、下位ページ、中間ページ、および上位ページの3つの論理ページに分割され得る。たとえば、TLCの第2のレベルLV1の論理ビット100は、下位ページ、中間ページ、および上位ページにさらに記憶され、論理ビット1は上位ページに記憶され、第1の論理ビット0は中間ページに記憶され、第2の論理ビット0は下位ページに記憶され得る。論理ページの各ページ内の情報(たとえば、下位ページ情報、中間ページ情報、および上位ページ情報)は、楽曲、または画像などのそれぞれのエンティティを表すことができる。いくつかの実施形態において、論理ページの各ページ内の情報は、プログラミング動作時に対応するラッチ内に一時的に記憶され得る。
【0036】
3D-NANDデバイスが関係する方法に従ってプログラムされるときに、ページバッファの3つのラッチは、プログラミング動作全体を通して元のデータ(または処理済みデータ)を記憶するために使用され得る。それに加えて、1つの特定のラッチ(禁止ラッチとも称される)は、禁止情報を記憶するために予約されるものとしてよく、1つのラッチが、センシング/プログラミングに使用され、1つのラッチが3BL(3ビット線)情報を記憶するために適用され得る。本開示において、3D-NANDデバイスのプログラミング動作のために、非禁止検証と称される、センシング方式が提供される。非禁止検証では、5個のラッチを含むページバッファが適用され得る。したがって、関係する方法において適用される6個のラッチなどのラッチの数が減らされ得る。それに加えて、非禁止検証では、検証状態が切り替えられるときにより少ない回数のページバッファ操作が適用され得る。
【0037】
図5は、プログラミング動作に利用される回路500の例示的なブロック概略回路図である。図5に示されているように、回路500はページバッファ500Aを備えることができる。ページバッファ500Aは、禁止情報および検証動作からの検証情報を記憶するように構成されているDSラッチ(または第1のラッチ)502と、禁止情報および3BL情報(または調整済み検証動作からの調整済み検証情報)を記憶するように構成されているDLラッチ(または第2のラッチ)504と、プログラミング動作中のメモリセルの下位ページ情報を記憶するように構成されているD1ラッチ(または第3のラッチ)506と、メモリセルの中間ページ情報を記憶するように構成されているD2ラッチ(または第4のラッチ)508と、メモリセルの上位ページ情報を記憶するように構成されているDCラッチ(または第5のラッチ)510とを備えることができる。DSラッチ502、DLラッチ504、D1ラッチ506、D2ラッチ208、およびDCラッチ210は、さらに、互いに結合され、互いにデータを共有し合うことができる。いくつかの実施形態において、ページバッファ200A内のラッチは、交差結合論理インバータから形成され得る。
【0038】
回路500は、DSラッチ502に結合されているビット線(BL)バイアス回路512も含むことができる。BLバイアス回路512は、さらに、ビット線(BL)516に結合され、DSラッチ502に記憶されている禁止情報に従ってBL516にバイアス電圧を印加することができる。プログラミング動作時に、プログラミング電圧が、BLバイアス回路512を通してBL516に印加され得る。プログラミング電圧は、さらに、メモリセルをプログラミングするために、BL516を通してメモリセルに印加され得る。検証動作時に、検証電圧が、BLバイアス回路512を通してBL516に印加され得る。検証電圧は、さらに、検証動作のために、BL516を通してメモリセルに印加され得る。回路500は、BL516、DSラッチ502、およびDLラッチ504に結合される、センスアンプなどの、検証回路514を含むこともできる。検証回路514は、検証動作時にメモリセルを読み出して、メモリセルの閾値電圧が目標値の条件を満たすかどうかを検証するように構成され得る。メモリセルの閾値電圧が目標値の条件を満たす場合、これはメモリセルが検証動作に合格していることを指示する。メモリセルの閾値電圧が目標値の条件を満たさない場合、これはメモリセルが検証動作に合格しなかったことを指示する。メモリセルの閾値電圧が目標値の条件を満たさない場合、調整済み検証電圧が、BL516を通してメモリセルに印加され、メモリセルの閾値電圧が調整済み値の条件を満たすことができるかどうかを検証することができる。
【0039】
検証回路514は、さらに、メモリセルのうちのどれが検証動作に合格しなかったかを指示する不合格パターンデータ(検証不合格カウンタ(VFC)とも称される)を生成することができる。検証回路514は、さらに、検証情報をDSラッチ502および/またはDLラッチ504に伝送することができる。回路500は、不合格パターンデータの不合格率が10%などの標準値以下であることに応答して、カウンタ値をインクリメントする、たとえば、検証レベルカウンタのカウンタ値を1だけ増やすように構成されている検証レベルカウンタ(図示せず)も備えることができる。検証レベルカウンタのカウンタ値は、メモリセルがどのレベルでプログラムされているかを指示することができる。
【0040】
3D-NANDデバイス(たとえば、デバイス100)は、キャッシュ構造(たとえば、114、116)内に配置構成される複数の回路500を含むことができ、回路500の各々は、3D-NANDデバイスのそれぞれのビット線に結合され、プログラミング動作において利用され得ることに留意されたい。
【0041】
図6は、本開示の例示的な実施形態による、メモリプログラミングのための方法600のフローチャート図である。図6に示されているように、方法600は、3D NANDデバイス(たとえば、デバイス100)のメモリセルをプログラムするように構成されているプログラムパルス動作600Aと、メモリセルが目標閾値電圧にプログラムされたかどうかを検証するように構成されているプログラム検証動作600Bとを含むことができる。図6に示されているように、方法600は、ステップS604から開始するものとしてよく、そこで準備が実行され得る。準備において、メモリセルは、新しいデータを受け取るために消去されるものとしてよく、禁止情報は、第1のラッチ(たとえば、DSラッチ502)および第2のラッチ(たとえば、DLラッチ504)内に設定(または記憶)され得る。禁止情報は、論理1および論理0から形成されるものとしてよく、論理1は、メモリセルをプログラムしないことを指示し、論理0は、メモリセルをプログラムすることを指示する。
【0042】
次いで、方法600は、プログラムパルス動作600Aの第1のステップであるステップS606に進むことができる。ステップS606では、初期の第1の状態プログラミング電圧が、第1のラッチ(たとえば、DSラッチ502)に設定された禁止情報および検証状態カウンタのカウンタ値に従って決定され得る。方法600の例示的な一実施形態において、第1の状態は、メモリセルの第3のレベルLV2とすることができ、したがって、検証状態カウンタのカウンタ値は2である。次いで、方法600は、プログラムパルス動作600Aの第2のステップであるステップS608に進むことができる。ステップS608で、第1のラッチ(たとえば、DSラッチ502)内の禁止情報は、その後、第2のラッチ(たとえば、DLラッチ504)内に記憶されていた初期調整済み検証情報(3BL情報)に置き換えられるものとしてよく、初期調整済み検証情報は、メモリセルのうちのどれが前の状態(たとえば、第2のレベルLV1)から第1の状態(たとえば、第3のレベルLV2)への前の調整済み検証動作で前の調整済み検証電圧を受けるかを指示する。次いで、第1の状態プログラミング電圧が、初期の第1の状態プログラミング電圧および初期調整済み検証情報に基づき決定され、メモリセルを第1の状態(たとえば、LV2)にプログラムするためにメモリセルのデータ線(たとえば、ワード線、またはビット線)に印加され得る。
【0043】
方法600は、ステップS610に進み、プログラム検証動作600Bを開始することができる。ステップS610で、第1の状態検証電圧が、メモリセルのデータ線に印加され、それにより、メモリセルに対して第1の状態検証(または第1の状態検証動作)を実行することができ、第1の状態検証で、第1の目標値に基づきメモリセルの第1の状態閾値電圧を検証し、第1の状態検証の不合格パターンデータ(またはVFC)をさらに生成することができる。図6の例示的な一実施形態において、第1の状態はメモリセルの第3のレベルLV2であり、第1の状態閾値電圧はこれに応じてVt2である。不合格パターンデータは、第2のラッチ構造(たとえば、DLラッチ504)に設定(伝送、記憶、または保存)され、第1の状態検証に合格したメモリセルの第1の部分と第1の状態検証に合格しなかったメモリセルの第2の部分とを指示することができる。いくつかの実施形態において、第1の状態検証の前に、第1のラッチ構造内の禁止情報は反転されるものとしてよく、反転された禁止情報は、第1の状態(たとえば、第3のレベルLV2)および第1の状態の後に続く残りの状態(たとえば、LV3～LV7)を含むメモリセルの未検証状態を指示する。いくつかの実施形態において、第1の状態不合格検証情報は、第1のラッチ構造(たとえば、DSラッチ502)に追加されるものとしてよく、第1の状態不合格検証情報は、第1の状態検証に合格しなかったメモリセルの第2の部分を指示する。
【0044】
ステップS612において、不合格パターンデータがカウントされ、それにより不合格パターンデータの不合格率を計算することができる。
【0045】
ステップS614において、第1の状態調整済み検証電圧が第1の状態検証動作に合格しなかったメモリセルの第2の部分のデータ線に印加され、メモリセルの第2の部分に対して第1の状態調整済み検証動作(または第1の状態調整済み検証動作)を実行することができる。いくつかの実施形態において、禁止情報および第1の状態調整済み検証情報(または3BL情報)は、第2のラッチ構造に設定され得る。第1の状態調整済み検証情報は、メモリセルのうちのどれが第1の状態調整済み検証電圧を受けるかを指示する。
【0046】
ステップS616において、不合格パターンデータの不合格率に基づき決定が下され得る。不合格パターンデータの不合格率が標準値以下であるという決定に応答して(すなわち、ステップS616において合格)、方法600は、S618に進み、検証状態カウンタのカウンタ値は、1だけ増やされ、ステップS620に進むことができる。不合格パターンデータの不合格率が標準値より大きいという決定に応答して(すなわち、ステップS616において不合格)、方法600は、S620に直接進む。
【0047】
ステップS620において、第2の状態検証電圧が、メモリセルのデータ線に印加され、メモリセルに対して第2の状態検証(または第2の状態検証動作)を実行し、第2の目標値に基づきメモリセルの第2の状態閾値電圧を検証することができる。図6の例示的な一実施形態において、第1の状態がLV2であるときに、第2の状態はしたがってLV3であり、第2の状態の閾値電圧はそれに応じてVt3である。ステップS622において、第2の状態調整済み検証電圧が、第2の状態検証に合格しなかったメモリセルの一部分のデータ線に印加され、それにより第2の状態検証に合格しなかったメモリセルの一部分に第2の状態調整済み検証(または第2の状態調整済み検証動作)を実行することができる。ステップS624およびS626に示されているように、検証動作および調整済み検証動作は、最後の状態(たとえば、LV7)に対して検証および調整済み検証が完了するまで、メモリセルの残りの状態(たとえば、LV4～LV7)について繰り返され得る。いくつかの実施形態において、第1の状態(たとえば、LV2)および第1の状態の後に続く状態(たとえば、LV3～LV7)に対する不合格検証情報は、第1のラッチ構造(たとえば、DSラッチ502)に設定され、第1の状態および第1の状態の後に続く状態に対する調整済み検証情報は、第2のラッチ構造(たとえば、DLラッチ504)に設定され得る。
【0048】
次いで、方法600は、ステップS628に進み、検証状態カウンタのカウンタ値が閾値(たとえば、8)に等しいか、または閾値より小さいかを決定するために決定が下され得る。上で述べたように、検証状態カウンタのカウンタ値は、メモリセルのどの状態がプログラムされ検証されるのかを指示する。検証状態カウンタのカウンタ値が8に等しいときには(たとえば、S628においてYes)、これはプログラムされ、検証される第1の状態がメモリセルの第8のレベルLV7であり、第8のレベルLV7も正常にプログラムされることを指示する。したがって、方法600はステップS699に進むが、それはメモリセルのすべてのレベル(LV0～LV7)が正常にプログラムされているからである。検証状態カウンタのカウンタ値が8より小さいときに(たとえば、S628においてNo)、これは、第1の状態がメモリセルの第8のレベルLV7ではないことを指示し、方法600は、検証状態カウンタのカウンタ値によって指示される次の状態をプログラムし、検証することに進む必要がある。たとえば、検証状態カウンタのカウンタ値が3であるとき、プログラムされ、検証される必要がある次の状態は、メモリセルの第4のレベルLV3である。
【0049】
S628に示されているように、カウンタ値が8より小さいことに応答して、メモリセルは、次の状態についてプログラムされ、検証される。一実施形態において、次の状態は、検証状態カウンタのカウンタ値が変化していないことに応答して第1の状態のままである。別の実施形態において、次の状態は、ステップS618で検証状態カウンタのカウンタ値が1だけ増やされたことに応答して第1の状態の後続状態である。メモリセルの次の状態をプログラムするために、初期プログラミング電圧が、第1のラッチ構造に設定されている禁止情報に従って決定される。さらに、第1のラッチ構造内の禁止情報は、第1のラッチ構造内の調整済み検証情報で置き換えられ得る。調整済み検証情報は、第1の状態調整済み検証動作において、メモリセルのうちどのメモリセルが第1の状態調整済み検証電圧を受けるかを指示する。プログラミング電圧は、初期プログラミング電圧および調整済み検証情報に基づき決定されるものとしてよく、プログラミング電圧は、メモリセルのデータ線上に印加され、これにより後続状態(たとえば、LV3)にあるメモリセルを第1の状態(たとえば、LV2)にプログラムすることができる。
【0050】
Table 1(表1)は、プログラミング動作および検証動作がメモリセルの第2のレベル(たとえば、LV1)から開始するときの検証レベルと検証内容の関係を示す。
【0051】
【表1】
【0052】
Table 1(表1)に示されているように、第2のレベル(LV1)がプログラムされ検証された第1の状態であるときに、検証動作は第2のレベル(LV1)から第8のレベル(LV7)を検証することができる。残りの状態から第1の状態については、検証動作は、残りの状態の前の状態で合格しなかったメモリセルを再び前の状態で検証し、残りの状態から最後の状態(たとえば、第8のレベルLV7)でメモリセルを検証することができる。たとえば、第3のレベル(たとえば、LV2)がプログラムされ、検証されるときに、検証動作は、第2のレベル(たとえば、LV1)で合格しなかったメモリセルを第2のレベル(たとえば、LV1)で再び検証し、第3のレベル(たとえば、LV2)から最後のレベル(たとえば、LV7)でメモリセルを検証することができる。第4のレベル(たとえば、LV3)がプログラムされ、検証されるときに、検証動作は、第2のレベル(たとえば、LV1)で合格しなかったメモリセルを第2のレベル(たとえば、LV1)で再び検証し、第3のレベル(たとえば、LV2不合格)で合格しなかったメモリセルを第3のレベル(たとえば、LV2)で再び検証し、第4のレベル(たとえば、LV3)から第8のレベル(たとえば、LV7)でメモリセルを検証することができる。
【0053】
図7～図13は、上で述べた方法に基づき3D-NANDメモリデバイスをプログラムするときの様々なラッチ状態を示す概略図である。図6で述べたように、3D-NANDデバイスをプログラムするために、まず最初に準備動作(たとえば、図6のS604)が適用され得る。その後、プログラミング動作(たとえば、図6の600A)が適用され、3D-NANDデバイスのメモリセルをプログラム(または書き込み)することができる。さらに、検証動作(たとえば、図6の600B)が適用され、メモリセルが正常にプログラムされたかどうかを検証することができる。図7は、準備動作(たとえば、S604)が実行されたときのラッチのラッチ状態を示す。上で述べたように、3D-NANDデバイスは、複数の垂直NANDメモリセルストリングから形成されるメモリセルを含むことができる。垂直NANDメモリセルストリングの各々は、それぞれのビット線に結合され、ビット線は、図5に示されているようにラッチを含むそれぞれのページバッファにさらに結合され得る。準備動作において、メモリセルは、プログラムされるべきデータを受け取るために消去されるものとしてよく、禁止情報は、DSラッチ(たとえば、DSラッチ502)およびDLラッチ(たとえば、DLラッチ504)内に設定(記憶または保存)され得る。禁止情報は、論理1および論理0によって指示され得る。たとえば、論理1は、メモリセルがプログラムされるべきでないことを指示し、論理0は、メモリセルがプログラムされるべきであることを指示する。それに加えて、メモリセル内プログラムされたユーザデータは、D1ラッチ、D2ラッチ、およびDCラッチ内に記憶され得る。D1ラッチはメモリセルの下位ページ情報を保存し、D2ラッチはメモリセルの中間ページ情報を保存し、DCラッチはメモリセルの上位ページ情報を保存することができる。準備動作(たとえば、図6のS604)が完了すると、プログラムパルス(またはプログラミング電圧)が、BLバイアス回路(たとえば、BLバイアス回路512)を通してメモリセルのゲートに印加され、図6のプログラムパルス600Aで示され得るメモリセルをプログラムすることができる。たとえば、メモリセルは、第1の状態にプログラムされ得る。図7の例示的な一実施形態において、第1の状態はメモリセルの第3のレベルLV2である。
【0054】
図8は、第1の状態検証動作(たとえば、図6のS610)が実行される前のラッチのラッチ状態を示す。図8に示されているように、DSラッチ内の禁止情報は反転されるものとしてよく、反転された禁止情報(たとえば、～禁止情報)は、メモリセルの未検証状態を指示することができる。図8の例示的な実施形態において、反転された禁止情報は、検証されるべき第1の状態がメモリセルの第3のレベルLV2であることを指示する。それに加えて、反転された禁止情報は、第1の状態に続く残りの状態がLV3～LV7であり、メモリセルの第1のレベルLV0および第2のレベルLV1が検証動作に合格することを指示する。したがって、～禁止情報は、～(LV0|LV1)(すなわち、LV0でない、またはLV1でない)と定義され得る。
【0055】
図9は、第1の状態検証動作(たとえば、図6のS610)がメモリセル上で実行されたときのラッチのラッチ状態を示し、第1の状態検証電圧は、メモリセルのデータ線(たとえば、BL516)に印加され、さらにメモリセルのゲートに結合されて第1の状態検証動作(または第1の状態検証)を実行することができる。第1の状態検証は、LV2が第1の状態であるときにメモリセルの第1の状態閾値電圧が第1の目標値(たとえば、Vt2)の条件を満たしているかどうかを検証する。第1の状態検証電圧は、第1の目標値に近い強度を有するパルス電圧信号であってよい。メモリセルが第1の状態検証電圧の下でターンオンされた場合、これはメモリセルの閾値電圧が第1の目標値の条件を満たさず、第1の状態検証に合格しなかったことを指示することができる。メモリセルが第1の状態検証電圧の下でターンオンされない場合、これはメモリセルの閾値電圧が第1の目標値の条件を満たし、第1の状態検証に合格したことを指示することができる。それに加えて、第1の状態検証の検証不合格カウンタ(VFC)が生成され、DLラッチ(たとえば、504)に設定(保存、記憶、または提供)され得る。検証不合格カウンタは、不合格パターンデータを含み、第1の状態検証に合格するメモリセルの第1の部分と、第1の状態検証に合格しなかったメモリセルの第2の部分とを指示することができる。さらに、第1の状態不合格検証情報(たとえば、第1の状態PV合格)は、DSラッチに追加され得る。第1の状態不合格検証情報は、第1の状態検証に合格しなかったメモリセルの第2の部分を指示する。
【0056】
図10は、第1の状態調整済み検証(たとえば、図6のS614)が実行されたときのラッチのラッチ状態を示し、第1の状態調整済み検証電圧が第1の状態検証に合格しなかったメモリセルの第2の部分のデータ線に印加され、メモリセルの第2の部分に対して第1の状態調整済み検証を実行することができる。いくつかの実施形態において、第1の状態調整済み検証電圧の強度が、第1の状態検証電圧より低く設定され得る。第1の状態調整済み検証電圧は、第1の状態検証電圧からデルタ電圧を差し引くことによって取得され得る。デルタ電圧は、1ボルト未満とすることができ、3BLバイアスと命名され得る。したがって、第1の状態調整済み検証は、第1の状態3BLまたは第1の状態3BL検証とも称され得る。第1の状態調整済み検証電圧は、メモリセルの第2の部分の第1の状態閾値電圧が第1の目標値より低い第1の調整済み目標値の条件を満たすことができるかどうかを検証することができる。さらに、第1の状態調整済み検証から取得される禁止情報および第1の状態調整済み検証情報(または第1の状態3BL情報)は、DLラッチ(たとえば、504)に設定されるものとしてよく、第1の状態調整済み検証情報は、メモリセルのうちのどれが第1の状態調整済み検証電圧を受けるかを指示し、禁止情報は、検証済み状態(たとえば、第1のレベルLV0および第2のレベルLV1)を指示する。
【0057】
図6のS616およびS618に示されているように、第1の状態調整済み検証が完了したときに、不合格パターンデータ(VFC)の不合格率が標準値以下であることに応答して、検証状態カウンタのカウンタ値がインクリメントされる、たとえば1だけ増やされ得る。不合格パターンデータの不合格率が標準値以下であるときに、これはメモリセルが第1の状態(たとえば、第3のレベルLV2)に対して正常にプログラムされることを指示する。
【0058】
図11は、図6のS620～S626に示され得る第1の状態(たとえば、LV2)の後の残りの状態(たとえば、第4のレベルから第8のレベルLV3～LV7)が順次検証されたときのラッチのラッチ状態を示す。第1の状態と同様に、残りの状態の各々は、対応する検証および対応する調整済み検証を受けることができる。それに加えて、残りの状態のそれぞれに対する不合格検証情報は、DSラッチに設定され、残りの状態の各々に対する調整済み検証情報は、DLラッチに設定され得る。
【0059】
たとえば、第2の状態検証電圧が、メモリセルのデータ線に印加され、第2の状態検証が、メモリセル上で実行され、それにより第2の目標値に基づきメモリセルの第2の状態閾値電圧(たとえば、Vt3)を検証することができる。その後、第2の状態調整済み検証電圧が第2の状態検証に合格しなかったメモリセルの一部のデータ線に印加され、第2の状態調整済み検証電圧が第2の状態検証に合格しなかったメモリセルの一部分上に印加され得る。それに加えて、第2の状態不合格検証情報(たとえば、～第2の状態PV合格)がDSラッチに追加されるものとしてよく、第2の状態不合格検証情報は、第2の状態検証から取得され、第2の状態検証動作に合格しなかったメモリセルの部分を指示することができる。さらに、第2の状態調整済み検証情報(たとえば、第2の状態3BL)が、DLラッチ構造に追加され、第2の状態調整済み検証情報は、メモリセルのうちのどれが第2の状態調整済み検証電圧を受けるかを指示する。
【0060】
図11に示されているように、残りの状態(たとえば、メモリセルの第4のレベルから第8のレベルLV3～LV7)が順次検証されるときに、すべての検証済み状態に対する反転された禁止情報および不合格検証情報(たとえば、～(禁止情報│第1│第2│...│最終状態PV合格)は、DSラッチに設定され、すべての検証済み状態に対する禁止情報および調整済み検証情報(たとえば、禁止情報│第1│第2│...│最終状態3BL)は、DLラッチに設定され得る。残りの状態がすべて検証されたときに、これはメモリセルが第1の状態(たとえば、LV2)にプログラムされていることを指示する。
【0061】
図12において、DSラッチに設定されるすべての検証済み状態に対する反転された禁止情報および不合格検証情報(たとえば、～(禁止情報│第1│第2│...│最終状態PV合格)は、反転され、すべての検証済み状態に対する禁止情報および合格検証情報を形成することができる。したがって、すべての検証済み状態に対する禁止情報および合格検証情報は、DSラッチに設定(または記憶)される。それに加えて、検証状態カウンタのカウンタ値が閾値以上であるかどうかが決定され得る。図12の例示的な一実施形態において、閾値は8とすることができ、これはメモリセルが8つのレベル(たとえば、LV0～LV7)を有することを示す。検証状態カウンタのカウンタ値が8であるときに、これはメモリセルの第8のレベル(たとえば、LV7)が検証動作に合格することを示す。検証状態カウンタのカウンタ値が閾値より小さいと決定したことに応答して、一実施形態において、メモリセルは、検証状態カウンタのカウンタ値が無変化であることに応答して第1の状態(たとえば、LV2)について再びプログラムされ、検証され得る。メモリセルは、検証状態カウンタのカウンタ値がインクリメントされた(たとえば、1だけ増やされた)ことに応答して第1の状態に対する後続状態(たとえば、LV3)についてプログラムされ、検証され得る。
【0062】
図13は、検証レベルカウンタのカウンタ値に応じてメモリセルが次の状態についてプログラムされるときのラッチのラッチ状態を示している。上で述べたように、第1の状態検証後に検証状態カウンタのカウンタ値が変化しないときに、次の状態はそのまま第1の状態(たとえば、LV2)であり、メモリセルは再び第1の状態についてプログラムされる。第1の状態検証後に検証レベルカウンタのカウンタ値が変更されたときに、次の状態は第1の状態(たとえば、LV2)の後続状態(たとえば、LV3)であり、メモリセルは後続状態についてプログラムされる。次の状態をプログラムするために、初期プログラミング電圧が、DSラッチ内に設定されている禁止情報に従って決定され得る。さらに、禁止情報は、DLラッチ内で設定(または記憶)されている調整済み検証情報(たとえば、禁止情報│第1│第2│...│最終状態3BL)と置き換えられ得る。次いで、プログラミング電圧は、初期プログラミング電圧および調整済み検証情報に基づき決定され得る。たとえば、プログラミング電圧は、調整済み検証情報に従って、初期プログラミング電圧からデルタ電圧を差し引くことによって決定され得る。したがって、プログラミング電圧は、メモリセルのデータ線(たとえば、BL516)上に印加され、さらにメモリセルのゲートに結合されて、メモリセルを次の状態(たとえば、LV3)についてプログラムすることができる。
【0063】
図14は、本開示の一実施形態によるメモリデバイス1001の簡略化されたブロック図であり、この上に本開示の様々な実施形態が実装され得る。メモリデバイス1001は、行と列とに配置構成されたメモリアレイ1004を備えることができる。メモリアレイ1004は、ワード線層と絶縁層とを交互に重ねたスタックで形成された複数のチャネル構造を含むことができる。行デコード回路1008および列デコード回路1010は、メモリデバイス1001に供給されるアドレス信号をデコードするために提供される。アドレス信号は、メモリアレイ1004にアクセスするために受信され、デコードされる。メモリデバイス1001は、メモリデバイス1001へのコマンド、アドレス、およびデータの入力、さらにはメモリデバイス1001からのデータおよびステータス情報の出力を管理するための入力/出力(I/O)制御回路1012も備えることができる。アドレスレジスタ1014は、I/O制御回路1012と行デコード回路1008および列デコード回路1010との間に結合され、デコード前にアドレス信号をラッチする。コマンドレジスタ1024は、I/O制御回路1012と制御ロジック(または制御回路)1016との間に結合され、受信するコマンドをラッチする。
【0064】
制御ロジック1016は、コマンドに応答してメモリアレイ1004へのアクセスを制御し、外部プロセッサ1030に対するステータス情報を生成することができる。制御ロジック1016は、行デコード回路1008および列デコード回路1010に結合され、アドレスに応答して、行デコード回路1008および列デコード回路1010を制御する。制御ロジック1016は、また、センスアンプおよびラッチ回路(キャッシュ構造とも称される)1018に結合され、コマンドに応答してセンスアンプおよびラッチ回路1018を制御し、外部プロセッサ1030に対するステータス情報を生成することができる。いくつかの実施形態において、制御ロジック1016は、上で述べた検証レベルカウンタを含むことができる。センスアンプおよびラッチ回路1018は、メモリアレイ1004に結合され、アナログ電圧レベルの形態で、受信されるデータまたは送信されるデータのいずれかをラッチすることができる。センスアンプおよびラッチ回路1018は、図5に関して上で説明されているページバッファ(たとえば、ページバッファ500A)、検証回路(たとえば、検証回路514)、およびBLバイアス回路(たとえば、BLバイアス回路512)を含むことができる。
【0065】
なおも図14を参照すると、ステータスレジスタ1022が、I/O制御回路1012と制御ロジック1016との間に結合されており、外部プロセッサ1030への出力に対するステータス情報をラッチすることができる。メモリデバイス1001は、制御リンク1032を介して制御ロジック1016のところで制御信号を受信する。制御信号は、チップイネーブルCE#、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALE、およびライトイネーブルWE#を含み得る。メモリデバイス1001は、多重化入力/出力(I/O)バス1034を介して外部プロセッサからコマンド信号の形態でコマンドを、アドレス信号の形態でアドレスを、データ信号の形態でデータを受信し、I/Oバス1034を介して外部プロセッサにデータを出力し得る。
【0066】
本明細書において説明されている様々な実施形態には、関係している3D-NANDデバイスに勝るいくつかの利点がある。たとえば、関係する3D-NANDデバイスでは、6個のラッチを含むページバッファが、関係する3D-NANDデバイスのトリプルレベルセルをプログラムするために必要である。本開示では、3D-NANDデバイスのトリプルレベルセルをプログラムするために、非禁止検証と称され得る、センシング方式が提供される。非禁止検証では、プログラミング動作時に5個のラッチを含むページバッファが適用され得る。したがって、この3D-NANDでは、関係する3D-NANDデバイスと比較してラッチ1個分が節約され得る。それに加えて、非禁止検証では、検証レベルが切り替えられるときにより少ない回数のページバッファ操作が適用され得る。
【0067】
前述の説明は、当業者が本開示の諸態様をよりよく理解することができるように、いくつかの実施形態の特徴を概説している。当業者は、本明細書で紹介された実施形態と同じ目的を実行するため、および/または、同じ効果を達成するために、他のプロセスおよび構造を設計または修正する基礎として本開示を容易に用い得る、ということを理解すべきである。また、当業者は、そのような等価な構成が本開示の趣旨および範囲から逸脱しないこと、そして、本開示の趣旨および範囲から逸脱することなく、当業者が本明細書に様々な変更、置換、および改変を行い得ることを、理解すべきである。
【符号の説明】
【0068】
10 基板
12a～12p ワード線層
14a～14q 絶縁層
16 アレイ共通ソース(ACS)領域
18 チャネル構造
19 トップチャネルコンタクト
20a～20b スリット構造
21 ボトムチャネルコンタクト
22 ワード線コンタクト
24 誘電体層
100 3D-NANDデバイス
102、104 プレーン
106、108 ブロック
110、112 ブロック
114 キャッシュ構造
116 キャッシュ構造
122 周辺回路
200A アレイ領域
200B～200C ステアケース領域
208 D2ラッチ
210 DCラッチ
300 NANDメモリセルストリング(またはストリング)
302 ボトムセレクトトランジスタ(BST)
304 メモリセル(MC)
306 トップセレクトトランジスタ(TST)
308 ビット線
310 ACS
500 回路
500A ページバッファ
502 DSラッチ(または第1のラッチ)
504 DLラッチ(または第2のラッチ)
506 D1ラッチ(または第3のラッチ)
508 D2ラッチ(または第4のラッチ)
510 DCラッチ(または第5のラッチ)
512 ビット線(BL)バイアス回路
514 検証回路
516 ビット線(BL)
600 方法
600A プログラムパルス動作
600B プログラム検証動作
1001 メモリデバイス
1004 メモリアレイ
1008 行デコード回路
1010 列デコード回路
1012 入力/出力(I/O)制御回路
1014 アドレスレジスタ
1016 制御ロジック
1018 ラッチ回路
1022 ステータスレジスタ
1030 外部プロセッサ
1032 制御リンク
1034 多重化入力/出力(I/O)バス
12a～12p ワード線層
14a～14q 絶縁層
16 アレイ共通ソース(ACS)領域
18 チャネル構造
19 トップチャネルコンタクト
20a～20b スリット構造
21 ボトムチャネルコンタクト
22 ワード線コンタクト
24 誘電体層
100 3D-NANDデバイス
102、104 プレーン
106、108 ブロック
110、112 ブロック
114 キャッシュ構造
116 キャッシュ構造
122 周辺回路
200A アレイ領域
200B～200C ステアケース領域
208 D2ラッチ
210 DCラッチ
300 NANDメモリセルストリング(またはストリング)
302 ボトムセレクトトランジスタ(BST)
304 メモリセル(MC)
306 トップセレクトトランジスタ(TST)
308 ビット線
310 ACS
500 回路
500A ページバッファ
502 DSラッチ(または第1のラッチ)
504 DLラッチ(または第2のラッチ)
506 D1ラッチ(または第3のラッチ)
508 D2ラッチ(または第4のラッチ)
510 DCラッチ(または第5のラッチ)
512 ビット線(BL)バイアス回路
514 検証回路
516 ビット線(BL)
600 方法
600A プログラムパルス動作
600B プログラム検証動作
1001 メモリデバイス
1004 メモリアレイ
1008 行デコード回路
1010 列デコード回路
1012 入力/出力(I/O)制御回路
1014 アドレスレジスタ
1016 制御ロジック
1018 ラッチ回路
1022 ステータスレジスタ
1030 外部プロセッサ
1032 制御リンク
1034 多重化入力/出力(I/O)バス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【手続補正書】
【提出日】2024-04-04
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリデバイスをプログラムするための方法であって、
禁止情報を第1のラッチに設定するステップと、
第1のプログラミング電圧をメモリセルのワード線に印加して、前記メモリセルをプログラムするステップと、
前記第1のラッチ内の前記禁止情報を反転して、第1の情報を形成するステップと、
検証動作を前記メモリセルに対して実行し、かつ前記第1の情報および前記検証動作に従って前記第1のラッチに第2の情報を記憶するステップと、
前記検証動作の後に、前記第1のラッチ内の前記第2の情報を反転するステップと
を含む、方法。
禁止情報を第1のラッチに設定するステップと、
第1のプログラミング電圧をメモリセルのワード線に印加して、前記メモリセルをプログラムするステップと、
前記第1のラッチ内の前記禁止情報を反転して、第1の情報を形成するステップと、
検証動作を前記メモリセルに対して実行し、かつ前記第1の情報および前記検証動作に従って前記第1のラッチに第2の情報を記憶するステップと、
前記検証動作の後に、前記第1のラッチ内の前記第2の情報を反転するステップと
を含む、方法。
【請求項2】
前記メモリセルに対する前記検証動作の不合格パターンデータを生成するステップをさらに含み、
前記不合格パターンデータは、前記第1のラッチとは異なる第2のラッチに記憶され、
前記不合格パターンデータは、前記メモリセルに対する前記検証動作に合格しなかった前記メモリセルの数を示す、請求項1に記載の方法。
前記不合格パターンデータは、前記第1のラッチとは異なる第2のラッチに記憶され、
前記不合格パターンデータは、前記メモリセルに対する前記検証動作に合格しなかった前記メモリセルの数を示す、請求項1に記載の方法。
【請求項3】
前記検証動作を前記メモリセルに対して実行することは、
第1の部分検証を前記メモリセルの第1の部分に対して実行し、かつ前記第1の情報および前記第1の部分検証に従って前記第1のラッチに第1の部分情報を記憶することと、
第2の部分検証を前記メモリセルの第2の部分に対して実行し、かつ前記第1の情報、前記第1の部分検証、および前記第2の部分検証に従って前記第1のラッチに第2の部分情報を記憶することと
を含む、請求項1に記載の方法。
第1の部分検証を前記メモリセルの第1の部分に対して実行し、かつ前記第1の情報および前記第1の部分検証に従って前記第1のラッチに第1の部分情報を記憶することと、
第2の部分検証を前記メモリセルの第2の部分に対して実行し、かつ前記第1の情報、前記第1の部分検証、および前記第2の部分検証に従って前記第1のラッチに第2の部分情報を記憶することと
を含む、請求項1に記載の方法。
【請求項4】
前記第1の部分検証の第1の部分不合格パターンデータを生成することと、
前記第2の部分検証の第2の部分不合格パターンデータを生成することと
をさらに含み、
前記第1の部分不合格パターンデータおよび前記第2の部分不合格パターンデータは、前記第1のラッチとは異なる第2のラッチに記憶される、請求項3に記載の方法。
前記第2の部分検証の第2の部分不合格パターンデータを生成することと
をさらに含み、
前記第1の部分不合格パターンデータおよび前記第2の部分不合格パターンデータは、前記第1のラッチとは異なる第2のラッチに記憶される、請求項3に記載の方法。
【請求項5】
前記第1の部分不合格パターンデータは、前記第1の部分検証に合格しなかった前記メモリセルの前記第1の部分の数を示し、
前記第2の部分不合格パターンデータは、前記第2の部分検証に合格しなかった前記メモリセルの前記第2の部分の数を示す、請求項4に記載の方法。
前記第2の部分不合格パターンデータは、前記第2の部分検証に合格しなかった前記メモリセルの前記第2の部分の数を示す、請求項4に記載の方法。
【請求項6】
前記検証動作を前記メモリセルに対して実行することは、
第1の検証電圧を前記メモリセルの前記ワード線に印加し、第1の検証を前記メモリセルに対して実行して、第1の目標値に基づき前記メモリセルの第1のレベルを検証することと、
第2の検証電圧を前記メモリセルの前記ワード線に印加し、第2の検証を前記メモリセルに対して実行して、第2の目標値に基づき前記メモリセルの第2のレベルを検証することと、
調整済み検証を前記第2の検証に合格しなかった前記メモリセルの部分に対して実行すること
をさらに含む、請求項1に記載の方法。
第1の検証電圧を前記メモリセルの前記ワード線に印加し、第1の検証を前記メモリセルに対して実行して、第1の目標値に基づき前記メモリセルの第1のレベルを検証することと、
第2の検証電圧を前記メモリセルの前記ワード線に印加し、第2の検証を前記メモリセルに対して実行して、第2の目標値に基づき前記メモリセルの第2のレベルを検証することと、
調整済み検証を前記第2の検証に合格しなかった前記メモリセルの部分に対して実行すること
をさらに含む、請求項1に記載の方法。
【請求項7】
前記検証動作を前記メモリセルに対して実行することは、
第3の検証電圧を前記メモリセルの前記ワード線に印加し、第3の検証を前記メモリセルに対して実行して、第3の目標値に基づき前記メモリセルの第3のレベルを検証することをさらに含む、請求項6に記載の方法。
第3の検証電圧を前記メモリセルの前記ワード線に印加し、第3の検証を前記メモリセルに対して実行して、第3の目標値に基づき前記メモリセルの第3のレベルを検証することをさらに含む、請求項6に記載の方法。
【請求項8】
前記検証動作を前記メモリセルに対して実行することは、
調整済み検証を前記メモリセルの部分に対して実行することと、
前記禁止情報および前記調整済み検証に従って第2のラッチに第3の情報を記憶することと
をさらに含み、前記第2のラッチは前記第1のラッチとは異なる、請求項1に記載の方法。
調整済み検証を前記メモリセルの部分に対して実行することと、
前記禁止情報および前記調整済み検証に従って第2のラッチに第3の情報を記憶することと
をさらに含み、前記第2のラッチは前記第1のラッチとは異なる、請求項1に記載の方法。
【請求項9】
前記メモリセルの下位ページ情報を第3のラッチに設定するステップと、
前記メモリセルの中間ページ情報を第4のラッチに設定するステップと、
前記メモリセルの上位ページ情報を第5のラッチに設定するステップと
をさらに含み、前記第5のラッチはキャッシュラッチを含む、請求項1に記載の方法。
前記メモリセルの中間ページ情報を第4のラッチに設定するステップと、
前記メモリセルの上位ページ情報を第5のラッチに設定するステップと
をさらに含み、前記第5のラッチはキャッシュラッチを含む、請求項1に記載の方法。
【請求項10】
前記メモリセルのうちの1つは、3つの論理ビットを記憶する、請求項1に記載の方法。
【請求項11】
メモリデバイスであって、
メモリセルを含むメモリアレイと、
前記メモリアレイに結合された周辺回路と
を備え、前記周辺回路は、
禁止情報を第1のラッチに設定することと、
第1のプログラミング電圧をメモリセルのワード線に印加して、前記メモリセルをプログラムすることと、
前記第1のラッチ内の前記禁止情報を反転して、第1の情報を形成することと、
検証動作を前記メモリセルに対して実行し、かつ前記第1の情報および前記検証動作に従って前記第1のラッチに第2の情報を記憶することと、
前記検証動作の後に、前記第1のラッチ内の前記第2の情報を反転することと
を行うように構成される、メモリデバイス。
メモリセルを含むメモリアレイと、
前記メモリアレイに結合された周辺回路と
を備え、前記周辺回路は、
禁止情報を第1のラッチに設定することと、
第1のプログラミング電圧をメモリセルのワード線に印加して、前記メモリセルをプログラムすることと、
前記第1のラッチ内の前記禁止情報を反転して、第1の情報を形成することと、
検証動作を前記メモリセルに対して実行し、かつ前記第1の情報および前記検証動作に従って前記第1のラッチに第2の情報を記憶することと、
前記検証動作の後に、前記第1のラッチ内の前記第2の情報を反転することと
を行うように構成される、メモリデバイス。
【請求項12】
前記周辺回路は、
前記メモリセルに対する前記検証動作の不合格パターンデータを生成することを行うようにさらに構成され、
前記不合格パターンデータは、前記第1のラッチとは異なる第2のラッチに記憶され、
前記不合格パターンデータは、前記メモリセルに対する前記検証動作に合格しなかった前記メモリセルの数を示す、請求項11に記載のメモリデバイス。
前記メモリセルに対する前記検証動作の不合格パターンデータを生成することを行うようにさらに構成され、
前記不合格パターンデータは、前記第1のラッチとは異なる第2のラッチに記憶され、
前記不合格パターンデータは、前記メモリセルに対する前記検証動作に合格しなかった前記メモリセルの数を示す、請求項11に記載のメモリデバイス。
【請求項13】
前記検証動作を前記メモリセルに対して実行することは、
第1の部分検証を前記メモリセルの第1の部分に対して実行し、かつ前記第1の情報および前記第1の部分検証に従って前記第1のラッチに第1の部分情報を記憶することと、
第2の部分検証を前記メモリセルの第2の部分に対して実行し、かつ前記第1の情報、前記第1の部分検証、および前記第2の部分検証に従って前記第1のラッチに第2の部分情報を記憶することと
を含む、請求項11に記載のメモリデバイス。
第1の部分検証を前記メモリセルの第1の部分に対して実行し、かつ前記第1の情報および前記第1の部分検証に従って前記第1のラッチに第1の部分情報を記憶することと、
第2の部分検証を前記メモリセルの第2の部分に対して実行し、かつ前記第1の情報、前記第1の部分検証、および前記第2の部分検証に従って前記第1のラッチに第2の部分情報を記憶することと
を含む、請求項11に記載のメモリデバイス。
【請求項14】
前記周辺回路は、
前記第1の部分検証の第1の部分不合格パターンデータを生成することと、
前記第2の部分検証の第2の部分不合格パターンデータを生成することと
を行うようにさらに構成され、
前記第1の部分不合格パターンデータおよび前記第2の部分不合格パターンデータは、前記第1のラッチとは異なる第2のラッチに記憶される、請求項13に記載のメモリデバイス。
前記第1の部分検証の第1の部分不合格パターンデータを生成することと、
前記第2の部分検証の第2の部分不合格パターンデータを生成することと
を行うようにさらに構成され、
前記第1の部分不合格パターンデータおよび前記第2の部分不合格パターンデータは、前記第1のラッチとは異なる第2のラッチに記憶される、請求項13に記載のメモリデバイス。
【請求項15】
前記第1の部分不合格パターンデータは、前記第1の部分検証に合格しなかった前記メモリセルの前記第1の部分の数を示し、
前記第2の部分不合格パターンデータは、前記第2の部分検証に合格しなかった前記メモリセルの前記第2の部分の数を示す、請求項14に記載のメモリデバイス。
前記第2の部分不合格パターンデータは、前記第2の部分検証に合格しなかった前記メモリセルの前記第2の部分の数を示す、請求項14に記載のメモリデバイス。
【請求項16】
前記検証動作を前記メモリセルに対して実行することは、
第1の検証電圧を前記メモリセルの前記ワード線に印加し、第1の検証を前記メモリセルに対して実行して、第1の目標値に基づき前記メモリセルの第1のレベルを検証することと、
第2の検証電圧を前記メモリセルの前記ワード線に印加し、第2の検証を前記メモリセルに対して実行して、第2の目標値に基づき前記メモリセルの第2のレベルを検証することと、
調整済み検証を前記第2の検証に合格しなかった前記メモリセルの部分に対して実行すること
をさらに含む、請求項11に記載のメモリデバイス。
第1の検証電圧を前記メモリセルの前記ワード線に印加し、第1の検証を前記メモリセルに対して実行して、第1の目標値に基づき前記メモリセルの第1のレベルを検証することと、
第2の検証電圧を前記メモリセルの前記ワード線に印加し、第2の検証を前記メモリセルに対して実行して、第2の目標値に基づき前記メモリセルの第2のレベルを検証することと、
調整済み検証を前記第2の検証に合格しなかった前記メモリセルの部分に対して実行すること
をさらに含む、請求項11に記載のメモリデバイス。
【請求項17】
前記検証動作を前記メモリセルに対して実行することは、
第3の検証電圧を前記メモリセルの前記ワード線に印加し、第3の検証を前記メモリセルに対して実行して、第3の目標値に基づき前記メモリセルの第3のレベルを検証することをさらに含む、請求項16に記載のメモリデバイス。
第3の検証電圧を前記メモリセルの前記ワード線に印加し、第3の検証を前記メモリセルに対して実行して、第3の目標値に基づき前記メモリセルの第3のレベルを検証することをさらに含む、請求項16に記載のメモリデバイス。
【請求項18】
前記検証動作を前記メモリセルに対して実行することは、
調整済み検証を前記メモリセルの部分に対して実行することと、
前記禁止情報および前記調整済み検証に従って第2のラッチに第3の情報を記憶することと
をさらに含み、前記第2のラッチは前記第1のラッチとは異なる、請求項11に記載のメモリデバイス。
調整済み検証を前記メモリセルの部分に対して実行することと、
前記禁止情報および前記調整済み検証に従って第2のラッチに第3の情報を記憶することと
をさらに含み、前記第2のラッチは前記第1のラッチとは異なる、請求項11に記載のメモリデバイス。
【請求項19】
前記周辺回路は、
前記メモリセルの下位ページ情報を第3のラッチに設定することと、
前記メモリセルの中間ページ情報を第4のラッチに設定することと、
前記メモリセルの上位ページ情報を第5のラッチに設定することと
を行うようにさらに構成され、前記第5のラッチはキャッシュラッチを含む、請求項11に記載のメモリデバイス。
前記メモリセルの下位ページ情報を第3のラッチに設定することと、
前記メモリセルの中間ページ情報を第4のラッチに設定することと、
前記メモリセルの上位ページ情報を第5のラッチに設定することと
を行うようにさらに構成され、前記第5のラッチはキャッシュラッチを含む、請求項11に記載のメモリデバイス。
【請求項20】
メモリシステムであって、
メモリセルを含むメモリアレイと、
前記メモリアレイに結合された周辺回路であって、
禁止情報を第1のラッチに設定することと、
第1のプログラミング電圧をメモリセルのワード線に印加して、前記メモリセルをプログラムすることと、
前記第1のラッチ内の前記禁止情報を反転して、第1の情報を形成することと、
検証動作を前記メモリセルに対して実行し、かつ前記第1の情報および前記検証動作に従って前記第1のラッチに第2の情報を記憶することと、
前記検証動作の後に、前記第1のラッチ内の前記第2の情報を反転することと
を行うように構成される、周辺回路と
を含むメモリデバイスと、
前記メモリデバイスに結合されたコントローラと
を備える、メモリシステム。
メモリセルを含むメモリアレイと、
前記メモリアレイに結合された周辺回路であって、
禁止情報を第1のラッチに設定することと、
第1のプログラミング電圧をメモリセルのワード線に印加して、前記メモリセルをプログラムすることと、
前記第1のラッチ内の前記禁止情報を反転して、第1の情報を形成することと、
検証動作を前記メモリセルに対して実行し、かつ前記第1の情報および前記検証動作に従って前記第1のラッチに第2の情報を記憶することと、
前記検証動作の後に、前記第1のラッチ内の前記第2の情報を反転することと
を行うように構成される、周辺回路と
を含むメモリデバイスと、
前記メモリデバイスに結合されたコントローラと
を備える、メモリシステム。
【外国語明細書】