特開 2024-72748 チップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024072748

(43)【公開日】2024-05-28

(54)【発明の名称】チップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体

(51)【国際特許分類】

   G01R 31/30 20060101AFI20240521BHJP

   G01R 31/3183 20060101ALI20240521BHJP

   H01L 21/66 20060101ALI20240521BHJP

【ＦＩ】

G01R31/30

G01R31/3183

H01L21/66 F

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022204590

(22)【出願日】2022-12-21

(11)【特許番号】

(45)【特許公報発行日】2024-01-23

(31)【優先権主張番号】111143731

(32)【優先日】2022-11-16

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】507185945

【氏名又は名称】創意電子股▲ふん▼有限公司

(71)【出願人】

【識別番号】500262038

【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司

【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ

(74)【代理人】

【識別番号】110002321

【氏名又は名称】弁理士法人永井国際特許事務所

(72)【発明者】

【氏名】汪 鼎豪

(72)【発明者】

【氏名】林 倍如

【テーマコード（参考）】

2G132

4M106

【Ｆターム（参考）】

2G132AA01

2G132AB07

2G132AD08

2G132AG08

4M106AA08

4M106AC10

4M106AC13

4M106DJ27

(57)【要約】

【課題】チップ特性測定方法を提供する。
【解決手段】チップ特性測定方法は、テスト装置により作動電圧を、作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力することと、テスト装置が第１のクロック周期を有するシステムクロック信号をチップに出力した場合、テスト装置によりチップをテストすることと、を備え、テスト装置が第１のクロック周期を有するシステムクロック信号をチップに出力した場合、テスト装置によりチップをテストすることは、チップが正常状態から故障状態に変化するまで、テスト装置により作動電圧を順に変えることで、境界作動電圧を生成することと、テスト装置により、境界作動電圧に基づいて生成された複数の発振信号を、チップの第１のクロック周期に対応する特性を表す測定データとして記録することと、を含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

テスト装置により作動電圧を、前記作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力することと、
前記テスト装置が第１のクロック周期を有するシステムクロック信号を前記チップに出力した場合、前記テスト装置により前記チップをテストすることと、
を備え、
前記テスト装置が前記第１のクロック周期を有する前記システムクロック信号を前記チップに出力した場合、前記テスト装置により前記チップをテストすることは、
前記チップが正常状態から故障状態に変化するまで、前記テスト装置により前記作動電圧を順に変えることで、第１の境界作動電圧を生成することと、
前記テスト装置により、前記第１の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第１のクロック周期に対応するチップ特性を表す第１の測定データとして記録することと、
を含むチップ特性測定方法。

【請求項2】

前記第１のクロック周期は、前記チップが前記第１の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項１に記載のチップ特性測定方法。

【請求項3】

前記第１のクロック周期は、前記チップが前記第１の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間にほぼ等しい請求項１に記載のチップ特性測定方法。

【請求項4】

前記テスト装置が第２のクロック周期を有する前記システムクロック信号を前記チップに出力した場合、前記テスト装置により前記チップをテストすることを更に備え、
前記テスト装置が前記第２のクロック周期を有する前記システムクロック信号を前記チップに出力した場合、前記テスト装置により前記チップをテストすることは、
前記チップが前記正常状態から前記故障状態に変化するまで、前記テスト装置により前記作動電圧を順に変えることで、第２の境界作動電圧を生成することと、
前記テスト装置により、前記第２の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第２のクロック周期に対応するチップ特性を表す第２の測定データとして記録することと、
を含む請求項１に記載のチップ特性測定方法。

【請求項5】

前記第２のクロック周期は、前記チップが前記第２の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項４に記載のチップ特性測定方法。

【請求項6】

前記第２のクロック周期は、前記チップが前記第２の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間にほぼ等しい請求項４に記載のチップ特性測定方法。

【請求項7】

前記第１の測定データ、前記第２の測定データ、前記第１のクロック周期及び前記第２のクロック周期に基づき、前記テスト装置により前記チップの性能推定関数を確立することを更に含む請求項４に記載のチップ特性測定方法。

【請求項8】

前記性能推定関数は、前記作動電圧の大きさと前記チップのクリティカルパスのデータ遅延時間との間の対応関係を計算するために用いられる請求項７に記載のチップ特性測定方法。

【請求項9】

前記第１の測定データ、前記第２の測定データ、前記第１のクロック周期及び前記第２のクロック周期に基づき、前記テスト装置により前記チップの性能推定関数を確立することは、
前記テスト装置により複数の重みを計算することを含み、
前記第１の測定データの前記複数の発振信号の周期にそれぞれ前記複数の重みを乗算することで生成された複数の第１の積の総和は、前記第１のクロック周期に等しく、
前記第２の測定データの前記複数の発振信号の周期にそれぞれ前記複数の重みを乗算することで生成された複数の第２の積の総和は、前記第２のクロック周期に等しい請求項７に記載のチップ特性測定方法。

【請求項10】

チップをテストするためのテスト装置であって、
作動電圧を出力するための電源供給回路と、
システムクロック信号を出力するためのクロック生成回路と、
前記電源供給回路が前記作動電圧を、前記作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含む前記チップに出力するように制御することと、前記クロック生成回路が第１のクロック周期を有する前記システムクロック信号を前記チップに出力するように制御した場合、前記チップをテストすることと、を実行するための計算回路と、
を備え、
前記計算回路は、前記クロック生成回路が前記第１のクロック周期を有する前記システムクロック信号を前記チップに出力するように制御した場合、前記チップをテストすることは、
前記チップが正常状態から故障状態に変化するまで、前記電源供給回路が前記作動電圧を順に変えるように制御することで、第１の境界作動電圧を生成することと、
前記第１の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第１のクロック周期に対応するチップ特性を表す第１の測定データとして記録することと、を含むテスト装置。

【請求項11】

前記第１のクロック周期は、前記チップが前記第１の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項１０に記載のテスト装置。

【請求項12】

前記第１のクロック周期は、前記チップが前記第１の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間にほぼ等しい請求項１０に記載のテスト装置。

【請求項13】

前記計算回路は、更に、
前記クロック生成回路が第２のクロック周期を有する前記システムクロック信号を前記チップに出力するように制御した場合、前記チップをテストすることを実行するために用いられ、
前記計算回路は、前記クロック生成回路が前記第２のクロック周期を有する前記システムクロック信号を前記チップに出力するように制御した場合、前記チップをテストすることは、
前記チップが前記正常状態から前記故障状態に変化するまで、前記電源供給回路が前記作動電圧を順に変えるように制御することで、第２の境界作動電圧を生成することと、
前記第２の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第２のクロック周期に対応するチップ特性を表す第２の測定データとして記録することと、を含む請求項１０に記載のテスト装置。

【請求項14】

前記第２のクロック周期は、前記チップが前記第２の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項１３に記載のテスト装置。

【請求項15】

前記第２のクロック周期は、前記チップが前記第２の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間にほぼ等しい請求項１３に記載のテスト装置。

【請求項16】

前記計算回路は、更に、
前記第１の測定データ、前記第２の測定データ、前記第１のクロック周期及び前記第２のクロック周期に基づき、前記チップの性能推定関数を確立するために用いられる請求項１３に記載のテスト装置。

【請求項17】

前記性能推定関数は、前記作動電圧の大きさと前記チップのクリティカルパスのデータ遅延時間との間の対応関係を計算するために用いられる請求項１６に記載のテスト装置。

【請求項18】

前記第１の測定データ、前記第２の測定データ、前記第１のクロック周期及び前記第２のクロック周期に基づき、前記チップの性能推定関数を確立することは、
複数の重みを計算することを含み、
前記第１の測定データの前記複数の発振信号の周期にそれぞれ前記複数の重みを乗算することで生成された複数の第１の積の総和は、前記第１のクロック周期に等しく、
前記第２の測定データの前記複数の発振信号の周期にそれぞれ前記複数の重みを乗算することで生成された複数の第２の積の総和は、前記第２のクロック周期に等しい請求項１６に記載のテスト装置。

【請求項19】

複数のコンピュータ可読命令を含む非一時的コンピュータ可読媒体であって、テスト装置が前記複数のコンピュータ可読命令を実行すると、前記複数のコンピュータ可読命令が、前記テスト装置に、
作動電圧を、前記作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力する動作と、
前記テスト装置が第１のクロック周期を有するシステムクロック信号を前記チップに出力した場合、前記チップをテストする動作と、
を実行させ、
前記テスト装置が前記第１のクロック周期を有する前記システムクロック信号を前記チップに出力した場合、前記チップをテストする動作は、
前記チップが正常状態から故障状態に変化するまで、前記作動電圧を順に変えることで、第１の境界作動電圧を生成することと、
前記第１の境界作動電圧に基づいて生成された前記複数の発振信号を、前記チップの前記第１のクロック周期に対応するチップ特性を表す第１の測定データとして記録することと、を含む非一時的コンピュータ可読媒体。

【請求項20】

前記第１のクロック周期は、前記チップが前記第１の境界作動電圧で動作する時における、前記チップのクリティカルパスのデータ遅延時間と前記クリティカルパスのセットアップ時間の総和にほぼ等しい請求項１９に記載の非一時的コンピュータ可読媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、チップ性能推定技術に関し、特にチップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体に関する。

【背景技術】

【0002】

ポストシリコン検証段階は、チップの性能、機能と信頼性に対するテストを含む。クリティカルパス（ｃｒｉｔｉｃａｌ ｐａｔｈ）がチップの操作可能な最高周波数を決定するため、クリティカルパスにおける信号伝送特性は、集積回路の性能を推定するために使用可能であるが、クリティカルパスは、通常、チップにおいて積層された素子とパッケージング材料により遮蔽されているため、チップの性能はポストシリコン検証段階で正確に分析することができない。同じ理由に基づき、チップの素子特性も同様にポストシリコン検証段階で直接測定しにくく、チップが全面的で完全な信頼性テストを受けることができない。

【発明の概要】

【0003】

本開示は、テスト装置により作動電圧を、作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力することと、テスト装置が第１のクロック周期を有するシステムクロック信号をチップに出力した場合、テスト装置によりチップをテストすることと、を備え、テスト装置が第１のクロック周期を有するシステムクロック信号をチップに出力した場合、テスト装置によりチップをテストすることは、チップが正常状態から故障状態に変化するまで、テスト装置により作動電圧を順に変えることで、第１の境界作動電圧を生成することと、テスト装置により、第１の境界作動電圧に基づいて生成された複数の発振信号を、チップの第１のクロック周期に対応するチップ特性を表す第１の測定データとして記録することと、を含むチップ特性測定方法を提供する。

【0004】

本開示は、チップをテストするためのテスト装置であって、作動電圧を出力するための電源供給回路と、システムクロック信号を出力するためのクロック生成回路と、電源供給回路が作動電圧を、作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに出力するように制御することと、クロック生成回路が第１のクロック周期を有するシステムクロック信号をチップに出力するように制御した場合、チップをテストすることと、を実行するための計算回路と、を備え、計算回路は、クロック生成回路が第１のクロック周期を有するシステムクロック信号をチップに出力するように制御した場合、チップをテストする時、チップが正常状態から故障状態に変化するまで、電源供給回路が作動電圧を順に変えるように制御することで、第１の境界作動電圧を生成することと、第１の境界作動電圧に基づいて生成された複数の発振信号を、チップの第１のクロック周期に対応するチップ特性を表す第１の測定データとして記録することと、を実行するために用いられるテスト装置を提供する。

【0005】

本開示は、複数のコンピュータ可読命令を含む非一時的コンピュータ可読媒体であって、テスト装置が複数のコンピュータ可読命令を実行すると、複数のコンピュータ可読命令が、テスト装置に、作動電圧に基づいて複数の発振信号を生成するための複数の発振器回路を含むチップに作動電圧を出力する動作と、テスト装置が第１のクロック周期を有するシステムクロック信号をチップに出力した場合、前記チップをテストする動作と、を実行させ、テスト装置は、第１のクロック周期を有するシステムクロック信号をチップに出力した場合、チップをテストする時、チップが正常状態から故障状態に変化するまで、作動電圧を順に変えることで、第１の境界作動電圧を生成することと、第１の境界作動電圧に基づいて生成された複数の発振信号を、チップの第１のクロック周期に対応するチップ特性を表す第１の測定データとして記録することと、を実行するために用いられる非一時的コンピュータ可読媒体を提供する。

【0006】

上記チップ特性測定方法、テスト装置及び非一時的コンピュータ可読媒体の利点の１つは、チップのパッケージングハウジングと半導体構造を破壊することなくチップの種々の素子特性を測定できることにある。

【図面の簡単な説明】

【0007】

【図1】本開示の一実施例によるチップ特性測定システムの簡略化後の機能ブロック図である。

【図2】本開示の一実施例によるリング発振器の簡略化後の機能ブロック図である。

【図3】本開示の一実施例によるリング発振器の簡略化後の機能ブロック図である。

【図4】本開示の別の実施例によるリング発振器の簡略化後の機能ブロック図である。

【図5】本開示の更なる実施例によるチップ特性測定方法のフローチャートである。

【図6】図５のチップ特性測定方法の細部のフローチャートである。

【図7】本開示の一実施例によるクリティカルパスの回路の一部の模式図である。

【図8】本開示の一実施例によるチップの内部信号の波形模式図である。

【図9】本開示の別の実施例によるチップの内部信号の波形模式図である。

【発明を実施するための形態】

【0008】

以下、関連する図面に合わせて本開示の実施例を説明する。図面において、同じ符号は、同じ又は類似する素子又は方法の工程を表す。

【0009】

本開示において使用される「約」、「ほぼ」又は「概ね約」は、通常、数値の誤差又は範囲が約２０％以内、好ましくは約１０％以内、更に好ましくは約５％以内であることを指す。明細書において明確に説明されていない限り、言及された数値は、全て「約」、「ほぼ」又は「概ね約」で表される誤差又は範囲のような近似値と見なされる。

【0010】

図１は、本開示の一実施例によるチップ特性測定システム１００の簡略化後の機能ブロック図である。チップ特性測定システム１００は、テスト装置１１０及びチップ１２０を含む。テスト装置１１０は、チップ１２０の機能と性能をテストするために用いられる。一実施例において、テスト装置１１０は、電源供給回路１１１、クロック生成回路１１２、テストデータ出力回路１１３、計算回路１１４及びメモリ１１５を含む。

【0011】

電源供給回路１１１は、作動電圧ＶＤＤをチップ１２０に出力するために用いられ、且つ計算回路１１４の制御により作動電圧ＶＤＤの大きさを調整するために用いられる。クロック生成回路１１２は、システムクロック信号ＣＬＫをチップ１２０に出力するために用いられ、且つ計算回路１１４の制御によりシステムクロック信号ＣＬＫのクロック周期を調整するために用いられる。テストデータ出力回路１１３は、チップ１２０に対して機能テストを行うように、メモリ１１５に記憶されてよい所定のパターン（例えば機能性パターン（ｆｕｎｃｔｉｏｎａｌ ｐａｔｔｅｒｎ））に従ってテストデータＤＡをチップ１２０に出力するために用いられる。

【0012】

計算回路１１４は、チップ１２０から、チップ１２０内部の論理回路によりテストデータＤＡに基づいて生成されたチップ機能テスト結果Ｆｕｎｃ＿ｏｕｔを受信するために用いられる。簡潔にするために、図１には、チップ１２０内部の論理回路の一部であるチップ１２０のクリティカルパス１２２のみが示されている。計算回路１１４は、チップ機能テスト結果Ｆｕｎｃ＿ｏｕｔに基づいてチップ１２０の現在の作動条件での動作状態、例えば正常状態を有するか又は故障状態を有するかを判断する。

【0013】

幾つかの実施例において、メモリ１１５には、チップ機能テスト結果Ｆｕｎｃ＿ｏｕｔに対応する理想的テスト結果が記憶されており、計算回路１１４は、チップ機能テスト結果Ｆｕｎｃ＿ｏｕｔと理想的テスト結果を比較する。チップ機能テスト結果Ｆｕｎｃ＿ｏｕｔにおける複数の数値と理想的テスト結果における複数の数値とが異なる数が予想範囲内にある場合、計算回路１１４は、チップ１２０の動作状態が正常状態であると判定する。逆に、計算回路１１４は、チップ１２０の動作状態が故障状態であると判定する。

【0014】

幾つかの実施例において、チップ１２０は、複数の発振器回路１２４＿１～１２４＿ｎ及び監視制御回路１２６を含む。発振器回路１２４＿１～１２４＿ｎは、チップ１２０の異なる位置に設けられる。発振器回路１２４＿１～１２４＿ｎは、それぞれ複数の発振信号ＯＳ＿１～ＯＳ＿ｎを生成するために用いられる。監視制御回路１２６は、発振器回路１２４＿１～１２４＿ｎに結合し、発振信号ＯＳ＿１～ＯＳ＿ｎを受信し、発振信号ＯＳ＿１～ＯＳ＿ｎにフィルタリングと増幅などの信号処理を行うために用いられる。監視制御回路１２６は、更に計算回路１１４に結合し、且つ発振信号ＯＳ＿１～ＯＳ＿ｎを計算回路１１４に伝達するために用いられ、それにより、計算回路１１４は、チップ１２０の現在のテスト条件での素子特性を分析することができる。

【0015】

少なくとも一部の発振器回路１２４＿１～１２４＿ｎは、チップ１２０のクリティカルパス１２２の近くに設けられるため、発振信号ＯＳ＿１～ＯＳ＿ｎは、チップ１２０の性能を推定するために使用可能であることを指摘しておき、後で図７～図９に合わせて説明する。

【0016】

幾つかの実施例において、テスト装置１１０は、自動テスト装置（ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ；ＡＴＥと略称する）であってよい。幾つかの実施例において、計算回路１１４は、１つ又は複数の汎用プロセッサ、デジタルシグナルプロセッサ、特定用途向け集積回路、フィールドプログラマブルゲートアレイ、他のプログラマブル論理装置又はそれらの任意の組み合わせにより実現されてよい。

【0017】

以下、如何に異なるリング発振器を利用して図１の発振器回路１２４＿１～１２４＿ｎを実現するかを説明する。図２～図４は、本開示の複数の実施例によるリング発振器２００、３００及び４００の簡略化後の機能ブロック図である。まず図２を参照されたく、リング発振器２００は、複数の直列に結合するインバータＩＮＶを含み、且つセンシング信号Ｓａを生成するために用いられる。インバータＩＮＶは、直列に結合するＰ型トランジスタＭＰとＮ型トランジスタＭＮを含み、Ｐ型トランジスタＭＰは、作動電圧ＶＤＤを受信するために用いられる。図２～図４におけるインバータＩＮＶは、類似する素子と接続関係を有し、簡潔にするために、同じ内容が以下で省略される。

【0018】

図３を参照されたく、リング発振器３００は、センシング信号Ｓｂを生成するために用いられ、且つ交互に直列に結合するインバータＩＮＶとワイヤＷＲを含み、即ち、２つの隣り合うインバータＩＮＶの間にワイヤＷＲが設けられており、ワイヤＷＲは、指定された金属層で実現される。続いて図４を参照されたく、リング発振器４００は、センシング信号Ｓｃを生成するために用いられ、且つ複数の直列に結合するインバータＩＮＶを含み、隣り合う２つのインバータＩＮＶの間に電圧制御素子４２が結合している。電圧制御素子４２は、インバータＩＮＶの負荷とみなされてよい。作動電圧ＶＤＤは、電圧制御素子４２の素子特性を設定するために用いられてよい。例えば、電圧制御素子４２は、容量値が作動電圧ＶＤＤにつれて変化する電圧制御コンデンサにより実現されてよい。

【0019】

幾つかの実施例において、図１の発振器回路１２４＿１～１２４＿ｎのそれぞれは、少なくとも１つのリング発振器２００、少なくとも１つのリング発振器３００、少なくとも１つのリング発振器４００又はそれらの任意の組み合わせを含んでよく、即ち、発振信号ＯＳ＿１～ＯＳ＿ｎのそれぞれは、少なくとも１つのセンシング信号Ｓａ、少なくとも１つのセンシング信号Ｓｂ、少なくとも１つのセンシング信号Ｓｃ又はそれらの任意の組み合わせを含んでよい。複数のリング発振器２００のＰ型トランジスタＭＰ及／又はＮ型トランジスタＭＮは、複数のセンシング信号Ｓａの周期がチップ１２０のプロセスの変動を反映するために使用できるように、異なる臨界電圧を有する。複数のリング発振器３００のワイヤＷＲは、複数のセンシング信号Ｓｂの周期がチップ１２０の寄生素子の変動を反映するために使用できるように、異なる金属層により実現されてよい。また、センシング信号Ｓｃの周期は、作動電圧ＶＤＤの変動を反映するために使用できる。

【0020】

以上から分かるように、発振器回路１２４＿１～１２４＿ｎは、作動電圧ＶＤＤに基づいて発振信号ＯＳ＿１～ＯＳ＿ｎを生成する。計算回路１１４は、発振信号ＯＳ＿１～ＯＳ＿ｎのそれぞれの周期を分析することにより、前記発振信号に対応する位置のプロセスの変動、寄生素子の変動及／又は作動電圧ＶＤＤの変動を得ることができる。

【0021】

図５は、本開示の一実施例によるチップ特性測定方法５００のフローチャートである。チップ特性測定方法５００の特徴の任意の組み合わせ又はここで記述されている他の方法は、非一時的コンピュータ可読媒体に記憶されている複数のコンピュータ可読命令により実現可能である。テスト装置１１０又はその計算回路１１４がこれらの命令を実行すると、これらの命令によって前述した複数の方法の一部又は全部が実行される。ここで記述されている任意の方法もフローチャートに示されているものよりも多い又は少ない工程を含んでもよく、且つ方法における工程は任意の適切な順序で実行されてもよいことを理解すべきである。

【0022】

図１と図５を同時に参照されたく、工程Ｓ５１０において、計算回路１１４は、発振器回路１２４＿１～１２４＿ｎが作動電圧ＶＤＤに基づいて発振信号ＯＳ＿１～ＯＳ＿ｎを生成するように、電源供給回路１１１が作動電圧ＶＤＤをチップ１２０に提供するように制御することができる。

【0023】

工程Ｓ５２０において、計算回路１１４は、チップ１２０に対して機能テストを実行する。計算回路１１４は、クロック生成回路１１２がシステムクロック信号ＣＬＫに第１のクロック周期Ｐ１を有するように設定し、且つシステムクロック信号ＣＬＫをチップ１２０に出力するように制御する。計算回路１１４は、テストデータ出力回路１１３がテストデータＤＡをチップ１２０に出力するようにも制御する。それにより、チップ１２０における論理回路（クリティカルパス１２２を含む）は、システムクロック信号ＣＬＫとテストデータＤＡに基づいて論理演算を行い、チップ１２０がチップ機能テスト結果Ｆｕｎｃ＿ｏｕｔを出力する。計算回路１１４は、チップ機能テスト結果Ｆｕｎｃ＿ｏｕｔによりチップ１２０の特定のテスト条件での特性を得ることができ、後で工程Ｓ５２０についての更なる説明を参照されたい。

【0024】

幾つかの実施例において、図６に示すように、工程Ｓ５２０は工程Ｓ５２２～Ｓ５２６を含む。工程Ｓ５２２において、計算回路１１４は、チップ機能テスト結果Ｆｕｎｃ＿ｏｕｔに基づいてチップ１２０が正常状態にあるか否かを判断する。チップ１２０が正常状態にある場合、計算回路１１４は、工程Ｓ５２４を実行することで、電源供給回路１１１が作動電圧ＶＤＤを変える（例えば降下させるか又は上昇させる）ように制御する。工程Ｓ５２４が終了した後、計算回路１１４は、工程Ｓ５２２を再度実行する。一方、チップ１２０が故障状態にある（即ち、工程Ｓ５２２において「いいえ」と判断した）場合、計算回路１１４は、工程Ｓ５２６を実行することで、現在の発振信号ＯＳ＿１～ＯＳ＿ｎの周期をチップ１２０の第１のクロック周期Ｐ１に対応するチップ特性を表す測定データＭＤ１としてメモリ１１５に記録する。

【0025】

換言すれば、電源供給回路１１１は、チップ１２０が正常状態から故障状態に変化するまで、作動電圧ＶＤＤを順に変える（例えば順に降下させるか又は順に上昇させる）。簡潔にするために、この場合の作動電圧ＶＤＤを後述される段落で「第１の境界作動電圧」と称する。計算回路１１４は、発振器回路１２４＿１～１２４＿ｎが第１の境界作動電圧に基づいて生成した発振信号ＯＳ＿１～ＯＳ＿ｎを記録する。それにより、計算回路１１４は、チップ１２０のパッケージングハウジングと半導体構造を破壊することなく、第１のクロック周期Ｐ１及び第１の境界作動電圧で形成されたテスト条件での、チップ１２０のプロセスの変動、寄生素子の変動及／又は作動電圧ＶＤＤの変動を得ることができる。また、計算回路１１４は、前述したテスト条件でのテストデータＤＡのクリティカルパス１２２におけるデータ遅延時間ＴＤを得ることもでき、以下、図７～９に合わせて説明する。

【0026】

図７は、本開示の一実施例によるクリティカルパス１２２の回路の一部の模式図である。クリティカルパス１２２は、フリップフロップ７１０～７２０及び組み合わせ論理ユニット７３０を含む。フリップフロップ７１０～７２０は、それぞれ入力端Ｄ及び出力端Ｑを含む。組み合わせ論理ユニット７３０は、フリップフロップ７１０～７２０の間に直列に接続される。フリップフロップ７１０～７２０は、システムクロック信号ＣＬＫに基づいてテストデータＤＡを一時記憶し、テストデータＤＡは、フリップフロップ７１０～７２０と組み合わせ論理ユニット７３０の間で順に伝達される。

【0027】

図８～９は、本開示の幾つかの実施例によるチップ１２０の内部信号の波形模式図である。図８におけるデータ遅延時間ＴＤは、変えられていない（例えば降下していない又は上昇していない）作動電圧ＶＤＤに対応する。データ遅延時間ＴＤは、テストデータＤＡがフリップフロップ７１０を介してフリップフロップ７２０に伝達される時における、組み合わせ論理ユニット７３０による信号伝送遅延時間として定義されてよい。幾つかの実施例において、データ遅延時間ＴＤの始点は、フリップフロップ７２０の前回のサンプリングの時間ＴＰａとされてよく、データ遅延時間ＴＤの終点は、フリップフロップ７２０により受信されたテストデータＤＡがフリップフロップ７２０の前回のサンプリングの数値から新しい数値に変換した時間ＴＰｂとされてよい。

【0028】

システムクロック信号ＣＬＫが第１のクロック周期Ｐ１を維持している場合、作動電圧ＶＤＤが徐々に変えられる（例えば徐々に降下するか又は徐々に上昇する）時、データ遅延時間ＴＤは、図８に示される長さから徐々に増加する。作動電圧ＶＤＤが第１の境界作動電圧に変えられた場合、図９に示すように、クリティカルパス１２２のデータ遅延時間ＴＤとクリティカルパス１２２のセットアップ時間（ｓｅｔｕｐ ｔｉｍｅ）ＳＴの総和は、第１のクロック周期Ｐ１にほぼ等しくなり、チップ１２０が故障状態に入る。それは、セットアップ時間ＳＴがフリップフロップ７２０によりサンプリングする前にテストデータＤＡが更新されて安定的に維持される必要のある時間であり、データ遅延時間ＴＤの終点がセットアップ時間ＳＴの始点と重なり合うか、又はそれを超過した場合、テストデータＤＡがセットアップ時間ＳＴ内で安定的に維持できないからである。

【0029】

上記の図７～９に合わせた説明から分かるように、データ遅延時間ＴＤを測定するために、チップ１２０のパッケージングハウジングと半導体構造を破壊する必要がない。チップ１２０が第１の境界作動電圧で動作して故障状態に入った場合、データ遅延時間ＴＤは、第１のクロック周期Ｐ１から計算して得られ、即ち、データ遅延時間ＴＤは、第１のクロック周期Ｐ１からセットアップ時間ＳＴを減算した値にほぼ等しい。幾つかの実施例において、チップ１２０が第１の境界作動電圧で動作して故障状態に入った場合、セットアップ時間ＳＴが相当に短いため、第１のクロック周期Ｐ１は、データ遅延時間ＴＤにほぼ等しい。それにより、計算回路１１４は、第１のクロック周期Ｐ１及び第１の境界作動電圧で形成されたテスト条件での、クリティカルパス１２２におけるデータ遅延時間ＴＤを得ることができる。幾つかの実施例において、クリティカルパス１２２におけるデータ遅延時間ＴＤは、チップ１２０の性能を評価するために使用でき、例えば、データ遅延時間ＴＤが短いほど、チップ１２０の性能が高い。

【0030】

再び図５を参照されたく、チップ特性測定方法５００は工程Ｓ５３０を更に含む。工程Ｓ５３０が工程Ｓ５２０に類似するため、以下、両者の相違点のみについて説明する。工程Ｓ５３０において、計算回路１１４は、クロック生成回路１１２がシステムクロック信号ＣＬＫに第１のクロック周期Ｐ１とは異なる第２のクロック周期を有するように設定し、且つシステムクロック信号ＣＬＫをチップ１２０に出力するように制御する。計算回路１１４は、チップ１２０が正常状態から故障状態に変化するまで、電源供給回路１１１が作動電圧ＶＤＤを順に変える（例えば順に降下させるか又は順に上昇させる）ように制御する。簡潔にするために、この場合の作動電圧ＶＤＤを後述される段落で「第２の境界作動電圧」と称する。チップ１２０が故障状態にある場合、計算回路１１４は、現在の発振信号ＯＳ＿１～ＯＳ＿ｎの周期を、チップ１２０の第２のクロック周期に対応するチップ特性を表す測定データＭＤ２としてメモリ１１５に記録する。このように、計算回路１１４は、第２のクロック周期及び第２の境界作動電圧で形成されたテスト条件での、チップ１２０のプロセスの変動、寄生素子の変動及／又は作動電圧ＶＤＤの変動、及びクリティカルパス１２２におけるデータ遅延時間ＴＤ（即ち、チップ１２０の性能）を得ることができる。

【0031】

幾つかの実施例において、チップ特性測定方法５００は工程Ｓ５４０を更に含む。工程Ｓ５４０において、計算回路１１４は、測定データＭＤ１、測定データＭＤ２、第１のクロック周期Ｐ１及び第２のクロック周期に基づき、チップ１２０の性能推定関数を確立する。性能推定関数は、作動電圧ＶＤＤの大きさとデータ遅延時間ＴＤ（即ち、チップ１２０の性能）との間の対応関係を計算するために用いられる。性能推定関数は、以下の『式１』で表されてよい。符号「Ｐｓｙｓ」はシステムクロック信号ＣＬＫのクロック周期を表し、符号「Ｋ_i」は重みを表し、符号「ＴＲＯＳ_i（ＶＤＤ）」は発振信号ＯＳ＿１～ＯＳ＿ｎの周期を表し、ｉとｎは正の整数である。発振信号ＯＳ＿１～ＯＳ＿ｎの周期が作動電圧ＶＤＤにつれて変わるため、発振信号ＯＳ＿１～ＯＳ＿ｎの周期は、作動電圧ＶＤＤの関数として表されてよい。

【数1】

【0032】

第１のクロック周期Ｐ１と測定データＭＤ１（即ち、工程Ｓ５２０で得られた発振信号ＯＳ＿１～ＯＳ＿ｎの周期）は、性能推定関数の１つの解集合とされてよく、即ち、測定データＭＤ１における発振信号ＯＳ＿１～ＯＳ＿ｎの周期にそれぞれ上記複数の重みを乗算すると、第１のクロック周期Ｐ１に等しくなる。第２のクロック周期と測定データＭＤ２（即ち、工程Ｓ５２０で得られた発振信号ＯＳ＿１～ＯＳ＿ｎの周期）は、性能推定関数のもう１つの解集合とされてよく、即ち、測定データＭＤ２における発振信号ＯＳ＿１～ＯＳ＿ｎの周期にそれぞれ上記複数の重みを乗算すると、第２のクロック周期に等しくなる。上記条件により、計算回路１１４は、性能推定関数における複数の重みを求めるために、補間又は多項式回帰などの演算を複数回実行することができる。

【0033】

纏めていえば、性能推定関数により、計算回路１１４又は他の論理演算能力を有する電子装置は、チップ１２０が異なる作動電圧ＶＤＤで動作する時のデータ遅延時間ＴＤ（即ち、チップ１２０の性能）を簡単に予測することができ、チップ１２０の検証過程を加速するとともに、検証過程におけるハードウェアに対する要求を低減することに役立つ。

【0034】

明細書及び特許請求の範囲において所定の素子を指すために所定の用語が使用されている。当業者であれば、同様の素子は異なる名詞で称される場合があることを理解できる。明細書及び特許請求の範囲は、名称の差異で素子を区別するわけではなく、素子の機能上の差異を区別基準とする。明細書及び特許請求の範囲において言及された「包含」は制限のない用語であるため、「…を含むが、それ（ら）に限定されない」に解釈すべきである。また、「結合」は、ここで如何なる直接と間接の接続手段をも含む。従って、明細書に第１の素子が第２の素子に結合すると記述した場合、第１の素子が電気的接続又は無線伝送、光学伝送などの信号接続方法を介して第２の素子に直接接続されてもよく、又は他の素子又は接続手段を介して前記第２の素子に電気的又は信号的に間接接続されてもよいことを表す。

【0035】

ここで使用される「及び／又は」の記述方法は、列挙されたもののうちの１つ又は複数の項目の任意の組み合わせを含む。なお、明細書で特に明示されていない限り、如何なる単数形の用語も同時に複数形の意味を包含する。

【0036】

以上は本開示の好ましい実施例に過ぎず、本開示の範囲又は精神から逸脱することなく、本開示に種々の修飾と同等の変化を行うことができる。以上を纏めると、以下の特許請求の範囲内で本開示に対して行われる修飾と同等の変化は、全て本開示の網羅範囲に含まれる。

【符号の説明】

【0037】

１００ チップ特性測定システム
１１０ テスト装置
１１１ 電源供給回路
１１２ クロック生成回路
１１３ テストデータ出力回路
１１４ 計算回路
１１５ メモリ
１２０ チップ
１２２ クリティカルパス
１２４＿１～１２４＿ｎ 発振器回路
１２６ 監視制御回路
２００、３００、４００ リング発振器
４２ 電圧制御素子
５００ チップ特性測定方法
Ｓ５１０～Ｓ５４０、Ｓ５２２～Ｓ５２６ 工程
７１０、７２０ フリップフロップ
７３０ 組み合わせ論理ユニット
ＭＤ１、ＭＤ２ 測定データ
ＯＳ＿１～ＯＳ＿ｎ 発振信号
ＶＤＤ 作動電圧
ＣＬＫ システムクロック信号
ＤＡ テストデータ
Ｆｕｎｃ＿ｏｕｔ チップ機能テスト結果
ＩＮＶ インバータ
ＷＲ ワイヤ
Ｓａ、Ｓｂ、Ｓｃ センシング信号
ＭＰ Ｐ型トランジスタ
ＭＮ Ｎ型トランジスタ
ＴＰａ、ＴＰｂ 時間
Ｐ１ 第１のクロック周期
ＴＤ データ遅延時間
ＳＴ セットアップ時間

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】